KR950001179B1 - 디지틀 전송용 여파기의 지터 등화기 회로 및 방법 - Google Patents

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Description

디지틀 전송용 여파기의 지터 등화기 회로 및 방법

제1도는 디지틀 펄스데이타가 여파기를 통과한 파형도.

제2도는 눈모양의 파형도.

제3도는 본 발명의 구성도.

제4도는 여파기 출력의 근접 펄스 꼬리성분에 의한 영향의 파형도.

제5도는 비대칭신호 파형의 발생 원리도.

제6도는 제3도에 따른 구성의 일실시예의 회로도.

제7도는 제6도의 각 부분에 대한 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 여파기 10 : 지연부

20 : 판단부 30 : 가감산 전압발생기

40 : 합성기 50 : 쌍극변환기

60 : 인버터

본 발명은 디지틀 펄스신호(Digital Pulse Signal)를 전송(Transmission)할 때 사용하는 등화기에 관한 것으로, 특히 같은 논리수준의 펄스가 연속될 때 근접펄스의 꼬리에 의해 일어나는 여파기 출력파형 진폭의 과도(OVERSHOOT)와 감쇄(UNDERSHOOT)형상을 디지틀 적으로 극소화시키는 지터(JITER) 등화기(EQUALIZER) 회로 및 방법에 관한 것이다.

일반적으로 디지틀 정보를 전송하는 전송계에 있어서 대역폭(bandwidth)이 넓은 디지틀 펄스파를 그대로 전송하는 것은 주파수의 효율적 이용면에서 불합리하므로 전송하고자 하는 정보에 손상이 가지 않는한 최소로 대역폭을 제한시켜 전송하여야 한다. 즉 한정된 주파수 범위내에서 가능한한 다수의 채널(channel)이 전송되되, 근접된 각 채널간의 방해가 없으면서 가능한 최대의 정보를 전송할 수 있도록 정보신호의 대역폭을 한정된 범위내로 제한시키는 여파기(filter)가 필요하다.

상기 정보신호를 여파하는 방법에는 크게 두가지로 나누어져 있는데, 그 하나는 디지틀 정보를 변조시킨 후 최종 출력시에 대역폭 제한영 여파기를 두는 것이고, 또 하나의 방법으로는 입력된 디지틀 펄스파를 미리 여파한 후 반송파(carrier)에 변조(MODULATION)를 거는 방법이다.

전자의 방법은 높은 주파수에서 매우 좁은 대역을 갖는 여파기가 필요한데 이를 구현하기가 어려워 후자의 방법이 현재의 디지틀 통신에 주로 쓰이고 있다. 그래서 후자의 방법에 의한 여파기의 등화기에 대해서만 하기에 설명한다.

상기 여파기(Filter)는 신호파를 여파하는 도중 통과주파수 대역내에서 위상지연(PHASE DELAY) 특성이 주파수에 따라 비직선적으로 변화한다. 그러므로 대개 디지틀 통신계의 여파기는, 여파기의 주파수에 따른 위상지연의 비직선성을 보상하여주는 군지연 등화기(GROUP DELAY EQUALIZER)를 설치하여 부호상호간의 간섭방해에 의한 정보이 왜곡을 막아왔다.

그러나 상기와 같이 군지연이 완벽하게 보상된 여파기라 할지라도 여파기의 펄스파 전달 특성은 제1a도와 같은 주로브(MAIN LOBE)가 펄스파 주기 Ts의 두배가 되고, 잔여 꼬리성분(TAIL COMPONENT)이 남게 된다. 상기 꼬리성분은 바로전의 펄스파나 다음에 올 펄스파 등 근접펄스파에 영향을 준다. 즉 상기와 같은 꼬리가 남는 여파기의 전달특성에 의해 제1도에 도시한 바와 같이 제1b도의 클럭에 동기된 제1c도의 무작위 NRZ 디지틀 데이타펄스(RANDOM NRZ DIGITAL DATA PULSE)가 여파기로 입력되었을 때 출력되는 파형은 제1d도 파형의 D3와 같이 되어야 이상적인 경우이다. 그러나 상기 출력 파형은 점선으로 표시된 바와같은 꼬리성분이 포함된 펄스 응답들이 증폭되어 진폭함으로 파형이 생성되다 보니 꼬리 진폭들의 영향으로 실선인 D1과 같이 왜곡되어 중심선을 통과하는 시점(X)이 일정치 않게 된다.

상기와 같은 여파기 출력파형을 클럭으로 오실로 스코우프(OSCILLO SCOPE)의 시간축을 동기시켜 눈모양 그림(EYE-DlAGRAM)을 관찰하여 보면 제2a도와 같이 이상적인 경우로 아무 왜곡도 없는 파형으로 되어야 하나, 상기의 꼬리의 영향에 의해 제2b도와 같이 여러선이 겹쳐 보이게 된다. 이때 영점 통과시점의 변화폭을 지터왜곡(JITTER DISTORTION)이라 부른다. 또한 상기의 꼬리에 의한 영향으로 진폭에 과도현상과 감쇄현상이 발생한다. 상기 지터왜곡과 진폭의 과도 및 감쇄현상은 여파기에 대역재한을 심하게 하면 할수록 크게 나타난다.

상기 지터왜곡은 수신기(RECEIVER)에서 정확한 데이타의 복조(DEMODULATION)를 위하여 송신시와 위상이 동기된 클럭을 추출하는 클럭재생 작업을 할시에 심각한 영향을 준다. 상기 클럭재생기는 대개 수신신호의 영점통과시점을 기준으로 송신 위상을 예측하는데, 상기와 같이 송신시부터 파형의 영점통과시점이 변화하게 되면 재생된 클럭의 위상이 불안전하게 되어 수신기의 성능저하가 발생하게 된다. 종래에는 상기의 지터왜곡이 불가피한 것으로 여겨 종래 수신기에서 송신 지터 변화에 덜 민감한 위상 고정 루프(PHASE LOCK LOOP)를 설치하여 보상하여왔는데 이것이 추적할 수 있는 한계의 폭이 좁아 심하게 대역이 제한된 통신 시스템에서는 성능저하를 감수하면서 사용하여 왔다.

상기의 진폭의 과도 및 감쇄현상은 송신기 전력증폭기에 공급되어 증폭기의 포화현상을 일으켜 불필요 대역이 늘어나는 방해를 준다. 상기와 같은 지터왜곡 및 진폭의 과도 감쇄현상을 극소화시킨 비선형필터(NON-LINEAR FILTER)가 FEHER에 의해 발명되었는데, 이 발명은 대역폭 제한에 한계가 있어 대역폭 제한정도를 가변하지 못하고 어느 한정된 정도밖에 대역을 제한하는 단점이 있다.

따라서 본 발명의 목적은 여파기 전단에 설치하여 디지틀신호의 대역폭 제한을 위한 여파기에서 발생되는 위상떨림 오차와 진폭시 과도 감쇄현상을 극소화할 수 있는 디지틀 전송용 여파기의 지터 등화기 회로 및 방법을 제공함에 있다.

본 발명의 다른 목적은 여파기의 대역 주파수나 비트 레이트(BIT-RATE)가 광범위하게 변화하여도 회로의 수정 없이 능동적으로 지터 등화작용을 수행할 수 있는 디지틀 전송용 여파기의 지터 등화기 회로 및 방법을 제공함에 있다.

본 발명의 또다른 목적은 여파기의 대역주파수 제한정도가 변화하여도 기존장치의 간단한 변경으로 지터 및 진폭의 과도 감쇄현상을 등화할 수 있는 디지틀 전송용 여파기의 지터 등화기 회로 및 방법을 제공함에 있다.

이하 본 발명을 도면을 참조하여 상세히 설명한다.

제3도는 본 발명의 구성도로서, 다수(n개)의 지연소자로 구성되어 입력하는 NRZ 데이타(S1)를 클럭(S0)에 동기시켜 일정비트 지연시킨 후 목적의 데이타신호(S3)를 출력하고 동시에 지연된 모든 데이타를 판단부(20)에 제공하여 데이타열의 구성형태를 판단하는데 도움을 주는 지연부(10)와, 상기 지연부(10)에서 지연된 n개의 데이타열을 받아 논리심볼의 구성형태를 분석하여 근접의 데이타에 의해 목적의 데이타신호(S3)가 얼마나 왜곡을 받을 것인가 미리 예측하는 판단부(20)와, 상기 판단부(20)에서 출력하는 제어신호(S5)를 받아 시간조절신호(S7)에 의한 시간만큼 지정된 가감산용 전압을 발생하는 가감산 전압발생기(30)와, 상기 목적의 데이타신호(S3)는 단극성(UNIPOLAR)이므로 여파 및 디지틀 변조에 필요한 쌍극성 데이타신호(S4)가 여파기 통과시 주변 펄스 출력파형의 꼬리의 영향을 받아 왜곡될 정도를 미리 보상하기 위하여 가감산 전압발생기(30)의 가감산전압(S6)을 받아 쌍극성 데이타신호(S4)로 변환시키는 쌍극변환기(UNIPOLAR TO BIOPOLAR CONVERTER)(50)와 상기 쌍극성 데이타신호(54)의 진폭을 변형시켜 이 동화된 출력신호(S8)를 여파기(1)로 전달하는 합성기(SUMMER)(40)와, 상기 쌍극성 데이타신호(S4)의 변형을 클럭주기의 후측 반주기 동안만 이루어지도록 입력된 클럭을 반전시켜 변형시간조절신호(S7)를 제공하는 반전기(60)로 구성된다.

상기에 있어서 목적의 데이타신호(S3)는 실제 데이타 전송경로를 통해 전송하기 위한 데이타신호를 의미하는 것으로, 지연부(10)로 입력되는 NRZ 데이타신호(S1)와 시간축상에서 엄밀한 차이를 나타내기 때문에 구분을 위해 명명한 신호이다.

제4도는 여파기(1) 출력의 근접펄스 꼬리성분에 의한 영향의 파형도로서, 데이타의 심볼 구성형태에 따라 지터 및 진폭의 과도, 감쇄현상이 발생되는 설명을 위하여 데이타 형태의 일예를 들은 각부의 파형이다.

제5도는 비대칭신호 파형의 발생원리도로서, 지터 등화기의 동작원리 설명을 위하여 여파기(1)에 여러형태로 변형된 한개의 구형파를 입력하였을 때의 출력파형을 도시한 것이다.

제6도는 제3도에 따른 구성의 일실시예의 회로도이다.

제7도는 제6도에 대한 각 부분의 동작 파형도이다.

우선 입력데이타의 심볼이 1 또는 -1일 때 여파기의 출력은 제4도와 같이 여파기의 전달특성으로 주기의 두배로 늘어난 목적 데이타의 출력파형의 뒤쪽 반과 다음 데이타 출력펄스 파형의 앞쪽 반이 한주기 동안 중첩되어 형성되는데, 이는 하기 (1)식과 같다.

단, x는 0보다 크고 1보다 작다.

여기서 여파기가 나이퀴스트(NYQUIST) 조건을 만족하는 올림 여현 여파기(RAISED COSINE FILTER)라면 임펄스응답 S(x)는 하기 (2)식과 같다.

상기 α는 여파기의 대역제한 정도를 표현하는 롤오프 팩터(ROLL OFF FACTOR)이고, b_k는 k번째 비트의 심볼을 의미하는 것으로 1 혹은 -1이다.

제4a도 파형은 데이타의 심볼 구성형태상 근접 펄스에서 발생한 꼬리성분들의 합이 0이 되어 목적의 펄스파형[R(x)]에 영향을 주지 않는 경우이다.

제4b도 파형은 꼬리성분들의 합이 음의 방향으로 커져 출력파형이 목적의 펄스파형[R(x)]보다 안쪽으로 치우치게 왜곡을 받은 파형[A(x)]이다.

제4c도 파형은 꼬리성분들의 합이 양의 방향으로 커져 출력파형이 목적의 펄스파형[R(x)]보다 바깥쪽으로 치우치게 왜곡을 받은 파형[B(x)]이다.

제4d도 파형은 두개의 심볼이 같은 경우에 꼬리성분들의 합이 음의 방향으로 커져 출력펄스 파형이 목적의 펄스파형[R(x)]보다 아래쪽으로 치우치게 왜곡을 받은 파형[Un(x)]이다.

제4e도 파형은 두개의 심볼이 같은 경우에 꼬리성분들의 합이 음의 방향으로 커져 출력펄스 파형이 목적의 펄스파형[R(x)]보다 위쪽으로 치우치게 왜곡울 받은 파형[O(x)]이다.

상기 (1)식과 제4도에서 나타낸 바와같이 근접의 펄스에서 발생되어 목적의 출력파형에 삽입되는 불필요 꼬리성분의 합이 바로 영점통과시점을 변화시키고 아울러 진폭의 과도 및 감쇄현상을 발생시키게 된다.

그래서 입력된 데이타를 일정비트 지연시켜 여파기로 공급하되 목적 데이타 주변의 데이타의 구성을 분석하여 여파기 통과시 주변 출력 펄스파형의 꼬리가 목적 출력 펄스파형의 진폭에 얼마나 영향을 줄 것인가를 예측하고, 그와 반대의 값으로 미리 목적의 데이타의 진폭을 변형시켜 여파기로 공급함으로써 지터 및 진폭의 과도와 감쇄현상을 없앤 것이 본 발명의 기본 원리이다.

제5a도에 도시된 바와같이 정상적인 여파기 출력파형 g(t)에 만약 주변 펄스 꼬리의 영향으로 다음 비트와 합산되어 형성되는 목적의 출력파형의 영점통과시점이 정상보다 안쪽으로 치우쳐 통과할 것으로 판단되어지면, 제5b도와 같이 줄어들 것으로 예측되어지는 값의 역수 값인 가산용 펄스 d1(t)를 목적데이타 구형파에 가산시켜 제5d도와 같은 변형된 구형파를 만든다. 상기 변형된 구형파를 여파기로 입력시켜 g(t)와 d1(t)가 합해져서 S1(t)와 같은 비대칭신호ㆍ파형이 출력되게 하여 근접 펄스파형 꼬리의 영향을 받아 출력파형이 정상적으로 영점통과를 하게 등화하는 것이다.

만약 주변 펄스꼬리의 영향으로 다음비트와 합산되어 형성되는 목적의 출력파형의 영점통과시점이 정상보다 바깥쪽으로 치우쳐 통과할 것으로 판단되어지면, 제5c도와 같이 늘어날 것으로 예측되어지는 값의 역수 값인 감산용 펄스 d2(t)를 목적데이타구형에 가산시켜 제5e도와 같은 변형된 구형파를 만든다. 상기 변형된 구형파를 여파기로 입력시켜 g(t)과 d2(t)가 합해져서 S2(t)와 같은 비대칭신호 파형이 출력되게 하여 근접 펄스파형 꼬리의 영향을 받아 출력파형이 정상적으로 영점통과를 하게 등화하는 것이다.

상기 기본원리에 의거하여 제3도를 보며 하기에 설명한다.

디지틀 데이타신호(S1)와 클럭신호(S0)가 입력될 때 클럭신호(S0)는 두곳으로 나누어지는데 일측은 디지틀 데이타신호(S1)와 함께 지연부(10)로 연결되어 지연시키는 기본클럭으로 사용되어지고, 타측은 시간조절신호(S7)로 이용하기 위하여 반전기(60)에 입력되어 반전된다.

상기 지연부(10)에서는 입력된 디지틀 데이타신호(S1)를 클럭신호(S0)에 동기시켜 일정비트 지연시키고 지연소자 중앙부근에서 출력할 목적의 데이타신호(S3)를 추출해낸다. 따라서 출력되는 목적의 데이타신호(S3)는 여파기(1)로 인가될 때 다수의 클럭이 지연되어 공급된다. 상기와 같이 지연시키는 이유는 목적의 데이타신호(S3) 앞뒤의 주변데이타의 심볼의 구성형태가 어떻게 되어 있나를 알아보기 위함이다. 지연소자의 갯수가 많을수록 근접 데이타가 주는 영향을 확실히 파악할 수 있게 되어 동화 성능이 증가한다. 그러나 펄스의 꼬리는 시간이 지날수록 기하급수적으로 작아지는 경향이 있어 목적의 비트와 많이 떨어진 곳의 데이타 펄스에 의한 영향은 무시할 정도로 작아지므로 한정된 갯수만 지연시켜 알아보아도 관계없다. 상기 지연부(10) 내부에 있는 제1∼n지연기 등에서 지연된 모든 데이타는 각각 판단부(20)로 연결된다.

상기 판단부(20)에서는 제1∼n지연기들 각각에서 지연된 n개의 디지틀 데이타열을 받아 목적의 데이타신호(S3)가 여파기(1)를 통과할시에 얼마나 왜곡을 받을 것인가 예측한다.

상기 (1)식에서 U(x)=0일 때 값을 구하면 바로 그것이 왜곡받아 영점축을 통과하는 값이고, 이 x값이 0.5이면 왜곡을 받지 않을 것이고, 0.5보다 크면 밖으로 치우쳐 영점을 통과하는 것이고, 0.5보다 작으면 안으로 치우쳐 통과하는 경우이다.

만약 x의 값이 1보다 크던지 0보다 작으면 목적의 데이타신호(S3)의심볼과 다음 데이타 심볼부호가 같은 경우 즉, 1, 1 또는 -1, -1인 경우이다. 이때에는 X=0.5일 때 U(x)값을 구하면 그 절대값이 1보다 크면 진폭의 과도 출력이 나타나는 경우이며, 1보다 작으면 진폭이 감쇄출력이 나타나는 것이다.

상기와 같이 판단하여 보상할 등화전압인 보상값(Vx)을 계산해야 되는데 이는 하기 (3)식과 같다.

여기서 n은 지연소자의 갯수이다.

상기 보정값(Vx)이 1 또는 -1이면 목적 데이타신호(S3)에 영향을 주는 꼬리들이 서로 상쇄되어 영향을 안받는 경우이다.

상기 보정값(Vx)이 1보다 크면, 출력의 파형이 꼬리들의 영향으로 기준점 X보다 안으로 치우쳐 출력되는 경우이므로, 1보다 큰만큼의 전압 값으로 펄스의 진폭을 키워주면 여파기 통과시 왜곡을 받아 정상경로로 등화된다.

상기 보정값(Vx)이 1보다 작고 0보다 크면, 목적이 출력파형이 꼬리들의 영향으로 기준점 X보다 밖으로 치우쳐 출력되는 경우이므로, 1과의 차이만큼의 전압값으로 펄스의 진폭을 감쇄시켜주면 여파기 통과시 왜곡을 받아 정상경로로 등화되는 것이다.

상기 보정값(Vx)이 -1보다 작으면, 출력이 파형이 꼬리들의 영향으로 출력파형의 진폭이 기준보다 과도하게 출력되는 경우인데 1보다 큰만큼의 전압값으로 펄스의 진폭을 감쇄시켜주면 여파기 통과시 왜곡을 받아 정상경로로 등화된다.

상기 보정값(Vx)이 -1보다 크고 0보다 작으면, 목적의 출력파형이 꼬리들의 영향으로 진폭이 기준보다 감쇄하여 출력되는 경우이므로, 1과의 차이만큼의 전압값으로 펄스의 진폭을 키워주면 여파기 통과시 왜곡을 받아 정상경로로 등화되는 것이다.

가감산 저압발생기(30)에서는 각기 다른 N개의 전압을 미리 보유하고 있다가 상기 판단부(20)에서 상기와 같이 판단한 정보인 제어신호(S5)를 받아 이에 일치하는 보정용 가감산전압(S6)을 출력한다. 상기 가감산 전압(S6) 값은 시간조절신호(S7)가 논리 1인 시간동안만 출력된다. 즉, 클럭의 주기중 뒤의 반주기 동안만 출력된다. 상기와 같이하는 이유는 목적의 데이타신호(S3)가 여파기를 통과할시 두배의 주기로 되고, 출력파형 후반부 반과 다음 데이타 출력파형의 앞의 반과 중첩되어 목적의 출력파형이 형성되기 때문이다. 아울러 근접 데이타 출력파형의 꼬리들에 의한 영향을 받은 부분도 데이타의 뒤쪽 반주기 동안이기 때문이다.

한편, 일정비트 지연된 목적의 데이타신호(S3)는 단극성이므로 쌍극변환기(50)에서 디지탈 통신에 필요한 쌍극성으로 변형시켜 합성기(40)에 공급된다. 상기 합성기(40)에서는 상기 쌍극성 데이타신호(S4)를 받아 상기 가감산 전압발생기(30)의 출력인 가감산전압(S6)의 양만큼 합성시켜 제5d도 또는 제5e도와 같은 변형된 합성신호(S8)를 출력한다. 가감산의 정도는 상기와 같이 데이타의 구성형태에 따라 상기 판단부(20)에서 판단되어진 값을 가감산 전압발생기(30)에서 발생하여 결정한다.

상기와 같은 작용으로 목적의 데이타신호(S3)의 출력을 주변데이타의 심볼구성에 따라 조건부 비대칭 변형 구형파를 만들어 여파기(1)를 통과시킴으로써 상기 지터의 왜곡을 받아 제2a도, 제1d도의 D3, 제4a도와 같이 정상적인 파형이 되므로 지터 등화작용을 하게 되는 것이다.

제6도 일실시예와 제7도에서 도시한 제6도의 동작파형을 하기로 설명한다.

지연부(10)는 캐스케이드 접속된 5개의 D플립폴롭(U11-U15)을 사용하여 입력된 디지틀 데이타신호(S1)를 총 6비트 지연시켜 각 지연값을 지연이 많이 된 순으로 A, B, C, D, E, F 출력이라 칭하여 판단부(20)로 연결하고, 상기 3비트 지연된 출력인 출력C를 목적의 데이타신호(S3)로 하여 쌍극변환기(50)의 입력단과 연결한다.

상기 판단부(20)는 2개의 반전지(U21, U22)와 두 개의 앤드게이트(U23,U24)로 구성하여 두개의 가감산 명령 출력신호(S_5-1, S_5-2)를 발생한 후 가감산 전압발생기(30)의 두입력과 각각 연결한다.

논리회로의 구성은 곧 목적의 데이타가 근접의 데이타 심볼 구성에 따른 지터왜곡을 받는 정도를 예측하는 것으로 하기와 같다.

우선 상기 지연부(10)에서 입력되는 ABCDEF 6개의 데이타 논리심볼에 의해 구성될 수 있는 경우의 수인 64가지의 데이타 구성형태 각각에 따르는 보정값(Vx)을 (3)식에 의하여 하기 [표 1]과 같이 구한다.

[표 1a]

[표 1b]

상기 [표 1]에서 64가지 데이타 심볼 각각의 경우에 해당하는 보정값(Vx) 및 규격화한 보정값(Vy)들은 컴퓨터 시뮬레이션을 통해서 얻어진 결과값들이다. 그리고 보정값(Vx)은 여러가지나 회로의 간편성을 위하여 1.4, 0.6, -1.4, -0.6으로 규격화하여 규격화한 보정값(Vy)을 가지는 보정용 전압으로 사용하였다. 단, 이때에는 지터나 진폭의 과도 감쇄현상을 완벽하게 제거하지는 못하고 극소화할 수 있다. 완벽히 보상하려면 디지틀-아날로그 변환기(DIGITAL TO ANALOG CONVERTER) 등을 사용하면 가능해진다.

상기 [표 1]에서 얻어진 결과값들을 이용함으로써 본 발명의 일실시예에 있어서 판단부(20)를 두개의 반전기(U21, U22) 및 두개의 앤드게이트(U23, U24)만으로 간단하게 구현하였다. 즉, 마이크로 프로세서를 이용하여도 판단부(20)를 구현할 수 있지만, 별도의 장치 및 시뮬레이션을 위한 시간적 소요가 발생하기 때문에 본 발명에서와 같이 간단한 논리회로를 구성하는 것이 바람직하다. 그러나 이러한 논리회로를 이용하여 구현한 판단부(20)가 출력하는 결과적인 신호들은 시뮬레이션을 통해 출력되는 신호들과 동일하다는 사실에 유의하여야 한다.

S5-1을 가산명령 신호이고 S5-2를 감산명령 신호라 하면, 상기 규격화한 보정값(Vy)이 1.4인 경우에는 출력파형이 왜곡을 받아 안쪽으로 치우치는 경우이므로 목적의 데이타 구형파의 뒤쪽 반주기 동안을 평균레벨보다 1.4배 크게 등화시킨다.

보정값(Vy)이 0.6인 경우에는 출력파형이 왜곡을 받아 바깥쪽으로 치우치는 경우이므로 목적의 데이타 구형파의 뒤쪽 반주기 동안을 평균레벨보다 0.6배로 등화시킨다.

보정값(Vy)이 -1.4인 경우에는 출력파형이 왜곡을 받아 과도진폭을 보이는 경우이므로 목적의 데이타 구형파의 뒤쪽 반주기 동안을 평균레벨보다 0.6배로 등화시킨다.

보정값(Vy)이 -0.6인 경우에는 출력파형이 왜곡을 받아 감쇄진폭을 보이는 경우이므로 목적의 데이타 구형파의 뒤쪽 반주기 동안을 평균레벨보다 0.4배 크게 등화시킨다.

결과적으로 가산명령 신호 S_5-1, 및 감산명령 신호 S_5-2와 지연부(10)에서 입력되는 데이타 사이에는 하기(4)식과 같은 관계가 성립한다.

가감산 전압발생기(30)는 세개의 아나로그 스위치(ANALOG SWITCH) (SW31, 32, 35)와 두개의 저항(R31, R32) 및 두개의 가변저항(VR31, VR32)으로 구성되어 있다. 가산전압은 저항(R31) 및 가변저항(VR31)의 조합에 의하여 평균레벨의 0.4배되는 전압을 만들어 스위치(SW31)로 연결되는데 스위치(SW31)는 가산 명령신호(S_5-1)이 논리 1일 때 온되어 가산전압을 출력한다. 감산전압은 저항(R32) 및 가변저항(VR32)의 조합에 의하여 평균레벨 0.4배 되는 전압을 만들어 스위치(SW32)로 연결되는데 스위치(SW32)는 감산 명령신호(S_5-2)이 논리 1일 때 온되어 감산전압을 출력한다.

가감산 명령신호(S_5-1과 S_5-2)가 모두 논리 0일 경우에는 모두 단락되어 아무 가감산 전압을 내지 않는다. 즉, 전위가 0이 된다. 2극 스위치(SW35)는 시간조절신호(S7)에 의해 제어를 받는데 이 시간조절신호(S7)가 논리 0일 경우에는 0전위로 연결하고, 논리 1일 경우에는 가감산전압(S6)을 연결한다. 상기 시간조절신호(S7)는 기본클럭신호(S0)을 반전기(U60)로 반전하여 사용한다.

한편 상기의 3비트 지연된 목적의 데이타신호(S3)는 단극성이므로 쌍극성 변환기(50)의 입력으로 연결하여 쌍극성으로 바꾼다. 상기 쌍극성 변환기(50)의 비교기(U51)은 쌍극성화하기 위하여 저항(R51, R52)의 분압에 의한 소정의 전압과 비교하여 목적 데이타신호(S3)의 논리상태에 따라 기준이 0전압 레벨인 쌍극성 데이타신호(S4)로 출력한다.

상기 쌍극성 데이타신호(S4)는 합성기(40)의 일측 입력으로 연결되는데 이 합성기(40)내의 연산증폭기(U41)에서 상기 가감산 전압발생기(30)으로부터 합성기(40)으로 입력되는 가감산전압(S6)과 합해져서 여파기(1)로 출력된다.

만약 상기 가감산전압(S6)이 0.4배 증가분 전압이라면, 합성신호(S8)는 평균레벨 1.4배가 되고, 가감산전압(S6)이 0.4배 감소분 전압이라면 합성신호(S8)는 평균 레벨의 0.6배로 변형되어 출력되며, 가감산전압(S6)이 0전위일 경우에는 평균레벨이 출력되게 되는 것이다.

상기 동작에 대한 파형을 예를들어 설명하여 보면, 4번째 클럭째인 제7b도 파형과 같은 NRZ 데이타인 디지틀 데이타신호(S1)는 논리 1이다. 이것이 3비트 지연되어 출력되어 제7c도 파형과 같은 목적의 데이타신호(S3)는 7번째 클럭에서 디지탈 데이타신호(S1)과 일치되는 데이타가 나온다. 이는 쌍극변환기(50)에서 제7d도 파형과 같은 쌍극성 데이타신호(S4)와 같은 쌍극화된다. 4번째 비트의 지난 두비트와 다음 3비트의 지연부(10)에서 지연되어 ABCDEF순으로 011010이 된다. C번째가 목적의 데이타신호(S3)이다. 상기 [표 1]에서 보면 이같은 데이타 구성의 보정값(Vx)은 1.4이고 따라서 제7e도 파형과 같은 가감산명령신호(S5-1)가 논리1이 된다. 그러나 클럭의 처음 반주기 동안은 2극 스위치(SW35)가 오프되어 가감산 전압발생기(30)의 제7h도 파형과 같은 가감산전압(S6)이 0전압이 출력되어 제7i도 파형과 같은 합성신호(S8)는 평균레벨을 출력하다가 나머지 반주기동안 2극 스위치(SW35)가 온되어 0.4배 가산전압이 합성기(40)로 공급된다. 상기 합성기(40)에서 쌍극성 데이타신호(S4)와 혼합되어 합성신호(S8)과 같이 정상전압보다 1.4배 큰 진폭 등화 출력인 합성신호(S8)를 출력한다. 여기서 제7a도는 기본적인 클럭신호(S0)이고, 제7g도는 상기 클럭신호(S0)의 반전신호인 시간조절신호(S7)이다.

또다른 예로, 제7b도에서 6번째 클럭째인 NRZ 데이타인 디지틀 데이타신호(S1)는 논리 1이다. 이것이 3비트 지연되어 출력되어 제7c도 파형과 같은 목적의 데이타신호(S3)는 9번째 클럭에서 디지틀 데이타신호(S1)과 일치되는 데이타가 나온다. 이는 쌍극변환기(50)에서 제7d도 파형과 같은 쌍극성 데이타신호(S4)와 같이 쌍극성화된다. 6번째 비트의 지난 두비트와 다음 3비트의 지연부(10)에서 지연되어 ABCDEF순으로 101001이 된다. C번째가 목적의 데이타신호(S3)이다. 상기 [표 1]에서 보면 이같은 데이타 구성의 보정값(Vx)은 0.6이고 따라서 제7f도 파형과 감산명령신호(S5-2)가 논리 1이 된다. 그러나 클럭의 처음 반주기 동안은 2극 스위치(SW35)가 오프되어 가감산 전압발생기(30)의 가감산전압(S6)이 0전압이 출력되어 합성신호(S8)는 평균레벨을 출력하다가 나머지 반주기 동안 2극 스위치(SW35)가 온되어 0.4배 감산전압이 합성기(40)로 공급된다.

상기 합성기(40)에서는 쌍극성 데이타신호(S4)와 혼합되어 합성신호(S8)와 같이 정상전압보다 0.6배로 진폭 등화 출력인 합성신호(S8)를 출력한다.

상술한 바와 같이 지터 등화기는 종래 디지틀 변복조시 대역폭 제한용으로 사용되는 여파기에서 발생되는 영점통가 시점이 변화하는 위성떨림 오차인 지터를 극소화시킴으로써 정확한 시간 위상정보를 추출할 수 있게 하고, 수신기가 간단해도 성능에 저하를 주지 않는 이점이 있다.

또한 입력되는 데이타의 비트레이트가 변화하여도 데이타의 동기되어진 기본클럭에 의해 본 발명의 동작이 결정되므로 발명의 구성을 변경하지 않고도 그대로 사용가능하면서 디지틀적 방법으로 지터를 등화하고 모두 디지틀 소자로 구현할 수 있으므로 온도 및 주변환경에 영향을 적게 받아 설계상 및 제작성에 민감한 개소가 적고, 아울러 기존 여파기 앞에서 추가로 설치하여 동작하므로 여러 형태의 여파기에 기존의 회로의 변경이 없이 사용한 이점이 있다.

Claims (12)

1. 디지틀 펄스신호로 이루어진 정보를 점유주파수 대역폭을 제한하는 여파기로 전송할 때 발생하는 지터, 과도진폭 및 진폭감쇄 현상을 등화하는 등화기에 있어서, 다수개의 지연소자들을 구비하고 있으며, 소정의 입력데이타를 기본 클럭에 동기시켜 소정의 비트만큼 지연시킴으로써 상기 지연된 입력데이타를 출력함과 동시에 상기 입력데이타를 상기 다수개의 지연소자 각각에 대응시켜 지연한후 다수의 비트의 데이타열로서 출력하는 지연수단과, 상기 다수 비트의 데이타열로부터 상기 입력데이타의 논리심볼의 구성형태에 상응하는 신호를 생성하여 상기 지연된 입력데이타가 인접한 데이타들로부터 받을 수 있는 왜곡의 정도를 미리 예측하는 판단수단과, 상기 지연수단에서 출력된 단극성의 상기 지연된 입력데이타를 쌍극성의 데이타로 변환하는 쌍극 변환수단과, 상기 판단수단에서 생성된 신호에 대응하여, 미리 지정된 가산전압 또는 감산전압을 선택적으로 출력하는 가감산 전압 발생수단과, 상기 쌍극성 데이타가 상기 여파기를 통과할 때 인접데이타들의 펄스 출력파형의 꼬리부분에 의해 영향을 받아 왜곡되는 신호의 양을 미리 보상하는 상기 가감산 전압 발생수단으로부터의 가산전압 또는 감산전압을 상기 쌍극 변환수단으로부터의 쌍극성 데이타와 합성함으로써 등화된 합성신호를 출력하는 합성수단으로 구성함을 특징으로 하는 등화기 회로.
2. 디지틀 펄스신호로 이루어진 정보를 점유주파수 대역폭을 제한하는 여파기로 전송할 때 발생하는 지터, 과도진폭 및 진폭감쇄 현상을 등화하는 등화방법에 있어서, 전송을 위한 디지틀 펄스신호가 상기 여파기를 통과할 때 상기 디지틀 펄스신호의 전후 데이타들에 대한 출력 펄스파형의 꼬리성분들을 합하여 상기 디지틀 펄스신호가 왜곡받을 정도를 미리 예측하는 왜곡 예측과정과, 상기 왜곡 예측과정에서 꼬리성분들의 합이 음의 방향으로 커져 상기 디지틀 펄스신호에 대한 여파기의 출력파형의 정상적인 출력보다 낮은 값쪽으로 왜곡된다는 판단될시 상기 예측되는 꼬리성분들의 합만큼 상기 디지틀 펄스신호의 레벨을 증가시켜 출력하나, 상기 왜곡 예측 과정에서 꼬리성분들의 합이 양의 방향으로 커져 상기 디지틀 펄스신호에 대한 여파기의 출력파형이 정상적인 출력보다 높은 값쪽으로 왜곡된다고 판단될시 상기 예측되는 꼬리성분들의 합만큼 상기 디지틀 펄스신호의 레벨을 감소시켜 출력하는 등화과정으로 구성됨을 특징으로 하는 등화방법.
3. 제2항에 있어서, 상기 등화과정은 상기 디지털 펄스신호의 뒤쪽 반주기 동안에 상기 디지탈 펄스신호의 레벨을 변화시키는 것을 특징으로 하는 등화방법.
4. 제1항에 있어서, 상기 기본 클럭신호의 입력단과 상기 가감산 전압 발생수단과의 사이에 접속되며, 상기 기본 클럭신호를 반전시켜 시간제어신호로서 출력하고 상기 가산전압 또는 감산전압이 상기 시간제어신호의 소정 논리상태에 대응하여 출력되도록 하는 시간제어신호 발생수단을 더 구비함을 특징으로 하는 등화기 회로.
5. 제1항에 있어서, 상기 지연수단은 다수개의 지연소자들이 캐스케이드 형태로 접속되어 있으며, 상기 입력데이타를 상기 기본 클럭신호에 동기시켜 소정의 비트만큼 지연시키는 것을 특징으로 하는 등화기 회로.
6. 제1항에 있어서, 상기 지연소자들은 각각 적어도 하나의 D플립플롭으로 구성함을 특징으로 하는 등화기 회로.
7. 제1항에 있어서, 상기 판단수단은 상기 지연소자들중의 소정 출력단에 논리 반전기와 논리곱 연산기의 조합된 한쌍을 대응시켜 구성함으로써 상기 입력데이타의 논리심볼의 구성형태에 상응하는 전압신호를 생성함을 특징으로 하는 등화기 회로.
8. 제7항에 있어서, 상기 전압신호는 상기 가산전압 또는 감산전압을 선택하기 위한 적어도 두가지 상태의 논리신호임을 특징으로 하는 지터 등화기 회로.
9. 제1항에 있어서, 상기 가감산 전압 발생수단은 상기 판단수단에서 생성된 신호의 논리상태에 대응하여 동작되는 두개의 스위치를 적어도 구비하고 있으며, 상기 스위치들의 온/오프상태에 따라 상기 가산전압 또는 감산전압을 선택한후 상기 시간제어신호의 논리상태에 대응하여 출력하는 것을 특징으로 하는 등화기 회로.
10. 제9항에 있어서, 상기 가감산 전압 발생수단은 상기 스위치들과 상기 합성수단과의 사이에 접속되며, 상기 시간제어신호의 논리상태에 대응하여 동작되어 상기 선택된 가산전압 또는 감산전압을 상기 합성수단으로 출력하는 2극 스위치를 더 구비함을 특징으로 하는 등화기 회로.
11. 제1항에 있어서, 상기 쌍극 변환수단은 소정의 기준전압과 상기 지연된 입력데이타를 비교함으로써 상기 지연된 단극성의 입력데이타를 상기 쌍극성 데이타로서 출력하는 비교기임을 특징으로 하는 등화기 회로.
12. 제1항에 있어서, 상기 합성수단은 상기 쌍극성 데이타와 상기 가감산 전압 발생수단에서 선택되어 출력되는 가산전압 또는 감산전압을 합산하는 연산증폭기와 다수의 바이어스 저항으로 구성됨을 특징으로 하는 지터 등화기 회로.

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