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KR940010676B1 - 반도체 집적회로장치 - Google Patents

반도체 집적회로장치 Download PDF

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KR940010676B1
KR940010676B1 KR1019860010703A KR860010703A KR940010676B1 KR 940010676 B1 KR940010676 B1 KR 940010676B1 KR 1019860010703 A KR1019860010703 A KR 1019860010703A KR 860010703 A KR860010703 A KR 860010703A KR 940010676 B1 KR940010676 B1 KR 940010676B1
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아기라 이테
요시가즈 사이도우
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가부시기가이샤 히다찌세이사꾸쇼
미쓰마 가쓰시게
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Abstract

내용 없음.

Description

반도체 집적회로장치
제 1 도는 본 발명의 제 1 의 실시예를 도시한 회로도.
제 2 도는 본 발명의 제 2 의 실시예를 도시한 회로도.
제 3 도는 본 발명의 제 3 의 실시예를 도시한 회로도.
제 4 도는 제 3 도에 도시한 회로의 동작 파형예를 도시한 도면.
제 5 도는 본 발명의 제 4 의 실시예를 도시한 회로도.
제 6 도는 제 5 도에 도시한 회로의 동작 파형예를 도시한 도면.
제 7 도는 본 발명의 다른 실시예를 도시한 회로도.
제 8 도는 본 발명에 앞서 검토된 레벨 변환회로의 구성을 도시한 회로도.
제 9 도는 제 8 도에 도시한 회로의 사용예를 도시한 회로도.
본 발명은 반도체 집적회로장치에 관한 것으로서, 예를들면 ECL(이미터 결합논리)과 레벨 호환성을 갖는 CMOS형 또는 Bi-CMOS형 반도체 집적회로장치에 이용해서 유효한 기술에 관한 것이다.
바이폴라 트랜지스터와 상보형 MOSFET (CMOS)를 복합시키는 기술, 소위 Bi-CMOS 기술에 의해서 고속이며 또한 저소비 전력인 LSI(대규모 집적회로장치)의 실현이 가능하게 되었다. 이 기술에 의하면, 바이폴라 IC와 같은 고속도와 CMOS LSI와 같은 저소비 전력을 갖는 LSI가 얻어진다. 이 기술은 예를들면 닛께이 맥그로우힐사 간행 「닛께이 일렉트로닉스 1985년 8월 12일호」의 P. 187∼208에 기재되어 있다.
여기에서, 본 발명자는 ECL(이미터 결합 논리)과 레벨 호환성이 있는 Bi-CMOS형 반도체 집적회로를 실현하기 위해서, ECL형 디지탈 회로에서 출력되는 논리신호를 CMOS 논리회로의 논리레벨에 적합시키는 레벨변환회로에 대해서 검토하였다.
제 8 도는 본 발명에 의해서 검토된 레벨 변환회로의 구성을 도시한 것이다.
제 8 도에 도시한 레벨변환회로는 2개의 p채널 MOS 트랜지스터 M1, M2와 2개의 n채널 MOS 트랜지스터 M3, M4에 의해 구성된다. n채널 MOS트랜지스터 M3, M4는 전류미러를 구성한다. 이 전류미러의 미러 입력측 전류 및 미러 출력측 전류는 각각 전원전위 Vcc에서 공급되지만, 각 전류공급로에는 p채널 MOS 트랜지스터 M1 및 M2가 각각 직렬로 개재되어 있다.
제 8 도의 회로에 있어서, ECL형 디지탈 회로(도시하지 않음)에서 입력되는 ECL레벨의 1쌍의 차동논리신호 A,
Figure kpo00001
는 미러 입력전류가 흐르는 MOS 트랜지스터 M1과 미러 출력전류가 흐르는 MOS트랜지스터 M2의 각 게이트에 나누어져서 입력된다. 한편 미러 출력측의 MOS 트랜지스터 M2와 M4의 접속점(노드)에서는 CMOS 논리회로에 적합하게 레벨확대된 논리신호 X(X=A)가 출력된다. 즉, ECL형 디지털 회로의 출력논리신호 A,
Figure kpo00002
가 CMOS 레벨의 논리신호 X로 레벨변환되어 출력된다.
또한, 제 8 도에 도시한 회로에 있어서, 신호 A,
Figure kpo00003
의 레벨을 ECL 레벨이 아닌 CMOS 레벨로 한 예는 일본국 특허공개공보 소화60-237720호에 개시되어 있다.
본 발명자의 검토에 의하면, 상술한 레벨변환회로에는 논리신호의 레벨변환을 실행하는 기능밖에 없다. 이 레번변환회로를 신호전달면에서 보면, 신호의 전달을 지연시키는 지연요소로서 Bi-CMOS형 반도체 집적회로장치의 고속성을 감소시키게 될 뿐이므로, 그 존재는 오히려 유해하게 된다. 또, 그 레벨변환회로 분만큼 반도체 집적회로장치내의 회로구성이 복잡화 한다는 문제점도 있다.
본 발명의 목적은 레벨변환기능과 함께 논리기능을 갖는 반도체 집적회로장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 2개의 기능을 갖는 반도체 집적회로장치를 간단한 구성으로 실현하는 것이다.
본 발명의 또 다른 목적은 상기 2개의 기능을 갖고, 또한 고속이며 높은 출력구동능력을 갖는 반도체 집적회로장치를 제공하는 것이다.
본 발명의 또 다른 목적은 고속이며 높은 출력구동능력을 갖는 레벨변환회로를 제공하는 것이다.
본 발명의 또 다른 목적은 그의 입출력이 ECL과 호환성이 있는 반도체 집적회로장치의 고성능화를 달성하는 기술을 제공하는 것이다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면으로부터 명확하게 될 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
레벨변환회로의 일부에 여러개의 직렬 또는 병렬로 접속된 스위칭 소자, 즉 2개의 그룹을 형성함과 동시에 직렬 또는 병렬로 접속된 여러개의 스위칭 소자로 이루어지는 2개의 그룹에 여러개의 상보신호를 입력한다. 또, 필요에 따라서 레벨변환회로의 출력에 의해 직접 구동되는 바이폴라 트랜지스터를 마련한다.
상술한 수단에 의하면, 비교적 간단한 구성으로 레벨변환기능과 함께 논리기능도 갖는 반도체 집적회로장치가 얻어진다. 이 반도체 집적회로장치에 의해서, 논리처리를 수반하는 신호전달계에 있어서의 전달속도를 빠르게 하고, 또한 그 전달계에 있어서의 회로구성을 대폭적으로 간략화 할 수 있도록 된다. 또, 바이폴라 트랜지스터를 직접 구동하는 것에 의해서, 고속이며 높은 구동능력의 회로가 얻어진다. 제 1 도에 도시한 디지탈 회로(2)는 2개의 P채널 MOS트랜지스터(FET ; Field Effect Transistor) M1, M2와 2개의 n채널 MOS트랜지스터 M3, M4를 갖는다. n채널 MOS 트랜지스터 M3과 M4는 전류미러를 구성한다. n채널 MOS트랜지스터 M3과 M4의 소오스는 회로의 접지전위로 된다. 이 전류미러의 미러 입력측 전류 및 미러 출력측 전류는 각각 정극성 전원 Vcc에 공급된다. 각 전류공급로에는 즉, 전원 Vcc와 전류미러의 입력 및 출력노드 N1 및 N2 사이에는 p채널 MOS트랜지스터 M1 및 M2가 각각 직렬로 개재되어 있다.
또, 이 제 1의 실시예에서는 상술한 구성에 부가해서, 미러 입력전류가 흐르는 p채널 MOS 트랜지스터 M1에 다른 1개의 p채널 MOS 트랜지스터 M11이 병렬로 접속되어 있다. 이와 함께, 미러 출력전류가 흐르는 p채널 MOS트랜지스터 M2에도 다른 1개의 p채널 MOS트랜지스터 M21의 직렬로 접속되어 있다. 즉, 미러 입력측 MOS트랜지스터 및 미러 출력측 MOS트랜지스터가 각각 여러개의 MOS트랜지스터의 조 M1과 M11 및 M2와 M21로 이루어진다. 이것에 부가해서, 각각의 여러개의 MOS트랜지스터의 접속조건이 다음과 같이 된다. 한쪽의 조인 MOS트랜지스터 M1과 M11이 서로 병렬로 접속됨과 동시에, 다른쪽의 조인 MOS트랜지스터 M2와 M21이 서로 직렬로 접속된다.
두 조의 MOS트랜지스터 M1과 M11 및 M2와 M21의 각 게이트에 여러쌍의 차동논리신호(상보신호) A,
Figure kpo00004
및 B,
Figure kpo00005
가 입력된다. 즉, 한쪽의 조인 MOS트랜지스터(M1, M11)에 입력된 디지탈 신호 A와 B(상보신호의 한쪽)가 반전된(역상의) 디지탈 신호
Figure kpo00006
와
Figure kpo00007
(상보신호의 다른쪽)가 다른쪽의 조인 MOS트랜지스터(M2, M21)에 입력된다. 입력논리신호 A,
Figure kpo00008
및 B,
Figure kpo00009
, 예를들면 차동앰프로 이루어지는 ECL형 디지탈 회로(도시하지 않음)에서 출력된 ECL 레벨의 차동논리신호이다.
전류미러의 출력노드 N2에서 출력되는 신호 X(=A·B)는 전류미러 및 스위칭회로를 포함하는 회로(2)에 있어서 레벨변환되는 것에 의해, CMOS 레벨의 디지탈신호로서 부여된다. ECL 레벨, CMOS 레벨에 대해서는 제 4 도에 도시되어 있다.
제 1 도에 있어서, 입력논리신호 A(
Figure kpo00010
)와 B(
Figure kpo00011
)의 각 논리상대가 A="H(고레벨)" (
Figure kpo00012
="L(저레벨)")이며 또한 B="H"(
Figure kpo00013
="L")인 경우는 MOS트랜지스터 M1과 M11이 모두 "OFF" 상태로 된다. 미러 입력전류가 차단되고, 이것에 의해 미러 출력전류를 흐르게 하는 M4가 "OFF" 상태로 된다. 한편, 미러 출력전류가 흐르는 MOS트랜지스터 M2와 M21은 모두 "ON" 상태로 된다. MOS 트랜지스터 M21과 M4와의 접속점(출력노드 N2)에서 출력되는 출력논리신호 X는 MOS트랜지스터 M2, M21이 "ON"이고, MOS트랜지스터 M4가 "OFF"인 것에 의해, H(고레벨)로 된다.
입력논리신호 A와 B중의 적어도 한쪽이 "L"인 경우에는 MOS트랜지스터 M1 또는 M11 중의 어느 하나가 "ON"상태로 된다. 미러 입력전류가 흐르게 되고, 이것에 의해 미러 출력전류를 흐르게 하는 MOS트랜지스터 M4가 "ON" 상태로 된다.
한편, 미러 출력전류가 흐르는 MOS트랜지스터 M2와 M21의 직렬회로는 MOS트랜지스터 M2 또는 M21중의 어느 한쪽이 "OFF"상태로 되는 것에 의해서, 전체적으로 "OFF" 상태로 된다. 그 결과, 출력노드 N2에서 추출되는 출력논리신호 X는 L(저레벨)로 된다.
이상과 같이, 제 1도에 도시한 디지탈 회로(2)는 전류미러에 의한 레벨변환회로로서의 기능과 함께 AND 게이트 회로(X=A·B)의 논리처리를 실행하는 논리곱 회로로서의 기능도 갖고 있다.
제 2 도는 본 발명의 제 2 실시예에 의한 디지탈 회로를 도시한 것이다.
상술한 제 1 실시예와의 상이점에 대해서 설명하면, 동일 도면에 도시한 디지탈 회로(2)에서는 제 1 실시예의 경우와는 반대로, 미러 입력전류가 흐르는 측(입력노드 N1측)의 2개의 MOS트랜지스터 M1과 M11이 직렬로, 미러 출력전류가 흐르는 측(출력노드 N2측)의 2개의 MOS트랜지스터 M2와 M21이 병렬로 각각 접속되어 있다.
이 제 2 실시예에서의 동작의 다음과 같이 된다. 제 2 도에 있어서, 입력논리신호 A(
Figure kpo00014
)와 B(
Figure kpo00015
)의 각 논리상태가 A="L" (
Figure kpo00016
="H")이고, 또한 B="L" (
Figure kpo00017
="H")인 경우는 MOS트랜지스터 M1과 M11이 모두 "ON"상태로 된다. 미러 출력전류를 흐르게 하는 MOS트랜지스터 M4가 "ON"상태로 된다. 한편, 미러출력전류가 흐르는 MOS트랜지스터 M2와 M21은 모두 "OFF"상태로 된다. 이것에 의해, MOS트랜지스터 M2, M21과 M4와의 접속점(출력노드 N2)에서 추출되는 출력논리신호 X는 MOS트랜지스터 M2, M21이 "OFF"이며 MOS트랜지스터 M4가 "ON"인 것에 의해, L(저레벨)로 된다.
입력논리신호 A와 B중의 적어도 한쪽이 "H"인 경우는 MOS 트랜지스터 M1 또는 M11중의 어느 한쪽이 "OFF"상태로 되어 미러 입력전류가 차단된다. 이것에 의해, 미러 출력전류를 흐르게 하는 MOS트랜지스터 M4가 "OFF"상태로 된다. 한편, 미러 출력전류가 흐르는 MOS트랜지스터 M2와 M21의 병렬회로를 MOS트랜지스터 M2 또는 M21중의 어느 한쪽이 "ON"상태로 되는 것에 의해, 전체적으로 "ON"상태로 된다. 그 결과, 출력노드 N2에서 추출되는 출력논리신호 X는 H(고레벨)로 된다.
이상과 같이, 제 2 도에 도시한 디지탈 회로(2)는 전류미러에 의한 레벨변환회로로서의 기능과 함께, OR게이트 회로(X=A+B)의 논리처리를 실행하는 논리합 회로로서의 기능을 갖고 있다.
제 1 및 제 2 의 실시예는 전류미러를 갖는 스위칭 회로에 의해서, 레벨변환기능 및 논리신호처리의 기능을 얻을 수가 있다. 이것에 의해, 레벨변환과 논리처리의 양쪽을 수반하는 신호전달계에 있어서의 전달지연을 작게 할 수 있음과 동시에, 그 신호전달계에 있어서의 회로구성도 대폭적으로 간소화 할 수가 있다.
제 1 및 제2의 실시예는 여러개의 입력논리신호를 고속으로 처리할 수 있다. 이 때문에, 전류미러의 입력 및 출력노드에 각각 능동 스위칭 소자군, 즉 여러개의 입력논리신호를 받기 위한 여러개의 능동 스위칭 소자로 이루어지는 능동 스위칭 소자군이 마련된다. 스위칭 소자의 수는 제 1 및 제 2 의 실시예와 같이, 2개 또는 3개 이상이어도 좋다. 한쪽의 스위칭 소자군이 직렬 접속된 n(2이상)개의 스위칭 소자로 이루어질 때(직렬회로일 때), 다른쪽의 스위칭 소자군은 병렬접속된 n개의 스위칭 소자로 구성된다(병렬회로로 된다). 이것에 부가해서, 쌍방의 스위칭 소자군에는 서로 역상인 신호, 즉 상보신호가 입력된다. 이것에 의해, 출력노드(N2)의 전위는 여러개의 입력논리신호에 따라서 출력노드측의 스위칭 소자군에 의해 고속으로 상승(충전)되거나 또는 입력노드측의 스위칭 소자군 및 전류미러에 의해 고속으로 저하(방전)된다.
제 1 도 및 제 2 도에 도시한 바와 같이, 디지탈 회로(2)의 출력단자 X에 용량성 부하 C가 결합되어 있는 경우, 스위칭 소자가 능동소자로 이루어지므로 그의 충방전을 고속으로 실행할 수가 있다. 이 충방전은 여러개의 입력논리신호를 처리한 결과에 따라서 실행된다.
제 3 도는 본 발명의 제 3 의 실시예에 의한 디지탈 회로를 도시한 것이다.
제 3 의 실시예는 CMOS형인 제 2 의 실시예에 바이폴라 트랜지스터를 부가하는 것에 의해서, 1개의 논리회로내에서 바이폴라 트랜지스터와 CMOS가 복합화된 Bi-CMOS형 논리회로이다. 본 실시예는 바이폴라트랜지스터에 의해 높은 구동력을 얻음과 동시에 바이폴라 트랜지스터를 레벨 새프트기능 및 논리신호처리기능을 갖는 디지탈 신호로 직접 구동하는 것에 의해서 고속화를 도모하는 예이다.
제 3 도에 도시한 디지탈 회로는 제 2 도에 도시한 바와 마찬가지로 ECL레벨(입력신호 A,
Figure kpo00018
, B,
Figure kpo00019
에서 CMOS 레벨(출력신호 X)로의 레벨변환기능과 함께 논리합 회로로서의 기능도 갖고 있다. 제 3 도의 디지탈회로는 제 2 도의 회로에 대해서 정극성 전원 Vcc와 접지전위 사이에서 직렬 접속된 1쌍의 npn 바이폴라 트렌지스터 Q1, Q2로 이루어지는 출력단의 구동회로를 부가하고 있다. 또, 특히 제한되지는 않지만, 새로이 n채널 MOS트랜지스터 M5와 M6이 부가된다. 이 MOS트랜지스터 M5와 M6은 바이폴라 트랜지스터 Q2의 베이스 전류전하를 강제적으로 빼내도록 동작한다. 이것에 의해, 트랜지스터 Q2의 "ON"에서 "OFF"로의 전환속도가 빨라지고 있다.
트랜지스터 Q1은 그 제어전극인 베이스에 전류미러의 출력노드 N2가 결합되는 것에 의해 제어된다. 즉, 출력용량 C의 충전(또는 방전)을 실행하기 위한 또는 전원전위(한쪽의 동작전위)와 실질적으로 동일한 레벨의 신호를 출력하기 위한 출력단의 한쪽의 트랜지스터 Q1은 레벨시프트 기능 및 논리신호처리 기능을 갖는 스위칭 회로의 출력에 의해 구동된다.
또, 트랜지스터 Q1의 베이스는 노드 N2에 직접 접속된다. 즉, 인버터 등의 논리회로를 통한 레벨변환회로의 출력에 의해서가 아니고 논리기능을 아울러 갖는 레벨변환회로의 출력에 의해서, 직접 트랜지스터 Q1이 구동된다.
트랜지스터 Q2는 그 제어전극인 베이스에 출력노드 N2의 신호와는 역상의 신호(상보신호)가 공급되는것에 의해 제어된다. 즉, 출력용량 C의 방전(또는 충전)을 실행하기 위한 또는 접지전위(다른쪽의 동작전위)와 실질적으로 동일한 레벨의 신호를 출력하기 위한 출력단의 다른쪽의 트랜지스터 Q2는 레벨새프트 기능 및 논리신호처리 기능을 갖는 스위칭 회로의 출력의 상보신호에 의해 구동된다. 본 실시예에서 상보신호는 특히 제한되지 않지만, 트랜지스터 M5와 M6에 의해 공급된다. 또, 상술한 바와 같이 트랜지스터 M5와 M6에 의해 트랜지스터 Q2의 전환이 고속으로 실행된다.
제 3 의 실시예에 의하면, 트랜지스터 Q1과 Q2에 의해 고출력 구동능력이 얻어지고, 트랜지스터 Q1과 Q2를 레벨변환회로에 의해 직접 구동하는 것에 의해 고속화가 달성된다.
제 3 의 실시예의 동작의 개략은 다음과 같다.
노드 N1 및 N2에는 입력신호 A,
Figure kpo00020
, B,
Figure kpo00021
에 따라서 제 2 의 실시예와 동일한 신호가 나타난다. 노드 N2가 고레벨(노드 N1이 저레벨)인 경우, 트랜지스터 Q1은 "ON"으로 되고, 전하방전수단으로서의 MOS 트랜지스터 M6의 "ON"에 의해 출력용량 C의 방전트랜지스터 Q2는 "OFF"로 된다. 이때, MOS트랜지스터 M5는 "OFF"로 된다. 이것에 의해, 출력 X는 고레벨로 된다. 한편, 노드 N1이 고레벨(노드 N2가 저레벨)인 경우, 전류미러의 트랜지스터 M4의 "OFF"에 의해 트랜지스터 Q1은 "OFF"로 되고, MOS트랜지스터 M5의 "ON"에 의해 트랜지스터 Q2는 "ON"으로 된다. 이때 MOS트렌지스터 M6은 "OFF"로 된다. 이것에 의해, 출력 X는 저레벨로 된다.
본 발명에 의하면, 바이폴라와 CMOS가 논리회로내에서 복합화되어 논리기능과 항께 레벨변환의 기능도 동시에 갖는 Bi-CMOS형 논리회로를 구성할 수 있다. 이것에 의해, 1단의 논리회로로써 ECL레벨의 입력논리신호를 CMOS레벨의 출력신호로 레벨변환하는 기능, 예를들면 프리 디코더와 같은 논리처리기능과 고구동력이고 또한 고속의 출력버퍼로서의 기능을 동시에 얻을 수가 있다.
제 4 도는 제 3 도에 도시한 Bi-CMOS형 논리회로의 입출력 파형의 1예를 도시한 것이다.
제 4 도에는 2개의 입력신호중 한쪽의 신호 A(
Figure kpo00022
)만이 도시되어 있다. 제 4 도에서 알 수 있는 바와 같이, 신호 A와
Figure kpo00023
는 ECL레벨의 상보신호이며, 예를들면 차동앰프로 이루어지는 ECL형 디지탈 회로의 상보출력이다. 다른쪽의 신호 B(
Figure kpo00024
)는 도시하지 않지만, ECL레벨의 저레벨(고레벨)로 된다. 제 3 도의 회로는 OR게이트 회로이므로, 출력신호 X는 입력신호 A의 고레벨(저레벨)에 따라서 고레벨(저레벨)로 된다. 제 4 도에서 알수있는 바와같이, 신호 X의 고레벨 및 저레벨은 CMOS 레벨의 고레벨 및 저레벨로 된다.
제 4 도의 파형은 출력부하 용량을 5pF의 무거운 부하로 하고 전원전압 Vcc=5V로 했을 때의 파형을 도시한 것이다.
제 4 도에 예시한 바와 같이, 제 3 도에 도시한 회로에서는 5pF의 무거운 부하용량을 겨우 1ns 정도의 전달지연시간(신호 A와
Figure kpo00025
)가 교차했을 때부터 신호 X가 1/2Vcc보다 커질 때까지)으로 구동할 수 있고, 또한레벨변환과 논리처리까지도 동시에 실행할 수가 있다.
제 5 도는 본 발명의 제 4 의 실시예를 도시한 것이다. 제 5 도에 도시한 회로는 Bi-CMOS형 논리회로로서, 제 3 도에 도시한 회로와 마찬가지로 제 2 도에 도시한 디지탈 회로(2)에 의해서 구동회로가 구성되어 있다.
트랜지스터 Q1의 베이스는 노드 N2에 직접 접속되고, 제 3 도의 경우와 마찬가지로 제어된다. 즉, 노드 N2가 고레벨일 때 출력 X는 고레벨로 된다.
트랜지스터 Q2의 제어입력은 MOS트랜지스터 M4와 M6 및 다이오드 D1에 의해 공급된다. 즉, 노드 N1이 저레벨에서 고레벨로 변화하는 것에 의해, 트랜지스터 M4가 "ON"한다. 이것에 의해, 트랜지스터 Q1의 베이스의 전하(노드 N2의 전하) 및 다이오드 D1을 통해서 출력용량 C의 전하(노드 N3의 전하)가 트랜지스터 Q1의 베이스 전류로서 공급된다. 그 결과, 트랜지스터 Q2는 "ON"하고 트랜지스터 Q1은 "OFF"해서, 출력 X는 저레벨로 된다.
본 실시예에서는 전류미러의 출력측 전류경로가 MOS트랜지스터 M4, 바이폴라 트랜지스터 Q2 및 바이폴라 트랜지스터 Q2의 베이스 전하 방전수단(트랜지스터 M6)으로 이루어져 있다고 볼 수 있다. 즉, 전류미러의 출력노드는 N2가 아니고 N3이며, 전류미러의 출력측에 접속되어야 할 논리회로(능동 스위칭 소자군)과 노드 N3 사이에 바이폴라 트랜지스터 Q1이 접속되어 있다. 즉, 트랜지스터 Q1은 노드 N2와 N3사이에 베이스 이미터 접합이 접속된 이미터 폴로워 트랜지스터이다.
제 4 의 실시예에 있어서도 상술한 제 3 의 실시예와 마찬가지의 효과를 얻을 수가 있다.
제 6 도는 제 5 도에 도시한 Bi-CMOS형 논리회로의 입출력 파형의 1예를 도시한 것이다.
제 4 도와 동일 동작조건에 있어서, 제 5 도에 도시한 회로에서도 5pF 정도로 무거운 용량 C를 겨우 1ns정도의 전달지연시간으로 구동하고, 또한 레벨변환과 논리처리를 함께 실행시킬 수가 있다.
제 7 도는 ECL 호환의 Bi-CMOS형 스테이틱 RAM에 적용한 예를 도시한 것으로서, 특히 그 어드레스버퍼(1)에서 프리 디코더(3)의 부분을 도시한 것이다.
이 스테이틱 RAM에 있어서, 신호진폭이 작은 ECL레벨의 신호를 고속으로 입출력하기 위해서, 입출력버퍼는 ECL형 디지탈 회로로 이루어진다. 즉, 예를들면 제 7 도에 도시한 바와 같이, 외부단자 Pi에 ECL 레벨로 공급되는 어드레스 신호 Ai를 받는 입력버퍼, 즉 어드레스 버퍼의 단위회로(1)은 다음과 같이 구성된다. 어드레스 신호 Ai는 저항 R1을 통해서 입력용 npn형 바이폴라 트랜지스터 Q3의 베이스에 공급된다. 트랜지스터 Q3의 이미터에는 레벨시프트용 다이오드 D2와 정전류원이 접속된다. 다이오드 D2의 출력은 부하저항 R2, R3, npn형 바이폴라 트랜지스터 Q4, Q5 및 정전류원 등으로 이루어지는 차동앰프의 한쪽의 차동트랜지스터 Q4의 베이스에 공급된다. 다른쪽의 차동 트랜지스터 Q5의 베이스에는 어드레스 신호 판정용의 기준전압 VBB가 인가된다. 이것에 의해, 차동 트랜지스터 Q5와 Q4의 컬렉터에서 ECL 레벨의 내부 상보어드레스 신호(파동논리신호) ai,
Figure kpo00026
가 출격된다. 신호 ai 및
Figure kpo00027
는 각각 신호 Ai와 동상 및 역상인 신호이다.
또한, 절대값적으로 높은 전위의 한쪽의 동작전위는 예를들면 접지전위로 되며, 다른쪽의 동작전위는 예를들면 부극성의 전원전위 VEE로 된다.
다른 어드레스 입력단자 Pj에서 공급된 어드레스 신호 Aj에 따라서, 내부 상보 어드레스 신호 aj,
Figure kpo00028
가 형성된다.
이 스테이틱 RAM에 있어서, 메모리셀 및 다른 대부분의 회로(이하, 내부회로라 한다)는 예를들면 공지의 CMOS형 회로로 이루어진다. 이것에 의해, ECL형 회로와 CMOS형 회로 사이에 ECL 레벨에서 CMOS 레벨로의 변환회로가 필요하게 된다.
이 스테이틱 RAM에 있어서 또 어드레스 디코더의 간단화, 고속화를 위해서, 이 어드레스 디코더는 여러개로 분할된다. 예를들면, 내부 상보 어드레스 신호를 받는 제 1 디코더(프리 디코더)와 프리 디코더의 출력을 받는 제 2 디코더로 분할된다.
이 실시예에 있어서, 어드레스 신호의 디코드 기능을 갖는 프리 디코더에 있어서 상기 레벨변환을 실행하기 위해서, 프리 디코더의 단위회로(3)은 다음과 같이 된다. 즉, 제 7 도에 도시한 바와 같이 단위회로(3)은 제 3 도에 도시한 회로에 있어서, 출력 트랜지스터 Q1과 Q2의 구동회로(2)를 제 2 도의 회로 대신에 제 1 도의 회로로 치환한 회로이다. 따라서, 프리 디코더의 단위회로(3)의 출력은
Figure kpo00029
,
Figure kpo00030
로 된다.
이 실시예에 따르면, 동일 도면에 도시한 Bi-CMOS형 논리회로 1단에 의해서 레벨변환의 기능과 어드레스 디코더의 기능 모두를 달성할 수가 있다.
이것에 의해, 신호전달계에 있어서의 지연시간이 작아지고 또한 회로구성의 대폭적인 간략화가 달성된다.
제 9 도는 본 발명과는 달리 레벨변환회로와 프리 디코더를 각각 독립적으로 마련한 예이다. 즉, 레벨변환기능을 갖는 프리 디코더 대신에 레벨변환회로(4) 및 프리 디코더(5)가 마련된다. 레벨변환회로(4)는 기본적으로 제 8 도의 회로로 이루어지고, 무거운 부하를 고속으로 구동하기 위해서 바이폴라 트랜지스터 및 그의 구동회로가 부가된다. 프리 디코더(5)는 내부 어드레스 신호의 디코드를 실행하는 CMOS회로부분과 출력단의 바이폴라 트랜지스터로 이루어진다. 제 9 도의 회로에 있어서, 제 7 도의 어드레스 버퍼와 동일한 어드레스 버퍼(1)로부터의 내부 상보 어드레스 신호 ai,
Figure kpo00031
는 레벨변환회로(4)에 의해서 MOS레벨의 논리신호 ai 등으로 레벨변환된다. 그리고, 이 레벨변환된 논리신호 ai 등이 프리 디코더(5)에 의해서 논리처리된다.
제 7 도의 회로에 의하면 1개의 프리 디코드 신호
Figure kpo00032
,
Figure kpo00033
를 형성하기 위해서는 10개의 트랜지스터가 필요한데 비해, 제 9 도의 회로에 의하면 19개의 트랜지스터가 필요하게 된다. 어드레스 신호 Ai와 Aj에 대응하는 다른 3개의 프리 디코드 신호(ai·
Figure kpo00034
,
Figure kpo00035
·aj, ai·aj)에 대해서도 마찬가지이다.
따라서, 이 실시예에 의하면, 레벨변환기능을 갖는 고속프리 디코더를 간단한 회로구성으로 형성할 수 있다. 또, 프리 디코더 등의 면적을 작게 할 수가 있다.
또, 이 실시예에 의하면, 여러개의 제 2 디코더 등에 의한 무거운 부하를 고속으로 구동할 수 있는 프리디로더가 얻어진다. 이 스테이틱 RAM의 메모리 어레이 및 입력버퍼와 프리 디코더 이외의 주변회로의 구성은, 예를들면 본 명세서에서 참고문헌으로 인용하고 있는 미국특허 제4,429,374호에 개시되어 있다.
이상, 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명하였지만, 본 발명은 상기실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.
예를들면, MOS트랜지스터 M3을 저항으로 치환할 수도 있다. MOS트랜지스터는 MIS(Metal Insulator Semiconductor) 트랜지스터 또는 IG(Insulated Gate) FET라도 좋다.
바이폴라 트랜지스터 Q2의 베이스의 방전수단은 MOS트랜지스터(M6) 이외의 스위칭 소자라도 좋고 또 저항소자라도 좋다.
트랜지스터 Q2의 베이스로의 제어입력신호는 상술한 것 이외의 방법에 의해서 형성하여도 좋다. 예를들면, 제 3 도, 제 7 도에 있어서 MOS트랜지스터 M5의 게이트에 MOS트랜지스터 M1, M11 및 M3에 대응한 트랜지스터로 이루어지는 회로를 새로이 마련하고, 노드 N1에 대응하는 접속점에서 신호를 공급하여도 좋다.
제 5 도에 도시한 회로와 유사한 회로에 의해서, 제 7 도의 회로를 구성하여도 좋다.
제 3 도, 제 5 도 및 제 7 도에 있어서, MOS트랜지스터 M11 및 M21을 생략하여도 좋다. 이 경우, 논리기능은 갖지 않지만, 고속이며 또한 높은 출력구동능력을 갖는 레벨변환회로를 얻을 수가 있다. 즉, 노드 N2로 출력되는 신호에 의해서 직접 한쪽의 출력 바이폴라 트랜지스터를 구동하고 있으므로, 고속이며 또한 높은 출력구동능력을 얻을 수가 있다. 또, 다른쪽의 출력 바이폴라 트랜지스터에 노드 N2의 출력과 역상인 신호를 공급하는 것에 의해서, 노드 N2에 의해 직접 구동을 가능하게 하고 있다.
본원에 있어시 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 다음과 같다.
즉, 레벨변환회로에 논리기능을 갖게 할 수 있고, 이것에 의해 논리처리를 수반하는 신호전달계에 있어서의 전달속도를 빠르게 하며, 또한 그 전달계에 있어서의 회로구성의 대폭적인 간략화가 달성된다.
본 발명은 프리 디코더 회로 또는 입력회로에 한정되지 않고, 반도체 집적회로의 출력치로 또는 그 이외의 회로에도 적용할 수 있다.
본 발명은 ECL레벨에서 CMOS레벨로의 변환에 한정되지 않고, ECL, CMOS 및 TTL 레벨 등의 다른 신호레벨 사이의 여러가지 레벨변환을 실행하는 경우에도 적용할 수 있다.
본 발명의 스테이틱 RAM에 한정되지 않고, 여러가지의 반도체 집적회로장치에 유효하다.

Claims (13)

  1. 스위칭 회로를 포함하는 반도체 집적회로장치에 있어서, 상기 스위칭 회로는 제 1 및 제 2 전원단자(Vcc와 GND), 출력단자(X), 제 1 ~ 제 4 입력신호를 받기 위한 제 1 ~ 제 4 입력단자(A, B,
    Figure kpo00036
    ), 입력전류를 받는 입력노드(N1)과 상기 출력단자(X)에 결합된 출력노드(N2)를 갖고, 또한 상기 제 2 전원단자(GND)에 결합된 전류미러회로(M3, M4), 상기 제 1 전원단자(Vcc)와 상기 입력노드(N1)사이에 결합되고, 또한 상기 제 1 및 제 2 입력신호에 의해서 구동되는 제 1 및 제 2 스위칭 소자를 포함하는 제 1 스위칭 회로, 상기 제 1 전원단자(Vcc)와 상기 출력노드(N2)사이에 결합되고, 또한 상기 제 3 및 제 4 입력신호에 의해서 구동되는 제 3 및 제 4 스위칭 소자를 포함하는 제 2 스위칭 회로를 포함하고, 상기 제 3 및 제 4 입력신호(
    Figure kpo00037
    )의 위상은 상기 제 1 및 제 2 입력신호(A, B)의 위상과 역상으로 되고, 상기 전류미러회로(M3, M4)는 상기 입력노드(N1)로의 입력전류의 공급에 응답해서, 상기 출력노드(N2)에 출력전류를 공급하고, 상기 제 1 스위칭 회로는 상기 제 1 및 제 2 입력신호에 응답해서, 선택적으로 상기 입력노드(N1)에 상기 입력전류를 공급하고, 상기 제 1 및 제 2 스위칭 소자는 상기 제 1 전원단자(Vcc)와 상기 입력노드(nl) 사이에 있어서 직렬 및 병렬접속 중에서 선택된 한쪽의 접속상태로 되고, 상기 제 3 및 제 4 스위칭 소자는 상기 제 1 전원단자(Vcc)와 상기 출력노드(N2)사이에 있어서 직렬 및 병렬접속 중에서 선택된 다른 한쪽의 접속상태로 되는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제 1 항에 있어서, 상기 제 1 ∼ 제 4 스위칭 소자는 p채널형 MOS트랜지스터(M1, M11, M2, M21)인 것을 특징으로 하는 반도체 집적회로장치.
  3. 제 1 항에 있어서, 상기 전류미러회로는 상기 입력노드(N1)과 상기 제 2 전원단자(GND)사이에 결합된 소오스 드레인 경로 및 상기 입력노드(N1)에 결합된 게이트를 갖는 제 1N 채널형 MOSFET (M3), 상기출력노드(N2)와 상기 제 2 전원단자(GND) 사이에 결합된 소오스 드레인 경로 및 상기 제 1N 채널형 MOSFET의 게이트에 결합된 게이트를 갖는 제 2N 채널형 MOSFET(4)를 포함하는 반도체 집적회로장치.
  4. 제 3 항에 있어서, 상기 스위칭 회로는 상기 출력노드(N2)와 상기 출력단자(X) 사이에 결합되는 베이스 이미터 경로 및 상기 제 1 전원단자(Vcc)에 결합되는 컬렉터를 갖는 제1npn 바이폴라 트랜지스터(Q1), 상기 출력단자(X)와 상기 제 2 전원단자(GND) 사이에 결합된 출력수단(M5, M6, Q2)를 또 포함하고, 상기 출력수단(M5, M6, Q2)는 상기 제2n채널형 MOSFET(M4)의 게이트에 결합된 입력을 갖는 반도체 집적회로장치.
  5. 제 4 항에 있어서, 상기 출력수단(M5, M6, Q2)는 베이스 및 상기 출력단자(X)와 ,상기 제 2 전원단자(GND) 사이에 결합된 컬렉터 이미터 경로를 갖는 제2npn 바이폴라 트랜지스터(Q2), 상기 제3npn 바이폴라 트랜지스터(Q2)의 베이스와 출력단자(X) 사이에 결합된 소오스 드레인 경로 및 상기 제 2n 채널형 MOSFET (M4)의 게이트에 결합된 게이트를 갖는 제 2n 채널형 MOSFET(M5), 상기 제2npn 바이폴라 트랜지스터(Q2)의 베이스와 상기 제 2 전원단자(GND)사이에 결합된 저항수단(M6)을 포함하는 반도체 집적회로장치.
  6. 제 1 및 제 2 전원단자(Vcc, GND), 출력단자(X), 제 1 및 제 2 입력신호를 받기 위한 제 1 및 제 2 입력단자 (A,
    Figure kpo00038
    ), 출력노드(N2)와 입력전류를 받는 입력노드(N1)을 갖고, 또한 상기 제 2 전원단자(GND)에 결합된 전류미러회로(M3, M4), 상기 제 1 전원단자(Vcc)와 상기 입력노드(N1) 사이에 결합된 소오스 드레인경로 및 상기 제 1 입력단자에 결합된 게이트를 갖는 제 1 MOSFET(M1), 상기 제 1 전원단자(Vcc)와 상기출력노드(N2) 사이에 결합된 소오스 드레인 경로 및 상기 제 2 입력단자에 결합된 게이트를 갖는 제 2 MOSFET(M2), 상기 제 1 전원단자(Vcc)와 상기 출력단자(X) 사이에 결합된 컬렉터 이미터 경로 및 상기출력노드(N2)에 결합된 베이스를 갖는 제 1 바이폴라 트랜지스터(Q1), 상기 출력단자(X)와 상기 제 2 전원단자(GND)사이에 결합된 출력수단(M5, M6, Q2)를 포함하고, 상기 제 2 입력신호(
    Figure kpo00039
    )의 위상은 상기 제 1 입력신호(A)의 위상과 역상으로 되고, 상기 전류미러회로(M3, M4)는 상기 입력노드(N1)로의 입력전류의 공급에 응답해서, 상기 출력노드(N2)에 출력전류를 공급하고, 상기 출력수단(M5, M6, Q2)는 상기 제 1 바이폴라 트랜지스터(Q1)의 베이스에 공급되는 신호와 역상인 신호를 받는 게이트를 갖는 n채널형 MOSFET(M5)를 포함하는 반도체 집적회로장치.
  7. 제 6 항에 있어서, 상기 전류미러회로는 상기 입력노드(N1)과 상기 제 2 전원단자(GND) 사이에 결합된 소오스 드레인 경로 및 상기 입력노드(N1)에 결합된 게이트를 갖는 제 3 MOSFET(M3), 상기 출력노드(N2)와 상기 제 2 전원단자(GND)사이에 결합된 소오스 드레인 경로 및 상기 제3MOSFET의 게이트에 결합된 게이트를 갖는 제4MOSFET(M4)를 포함하는 반도체 집적회로장치.
  8. 제 7 항에 있어서, 상기 제 1 및 제 2 MOSFET(M1, M2)는 p채널형이고, 상기 제 3 및 제 4 MOSFET(M3, M4)는 n채널형인 반도체 집적회로장치.
  9. 제 7 항에 있어서, 상기 출력수단(M5, M6, Q2)는 베이스 및 상기 출력단자(X)와 상기 제 2 전원단자(GND) 사이에 결합된 컬렉터 이미터 경로를 갖는 제 2 바이폴라 트랜지스더(Q2), 상기 제 2 바이폴라 트랜지스터(Q2)의 베이스와 상기 제 2 전원단자(GND)사이에 결합된 저항수단(M6)을 또 포함하고, 상기 n채널형 MOSFET(M5)는 제 2 바이폴라 트랜지스터(Q2)의 베이스와 상기 출력단자(X) 사이에 격합된 소오스드레인 경로 및 상기 제3 MOSFET(M4)의 게이트에 결합된 게이트를 갖는 반도체 집적회로장치.
  10. 제 7 항에 있어서, 상기 제 1 및 제 2 입력신호를 형성하는 차동 접속된 바이폴라 트랜지스터쌍(Q4, Q5)를 또 포함하는 반도체 집적회로장치.
  11. 제 10 항에 있어서, 상기 반도체 집적회로장치는 반도체 기억장치이고, 상기 반도체 집적회장치는 어드레스 신호(Ai)를 받는 외부입력단자(Pi)를 또 포함하고, 상기 차동 접속된 바이폴라 트랜지스터(Q4, Q5)는 상기 외부입력단자(Pi)로부터 상기 어드레스 신호(Ai)를 받아서 상기 제 1 및 제 2 입력신호로 되는 내부 상보 어드레스 신호(ai,
    Figure kpo00040
    )를 형성하는 반도체 집적회로장치.
  12. 제 11 항에 있어서, 상기 어드레스 신호(Ai)는 ECL 레벨의 신호인 반도체 집적회로장치.
  13. 제 11 항에 있어서, 상기 제 1 및 제 2 바이폴라 트랜지스터(Q1, Q2)및 상기 차동 접속된 바이폴라 트랜지스터쌍(Q4, Q5)는 npn형인 반도체 집적회로장치.
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