KR940008259B1 - 반도체장치 및 그 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체장치 및 그 제조방법

제1도는 이 발명에 의한 반도체장치의 한실시예를 표시하는 단면구조도.

제2도는 그 등가회로를 표시하는 회로도.

제3도 및 제4도는 이 발명에 의한 반도체장치의 다른 실시예를 표시하는 단면구조도.

제5도 및 제6도는 공핍층(空乏層)의 연신(延伸)방법을 표시하는도면.

제7도는 이 발명에 의한 반도체장치의 또다른 실시예를 표시하는 단면구조도.

제8a도 내지 제8e도는 제1도의 반도체장치의 제조공정을 표시하는 단면도.

제9도 및 제10도는 이 발명에 의한 반도체장치의 또다른 실시예를 표시하는 단면구조도.

제11도는 이 발명에 의한 프래쉬 제어장치의 한 실시예를 표시하는 회로도.

제12도는 종래의 IGBT를 표시하는 단면구조도.

제13도는 그 등가회로를 표시하는 회로도.

제14도는 종래의 IGBT를 표시하는 단면구조도.

제15도는 종래의 MOSGTO를 표시하는 단면구조도.

제16도는 그 등가회로를 표시하는 회로도.

제17도는 종래의 EST를 표시하는 단면구조도.

제18도는 그 등가회로를 표시하는 회로도.

제19도 및 제20도는 종래의 프래쉬 제어장치를 표시하는 회로도.

*도면의 주요부분에 대한 부호의 설명

701 : p⁺형 반도체기판 702 : n⁺형 반도체층

703 : n^-형 드리프트층 704 : p^-형 반도체영역

705 : p형 반도체영역 706, 707 : n⁺형 반도체영역

708 : 채널영역 709 : 게이트산화막

710 : 게이트전극 711 : 캐소드 전극

713 : 애노드전극 902 : 첨광방전관

903 : 첨광에너지축적용 컨덴서 904 : 트리거 트랜스

910 : 반도체장치 V_CM: 고압전원

(각도중 동일부호는 동일 또는 상당부분을 표시한다)

이 발명은, 인버터장치등과 같이 고전압, 고속도 스위칭이 요구되는 장치에 사용하기 위한 스위칭용의 반도체장치 및 그 제조방법, 병행하여 해당장치를 사용한 프래쉬 제어장치에 관한다.

종래, 수백 KVA까지의 인버터장치는 바이폴라 트랜지스터를 사용하여 제조되고 있었으나, 장치의 소량화, 고성능화를 위하여, 스위칭주파수를 높게 할 수 있는, 스위칭속도가 빠른 파워디바이스가 구하여지고 있다.

이와같은 용도에 대하여, 절연게이트형 바이폴라 트랜지스터(IGBT)가 제안되고 있고, IGBT는 그 낮은 게이트 구동손실 특성 때문에, 수십 KHz정도까지의 고전압, 고속도 스위칭제어를 용이하게 실현할 수 있다.

제12도는 종래의 IGBT를 표시한 단면구조도이며, 제13도는 그 등가회로를 표시하는 회로도이다.

제12도를 참조하여 p⁺형 반도체기판(101)위에는 n⁺형 반도체층(102)이 형성되어, 그 위에는 n^-형 드리프트층(103)이 형성된다. n^-형 드리프트층(103)의 표면에는 p형 웰영역(104)이 선택확산에 의하여 형성되어, p형 웰영역(104)의 표면에는 n⁺형 에미터영역(105)이 선택확산에 의하여 형성된다. n^-형 드리프트층(103)과 n⁺형 에미터영역(105)으로 끼워진 p형 웰영역(104)의 표면부분이 채널영역(106)으로 된다. 채널길이는 수미크론 정도로 설정된다.

채널영역(106)위에는 게이트 산화막(107)를 사이에두고 게이트전극(108)이 형성되어, p형 웰영역(104) 및 n⁺에미터영역(105) 위에는 에미터전극(109)이 형성된다.

전극(108, 109)간은 절연막(110)에 의하여 절연된다. p⁺형 반도체기판(101)의 이면에는 컬렉터전극(111)이 형성된다. 제13도의 등가회로에 있어서, n채널 MOSFET(201)는 제12도의 n^-형 드리프트층(103)부터 위의 부분의 세로형 MOS구조로 이루어지는 MOSFET를 대표하고 있고 pnp트랜지스터(202)는 제12도의 p⁺형 반도체기판(101), n⁺형 반도체층(105), n^-형 드리프트층(103) 및 p형 웰영역(104)으로 이루어지는 p⁺n⁺n^-p구조의 바이폴라 트랜지스터를 대표하고 있다. 또 저항(203)은, 제12도의 n^-형 드리프트층(103)의 저항성분을 대표하고 있다.

게이트, 에미터단자(G, E)간의 전압이 충분히 낮고, MOSFET(201)가 오프하고 있을때는, 컬렉터, 에미터단자(G, E)간에 양바이어스 전압을 인가하면, n^-형 드리프트층(103)과 p형 웰영역(104)과의 n^-p다이오드가 역바이어스되어, 고핍층은 주로 n^-형 드리프트층(103)측에 넓혀져서 공간전하를 형성하여, 높은 컬렉터 전압에 견딜수가 있다. 또, n^-형 드리프트층(103)의 표면부도 MOS구조에 의한 필드플레이트효과로 고내압으로 할 수 있다.

따라서, 고내압인 디바이스를 얻기 위하여는, n^-형 드리프트층(103)은, 낮은도너(donor)밀도(고비(高比)저항)로, 또한 두껍게 설계할 필요가 있다. 그렇지만 이것에 의하여, 저항(203)의 저항치가 높아지기 쉽고, 통전능력저하의 한원인으로 된다.

게이트, 에미터단자(G, E)간에 충분한 전압을 인가하여 MOSFET(201)를 온시킨 상태에서, 컬렉터, 에미터단자(C, F)간의 전압을 증가하면, MOSFET(201)의 채널을 통하여 전자가 에미터전극(109)으로부터 컬렉터전극(111)으로 흐른다. 이것에 의하여, pnp트랜지스터(202)의 베이스, 에미터간이 순(順) 바이어스되어, 이 트랜지스터(202)가 활성으로 되어서 IGBT의 컬렉터, 에미터단자(C, F)간이 도통한다. 이때 pnp트랜지스터(202)는 MOSFET(201)의 드레인전류를 증폭하여 흘리는 형태로 된다.

따라서, IGBT의 통전능력은 pnp트랜지스터(202)의 증폭율이 높을수록, 또 MOSFET(201)의 드레인전류가 클수록 높게되어, 온전압도 저하한다. 그렇지만, pnp트랜지스터(202)의 증폭율을 높게하면, 턴오프 특성이 나쁘게 된다. 고주파수 인버터으로의 응용에 있어서는 1μs 이하의 턴오프시간이 요구되지만, 1000V정도의 고내압의 IGBT로 이것을 실현하려면, pnp트랜지스터(2020의 전류증폭율을 상당히 낮게 할 필요가 있다. 그러므로, 전자선이나 프로톤(Proton)의 조사 혹은 중금속 확산에 의한 라이프타임킬러의 도입을 행하거나, 트랜지스터(202)에 쇼트에미터저항을 부가하는 등의 연구가 시행되고 있다.

이 결과, 턴오프 특성이 고속화된 IGBT로서는 pnp트랜지스터(202)의 전류증폭율이 작게되어, 온전압의 규격상한을 만족하기 위하여는, 전류밀도가 충분하게 높게 할수 없다는 문제가 있다. 이 턴오프특성과 온전압의 트레이드오프를 개선하는 하나의 방법으로서, 종래에서, 제14도에 112로 표시한 것과같이, n^-형 드리프트층(103)의 표면가까이의 도너밀도를 높혀서, MOSFET(201)의 직렬저항(203)을 내리게하는 연구가 시행되왔었다.

또, 이 저저항층(112)의 작용에 의하여 온상태일때에 p형 웰영역(104)과의 접합부로부터 연신되어오는 공핍층의 넓혀짐도 억제되므로, 고내압의 디바이스로도 파인패턴화가 가능하게 된다.

즉, 제14도의 구조에 의하면, MOSFET(201)의 통전능력을 향상시키고, 드레인전류를 증대할 수가 있으므로, pnp트랜지스터(202)의 증폭율이 낮아도 높은 전류밀도가 얻어진다는 것이 지금까지의 고성능화였었다.

턴오프특성과 온전압의 트레이드오프를 개선하는 별도의 방법으로서, MOSGTO이라는 디바이스가 제안되고 있다. 제15도는 MOSGTO의 구조를 표시하는 단면도이고, 제16도는 그 등가회로를 표시하는 회로도이다. 제15도를 참조하여, p⁺형 반도체기판(301)위에는 n⁺형 반도체층(302), n^-형 반도체층(303), P형 반도체층(304)의 차례로 적층된다.

P형 반도체층(304)의 표면에는 n형 웰영역(305)이 선택확산에 의하여 형성되고, n형 웰영역(305)의 표면에는 p⁺형 소스영역(306)이 선택확산에 의하여 형성된다. P형 반도체층(304)과 p⁺형 소스영역(306)과에서 끼워진 n형 웰영역(305)의 표면부분이 채널영역(307)으로 된다. p형 반도체층(304)위에는 제1 게이트전극(308)이 형성되고, 채널영역(307)위에는 게이트 절연막(309)을 사이에두고 제2 게이트전극(310)이 형성된다. 또 n형 웰영역(305) 및 p⁺형 소스영역(306)위에는 캐소드전극(311)이 형성된다. 이것들의 전극(308, 310, 311)간은 절연막 (312)에 의하여 절연된다.

p⁺형 반도체기판(310)의 이면에는 애노드전극(312)이 형성된다. 제16도의 등가회로에 있어서, p채널 MOSFET(401)는 제15도의 p형 반도체층(304)으로부터 위의 부분의 세로형 MOS구조로서 이뤄지는 MOSFET를 대표하고 있고, pnp트랜지스터(402)는 p⁺형 밥도체기판(301), n⁺형 반도체층(302), n^-형 반도체층(33) 및 p형 반도체층(304)으로서 이뤄지는 p⁺n⁺n^-p구조의 바이폴라 트랜지스터를 대표하고 있다.

또, npn트랜지스터(403)는, n^-형 반도체층(303), p형 반도체층(304) 및 n형 웰영역(305)으로서 이루어지는 n^-pn의 구조의 바이폴라 트랜지스터를 대표하고 있다. 이 MOSGTO를 턴온하려면, 애노드, 캐소드단자(A, K)간을 양바이어스 하여두고, 제1 게이트단자(G1)에 트리거전류를 유입시키면, 트랜지스터(402), (403)로부터 이뤄지는 사이리스터가 래치하여, 애노드, 캐소드단자(A, K)간이 도통한다.

제2게이트단자(G2)에 음의전압을 인가하여 MOSFET(401)를 도통시켜서, 사이리스터의 래치를 풀으면 MOSGTO는 턴오프한다. 이 디바이스는 사이리스터구조이므로, 고내압으로 되여도 온전압은 낮게 할 수 있는 특징이 있다. 그러나 턴오프는, 게이트 역바이어스 없는 상태의 GTO의 차단과 등가하여, 차단가능한 애노드전류를 충분하게 높게할 수 없는 난점이 있다. 또 게이트전극을 2개 가지고 있고, 점호(點弧), 차단에 복잡한 게이트제어가 필요하여 사용하는 것을 함부로 하여서는 좋지 않다. 이 MOSGTO의 점호게이트 제어를 MOS게이트로 행하는 구조로 한 것이, 소위 MOS콘트롤드 사이리스터(MCT)이지만, 이것도 턴오프의 메카니즘은 MOSGTO와 마찬가지이고, 상술의 MOSGTO와 마찬가지의 문제가 있다. 이상의 디바이스의 결점을 개량하고, 고내압 저온저항, 고속턴오프 및 높은 차단가능 주전류밀도를 실현하는 디바이스로서, 에미터스위치드 사이리스터(EST)가 제안되고 있다.

제17도는 「IEEE Electron Device letters, Vol.11, No.2, 1990년 2월 "The MOS-Gated Emitter Swiched Thyristor", B. Jayant Baliga」에 개시된 EST의 구조를 표시하는 단면도이고, 제18도는 그 등가회로를 표시하는 회로도이다. 제17도를 참조하여 p⁺형 반도체기판(501)위에는 n형 버퍼층(502), n^-형 드리프트층(503), p형 베이스층(504)의 순으로 적층된다. p형 베이스층(504)의 표면에는, n⁺형 프로팅영역(505) 및 n⁺형 에미터영역(506)이 선택적으로 형성된다. n⁺형 프로팅영역(505)과 n⁺형 에미터영역(506)과로 끼워진 p형 베이스영역(504)의 표면부분이 체널영역(507)으로 된다. 채널영역(507)을 제외하고, n⁺형 에미터영역(506)의 주위에는 베이스저항 저감을 위한 p⁺형 영역(508)이 설치된다.

채널영역(507)위에는 게이트 절연막(509)을 사이에두고 게이트전극(510)이 형성되고, n⁺형 에미터영역(506) 및 p⁺형 영역(508)위에는 캐소드전극(511) 형성된다.

p⁺형 반도체기판(501)의 이면에는 애노드전극(512)이 형성된다. 제18도의 등가회로에 있어서, n채널 MOSFET(601)는 제17도의 p형 베이스영역(504)으로부터 위의 MOS구조로서 이루어지는 MOSFET에 대응하여 있고, pnp트랜지스터(602)는 p⁺형 반도체기판(501), n형 버퍼층(502), n^-형 드리프트층(503) 및 p형 베이스영역(504)으로서 이뤄지는 p⁺nn^-p구조의 바이폴라 트랜지스터에 대응하고 있다.

또, npn트랜지스터(603)는 n^-형 드리프트층(503), p형 베이스층(504), n⁺형 프로팅영역(505)으로서 이루어지는 n^-pn⁺구조의 바이폴라 트랜지스터에 대응하고 있다. 저항(604)은 p형 베이스층(504)의 저항성분을 표시하고 있다. 이 EST를 턴온하려면, 캐소드단자(A, K)간을 양바이어스 하여두고, 또한 게이트단자(G)에 양전압을 인가하여 MOSFET(601)를 도통시킨 상태에서, 트랜지스터(602, 603)로부터 이루어지는 사이리스터를 트리거하여 래치시키기 위하여 p형 베이스층(504)에 트리거전류를 공급할 필요가 있다. 그러므로, 상기 문헌에 기술되어 있는 바와같이, 제15도, 제16도의 제1게이트단자(G1)와 유사한, 트리거전류공급용의 게이트단자(G_T)를, p형 베이스층(504)에 대하여 적당히 설치하지 않으면 안된다.

제18도의 등가회로에서는 이 게이트단자(G_T)를 점선으로 표시한다.

한편, 게이트단자((G)의 인가전압을 제로로하여 MOSFET(601)를 비도통으로 하는 것에 의하여, 사이리스터의 래치가 풀려 EST는 턴오프한다. EST는 상술의 MOSGTO와 마찬가지로, 사이리스터 구조이므로, 고내압으로 되어도 온전압은 낮게 할 수 있다. 또, 사이리스터부와 캐스코드접속된 MOSFET(601)의 채널로 턴오프를 제어하므로, 차단가능한 애노드전류는 MOSGTO보다도 높다.

다시금, 트랜지스터(602)의 증폭율을 낮게 할 수 있으므로, 고소턴오프가 가능하게 된다. 그렇지만, MOSGTO와 마찬가지로 게이트전극을 2개 필요로 하기 때문에, 게이트제어가 번잡하다는 문제가 있다. 또 여분인 게이트전극 때문에 디바이스 실장밀도가 저하하고, 실현할 수 있는 전류밀도가 작게 된다는 문제도 있다. 이상 설명한 바와같이, 종래에서 제안되고, 혹은 사용되고 있는 반도체장치는, 각각에 문제점을 가지고 있다.

즉, IGBT는 내압, 온전압, 턴오프속도의 사이에 트레이드 오프의 관계가 있으며, 전부를 만족시키는 것을 어렵다. MOSGTO나 MCT는, 고내압, 저온저항은 실현할 수 있지만, 차단가능 주전류밀도가 낮고, 또 게이트전극이 2개 필요하므로, 게이트제어가 복잡하다는 문제가 있다.

또 EST는, 고내압, 저온저항, 고속턴오프, 높은 차단가능 주전류밀도는 실현할 수 있지만, 게이트전극이 2개 필요로 하기 위한 게이트제어가 복잡하다는 문제가 있다. 더하여 연분인 게이트전극 때문에 디바이스의 실장밀도가 상승하지 않는다는 문제도 있다.

또, 상세하게 후술하겠지만, 이와같은 종래의 반도체장치를 사진촬영등의 보조광원으로서 사용되는 프래쉬의 제어장치에 적용한 경우, 프래쉬의 발광효율, 장치의 소형화, 저가격화 등에 난점이 있으며, 충분하게 만족하는 성능을 실현할 수 없다는 문제점이 있었다.

이 발명은 상기와 같은 문제점을 해소하기 위하여 행하게된 것이며, 고내압, 저온저항, 고속턴오프, 높은 차단가능 주전류밀도를 실현할 수 있는 것과 아울러, 게이트전극이 단일로 끝나고, 그 결과로서 디바이스의 실장밀도가 높게되며 고전류밀도를 실현할 수 있는 반도체장치 및 그의 제조방법을 얻는 것을 목적으로 한다.

또, 프래쉬의 발광효율이 높고, 또한 장치의 소형화, 저가격화가 기도되는, 고성능의 프래쉬 제어장치를 얻는 것을 목적으로 한다.

제1의 발명에 관한 반도체장치는, 제1, 제2 주면을 가지는 제1도전형의 제1 반도체층과, 이 제1 반도체층의 제1 주면상에 형성된 제2도전형의 제2 반도체층과, 이 제2 반도체층의 표면에 선택적으로 형성된 비교적 낮은 제1 불순물농도를 가지는 제1도전형의 제1 반도체영역과, 이 제1 반도체영역에 인접하여 제2 반도체층의 표면에 선택적으로 형성된 비교적 높은 제2 불순물 농도를 가지는 제1도전형의 제2 반도체영역과, 제1 반도체영역의 표면의 적어도 일부에 형성된 제2도전형의 제3 반도체영역과, 제2반도체영역의 표면에 제1 반도체영역으로부터 떨어져서 선택적으로 형성된 제2도전형의 제4 반도체층영역과를 구비하고, 제3, 제4 반도체영역간의 표면부분은 채널로서 규정되어, 이 채널상에 형성된 게이트절연막과, 이 게이트절연막상에 형성된 게이트전극과, 제2, 제4반도체영역상에 걸쳐서 형성된 제1주전극과, 제1 반도체층의 제2 주면상에 형성된 제2 주전극과를 다시금 구비하여 구성되어 있으며, 제1 불순물농도는 오프시에 제1, 제2 주전극간에 실사용전압이 인가된 상태에서 제1 반도체영역이 완전하게 공핍화하는 값으로 설정되고, 제2 불순물농도는 채널의 스레숄드전압이 인한스먼트모드의 소정치로 되는 값으로 설정되어 있다.

또, 제2 발명에 관한 반도체장치의 제조방법은, 제1, 제2 주면을 가지는 제1도전형의 제1 반도체층을 준비하는 공정과, 이 제1 반도체층의 제1 주면상에 제2도전형의 제2 반도체층을 형성하는 공정과, 이 제2 반도체층의 표면에 비교적 낮은 제1 불순물농도를 가지는 제1도전형의 제1 반도체영역을 선택적으로 형성하는 공정과, 이 제1 반도체영역에 인접하여서 제2 반도체층의 표면에 비교적 높은 제2 불순물농도를 가지는 제1도전형의 제2 반도체영역을 선택적으로 형성하는 공정과, 제1 반도체영역의 표면의 적어도 일부에 제2도전형의 제3 반도체영역을 형성하는 공정과, 제2 반도체영역의 표면에 제1 반도체영역으로부터 떨어져서 제2도전형의 제4 반도체영역을 선택적으로 형성하는 공정과를 구비하고, 제3, 제4 반도체영역간의 표면부분은 채널로서 규정되고, 이 채널상에 게이트절연막을 형성하는 공정과, 이 게이트절연막상에 게이트전극을 형성하는 공정과, 제2, 제4 반도체영역상에 걸처져 제1 주전극을 형성하는 공정과, 제1 반도체층의 제2 주면상에 제2 주전극을 형성는 공정과를 다시금 구비하여 구성되어 있으며, 제1 불순물농도는 오프시에 제1, 제2 주전극간에 실사용전압이 인가된 상태에서, 제1 반도체영역이 완전하게 공핍화하는 값으로 설정되고, 제2 불순물 농도는 채널의 스레숄드전압이 인한스먼트모드의 소정치로 되는 값으로 설정되어 있다.

다시금, 제3의 발명에 관한 프래쉬 제어장치는, 제1, 제2의 고압전원단자와, 이 제1, 제2의 고압전원단자간에 접속된 첨광에너지축적용 컨덴서와, 제1, 제2의 고압전원단자간에 접속된 첨광방전관과 스위치소자와의 직렬접속체와, 첨광방납전관에 접속되고, 첨광반번전의 개시에 즈음하여 첨광반전관을 트리거하는 거회로와를 구비하고, 스위치소자는 캐스코드접속된 사이리스터소자와 MOSFET과가 칩상에 형성되어 구성되어 있다. 또한, 제3의 발명의 스위치소자로서, 제1 발명에 관한 반도체장치를 사용하여도 좋다.

제1, 제2의 발명에 있어서는, 제1 반도체영역의 제1 불순물농도는 오프시에 제1, 제2 주전극간에 실사용전압이 인가된 상태에서 제1 반도체영역이 완전하게 공핍화하는 값으로 설정되고, 제2 반도체영역의 제2 불순물농도는 채널의 스레숄드전압이 인한스먼트모드의 소정치로 되는 값으로 설정되어 있으므로, 제1, 제2 주전극간에 실사용전압이 인가되어 있는 상태에서 게이트전극에 바이어스전압을 인가하면, 제1 주전극→제 4 반도체영역→채널→제3 반도체영역→공핍화한 제1 반도체영역→제2 반도체층의 경로로 제2 반도체층에 전류가 공급되고, 이것이 사이리스터 구조의 트리거전류로 되며, 사이리스터에 래치가 걸려서, 반도체장치는 즉시 턴온한다.

게이트전극의 바이어스전압을 제거하면, 사이리스터의 래치가 풀려서, 반도체장치는 오프한다.

또, 제3의 발명에 있어서의 스위치소자는, 캐스코드접속된 사이리스터소자와 MOSFET와가 1칩상에 형성되어 구성되어 있으며, 특히 스위치소자와 턴오프에 있어서, 사이리스터소자의 한쪽단자를 개방하는 구성으로 되어 있으므로, 높은 전류밀도의 첨광방전전류를 용이하게 차단할 수 있다.

다시금, 스위치소자로서 제1의 발명에 관한 반도체장치를 사용하면, 게이트전극이 하나로 끝나고, 단일의 제어입력으로 프래쉬 제어장치를 제어할 수 있다.

[실시예]

제1도는 이 발명에 의한 반도체장치의 한 실시예를 표시하는 단면구조도이며, 제2도는 그 등가회로를 표시하는 회로도이다.

제1도를 참조하여, 제1 반도체층으로서의 p⁺형 반도체기판(701)상에는, 제2 반도체층으로서의 n⁺형 반도체층(702), n^-형 드리프트층(703)의 순으로 적층된다.

n^-형 드리프트층(703)은 예를들면, 1000V 클래스의 반도체장치에 있어서, 불순물농도가 10¹⁴cm^-3정도, 깊이가 60μm정도라도 좋다.

n^-형 드리프트층(703)의 표면에는, 제1 반도체영역으로서의 p^--형 반도체영역(704)이 선택적으로 형성된다.

p^--형 반도체영역(704)은 예를들면, 불순물농도가 상당히 낮은 10¹²cm^-3∼10¹⁵cm^-3정도, 깊이가 수 μm정도라도 좋다.

p^--형 반도체영역(704)의 양측에 인접하여, n^-형 드리프트층(703)위에, 제2 반도체영역으로서의 p형 반도체영역(705)의 웰상으로 선택적으로 형성된다.

p형 반도체영역(705)은 예를들면, 불순물농도가 채널영역(708)의 n⁺형 반도체영역(707)측의 끝단부에 있어서 10¹⁶cm^-3정도, 깊이가 수μm정도이어도 좋다.

p^--형 반도체영역(704)의 표면에는, 제3 반도체영역으로서의 n⁺형 반도체영역(706)이, 영역(704, 705)간의 계면으로부터 떨어져서 선택적으로 형성된다.

n⁺형 반도체영역(706)은 예를들면, 불순물농도가 표면에 있어서 10¹⁹cm^-3정도, 깊이가 0.3μm정도이어도 좋다.

p형 반도체영역(705)의 표면에는, 제4 반도체영역으로서의 n⁺형 반도체영역(707)이, 영역(704, 705)간의 계면으로부터 떨어져서 선택적으로 형성된다.

n⁺형 반도체영역(707)은 예를들면, 불순물농도가 표면에 있어서 10¹⁹cm^-3정도, 깊이가 0.3μm정도로 있어도 좋다.

n⁺형 반도체영역(706, 707)으로서 끼워진 p^--형 반도체영역(704) 및 p형 반도체영역(705)의 표면부분이 채널영역(708)으로 된다. 채널영역(708)위에는, 게이트산화막(709)을 사이에 두고 게이트전극(710)이 형성된다.

또 p형 반도체영역(705) 및 n⁺형 반도체영역(707) 위에는 제1 주전극으로서의 애노드전극(711)이 형성된다.

이것들의 전극(710, 711)은 절연막(712)에 의하여 절연된다.

p⁺형 반도체기판(701)의 이면에는 제2 주전극으로서의 캐소드전극(713)이 형성된다.

또한, p^--형 반도체영역(704)은, 제1도에서는 p형 반도체영역(705)보다도 깊이가 얕은것으로 되어 있지만, 제3도에 표시하는 것과 같이 p형 반도체영역(705)과 깊이가 대략 같고, 혹은 제4도에 표시하는 것과 같이 p형 반도체영역(705)보다도 깊이가 깊은 것이어도 좋다.

제2도의 등가회로도에 있어서, n채널 MOSFET(801)는 제1도의 p^--형 반도체영역(704)으로부터 위의 부분의 MOS구조로 이루어지는 MOSFET에 대응하고 있다.

멀티컬렉터의 pnp트랜지스터(802)는, 제1도의 p⁺형 반도체기판(701), n⁺형 반도체층(702) n^-형 드리프트층(703) 및 p^--형 반도체영역(704)으로 이루어지는 p⁺n⁺n^-p^--구조의 바이폴라 트랜지스터 및, 이 바이폴라 트랜지스터의 컬렉터를 p^--형 반도체영역(704)에서 p형 반도체영역(705)으로 변환한 p⁺n⁺n^-p 구조의 바이폴라 트랜지스터에 대응하고 있다.

또, npn트랜지스터(803)는, 제1도의 n^-형 드리프트층(703), p^--형 반도체영역(704) 및 n⁺형 반도체영역(706)으로 이뤄지는 n^-p^--n⁺구조의 바이폴라 트랜지스터에 대응하고 있다.

저항(804)은 p^--형 반도체영역(704)에 있어서의 저항성분을 표시하고 있다.

트랜지스터(802)의 일부와 트랜지스터(803)와가 사이리스터 접속되어, 사이리스터부를 구성하고 있다.

그래서, 이 사이리스터부에 대하여, MOSFET(801)가 캐스코드 접속되어 있다.

이와 같이, 이 반도체장치에서는, MOSFET에 의한 GTO사이리스터의 캐스코드구동의 형태로 되어 있다.

다음에 동작을 설명한다.

게이트단자(G)에 인가되는 게이트전압이 낮고, MOSFET(801)가 오프하고 있는 상태에서, 애노드단자(A)의 인가전압을 캐소드단자(K)에 대하여 상승하면, n^-형 드리프트층(703)과 p^--및 p형 반도체영역(704, 705)과의 사이의 pn접합이 역바이어스로 되며, 이 pn접합의 양측에 공핍층이 뻗기 시작한다.

공핍층은 억센터밀터가 낮은 p^--형 반도체영역(704)에 있어서 잘 뻗고, 수V의 애노드전압에 의하여 p^--형 반도체영역(704)내는 완전히 공핍화된다.

다시금, 애노드전압을 약간 올리면, 억셉터밀도가 높은 p형 반도체영역(705)을 약간 공핍화한 상태에서, 공핍층의 뻗는것이 멈춘다.

이와 같은 저전압 저지시에 있어서의 공핍층의 뻗음(공핍층의 끝단부)의 상태를 제5도에 있어서 일점긴선으로 표시한다.

또한 n⁺형 반도체영역(706)의 주위에도 공핍층의 끝단부에는 나타나지만, 도면에서는 도시를 생략하고 있다.

n^-형 드리프트층(703)측에 뻗은 공핍층은, 수백V의 애노드전압의 인가로 n^-형 드리프트층(703)내를 완전히 공핍화하고, 다시금, 정격전압(예를들면 1000V)가까이까지 애노드전압을 올리면, 도너밀도가 높은 n⁺형 반도체층을 약간 공핍화한 상태에서 공핍층의 뻗음은 멈춘다.

이와 같은 고전압저지시에 있어서의 공핍층의 뻗음의 상태를 제5도에 있어서 점선으로 표시한다.

정격전압을 넘고 애노드전압을 올리면, 마침내 반도체장치 내부의 전계가 임계전계에 달하여, 항복이 시작된다.

제6도는, 제4도의 구조의 반도체장치의 전압저지상태에 있어서의 공핍층의 뻗음을 표시하는 도면이다.

제5도와 마찬가지로, 일점긴선은 저전압저지시의 공핍층의 뻗음을 표시하고, 점선을 고전압저지시의 공핍층의 뻗음을 표시한다.

제4도의 구조인 경우, n^-형 드리프트층(703)과 p^--형 반도체영역(704)과의 사이의 pn접합의 곡율이 없는 평탄한 접합으로 되므로, 전계집중이 일어나기가 어렵고, 고내압화가 용이하다.

이러한 것은 제3도의 구조의 반도체장치에도 적용한다.

게이트단자(G)에 양전압을 인가하면, 채널영역(708)에 반전층이 형성되어 MOSFET(801)가 온한다.

채널영역(708)이 도통하는 스레숄드전압은 채널영역(708)의 n⁺형 반도체영역(707)측의 끝단부에 있어서의 p형 반도체영역(705)의 불순물농도에 의하여 결정되지만, 이 불순물농도는, 상기 스레숄드전압이 인한스먼트모드의 적당한 값으로 되도록 설정된다.

MOSFET(801)가 온하면, n⁺형 반도체영역(706)은 캐소드전극(711)과 거의 같은 전위로 된다.

이 상태에서, 애노드단자(A)의 인가전압을 캐소드단자(K)에 대하여 상승하면, n^-형 드리프트층(703)과 p^--및 p형 반도체영역(704, 705)과의 사이의 pn접합이 역바이어스되어, 상술과 마찬가지로 하여 이 pn접합의 양측에 공핍이 넓혀져가고, 수V의 애노드전압에 의하여 p^--형 반도체영역(704)내는 완전히 공핍화된다.

이것에 의하여 n^-형 드리프트층(703), p^--형 반도체영역(704) 및 n⁼형 반도체 영역(706)으로 이루어지는 npn트랜지스터(803)의 베이스영역내의 펀치스루상태로 되어, 이 트랜지스터(803)는, 저임피던스로 컬렉터, 에미터간이 연결된다(즉 도통한다).

이것에 의하여 n⁺형 반도체영역(707)으로부터 채널영역(708), n⁺형 반도체영역(706), 펀치스루한 p^--형 반도체영역(704)을 사이에 두고 n^-형 드리프트층(703)(pnp트랜지스터(802)의 베이스)에 전자가 주입되고, 이것에 응답하여 p⁺형 반도체기판(701)(pnp트랜지스터(802)의 에미터)으로부터 n⁺형 반도체층(702)을 사이에 두고 n^-형 드리프트층(703)에 정공(正孔)이 주입된다.

주입된 정공의 일부는, p^--형 반도체영역(704)으로 p형 반도체영역(705)을 사이에 두고 캐소드전극(711)에 흐를즈음에 저항(804)에서 전압강하를 발생하고, npn트랜지스터(803)의 베이스전류로서 공급되는 것에 의하여 트랜지스터(802, 803)가 사이리스터 동작을 하여 래치된다.

이와 같이 하여 이 반도체장치는 턴온하고, 애노드단자(A)에서 캐소드단자(K)로 향하여 애노드전류가 흐른다.

온상태에서는 트랜지스터(802, 803)로 이루어지는 사이리스터가 작용하는 것에 의하여 MOSFET(801)에 의한 직렬저항에서의 전압강하가 큰폭으로 저감된다.

또, p⁺형 반도체기판(701), n⁺형 반도체층(702), n^-형 드리프트층(703) 및 p형 반도체영역(705)으로 이루어지는 pnp트랜지스터(트랜지스터(802)의 일부)도 활성으로 되어, 애노드전류를 흘린다.

이상과 같이, 이 실시예에 관한 반도체장치의 온상태에서는, MOSFET(801)의 통전능력이 큰폭으로 개선되므로, 라이프타임킬러의 도입등에 의하여 pnp트랜지스터(802)의 증폭율이 저하하여도, 그것을 보완하고 또한 전류밀도의 향상(온전압의 저감)이 가능하게 된다.

애노드, 캐소드단자(A, K)간에 애노드전류가 흐르고 있는 온상태에 있어서, 게이트단자(G)의 양전압을 제거하여 채널영역(708)을 차단(MOSFET(801)를 오프)하면, pnp트랜지스터(803)의 에미터가 개방된다.

이것에 의하여 트랜지스터(802, 803)로 이뤄지는 사이리스터의 래치는 해제된다.

그래서, p^--형 반도체영역(704)내의 소수캐리어인 전자와, n^-형 드리프트층(703)내의 소수캐리어인 정공과가 재결합에 의하여 소멸하는 것에 의하여, 이 반도체장치의 턴오프가 완료한다.

소수캐리어의 소멸은 후자의 정공의 쪽이 시간이 걸리므로, 이 반도체장치는 기본적으로는 IGBT와 마찬가지인 차단특성을 표시한다.

MOSGTO나 MCT의 턴오프에서는, GTO사이리스터의 게이트, 캐소드간을 MOS채널로 바이패스하여 사이리스터의 래치를 풀고 있었으므로, 차단가능한 주전류밀도를 충분하게 높게 취하는 것은 곤란하였다.

한편, 상기 실시예의 반도체장치에서는 GTO사이리스터의 캐소드를 MOS채널로 투입, 개방하는 구성으로 되어 있으므로, MOS채널의 통전능력의 한계까지 주전류를 통전, 차단할 수 있는 이점이 있다.

또, 온, 오프제어를 위한 게이트단자(G)가 단일로 끝나므로, 디바이스의 실장밀도가 올라가고, 높은 전류밀도가 실현가능하게 된다.

다시금, p^--형 반도체영역(704)의 존재에 의하여, p형 반도체영역(705)의 곡율에 기인하는 전계집중이 완화된다(특히 제3도, 제4도의 구조에 있어서).

그러므로, p형 반도체영역(705)의 확산깊이를 얕게 할 수 있고, 또 채널영역(708)의 채널길이도 짧게 할 수 있으므로, MOS구조의 미세화가 가능하게 되며, 그 결과, 온저항이 한층 더 저감하거나 전류밀도가 한층 더 향상이기도 한다.

또한, 상기 실시예에 관한 반도체장치도, IGBT와 마찬가지로, p⁺형 반도체기판(701), n⁺형 반도체층(702), n^-형 드리프트층(703), p형 반도체영역(705) 및 n⁺형 반도체층(707)으로 이루어지는 기생사이리스터를 내장하고 있다.

그러므로, p형 반도체영역(705)내의 전류밀도가 높게 되면 이 기생사이리스터가 래치업하여, 제어불능하게 되는 가능성이 있다.

따라서, p형 반도체영역(705)내의 전위상승을 방지하기 위하여, 예를들면 제7도에 표시하는 것과 같이 p형 반도체영역(705)내에 고농도의 확산영역(714)을 설치하고, p형 반도체영역(705)의 저항율을 낮게 유지하도록 하는 것이 바람직하다.

다음에, 제8a도 내지 제8e도를 참조하면서, 제1도의 반도체장치의 제조방법에 관하여 설명한다.

우선 제8a도에 표시한 것과 같이, p⁺형 반도체기판(701)상에 n형 불순물을 이온주입하여 n⁺형 반도체층(702)을 형성한 후, 그 위에 n^-형 드리프트층(703)을 에피택셜성장 (EPITAXIAL GROWTH)시킨다.

다음에, 제8b도에 표시한 것과 같이, n^-형 반도체기판(703)상에 p형 불순물을 이온주입하여 p^-형 반도체층(720)을 전면에 형성한다.

그래서, 제8c도에 표시한 것과 같이, 표면을 산화하여 실리콘산화막(721)을 전면에 형성하고, 그 위에 폴리실리콘을 퇴적시킨 후 이것을 선택에칭으로 패터닝하여 폴리실리콘막(722)을 형성한다.

그런 다음, 폴리실리콘막(722)을 마스크로하여 p형 불순물을 이온주입하고, 아닐하는 것에 의하여, 웰상의 p형 반도체영역(705)을 형성한다.

이때 동시에 p^-형 반도체층(720)의 p형 불순물이 확산되는 것에 의하여, p^--형 반도체영역(704)이 형성된다.

다음에, 제8d도에 표시하는 것과 같이, 폴리실리콘막(722) 및 산화막(721)을 선택에칭하여, 게이트전극(710) 및 게이트 산화막(709)을 형성하는 것과 아울러, 그것들의 양측에 창문을 설치한다.

그래서, 창문을 사이에 두고 n형 불순물을 선택적으로 도입하는 것에 의하여, n⁺형 반도체영역(706,707)을 스스로 꼭맞도록 형성한다.

그런 다음, 제8e도에 표시한 것과 같이 층간절연막(712)에서 게이트전극(710) 및 n⁺형 반도체영역(706)을 덮고, 메털라이즈 처리에 의하여, 그 위로부터 애노드전극(711)을 형성하는 것과 아울러, 이면에 캐소드전극(713)을 형성하는 것에 의하여, 제1도의 구조의 반도체장치를 얻는다.

제9도는, 이 발명에 의한 반도체장치의 다른 실시예를 표시하는 단면구조도이다.

이 실시예에서는, n⁺형 반도체영역(706)이, p^--형 반도체영역(704)의 표면의 일부에서가 아닌 전면에 형성되어 있다.

또, 게이트전극(710)이 2개로 분할되지 않고, 2개의 채널 부분에서 공통의 단일의 게이트전극으로 되어 있다.

기타의 구조는, 제4도의 반도체장치와 마찬가지이다.

이와 같은 구조에 있어서도, 상기 실시예와 마찬가지의 효과가 얻어진다.

다시금, p^--형 반도체영역(704)의 하면형상은, 반드시 평면일 필요는 없고, 예를들면 제10도에 표시하는 것과 같이, p형 반도체영역(705)의 웰형상에 따른 형상으로 있어도 좋다.

또한, 상기 실시예에서는 n채널의 반도체장치에 관하여 설명하였으나, 각층이나 영역의 도전형을 역으로 하는 것에 의하여, 이 발명은 p채널형의 반도체장치에 관하여도 적용할 수 있는 것은 물론이다.

이상 상술한 이 발명에 관한 반도체장치는, 사진촬영등의 보조광원으로서 사용되는 프래쉬의 제어장치에 적용한 경우, 우수한 성능을 발휘한다.

이하, 이 발명에 관한 반도체장치를 사용한 프래쉬 제어장치에 관하여 설명하지만, 그전에 우선, 종래의 IGBT를 사용한 프래쉬 제어장치 및 그의 문제점에 관하여 설명하여 둔다.

제19도는 IGBT를 사용한 종래의 프래쉬 제어장치를 표시하는 회로도이다.

제19도에 있어서, IGBT(901)와 첨광방전관(902)과의 직렬 접속체가, 첨광에너지 축적용 컨덴서(903)에 병렬로 접속되어서, 주회로를 구성하고 있다.

이 주회로에는, 고압전원(V_CM)이 인가된다.

첨광방전관(902)을 트리거하기 위한 트리거회로는, 트리거트랜스(904), 저항(905) 및 트리거컨덴서(906)로 이루어진다. IGBT(901)의 게이트에는 게이트저항(907)을 사이에 두고 제어 입력(V_IN)이 인가된다.

동작에 있어서, 우선, IGBT(901)의 게이트에 인가되는 제어입력(V_IN)을 저레벨로 하고, IGBT(901)가 턴온하고, 트리거컨덴서(906)에 충전되어 있던 전하가 트리거트랜스(904)의 일차권선을 통하여 방전된다.

이것에 의하여, 트리거트랜스(904)의 2차권선에 수 KV의 고전압 펄스가 발생하고, 첨광방전관(902)이 트리거된다.

이것에 의하여 첨광방전관(902)은 방전을 개시하고, 첨광에너지 축적용 컨덴서(903)에 축적되어 있던 전하를 소비하여 첨광을 발한다.

사진촬영에 필요한 광량이 얻어지는 시점에서, IGBT(901)의 게이트전압을 충분히 낮은 레벨로 내려서, IGBT(901)를 턴오프시키면, 첨광방전관(902)에 흐르고있던 전류가 차단되어, 첨광방전이 정지한다.

동시에, 트리거컨덴서(906)는 원래의 극성으로 재충전되어, 초기상태로 되돌아간다.

이와 같이, 종래의 프래쉬 제어장치에서는, 스위칭소자로서 IGBT를 사용하여 첨광에너지 축적용 컨덴서(903)에 충전된 에너지를 소망시간만큼 첨광방전관(902)에 인가하는 것에 의하여, 그 첨광량을 제어하고 있다.

IGBT는, MOSFET로 구동된 바이폴라트랜지스터를 1칩에 집적화한 반도체장치이고, MOSFET와 마찬가지로 전압구동이 가능하고, 또한 바이폴라트랜지스터와 같은 종류의 전류통전능력을 갖고 있다.

그렇지만, 출력단이 바이폴라트랜지스터이므로, 그 통전능력이 (MOSFET의 통전능력) × (트랜지스터의 h_FD)로 제약되고, 프래쉬 제어장치에서 요구되는 100∼200A의 대전류펄스를 통전, 차단하기 위하여는, 5∼7mm^□정도로 큰 실리콘칩을 필요로 한다.

그 결과, 종래의 IGBT를 사용한 프래쉬 제어장치는, 비교적 가격이 높은점에서, 널리 보급하는데에 이루지 않는 것이 현상이다.

또, 고전류밀도에서 사용하므로, IGBT에서의 오전압강하도 6∼10V 정도로 높고, 프래쉬의 발광효율을 내리게 하는 것이나, IGBT를 포함하는 집적회로 팩케이지가 대형으로 되어, 프래쉬 제어장치의 소형화를 기도할 수가 없다는 문제가 있었다.

이와 같은 문제를 해결하는 방책으로서, 본원과 동일한 발명자는, 사이리스터와 MOSFET와를 캐스코드 접속하여 조합시키는 것에 의하여 염가인 프래쉬 제어장치를 제공하는 것으로서, 제20도와 같은 회로를 제안하고 있다(특개소 1-24399).

이 회로는, MOSFET(908)가 온하고 있을 때만이, 이것에 캐스코드접속된 사이리스터(909)가 온할 수 있게 한 것이며, MOSFET(908)에는 저내압인 것을 사용할 수 있으므로, 고내압의 사이리스터(909)와의 조합으로, 대전류밀도의 첨광방전전류의 스위칭이 가능하게 된다.

제20도에 있어서, 사이리스터(909)와 MOSFET(908)는 각각 개별소자에 의하여 형성되어 있다.

따라서 프래쉬 제어장치의 소형화라는 점에서는 단점이 있다.

한편, 상술한 제1, 3, 4, 7, 9, 10도에 표시한 구조를 가지는 본원발명에 관한 반도체장치에 의하면, 사이리스터와 MOSFET의 캐스코드접속체를 1칩의 반도체에 집적화하고 있다.

따라서, 이 본원발명에 관한 반도체장치를 사용하면, 소형, 고성능인 프래쉬 제어장치를 간단하게 실현할 수 있다.

아래에는, 이 본원발명에 관한 반도체장치를 스위치소자로서 적용한 프래쉬 제어장치에 관하여 설명한다.

제11도는, 이 발명에 의한 프래쉬 제어장치의 한 실시예를 표시하는 회로도이다.

제19도에 표시하는 종래의 프래쉬 제어장치와 비하여, 스위치소자로서 IGBT(901) 대신에, 제1도등에 표시하는 구조를 가지는 본원발명에 관한 반도체장치(910)를 사용한 점이 다르게 되어 있다.

기타의 구성은 제19도의 프래쉬 제어장치와 마찬가지이다. 또한 제11도에 도시한 반도체장치(910)의 등가회로에 있어서, 사이리스터(805)는, 제2도의 등가회로에 있어서의 트랜지스터(802, 803)로 이루어지는 사이리스터에 상당하고 있다.

본원발명에 관한 반도체장치(910)에 의하면, 상술한 것과 같이, 장치의 전류밀도를 높일 수 있는 것이 가능하게 되며, 보다 작은 면적의 실리콘칩으로 대전류제어를 실현할 수 있다.

또, 턴오프시에는, MOS트랜지스터(801)의 채널이 오프할 수 있도록, 단지 게이트단자(G)에 오프레벨전압을 인가하는 것만으로 좋다.

MOS트랜지스터(801)의 턴오프에 의하여, 사이리스터(805)에 있어서의 npn트랜지스터(803) (제2도)의 에미터전류를 차단하고 말기 때문에, 트랜지스터(803)는 고속으로 더욱이 확실하게 턴오프한다.

이것에 의하여, 사이리스터(805)에 래치가 물린다.

따라서, MCT나 MOSGTO와 같은, MOS게이트에서 사이리스터의 게이트, 캐소드간을 샨트하여 턴오프 시키는 반도체장치에 뚜렷한 턴오프실패는 일어나지 한다.

그러므로, 상술한 것과같이, 차단가능한 주전류밀도를 높게 할 수가 있다.

이 잇점은, 특히 프래쉬 제어장치와 같이, 1000A/㎠ 정도 이상의 대전류를 차단하려는 용도에서는 중요하다.

또한 IGBT에서도 이 정도의 전류의 차단은 가능하지만, 상술한 것과 같이 온전압이 높게되며, 첨광방전의 효율이 저하하거나, 통전에 의한 순시적인 칩온도의 상승에 의하여, 차단능력이 저하하든지 하는 문제가 있다.

따라서, IGBT로서는, 실용적으로는 700A/㎠ 정도의 주전류밀도가 한계이다.

이상와 같이, 본 실시예에 관한 프래쉬 제어장치에 의하면, 이 발명에 관한 우수한 특성을 가지는 반도체장치를 사용하고 있으므로, 보다 높은 전류밀도로 고속으로 첨광방전관 전류를 제어할 수 있다는 효과가 있다.

다시금, 게이트단자가 1개로 끝나므로, 종래의 IGBT를 사용하는 프래쉬 제어장치와를 높은 호환성을 유지하면서, 소형 또한 저가격인 프래쉬 제어장치를 실현할 수 있다는 효과가 있다.

또한, 종래의 IGBT를 사용하는 프래쉬 제어장치와는 교환성을 고려하지 않으면, 반도체장치(910)의 게이트단자(G)가 2개로 되어도 상관없다.

따라서, 예를들면 제1도에 표시하는 구조의 반도체장치에 있어서, p^--형 반도체영역(704)이 사용전압 인가상태에서는 펀치스루하지 않고, 대신에 턴온을 위한 p^--형 반도체영역(704)내에 캐리어를 주입하는 부가적인 게이트전극등의 수단을 설치한 것을, 제11도의 반도체장치(910)로서 사용하여도 좋다.

또, 반도체장치(910)와 마찬가지로 사이리스터와 MOSFET와이 캐스토드접속체가 1칩상에 형성된 반도체장치인 제17도에 표시하는 EST와 제11도의 반도체장치(910)의 대신에 사용할 수도 있다.

이상 설명한 것과 같이, 청구항이 1, 2 기재의 발명에 의하면, 등가회로상에서 사이리스터의 한쪽전극에 MOSFET가 캐스코드 접속된 구조로 하는 것과 아울러, 제1 반도체영역의 제1 불순물농도를, 오프시에 제1, 제2 주기전극간에 실사용전압이 인가된 제1 반도체영역이 완전하게 공급화하는 값으로 설정하고, 또한 제2 반도체영역의 제2 불순물농도를, 상기 MOSFET의 스레숄드전압이 인한스먼트모드의 소정치로 되는 값으로, 설정한 것이므로, 제1, 제2 주전극간에 실사용전압이 인가된 상태에서 게이트전극에 바이어스전압을 인가하는 것에 의하여 사이리드터가 즉시 래치하여 반도체장치를 턴오프시켜, 바이어스전압을 제거하는 것에 의하여 즉시 래치가 풀려서 반도체장치를 턴오프시키는 것이 가능하게 된다.

그 결과, 다음과 같은 여러가지 우수한 효과가 얻어진다.

① 사이리스터를 내장하고 있으므로, 고내압과 저온저항과를 양립하여 만족할 수가 있다.

② 캐스코드접속된 MOSFET에 의한 온, 오프이므로 차단 가능한 주전류밀도를 높게하는 것이 가능하다.

③ 전압저지상태에서의 전계집중이 완화되므로 고내압화가 용이하다.

④ 게이트전극이 1개로 끝내고, 온, 오프제어신호는 인한스먼트모드의 게이트전압을 1개 부여하는 것만으로 좋으므로, 제어회로가 간단하게 된다.

⑤ 사이리스터에 있어서의 트랜지스터의 증폭율을 저하시켜도 좋으므로, 고속의 턴오프를 실현할 수가 있다.

⑥ 게이트전극이 1개이므로, 칩면적이 작은 것으로 끝나며, 높은 전류밀도를 실현할 수가 있다.

그 결과, 보다 코스트퍼퍼먼스가 높은 제품을 제공할 수가 있다.

또, 청구항 3기재의 발명에 의하면, 캐스코드접속된 사이리스터 소자와 MOSFET가 1칩위에 형성되어서 이루어지는 스위치소자를 사용하는 것이므로, 높은 전류밀도의 첨광방전전류를 용이하게 차단할 수 있고, 또한 프래쉬의 발광효율도 높은 것이 유지될 수 있는 효과가 있다.

다시금, 청구항 4기재의 발명과 같이, 스위치소자로서 청구항 제1 기재의 반도체장치를 사용하면, 게이트 전극이 1개로 끝나고, 종래의 IGBT를 사용한 프래쉬 제어장치와 높은 호환성을 유지하고, 소형 또한 저가격인 프래쉬 제어장치를 실현할 수 있다는 효과가 있다.

Claims (12)

1. 제1, 제2 주면을 가지는 제1도전형의 제1 반도체층과, 상기 제1도체층의 제1주면상에 형성된 제2도전형의 제2 반도체층과, 상기 제2 반도체층의 표면에 선택적으로 형성된 제1 불순물농도를 가지는 제1도전형의 제1 반도체 영역과, 상기 제1 반도체영역에 인접하여 상기 제2 반도체층의 표면에 선택적으로 형성된 상기 제1 불순물 농도보다 높은 제2 불순물농도를 가지는 제1도전형의 제2 반도체 영역과, 상기 제1 반도체영역의 표면의 적어도 일부에 형성된 제2도전형의 제3 반도체영역과, 상기 제2 반도체영역의 표면에 상기 제1 반도체영역으로부터 떨어져서 선택적으로 형성된 제2도전형의 제4 반도체영역과, 채널로서 규정되는 상기 제3, 제4 반도체 영역간의 제1, 제2 반도체 영역의 표면부분과, 상기 채널상에 형성된 게이트절연막과, 상기 게이트 절연막상에 형성된 게이트전극과, 상기 제2, 제4 반도체 영역상에 걸쳐져 형성된 제1 주전극과, 상기 제1 반도체층의 제2 주면상에 형성된 제2 주전극을 구비하고, 상기 제1 불순물농도는 반도체 장치의 오프시에 상기 제1, 제2주전극간에 실사용전압이 인가된 상태에서 상기 제1반도체 영역이 완전하게 공핍화하는 값으로 설정되고, 상기 제2 불순물 농도는 상기 채널의 스레숄드전압이 인한스먼트모드의 소정치로 설정되는 반도체 장치.
2. 제1, 제2 주면을 가지는 제1도전형의 제1 반도체층을 준비하는 공정과, 상기 제1 반도체층의 제1 주면상에 제2도전형의 제2 반도체층을 형성하는 공정과, 상기 제2 반도체층의 표면에 비교적 낮은 제1 불순물 농도를 가지는 제1도전형의 제1 반도체영역을 선택적으로 형성하는 공정과, 상기 제1 반도체 영역에 인접하여 상기 제2 반도체층의 표면에 비교적 높은 제2 불순물농도를 가지는 제1도전층의 제2 반도체 영역을 선택적으로 형성하는 공정과, 상기 제1 반도체 영역의 표면이 적어도 일부에 제2도전형의 제3 반도체 영역을 형성하는 공정과, 상기 제2 반도체 영역의 표면에 상기 제1 반도체 영역으로부터 떨어져서 제2도전형의 제4 반도체영역을 선택적으로 형성하는 공정과를 구비하고, 상기 제3, 제4 반도체 영역간의 표면부분은 채널로서 규정되고, 상기 채널상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막상에 게이트전극을 형성하는 공정과, 상기 제2, 제4 반도체 영역상에 걸쳐져 제1 주전극을 형성하는 공정과, 상기 제1 반도체층의 제2 주면상에 제2 주전극을 형성하는 공정과를 다시금 구비하고, 상기 제1 불순물농도는 오프시에 상기 제1, 제2 주전극간에 실사용전압이 인가된 상태에서 상기 제1 반도체 영역이 완전하게 고핍화하는 값으로 설정되고, 상기 제2 불순물농도는 상기 채널의 스레숄드전압이 인한스먼트모드의 소정치로 되는 값으로 설정되는 반도체 장치의 제조방법.
3. 제1항에 있어서, 상기 제3 반도체 영역은 상기 제1 반도체 영역의 표면 일부에만 설치되어 있는 반도체장치.
4. 제1항에 있어서, 상기 제3 반도체 영역은 상기 제1 반도체 영역의 표면 전체에 설치되어 있는 반도체장치.
5. 제1항에 있어서, 상기 제2, 제4 반도체영역은 상기 제1, 제3 반도체 영역을 에워싸는 반도체 장치.
6. 제1항에 있어서, 상기 제1∼제4 반도체영역은 스트라입 구조를 갖고, 상기 제2, 제4 반도체 영역은 이들 사이에 끼워져 있는 상기 제1, 제3 반도체 영역과 서로 대향하는 한쌍으로 설치되어 있는 반도체 장치.
7. 제1항에 있어서, 상기 제1 반도체 영역의 깊이는 상기 제2 반도체 영역 보다 작은 반도체 장치.
8. 제1항에 있어서, 상기 제1 반도체 영역의 깊이는 제2 반도체 영역과 동일한 반도체 장치.
9. 제1항에 있어서, 상기 제1 반도체 영역의 깊이는 제2 반도체 영역보다 큰 반도체 장치.
10. 제9항에 있어서, 상기 제1 반도체 영역은 상기 제2 반도체 영역 아래에서 연장하고 있고 그리고 평편한 저부를 갖는 반도체 장치.
11. 제9항에 있어서, 상기 제1 반도체 영역은 상기 제2 반도체 영역 아래에서 연장하고 있고 그리고 상기 제2 반도체 영역의 외형을 따라서 저부를 갖는 반도체 장치.
12. 제1항에 있어서, 상기 채널영역을 제외한 상기 제2 반도체 영역에 형성된, 상기 제2 반도체 영역보다 더 높은 불순물 농도를 갖는 제1도전형의 제5 반도체 영역을 부가하는 반도체 장치.

Images