KR930011572B1

KR930011572B1 - Analog-to-digital video signal converter

Info

Publication number: KR930011572B1
Application number: KR1019880004807A
Authority: KR
Inventors: 전지용
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1988-04-27
Filing date: 1988-04-27
Publication date: 1993-12-11
Also published as: KR890016775A

Abstract

내용 없음.No content.

Description

Analog-to-digital video signal converter

제1도는 본 발명의 블럭도.1 is a block diagram of the present invention.

제2도는 쓰레스홀드기의 내부 구성도.2 is an internal configuration diagram of the threshold device.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

101 : 표본추출기 102, 107, 117 : A/D 변환기101: sampler 102, 107, 117: A / D converter

103, 114, 113b : D/A 변환기 104, 108∼111, 115 : 지연회로103, 114, 113b: D / A converter 104, 108-111, 115: delay circuit

105, 112, 116 : 감산기 113a : 비교기105, 112, 116: Subtractor 113a: Comparator

113c : 증폭기 106 : 이득조정기113c: amplifier 106: gain regulator

113 : 쓰레스홀드기 118 : 멀티플렉서113: Threshold 118: Multiplexer

119 : 래치회로 C1 : 콘덴서119: latch circuit C1: condenser

R1, R2 : 저항 AND1 : 앤드게이트R1, R2: resistance AND1: AND gate

본 발명은 아날로그영상신호를 디지탈신호로 변환시켜주는 아날로그-디지탈 영상신호 변환장치에 관한 것이다. 아날로그-디지탈 변환장치는 전압의 크기나 저항값과 같이 연속적인 아날로그량으로 나타낼 수 있는 정보신호를 부호의 조합으로 나타낼 수 있는 디지탈량으로 변환하는 장치로서 디지탈신호처리계에 의해 신호를 처리하고자 하는 경우에 사용된다.The present invention relates to an analog-digital video signal converting apparatus for converting an analog video signal into a digital signal. Analog-to-digital converter is a device that converts information signal that can be represented by continuous analog quantity such as voltage magnitude or resistance value into digital quantity that can be represented by combination of codes. Is used in the case.

종래에는 아날로그/디지탈변환장치를 직접 이용함으로써 아날로그/디지탈 변환기 자체에서 발생할 수 있는 기준(Reference) 변화와 왜란(Noise)에 대처하기가 어려운 문제점이 있었다.In the related art, it is difficult to cope with reference change and noise that may occur in the analog / digital converter itself by using an analog / digital converter directly.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창안한 것인바, 이미 아날로그신호가 디지탈신호로 변화된 신호와 표본화(Sampling)된 신호를 서로 비교하여 궤환(Feedback) 작용에 의해 이득(Gain)을 조정함으로써 오차를 줄였으며 또한 만약의 왜란상태에 대비하여 변화할 수 있는 하위비트(Lower Ordered Bit : LOB)의 4비트데이타를 다른 통로(Route)로 통해오는 데이타로 대치할 수 있도록 하는데 그 목적이 있다.The present invention has been made to solve the above problems, by comparing the analog signal has already been converted to a digital signal and the sampled (Sampling) signal by adjusting the gain by the feedback (Feedback) action Its purpose is to reduce errors and to replace 4-bit data of lower ordered bits (LOBs), which can change in case of disturbance conditions, with data coming from other routes.

이와 같은 목적을 달성하기 위한 본 발명의 제1특징에 따르면, 본 발명의 장치는 아날로그영상신호를 표본화(Sampling)하여 소정의 시간동안 유지하는 표본추출수단과, 이 표본추출수단(101)의 출력을 8비트의 디지탈신호로 변환하는 제1의 A/D(analog to digita) 변환수단과, 이 제1A/D 변환수단의 출력을 일시 저장하기 위한 래치(latch) 수단을 포함하는 영상신호변환장치에 있어서, 상기 표본추출수단의 출력을 소정시간동안 각각 지연시키기 위한 제1 및 제2의 지연수단과, 상기 제1A/D변환수단의 출력 중 상위 4비트(upper ordered-4bit) 및 하위 4비트(lower ordered-4bit)를 각각 지연시키기 위한 제2 및 제4의 지연수단과, 상기 제1A/D 변환수단의 상위 4비트출력을 아날로그신호로 변환하는 제1의 D/A(digital to analog) 변환수단과, 상기 제1D/A 변환수단의 출력과 상기 제1지연수단의 출력 간의 차 신호를 구하는 제1의 감산수단과, 제1의 신호에 응답하여 상기 제1감산수단으로부터 제공되는 신호의 이득을 조정하기 위한 이득조정수단과, 상기 이득조정수단의 출력을 4비트의 디지탈신호로 변환하는 제2의 A/D 변환수단과, 상기 제2A/D 변환수단의 출력과 상기 제4지연수단의 출력간의 차를 구하는 제2의 감산수단과, 상기 제2A/D 변환수단의 출력 중 상위 2비트를 지연시켜 상기 래치수단으로 제공하는 제2의 지연수단과, 상기 제1A/D 변환수단의 출력 중 하위 2비트를 지연시키기 위한 제6의 지연수단과, 상기 제2지연수단의 4비트출력과 상기 제2A/D 변환수단의 출력중 상위 2비트가 합쳐진, 6비트의 신호를 아날로그신호로 변환시키는 제5의 D/A 변환수단과, 상기 제2A/D 변환수단의 출력과 상기 제3지연수단의 출력간의 차를 구하는 제3의 감산수단과, 상기 제3감산수단의 출력을 디지탈신호로 변환하는 제3의 A/D 변환수단과, 제2의 신호에 응답하여 상기 제6지연수단의 출력과 상기 제3A/D 변환수단의 출력 중 하나를 선택하여 상기 래치수단으로 제공하는 데이타선택수단과, 상기 제2감산수단의 출력에 응답하여 상기 이득조정수단의 이득배수를 결정하는 상기 제1신호와 상기 데이타선택수단의 두 입력 중 하나를 선택하기 위한 상기 제2신호를 발생시켜 상기 이득조정수단 및 상기 데이타선택수단으로 각각 제공하는 쓰레스홀드수단을 포함한다.According to a first aspect of the present invention for achieving the above object, the apparatus of the present invention is the sampling means for sampling the analog image signal (Sampling) and holding for a predetermined time, and the output of the sampling means 101 A first A / D (analog to digita) converting means for converting the signal into an 8-bit digital signal, and latch means for temporarily storing the output of the first A / D converting means. The first and second delay means for delaying the output of the sampling means for a predetermined time, and the upper four bits and the lower four bits of the output of the first A / D conversion means. second and fourth delay means for delaying (lower ordered-4 bits), respectively, and a first digital to analog (D / A) for converting an upper 4 bit output of the first A / D conversion means into an analog signal. A conversion means, an output of the first D / A conversion means, and the first delay means First subtracting means for obtaining a difference signal between outputs, gain adjusting means for adjusting a gain of a signal provided from the first subtracting means in response to the first signal, and outputting the gain adjusting means by four bits. Second A / D conversion means for converting into a digital signal, second subtraction means for obtaining a difference between an output of the second A / D conversion means and an output of the fourth delay means, and the second A / D conversion means. Second delay means for delaying the upper two bits of the output of the output to the latch means, sixth delay means for delaying the lower two bits of the output of the first A / D conversion means, and the second delay Fifth D / A converting means for converting a 6-bit signal, in which the 4-bit output of the means and the upper two bits of the output of the second A / D converting means, into an analog signal, and the second A / D converting means A third sense for finding the difference between the output and the output of said third delay means; Means, third A / D converting means for converting the output of the third subtracting means into a digital signal, an output of the sixth delay means and an output of the third A / D converting means in response to a second signal. One of two inputs, one of data selecting means for selecting one of the data selecting means for providing to the latch means, and the first signal and the data selecting means for determining a gain multiplier of the gain adjusting means in response to an output of the second subtracting means; And a threshold means for generating the second signal for selecting and providing the second signal to the gain adjusting means and the data selecting means, respectively.

상기의 제1특징에 있어서, 상기 쓰레스홀드수단은 상기 제2감산수단의 출려과 소정의 기준신호를 비교하여 상기 데이타선택수단의 두 입력 중 어느하나를 선택하여 상기 래치수단(119)으로 제공하기 위한 상기 제2신호를 발생시키는 수단과, 상기 제2감산수단의 출력을 아날로그신호로 변환하는 제3D/A 변환수단과, 상기 제3D/A변환수단의 출력을 분할한 후 증폭한 신호를 상기 제1신호로서 상기 이득조절수단(106)으로 제공하는 수단을 포함하는 것이 특징이다.In the first aspect, the threshold means compares the output of the second subtraction means with a predetermined reference signal, selects one of two inputs of the data selection means, and provides it to the latch means 119. Means for generating the second signal, 3D / A converting means for converting the output of the second subtracting means into an analog signal, and amplified signal after dividing the output of the 3D / A converting means. And means for providing the gain adjusting means 106 as the first signal.

이하 첨부된 도면에 의하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명의 구성을 나타낸 블럭도이다.1 is a block diagram showing the configuration of the present invention.

제1도를 참조하여, 본 발명의 구성을 살펴보면, 아날로그신호를 표본화하는 표본추출기(101)의 출력은 아날로그신호를 디지탈로 변환시키는 A/D 변환기(102)로 제공되도록 함과 아울러 지연회로(104)(115)를 각각 통하여 감산기(105)의 일 입력단 및 감산기(116)의 일 입력단에 각각 제공되게 하고, 상기 A/D 변환기(102)의 8비트 중 상위비트(Upper Ordered Bit : UOB)의 4비트출력은 지연회로(109)를 거쳐 래치회로(119)로 제공되게 함과 동시에 D/A 변환기(103)를 통하여 상기 감산기(105)의 타 입력단으로 전달되게 하고, 상기 A/D 변환기(102)의 출력 중 하위비트(LOB)의 2비트는 지연회로(111)를 통하여 데이타선택수단인 멀티플렉서(118)의 일 입력단으로 제공되게 하고, 상기 A/D 변환기(102)의 나머지 2비트출력은 상기 하위 2비트출력과 함께 합해져서 4비트의 신호를 형성한 후 지연회로(108)를 거쳐 감산기(112)의 일 입력단으로 제공된다.Referring to the configuration of the present invention with reference to FIG. 1, the output of the sampler 101 for sampling an analog signal is provided to the A / D converter 102 for converting the analog signal into a digital signal and a delay circuit ( 104 and 115 are provided to one input terminal of the subtractor 105 and one input terminal of the subtractor 116, respectively, and an upper order bit (UOB) of the 8 bits of the A / D converter 102. 4 bit output of the A / D converter is provided to the latch circuit 119 via the delay circuit 109 and is transferred to the other input terminal of the subtractor 105 through the D / A converter 103. Two bits of the low bit (LOB) of the output of the 102 are provided through the delay circuit 111 to one input terminal of the multiplexer 118, which is a data selection means, and the remaining two bits of the A / D converter 102. The output is combined with the lower 2 bits output to form a 4-bit signal and then delayed And via circuit 108 to one input of subtractor 112.

상기 감산기(105)의 출력단에 일 입력단이 접속되는 이득조절기(106)의 출력단은 A/D 변환기(107)의 입력단에 접속되고, 이 A/D 변환기(107)의 4비트 출력신호 중 상위 2비트출력은 지연회로(110)를 통하여 상기 래치회로(119)의 다른 입력단으로 제공되게 함과 아울러 하위 2비트출력과 합해져서 상기 감산기(112)의 타 입력단으로 제공되게 한다. 상기 감산기(112)의 출력은 쓰레스홀드(THRESHOLD)기(113)의 입력단으로 제공되게 한다.The output terminal of the gain regulator 106 whose one input terminal is connected to the output terminal of the subtractor 105 is connected to the input terminal of the A / D converter 107, and is the upper two of the four bit output signals of the A / D converter 107. The bit output is provided to the other input terminal of the latch circuit 119 through the delay circuit 110, and is combined with the lower 2 bit output to be provided to the other input terminal of the subtractor 112. The output of the subtractor 112 is provided to the input terminal of the THRESHOLD group 113.

또한, 상기 A/D 변환기(107)의 상기 상위 2비트출력은 상기 지연회로(109)의 4비트 신호와 함께 8비트로되어 D/A변환기(114)의 입력단으로 제공되게 하고, 이 D/A 변환기(114)의 출력은 상기 감산기(116)의 입력단을 제공되게 한다. 상기 감산기(116)의 출력은 A/D 변환기(117)의 입력단으로 제공되게 하고, 이 A/D 변환기(117)의 출력은 멀티플렉서(118)의 다른 입력단으로 제공되게 한다.In addition, the upper two-bit output of the A / D converter 107 becomes 8 bits together with the 4-bit signal of the delay circuit 109 to be provided to the input terminal of the D / A converter 114, and this D / A The output of transducer 114 causes an input of the subtractor 116 to be provided. The output of the subtractor 116 is provided to the input of the A / D converter 117, and the output of this A / D converter 117 is provided to the other input of the multiplexer 118.

상기 쓰레스홀드기(113)는 상기 이득조정기(106)를 제어하도록 하기 위해 그것의 일 출력단을 상기 조정기(106)의 제어입력단에 접속시킴과 아울러 상기 멀티플렉서(118)를 제어하도록 하기 위해 그것의 타 출력단을 상기 멀티플렉서(118)의 선택단(sel)에 접속시킨다. 상기 멀티플렉서(118)의 출력은 상기 래치회로(119)의 또 다른 입력단으로 제공되게 한다. 이상과 같은 구성을 갖는 본 발명의 작용효과에 대해 상세히 설명한다.The threshold 113 connects its one output end to the control input of the regulator 106 to control the gain adjuster 106 as well as its multiplexer 118 to control the multiplexer 118. The other output terminal is connected to the selection terminal sel of the multiplexer 118. The output of the multiplexer 118 is provided to another input terminal of the latch circuit 119. The effect of this invention which has the above structure is demonstrated in detail.

제1도의 표본추출기(101)에 아날로그 영상신호가 입력되면 표본화된 신호가 출력되고, 상기 표본추출기(101)의 출력은 A/D 변환기(102)에 의해 8비트의 디지탈신호로 변환됨과 아울러 지연회로(104),(115)를 각각 거쳐 감산기(105),(106)에 각각 입력된다. 상기 A/D 변환기(102)의 디지탈 출력신호중 상위 4비트신호는 D/A 변환기(103)를 통해 아날로그신호로 다시 변환되어 상기 감산기(105)에 입력됨과 동시에 지연회로(109)를 거쳐 래치회로(119)에 입력된다.When an analog image signal is input to the sampler 101 of FIG. 1, a sampled signal is output, and the output of the sampler 101 is converted into an 8-bit digital signal by the A / D converter 102 and delayed. Inputs are made to the subtractors 105 and 106 via the circuits 104 and 115, respectively. The upper 4 bit signals of the digital output signals of the A / D converter 102 are converted back into analog signals through the D / A converter 103 and input to the subtractor 105, and at the same time, via a latch circuit 109. Is input to 119.

상기 감산기 (105)로부터는 입력된 두 신호들의 차(差) 신호만이 출력되는데, 결국 그 차신호는 표본추출기(101)로 부터 제공된 8비트 신호에서 A/D 변환기(102)로 부터의 상위 4비트를 제거한 신호이므로 감산기(105)는 표본추출기(101)의 나머지 하위 4비트에 해당하는 출력신호를 내보내게 된다. 감산기(105)의 출력신호는 이득조정기(106)에서 이득(Gain)이 조절된 후 A/D 변환기(107)에서 다시 4비트의 디지탈신호로 변환되어 출력된다. 상기 A/D 변환기(107)의 4비트 출력신호중 상위 2비트는 지연회로(110)를 통하여 래치회로(119)로 입력됨과 동시에 감산기(112)와 D/A 변환기(114)로 입력되며, A/D 변환기(107)의 하위 2비트신호는 상기 상위 2비트신호와 합해져서 상기 감산기(112)의 일입력단으로 입력된다.Only the difference signal of the two signals inputted from the subtractor 105 is outputted, and the difference signal is eventually higher from the A / D converter 102 in the 8-bit signal provided from the sampler 101. Since the 4 bits are removed, the subtractor 105 emits an output signal corresponding to the remaining lower 4 bits of the sample extractor 101. The output signal of the subtractor 105 is converted into a 4-bit digital signal by the A / D converter 107 after the gain is adjusted in the gain adjuster 106 and then output. The upper two bits of the 4-bit output signal of the A / D converter 107 are input to the latch circuit 119 through the delay circuit 110 and to the subtracter 112 and the D / A converter 114 at the same time. The lower two-bit signal of the / D converter 107 is combined with the upper two-bit signal and input to one input terminal of the subtractor 112.

결과적으로 상기 감산기(112)의 일입력단에는 상기 A/D 변환기(107)의 4비트 출력신호가 모두 입력된다. 상기 감산기(112)의 일입력단으로 입력된 A/D 변환기(107)의 상기 4비트 출력신호는 상기 감산기(112)의 타입력단으로 지연회로(108)를 거쳐 입력된 상기 A/D 변환기(102)로 부터의 하위 4비트 신호와 함께 연산된다.As a result, all four-bit output signals of the A / D converter 107 are input to one input terminal of the subtractor 112. The 4-bit output signal of the A / D converter 107 input to the one input terminal of the subtractor 112 is inputted through the delay circuit 108 to the type force terminal of the subtractor 112. Is computed with the low-order 4 bit signal from

따라서, 상기 감산기(112)는 자신의 두 입력단을 통하여 각각 입력된 두 입력신호의 차를 구하고, 그 차를 쓰레스홀드기(113)로 제공한다.Accordingly, the subtractor 112 obtains a difference between two input signals respectively inputted through its two input terminals, and provides the difference to the threshold device 113.

한편, 상기 D/A변환기(114)는 상기 A/D 변환기(107)의 상위 2비트 신호와 지연회로(109)를 거쳐 입력되는 상기 A/D 변환기(102)의 상위 4비트신호가 합쳐진 6비트 디지탈신호를 아날로그신호로 변환후 감산기(116)의 일입력단으로 제공한다. 상기 감산기(116)는 자신의 일입력단으로 입력된 상기 D/A 변환기(114)의 출력신호와 자신의 타입력단으로 입력되고 지연회로(115)에 의해 소정의 시간동안 지연된 표본추출기(101)의 출력 신호를 연산하여 그 차에 해당하는 2비트신호를 출력시키며, 이 출력신호는 A/D 변환기(117)를 거치면서 다시 디지탈신호로 변환된후 데이타선택수단인 멀티플렉서(118) 일입력단으로 제공된다. 상기 멀티플렉서(118)의 다른 입력단으로는 상기 A/D 변환기(102)의 8비트 디지탈 출력신호중 하위 2비트 신호가 지연회로(111)를 거친 신호가 제공된다.On the other hand, the D / A converter 114 is a sum of the upper two bit signals of the A / D converter 107 and the upper four bit signals of the A / D converter 102 input through the delay circuit 109. The bit digital signal is converted into an analog signal and provided to one input terminal of the subtractor 116. The subtractor 116 is connected to the output signal of the D / A converter 114, which is input to its one input terminal, and to the type force stage thereof, and is delayed for a predetermined time by the delay circuit 115 of the sample extractor 101. The output signal is calculated and outputs a 2-bit signal corresponding to the difference. The output signal is converted into a digital signal through the A / D converter 117 and then provided to one input terminal of the multiplexer 118, which is a data selection means. do. The other input terminal of the multiplexer 118 is provided with a signal in which the lower two-bit signal of the 8-bit digital output signal of the A / D converter 102 has passed through the delay circuit 111.

또한 멀티플렉서(118)의 선택단자(sel)에는 상기 쓰레스홀드기(113)의 출력신호가 제공되는데, 상기 쓰레스홀드기(113)의 출력신호는 상기 멀티플렉서(118)의 두 입력신호중 어느 하나가 선택적으로 출력되도록 한다.In addition, an output signal of the threshold group 113 is provided to a selection terminal sel of the multiplexer 118, and the output signal of the threshold group 113 is any one of two input signals of the multiplexer 118. To be output selectively.

상기 쓰레스홀드기(113)의 의하여 제어되어 출력된 멀티플렉서(118)의 출력신호는 상기 래치회로(119)에 입력되며 상기 래치회로(119)는 상기 지연회로(109)를 거쳐 입력된 4비트신호와 상기 지연회로(110)를 거쳐 입력된 2비트신호와 상기 멀티플렉서(118)에서 입력된 2비트신호, 도합 8비트신호인 영상신호를 최종 출력하게 된다.The output signal of the multiplexer 118 that is controlled and output by the threshold device 113 is input to the latch circuit 119, and the latch circuit 119 is 4 bits input through the delay circuit 109. A 2-bit signal input through the signal and the delay circuit 110, a 2-bit signal input from the multiplexer 118, and an image signal which is a combined 8-bit signal are finally output.

제2도는 멀티플렉서(118)와 이즉조정기(106)를 제어하는 기능을 하는 쓰레스홀드기(113)의 상세도로서, 일입력단으로 제공되는 감산기(112)의 출력데이타와 타입력단으로 제공되는 소정의 기준데이타를 비교하고 그 결과를 출력하는 비교기(113a)와, 상기 감산기(112)의 출력단에 입력단이 연결되고 출력단은 멀티플렉서(118)의 선택단자(sel)와 연결되는 앤드게이트(AND1)와, 상기 감산기(112)의 디지탈출력신호를 아날로그신호로 변환시키는 D/A 변환기(113b)와, 이득조정기(106)의 제어단자(106a)에 출력단이 연결되는 증폭기(113c)와, 상기 D/A변환기(113b)의 출력단과 상기 증폭기(113c)의 입력단 사이에 연결되는 콘덴서(C1) 및, 상기 증폭기(113C)의 입력단과 전원(+B) 사이에 그리고 상기 증폭기(113c)의 입력단과 접지사이에 각각 연결되는 저항(R1,R2)으로 구성된다.2 is a detailed view of the thresholder 113 which functions to control the multiplexer 118 and the regulator 106, and the output data of the subtractor 112 provided as one input stage and the predetermined force provided as a type force stage. Comparator 113a for comparing the reference data and outputting the result, and the input terminal is connected to the output terminal of the subtractor 112, and the output terminal is connected to the AND gate AND1 connected to the selection terminal sel of the multiplexer 118. And a D / A converter 113b for converting the digital output signal of the subtractor 112 into an analog signal, an amplifier 113c having an output terminal connected to the control terminal 106a of the gain adjuster 106, and the D / A converter. A capacitor C1 connected between the output terminal of the A converter 113b and the input terminal of the amplifier 113c, between the input terminal of the amplifier 113C and the power supply (+ B) and the input terminal of the amplifier 113c and ground. It consists of resistors R1 and R2 connected therebetween.

그 동작은 다음과 같다. 감산기(112)의 디지탈출력신호가 입력되면 이 신호는 비교기(113a)와 D/A변환기(113b)로 각각 입력된다. 상기 비교기(113a)는 감산기(112)로부터 제공된 신호와 디지탈 기준신호(＂0011＂)를 비교하여 상기 감산기(112)로 부터 입력된 신호가 상기 기준신호(＂0011＂)보다 크거나 같으면 출력단자(A≥B)로 하이신호를 출력하고, 감산기(112)의 출력이 상기 기준신호보다 작으면 출력단자(A≥B)로 로우신호를 출력한다. 따라서 감산기(112)의 출력값이 기준값이상이면 앤드게이트(AND1)는 상기 멀티플렉서(118)로 하이신호를 제공하고, 상기 감산기(112)의 출력값이 상기 기준값보다 작으면 앤드게이트(AND1)는 로우신호를 멀티플렉서(118)로 제공한다. 상기 멀티플렉서(118)는 상기 앤드게이트(AND1)의 출력이 하이신호일때 A/D 변환기(17)에서 입력된 신호를 래치회로(119)에 출력하고 상기 앤드게이트(AND1)는 로우신호를 멀티플렉서(118)로 하이신호를 제공하고, 상기 감산기(112)의 출력값이 상기 기준값보다 작으면 앤드게이트(AND1)의 출력이 로우신호일때 상기 지연회로(111)에서 입력된 신호를 상기 래치회로(119)에 입력한다.The operation is as follows. When the digital output signal of the subtractor 112 is input, this signal is input to the comparator 113a and the D / A converter 113b, respectively. The comparator 113a compares the signal provided from the subtractor 112 with the digital reference signal '0011' and if the signal input from the subtractor 112 is greater than or equal to the reference signal '0011', the output terminal. A high signal is outputted at (A≥B), and a low signal is output at the output terminal (A≥B) if the output of the subtractor 112 is smaller than the reference signal. Therefore, if the output value of the subtractor 112 is greater than or equal to the reference value, the AND gate AND1 provides a high signal to the multiplexer 118. If the output value of the subtractor 112 is smaller than the reference value, the AND gate AND1 is low signal. To the multiplexer 118. The multiplexer 118 outputs a signal input from the A / D converter 17 to the latch circuit 119 when the output of the AND gate AND1 is a high signal, and the AND gate AND1 outputs a low signal to the multiplexer ( 118 to provide a high signal, and when the output value of the subtractor 112 is smaller than the reference value, the latch circuit 119 receives the signal input from the delay circuit 111 when the output of the AND gate AND1 is a low signal. Type in

한편, 상기 감산기(112)의 디지탈출력신호는 D/A 변환기(113b)로도 입력되어 아날로그신호로 변환된후 커플링(Coupling) 및 홀드(Hold) 겸용 콘덴서(C1)를 거쳐 저항(R1)(R2)에 의해 전압(+B)이 분할되며, 저항(R2) 양단의 전압이 증폭기(113c)에 의해 증폭된 후 이득조정기(106)의 제어단자(106a)로 제공됨으로써 이득조정기(106)의 이득(

)이 조정된다.On the other hand, the digital output signal of the subtractor 112 is also input to the D / A converter 113b is converted into an analog signal, and then coupled via a coupling (coupling) and hold (Cold) combined capacitor (C1) resistor (R1) ( The voltage + B is divided by R2), and the voltage across the resistor R2 is amplified by the amplifier 113c and then provided to the control terminal 106a of the gain regulator 106 so that benefit(

) Is adjusted.

이 이득(

)은 직류(DC)성분이 많으면 줄어들고 직류(DC)성분이 작으면 커진다.This gain

) Decreases when the direct current (DC) component is large and increases when the direct current (DC) component is small.

이상에서 설명한 바와같이 본 발명은 A/D 변환기의 하위 4비트를 비교하고 궤환시켜 처리함으로써 디지탈로 변환된 신호정보의 충실도를 높였으며 왜란(NOISE) 상태를 고려하여 멀티플렉서를 이용함으로써 데이타를 바꾸었으므로 화상에서 나타날 수 있는 열화(고립점)현상을 제거한 효과가 있고, 따라서 전체적으로 A/D 변환된 디지탈신호의 충실도를 향상시킨 효과가 있는 것이다.As described above, the present invention improves the fidelity of the digitally converted signal information by comparing, feedbacking, and processing the lower 4 bits of the A / D converter, and changing the data by using a multiplexer in consideration of the disturbance (NOISE) state. Therefore, there is an effect of eliminating the deterioration (isolating point) phenomenon that may appear in the image, thus improving the fidelity of the A / D-converted digital signal as a whole.

Claims

Sampling means (101) for sampling the analog image signal and holding it for a predetermined time; first A / D converting means (103) for converting the output of the sampling means (101) into an 8-bit digital signal; A video signal converting apparatus comprising latch means 119 for temporarily storing the output of the 1 A / D converting means 103, comprising: first and second delaying outputs of the sampling means 101 for a predetermined time, respectively; Second delay means (104, 115), second and fourth delay means (109, 108) for delaying the upper four bits and the lower four bits of the output of the first A / D conversion means (102), respectively, and the first A / The first D / A conversion means 103 for converting the upper four-bit output of the D conversion means 102 into an analog signal, the output of the first D / A conversion means 103 and the first delay means 104 A first subtracting means (105) for obtaining a difference signal between outputs, and a scene provided from said first subtracting means (105) in response to a first signal; Gain adjusting means 106 for adjusting the gain of the call, second A / D converting means 107 for converting the output of the gain adjusting means into a 4-bit digital signal, and the second A / D converting means The second subtracting means 112 for obtaining a difference between the output of the output of 107 and the output of the fourth delaying means 108, and the lower two bits of the output of the second A / D conversion means 107 to delay the latch. Fifth delay means 110 provided to the means 119, sixth delay means 111 for delaying the lower two bits of the output of the first A / D conversion means 102, and the third delay means. 2D / A converting means 114 for converting a 6-bit signal obtained by combining the 4-bit output of step 109 and the output of the second A / D converting means 107 into an analog signal, and the second D A third subtraction means 116 for obtaining a difference between the output of the A / A conversion means 114 and the output of the second delay means 115, and converting the output of the second subtraction means 116 into a digital signal. The latch means 119 selects one of 3A / D conversion means 117 and an output of the sixth delay means 111 and an output of the third A / D conversion means 117 in response to a second signal. Of the first signal and the data selection means 118 to determine the gain multiplier of the gain adjusting means 106 in response to the output of the data selecting means 118 and the second subtracting means 112. And a threshold means (113) for generating said second signal for selecting one of two inputs and for providing said gain adjustment means (106) and said data selection means (118), respectively. Digital video signal converter.

The method of claim 1, wherein the threshold means 113 compares the output of the second subtraction means 112 with a predetermined reference signal to select any one of the two inputs of the data selection means 118 Means (103a, AND1) for generating the second signal for providing to the latch means (119), 3D / A converting means (113b) for converting the output of the second subtracting means (112) into an analog signal; And means (C1, R1, R2, 113C) for dividing the output of the 3D / A converting means (113b) and providing the amplified signal to the gain adjusting means (106) as the first signal. Digital video signal converter.