KR930000759B1

KR930000759B1 - 다이나믹 메모리

Info

Publication number: KR930000759B1
Application number: KR1019840006361A
Authority: KR
Inventors: 가즈마사 야나기사와
Original assignee: 가부시끼가이샤 히다찌세이사꾸쇼; 미다 가쓰시게
Priority date: 1983-10-17
Filing date: 1984-10-15
Publication date: 1993-02-01
Also published as: GB8422521D0; GB2149250A; IT1176975B; SG31290G; JPS6085492A; KR850003046A; DE3438069A1; GB8616198D0; HK40890A; GB2175476B; GB2175476A; FR2553558A1; HK48190A; FR2553558B1; US4651306A; IT8423162A0; GB2149250B

Abstract

내용 없음.

Description

다이나믹 메모리

제1도는 본 발명의 제1실시예에 따른 더미 메모리셀의 회로도.

제2도는 메모리 어레이와 그에 관련되는 회로의 블럭도.

제3도는 메모리셀, 센스엠프, 액티브 리스토어회로, 예비충전회로의 구체적인 회로도.

제4도는 메모리의 리드 동작시의 타이밍도.

제5도는 본 발명의 제1실시예에 따른 더미 메모리셀의 레이아우트의 평면도.

제6도와 제7도는 각각 제5도에서 선 A-A'와 B-B'에 따라 절단한 단면도.

제8도는 본 발명의 제2실시예에 따른 더미셀의 회로도.

제9도는 본 발명의 제2실시예에 따른 더미셀의 레이아우트의 평면도.

* 도면의 주요부분에 대한 부호의 설명

1a,1b : 더미워드선 2 : LOCOS 산화막

3 : 다결정실리콘층 5 : 확산층

100 : 반도체기판 101 : 절연막

104 : 실리콘산화막

본 발명은 반도체 메모리장치와 기타에 메모리장치에 적용하였을 때에 유효한 기술에 관한 것으로, 예를 들면 폴디드 비트 라인(folded bit line)을 갖는 반도체 다이나믹 메모리장치에 이용하여 유효한 기술에 관한 것이다.

일본국 특허 공고 소화 55-39073에 폴디드 비트 라인을 갖는 다이나믹형 랜덤 액세스 메모리(이하 DRAM이라 한다)가 기재되어 있다.

DRAM에서는 메모리셀의 약 절반가량의 정전용량을 갖는 더미셀(또는 더미 메모리셀), 즉 정보 저장용 캐패시터의 약 절반가량의 용량값을 갖는 참조용 캐패시터를 갖는 더미셀(이하 ˝하프 사이즈(half-size) 더미셀˝이라 한다)을 이용하여 메모리셀의 데이타를 리드하는 방식이 제안되어 있다.

이와 같은 종류의 메모리회로에서, 메모리셀에 기억되어 있는 비트정보는 메모리셀과 더미셀의 전하량의 대소에 의하여 형성되는 전위의 높고 낮음을 비교하게 되는 차동 센스앰프에 의하여 그 정보가 판별된다.

그러나 본 발명자들이 검토한 바에 의하면, 이와 같은 하프 사이즈 더미셀을 메모과 동일한 공정과 산포로서 제작한다는 것은 실질적으로 불가능하고 정밀도의 관점에서 문제가 있다는 것을 알게 되었다. 그러므로, 더미셀로서 메모리셀과 동일한 크기인 것, 즉 메모리셀이 갖는 정보저장용 캐패시터의 용량치와 실질적으로 동일한 용량치의 참조용 캐패시터를 갖는 더미셀(이하 풀 사이즈(full-size) 더미셀이라 한다)을 사용하게 되면 양호한 결과를 얻을 수 있다는 것을 알게 되었다. 풀 사이즈 더미셀을 사용한 메모리로서는 여러가지 종류의 것이 제안될 수 있겠지만, 어느 것이든 더미셀을 리세트할 때 소비전력이 크게 되고 감지속도가 늦게 된다는 등의 여러가지 결점을 갖고 있다.

본 발명자들은 이와 같은 점들을 검토한 다음, 전혀 새로운 발상에 따른 풀 사이즈 더미셀을 사용한 메모리장치를 발명하게 되었다.

본 발명의 목적은 메모리셀과 풀 사이즈 더미셀과의 상대적인 용량의 정밀도를 높게 할 수 있는 메모리장치를 제공하는데 있다.

본 발명의 또다른 목적은 소비전력이 적은 메모리장치를 제공하는데 있다.

본 발명의 또다른 목적은 제조가 용이한 집적회로 메모리장치를 제공하는데 있다.

본 발명의 또다른 목적은 더미셀 부분의 배선을 간단하게 할 수 있는 풀 사이즈 더미셀을 갖는 집적회로 메모리장치를 제공하는데 있다.

본 발명의 또다른 목적은 전원투입시에 초기상태를 설정하는 준비사이클(통상 8사이클)을 필요로 하지 않는 소위 콜드 스타트(cold start)를 가능하게 한 풀 사이즈 더미셀을 갖는 집적회로 메모리장치를 제공하는데 있다.

본 발명의 또다른 목적은 고속의 리드가 가능한 집적회로 메모리장치를 제공하는데 있다.

본 발명의 또다른 목적은 더미셀 부분의 레이아우트 설계가 용이한 풀 사이즈 더미셀을 갖는 집적회로 메모리장치를 제공하는데 있다.

본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.

본 출원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

즉, 한쌍의 더미셀이 단락되어 서로 병렬로 접속된다. 이에 의하여 풀 사이즈 대패시터에 축적되었던 전하가 둘로 나누어지게 된다. 그 결과 종래의 하프 사이즈 더미셀과 마찬가지 작용을 하게 한 풀 사이즈 더미셀을 갖는 집적회로 메모리장치를 얻을 수가 있다.

[실시예 1]

이하의 설명에서 특별히 지적하지 않는 한 절연게이트 전계효과 트랜지스터(이하 MOSFET라 한다)는 엔핸스먼트형의 MOSFET인 것으로 하고, 또한 도면에서 동일하거나 또는 동등한 부분은 동일 부호로 표시한다.

제1도는 본 발명의 제1실시예에 따른 더미 메모리셀의 회로도이다. 제1도에서 BL1과

는 한쌍의 상보 비트선이고, DWL1과 DWL2는 더미워드선이며, T1과 T2는 리드용의 N채널 MOSFET, T3은 더미 캐패시터(더미셀)을 단락시키는 N채널 MOSFET, C1과 C2는 더미 메모리셀을 형성하고 있는 캐패시터, 그리고 A와 B는 노드이다.

특별히 한정되는 것은 아니지만, 폴디드 비트선 방식이 후에 설명하게 되는 제2도에 메모리 어레이에 사용된다.

서로 평행하게 연장되어 있는 비트선 BL1과

는 서로 쌍을 이루고 있다. 이들 비트선 BL1과

는 메모리 어레이 MARY의 비트선과 일체로 되어 있다.

비트선 BL1에 결합되는 더미 메모리셀 DS1은 MOSFET T1과 캐패시터 C1로 구성되고, 비트선

에 결합되는 더미 메모리셀 DS2는 MOSFET T2와 캐패시터 C2로 구성되어 있다. 더미 메모리셀 DS1과 DS2는 쌍을 이루고 있다. 캐패시터 C1과 C2 각각은 메모리셀을 구성하는 캐패시터와 실질적으로 같은 용량치를 갖는다. 또한 제1도의 회로도는 개략적으로 도시한 것이다. 캐패시터 C1과 C2의 플레이트들중에서 노드 A와 B에 결합되어 있지 않는 플레이트, 즉 P2와 P4는 회로동작을 용이하게 이해하기 위해서 도시한 것과 같이 회로의 접지점에 연결되어 있는 것으로 생각하면 된다. 그러나 이 플레이트 P2와 P4의 접지는 이들 플레이트 P2와 P4의 전위를 일정하게 유지시킨다는 것을 뜻한다. 후에 제5도 내지 제7도를 참조하여 설명하게 되는 구조예에 따르면 캐패시터 C1과 C2의 플레이트 P2와 P4는 전원전압 레벨로 유진된다.

제2도에서 메모리 어레이 MARY는 서로 평행하게 연장된 다수개의 쌍을 이루고 있는 비트선 BL1 내지

, 이들 비트선들과 직교하는 방향으로 연장되어 있는 다수개의 워드선 WL1 내지 WL4, 다수개의 메모리셀 ML1 내지 ML8로 구성되어 있다.

폴디드 비트선 방식의 메모리 어레이 MARY에서 하나의 워드선, 예를들면 WL1은 한쌍의 비트선, 예를들면 BL1과

의 모두와 교차한다. 하나의 메모리셀, 예를들면, ML1은 하나의 워드선 WL1과 한쌍의 비트선 BL1,

에 의하여 구성되는 2개의 교차점 가운데서 한쪽의 교차점에만 배치된다. 특별히 제한을 받는 것은 아니지만 반도체기판위에 설정되는 소자 형성역영을 넓게 하기 위하여, 또 반도체기판의 면적을 적게 ㅏ기 위하여, 각 비트선이 소자형성영역위에 절연막을 사이에 두고 연장되는 도체층으로 구성될 경우, 서로 인접하고 있는 2개의 메모리셀의 데이타 입출력단자는 서로 공통으로 구성한 다음에 각각에 대응하는 데이타선에 결합된다. 그러므로 메모리셀들은 제2도에 도시한 것과 같은 배치로 된다.

이와 같은 구성은 메모리셀과 데이타선 사이에 필요한 접촉부의 수를 줄일 수 있게 된다.

서로 쌍을 이루고 있는 비트선의 각각에는 서로 같은 수의 메모리셀이 결합된다 또한 각 비트선에 존재하게 되는 기생용량도 서로 같은 값이 되게 만들어진다. 이에 의하여 하나의 워드선이 선택되었을때 이 워드선과 교차하게 되는 각 비트선 사이의 기생용량을 통하여 각 비트선에 유기되는 바람직하지 못한 전위변동, 즉 노이즈는 서로 같은 값으로 된다. 폴디드 비트선 방식의 메모리에서 워드선이 선택되어졌을때 한쌍의 비트선에 주어져서 유기되는 노이즈는 공통성분 노이즈이기 때문에 센스앰프에 의하여 사실상 무시된다.

센스앰프 SA1과 SA2, 액티브 리스토어회로(또는 액티브 풀업회로) AR1과 AR2, 그리고 예비충전회로 PC1과 PC2는 도면에 도시한 바와 같이 각각의 비트선 쌍 BL1,

, BL2,

에 결합되어 있다. 각 비티선쌍과 공통비트선 CBL,

와의 사이에는 컬럼 스위치 CSW1, CSW2가 설치되어 있다.

제2도의 회로는 제2도에 도시되지 아니한 여러가지 회로와 함께 하나의 반도체기판위에 형성된다. 이렇게 하여 하나의 반도체기판위에 메모리가 구성된다.

특별히 한정되는 것은 아니지만 본 실시예의 메모리는 어드레스 멀티플랙스 방식의 메모리로 하였다. 그러므로 반도체기판위에는 도시한 회로와 함게 어드레스버퍼, 로우 어드레스 디코더, 로우 어드레스 디코더의 출력을 받아서 WL1 내지 WL4에 공급하게 되는 워드선 선택신호를 형성하는 워드 드라이버, 컬럼 스위치 CSW1과 CSW2에 공급하게 될 선택신호를 형성하는 컬럼 어드레스 디코더, 공통비트선 CBL과

를 통하여 공급되는 데이타신호를 증폭하는 메인 앰프, 메인 앰프의 출력을 받는 출력버퍼, 더미워드선 DWL1, DWL2에 공급하여야 할 더미워드선 선택신호를 발생하는 더미워드선 선택회로, 로우 어드레스 스트로브 신호인

신호와 컬럼 어드레스 스트로브신호인

신호 및 라이트 인에이블신호인

신호를 받아서 상기 회로들의 동작을 제어하기 위한 여러가지 타이밍신호를 형성하는 타이밍신호 발생기가 형성된다. 상기 회로들의 대부분은 공지의 어드레스 멀티플랙스 방식의 메모리에서 사실상 동일한 방법으로 형성할 수 있다. 그러므로 이들 회로에 대한 상세한 설명은 생략한다.

본 실시예에 더미워드선 DWL1과 DWL2에 공급되는 선택신호의 변화 타이밍은 제7도에 도시한 타이밍에 의하여 명백한 바와 같이 종래의 그것과는 약간 차이가 있다. 즉 2개의 더미워드선 DWL1과 DWL2중, 어느 한쪽은 메모리 어레이 MARY에 있는 워드선의 하나가 선택레벨로 되면 동시에 선택레벨로 되고, 다른쪽은 타이밍신호

pa에 의하여 센스앰프 SA1, SA2가 동작하고 난 다음에 선택레벨로 된다. 이와 같은 더미워드선 선택신호는 타이밍신호

pa를 받는 적당한 지연회로와 더미워드선 선택회로에 약간의 변경을 가하므로서 발생시킬 수 있다.

제3도는 본 실시예에 따른 메모리의 리드에 사용되는 센스앰프와 메모리셀의 구체적인 회로도이다. 제3도에서 T6 내지 T15는 N채널 MOSFET이고, BL1과

는 상보 비트선이며, CB1과 CB2는 비트선의 부스트용 캐패시터이다.

pa는 센스앰프의 제어신호이고,

pc는 예비충전회로이며,

res는 감지에 의한 고레벨 비트선의 레벨저하를 보상하기 위한 액티브 리스토어 제어신호이다.

센스앰프 SA1은 그들의 게이트와 드레인이 교차결합된 한쌍의 MOSFET T6과 T7로 구성된다. 센스앰프 SA1의 동작은 그의 게이트에 센스앰프 제어신호가 공급되는 MOSFET T15에 의하여 제어된다.

액티브 리스토어회로 AR1은 MOSFET T8, T9, T11, T13과 부스트용 캐패시터 CB1과 CB2로 구성되어 있다. 부스트용 캐패시터 CB1과 CB2는 실질적으로 MOSFET와 같은 구조로 되어 있다. 그러므로 부스트용 캐패시터 CB1과 CB2의 각각은 MOSFET의 게이트 전극과 대응될 수 있는 전극(이하 ˝제1의 전극˝이라 한다.)과 MOSFET의 소오스와 드레인전극과 대응되는 전극(이하 ˝제2의 전극˝이라 한다)을 갖고 있다. 캐패시터 CB1과 CB2의 제1의 전극은 도시한 것과 같이 MOSFET T8, T11, T9 및 T13에 결합되어 있다.

캐패시터 CB1과 CB2의 각각은 MOSFET와 같은 구조로 되어 있기 때문에 사실상 가변용량소자로서 동작한다. 제1의 전극과 제2의 전극 사이의 정전용량은 제1의 전극의 전위가 거의 0볼트와 같은 저레벨로 되어 있을때 지극히 적은 값으로 된다. 이 경우에 제1의 전극과 제2의 전극 상호간의 결합이 적기 때문에 제1의 전극의 전위는 제2의 전극에 제어신호

res가 가하여져도 실질적으로 변화하지 않는다. 제1의 전극과 제2의 전극과의 사이의 정전용량은 제1의 전극의 전위가 그 임계전압보다 높은 전위로 되어 있으면 비교적 큰 값으로 된다. 이 경우에 제1의 전극의 전위는 제2의 전극에 제어신호

res가 가하여지면 그에 따라 변화된다. 그 결과 선택적인 부트스랩전압의 형성이 가능하게 된다.

예비충전회로 PC1은 전원단자 V_CC와 비트선 BL1,

사이에 설치된 예비충전용 MOSFET T12 및 T14, 비트선 BL1,

사이에 설치된 등화용 MOSFET T10으로 구성되어 있다.

메모리셀 ML1 및 ML3의 각각은 어드레스 선택용 n채널 MOSFET Q_M과 정보축적용 캐패시터 C_M으로 구성되어 있다. 어드레스 선택용 MOSFET의 피제어전극(제어신호에 의하여 제어되는 전극) 또는 드레인 전극 E1과 E2는 비트선 BL1 또는

에 결합되고 게이트 전극은 워드선 WL3 또는 WL1에 결합되어 있다. 어드레서 선택용 MOSFET들의 각각의 게이트전극은 메모리셀의 선택단자를 구성하며, 전극 E1과 E2의 각각은 메모리셀의 데이타 입출력단자를 구성한다. 본 실시예에서는 상기 제1도의 캐패시터 C1과 메모리셀에 있는 캐패시터 C_M이 서로 같은 용량을 갖도록 서로 거의 같은 면적을 갖도록 구성된다. 더미 메모리셀에 있는 캐패시터 C1과 메모리셀에 있는 캐패시터 C_M은 종래의 다이나믹형 RAM에서와 마찬가지로 서로 같은 제조공정을 거쳐서 만들어 진다. 이러한 구성은 캐패시터 C1과 C_M의 상대적인 정밀도를 높일 수 있게 한다.

즉, 집적회로로 구성되는 캐패시터는 잘 알려져 있는 바와 같이 포토레지스트막과 같은 마스킹막을 이용하는 여러번에 걸친 선택처리 기술에 의하여 형성된다. 이때에 캐패시터 C1과 C_M의 각각의 실효전극 면적은 마스크 정합오차에 따라 바람직하지 못하게 변동이 된다. 더미 메모리셀에 있는 캐패시터 C1의 크기가 캐패시터 C_M의 크기보다 작을때, 마스크 정합오차에 의하여 발생되는 캐패시터 C1의 용량치의 산포는 캐패시터 C_M의 용량치의 산포에 비하여 커지게 된다. 그 결과 캐패시터 C1과 C_M과의 상대적인 정밀도는 낮아진다. 이에 대하여 캐패시터 C1과 C_M의 크기가 서로 대략 같을때에는 캐패시터 C1의 용량치의 산포와 캐패시터 C_M의 용량치의 산포가 서로 대략 같아지게 된다. 결과적으로 캐패시터 C1과 C_M의 상대적인 정밀도는 충분히 높아지게 된다.

본 실시예에서와 같이 1개의 메모리셀당 1개의 MOSFET 구조로된 다이나믹형 메모리셀로 부터 데이타를 리드할때, 한쌍의 비트선중에서 한쪽은 선택된 메모리셀에 유지되어 있던 데이타에 따라서 그 전위가 정하여진다. 상기 비트선의 전위는 그 비트선과 선택된 메모리셀과의 사이에 생기는 전하분배에 의하여 결정된다. 본 실시예에서의 각 비트선은 통상의 다이나믹 RAM의 그것과 마찬가지로 각 메모리셀의 캐패시터 C_M의 용량치보다도 훨씬 큰값의 기생용량을 갖는다. 그러므로 선택된 메모리셀에 의하여 상기 한족의 비트선에 주어지는 전위변화량 또는 리드전압의 진폭은 미소한 값이다. 이와 같은 미소한 진폭전압의 고레벨 또는 저레벨을 식별하기 위하여 참조 전압이 더미 메모리셀에 의하여 미리 서로 같은 전위가 되도록 예비충전된다. 그후에 메모리셀과 더미 메모리셀이 선택되므로서 메모리셀에 유지되어 있던 데이타에 대응하는 미소전압이 한쌍의 비트선 사이에 나타난다. 한쌍의 비트선 사이의 이 미소전압은 그후 센스앰프의 동작에 의하여 증폭된다.

참조전압은 더미 메모리셀에 있는 캐패시터와 이 캐패시터가 결합되어 있는 비트선과의 사이의 전하분배에 의하여 정하여진다. 참조전압은 한쌍의 비트선 사이에 나타나는 증폭하게 될 레벨차를 충분히 크게 하기 위하여, 또 센스앰프가 동작하였으때, 한상의 비트선 사이의 레벨차를 짧은 시간내에 필요한 레벨까지 확대하게 하기 위해서, 즉 데이타를 착오없이 리드함과 동시에 고속으로 리드할 수 있게 가능한 정확해야 한다

그러므로, 더미 메모리셀에 있는 캐패시터와 메모리셀에 있는 캐패시터 사이의 상대적인 정밀도는 충분히 높을 필요가 있다.

제4도는 본 발명의 메모리회로의 타이밍도이다.

제4도의 타이밍도에 따라서 본 실시예의 동작을 설명한다(제1도, 제2도, 제3도 참조).

그리고, 이하의 설명에서는 편의상, 워드선 WL1을 선택하게 될 어드레스신호가 메모리에 공급되는 것으로 한다. 즉, 비트선 BL1에 결합된 메모리셀

를 선택하게 될 어드레스신호가 공급되는 것으로 한다. 그러므로 워드선의 선택이 시작되는 것과 동시에 비트선 BL1에 참조전위가 주어지도록 더미워드선 DWL1이 선택되는 것으로 한다.

로우 어드레스 스트로브신호인

신호가 대략 전원 전압 V_CC의 레벨가 같은 고레벨에 있을때에 방전신호(더미셀을 단락시키는 신호)

는 고레벨로 되어 있다. 이에 따라서 제1도의 스위치 T3은 도통상태로 된다. 나중에 설명하겠지만, 이때에 캐패시터 C1, C2에는 각각 메모리셀의 ˝1˝인 상태에 대응하는 전하의 꼭 절반에 해당하는 전하량이 축적되어 있다.

예비충전신호

pc는

신호가 고레벨로 되어 있으므로 고레벨로 되어 있다. 그러므로 예비충전회로 PC1과 PC2가 동작을 하여, 비트선 BL1 내지

는 제4도 G에 도시한 것과 같이 고레벨인 V_prc의 전위로 예비충전되어 있다. 예비충전레벨 V_prc는 실질적으로 V_cc-V_th(단 V_cc는 전원전압이고 V_th는 MOSFET T12, T14의 임계전압이다)와 같은 것으로 생각하면 된다.

신호가 제4도 a에 도시한 것과 같이 저레벨로 하강하게 되면 이에 따라 예비충전회로

pc가 저레벨로 변화하게 된다. 이에 의하여 예비충전회로 PC1, PC2의 동작이 정지된다. 즉, 제3도에 도시한 MOSFET T12, T13, T10이 OFF 상태로 된다.

더미셀의 단락신호

는 제4도 B에 도시한 것과 같이

신호의 하강에 동기되어 저레벨로 된다. 이에 의하여 스위칭 MOSFET T3이 비도통상태로 된다.

더미워드선의 선택회로(도시되지 않음)는

신호의 하강에 동기되어 그 동작을 시작한다. 어드레스 신호의 일부는 한쌍의 비트선에 결합되게 되는 메모리셀의 식별신호로서 더미워스선 선택회로에 공급된다. 따라서 어드레스신호가 워드선 WL1를 지정할때, 더미워드선 DWL1은 제4도 C에 도시한 것과 같이

신호의 하강에 동기되어 그 전위가 상승된다. 이에 의하여 더미 메모리셀 DS1에 있는 캐피시터 C1은 스위칭 MOSFET T1이 도통상태로 되기 때문에 미리 예비충전에 의하여 고레벨로 되어 있는 비트선 BL1에 접속된다. 그 결과 비트선 BL1의 전위는 제4도 G에 도시한 것과 같이 예비충전 레벨인 V_prc에서 참조전위 레벨인 V_ref로 변화된다.

선택되어질 워드선 WL1의 선택타이밍과 더미워드선 DWL1의 선택타이밍은 실질적으로 같아지게 된다. 그러므로 동시에 데이타선

에 속해 있는 리드하고자 하는 메모리셀 ML1에 있는 캐패시터 C_M이 워드선 WL1이 고레벨로 되는 것에 따라 미리 예비충전에 의하여 고레벨인 V_prc의 전위로 되어 있던 데이타선

에 접속된다. 지금 메모리셀 ML1의 캐패시터 C_M에 미리 기억시켜둔 데이타가 ˝0˝이었다고 하면, 워드선 WL1이 선택되었을 때에 비트선

에 나타나는 리드전압 VR1은 제4도 G에 도시한 것과 같이 하강하게 된다. 반대로 미리 기억시켜 두었던 데이타가 ˝1˝이었을때 비트선

의 전위는 실질적으로 예비충전 레벨 V_prc로 부터 변화하지 않는다.

후의 설명에서 명백하게 되는 것과 같이, 더미 메모리셀 DS1의 캐패시터 C1에 미리 주어져 있는 전압은 V_CC/2이기 때문에, 참조전원 V_ref는 실질적으로 예비충전 레벨 V_prc와 VR1의 중간치의 값으로 된다.

센스 앰프 제어신호는 워드선 WL1과 더미워드선 DWL1이 고레벨로 된 후에 제4도 D에 도시한 것과 같이 고레벨로 된다. 이에 의하여 제3도에 도시한 센스앰프의 전원스위치 T15가 도통상태로 되어 센스앰프 SA1의 센스 동작이 개시된다. 센스동작이 개시되면 제4도 G에 도시한 것과 같이, 데이타선

는 급속히 저레벨로 된다. 한편, 데이타선 BL1은 초기 센스동작의 관계로 그 레벨이 약간 하강된다. 즉 본질적인 것은 아니지만 센스동작은 개시한 직후에 센스앰프 SA1을 구성하는 한쌍의 MOSFET T6과 T7은 한쌍의 비트선 BL1과

사이의 전위차가 충분히 확대되어 있지 않으므로 명확하게 ON, OFF 상태로 되어 있지 않다. 그러므로 고레벨로 되어야할 비트선에서의 전하가 센스앰프 SA1을 통해서 바람직하지 못하게 방전된다. 이와 같이 바람직하지 못한 방전은 한쌍의 비트선 사이의 전위차의 증폭에 의하여 한쌍의 MOSFET T6과 T7의 ON, OFF 상태가 정확하게 결정되게 되면 이에 따라 정지된다. 이러한 비트선의 원치않은 전압강하를 보상하기 위하여 액티브 리스토어회로 AR1이 설치되어 있다. 액티브 리스토어회로 AR1에 있는 부스트용 캐패시터 CB1과 CB2의 각각에는 컷용 MOSFET T11과 T13을 통하여 비트선 BL1과

의 전위가 주어진다.

특별히 한정되는 것은 아니지만, 리스토어신호

res와 더미워드선 DWL2는 각각 제4도 E에 도시한 것과 같이 센스앰프 제어신호

PA의 상승이 있은 뒤, 거의 동시에 상승하게 된다.

부스트용 캐패시터 CB1은 그의 제1의 전극이 비트선 BL1의 고레벨에 따라 미리 고레벨로 되어 있기 때문에 부스트 작용을 갖는다. 그러므로 부스트용 캐패시터 CB1의 제1의 전극의 전위는 리스토어신호

res가 발생하게 되면 그에 따라서 전원전압 Vcc를 초과할 정도의 고레벨로 된다. MOSFET T8은 부스트용 캐패시터 CB1을 통하여 가해지는 부스트 전압에 의하여 충분히 ON 상태로 된다. 그 결과 비트선 BL1의 전위는 제4도 G에 도시한 것과 같이 거의 전원전압에 가까운 레벨까지 회복된다.

이에 대하여 부스트용 캐패시터 CB2는 그의 제1의 전극이 비트선

의 저레벨에 의하여 저레벨로 되어 있기 때문에 실질적으로 부스트작용을 하지 못한다. MOSFET T9의 게이트 전위는 리스토어신호가 발생되어도 실질적으로 변화하지 않고 저레벨인 채로 있다. 그러므로 비트선

의 전위는 제4도 G에 도시한 것과 같이 저레벨인 채로 있게 된다.

더미 메모리셀 DS2에 있는 MOSFET T2는 더미워드선 DWL2가 제4도 E에 도시한 것과 같이 고레벨로 되면 이에 따라 도통상태로 된다. 그 결과 더미 메모리셀 DS2에 있는 캐패시터 C2는 거의 0볼트에 가까운 비트선 BL1의 저레벨에 의하여 방전된다. 그 결과 캐패시터 C2의 전위(제1도의 노드 B)는 제4도 I에 도시한 것과 같이 변화된다. 또, 캐패시터 C1이 전위(노드 A)는 제4도 H에 도시한 것과 같이 변화된다.

더미워드선 DWL1, 센스앰프 제어신호 _pa, 더미워드선 DWL2, 원하는 메모리셀에 대응하는 워드선, 리스토어신호

res의 각각은

신호가 제4도 A에 도시한 것과 같이 상승하게 되면 그에 따라 하강하게 된다. 이와 동시에 예비충전회로

pc가 상승하게 되므로서 다음 센스동작의 준비가 이루어진다.

더미셀 단락신호

는 특별히 한정되는 것은 아니지만 제4도 B에 도시한 것과 같이 데이타 리드가 완료된 후, 더미워드선 DWL1과 DWL2가 저레벨로 하강한 다음에

신호의 상승에 동기되어 고레벨로 상승하게 된다. 더미 메모리셀 DS1과 DS2사이의 단락용 MOSFET T3은 신호

가 고레벨로 되는 것에 의하여 도통상태로 된다. 이에 따라서 더미 메모리셀 DS1과 DS2에 있는 캐패시터 C1과 C2가 단락된다. 캐패시터 C1과 C2의 각각은 미리 MOSFET T1과 T2가 도통상태로 되어 있을때에 비트선 BL1과

의 레벨에 따라서 각각 전원전압 V_CC에 가까운 고레벨과 0볼트에 가까운 저레벨로 충전되어 있다. 그러므로 MOSFET T3이 도통상태로 되면 각 캐패시터 C1과 C2에는 꼭 1/2Vcc의 전압으로 예비충전한 것과 같은 전하가 축적된다.

이상과 같은 사이클을 반복하므로서 선행하는 리드사이클에 의하여 항상 더미셀의 캐패시터에는 Vcc의 절반에 해당하는 전압으로 예비충전을 한 것과 같은 전하가 보유된다. 다시 말하면 메모리 캐패시터의 절반의 용량을 갖는 더미셀, 즉 절반 크기의 더미셀을 Vcc로 예비충전한 것과 같은 동일한 결과가 된다.

제5도는 상기 더미셀 부분의 구체적인 레이아우트 도면이고 제6도와 제7도는 각각 제5도에서 상기 a-a'와 b-b'에 따라 절단하였을때의 단면도이다. 특별히 한정되는 것은 아니지만 본 실시예의 디바이스는 선택산화 기술, 다결정실리콘층을 이용하는 자기정합(self alignment)에 의하여 제조되고 있다.

제5도 내지 제7도에서 (1a)와 (1b)는 제2층의 다결정실리콘층에 의하여 형성된 더미워드선, (2)는 LOCOS 산화막, (3)은 캐패시터의 한쪽의 전극을 형성하는 제1층의 다결정실리콘층, (4a)와 (4b)는 데이타선을 형성하는 알루미늄층, (5)는 확산층 또는 능동영역, (6)은 확산층과 알루미늄의 데이타선과의 접촉부분, (7)은 단락용 MOSFET T3의 게이트전극을 형성하는 제2층의 다결정실리콘층이다.

즉, P형 단결정실리콘층으로 된 반도체기판(100)의 주면중에서 능동역역(5)가 형성되어 있지 않는 표면에는 비교적 두께가 두꺼운 필드 산화막(2)가 형성되어 있다. 제5도에서 능동영역(5)의 패턴은 파선으로 표시되어 있다. 능동영역(5)를 형성하고자 하는 반도체(100)의 표면에는 MOSFET의 게이트 절연막과 각종 캐패시터의 유전체막을 구성하게 되는, 두께가 얇은 절연막(101)이 형성되어 있다. 필드 절연막(2)와 절연막(101)의 위면에는 제5도에서 1점쇄선에 의해 표시된 패턴인 제1층의 다결정실리콘(3)이 형성되어 있다. 다결정실리콘층(3)의 표면에는 그것을 산화시키므로서 얻어진 절연막, 즉 얇은 산화막(102)가 형성되어 있다. 반도체기판(100)의 위면에는 제5도에서 실선으로 표시된 패턴을 갖는 제2층의 다결정실리콘층(1a),(1b), 그리고 (7)이 형성되어 있다. 반도체기판(100)의 표면에서 능동영역(5)가 되는 부분중에서 제1층과 제2층의 다결정실리콘층으로 덮혀져 있지 않은 부분의 표면에는 MOSFET들의 소오스와 드레인영역이 되는 N형 반도체영역(103a) 내지 (103b)가 형성되어 있다. 이들의 N형 반도체 영역은 제1층과 제2층의 다결정실리콘층을 불순물을 도입하기 위한 마스크로서 이용하여, 불순물 이온주입법에 의하여 형성된다.

반도체기판(100)의 주표면에는 또 층간절연막이 되는 실리콘산화막(104)가 형성된다. 실리콘산화막(104)의 위에는 제5도에서 2점쇄선으로 도시된 패턴인 알루미늄 배선층(4a)와 (4b)가 형성되어 있다. 이 알루미늄 배선층(4a)와 (4b)의 각각은 실리콘산화막(104)와 산화막(101)에 형성된 접촉구멍(6)을 거쳐서 N형 반도체영역들과 전기적으로 접속되어 있다.

본 실시예에서 각 더미 메모리셀에 있는 캐패시터와 각 메모리셀에 있는 캐패시터와 마찬가지로 제1층의 다결정실리콘층(3), 그 밑에 있는 얇은 산화막(101), 다결정실리콘층(3)에 전원전압 Vcc가 인가되어 있을때에 반도체기판(100)의 표면에 유기되는 반전층(도면에는 도시되어 있지 않음)으로 구성된다.

[실시예 2]

제8도는 본 발명의 제2실시예에 따른 다이나믹 메모리장치의 더미 메모리셀의구체적인 회로도이다. 제8도에서 T4와 T5는 리드용의 N채널 MOSFET이고, 1/2Vcc는 전원전압 Vcc의 절반의 전위가 공급되는 전원 공급선을 표시한다.

본 실시예의 더미 메모리셀 DS1과 DS2, 그리고 이들 더미 메모리셀에 있는 캐패시터 C1과 C2를 단락시키기 위한 MOSFET T4와 T5로 구성된 단락회로는 메모리의 콜드 스타트가 가능하게 설계되어 있다. 또한 도시되지 않은 센스앰프는 제1실시예에서와 동일한 것이 되게 한다. 그러므로 센스앰프와 타이밍도는 앞서의 제3도와 제4도를 참조하면 된다.

이상의 도면을 기초로 해서 본 발명의 메모리장치의 동작에 대한 설명을 하겠지만 본 실시예의 동작은 앞서의 제1실시예와 거의 동일하기 때문에 동작에 차이가 있는 부분에 대해서만 자세하게 설명한다. 전원을 넣을때에는 1/2Vcc의 전원공급선에 의하여 분리된 단락용 MOSFET T4와 T5를 통하여 더미 캐패시터 C1과 C2에 전압이 인가된다.

신호의 하강에 동기되어 리드동작이 개시된다. 2번째 이후의 리드동작에서, 앞서의 리드동작에 의하여 제8도의 더미 캐패시터 C1과 C2에는 1/2Vcc로 예비충전을 한 것과 같은 전하가 분배되어 있기 때문에 1/2V_CC전원 공급선에는 사실상 거의 전류가 흐르지 않는다.

1/2V_CC전원 공급선에 공급되는 1/2V_CC레벨의 전안은 도시하지 않았지만, 전원 전압 V_CC를 공급받아서 1/2V_CC전압을 발생하는 전압발생회로에 의하여 형성된다. 전압발생회로는 특별히 제한을 받는 것은 아니지만 메모리의 외부단자의 수가 증가하는 것을 막기 위하여 제1도의 실시에에서 설명한 여러가지 회로와 함께 반도체기판이에 형성된다. 전압발생회로는, 예를들면 전원단자와 접지단자 사이에 직렬접속된 저항소자로 구성되는 전압분배 회로와 이 전압분배회로의 출력을 받아들이는 소오스 플로워 동작의 MOSFET로 된 임피던스 변환회로에 의하여 구성할 수가 있다.

또한 충분히 낮은 임피던스를 갖는 전압발생회로가 필요하게 될때에는 그에 따라 임피던스변환회로를 구성하는 MOSFET의 크기를 크게 할 필요가 있다.

본 실시예에 의하면, 메모리의 통상의 동작 사이클에서 필요로 하는 1/2V_CC레벨인 예비충전레벨은 실질적으로 MOSFET T4와 T5에 의해 더미 캐패시터 C1과 C2를 단락하는 것에 의하여 얻어진다. 그렇기 때문에 메모리의 통상 동작 사이클에서 전압발생회로의 구동능력은 거의 필요로 하지 않는다. 전압발생회로는 전원이 ON된 다음부터 메모리가 동작을 개시할때까지의 비교적 긴기간 동안에 각 더미 캐패시터를 1/2V_CC레벨로 예비충전을 할 수 있는 구동능력만 갖고 있으면 된다. 그러므로 전압발생회로는 비교적 높은 출력 임피던스를 갖고 있어도 상관없다. 즉, 전압발생회로에 있는 MOSFET는 비교적 작은 크기인 것으로 만들어도 무방하다.

제9도는 상기 제8도에 대응하는 더미셀의 평면 레이아우트 도면이다. 제9도에서 (1)∼(7)은 제5도에 도시한 것과 마찬가지 부분이고, (8)은 1/2V_CC공급용의 반도체 배선이 되는 확산층을 표시한다.

즉, 제9도에서 능동영역(5)는 점선으로 표시한 것과 같은 패턴으로 되어 있다. 제2층의다결정실리콘층(7a)와 (7b)에는 더미셀의 단락신호

가 공급된다. 이 다결정실리콘층(7a)와 (7b)에 의하여 그 사이에 끼워진 반도체 표면부분에는 제1층의 폴리실리콘층(3a)와 (3b)가 형성되지 않는다. 그러므로 그 표면부분에 있는 능동영역(5)에는 N형 반도체층(8)이 형성되어 있다.

본 실시예에 따르면 각각의 비트선을 구성하고 있는 알루미늄층(4a)와 (4b)는 두면에 도시하지 않은 메모리 어레이의 비트선을 구성하는 알루미늄층과 연결되며, 또한 이들 알루미늄층과 동일한 간격을 두게 배치된다. 더미 캐패시터 C1과 C2의 각각은 제9도에 도시한 것과 같이 그 주요 부분에 야구에서 홈베이스와 비숫한 패턴으로 도시되어 있다. 이 주요부분의 패턴은 도면에 도시하지 않은 메모리셀의 패턴과 실질적으로 같게 되며, 또한 동일한 크기가 되게 한다.

본 출원에서 개시된 발명중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 다음과 같다.

상보 데이타선에 결합된 한쌍의 풀 사이즈 더미셀을 단락시키는 구성으로 하였기 때문에 메모리 캐패시터와 더미 캐패시터를 동일한 크기로 할 수가 있다. 이에 으히아여 제조공정의 산포에 관계없이 양쪽의 캐패시터의 용량오차가 감소한다. 그 결과, 보다 미세한 크기의 메모리장치를 제공할 수 있게 된다.

앞서의 리드동작에서 충전된 더미셀안에 있는 캐패시터의 전하가 다음의 리드동작을 하기 위한 예비충전 동작에서 이용되기 때문에, 비트선을 예비충전하고 데이타를리드한 다음 그 더밋ㄹ을 일제히 1/2V_CC로 방전시키는 방법과 비교하였을때, 소비전력이 적은 메모리장치를 제공할 수가 있다.

셈스앰프의 응답은 비트선의 예비충전레벨을 V_CC로 하기 때문에 늦어지지 않는다. 그러므로 1/2V_CC로 비트선을 예비충전을 하는 것에 비하여 고속으로 리드를 실현할 수가 있다.

메모리셀과 더미셀의 크기가 실질적으로 서로 동일하게 되어 있기 때문에 설계의 최저치수를 메모리셀을 기준으로 정할 수 있으므로 고집적도의 메모리의 설계가 용이하게 된다. 즉 절반 크기의 더미를 사용하 경우, 더미셀을 메모리셀과 닮은 꼴의 형상으로 하고자 할때에은 최저치수를 더미셀에 의하여 결정된다. 그러므로 메모리셀은 보다 큰 크기로 하는 것이 필요하게 되어 집적도가 낮아지게 돈다. 일반적으로 메모리셀과 동일한 최저치수를 적용할 수 있도록 더미셀의 형상을 연구하고 있지만 이와 같은 연구가 잘되었다고 하더라도 메모리셀과 동일한 공정 산포가 되게 하기는 대단히 어렵다.

더미셀의 용량의 산포, 즉 메모리셀과의 용량의 차가 적기 때문에 이와 같은 오차에 의한 여유를 고려할 필요가 없으므로 데이타의 고속의 리드가 가능하게 된다.

풀 사이즈 더미셀의 예비충전, 즉 2개의 더미셀을 단락시켜서 절반씩의 전하를 분배하는 동작을 ˝1˝상태 메모리셀의 리드토어 동작의중간에 시행되게 했으므로 여분의 시간을 필요로 하지 않는다. 그러므로 고속의 리드가 가능하게 한 메모리장치를 제공할 수 있게 된다.

더미셀에 1/2V_CC의 전압을 항상 공급하는 시스템이 되게 하므로서, 전원을 넣었을때 더미셀의 초기 설정하기 위한 여분의 리드사이클(더미사이클)을 필요로 하지 않기 때문에, 전원을 ON시킨 후 즉시 정상동작을 할수 있게 한 다이나믹 메모리장치를 제공할 수가 있다.

쌍을 이루는 상보 비트선에 결합된 한쌍의 더미 캐패시터의 단락에 의하여 1/2V_CC만큼의 예비충전레벨이 형성되기 때문에 정상동작을 할때(전원을 넣은 후 2번째 이후의 리드사이클)의 리드에 있어서 1/2V_CC전원의 공급선에는 거의 전류가 흐르지 않는다. 그러므로 이 1/2V_CC급전회로와 배선의 점유면적을 줄일 수가 있다. 또한, 마찬가지 이유에 의하여 더미셀의 초기상태 설정을 하기 위한 전류가 거의 흐르지 않으므로, 이와 같은 간헐적인 전류로 인한 전원공급선의 전위변동등의 문제가 없는 메모리장치를 제공할 수 있다.

제9도에 도시한 것과 같이 더미셀의 레이아우트를 메모리셀과 거의 동일하게 할 수 있고 제조공정의 산포를 최소한도로 억제할 수가 있다. 즉 제5도의 예에서는 레이아우트의 관계상 할 수 없이 대응하는 더미셀이 비스듬히 배치되었으므로 그 형상이 메모리셀과 현저하게 다르게 된다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다. 예를들면 메모리셀에 홈을 형성하여 그 홈 측면에 MOS 용량을 이용하는 형식의 다이나믹 메모리 등에도 이용된다. 또한 제조공정의 산포에 의한 영향을 작게 하기 위해서는 더미셀에 있는 캐패시터 C1및 C2와 메모리셀에 있는 캐패시터 C_M은 서로 같은 구조로 하는 것이 바람직하다. 예를 들면 이러한 모든 캐패시터는 MOS 캐패시터인 것이다.

이상의 설명에서는 주로 본 발명자들에 의해서 이루어진 발명을 그 배경이었던 이용분야인 MOS 다이나믹형 반도체 메모리장치에 대하여 설명하였지만 그것에만 한정되는 것이 아니고, 예를 들면 스위치 캐패시터 필터등에도 적용된다. 본 발명은 적어도 다수개의 캐패시터를 결합하는 것에 의하여 초기상태를 설정하는 장치에 적용된다.

Claims

반도체기판위에 연장되어 있는 2개의 비트선(BL1,
), 상기 비트선에 결합되고, 그 각각이 전하의 형태로 정보를 유지하는 캐패시터(C1, C2)를 갖는 다수개의 메모리셀, 상기 반도체기판위에서 상기 비트선과 교차하도록 연정되어 있는 2개의 선(DWL1, DWL2), 상기 비트선중의 1개(BL1)과 제1의 캐패시터(C1)사이에 접속되고, 상기 선중의 제1의 선(DWL1)에 의해 제어되는 제1의 스위칭소자(T1), 상기 비트선중의 또다른 1개(
)과 제2의 캐패시터(C2)사이에 접속되고, 상기 선중의 제2의 선(DWL2)에 의해 제어되는 제2의 스위칭소자(T2)와 상기 제1 및 제2의 캐패시터(C1, C2)사이에 접속된 제3의 스위칭 소자(T3)을 포함하는 다이나믹 메모리에 있어서, 상기 제1 및 제2의 캐패시터(C1, C2)는 상기 2개의 선(DWL1, DWL2)사이에 배치되는 다이나믹 메모리.
특허청구의 범위 제1항에 있어서, 상기 제3의 스위칭소자(T3)은 이 소자가 ON상태일때 상기 제1 및 제2의 캐패시터(C1, C2)는 단락시키도록 상기 캐패시터 사이에 접속되는 다이나믹 메모리.
특허청구의 범위 제1항에 있어서, 상기 제3의 스위칭소자(T3)은 상기 제1의 캐패시터(C1)과 기준전위선 사이에 마련된 제1의 스위치, 상기 제2의 캐패시터(C2)와상기 기준전위선 사이에 마련된 제2의 스위치를 포함하고, 상기 제1 및 제2의 스위치의 스위칭은 동기되는 다이나믹 메모리.
제1의 기간동안 각각의 전극전압이 제1의 기준전압으로 되는 것에 의해 각각의 기준전하가 주어지는 제1 및 제2의 캐패시터, 상기 제1의 캐패시터에 직렬로 접속되고, 상기 제1의 기간이 끝난후 제2의 기간동안 ON상태로 되며, 상기 제2의 기간이 끝난후 제3의 기간동안에도 ON상태로 되는 제1의 스위칭소자, 상기 제1의 스위칭소자가 상기 제2의 기간동안 ON 상태로 될때 상기 기준전하가 대응하는 제1의 기준전위가 상기 제1의 캐패시터에 의하여 주어지는 제1의 노드, 상기 제1의 노드와 쌍을 이루며 형성되고, 검출된 전위가 적어도 상기 제2의 기간동안 주어지는 제2의노드, 상기 제1 및 제2의 노드에 상기 제3의 기간동안 상보 레벨의 전위를 공급하는 제1의 회로, 상기 제2의 노드에 상기 제2의 캐패시터와 함께 직렬로 접속되고, 상기 제3의 기간동은 ON 상태로 되는 제2의 스위칭소자, 상기 제1의 기준전압과 같은 제2의 기준전압이 주어지는 제3의 노드와 상기 제1 및 제2의 캐패시터와 상기 제3의 노드사이에 마련되고, 상기 제3의 기간이 끝난후 제4의 기간동안 상기 제3의 노드에 상기 제1 및 제2의 캐패시터를 접속시키는 스위칭회로를 포함하는 다이나믹 메모리에 있어서, 상기 제1 및 제2의 캐패시터 전극 사이의 전압은 상기 스위칭회로의 동작에 의해 상기 제1의 기준전압으로 설정되는 다이나믹 메모리.
특허청구의 범위 제4항에 있어서, 예비충전회로가 상기 제1 및 제2의 노드를 상기 제1의 기간동안 동일한 전위로 예비충전하도록 마련되는 다이나믹 메모리.
특허청구의 범위 제5항에 있어서, 상기 제1의 스위칭소자는 상기 제1의 노드와 상기 제1의 캐패시터 사이에 설치되고, 상기 제2의 스위칭 소자는 상기 제의 노드와 상기 제2의 캐패시터 사이에 설치되는 다이나믹 메모리.
특허청구의 범위 제6항에 있어서, 상기 제1 및 제2의 캐패시터는 서로 같은 용량치를 갖는 다이나믹 메모리.
특허청구의 범위 제7항에 있어서, 다수개의 메모리셀은 그 각각이 제3의 캐패시터와 상기 제2의 노드 사이에 마련된 제3의 스위칭소자와 상기 제3의 캐패시터를 갖고, 검출된 전위는 상기 메모리셀에서 상기 제2의 노드로 공급되는 다이나믹 메모리.
특허청구의 범위 제8항에 있어서, 상기 제1의 회로는 검출된 상기 전위와 상기 제1 및 제2의 노드에 공급될 상기 제1의 기준전위 사이의 전위차를 증폭하는 센스앰프를 포함하는 다이나믹 메모리.
특허청구의 범위 제9항에 있어서, 상기 제1, 제2, 제3의 캐패시터는 서로 같은 용량치를 갖는 다이나믹 메모리.
특허청구의 범위 제9항에 있어서, 상기 제1, 제2, 제3의 스위칭소자는 절연게이트 전계효과 트랜지스터로 되는 다이나믹 메모리.
특허청구의 범위 제9항에 있어서, 상기 스위칭회로는 상기 제1의 캐패시터와 상기 제3의 노드 사이에 마련된 제4의 스위칭소자, 상기 제2의 캐패시터와 상기 제3의 노드 사이에 마련된 제5의 스위칭 소자를 포함하는 다이나믹 메모리.
특허청구의 범위 제12항에 있어서, 상기 예비충전회로는 전원단자와 상기 제1의 노드 사이에 마련된 제6의 스위칭소자, 상기 전원단자와 상기 제2의 노드 사이에 마련된 제7의 스위칭소자를 포함하는 다이나믹 메모리.
특허청구의 범위 제13항에 있어서, 상기 예비충전회로는 제1 및 제2의 노드 사이에 마련된 제8의 스위칭소자를 포함하는 다이나믹 메모리.
특허청구의 범위 제12항에 있어서, 액티브 리스토어회로는 상기 제1 및 제2의 노드에 접속되는 다이나믹 메모리.
반도체기판위에 서로 평행하게 연장되어 있는 1쌍의 제1및 제2의 비트선, 상기 제1 및 제2의 비트선에 접속되고, 그 각각이 전하의 형태로 정보를 유지하는 캐패시터를 갖는 다수개의 메모리셀, 상기 반도체 기판위에서 상기 제1 및 제2의 비트선과 교차하는 방향으로 연장되고 그 선중의 1개가 상기 다수개의 메모리셀중 1개를 선택하는 타이밍과 동일한 타이밍에서 선택레벨로 되고, 나머지 선 1개가 상기 선행한 선택선이 선택된 후에 선택되는 제1 및 제2의 선택선, 상기 반도체기판위에서 상기 제1의 선택선과 상기 제2의 선택선 사이에 마련되고, 회로의 접지전위보다는 크고 상기 회로의 전원 전위보다는 작은 기준전위가 주어지는 기준전위선, 상기 반도체기판위에서 상기 제1의 선택선과 상기 기준전위선 사이에 마련된 제1의 캐패시터, 상기 반도체기판위에서 상기 제2의 선택선과 상기 기준전위선 사이에 마련된 제2의 캐패시터, 상기 제1의 비트선과 상기 제1의 캐패시터의 제1의 전극사이에 마련되고, 그 스위치동작이 상기 제1의 선택선에 의해 제어되는 제1의 스위칭소자, 상기 제2의 비트선과 상기 제2의 캐패시터의 제1의 전극사이에 마련되고, 그 스위칭동작이 상기 제2의 선택선에 의해 제어되는 제2의 스위칭소자, 상기 제1의 캐패시터의 상기 제1의 전극과 상기 기준전위선 사이에 마련된 제3의 스위칭소자와 상기 제2의 캐패시터의 상기 제1의 전극과 상기 기준전위선 사이에 마련되고, 그 스위칭동작이 상기 제3의 스위칭소자의 스위칭동작과 동기되어 제어되는 제4의 스위칭소자를 포함하는 다이나믹 메모리.
특허청구의 범위 제3항에 있어서, 접지전위보다는 크고 메모리에 공급된 전원전위보다는 작은 기준전위를 기준전위선에 공급하는 수단을 갖는 다이나믹 메모리.
특허청구의 범위 제17항에 있어서, 상기 비트선은 평행인 다이나믹 메모리.
특허청구의 범위 제17항에 있어서, 상기 메모리셀내에 있는 상기 캐패시터와 같은 상기 제1 및 제2의 캐패시터의 용량치는 서로 같은 다이나믹 메모리.
특허청구의 범위 제19항에 있어서, 상기 선중 1개는 상기 메모리셀중 1개를 선택할때와 동시에 선택되고, 그 나머지는 그후에 선택되는 다이나믹 메모리.
특허청구의 범위 제20항에 있어서, 제1 및 제2의 선이 각각 선택되고, 앰프가 동작한 후 제3의 스위칭소자가 ON상태로될때, 제1 및 제2의 캐패시터에 기억될 상보 레벨의 전위를 발생하기 위한 앰프를 갖는 다이나믹 메모리.
특허청구의 범위 제2항에 있어서, 상기 비트선은 평행인 다이나믹 메모리.
특허청구의 범위 제22항에 있어서, 상기 메모리셀내에 있는 상기 캐패시터와 같은 상기 제1 및 제2의 캐패시터의 용량치는 서로 같은 다이나믹 메모리.
특허청구의 범위 제23항에 있어서, 상기 선중 1개는 상기 메모리셀중 1개를 선택할때와 동시에 선택되고, 그 나머지는 그후에 선택되는 다이나믹 메모리.
특허청구의 범위 제24항에 있어서, 제1 및 제2의 선이 각각 선택되고, 앰프가 동작한 후 제3의 스위칭소자가 ON상태로될때, 제1 및 제2의 캐패시터에 기억될 상보 레벨의 전위를 발생하기 위한 앰프를 갖는 다이나믹 메모리.
특허청구의 범위 제2항에 있어서, 상기 메모리셀내에 있는 상기 캐패시터와 같은 상기 제1 및 제2의 캐패시터의 용량치는 서로 같은 다이나믹 메모리.
특허청구의 범위 제26항에 있어서, 상기 선중 1개는 상기 메모리셀중 1개를 선택할때와 동시에 선택되고, 그 나머지는 그후에 선택되는 다이나믹 메모리.
특허청구의 범위 제27항에 있어서, 제1 및 제2의 선이 각각 선택되고, 앰프가 동작한 후 제3의 스위칭소자가 ON상태로될때에, 제1 및 제2의 캐패시터에 기억될 상보 레벨의 전위를 발생하기 위한 앰프를 갖는 다이나믹 메모리.