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KR930007560B1 - 출력회로 - Google Patents

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KR930007560B1
KR930007560B1 KR1019900015892A KR900015892A KR930007560B1 KR 930007560 B1 KR930007560 B1 KR 930007560B1 KR 1019900015892 A KR1019900015892 A KR 1019900015892A KR 900015892 A KR900015892 A KR 900015892A KR 930007560 B1 KR930007560 B1 KR 930007560B1
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KR
South Korea
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signal
mos transistor
transistor
circuit
gate
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KR1019900015892A
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KR910008959A (ko
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마사지 우에노
구미 오후사
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
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Publication date
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Abstract

내용 없음.

Description

출력회로
제1도는 본 발명의 출력회로의 1실시예에 따른 구성을 나타낸 회로도.
제2도는 상기 실시예회로의 일부를 구체적으로 나타낸 회로도.
제3도는 상기 실시예회로의 일부를 구체적으로 나타낸 회로도.
제4도는 제5도는 각각 종래 회로의 회로도.
* 도면의 주요부분에 대한 부호의 설명
11,15,29 : npn형 바이폴라 트랜지스터 12 : 신호출력노오드
13 : 신호입력노오드 14,20 : 인버터
16,18,21,24,27 : N챈널 MOS트랜지스터 17 : 풀다운회로
19 : 검출회로 22,23,26 : P챈널 MOS트랜지스터
25,28 : CMOS인버터
산업상의 이용분야
본 발명은 버스드라이버용 집접회로 등에 내장되는 출력회로에 관한 것으로, 특히 바이폴라 트랜지스터와 MOS트랜지스터를 혼재(混載)한 Bi-MOS형 집접회로내에 형성되는 출력회로에 관한 것이다.
종래의 기술과 그 문제점
TTL(Transistor-Transistor-Logic)레벨의 신호를 출력하는 Bi-MOS형 출력회로는 출력단의 바이폴라 트랜지스터를 MOS트랜지스터를 이용해서 도통제어하는 바, 그 종래의 구성이 제4도에 도시되어 있다. 이 출력회로에서는, 신호입력노오드(41)에 공급되는 입력신호(IN)가 "H"레벨인 때에는 N챈널 MOS트랜지스터(42)가 온되어, 저항(43)을 매개해서 전원전위(Vcc)로부터 쇼트키접합형 npn형 바이폴라 트랜지스터(44)로 베이스전류가 공급되고, 이후 이 크랜지스터(44)가 온됨으로써 신호출력노오드(45)가 접지전위(GND)로 방전되어 이 신호출력노오드(45)의 신호(OUT)가 "L"레벨로 설정되게 된다.
한편, 입력시니호(IN)가 "L"레벨인 때엔는 상기 MOS트랜지스터(42)가 오프되고, 이때 상기 저항(43)을 매개해서 전원전위(Vcc)로부터 npn형 바이폴라 트랜지스터(46)로 베이스전류가 공급되며, 이후 이 트랜지스터(46)가 온됨으로써 신호출력노오드(45)가 전원전위(Vcc)에 의해 충전되어 신호(OUT)가 "H"레벨로 설정되게 된다.
도면중의 풀다운회로(47)는 트랜지스터(42)가 오프되어 트랜지스터(44)의 베이스가 전위적으로 부유상태로 되는 경우에 트랜지스터(44)의 베이스전위를 접지전위(GND)로 방전시켜 이 트랜지스터(44)를 신속하게 오프시키기 위해 설치되어 있다.
그런데, 상기 조래의 출력회로에 있어서, 신호(OUT)를 "L"레벨로 설정하는 경우의 출력싱크전류능력을 향상시키기 위해서는 트랜지스터(44)의 베이스전류를 증가시키면 좋고, 또한 이를 위해서는 저항(43)의 값을 낮추면 좋다. 따라서, 이 회로에서는 출력전류의 능력에 비례해서 소비전력이 증가하게 된다. 한편, 집적회로 패키지의 리이드 등에는 인덕턴스성분이 존재하고 있어서, 이 회로에 의해 상기 인턱턴스성분과 용량성분을 포함하는 부하를 구동하는 경우 출력파형에 링깅(ringing)이 생길 우려가 있다. 그러나, 바이폴라형의 트랜지스터(44)는 신호(OUT)가 OV부근에서는 비선형특성을 나타내고 고저항상태로 되기 때문에, 출력에 생기는 링깅을 이 트랜지스터(44)로 충분히 흡수시킬 수 있다. 즉, 이 출력회로는 출력파형에 링깅이 발생하기 어렵다는 이점이 있다.
제5도는 상기와는 다른 종래의 출력회로의 구성을 나타낸 도면으로, 이 출력회로에서는 신호입력노오드(51)에 공급되는 입력신호(IN)가 "L"레벨인 때는 인버터(52)의 출력이 "H"레벨로 되어, npn형 바이폴라 트랜지스터(53)가 온됨으로써 신호출력노오드(54)가 전원전위(Vcc)에 의해 충전되어 신호(OUT)가 "H"레벨로 설정된다.
한편, 입력신호(IN)가 "H"레벨인 때에는 N챈널 MOS트랜지스터(55)가 온되어 신호출력노오드(54)로부터 npn형 바이폴라 트랜지스터(56)로 베이스전류가 공급되고, 이후 이 트랜지스터(56)가 온되어 신호출력노오드(54)가 접지전위(GND)로 방전된다. 또, 입력신호(IN)가 "H"레벨인 때에는 N챈널 MOS트랜지스터(57)도 온되므로, 이 MOS트랜지스터(57)를 매개해서 신호출력노오드(54)가 접지전위(GND)로 방전되게 된다. 따라서, 신호출력노오드(54)의 신호(OUT)는 2개의 트랜지스터(56, 57)에 의한 전류경로에 의해 "L"레벨로 방전되게 된다.
도면중의 풀다운회로(58)는 제4도에 도시된 회로의 경우와 마찬가지로 트랜지스터(56)의 베이스가 전위적으로 부유상태로 되는 경우에 그 베이스전위를 접지전위(GND)로 방전시켜서 트랜지스터(56)를 신속하게 오프시키기 위해 설치되어 있다.
이 제5도의 종래 회로에서는, 신호(OUT)를 "L"레벨로 설정하는 경우에는 바이폴라 트랜지스터(56)와 MOS트랜지스터(57)로 이루어진 2개의 전류경로에 의해 전류가 싱크(sink)된다. 또, 이 회로는 제4도의 회로와는 달리 전원전위(Vcc)와 접지전위(GND)간에는 정상적인 전류가 흐르지 않기 때문에, CMOS논리 집적회로와 동일한 저소비전력화를 도모할 수 있다. 게다가, 신호(OUT)를 "L"레벨로 설정하는 경우의 출력싱크전류능력을 향상시키기 위해서는 MOS트랜지스터(57)의 소자크기를 크게 하고 그 온저항값을 낮춤으로써 실현 할 수 있으므로, 제4도의 회로와 같이 소비전략이 증가될 염려는 없다.
그러나, 이 회로에서 인덕턴스성분과 용량성분을 포함하는 부하를 구동하는 경우, 신호(OUT)가 OV부근에서는 MOS트랜지스터(57)의 온저항이 작아지기 때문에, 출력에 생기는 링깅을 트랜지스터(56)에 흡수시킬 수 없게 된다. 즉, 이 출력회로의 경우에는 출력파형에 링깅이 발생하기 쉽다.
이와같이 종래의 출력회로에서는, 부하구동능력을 높이는 경우에 저소비전력화의 출력링깅의 발생억제라는 쌍방의 특성을 모두 만족시킬 수 없다는 결점이 있었다.
발명의 목적
본 발명은 상기와 같은 사정을 고려해서 이루어진 것으로, 부하구동능력을 높이는 경우에도 출력링깅의 발생을 억제할 수 있으면서 COMS논리집적회로 등의 저소비전력화를 실현할 수 있는 출력회로를 제공함에 그 목적이 있다.
발명의 구성
본 발명의 출력회로는, 신호입력노오드 및 신호출력노오드와, 이 신호출력노오드와 기준전위와의 사이에 콜랙터·에미터 사이가 삽입된 npn형 제1바이폴라 트랜지스터, 상기 신호출력노오드와 상기 바이폴라 트랜지스터의 베이스와의 사이에 소오스·드레인 사이가 삽입되고 상기 신호입력노오드의 신호에 따라 도통제어되느 N챈널의 제1MOS트랜지스터, 상기 신호출력노오드와 기준전위와의 사이에 소오드·드레인 사이가 삽입된 N챈널의 제2MOS트랜지스터 및, 상기 신호출력노오드의 신호가 하이레벨로부터 로우레벨로 변화하는 경우의 신호레벨천이시에는 상기 제2MOS트랜지스터가 비도통, 로우레벨로 된 후에는 도통되도록 제어하는 제어신호를 상기 제2MOS트랜지스터의 게이트에 공급하는 제어신호발생회로를 구비하여 구성되어 있다.
작용
상기와 같이 구성된 본 발명에 있어서는, 제어신호발생회로에 의해 신호출력노오드의 신호가 검출되어, 신호출력노오드의 신호가 하릴벨로부터 로우레벨로 변화하는 경우의 신호레벨천이시에는 제2MOS트랜지스터가 비도통상태로 되고, 로우레벨로 안정하게 된 후에는 제2MOS트랜지스터가 도통상태로 된다. 그에 따라, 출력에 링깅이 발생하기 쉬운 레벨천이시에는 제1바이폴라 트랜지스터만에 의해 신호출력노오드가 방전됨으로써, 출력에 발생하는 링깅이 이 제1바이폴라 트랜지스터에 의해 흡수되게 된다.
한편, 신호출력노오드의 신호가 로우레벨로 안정하게 된 후에는 제2MOS트랜지스터가 도통되기 때문에, 출력싱크전류능력을 향상시키기 위해 제2MOS트랜지스터의 소자크기를 크게 해서 그 온정항값을 낮춤으로써 싱크시의 부하구동능력을 높일 수 있게 된다.
[실시예]
이하, 도면을 참조해서 본 발명을 실시예에 따라 상세히 설명한다.
제1도는 본 발명의 출력회로를, 버스드라이버용 집적회로 등에 내장되고 바이폴라 트랜지스터와 MOS트랜지그터가 혼재한 Bi-MOS형 집적회로에 실시한 경우의 구성을 나타낸 회로도로서, 이 제1도에 있어서 정극성의 전원전압(Vcc)에는 npn형 바이폴라 트랜지스터(11)의 콜랙터가 접속되어 있고, 이 트랜지스터(11)의 에미터는 신호출력노오드(12)에 접속되어 있으며, 더욱이 이 트랜지스터(11)의 베이스에는 신호입력노오드(13)의 신호(IN ; 이하, 입력신호라 칭함)가 인버터(14)를 매개해서 공급된다. 상기 신호출력노오드(12)에는 npn형 바이폴라 트랜지스터(15)의 콜렉터가 접속되어 있고, 이 트랜지스터(15)의 에미터는 접지전위(GND)에 접속되어 있다. 또, 상기 신호출력노오드(12)에는 N챈널 MOS트랜지스터(16)의 드레인이 접속되어 있고, 이 트랜지스터(16)의 소오스는 상기 트랜지스터(15)의 베이스에 접속되어 있으며, 상기 MOS트랜지스터(16)이 게이트에는 상기 신호입력노오드(13)의 신호(IN)가 공급된다. 또한 트랜지스터(15)의 베이스와 접지전위(GND) 사이에는 풀다운회로(17)가 접속되어 있는 바, 이 풀다운회로(17)는 상기 트랜지스터(15)가 온상태로부터 오프상태로 절환된 후에 그 베이스전위를 접지전위(GND)로 방전시키기 위해 설치되어 있는 것이다.
또한, 상기 신호출력노오드(12)에는 N챈널 MOS트랜지스터(18)의 드레인이 접속되어 있고, 이 트랜지스터(18)의 소오스는 접지전위(GND)에 접속되어 있으며, 이 트랜지스터(18)의 게이트에는 검출회로(19)로부터 검출신호가 공급된다. 이 검출회로(19)에는 상기 신호출력노오드(12)의 신호(OUT ; 이하, 출력신호라 칭함)와 신호입력노오드(13)의 신호(IN)가 공급되고 있는 바, 이 검출회로(19)는 신호출력노오드(12)의 신호(OUT)가 "H"레벨로부터 "L"레벨로 변화하는 경우의 신호레벨천이시에는 하이임피던스상태, 신호(OUT)가 "L"레벨로 안정하게 된 후에는 "H"레벨, 신호입력노오드(13)의 신호(IN)가 "L"레벨로부터 "H"레벨로 변화한 후에는 "L"레벨로 되는 제어신호를 발생시킨다.
다음에 상기와 같이 구성된 회로의 동작을 설명한다.
먼저, 입력신호(IN)가 "L"레벨이고 출력신호(OUT)가 "H"레벨로 안정하게 되어 있으며, 이 상태에서 입력신호(IN)가 "L"레벨로부터 "H"레벨로 변화했다고 가정하자. 입력신호(IN)가 "H"레벨로 변화하면, 인버터(14)의 출력은 "L"레벨로 변화하여 지금까지 온되어 있던 트랜지스터(11)가 오프상태로 된다. 한편, 입력신호(IN)가 "H"레벨로 됨으로써 MOS트랜지스터(16)가 온되어 지금까지 "H"레벨이던 신호출력노오드(12)로부터 이 MOS트랜지스터(16)를 매개해서 트랜지스터(15)로 베이스전류가 흐르게 된다. 따라서, 이후 트랜지스터(15)가 온되어 신호출력노오드(12)가 접지전위(GND)로 방전됨으로써, 지금까지 "H"레벨이던 출력신호(OUT)는 "L"레벨로 저하하게 된다.
한편, 출력신호(OUT)가 "H"레벨로부터터 "L"레벨로 저하하는 레벨천이시에 검출회로(19)의 출력단은 하이임피던스상태로 된다. 이 때문에, 트랜지스터(18)가 오프되므로, 출력신호(OUT)가 "H"레벨로부터 "L"레벨로 저하하는 레벨천이시에는 상기 바이폴라 트랜지스터(15)만에 의해 신호출력노오드(12)의 방전이 이루어지게 된다. 이때, 트랜지스터(15)는 전류싱크능력이 높은 바이폴라 트랜지스터이므로, 신속하게 방전을 수행할 수 있게 된다. 게다가, MOS트랜지스터(18)는 오프되어 있기 때문에, 출력에 발생하는 링깅은 트랜지스터(15)에 의해 흡수되게 된다.
이어, 출력신호(OUT)가 "L"레벨로 안정하게 된 때에는, 검출회로(19)는 "H"레벨의 제어신호를 발생시키기 때문에, 신호출력노오드(12)의 방전경로는 지금까지의 트랜지스터(15)에 의한 방전경로에 대해 새로이 트랜지스터(18)에 의한 방전경로가 추가된다. 따라서, 이 경우에는 대단히 큰 싱크전류에 의해 신호출력노오드(12)의 방전을 수행할 수 있게 된다.
다음에, 입력신호(IN)가 "L"레벨로 변화하면, 인버터(14)의 출력이 "H"레벨로 반전되어 트랜지스터(11)가 온되고, 신호출력노오드(12)가 전원전위(Vcc)로 충전됨으로써 출력신호(OUT)는 "H"레벨로 상승하기 시작한다. 이때, 트랜지스터(16)는 오프되고, 더욱이 검출회로(19)가 "L"레벨의 제어신호를 발생시키기 때문에 트랜지스터(18)도 오프된다. 따라서, 트랜지스터(15, 18)에 의한 신호출력노오드(12)의 방전은 정지된다. 상기 트랜지스터(16)가 오프된 후에는 풀다운회로(17)에 의해 트랜지스터(15)의 베이스가 신속하게 접지전위(GND)로 방전되므로, 트랜지스터(15)는 즉시 오프상태로 되어 트랜지스터(11, 15)를 매개해서 흐르는 직류전류의 발생이 억제된다.
이와같이 상기 실시예회로에 의하면, 신호출력노오드(12)를 "L"레벨로 방전시키는 경우에는 바이폴라 트랜지스터(15)를 온상태로 해서 수행하도록 되어 있으므로, 출력링깅의 발생을 억제할 수 있게 된다. 게다가, 출력신호(OUT)가 "L"레벨로 안정하게 된 후에는 바이폴라 트랜지스터(15)외에 MOS트랜지스터(18)도 온상태로 해서 신호출력노오드(12)를 방전시키도록 되어 있으므로, 정상적인 부하구동능력을 충분히 높일 수 있게 된다. 더욱이, 전원전위(Vcc)와 접지전위(GND) 사이에는 정상적인 직류전류가 흐르지 않기 때문에, 통상의 CMOS논리집적회로 등의 저소비전력화를 실현할 수 있게 된다.
제2도는 상기 제1도의 실시예로에서의 풀다운회로(17) 및 검출회로(19)를 구체적으로 나타낸 회로도이다. 구체적인 회로의 경우, 신호입력노오드(13)에는 상기 입력신호(IN)의 반전신호(/IN ; 여기서, /IN은 IN의 반전신호를 의미하는 것으로, 이하에서는 이와같이 표기하기로 한다)가 인가되도록 되어 있다. 따라서, 상기 바이폴라 트랜지스터(11)의 베이스에는 신호입력노오드(13)의 신호(/IN)가 직접 공급되고, 반대로 상기 MOS트랜지스터(16)의 게이트에는 신호(/IN)가 인버터(20)를 매개해서 공급되는 점이 제1도의 경우와 다르게 되어 있다.
상기 풀다운회로(17)는 예컨대 도시된 바와같이 드레인이 상기 트랜지스터(15)의 베이스에, 소오스가 접지전위(GND)에 각각 접속되고, 게이트에 신호입력노오드(13)의 신호(/IN)가 공급되는 N챈널 MOS트랜지스터(21)로 구성되어 있다. 또, 검출회로(19)는 소오스가 전원전위(Vcc)에 접속되고, 게이트가 상기 신호출력노오드(12)에 접속된 P챈널 MOS트랜지스터(22)와, 소오스가 상기 트랜지스터(22)의 드레인에, 드레인이 상기 MOS트랜지스터(18)의 게이트에 각각 접속되고, 게이트가 상기 신호입력노오드(13)에 접속된 P챈널 MOS트랜지스터(23) 및, 드레인이 상기 MOS트랜지스터(18)의 게이트에, 소오스가 접지전위(GND)에 각각 접속되고, 게이트가 상기 신호입력노오드(13)에 접속된 N챈널 MOS트랜지스터(24)를 구비하고 있고, 또 이검출회로(19)는 트랜지스터(23, 24)에 의해 CMOS인버터(25)를 구성하도록 되어 있으며, 이 인버터(25)와 전원전위(Vcc)와의 사이에 P챈널 MOS트랜지스터(22)의 소오스·드레인 사이가 삽입된 구성으로 되어 있다.
이러한 구성에 있어서, 입력신호(/IN)가 "H"레벨로 되어 트랜지스터(16)가 오프되는 경우에는, 트랜지스터(21)가 온되어 트랜지스터(15)의 베이스전위가 접지전위(GND)로 방전되기 때문에, 상기 트랜지스터(21)는 풀다운회로로서 작용하게 된다.
한편, 신호출력노오드(12)에서의 신호(OUT)가 "H"레벨인 때에는 검출회로(19)내의 트랜지스터(22)가 오프되기 때문에, 입력신호(/IN)가 "L"레벨로 반전되어 트랜지스터(23)가 온되더라도 검출회로(19)의 출력은 하이임피던스상태로 된다. 그리고, 트랜지스터(15)에 의한 방전에 의해 출력신호(OUT)의 레벨이 전원전위(Vcc)보다도 저하되어 트랜지스터(22)의 임계전압의 절대값이하로 되면, 비로소 이 트랜지스터(22)가 온되어 검출회로(19)로부터의 제어신호가 "H"레벨로 되고, 그에 따라 트랜지스터(18)가 온된다. 또, 입력신호(/IN)가 "H"레벨로부터 "L"레벨로 반전된 때에는 검출회로(19)내의 트랜지스터(24)가 즉시 온되기 때문에 제어신호는 "L"레벨로 되고, 이후 트랜지스터(18)가 오프되어 신호출력노오드(12)의 방전이 정지된다.
또한, 상기 제2도의 구체적인 회로에 있어서, 신호출력노오드(12)의 방전시에 트랜지스터(18)를 온시키는 시기를 조정할 필요가 있을 때에는, 트랜지스터(23)의 드레인측(도면중 화살표a로 나타낸 노오드)에 저항소자를 직렬로 삽입함으로써, 트랜지스터(18)가 온될 때의 속도를 느리게 하고, 역으로 오프될 때의 속도는 빠르게 할 수가 있다.
제3도는 상기 제1도의 실시예회로에서의 풀다운회로(17)와 검출회로(19)를 구체적으로 나타낸 회로도이다. 상기 제1도의 실시예회로에 있어서는, 부하의 구동능력을 향상시키는 경우에는 MOS트랜지스터(18)의 소자크기(게이트폭)를 크게 하면 좋고, MOS트랜지스터(18)의소자크기를 크게 한 경우에는 그에 비례해서 검출회로(19)의부하구동능력도 향상시킬 필요가 있다. 또 상기 제2도의 회로에 있어서는, 단순히 검출회로(19)내의 CMOS인버터(25)의 부하구동능력을 향상시키기 위해서는 각 트랜지스터(23, 24)의 소자크기를 크게 하면 좋다. 그러나, 이 경우에는 집적회로화하는 경우에 칩면적이 증대되게 된다. 그래서, 이 구체적인 회로에서는, 검출회로(19)로서 도시된 바와같은 Bi-CMOS구성의 인버터를 이용한 회로구성을 사용함으로써 소자크기의 증가를 억제하면서 고속화를 도모하도록 한 것이다. 즉, 이 회로에서는 새롭게 P챈널 MOS트랜지스터(26)와 N챈널 MOS트랜지스터(27)로 이루어진 CMOS인버터(28)와, npn형 바이폴라 트랜지스터(29)가 추가되어 있다. 상기 CMOS인버터(28)는 상기 P챈널 MOS트랜지스터(22)와 접지전위(GND)와의 사이에 삽입되어 있고, 그 입력으로서 입력신호(/IN)가 공급된다. 또, 상기 트랜지스터(29)의 에메터·콜랙터 사이는 전원전위(Vcc)와 상기 트랜지스터(18)의 게이트와의 사이에 삽입되어 있고, 그 베이스에는 상기 CMOS인버터(28)의 출력이 공급된다.
이와같이 Bi-CMOS구성에 의한 검출회로를 이용함으로써, 바이폴라 트랜지스터가 가지는 고전류싱크능력을 이용해서 소자크기의 증가를 억제할 수 있게 된다. 또한, 이 경우에도 상기 풀다운회로(17)는 제2도의 경우와 마찬가지로 MOS트랜지스터(21)로 구성되어 있다.
한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와같이 본 발명에 의하면, 부하구동능력을 높이는 경우에도 출력링깅의 발생을 억제할 수 있으면서 CMOS논리집적회로 등의 저소비전력화를 실현할 수 있는 출력회로를 제공할 수 있게 된다.

Claims (5)

  1. 신호입력노오드(13) 및 신호출력노오드(12)와, 이 신호출력노오드(12)와 기준전위와의 사이에 콜렉터·에미터 사이가 삽입된 npn형의 제1바이폴라 트랜지스터(15), 상기 신호출력노오드(12)와 상기 바이폴라 트랜지스터(15)의 베이스와의 사이에 소오스·드레인 사이가 삽입되고 상기 신호입력노오드(13)의 신호에 따라 도통제어되는 N챈널의 제1MOS트랜지스터(16), 상기 신호출력노오드(12)와 기준전위와의 사이에 소오스·드레인 사이가 삽입된 N챈널의 제2MOS트랜지스터(18) 및, 상기 신호출력노오드(12)의 신호가 하이레벨로부터 로우레벨로 변화하는 경우의 신호레벨천이시에는 상기 제2MOS트랜지스터(18)가 비도통, 로우레벨로 된 후에는 도통되도록 제어하는 제어신호를 상기 제2MOS트랜지스터(18)의 게이트에 공급하는 제어신호발생회로(19)를 구비하여 구성된 것을 특징으로 하는 출력회로.
  2. 제1항에 있어서, 전원전위와 상기 신호출력노오드(12)와의 사이에 콜렉터·에미터 사이가 삽입되고, 상기 신호입력노오드(13)의 신호의 발전신호에 따라 도통제어되는 npn형의 제2바이폴라 트랜지스터(11)를 더 구비하여 구성된 것을 특징으로 하는 출력회로.
  3. 제2항에 있어서, 상기 제어신호발생회로(19)가, 상기 신호입력노오드(13)의 신호가 공급되고 그 출력단에 상기 제2MOS트랜지스터(18)의 게이트가 접속된 CMOS반전회로(25)와, CMOS반전회로(25)와 전원전위와의 사이에 소오스·드레인 삽입되고 상기 신호출력노오드(12)에 게이트가 접속된 P챈널의 제3MOS트랜지스터(22)를 구비하여 구성되어 있는 것을 특징으로 하는 출력회로.
  4. 제3항에 있어서, 상기 CMOS반전회로(25)가, 게이트가 상기 신호입력노오드(13)에 접속되고 소오스가 상기 제3MOS트랜지스터(22)의 드레인에 접속된 P챈널의 제4MOS트랜지스터(23)와, 게이트가 상기 산호입력노오드(13)에, 소오스가 기준전위에, 드레인이 상기 제2MOS트랜지스터(18)의 게이트에 각각 접속된 N챈널의 제5MOS트랜지스터(24) 및, 상기 제4MOS트랜지스터(23)의 드레인과 상기 제2MOS트랜지스터(18)의 게이트와의 사이에 접속된 저항소자로 구성되어 있는 것을 특징으로 하는 출력회로.
  5. 제3항에 있어서, 상기 제어신호발생회로(19)가, 게이트가 상기 신호입력노오드(13)에 접속되고 소오스가 상기 제3MOS트랜지스터(22)의 드레인에 접속된 P챈널의 제6MOS트랜지스터(26)와, 게이트가 사기신호입력노오드(13)에, 소오스가 기준전위에, 드레인이 상기 제6MOS트랜지스터(26)의 드레인에 각각 접속된 N챈널의 제7MOS트랜지스터(27) 및, 콜렉터가 전원전위에, 에미터가 상기 제2MOS트랜지스터(18)의 게이트에, 베이스가 상기 제6 및 제7MOS트랜지스터(26, 27)의 공통드레인에 각각 접속된 npn형의 제3바이폴라 트랜지스터(29)를 더 구비하여 구성되어 있는 것을 특징으로 하는 출력회로.
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