KR920003007B1 - Cmos dram having divided bit line sense amp - Google Patents
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Abstract
Description
제1도는 종래의 디램 코어부의 회로구성도.1 is a circuit diagram of a conventional DRAM core unit.
제2도는 본 발명의 디램 코어부의 회로구성도.2 is a circuit diagram of the DRAM core unit of the present invention.
제3도는 센싱 및 리스토이 클럭발생회로도.3 is a sensing and restoring clock generation circuit diagram.
제4도는 제3도의 출력 타이밍 챠트이다.4 is an output timing chart of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 제2 등화회로 110 : 제2 피래치회로100: second light circuit 110: second pitch circuit
120 : 제2 하프 셀 어레이 130 : 제2 엔래치회로120: second half cell array 130: second enlated circuit
140 : 전달 게이트회로 150 : 제1 엔래치회로140: transfer gate circuit 150: first latch circuit
160 : 제1 하프 셀 어레이 170 : 제1 피래치회로160: first half cell array 170: first stretch circuit
180 : 제1 등화회로180: first light circuit
본 발명은 분할비트라인 센싱방식의 씨모스 디램의 동작 특성 및 동작속도를 향상시키기 위한 것으로 특히, 4메거 디램 이상의 고밀도 메모리를 제작하는데 부합하게 되는 분할비트라인 센스앰프를 가지는 씨모스 디램에 관한 것이다.The present invention is to improve the operation characteristics and operating speed of the CMOS device of the divided bit line sensing method, and more particularly, to a CMOS DRAM having a split bit line sense amplifier suitable for manufacturing a high density memory of 4 mega DRAM or more. .
디램이 고밀도로 갈수록 비트라인에 연결되는 셀의 수가 증가되어 비트라인의 연장과 비트라인간의 폭의 줄어듬을 가져오게 된다. 이는 비트라인의 저항증가와 커패시턴스의 증가를 초래하여 센싱신호의 마진폭이 줄어들게 되고 또한 센싱스피드도 떨어지는등 디램의 동작성능 저하를 초래하게 된다.As the DRAM density increases, the number of cells connected to the bit line increases, resulting in the extension of the bit line and the decrease in the width between the bit lines. This results in an increase in the resistance of the bit line and an increase in capacitance, thereby reducing the margin of the sensing signal and also decreasing the operating speed of the DRAM.
따라서, 1메거 디램이상의 고밀도 메모리를 제작하는데 있어서는 상기한 문제점을 해소해야 하는데, 통상 셀 어레이와 센스앰프 구성회로에서 셀 어레이를 분할하고 이 분할된 셀 어레이마다 각각의 센스앰프를 분할하여 분할된 셀 어레이별로 해당 비트라인을 센싱하는 방식이 이용되고 있다.Therefore, the above-mentioned problem should be solved in manufacturing a high-density memory of 1 mega DRAM or more. In general, the cell array and the sense amplifier configuration circuit are divided into cell arrays, and each of the divided cell arrays is divided into cell segments. A method of sensing the corresponding bit line for each array is used.
이러한 분할 비트라인 센싱방법은 존 발명 출원인이, 앞서 특허 출원한 출원번호 제87-8771호(명칭 : 분할 미트라인 감지 증폭기를 내장한 씨모스 디램)와 출원번호 제87-9401(명칭 : 상동)에서 상세하게 기술하고 있다.Such a divided bit line sensing method is described by the applicant of the present invention, the patent application No. 87-8771 (name: CMOS DRAM with a built-in split mitrain sense amplifier) and application number 87-9401 (name: homology) It is described in detail.
이를 첨부한 도면의 제1도, 제3도, 제4도를 참고로 하여 설명하면 다음과 같다.This will be described with reference to FIGS. 1, 3, and 4 of the accompanying drawings.
제1도는 1메거 디램의 메모리 중심(core)부의 회로구성도로써, 비트라인(47,77)은 분리 트랜지스터(60)의 채널 통로를 통해 연결되고 비트라인(48)(78)은 분리 트랜지스터(61)의 채널통로를 통해 연결된다.FIG. 1 is a circuit diagram of a memory core of a 1 mega DRAM, wherein bit lines 47 and 77 are connected through a channel passage of a separation transistor 60 and bit lines 48 and 78 are separated transistors. Connection is made via the channel path of (61).
상기 분리 트랜지스터들(60)(61)은 모두 엔 모스(N MOS) 트랜지스터이며, 전달 게이트회로(148)를 구성한다. 상기 분리 트랜지스터(60)(61)의 각 게이트에는 분리클럭(Iso―lation Clock)(ØISO)이 입력된다. 비트라인(47)(48)은 각각 제2비트라인(BL0)()이라하고 비트라인(77)(78)은 각각 제1비트라인(BL1)()이라 칭한다.The
제2비트라인쌍(BL0,)의 최 외측단부에는 제2 등화회로(100)가 연결된다. 제2 등화회로(100)는 노드(30)에 제2비트라인(BL0)사이에서 채널을 형성하는 엔 모스 트랜지스터(32)와 제2비트라인()사이에서 채널을 형성하는 엔 모스 트랜지스터(33)가 연결되고, 제2비트라인(BL0)()사이에서 채널을 형성하는 엔 모스 트랜지스터(34)가 연결되는 구성으로 된다.Second bit line pair BL 0 , The
또한 상기 엔 모스 트랜지스터(32)(33)(34)의 모든 게이트들은 노드(31)에 공통으로 연결되고 여기에 등화클럭(ØEQ)이 입력된다.In addition, all gates of the
또한 제2비트라인(BL0)()사이에서 피 모스(P MOS) 트랜지스터(36)(37)는 노드(38)를 통해 직렬로 연결되고, 상기 트랜지스터(36)(37)의 각각의 게이트의 상기 제2비트라인(BL0)()에 각각 교차되게 연결된다.In addition, the second bit line BL 0 ( P MOS transistors 36 and 37 are connected in series through node 38, and the second bit line BL 0 of each gate of the transistors 36 and 37 is connected. ( Are intersected with each other.
또한 상기 퍼 모스 트랜지스터(36)(37)는 데이터를 리스토이하는 제2 피래치(P Latch)회로(110)로 구성된다.In addition, the MOS transistors 36 and 37 may include a
상기 노드(38)에는 후술하는 제2 리스토이 클럭(LA1)이 입력된다. 제2비트라인쌍(BL0)()의 우측 단부에는 엔모스 트랜지스터(50)(51)는 노드(52)를 통해 상기 제2비트라인(BL0)()사이에 직렬로 연결되며, 상기 트랜지스터(50)(51)의 각 게이트는 상기 제2비트라인(BL0)()에 교차되게 연결된다.The second restore clock LA 1 described later is input to the node 38. Second bit line pair BL 0 ( At the right end of the NMOS transistor 50, 51 is connected to the second bit line BL 0 through node 52. Are connected in series, and each gate of the transistors 50 and 51 is connected to the second bit line BL 0 ( ) Are intersected with
상기 엔 모스 트랜지스터(50)(51)는 데이터를 센싱하는 제2 엔래치(N Latch)회로(130)로 구성된다. 또한 상기 노드(52)에는 제2센싱클럭()이 입력된다.The NMOS transistors 50 and 51 are configured of a second
또한 상기 제2 피래치회로(110)와 제2엔래치회로(130) 사이의 제2비트라인쌍(BL0,)에는 제1 하프 셀 어레이(120)를 구성하는 메모리셀(40)(41)이 공지의 접힘 비트라인방식으로 연결되어 있다. 각 메모리셀은 하나의 엔 모스 트랜지스터(45)와 하나의 스토리지 커패시터(46)로 구성된다.In addition, the second bit line pair BL0 between the
제1비트라인쌍(BL1,)은 각각 엠 모스 트랜지스터의 전달 트랜지스터(95)(96)를 통해 입.출력라인(97) 및 입.출력라인(98)에 연결된다.First bit line pair BL 1 , Are connected to the input / output line 97 and the input /
상기 전달트랜지스터(95)(96)의 게이트에는 모두 열디코오더로부터 열선택 신호(ØCD)가 입력된다.All of the gates of the
전달 게이트회로(140)와 연결되는 제1비트라인쌍(BL1,)사이에서 엔 모스 트랜지스터(68)(69)는 노드(65)를 통해 직렬연결되고 상기 엔 모스 트랜지스터(68)(69)의 각 게이트는 상기 비트라인(BL1)()에 교차로 연결된다.The first bit line pair BL 1 connected to the
또한 상기 노드(65)에는 제1 센싱클럭()이 입력된다. 상기 엔 모스 트랜지스터(68)(69)는 제1 엔래치회로(150)로 구성된다. 또한 상기 전달 트랜지스터(95)(96)와 각각 연결되는 제1비트라인(BL1)() 사이에는 엔 모스 트랜지스터(90)로 구성된 제1 등화회로(180)가 연결되며 상기 엔 모스 트랜지스터(90)의 게이트에는 등화클럭(ØEQ)이 입력된다.In addition, the node 65 has a first sensing clock ( ) Is entered. The
또한 상기 제1등화회로(180)와 인접한 외측의 제1비트라인(BL1)()사이에는, 채널통로가 노드(82)를 통해 직렬연결되고 각 게이트가 상기 비트라인(BL1)()에 교차로 연결된 피 모스 트랜지스터(80)(81)로 구성된 제1 피래치회로(170)가 연결된다.In addition, the first bit line BL 1 on the outer side adjacent to the first light circuit 180 ( Are connected in series through node 82 and each gate is connected to the bit line BL 1 ( Is connected to the
상기 제1 엔래치회로(150)와 상기 제1 피래치회로(170)사이의 제1비트라인쌍(BL1)()에는 하나의 엔 모스 트랜지스터(75)와 하나의 스토리지 커패시터(76)로 구성된 메모리셀(70)(71)이 접힘 비트라인 방식으로 연결된 제1 하프 셀 어레이(160)가 연결된다.The first bit line pair BL 1 between the first enlated
상기에서 스토리지 커패시터들의 한단은 1/2VCC에 연결이 되며 메모리셀의 엔 모스 트랜지스터의 게이트에는 행디코오더로부터 상기 메모리셀을 선택하는 워드라인 선택클럭(ØWL01,ØWL11)이 입력된다.One end of the storage capacitors is connected to 1 / 2V CC , and word line selection clocks Ø WL01 and WL11 that select the memory cells from the row decoder are input to the gates of the transistors of the memory cells.
제3도는 제1도의 회로에서 사용되는 센싱클럭발생회로(12)의 일실시예시도이다.3 is an exemplary view of a sensing
여기에서 라인(283)(293) 및 라인(284)에는 각각 행어드레스신호(RA7,) 및 클럭(ØS)이 입력되며 노드(281)(291)에는 5볼트의 공급전압(VCC)이 입력된다. 또한 노드(310)(320)에는 하프전압(VCC/G2)(2,5볼트)이 입력된다.The
참조번호(202)(203)(204)(205)는 각각 인버터로 구성된 지연회로이며 참조번호(206)(207)는 각각 동화회로이다.
참조번호(230)(240)(250)(252)(260)(261)(262)(270)(272)(271)는 모두 낸드게이트이며 참조번호(231)(232)(234)(241)(242)(244)(251)(253)(254)(263) 및 참조번호(273)는 모두 인버터이다.
이와같은 센싱클럭발생회로(12)의 동작을 상세히 설명하면 다음과 같다.The operation of the sensing
행어드레스신호(RA8)(또는)가 로우레벨(VSS전압)일 때 낸드게이트(252)의 출력은 하이레벨(VCC전압)이 된다.Hang address signal RA8 (or NAND is at a low level (V SS voltage), the output of the
따라서 2개의 인버터(253)(254)를 통해 라인(301)으로부터 출력되는 분리클럭(ØISO)은 하이레벨이 된다.Therefore, the separation clock Ø ISO outputted from the
또한 낸드게이트(230)(240)의 출력은 모두 하이레벨이 된다.In addition, the outputs of the
따라서 인버터(231)(232)와 인버터(241)(242)를 통해 피모스 트랜지스터(233)(243)의 게이트에 모두 하이레벨이 입력되므로 상기 두 트랜지스터(233)(243)는 모두 오프 상태로 된다.Therefore, since the high level is input to the gates of the
또한 낸드게이트(262)(272)의 출력이 모두 하이레벨이므로 인버터(263)(273)의 출력은 모두 로우레벨로 되어 엔 모스 트랜지스터(264)(274)는 모두 오프상태가 된다.In addition, since the outputs of the
또한 인버터(234)(244)의 출력은 모두 하이레벨로 되므로 등회회로(206)를 구성하는 엔 모스 트랜지스터(311)(312)(313)와 등화회로(207)를 구성하는 엔 모스 트랜지스터(321)(322)(323)는 모두 온 상태가 된다.In addition, since the outputs of the
따라서 라인(302)(303)과 라인(304)(305)은 모두 등화되어 VCC/2 레벨로 된다. 즉 제2 센싱클럭(), 제2 리스토이클럭(LA1), 제1 리스토이클럭(LA2) 및 제1 센싱클럭()은 모두 VCC/2 레벨로 프리차아지된다.Thus,
또한 라인(282)(292)도 모두 하이레벨이므로 낸드게이트(250)의 출력은 로우레벨로 되어 인버터(251)의 출력은 하이레벨로 된다. 또한 지연회로(202)(203)의 출력도 모두 하이레벨이므로 지연회로(204)(205)는 로우레벨로 유지된다.In addition, since the
이후 행어드레스신호(RA8)(또는)가 하이레벨로 되고 행어드레스신호(RA7)가 로우레벨(는 하이레벨)로 되면 낸드게이트(250)와 인버터(251)로 구성되는 엔드게이트 출력이 하이레벨이어서 라인(301)으로 출력되는 분리클럭(ØISO)은 로우레벨로 변한다.The row address signal RA 8 (or ) Becomes high level and the row address signal RA 7 becomes low level ( When the high level), the end gate output composed of the
또한 라인(280)(290)이 모두 하이레벨이므로 등화회로(206)(207)는 등화동작이 중단된다. 그후 클럭(ØS)이 하이레벨로 되면 먼저 낸드게이트(260)의 출력은 로우레벨로 되고 낸드게이트(261)이 출력은 하이레벨로 되어 낸드게이트(262)의 출력은 로우레벨로 된다.In addition, since the
따라서 게이트가 하이레벨인 엔 모스 트랜지스터(264)는 온상태가 되므로 제2 센싱클럭()은 로우레벨로 된다. 그 다음 지연회로(204)의 출력은 하이레벨로 되며 낸드게이트(230)의 출력은 로우레벨로 된다.Therefore, since the MOS transistor 264 having the high level gate is turned on, the second sensing clock ( ) Becomes the low level. The output of the
따라서 게이트가 로우레벨인 피 모스 트랜지스터(233)는 온상태가 되고 제2 리스토이클럭(LA1)은 하이레벨로 된다.Therefore, the
또한 라인(282)은 로우레벨이므로 인버터(251)의 출력은 로우레벨로 되어 분리클럭(ØISO)은 하이레벨로 바뀐다.In addition, since the
그후 라인(282)의 로우레벨에 의해 지연회로(203)의 출력은 로우레벨이 되고 낸드게이트(271)의 출력은 하이레벨이 되며 낸드게이트(272)의 출력은 로우레벨로 된다. 따라서 게이트가 하이레벨인 엔 모스 트랜지스터(274)은 온상태가 되고 제1 센싱클럭()은 로우레벨로 변한다. 그 다음 지연회로(285)의 출력은 하이레벨이 되고 낸드게이트(240)의 출력은 로우레벨이 된다.The low level of
따라서 게이트가 로우레벨인 피 모스 트랜지스터(243)는 온상태가 되며 제1 리스토이클럭(LA2)은 하이레벨이 된다.Therefore, the
한편 행어드레스신호(RA8)(또는)가 로우레벨이 하이레벨로 변하고, 행어드레스신호(RA7)가 하이레벨일 때 클럭(ØS)이 하이레벨로 되면 순차적으로 분리클럭(ØISO)은 로우레벨로 되고 제1 센싱클럭()은 로우레벨로 된다. 또한 제1 리스토어클럭(LA2)이 하이레벨일 때 분리클럭(ØISO)은 하이레벨로 되고 2센싱클럭()은 로우레벨로, 그리고 제2 리스토어클럭(LA1)은 하이레벨로 된다.On the other hand, the row address signal RA 8 (or ) When the low level changes to a high level and the clock Ø S goes to a high level when the row address signal RA 7 is at the high level, the separation clock Ø ISO goes to the low level sequentially and the first sensing clock ( ) Becomes the low level. In addition, when the first restore clock LA 2 is at a high level, the separation clock Ø ISO becomes a high level and a two sensing clock ( ) Is at the low level, and the second restore clock LA1 is at the high level.
제4도는 상기 제3도의 출력 타이밍챠트로써, 시간(t1)전에는 행어드레스 스트로브()가 하이레벨일 때 행어드레스신호(RA8)() 및 (RA7)()는 모두 로우레벨이며, 등화클럭(ØEQ)의 하이레벨에 의해 프리차아지 싸이클을 유지한다. 따라서 분리클럭(ØISO)은 하이레벨로 되고 제2 등화회로(100)를 구성하는 엔 모스 트랜지스터(32)(33)(34)는 모두 온상태가 되며 제1 등화회로(180)를 구성하는 엔 모스 트랜지스터(90)도 온상태로 된다. 그러므로 제2비트라인쌍(BL0,)과 제1비트라인쌍(BL1,)은 모두 VCC/2레벨로 프리차아지된다.4 is an output timing chart of FIG. 3, and before the time t 1 , a row address strobe ( When the high level is), the row address signal RA 8 ( ) And (RA 7 ) ( ) Are all low level and maintain precharge cycle by high level of equalization clock (Ø EQ ). Therefore, the separation clock Ø ISO becomes a high level, and the
시간(t1)에서 스트로브()가 로우레벨(액티브 싸이클)로 된후 어드레스가 입력되면, 시간(t2)에서 행어드레스신호(RA8)(또는)가 하이레벨로 되고, 행어드레스신호(RA7)가 로우레벨이 되었다면 어드레스의 입력시 도시하지 않은 클럭발생회로에서 발생되는 등화클럭(ØEQ)은 로우레벨로 된다.Strobe at time t 1 ( ) When the doenhu address is input to the low level (active cycle), the time (t 2), the row address signal (RA 8) (or in When () becomes high level and the row address signal RA 7 becomes low level, the equalization clock (Ø EQ ) generated in the clock generation circuit (not shown) at the input of the address becomes low level.
이때 분리클럭(ØISO)도 로우레벨로 된다. 그러므로 상기 제1, 제2 등화회로(180)(100)는 오프상태로 되고 분리 트랜지스터(60)(61)는 모두 오프상태가 된다.At this time, the separation clock Ø ISO is also at a low level. Therefore, the first and
그후 제2 하프 셀 어레이(120)를 선택하는 워드라인 선택클럭(ØWL01)이 VCC+2VT(VT는 드레쉬홀드전압)로 된다. 만약 메모리셀(40)의 스토리지 커패시터에 "1"(하이레벨)이 충전되어 있었다면 엔 모스 트랜지스터(45)의 온상태로 전하분배(Charge Sharing)에 의해 제2비트라인(BL0)은 참조번호 400과 같이 VCC/2에서 약 200mV 증가된 전압을 띄우게 된다.Thereafter, the word line selection clock Ø WL01 for selecting the second
여기에서 사용되는 클럭(ØS)은 상기 워드라인 선택신호를 지연시킨 신호이다. 시간(t3)에서 클럭(ØS)이 하이레벨로 되면 전술한 바와 같이 시간(t4)에서 제2센싱클럭()이 로우레벨(401)로 되고 시간(t5)에서 제2 리스토어클럭(LA1)이 하이레벨(402)로 된다. 그러므로 시간(t4)와 (t5)사이에서 제2 엔래치회로(130)가 동작을 하여 제2비트라인()은 로우레벨(405)로 방전된다.The clock Ø S used herein is a signal that delays the word line selection signal. Clock at time (t 3) a second sensing clock at time (t 4) as described (Ø S) is above the high level when the ( ) Becomes the
또한 시간(t5)후에는 제2 피래치회로(110)가 동작하여 제2비트라인(BL0)은 VCC레벨(406)로 증폭이 되고 상기 메모리셀(40)을 리스토어하게 된다.In addition, after the time t 5 , the
상기 리스토어클럭(LA1)이 하이레벨이 되면 전술한 바와 같이 시간(t6)에서 분리클럭(ØISO)은 하이레벨이 되고 분리 트랜지스터(60)(61)는 모두 온상태가 된다.When the restore clock LA 1 is at the high level, as described above, the separation clock Ø ISO is at the high level and the
따라서 제2비트라인(BL0)()에 충전된 전하는 제1비트라인(BL1)()으로 전달이 된다. (제5도의 (407)(408))시간(t7)에서 제1센싱클럭()이 로우레벨(403)로 되고 시간(t8)에서 제1 리스토어클럭(LA2)이 하이레벨(404)로 되면 상기 전달된 전하는 제1 엔래치회로(130)와 제1 피래치회로(170)에 의해 제1비트라인쌍(BL1,)은 각각 VCC와 VSS로 되고 상기 메모리셀(40)을 리스토어하며, 열디코오더에서 출력하는 열선택신호(ØCD)에 의해 각각의 전달 트랜지스터(35)(96)를 통해 입출력라인(97),(98)으로 출력된다.Therefore, the second bit line BL 0 ( The charge charged in the) is the first bit line BL 1 ( ) Is delivered. (407, 408 in FIG. 5 ) the first sensing clock at time t 7 ( ) Becomes the
한편 시간(t2)에서 행어드레스신호(RA8)(또는)가 하이레벨이고 행어그레스신호(RA7)가 하이레벨이 되면 등화클럭(ØEQ)은 로우레벨로 되고 분리클럭(ØISO)도 로우레벨로 된다. 따라서 제1, 제2 등화회로(180)(100)와 분리트랜지스터(60)(61)는 오프상태로 되고 제1 하프 셀 어레이(160)중 어느하나의 메모리셀(70)을 선택하는 워드라인 선택클럭(ØWL11)이 VCC+2VT로 된다. 메모리셀(70)의 스토리지 커패시터(76)에 "1"(VCC레벨)이 기억되어 있다면 상기 충전전하는 제1비트라인(BL1)을 참조번호 400과 같이 충전한다.On the other hand, at time t 2 , the row address signal RA 8 (or When () is high level and the hang address signal RA 7 becomes high level, the equalization clock (Ø EQ ) goes low and the separation clock (Ø ISO ) goes low. Therefore, the first and
그후 전술한 바와 같이 클럭(ØS)이 하이레벨로 되면 시간(t4)에서 제1 센싱클럭()이 로우레벨로 되고(401) 제1 엔래치회로(150)가 동작 함으로써 제1비트라인()은 레벨로(405)방전이 된다.Then, as described above, when the clock Ø S becomes high level, the first sensing clock (at time t 4 ) ) Becomes the low level (401) and the
그후 시간(t5)에서 제1 리스토어클럭(LA2)이 하이레벨(406)로 되면 제1 피래치회로(170)가 동작하여 제1비트라인(BL1)을 VCC레벨(406)로 증폭을 하고 상기 메모리셀(70)을 리스토이하게 된다. 그후 시간(t6)에서 상기 분리클럭(ØISO)은 하이레벨로 된다.Thereafter, when the first restore clock LA 2 reaches the high level 406 at time t 5 , the
따라서 상기 제1비트라인(BL1)의 충전전하는 제2비트라인(BL0)으로 전달되고 제2비트라인()에 VCC/2로 충전된 전하는 제1비트라인()으로 방전된다.Therefore, the charge of the first bit line BL1 is transferred to the second bit line BL 0 and the second bit line Charge charged to VCC / 2 on the first bit line ( Discharged).
그후 시간(t7)과 시간(t8)에서 제2 센싱클럭()과 제2 리스토어클럭(LA1)은 각각 로우레벨(403)과 하이레벨(404)로 되고 제1, 제2 엔래치회고(150)(130)와 제1, 제2 피래치회로(170)(110)가 모두 동작함으로써 상기 비트라인(BL0)(BL1) 및 비트라인()()을 각각 VCC와 VSS레벨로 증폭하고 상기 메모리셀(78)을 리스토어하게 된다.Then, at a time t 7 and a time t 8 , the second sensing clock ( ) And the second restore clock LA 1 are at the
그후 전술한 바와 같이 전달 트랜지스터(95)(96)를 통해 입출력라인(97)(98)으로 출력한다.Thereafter, as described above, the output signal is output to the input /
액티브 싸이클이 끝나 시간(t9)에서 스트로브(RAS)가 하이레벨로 되면 상기 워드라인 선택클럭(ØWL01)(ØWL01)은 로우레벨로 되고 행어드레스신호(RA8)(그리고) 및 행어드레스신호(RA7)(그리고)는 모두 로우레벨로 되며 등화클럭(ØEQ)은 하이레벨로 되어 프리차아지 싸이클로 된다.When the strobe RAS becomes high at the end of the active cycle t 9 , the word line select clock Ø WL01 Ø WL01 goes low and the row address signal RA 8 (and ) And hang address signal (RA 7 ) (and ) Are all at low level and the equalization clock (Ø EQ ) is at high level to become precharge cycle.
따라서 제1 및 제2 센싱클럭(LA2)(LA1)과 제1 및 제2 리스토어클럭()()은 모두 VCC/2로 되고 비트라인쌍들도 모두 VCC/2로 프리차아지된다.Therefore, the first and second sensing clocks LA 2 (LA 1 ) and the first and second restore clocks ( ) ( ) Are all V CC / 2 and the bit line pairs are all precharged to V CC / 2.
이상에서 설명한 바와 같은 선행기술에 따르면, 셀 어레이를 1/2로 분할하고 각 분할 셀 어레이마다 엔래치의 센싱회로와 피래치의 리스토어회로를 두는 것으로 비트라인을 분할하여 순차적으로 센싱되도록 하기 때문에 비트라인간의 커패시턴스에 의한 동작전압 마진 및 스피드 개선과 피이크전류를 최소화로 할 수 있어서 1메거 디램의 제작이 가능하게 되는 것이다.According to the prior art as described above, since the cell array is divided into 1/2 and each of the divided cell arrays has a sensing circuit of enlatch and a restoring circuit of the latch, the bit line is divided so as to be sequentially sensed. It is possible to improve the operating voltage margin and speed by the capacitance between lines and minimize the peak current, so that it is possible to manufacture 1 mega DRAM.
그러나 상기한 바와 같은 선행기술은 단지 1매거 디램의 제작에 유용할 뿐이지, 4메거 디램 또는 그 이상의 고밀도 디램을 제작하는데 적용할 경우에는, 동작불능 또는 에러가 발생되는 문제가 있게 된다.However, the prior art as described above is useful only for the production of one magazine DRAM, and when applied to fabricate four mega DRAM or higher density DRAM, there is a problem that an operation or error occurs.
예를 들면, 리드 모디파이 라이트 사이클(Read-Modify-Write cycle)시, 입출력라인(97)(98)에서 수정된 데이터가 분리 트랜지스터(95)(96)를 통하여 비트라인(47)(48)(77)(79)을 하이레벨에서 로우레벨로, 로우레벨에서 하이레벨로 수정해야 할 때, 엔래치회로(150), 피래치회로(170)를 플립시키고 이어서 전달 게이트회로(140)를 거친후 엔래치회로(130) 피래치회로(110)를 플립시키는 데는 너무 많은 시간이 소요됨은 물론 동작전압 마진이 매우 나빠져, 상기 래치회로들은 플립시킬 수 없게 되는 경우가 생긴다.For example, in the read-modify-write cycle, the data modified in the input /
특히 4메거 디램 이상의 고밀도 메모리에서 비트라인(47)(48)(77)(78)의 저항이 높아지게 되는 것은 필연적이며, 그 저항 값이 10㏀이상으로 될 경우에는 데이터 수정기입이 불가능하게 된다.In particular, it is inevitable that the resistances of the bit lines 47, 48, 77, and 78 become high in a high-density memory of 4 mega DRAM or more, and data modification is impossible when the resistance value is 10 kΩ or more.
본 발명은 이와 같은 점을 감안하여서 된 것으로 본 발명의 목적은 4메거 디램 이상의 고밀도 메모리의 제작이 가능하게 되는 분할 비트라인 센스앰프를 가지는 씨모스 디램을 제공하는데 있는 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of the foregoing, and an object of the present invention is to provide a CMOS DRAM having a divided bit line sense amplifier capable of fabricating a high density memory of 4 mega DRAM or more.
본 발명의 특징은 씨모스 디램의 코어부 회로구성이 제1 엔래치회로는 입.출력라인에 최인접하여 배치되고, 제2 엔래치회로는 전달 게이트회로에 최 인접하여 배치되고, 제1 피래치회로는 상기 엔래치회로에 인접하여 배치되고, 제2 피래치회로는 상기 입.출력라인으로부터 가장 멀리 떨어져 배치되는데 있는 것이며, 또한 상기 제1 피래치회로의 디바이스 크기가 제2 피래치회로의 디바이스의 크기보다 크게되는 분할 비트라인 센스앰프를 가지는 씨모스 디램에 있는 것이다.A feature of the present invention is that the core circuitry of the CMOS DRAM is configured such that the first latch circuit is disposed closest to the input / output line, and the second latch circuit is disposed closest to the transfer gate circuit. The circuit is disposed adjacent to the en-latch circuit, the second latch circuit is disposed farthest from the input / output line, and the device size of the first latch circuit is the device of the second latch circuit. The CMOS DRAM has a split bit line sense amplifier that is larger than the size of.
이하 첨부한 본 발명의 일실시예시도를 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to an exemplary embodiment of the present invention.
제2도에서 도시하고 있는 바와 같이, 입.출력라인(97)(98)의 데이터는 각각 열선택신호(ØCD)로 제어되는 전달 트랜지스터(95)(96)를 통하여 제1비트라인(BL1)()에 제공되게 연결되고, 분리클럭(ØISO)으로 제어되는 전달 게이트회로(140)에 의해서는 상기 제1비트라인(BL1)()의 데이터가 제2비트라인(BL0)()에 전달되게 연결된다.As shown in FIG. 2, the data of the input and
상기 입.출력라인(97)(98)에 가장 인접하는 부위의 제1비트라인(BL1,)에는 제1 엔래치회로(150)가 배치되고 이어서 제1 피래치회로(170)와 제1 하프셀 어레이(160)가 차례로 배치된다.The first bit line BL 1 of the portion closest to the input /
또한 상기 전달 게이트 회로(140)에서 가장 인접하는 부위의 제2비트라인(BL0)()에는 제2엔래치회로(130)를 배치하고 이어서 제2 하프셀 어레이(120)와 제2 피래치회로(110)가 차례로 배치된다. 즉 상기 제2 피래치회로(110)는 입.출력라인(97)(98)으로부터 가장 멀리 떨어진 곳에 배치된다.In addition, the second bit line BL 0 of the adjacent portion of the transfer gate circuit 140 ( ), The second
한편 상기 제1 피래치회로(170)의 디바이스는 상기 제2 피래치회로의 디바이스보다 큰 사이즈로 형성된다.Meanwhile, the device of the
이와 같이된 본 발명을 디램의 기본 사이클중의 하나인 리드 모디파이 라이트 사이클을 중심으로 설명하면 다음과 같다. 본 발명의 동작과정은 앞서 기술한 종래의 1메거 디램용 분할비트라인 센싱회로의 센싱 및 리스토어 클럭 발생회로(12)를 그대로 사용하게 되므로 데이터의 센싱 및 리스토어를 실행하는 과정은 동일하게 이루어지기 때문에 이에대한 설명은 생략한다.The present invention described above will be described with reference to the lead modify light cycle, which is one of the basic cycles of the DRAM. In the operation process of the present invention, the sensing and restoring
디램의 리드 모디파이 라이트 사이클시에는 분할된 제1,2비트라인(BL1)()(BL0)()의 데이터가 입.출력라인(97)(98)으로부터 들어오는 수정된 데이터로 바뀌게 된다. 즉 상기 제1,2비트라인(BL1)()(BL0)()의 데이터가 하이레벨에서 로우레벨로 또는 로우레벨에서 하이레벨로 수정이 된다.During the read modulation write cycle of the DRAM, the divided first and second bit lines BL 1 ( ) (BL 0 ) ( ) Is replaced with the modified data coming from the input and
이때 센싱회로와 리스토어회로를 구성하는 엔, 피래치회로의 엔 모스 트랜지스터와 피 모스 트랜지스터의 드레인 - 소오스간 전류비는 IP<IN이다.In this case, the current ratio between the drain and source of the MOS transistor and the MOS transistor of the N / Latch circuit constituting the sensing circuit and the restore circuit is I P <I N.
따라서 엔래치회로를 구동하게 되는 비트라인간 전압은 피래치회로보다 높아야 한다.Therefore, the voltage between the bit lines driving the enlatch circuit should be higher than that of the stretch circuit.
이에따라. 입.출력라인(97)(98)에 최인접되어 배치되는 제1 엔래치회로(150)는 제1비트라인(BL1)()에서의 저항에 의한 영향과 상기 제1비트라인(BL1)()간의 커패시턴스에 의한 영향을 최소한으로 받게 되므로 빠르게 동작된다.Accordingly. The
또한 상기 제1 엔래치회로(150)의 다음단에 연결되는 제1 피래치회로(170)에 의한 리스토어동작은 피래치회로를 구성하는 피 모스 트랜지스터의 드레인 - 소오스간 전류(IP)가 상기 엔래치회로의 엔 모스 트랜지스터 드레인 - 소오스간 전류(IN)보다는 작기 때문에 제1 피래치회로(170)는 무리없이 신속하게 플립되게 된다.In addition, the restore operation by the
이후 제1비트라인(BL1)()의 수정된 레벨로 제1 하프 셀 어레이(160)의 해당 셀의 데이터를 수정 한 다음, 전달 게이트회로(140)에 의해 분리되는 제2비트라인(BL0)()의 데이터를 수정하게 된다.After the first bit line BL 1 ( After modifying the data of the corresponding cell of the first
이때에도 상기한 바와 같이 마찬가지로, 제2엔래치회로(130)가 전달 게이트회로(140)에 최인접되어 있기 때문에 데이터 센싱을 제2 엔래치회로(130)의 신속한 동작에 어려움이 없게 된다.In this case, as described above, since the
한편 데이터를 리스토어하는 제2 피래치회로(110)는 입.출력라인(97)(98)에서 가장 멀리 떨어져 있으나 그의 신속한 플립동작에는 앞서 설명한 대로 무리가 없게 된다.On the other hand, the
특히 제2 피래치회로(110)를 구성하는 트랜지스터의 사이즈가 상기 제1 피래치회로(170)의 트랜지스터의 사이즈보다 상대적으로 작게 되기 때문에 입.출력라인(97)(98)의 수정된 데이터를 쉽게 기입할 수 있게 된다.In particular, since the size of the transistor constituting the
이상에서 설명한 바와 같은 본 발명은 데이터의 센싱 스피드와 비트라인간의 전압 마진아 향상되고 특히, 리드 모디파이라이트 사이클시 수정된 데이터의 전달 및 리스토어가 안정되고 신속하게 이루어지게 되므로 4메거 디램 이상의 고밀도 메모리의 제작이 가능하게 되는 특유의 효과가 있는 것이다.As described above, the present invention improves the sensing speed of the data and the voltage margin between the bit lines, and in particular, the high-speed memory of 4 mega DRAM or more because stable and rapid transfer and restoration of modified data during the read modilite cycle is achieved. It is possible to make a unique effect.
Claims (1)
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019880009581A KR920003007B1 (en) | 1988-07-29 | 1988-07-29 | Cmos dram having divided bit line sense amp |
JP15936089A JPH06103594B2 (en) | 1988-07-29 | 1989-06-20 | CMOS / DRAM with built-in divided bit line sense amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019880009581A KR920003007B1 (en) | 1988-07-29 | 1988-07-29 | Cmos dram having divided bit line sense amp |
Publications (2)
Publication Number | Publication Date |
---|---|
KR900002326A KR900002326A (en) | 1990-02-28 |
KR920003007B1 true KR920003007B1 (en) | 1992-04-13 |
Family
ID=19276520
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019880009581A KR920003007B1 (en) | 1988-07-29 | 1988-07-29 | Cmos dram having divided bit line sense amp |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH06103594B2 (en) |
KR (1) | KR920003007B1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR940009837B1 (en) * | 1991-11-29 | 1994-10-17 | 현대전자산업주식회사 | Memory cell of dynamic ram and arrangement structure of the cell array |
-
1988
- 1988-07-29 KR KR1019880009581A patent/KR920003007B1/en not_active IP Right Cessation
-
1989
- 1989-06-20 JP JP15936089A patent/JPH06103594B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR900002326A (en) | 1990-02-28 |
JPH02110894A (en) | 1990-04-24 |
JPH06103594B2 (en) | 1994-12-14 |
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