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KR920003007B1 - Cmos dram having divided bit line sense amp - Google Patents

Cmos dram having divided bit line sense amp Download PDF

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KR920003007B1
KR920003007B1 KR1019880009581A KR880009581A KR920003007B1 KR 920003007 B1 KR920003007 B1 KR 920003007B1 KR 1019880009581 A KR1019880009581 A KR 1019880009581A KR 880009581 A KR880009581 A KR 880009581A KR 920003007 B1 KR920003007 B1 KR 920003007B1
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bit line
clock
circuit
sensing
latch circuit
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전동수
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삼성반도체통신 주식회사
강진구
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Abstract

The DRAM includes a separating means for first and second bit lines by separating clocks. A first cell array (160) selects one memory cell in accordance with word line selecting clocks, and a transfer means (140) selects a first bit line in accordance with a column selecting signal. A sensing means of an N latching circuit (150) senses the data of the first bit line in accordance with a first sensing clock, and a restore means of a P latch circuit (170) restores the data of the first memory cell to the selected memory cell. A sensing means of a second N latch circuit (130) senses the data of a second bit line in accordance with a second sensing clock, while a restore means of a second P latch circuit (110) restores the data of the second bit line to the selected memory cell.

Description

분할비트라인 센스앰프를 가지는 씨모스 디램CMOS DRAM with Split Bitline Sense Amplifier

제1도는 종래의 디램 코어부의 회로구성도.1 is a circuit diagram of a conventional DRAM core unit.

제2도는 본 발명의 디램 코어부의 회로구성도.2 is a circuit diagram of the DRAM core unit of the present invention.

제3도는 센싱 및 리스토이 클럭발생회로도.3 is a sensing and restoring clock generation circuit diagram.

제4도는 제3도의 출력 타이밍 챠트이다.4 is an output timing chart of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 제2 등화회로 110 : 제2 피래치회로100: second light circuit 110: second pitch circuit

120 : 제2 하프 셀 어레이 130 : 제2 엔래치회로120: second half cell array 130: second enlated circuit

140 : 전달 게이트회로 150 : 제1 엔래치회로140: transfer gate circuit 150: first latch circuit

160 : 제1 하프 셀 어레이 170 : 제1 피래치회로160: first half cell array 170: first stretch circuit

180 : 제1 등화회로180: first light circuit

본 발명은 분할비트라인 센싱방식의 씨모스 디램의 동작 특성 및 동작속도를 향상시키기 위한 것으로 특히, 4메거 디램 이상의 고밀도 메모리를 제작하는데 부합하게 되는 분할비트라인 센스앰프를 가지는 씨모스 디램에 관한 것이다.The present invention is to improve the operation characteristics and operating speed of the CMOS device of the divided bit line sensing method, and more particularly, to a CMOS DRAM having a split bit line sense amplifier suitable for manufacturing a high density memory of 4 mega DRAM or more. .

디램이 고밀도로 갈수록 비트라인에 연결되는 셀의 수가 증가되어 비트라인의 연장과 비트라인간의 폭의 줄어듬을 가져오게 된다. 이는 비트라인의 저항증가와 커패시턴스의 증가를 초래하여 센싱신호의 마진폭이 줄어들게 되고 또한 센싱스피드도 떨어지는등 디램의 동작성능 저하를 초래하게 된다.As the DRAM density increases, the number of cells connected to the bit line increases, resulting in the extension of the bit line and the decrease in the width between the bit lines. This results in an increase in the resistance of the bit line and an increase in capacitance, thereby reducing the margin of the sensing signal and also decreasing the operating speed of the DRAM.

따라서, 1메거 디램이상의 고밀도 메모리를 제작하는데 있어서는 상기한 문제점을 해소해야 하는데, 통상 셀 어레이와 센스앰프 구성회로에서 셀 어레이를 분할하고 이 분할된 셀 어레이마다 각각의 센스앰프를 분할하여 분할된 셀 어레이별로 해당 비트라인을 센싱하는 방식이 이용되고 있다.Therefore, the above-mentioned problem should be solved in manufacturing a high-density memory of 1 mega DRAM or more. In general, the cell array and the sense amplifier configuration circuit are divided into cell arrays, and each of the divided cell arrays is divided into cell segments. A method of sensing the corresponding bit line for each array is used.

이러한 분할 비트라인 센싱방법은 존 발명 출원인이, 앞서 특허 출원한 출원번호 제87-8771호(명칭 : 분할 미트라인 감지 증폭기를 내장한 씨모스 디램)와 출원번호 제87-9401(명칭 : 상동)에서 상세하게 기술하고 있다.Such a divided bit line sensing method is described by the applicant of the present invention, the patent application No. 87-8771 (name: CMOS DRAM with a built-in split mitrain sense amplifier) and application number 87-9401 (name: homology) It is described in detail.

이를 첨부한 도면의 제1도, 제3도, 제4도를 참고로 하여 설명하면 다음과 같다.This will be described with reference to FIGS. 1, 3, and 4 of the accompanying drawings.

제1도는 1메거 디램의 메모리 중심(core)부의 회로구성도로써, 비트라인(47,77)은 분리 트랜지스터(60)의 채널 통로를 통해 연결되고 비트라인(48)(78)은 분리 트랜지스터(61)의 채널통로를 통해 연결된다.FIG. 1 is a circuit diagram of a memory core of a 1 mega DRAM, wherein bit lines 47 and 77 are connected through a channel passage of a separation transistor 60 and bit lines 48 and 78 are separated transistors. Connection is made via the channel path of (61).

상기 분리 트랜지스터들(60)(61)은 모두 엔 모스(N MOS) 트랜지스터이며, 전달 게이트회로(148)를 구성한다. 상기 분리 트랜지스터(60)(61)의 각 게이트에는 분리클럭(Iso―lation Clock)(ØISO)이 입력된다. 비트라인(47)(48)은 각각 제2비트라인(BL0)(

Figure kpo00001
)이라하고 비트라인(77)(78)은 각각 제1비트라인(BL1)(
Figure kpo00002
)이라 칭한다.The isolation transistors 60 and 61 are all N MOS transistors and constitute a transfer gate circuit 148. An isolation clock ( ISO ) is input to each gate of the isolation transistors 60 and 61. The bit lines 47 and 48 each have a second bit line BL 0 (
Figure kpo00001
) And the bit lines 77 and 78 are respectively the first bit line BL 1 (
Figure kpo00002
It is called).

제2비트라인쌍(BL0,

Figure kpo00003
)의 최 외측단부에는 제2 등화회로(100)가 연결된다. 제2 등화회로(100)는 노드(30)에 제2비트라인(BL0)사이에서 채널을 형성하는 엔 모스 트랜지스터(32)와 제2비트라인(
Figure kpo00004
)사이에서 채널을 형성하는 엔 모스 트랜지스터(33)가 연결되고, 제2비트라인(BL0)(
Figure kpo00005
)사이에서 채널을 형성하는 엔 모스 트랜지스터(34)가 연결되는 구성으로 된다.Second bit line pair BL 0 ,
Figure kpo00003
The second equalization circuit 100 is connected to the outermost end of The second equalization circuit 100 may include an NMOS transistor 32 and a second bit line forming a channel between the second bit line BL 0 at the node 30.
Figure kpo00004
NMOS transistors 33 forming channels are connected between the second bit line BL 0 (
Figure kpo00005
The NMOS transistor 34 forming a channel is connected to each other.

또한 상기 엔 모스 트랜지스터(32)(33)(34)의 모든 게이트들은 노드(31)에 공통으로 연결되고 여기에 등화클럭(ØEQ)이 입력된다.In addition, all gates of the MOS transistors 32, 33, 34 are commonly connected to the node 31, and an equalization clock Ø EQ is input thereto.

또한 제2비트라인(BL0)(

Figure kpo00006
)사이에서 피 모스(P MOS) 트랜지스터(36)(37)는 노드(38)를 통해 직렬로 연결되고, 상기 트랜지스터(36)(37)의 각각의 게이트의 상기 제2비트라인(BL0)(
Figure kpo00007
)에 각각 교차되게 연결된다.In addition, the second bit line BL 0 (
Figure kpo00006
P MOS transistors 36 and 37 are connected in series through node 38, and the second bit line BL 0 of each gate of the transistors 36 and 37 is connected. (
Figure kpo00007
Are intersected with each other.

또한 상기 퍼 모스 트랜지스터(36)(37)는 데이터를 리스토이하는 제2 피래치(P Latch)회로(110)로 구성된다.In addition, the MOS transistors 36 and 37 may include a second latch circuit 110 for restoring data.

상기 노드(38)에는 후술하는 제2 리스토이 클럭(LA1)이 입력된다. 제2비트라인쌍(BL0)(

Figure kpo00008
)의 우측 단부에는 엔모스 트랜지스터(50)(51)는 노드(52)를 통해 상기 제2비트라인(BL0)(
Figure kpo00009
)사이에 직렬로 연결되며, 상기 트랜지스터(50)(51)의 각 게이트는 상기 제2비트라인(BL0)(
Figure kpo00010
)에 교차되게 연결된다.The second restore clock LA 1 described later is input to the node 38. Second bit line pair BL 0 (
Figure kpo00008
At the right end of the NMOS transistor 50, 51 is connected to the second bit line BL 0 through node 52.
Figure kpo00009
Are connected in series, and each gate of the transistors 50 and 51 is connected to the second bit line BL 0 (
Figure kpo00010
) Are intersected with

상기 엔 모스 트랜지스터(50)(51)는 데이터를 센싱하는 제2 엔래치(N Latch)회로(130)로 구성된다. 또한 상기 노드(52)에는 제2센싱클럭(

Figure kpo00011
)이 입력된다.The NMOS transistors 50 and 51 are configured of a second N Latch circuit 130 for sensing data. In addition, the node 52 has a second sensing clock (
Figure kpo00011
) Is entered.

또한 상기 제2 피래치회로(110)와 제2엔래치회로(130) 사이의 제2비트라인쌍(BL0,

Figure kpo00012
)에는 제1 하프 셀 어레이(120)를 구성하는 메모리셀(40)(41)이 공지의 접힘 비트라인방식으로 연결되어 있다. 각 메모리셀은 하나의 엔 모스 트랜지스터(45)와 하나의 스토리지 커패시터(46)로 구성된다.In addition, the second bit line pair BL0 between the second stretch circuit 110 and the second envelop circuit 130 is formed.
Figure kpo00012
) Is connected to the memory cells 40 and 41 constituting the first half cell array 120 by a known folded bit line method. Each memory cell consists of one MOS transistor 45 and one storage capacitor 46.

제1비트라인쌍(BL1,

Figure kpo00013
)은 각각 엠 모스 트랜지스터의 전달 트랜지스터(95)(96)를 통해 입.출력라인(97) 및 입.출력라인(98)에 연결된다.First bit line pair BL 1 ,
Figure kpo00013
Are connected to the input / output line 97 and the input / output line 98 through the transfer transistors 95 and 96 of the MOS transistor, respectively.

상기 전달트랜지스터(95)(96)의 게이트에는 모두 열디코오더로부터 열선택 신호(ØCD)가 입력된다.All of the gates of the transfer transistors 95 and 96 receive a column select signal Ø CD from a column decoder.

전달 게이트회로(140)와 연결되는 제1비트라인쌍(BL1,

Figure kpo00014
)사이에서 엔 모스 트랜지스터(68)(69)는 노드(65)를 통해 직렬연결되고 상기 엔 모스 트랜지스터(68)(69)의 각 게이트는 상기 비트라인(BL1)(
Figure kpo00015
)에 교차로 연결된다.The first bit line pair BL 1 connected to the transfer gate circuit 140.
Figure kpo00014
NMOS transistors 68 and 69 are connected in series through node 65 and each gate of each of the NMOS transistors 68 and 69 is connected to the bit line BL 1 .
Figure kpo00015
) Is connected to the intersection.

또한 상기 노드(65)에는 제1 센싱클럭(

Figure kpo00016
)이 입력된다. 상기 엔 모스 트랜지스터(68)(69)는 제1 엔래치회로(150)로 구성된다. 또한 상기 전달 트랜지스터(95)(96)와 각각 연결되는 제1비트라인(BL1)(
Figure kpo00017
) 사이에는 엔 모스 트랜지스터(90)로 구성된 제1 등화회로(180)가 연결되며 상기 엔 모스 트랜지스터(90)의 게이트에는 등화클럭(ØEQ)이 입력된다.In addition, the node 65 has a first sensing clock (
Figure kpo00016
) Is entered. The NMOS transistors 68 and 69 are formed of a first enlatch circuit 150. In addition, the first bit line BL 1 connected to the transfer transistors 95 and 96, respectively,
Figure kpo00017
) Is connected to the first equalization circuit (180) consisting of the MOS transistor 90, the equalization clock (Ø EQ ) is input to the gate of the MOS transistor (90).

또한 상기 제1등화회로(180)와 인접한 외측의 제1비트라인(BL1)(

Figure kpo00018
)사이에는, 채널통로가 노드(82)를 통해 직렬연결되고 각 게이트가 상기 비트라인(BL1)(
Figure kpo00018
)에 교차로 연결된 피 모스 트랜지스터(80)(81)로 구성된 제1 피래치회로(170)가 연결된다.In addition, the first bit line BL 1 on the outer side adjacent to the first light circuit 180 (
Figure kpo00018
Are connected in series through node 82 and each gate is connected to the bit line BL 1 (
Figure kpo00018
Is connected to the first latch circuit 170 composed of the MOS transistors 80 and 81.

상기 제1 엔래치회로(150)와 상기 제1 피래치회로(170)사이의 제1비트라인쌍(BL1)(

Figure kpo00019
)에는 하나의 엔 모스 트랜지스터(75)와 하나의 스토리지 커패시터(76)로 구성된 메모리셀(70)(71)이 접힘 비트라인 방식으로 연결된 제1 하프 셀 어레이(160)가 연결된다.The first bit line pair BL 1 between the first enlated circuit 150 and the first stretch circuit 170 (
Figure kpo00019
) Is connected to a first half cell array 160 in which one NMOS transistor 75 and one storage capacitor 76 are connected in a folded bit line manner.

상기에서 스토리지 커패시터들의 한단은 1/2VCC에 연결이 되며 메모리셀의 엔 모스 트랜지스터의 게이트에는 행디코오더로부터 상기 메모리셀을 선택하는 워드라인 선택클럭(ØWL01WL11)이 입력된다.One end of the storage capacitors is connected to 1 / 2V CC , and word line selection clocks Ø WL01 and WL11 that select the memory cells from the row decoder are input to the gates of the transistors of the memory cells.

제3도는 제1도의 회로에서 사용되는 센싱클럭발생회로(12)의 일실시예시도이다.3 is an exemplary view of a sensing clock generation circuit 12 used in the circuit of FIG.

여기에서 라인(283)(293) 및 라인(284)에는 각각 행어드레스신호(RA7,

Figure kpo00020
) 및 클럭(ØS)이 입력되며 노드(281)(291)에는 5볼트의 공급전압(VCC)이 입력된다. 또한 노드(310)(320)에는 하프전압(VCC/G2)(2,5볼트)이 입력된다.The line 283, 293 and the line 284 each have a row address signal RA 7 ,.
Figure kpo00020
) And a clock Ø S are input, and a supply voltage V CC of 5 volts is input to the nodes 281 and 291. In addition, half voltages (V CC / G 2 ) (2,5 volts) are input to the nodes 310 and 320.

참조번호(202)(203)(204)(205)는 각각 인버터로 구성된 지연회로이며 참조번호(206)(207)는 각각 동화회로이다.Reference numerals 202, 203, 204, and 205 denote delay circuits each composed of inverters, and reference numerals 206 and 207, respectively, are moving circuits.

참조번호(230)(240)(250)(252)(260)(261)(262)(270)(272)(271)는 모두 낸드게이트이며 참조번호(231)(232)(234)(241)(242)(244)(251)(253)(254)(263) 및 참조번호(273)는 모두 인버터이다.Reference numerals 230, 240, 250, 252, 260, 261, 262, 270, 272, and 271 are all NAND gates and reference numerals 231, 232, 234 and 241. 242, 244, 251, 253, 254, 263 and 273 are all inverters.

이와같은 센싱클럭발생회로(12)의 동작을 상세히 설명하면 다음과 같다.The operation of the sensing clock generation circuit 12 will now be described in detail.

행어드레스신호(RA8)(또는

Figure kpo00021
)가 로우레벨(VSS전압)일 때 낸드게이트(252)의 출력은 하이레벨(VCC전압)이 된다.Hang address signal RA8 (or
Figure kpo00021
NAND is at a low level (V SS voltage), the output of the NAND gate 252 is a high level (V CC voltage).

따라서 2개의 인버터(253)(254)를 통해 라인(301)으로부터 출력되는 분리클럭(ØISO)은 하이레벨이 된다.Therefore, the separation clock Ø ISO outputted from the line 301 through the two inverters 253 and 254 becomes a high level.

또한 낸드게이트(230)(240)의 출력은 모두 하이레벨이 된다.In addition, the outputs of the NAND gates 230 and 240 all become high levels.

따라서 인버터(231)(232)와 인버터(241)(242)를 통해 피모스 트랜지스터(233)(243)의 게이트에 모두 하이레벨이 입력되므로 상기 두 트랜지스터(233)(243)는 모두 오프 상태로 된다.Therefore, since the high level is input to the gates of the PMOS transistors 233 and 243 through the inverters 231 and 232 and the inverters 241 and 242, the two transistors 233 and 243 are both turned off. do.

또한 낸드게이트(262)(272)의 출력이 모두 하이레벨이므로 인버터(263)(273)의 출력은 모두 로우레벨로 되어 엔 모스 트랜지스터(264)(274)는 모두 오프상태가 된다.In addition, since the outputs of the NAND gates 262 and 272 are all high level, the outputs of the inverters 263 and 273 are all low level, and the transistors 264 and 274 are all turned off.

또한 인버터(234)(244)의 출력은 모두 하이레벨로 되므로 등회회로(206)를 구성하는 엔 모스 트랜지스터(311)(312)(313)와 등화회로(207)를 구성하는 엔 모스 트랜지스터(321)(322)(323)는 모두 온 상태가 된다.In addition, since the outputs of the inverters 234 and 244 are all at a high level, the transistors 321 constituting the equalizing circuit 206 and the transistors 321 constituting the equalizing circuit 207. ) 322 and 323 are all turned on.

따라서 라인(302)(303)과 라인(304)(305)은 모두 등화되어 VCC/2 레벨로 된다. 즉 제2 센싱클럭(

Figure kpo00022
), 제2 리스토이클럭(LA1), 제1 리스토이클럭(LA2) 및 제1 센싱클럭(
Figure kpo00023
)은 모두 VCC/2 레벨로 프리차아지된다.Thus, lines 302, 303, and 304, 305 are both equalized to the V CC / 2 level. That is, the second sensing clock (
Figure kpo00022
), The second restore clock LA 1 , the first restore clock LA 2 , and the first sensing clock
Figure kpo00023
) Are all precharged to the V CC / 2 level.

또한 라인(282)(292)도 모두 하이레벨이므로 낸드게이트(250)의 출력은 로우레벨로 되어 인버터(251)의 출력은 하이레벨로 된다. 또한 지연회로(202)(203)의 출력도 모두 하이레벨이므로 지연회로(204)(205)는 로우레벨로 유지된다.In addition, since the lines 282 and 292 are both at a high level, the output of the NAND gate 250 is at a low level, and the output of the inverter 251 is at a high level. In addition, since the outputs of the delay circuits 202 and 203 are all at the high level, the delay circuits 204 and 205 are kept at the low level.

이후 행어드레스신호(RA8)(또는

Figure kpo00024
)가 하이레벨로 되고 행어드레스신호(RA7)가 로우레벨(
Figure kpo00025
는 하이레벨)로 되면 낸드게이트(250)와 인버터(251)로 구성되는 엔드게이트 출력이 하이레벨이어서 라인(301)으로 출력되는 분리클럭(ØISO)은 로우레벨로 변한다.The row address signal RA 8 (or
Figure kpo00024
) Becomes high level and the row address signal RA 7 becomes low level (
Figure kpo00025
When the high level), the end gate output composed of the NAND gate 250 and the inverter 251 is high level, so that the separation clock Ø ISO outputted to the line 301 changes to a low level.

또한 라인(280)(290)이 모두 하이레벨이므로 등화회로(206)(207)는 등화동작이 중단된다. 그후 클럭(ØS)이 하이레벨로 되면 먼저 낸드게이트(260)의 출력은 로우레벨로 되고 낸드게이트(261)이 출력은 하이레벨로 되어 낸드게이트(262)의 출력은 로우레벨로 된다.In addition, since the lines 280 and 290 are all at the high level, the equalization circuit 206 and 207 are stopped. Thereafter, when the clock Ø S becomes high level, first, the output of the NAND gate 260 goes low, and the output of the NAND gate 261 goes high, and the output of the NAND gate 262 goes low.

따라서 게이트가 하이레벨인 엔 모스 트랜지스터(264)는 온상태가 되므로 제2 센싱클럭(

Figure kpo00026
)은 로우레벨로 된다. 그 다음 지연회로(204)의 출력은 하이레벨로 되며 낸드게이트(230)의 출력은 로우레벨로 된다.Therefore, since the MOS transistor 264 having the high level gate is turned on, the second sensing clock (
Figure kpo00026
) Becomes the low level. The output of the delay circuit 204 then goes high and the output of the NAND gate 230 goes low.

따라서 게이트가 로우레벨인 피 모스 트랜지스터(233)는 온상태가 되고 제2 리스토이클럭(LA1)은 하이레벨로 된다.Therefore, the PMOS transistor 233 having the gate at the low level is turned on and the second reset clock LA 1 is at the high level.

또한 라인(282)은 로우레벨이므로 인버터(251)의 출력은 로우레벨로 되어 분리클럭(ØISO)은 하이레벨로 바뀐다.In addition, since the line 282 is at a low level, the output of the inverter 251 is at a low level, and the separation clock Ø ISO is changed to a high level.

그후 라인(282)의 로우레벨에 의해 지연회로(203)의 출력은 로우레벨이 되고 낸드게이트(271)의 출력은 하이레벨이 되며 낸드게이트(272)의 출력은 로우레벨로 된다. 따라서 게이트가 하이레벨인 엔 모스 트랜지스터(274)은 온상태가 되고 제1 센싱클럭(

Figure kpo00027
)은 로우레벨로 변한다. 그 다음 지연회로(285)의 출력은 하이레벨이 되고 낸드게이트(240)의 출력은 로우레벨이 된다.The low level of line 282 then causes the output of delay circuit 203 to go low, the output of NAND gate 271 to high level, and the output of NAND gate 272 to low level. Therefore, the NMOS transistor 274 having the high level gate is turned on and the first sensing clock (
Figure kpo00027
) Changes to the low level. The output of the delay circuit 285 then goes high and the output of the NAND gate 240 goes low.

따라서 게이트가 로우레벨인 피 모스 트랜지스터(243)는 온상태가 되며 제1 리스토이클럭(LA2)은 하이레벨이 된다.Therefore, the PMOS transistor 243 having the gate at the low level is turned on and the first reset clock LA 2 is at the high level.

한편 행어드레스신호(RA8)(또는

Figure kpo00028
)가 로우레벨이 하이레벨로 변하고, 행어드레스신호(RA7)가 하이레벨일 때 클럭(ØS)이 하이레벨로 되면 순차적으로 분리클럭(ØISO)은 로우레벨로 되고 제1 센싱클럭(
Figure kpo00029
)은 로우레벨로 된다. 또한 제1 리스토어클럭(LA2)이 하이레벨일 때 분리클럭(ØISO)은 하이레벨로 되고 2센싱클럭(
Figure kpo00030
)은 로우레벨로, 그리고 제2 리스토어클럭(LA1)은 하이레벨로 된다.On the other hand, the row address signal RA 8 (or
Figure kpo00028
) When the low level changes to a high level and the clock Ø S goes to a high level when the row address signal RA 7 is at the high level, the separation clock Ø ISO goes to the low level sequentially and the first sensing clock (
Figure kpo00029
) Becomes the low level. In addition, when the first restore clock LA 2 is at a high level, the separation clock Ø ISO becomes a high level and a two sensing clock (
Figure kpo00030
) Is at the low level, and the second restore clock LA1 is at the high level.

제4도는 상기 제3도의 출력 타이밍챠트로써, 시간(t1)전에는 행어드레스 스트로브(

Figure kpo00031
)가 하이레벨일 때 행어드레스신호(RA8)(
Figure kpo00032
) 및 (RA7)(
Figure kpo00033
)는 모두 로우레벨이며, 등화클럭(ØEQ)의 하이레벨에 의해 프리차아지 싸이클을 유지한다. 따라서 분리클럭(ØISO)은 하이레벨로 되고 제2 등화회로(100)를 구성하는 엔 모스 트랜지스터(32)(33)(34)는 모두 온상태가 되며 제1 등화회로(180)를 구성하는 엔 모스 트랜지스터(90)도 온상태로 된다. 그러므로 제2비트라인쌍(BL0,
Figure kpo00034
)과 제1비트라인쌍(BL1,
Figure kpo00035
)은 모두 VCC/2레벨로 프리차아지된다.4 is an output timing chart of FIG. 3, and before the time t 1 , a row address strobe (
Figure kpo00031
When the high level is), the row address signal RA 8 (
Figure kpo00032
) And (RA 7 ) (
Figure kpo00033
) Are all low level and maintain precharge cycle by high level of equalization clock (Ø EQ ). Therefore, the separation clock Ø ISO becomes a high level, and the transistors 32, 33 and 34 constituting the second equalization circuit 100 are all turned on and the first equalization circuit 180 is constituted. The MOS transistor 90 is also turned on. Therefore, the second bit line pair BL 0 ,
Figure kpo00034
) And the first bit line pair BL 1 ,
Figure kpo00035
) Are all precharged to the V CC / 2 level.

시간(t1)에서 스트로브(

Figure kpo00036
)가 로우레벨(액티브 싸이클)로 된후 어드레스가 입력되면, 시간(t2)에서 행어드레스신호(RA8)(또는
Figure kpo00037
)가 하이레벨로 되고, 행어드레스신호(RA7)가 로우레벨이 되었다면 어드레스의 입력시 도시하지 않은 클럭발생회로에서 발생되는 등화클럭(ØEQ)은 로우레벨로 된다.Strobe at time t 1 (
Figure kpo00036
) When the doenhu address is input to the low level (active cycle), the time (t 2), the row address signal (RA 8) (or in
Figure kpo00037
When () becomes high level and the row address signal RA 7 becomes low level, the equalization clock (Ø EQ ) generated in the clock generation circuit (not shown) at the input of the address becomes low level.

이때 분리클럭(ØISO)도 로우레벨로 된다. 그러므로 상기 제1, 제2 등화회로(180)(100)는 오프상태로 되고 분리 트랜지스터(60)(61)는 모두 오프상태가 된다.At this time, the separation clock Ø ISO is also at a low level. Therefore, the first and second equalization circuits 180 and 100 are turned off and the isolation transistors 60 and 61 are turned off.

그후 제2 하프 셀 어레이(120)를 선택하는 워드라인 선택클럭(ØWL01)이 VCC+2VT(VT는 드레쉬홀드전압)로 된다. 만약 메모리셀(40)의 스토리지 커패시터에 "1"(하이레벨)이 충전되어 있었다면 엔 모스 트랜지스터(45)의 온상태로 전하분배(Charge Sharing)에 의해 제2비트라인(BL0)은 참조번호 400과 같이 VCC/2에서 약 200mV 증가된 전압을 띄우게 된다.Thereafter, the word line selection clock Ø WL01 for selecting the second half cell array 120 becomes V CC + 2VT (V T is the threshold voltage). If the storage capacitor of the memory cell 40 is charged with " 1 " (high level), the second bit line BL 0 is referred to by charge sharing in the ON state of the transistor 160. As in 400, the voltage is increased by about 200mV at V CC / 2.

여기에서 사용되는 클럭(ØS)은 상기 워드라인 선택신호를 지연시킨 신호이다. 시간(t3)에서 클럭(ØS)이 하이레벨로 되면 전술한 바와 같이 시간(t4)에서 제2센싱클럭(

Figure kpo00038
)이 로우레벨(401)로 되고 시간(t5)에서 제2 리스토어클럭(LA1)이 하이레벨(402)로 된다. 그러므로 시간(t4)와 (t5)사이에서 제2 엔래치회로(130)가 동작을 하여 제2비트라인(
Figure kpo00039
)은 로우레벨(405)로 방전된다.The clock Ø S used herein is a signal that delays the word line selection signal. Clock at time (t 3) a second sensing clock at time (t 4) as described (Ø S) is above the high level when the (
Figure kpo00038
) Becomes the low level 401 and the second restore clock LA 1 becomes the high level 402 at time t 5 . Therefore, between the times t 4 and t 5 , the second latch circuit 130 operates to form the second bit line (
Figure kpo00039
) Is discharged to the low level 405.

또한 시간(t5)후에는 제2 피래치회로(110)가 동작하여 제2비트라인(BL0)은 VCC레벨(406)로 증폭이 되고 상기 메모리셀(40)을 리스토어하게 된다.In addition, after the time t 5 , the second stretch circuit 110 is operated to amplify the second bit line BL 0 to the V CC level 406 and restore the memory cell 40.

상기 리스토어클럭(LA1)이 하이레벨이 되면 전술한 바와 같이 시간(t6)에서 분리클럭(ØISO)은 하이레벨이 되고 분리 트랜지스터(60)(61)는 모두 온상태가 된다.When the restore clock LA 1 is at the high level, as described above, the separation clock Ø ISO is at the high level and the isolation transistors 60 and 61 are all turned on at the time t 6 .

따라서 제2비트라인(BL0)(

Figure kpo00040
)에 충전된 전하는 제1비트라인(BL1)(
Figure kpo00041
)으로 전달이 된다. (제5도의 (407)(408))시간(t7)에서 제1센싱클럭(
Figure kpo00042
)이 로우레벨(403)로 되고 시간(t8)에서 제1 리스토어클럭(LA2)이 하이레벨(404)로 되면 상기 전달된 전하는 제1 엔래치회로(130)와 제1 피래치회로(170)에 의해 제1비트라인쌍(BL1,
Figure kpo00043
)은 각각 VCC와 VSS로 되고 상기 메모리셀(40)을 리스토어하며, 열디코오더에서 출력하는 열선택신호(ØCD)에 의해 각각의 전달 트랜지스터(35)(96)를 통해 입출력라인(97),(98)으로 출력된다.Therefore, the second bit line BL 0 (
Figure kpo00040
The charge charged in the) is the first bit line BL 1 (
Figure kpo00041
) Is delivered. (407, 408 in FIG. 5 ) the first sensing clock at time t 7 (
Figure kpo00042
) Becomes the low level 403 and the first restore clock LA 2 becomes the high level 404 at time t 8 . 170, the first bit line pair BL 1 ,
Figure kpo00043
) Are respectively V CC and V SS , and restore the memory cell 40, and input / output lines through the transfer transistors 35 and 96 by a column select signal Ø CD output from a column decoder. 97) and (98).

한편 시간(t2)에서 행어드레스신호(RA8)(또는

Figure kpo00044
)가 하이레벨이고 행어그레스신호(RA7)가 하이레벨이 되면 등화클럭(ØEQ)은 로우레벨로 되고 분리클럭(ØISO)도 로우레벨로 된다. 따라서 제1, 제2 등화회로(180)(100)와 분리트랜지스터(60)(61)는 오프상태로 되고 제1 하프 셀 어레이(160)중 어느하나의 메모리셀(70)을 선택하는 워드라인 선택클럭(ØWL11)이 VCC+2VT로 된다. 메모리셀(70)의 스토리지 커패시터(76)에 "1"(VCC레벨)이 기억되어 있다면 상기 충전전하는 제1비트라인(BL1)을 참조번호 400과 같이 충전한다.On the other hand, at time t 2 , the row address signal RA 8 (or
Figure kpo00044
When () is high level and the hang address signal RA 7 becomes high level, the equalization clock (Ø EQ ) goes low and the separation clock (Ø ISO ) goes low. Therefore, the first and second equalization circuits 180 and 100 and the isolation transistors 60 and 61 are turned off and the word lines for selecting one of the memory cells 70 of the first half cell array 160. The selection clock Ø WL11 becomes V CC + 2VT. If V1 (V CC level) is stored in the storage capacitor 76 of the memory cell 70, the charging charge charges the first bit line BL 1 as shown by reference numeral 400.

그후 전술한 바와 같이 클럭(ØS)이 하이레벨로 되면 시간(t4)에서 제1 센싱클럭(

Figure kpo00045
)이 로우레벨로 되고(401) 제1 엔래치회로(150)가 동작 함으로써 제1비트라인(
Figure kpo00046
)은 레벨로(405)방전이 된다.Then, as described above, when the clock Ø S becomes high level, the first sensing clock (at time t 4 )
Figure kpo00045
) Becomes the low level (401) and the first latch circuit 150 is operated, so that the first bit line (
Figure kpo00046
) Is discharged to level 405.

그후 시간(t5)에서 제1 리스토어클럭(LA2)이 하이레벨(406)로 되면 제1 피래치회로(170)가 동작하여 제1비트라인(BL1)을 VCC레벨(406)로 증폭을 하고 상기 메모리셀(70)을 리스토이하게 된다. 그후 시간(t6)에서 상기 분리클럭(ØISO)은 하이레벨로 된다.Thereafter, when the first restore clock LA 2 reaches the high level 406 at time t 5 , the first latch circuit 170 operates to move the first bit line BL 1 to the V CC level 406. The amplification is performed and the memory cell 70 is restored. The separation clock Ø ISO is then at a high level at time t 6 .

따라서 상기 제1비트라인(BL1)의 충전전하는 제2비트라인(BL0)으로 전달되고 제2비트라인(

Figure kpo00047
)에 VCC/2로 충전된 전하는 제1비트라인(
Figure kpo00048
)으로 방전된다.Therefore, the charge of the first bit line BL1 is transferred to the second bit line BL 0 and the second bit line
Figure kpo00047
Charge charged to VCC / 2 on the first bit line (
Figure kpo00048
Discharged).

그후 시간(t7)과 시간(t8)에서 제2 센싱클럭(

Figure kpo00049
)과 제2 리스토어클럭(LA1)은 각각 로우레벨(403)과 하이레벨(404)로 되고 제1, 제2 엔래치회고(150)(130)와 제1, 제2 피래치회로(170)(110)가 모두 동작함으로써 상기 비트라인(BL0)(BL1) 및 비트라인(
Figure kpo00050
)(
Figure kpo00051
)을 각각 VCC와 VSS레벨로 증폭하고 상기 메모리셀(78)을 리스토어하게 된다.Then, at a time t 7 and a time t 8 , the second sensing clock (
Figure kpo00049
) And the second restore clock LA 1 are at the low level 403 and the high level 404, respectively, and the first and second envelop retrospectives 150 and 130 and the first and second latch circuits 170 are respectively. The bit line BL 0 (BL 1 ) and the bit line (
Figure kpo00050
) (
Figure kpo00051
) Is amplified to V CC and V SS levels, respectively, and the memory cell 78 is restored.

그후 전술한 바와 같이 전달 트랜지스터(95)(96)를 통해 입출력라인(97)(98)으로 출력한다.Thereafter, as described above, the output signal is output to the input / output lines 97 and 98 through the transfer transistors 95 and 96.

액티브 싸이클이 끝나 시간(t9)에서 스트로브(RAS)가 하이레벨로 되면 상기 워드라인 선택클럭(ØWL01)(ØWL01)은 로우레벨로 되고 행어드레스신호(RA8)(그리고

Figure kpo00052
) 및 행어드레스신호(RA7)(그리고
Figure kpo00053
)는 모두 로우레벨로 되며 등화클럭(ØEQ)은 하이레벨로 되어 프리차아지 싸이클로 된다.When the strobe RAS becomes high at the end of the active cycle t 9 , the word line select clock Ø WL01 Ø WL01 goes low and the row address signal RA 8 (and
Figure kpo00052
) And hang address signal (RA 7 ) (and
Figure kpo00053
) Are all at low level and the equalization clock (Ø EQ ) is at high level to become precharge cycle.

따라서 제1 및 제2 센싱클럭(LA2)(LA1)과 제1 및 제2 리스토어클럭(

Figure kpo00054
)(
Figure kpo00055
)은 모두 VCC/2로 되고 비트라인쌍들도 모두 VCC/2로 프리차아지된다.Therefore, the first and second sensing clocks LA 2 (LA 1 ) and the first and second restore clocks (
Figure kpo00054
) (
Figure kpo00055
) Are all V CC / 2 and the bit line pairs are all precharged to V CC / 2.

이상에서 설명한 바와 같은 선행기술에 따르면, 셀 어레이를 1/2로 분할하고 각 분할 셀 어레이마다 엔래치의 센싱회로와 피래치의 리스토어회로를 두는 것으로 비트라인을 분할하여 순차적으로 센싱되도록 하기 때문에 비트라인간의 커패시턴스에 의한 동작전압 마진 및 스피드 개선과 피이크전류를 최소화로 할 수 있어서 1메거 디램의 제작이 가능하게 되는 것이다.According to the prior art as described above, since the cell array is divided into 1/2 and each of the divided cell arrays has a sensing circuit of enlatch and a restoring circuit of the latch, the bit line is divided so as to be sequentially sensed. It is possible to improve the operating voltage margin and speed by the capacitance between lines and minimize the peak current, so that it is possible to manufacture 1 mega DRAM.

그러나 상기한 바와 같은 선행기술은 단지 1매거 디램의 제작에 유용할 뿐이지, 4메거 디램 또는 그 이상의 고밀도 디램을 제작하는데 적용할 경우에는, 동작불능 또는 에러가 발생되는 문제가 있게 된다.However, the prior art as described above is useful only for the production of one magazine DRAM, and when applied to fabricate four mega DRAM or higher density DRAM, there is a problem that an operation or error occurs.

예를 들면, 리드 모디파이 라이트 사이클(Read-Modify-Write cycle)시, 입출력라인(97)(98)에서 수정된 데이터가 분리 트랜지스터(95)(96)를 통하여 비트라인(47)(48)(77)(79)을 하이레벨에서 로우레벨로, 로우레벨에서 하이레벨로 수정해야 할 때, 엔래치회로(150), 피래치회로(170)를 플립시키고 이어서 전달 게이트회로(140)를 거친후 엔래치회로(130) 피래치회로(110)를 플립시키는 데는 너무 많은 시간이 소요됨은 물론 동작전압 마진이 매우 나빠져, 상기 래치회로들은 플립시킬 수 없게 되는 경우가 생긴다.For example, in the read-modify-write cycle, the data modified in the input / output lines 97 and 98 is transferred to the bit lines 47 and 48 through the isolation transistors 95 and 96. When it is necessary to modify (77) (79) from the high level to the low level and from the low level to the high level, the enlatch circuit 150 and the latch circuit 170 are flipped and then passed through the transfer gate circuit 140. After flipping the latch circuit 110, the latch circuit 130 takes too much time and the operating voltage margin becomes very bad, so that the latch circuits cannot be flipped.

특히 4메거 디램 이상의 고밀도 메모리에서 비트라인(47)(48)(77)(78)의 저항이 높아지게 되는 것은 필연적이며, 그 저항 값이 10㏀이상으로 될 경우에는 데이터 수정기입이 불가능하게 된다.In particular, it is inevitable that the resistances of the bit lines 47, 48, 77, and 78 become high in a high-density memory of 4 mega DRAM or more, and data modification is impossible when the resistance value is 10 kΩ or more.

본 발명은 이와 같은 점을 감안하여서 된 것으로 본 발명의 목적은 4메거 디램 이상의 고밀도 메모리의 제작이 가능하게 되는 분할 비트라인 센스앰프를 가지는 씨모스 디램을 제공하는데 있는 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of the foregoing, and an object of the present invention is to provide a CMOS DRAM having a divided bit line sense amplifier capable of fabricating a high density memory of 4 mega DRAM or more.

본 발명의 특징은 씨모스 디램의 코어부 회로구성이 제1 엔래치회로는 입.출력라인에 최인접하여 배치되고, 제2 엔래치회로는 전달 게이트회로에 최 인접하여 배치되고, 제1 피래치회로는 상기 엔래치회로에 인접하여 배치되고, 제2 피래치회로는 상기 입.출력라인으로부터 가장 멀리 떨어져 배치되는데 있는 것이며, 또한 상기 제1 피래치회로의 디바이스 크기가 제2 피래치회로의 디바이스의 크기보다 크게되는 분할 비트라인 센스앰프를 가지는 씨모스 디램에 있는 것이다.A feature of the present invention is that the core circuitry of the CMOS DRAM is configured such that the first latch circuit is disposed closest to the input / output line, and the second latch circuit is disposed closest to the transfer gate circuit. The circuit is disposed adjacent to the en-latch circuit, the second latch circuit is disposed farthest from the input / output line, and the device size of the first latch circuit is the device of the second latch circuit. The CMOS DRAM has a split bit line sense amplifier that is larger than the size of.

이하 첨부한 본 발명의 일실시예시도를 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to an exemplary embodiment of the present invention.

제2도에서 도시하고 있는 바와 같이, 입.출력라인(97)(98)의 데이터는 각각 열선택신호(ØCD)로 제어되는 전달 트랜지스터(95)(96)를 통하여 제1비트라인(BL1)(

Figure kpo00056
)에 제공되게 연결되고, 분리클럭(ØISO)으로 제어되는 전달 게이트회로(140)에 의해서는 상기 제1비트라인(BL1)(
Figure kpo00057
)의 데이터가 제2비트라인(BL0)(
Figure kpo00058
)에 전달되게 연결된다.As shown in FIG. 2, the data of the input and output lines 97 and 98 are first bit lines BL through the transfer transistors 95 and 96 respectively controlled by the column select signal Ø CD . 1 ) (
Figure kpo00056
) Is provided to be connected to, is the first bit line (BL 1) by a separate clock (Ø ISO) transfer gate circuit 140 is controlled by (
Figure kpo00057
Data of the second bit line BL 0 (
Figure kpo00058
Is connected to).

상기 입.출력라인(97)(98)에 가장 인접하는 부위의 제1비트라인(BL1,

Figure kpo00059
)에는 제1 엔래치회로(150)가 배치되고 이어서 제1 피래치회로(170)와 제1 하프셀 어레이(160)가 차례로 배치된다.The first bit line BL 1 of the portion closest to the input / output lines 97 and 98.
Figure kpo00059
), The first latch circuit 150 is disposed, followed by the first latch circuit 170 and the first half cell array 160.

또한 상기 전달 게이트 회로(140)에서 가장 인접하는 부위의 제2비트라인(BL0)(

Figure kpo00060
)에는 제2엔래치회로(130)를 배치하고 이어서 제2 하프셀 어레이(120)와 제2 피래치회로(110)가 차례로 배치된다. 즉 상기 제2 피래치회로(110)는 입.출력라인(97)(98)으로부터 가장 멀리 떨어진 곳에 배치된다.In addition, the second bit line BL 0 of the adjacent portion of the transfer gate circuit 140 (
Figure kpo00060
), The second enlated circuit 130 is disposed, followed by the second half cell array 120 and the second stretched circuit 110. That is, the second stretch circuit 110 is disposed farthest from the input / output lines 97 and 98.

한편 상기 제1 피래치회로(170)의 디바이스는 상기 제2 피래치회로의 디바이스보다 큰 사이즈로 형성된다.Meanwhile, the device of the first stretch circuit 170 is formed to have a larger size than the device of the second stretch circuit.

이와 같이된 본 발명을 디램의 기본 사이클중의 하나인 리드 모디파이 라이트 사이클을 중심으로 설명하면 다음과 같다. 본 발명의 동작과정은 앞서 기술한 종래의 1메거 디램용 분할비트라인 센싱회로의 센싱 및 리스토어 클럭 발생회로(12)를 그대로 사용하게 되므로 데이터의 센싱 및 리스토어를 실행하는 과정은 동일하게 이루어지기 때문에 이에대한 설명은 생략한다.The present invention described above will be described with reference to the lead modify light cycle, which is one of the basic cycles of the DRAM. In the operation process of the present invention, the sensing and restoring clock generation circuit 12 of the conventional divided bit line sensing circuit for a 1 mega DRAM is used as it is, so the process of sensing and restoring data is performed in the same manner. Description thereof will be omitted.

디램의 리드 모디파이 라이트 사이클시에는 분할된 제1,2비트라인(BL1)(

Figure kpo00061
)(BL0)(
Figure kpo00062
)의 데이터가 입.출력라인(97)(98)으로부터 들어오는 수정된 데이터로 바뀌게 된다. 즉 상기 제1,2비트라인(BL1)(
Figure kpo00063
)(BL0)(
Figure kpo00064
)의 데이터가 하이레벨에서 로우레벨로 또는 로우레벨에서 하이레벨로 수정이 된다.During the read modulation write cycle of the DRAM, the divided first and second bit lines BL 1 (
Figure kpo00061
) (BL 0 ) (
Figure kpo00062
) Is replaced with the modified data coming from the input and output lines 97 and 98. That is, the first and second bit lines BL 1 (
Figure kpo00063
) (BL 0 ) (
Figure kpo00064
) Data is modified from high level to low level or from low level to high level.

이때 센싱회로와 리스토어회로를 구성하는 엔, 피래치회로의 엔 모스 트랜지스터와 피 모스 트랜지스터의 드레인 - 소오스간 전류비는 IP<IN이다.In this case, the current ratio between the drain and source of the MOS transistor and the MOS transistor of the N / Latch circuit constituting the sensing circuit and the restore circuit is I P <I N.

따라서 엔래치회로를 구동하게 되는 비트라인간 전압은 피래치회로보다 높아야 한다.Therefore, the voltage between the bit lines driving the enlatch circuit should be higher than that of the stretch circuit.

이에따라. 입.출력라인(97)(98)에 최인접되어 배치되는 제1 엔래치회로(150)는 제1비트라인(BL1)(

Figure kpo00065
)에서의 저항에 의한 영향과 상기 제1비트라인(BL1)(
Figure kpo00066
)간의 커패시턴스에 의한 영향을 최소한으로 받게 되므로 빠르게 동작된다.Accordingly. The first latch circuit 150 disposed closest to the input / output lines 97 and 98 has a first bit line BL 1 (
Figure kpo00065
Influence of resistance on the first bit line BL 1
Figure kpo00066
It is operated quickly because it is minimally affected by the capacitance between.

또한 상기 제1 엔래치회로(150)의 다음단에 연결되는 제1 피래치회로(170)에 의한 리스토어동작은 피래치회로를 구성하는 피 모스 트랜지스터의 드레인 - 소오스간 전류(IP)가 상기 엔래치회로의 엔 모스 트랜지스터 드레인 - 소오스간 전류(IN)보다는 작기 때문에 제1 피래치회로(170)는 무리없이 신속하게 플립되게 된다.In addition, the restore operation by the first latch circuit 170 connected to the next stage of the first envelop circuit 150 may include drain-source current I P of the PMOS transistor constituting the stretch circuit. Since the N -th transistor transistor-to-source current I N is smaller than that of the en-latch circuit, the first latch circuit 170 may be flipped quickly without difficulty.

이후 제1비트라인(BL1)(

Figure kpo00067
)의 수정된 레벨로 제1 하프 셀 어레이(160)의 해당 셀의 데이터를 수정 한 다음, 전달 게이트회로(140)에 의해 분리되는 제2비트라인(BL0)(
Figure kpo00068
)의 데이터를 수정하게 된다.After the first bit line BL 1 (
Figure kpo00067
After modifying the data of the corresponding cell of the first half cell array 160 to the modified level of), the second bit line BL 0 (separated by the transfer gate circuit 140)
Figure kpo00068
) Will be modified.

이때에도 상기한 바와 같이 마찬가지로, 제2엔래치회로(130)가 전달 게이트회로(140)에 최인접되어 있기 때문에 데이터 센싱을 제2 엔래치회로(130)의 신속한 동작에 어려움이 없게 된다.In this case, as described above, since the second latch circuit 130 is closest to the transfer gate circuit 140, data sensing does not have a difficulty in the rapid operation of the second latch circuit 130.

한편 데이터를 리스토어하는 제2 피래치회로(110)는 입.출력라인(97)(98)에서 가장 멀리 떨어져 있으나 그의 신속한 플립동작에는 앞서 설명한 대로 무리가 없게 된다.On the other hand, the second stretch circuit 110 for restoring data is farthest from the input and output lines 97 and 98, but there is no problem in the rapid flip operation as described above.

특히 제2 피래치회로(110)를 구성하는 트랜지스터의 사이즈가 상기 제1 피래치회로(170)의 트랜지스터의 사이즈보다 상대적으로 작게 되기 때문에 입.출력라인(97)(98)의 수정된 데이터를 쉽게 기입할 수 있게 된다.In particular, since the size of the transistor constituting the second stretch circuit 110 becomes relatively smaller than the size of the transistor of the first stretch circuit 170, the modified data of the input / output lines 97 and 98 are changed. You can easily write it.

이상에서 설명한 바와 같은 본 발명은 데이터의 센싱 스피드와 비트라인간의 전압 마진아 향상되고 특히, 리드 모디파이라이트 사이클시 수정된 데이터의 전달 및 리스토어가 안정되고 신속하게 이루어지게 되므로 4메거 디램 이상의 고밀도 메모리의 제작이 가능하게 되는 특유의 효과가 있는 것이다.As described above, the present invention improves the sensing speed of the data and the voltage margin between the bit lines, and in particular, the high-speed memory of 4 mega DRAM or more because stable and rapid transfer and restoration of modified data during the read modilite cycle is achieved. It is possible to make a unique effect.

Claims (1)

제1비트라인과 이에 대응하는 제2비트라인을 분리클럭에 의하여 분리하는 분리수단과, 상기 제1비트라인에 접속된 다수의 메모리셀을 가지며 워드라인 선택클럭에 의해 하나의 메모리셀을 선택하는 제1셀 어레이와, 상기 제1비트라인과 입출력라인 사이에 접속되고 열선택신호에 의하여 제1비트라인을 선택하는 전달수단과, 상기 전달수단과 제1 셀 어레이 사이의 제1비트라인에 접속되고 제1 센싱클럭에 의하여 상기 제1비트라인의 데이터를 센싱하는 제1N래치회로의 센싱수단과, 상기 제1 셀 어레이와 상기 제1 N래치회로의 센싱수단 사이의 제1비트라인에 접속되고 제1 리스토어 클럭에 의하여 상기 제1비트라인의 데이터를 선택된 메모리셀에 리스토어하는 제1P래치회로의 리스토어수단과, 제1비트라인의 단부에 접속되고 등화클럭에 의하여 제1비트라인을 전원공급 전압의 반으로 등화하는 제1등화수단과, 제2비트라인의 단부에 접속되고 등화클럭에 의하여 제2비트라인을 전원공급 전압의 반으로 등화하는 제2 등화수단과, 제2비트라인에 접속된 다수의 메모리셀을 가지며 워드라인 선택클럭에 의해 하나의 메모리셀을 선택하는 제2셀 어레이와, 상기 제2 셀 어레이와 상기 분리수단 사이의 제2비트라인 사이에 접속되고 제2센싱 클럭에 의하여 제2비트라인의 데이터를 센싱하는 제2 N래치회로의 센싱수단과, 상기 제2셀 어레이와 상기 제2등화수단 사이의 제2비트라인에 접속되고 제2리스토어 클럭에 의하여 상기 제2비트라인의 데이터를 선택된 메모리셀에 리스토어하며 상기 제1 P래치회로의 리스토어 수단의 디바이스 보다 작은 디바이스 크기를 갖는 제2P래치회로의 리스토어 수단을 갖는 분할비트라인 센스앰프를 가지는 씨모스 디램.Separating means for separating the first bit line and the corresponding second bit line by the separating clock; and selecting one memory cell by a word line selection clock having a plurality of memory cells connected to the first bit line. A transfer means for connecting a first cell array, the first bit line and an input / output line, and selecting a first bit line by a column select signal, and a first bit line between the transfer means and the first cell array. And a sensing means of a first N latch circuit for sensing data of the first bit line by a first sensing clock and a first bit line between the first cell array and the sensing means of the first N latch circuit. Restore means of a first P latch circuit for restoring data of the first bit line to a selected memory cell by a first restore clock; and a first bit connected to an end of the first bit line and connected by an equalization clock. First equalizing means for equalizing phosphorus to half of the power supply voltage, second equalizing means connected to an end of the second bit line and equalizing the second bit line to half of the power supply voltage by an equalization clock; A second cell array having a plurality of memory cells connected to a bit line and selecting one memory cell by a word line selection clock, and connected between a second bit line between the second cell array and the separating means; A sensing means of a second N latch circuit for sensing data of a second bit line by a two sensing clock and a second bit line between the second cell array and the second equalizing means and connected by a second restore clock. A partition bit for restoring data of the second bit line to a selected memory cell and having a restore means of a second P latch circuit having a device size smaller than that of the device of the restore means of the first P latch circuit; CMOS DRAM with a sense amplifier.
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