KR920000983B1

KR920000983B1 - Adjustable coring circuit

Info

Publication number: KR920000983B1
Application number: KR1019830001275A
Authority: KR
Inventors: 알버트 하워드 레오폴드; 로렌 샨리 2세 로버트
Original assignee: 알 씨 에이 라이센싱 코포레이션; 글렌 에이취. 브르스틀
Priority date: 1982-03-31
Filing date: 1983-03-29
Publication date: 1992-01-31
Also published as: DE3311641C2; DE3311641A1; KR840004643A; FR2524747A1; IT1175305B; GB2118007B; GB2118007A; GB8308450D0; AT387878B; IT8320378A1; FR2524747B1; IT8320378A0; ATA112783A

Abstract

내용 없음.No content.

Description

Adjustable Coring Circuit

제1도는 본 발명의 원리를 실행하는 코어링 회로를 블럭 선도로 도시한 도면.1 is a block diagram illustrating a coring circuit for implementing the principles of the present invention.

제2도는 텔레비젼 수상기에 있어서 피킹 신호의 조정 가능한 코어링을 위한 제1도의 코어링 회로의 예시적인 구현을 부분적이고 개략적으로 도시한 도면.2 is a partial and schematic illustration of an exemplary implementation of the coring circuit of FIG. 1 for adjustable coring of peaking signals in a television receiver.

제3도는 제2도의 장치가 바람직하게 관련될 수 있는 자동 피킹 제어 시스템을 블럭 선도로 도시한 도면.3 shows, in a block diagram, an automatic picking control system in which the apparatus of FIG. 2 may be preferably associated.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

11 : 신호원 13 : 선형 증폭기11 signal source 13 linear amplifier

15 : 다단 제한 증폭기 17 : 신호 조합 수단15 multistage limiting amplifier 17 signal combination means

19 : 신호 이용 회로 23 : 이득 제어 수단19: signal use circuit 23: gain control means

103 : 신호 조합 수단 105 : 휘도 신호 증폭기103: signal combination means 105: luminance signal amplifier

109 : 대역통과 증폭기 110 : 피크 검출기109: bandpass amplifier 110: peak detector

본 발명은 일반적으로 조정 가능한 신호 코어링 회로에 관한 것으로, 특히 다수의 상이한 코어링 레벨에서 정확하게 얻을 수 있는 제거된 신호 코어와 함께 코어링 레벨의 제어를 허용하는 조정 가능한 형태의 새로운 코어링 회로에 관한 것이다.FIELD OF THE INVENTION The present invention relates generally to adjustable signal coring circuits, and in particular to new coring circuits in adjustable form that allow control of the coring level with the removed signal cores obtainable accurately at many different coring levels. It is about.

한 신호의 코어링(예를들어, 좌표축에 가까운 신호의 영역에 대해 데드죤(dead zone)을 갖는 전달 특성을 나타내는 증폭기가 그 신호를 처리하여, 그 신호의 평균 좌표축에 가까운 “코어”(core)를 제거하는 것)은 노이즈를 감소시키기 위한 신호 처리 기능으로 공지되어 있는데, 예를들어, 1978년 3월, 제이.피.로시에 의해 SMPTE 저널에 허여된 발명의 명칭 “텔레비젼 노이즈를 감소시키기 위한 디지탈 기술”의 134-140페이지에 기재되어 있다. 코어링 회로의 이용에 있어서, 코어링 레벨을 조정하기 위한 설비를 이용하는 것이 바람직하다. 그러한 설비는 코어링 레벨을 수동으로 조정(예를들어, 1968년 3월, 알.에이취.맥만등에 의해 SMPTE 저널에 허여된 발명의 명칭 “칼라 텔레비젼 보드케스팅용 개선된 신호 처리 기술”의 221-228페이지에 기재됨)될 수 있고, 코어링 레벨을 동적으로 조정(예를들어, 코어링 레벨이 비디오 신호에서 처럼 검출된 노이즈의 레벨 함수로서 변환하게 되는 버러스(Burrus)에 의해 미합중국 특허 제4,167,749호에 기재됨)될 수 있다.Coring of a signal (e.g., an amplifier that exhibits a propagation characteristic with a dead zone over an area of the signal close to its axes) processes the signal so that it has a "core" close to its mean coordinate axis. Is known as a signal processing function for reducing noise, for example, in March 1978, the invention entitled "Reducing Television Noise" was published in SMPTE Journal by J. P. Rossi. Digital Technologies, for example, pages 134-140. In the use of the coring circuit, it is preferable to use a facility for adjusting the coring level. Such equipment manually adjusts the level of coring (eg, March 1, 1968, in the SMPTE Journal by R. H. Macman et al., Titled “Advanced Signal Processing Techniques for Color Television Board Casting”). US patents issued by Burrus, which can adjust the coring level dynamically (e.g., convert the coring level as a function of the level of detected noise as in the video signal). 4,167,749).

본 발명은 코어링 레벨을 조정할 수 있는 코어링 회로를 제공하는데, 그 코어링 회로는 그 구조에 있어서 용량성 소자들은 필요로 하지 않으며, 집적 회로의 형태로 편리하면서 유효하게 구성될 수 있다. 그러한 코어링 회로의 사용에 있어서, 코어링 레벨 조정의 최대 코어링 레벨 극단(extreme)은 유한 코어링 레벨을 허용할 수 있다.The present invention provides a coring circuit capable of adjusting the coring level, which does not require capacitive elements in its structure, and can be conveniently and effectively configured in the form of an integrated circuit. In the use of such coring circuits, the maximum coring level extreme of the coring level adjustment may allow for a finite coring level.

본 발명의 원리에 따라, 코어될 신호는 선형 증폭기의 입력과 비선형 증폭기의 입력에 인가되는데, 비선형 증폭기는 그 신호의 이중 제한된 형태의 신호를 발생하는 다단 제한 증폭기로 구성되고, 선형 증폭기에 의해 나타나는 이득과 실제 동일한 전체 이득을 나타낸다. 그 제한 증폭기는 신호 증폭을 위해, 종속 접속된 제1 및 제2신호 증폭단을 포함한다. 두 증폭기의 출력에 응답하는 신호 조합 수단은 그 신호의 선형 증폭된 신호와 그 신호의 제한 증폭된 신호사이의 차이에 상응하는 코어된 신호를 발생한다. 코어링 레벨을 조정하기 위해, 그 수단들은 제한 증폭기의 전체 이득에 방해없이 실제로 그들 사이의 이득 분배를 선택하기 위해 제한 증폭기의 종속 접속된 증폭단에 결합된다.According to the principles of the present invention, the signal to be cored is applied to the input of the linear amplifier and to the input of the nonlinear amplifier, which consists of a multistage limiting amplifier that generates a double limited form of the signal, which is represented by the linear amplifier. It represents the same overall gain as the gain. The limiting amplifier includes cascaded first and second signal amplifier stages for signal amplification. Signal combining means responsive to the output of the two amplifiers generates a cored signal corresponding to the difference between the linearly amplified signal of the signal and the limited amplified signal of the signal. To adjust the level of coring, the means are coupled to the cascaded amplifier stage of the limiting amplifier to actually select the gain distribution therebetween without disturbing the overall gain of the limiting amplifier.

본 발명의 한 실시예에 따라, 그 제한 증폭기의 종속 접속된 증폭단은 각각의 차동 증폭기를 포함하는데, 그들 각각은 각각의 전류원 트랜지스터의 콜렉터 전극으로부터 그 동작 전류가 유도된다. 각각의 전류원 트랜지스터의 베이스-이미터 경로는 바이어스의 공통 소스 양단에 직렬로 접속된다. 전류원 트랜지스터중 한 트랜지스터의 베이스-이미터 경로와 병렬로 접속된 가변 DC 임피던스의 변화는 소정의 코어링 레벨을 제어한다. 실제로, 가변 DC 임피던스는 조정 가능하게 바이어스된 베이스-이미터 접합부를 갖는 제1제어 트랜지스터의 콜렉터-이미터 경로를 포함한다.According to one embodiment of the invention, the cascaded amplifier stage of the limiting amplifier comprises a respective differential amplifier, each of which derives its operating current from the collector electrode of each current source transistor. The base-emitter path of each current source transistor is connected in series across a common source of bias. The change in the variable DC impedance connected in parallel with the base-emitter path of one of the current source transistors controls the desired coring level. In practice, the variable DC impedance includes the collector-emitter path of the first control transistor with an adjustable biased base-emitter junction.

본 발명의 실제 이용에 있어서, 조정 가능한 코어링으로 처리될 신호는 영상 재생시에 수평 피킹 신호를 개선하기 위해 텔레비젼 신호의 휘도 성분으로부터 유도된 피킹 신호이다. 본 발명의 상기와 같은 이용에 있어서, 그 조정 가능하게 코어된 피킹 신호는 폐쇄된 루프 자동 피킹 제어 시스템의 동작으로 바람직하게 처리되어, 코어링 레벨의 조정으로 얻어진 피킹 레벨에 따른 바람직하지 못한 효과를 실제로 방지한다.In practical use of the present invention, the signal to be processed with adjustable coring is a peaking signal derived from the luminance component of the television signal to improve the horizontal peaking signal at the time of image reproduction. In the above use of the present invention, the adjustable cored picking signal is preferably processed by the operation of a closed loop automatic picking control system, thereby producing an undesirable effect according to the picking level obtained by adjusting the coring level. Actually prevent.

본 발명의 다른 변경안에 따라, 상기 기술된 코어링 시스템은 코어링 레벨 제어 범위의 최대 코어링 레벨 극단에서 자동적으로 얻어지도록 코어링 동작의 소멸(extinction)을 허용할 수 있다.According to another variation of the present invention, the above described coring system may allow extinction of the coring operation to be automatically obtained at the maximum coring level extreme of the coring level control range.

그 변경안에 있어서, 코어링 레벨 제어 시스템은 상기 기술한 제1제어 트랜지스터에 부가하여 제2제어 트랜지스터를 이용하는데, 그 각각의 제어 트랜지스터는 서로 반대의 전도 형태로 되어 있다. 제2제어 트랜지스터의 이미터 전극은 제한 증폭기의 전류원 트랜지스터중 한 트랜지스터의 베이스 전극에 접속되고, 제2제어 트랜지스터의 이미터-콜렉터 경로는 두 전류원 트랜지스터의 베이스-이미터 경로의 직렬 조합 양단에 병렬로 접속된다. 제2제어 트랜지스터의 베이스 전극은 제1제어 트랜지스터를 조정가능하도록 바이어스시키는데 사용되는 동일한 코어링 레벨에 응답하게 된다. 코어링 레벨 제어 범위의 넓은 부분을 통해, 제2제어 트랜지스터의 베이스-이미터 접합부가 역바이어스된다. 그러한 환경하에서, 제2제어 트랜지스터는 차단되고, 조정 가능한 코어링의 동작은 그 환경하에서 아무런 영향을 주지 못한다. 그러나, 코어링 레벨 제어 범위의 최소 코어링 레벨 극단의 부근에서, 제2제어 트랜지스터의 베이스-이미터 경로는 순바이어스된다. 제2제어 트랜지스터에 의한 강한 전류는, 코어링 레벨 제어 범위의 최소 코어링 레벨 극단에 도달할때, 제한 증폭기를 무능력하게 만들어 코어링 동작의 소멸을 허용한다.In a variation, the coring level control system utilizes a second control transistor in addition to the first control transistor described above, each of which is in the form of opposite conduction to each other. The emitter electrode of the second control transistor is connected to the base electrode of one of the current source transistors of the limiting amplifier, and the emitter-collector path of the second control transistor is parallel across the series combination of the base-emitter path of the two current source transistors. Is connected. The base electrode of the second control transistor is responsive to the same coring level used to bias the first control transistor to be adjustable. Through a wide portion of the coring level control range, the base-emitter junction of the second control transistor is reverse biased. Under such circumstances, the second control transistor is cut off and the operation of the adjustable coring has no effect under that environment. However, near the minimum coring level extreme of the coring level control range, the base-emitter path of the second control transistor is forward biased. The strong current by the second control transistor disables the limiting amplifier when the minimum coring level extreme of the coring level control range is reached, permitting the disappearance of the coring operation.

제1도의 시스템에 있어서, 신호원(11)으로부터 발생된 신호는 선형 증폭기(13)의 입력과 다단 제한 증폭기(15)의 입력에 인가된다. 다단 제한 증폭기(15)에서 얻을수 있는 전체 이득(+G1)의 크기는 선형 증폭기(13)에서 얻을 수 있는 이득(-G1)의 크기와 동일하다. 그들 각각의 증폭기의 출력은 서로 상반된 위상 관계가 있는데, 예를들어, 선형 증폭기(13)는 위상이 반전되는 반면에, 그 다단 제한 증폭기(15)는 비반전된다.In the system of FIG. 1, the signal generated from the signal source 11 is applied to the input of the linear amplifier 13 and the input of the multistage limiting amplifier 15. The magnitude of the overall gain (+ G1) obtainable in the multistage limiting amplifier 15 is equal to the magnitude of the gain (-G1) obtainable in the linear amplifier 13. The outputs of their respective amplifiers have opposite phase relationships to each other, for example, the linear amplifier 13 is inverted in phase while the multistage limiting amplifier 15 is non-inverted.

선형 증폭기(13)의 출력은 입력 신호가 선형으로 증폭된 신호이고, 다단 제한 증폭기(15)의 출력은 비-선형 입력 증폭기로서 그 입력 신호의 이중 클립된 신호이다. 각각의 증폭기(13,15)의 출력 합은 신호 조합 수단(17)에 의해 실행되는데, 그 입력 신호에 대해 코어 신호를 형성하여 신호 이용 회로(19)에 전달된다. 신호 이용 회로(19)에 전달되어 코어된 신호의 파형은 그 파형의 중앙 이하, 즉, 신호 조합 수단(17)에서 제거된 좌표측에 가까운 “코어”의 입력 신호의 파형과 일치한다.The output of the linear amplifier 13 is a signal in which the input signal is linearly amplified, and the output of the multistage limiting amplifier 15 is a non-linear input amplifier which is a double clipped signal of the input signal. The sum of the outputs of the respective amplifiers 13 and 15 is executed by the signal combining means 17, which forms a core signal with respect to the input signal and passes it to the signal utilization circuit 19. The waveform of the signal delivered and cored to the signal utilization circuit 19 coincides with the waveform of the input signal of the “core” below the center of the waveform, that is, near the coordinate side removed by the signal combining means 17.

다단 제한 증폭기(15)의 종속 접속단 사이의 이득 분배는 이득 제어 수단(23)에 의한 조정에 따라 분배되는데, 실제로 다단 제한 증폭기(15)의 전체 이득의 방해가 없다면, 가변 코어링 제어 전압원(21)에 의해 발생된 제어 전압에 응답하여 분배된다. 다단 증폭기의 종속 접속단 사이의 이득 분배를 그렇게 변화시키기 위한 편리한 기술은, 예를들어, 1982년 5월 30일자로 출원된 발명의 명칭이 “종속 접속된 증폭단의 이득 분배 제어하는 증폭기”인 출원번호 제363,869호에 기재되어 있다.The gain distribution between the cascaded stages of the multistage limiting amplifier 15 is distributed in accordance with the adjustment by the gain control means 23. In practice, if there is no interference of the overall gain of the multistage limiting amplifier 15, the variable coring control voltage source ( And is distributed in response to the control voltage generated by 21). A convenient technique for such varying the gain distribution between the cascaded stages of a multistage amplifier is, for example, an application filed May 30, 1982, entitled "Amplifier for controlling gain distribution of a cascaded amplifier stage." No. 363,869.

다단 제한 증폭기(15)의 종속 접속된 입력단과 출력단 사이의 이득 분배가 전압원(21)에 의해 공급된 제어 전압의 변화에 응답하여 변화할때, 신호 조합 수단(17)에서 제거에 따른 코어의 상대적인 크기는 변화하게 된다. 즉, 입력 신호의 코어링의 깊이 혹은 레벨은 코어링 제어 전압의 변화에 응답하여 조정된다. 좌표측에 보다 가까운 출력단에 의해 클리핑으로 입력단의 이득이 증가되는 이득 분배 변화는 코어링 레벨을 감소시킨다. 역으로, 입력단의 이득이 감소되는 이득 분배의 변화는 코어링 레벨을 증가시킨다. 그러나, 이득 분배 변화에서 실제로 일정한 다단 제한 증폭기(15)의 전체 이득의 유지는 정확한 코어의 제거에 필요한 신호 수단(17)에 대해 입력의 파형 일부 사이의 일치 관계가 선택된 레벨에서 코어링되도록 가정한다.When the gain distribution between the cascaded input and output stages of the multistage limiting amplifier 15 changes in response to a change in the control voltage supplied by the voltage source 21, the relative combination of the cores with the removal in the signal combination means 17 The size will change. That is, the depth or level of the coring of the input signal is adjusted in response to the change in the coring control voltage. A gain distribution change in which the gain of the input stage is increased by clipping by the output stage closer to the coordinate side reduces the coring level. Conversely, a change in gain distribution where the gain of the input stage is reduced increases the level of coring. However, the maintenance of the overall gain of the multistage limiting amplifier 15, which is actually constant at the gain distribution change, assumes that the correspondence between the waveform portions of the input is coring at the selected level with respect to the signal means 17 necessary for correct removal of the core. .

제2도는 제1도의 코어링 시스템의 한 실시예를 나타내는데, 텔레비젼 수상기에서 수평 피킹 신호의 조정 가능한 코어링의 기능을 실행한다. 제2도의 실시예에 있어서, 선형 증폭기(40)는 제1도의 시스템과 같이 선형 증폭기로서 제공되고, 제1 및 제2신호 증폭단(50 및 60)는 제1도의 시스템과 같이 다단 제한 증폭기의 종속 접속된 입력단과 출력단으로서 제공된다.2 illustrates one embodiment of the coring system of FIG. 1, which performs the function of adjustable coring of the horizontal peaking signal in a television receiver. In the embodiment of FIG. 2, the linear amplifier 40 is provided as a linear amplifier, as in the system of FIG. 1. The first and second signal amplification stages 50 and 60 are subordinate to the multistage limiting amplifier as in the system of FIG. It is provided as a connected input stage and output stage.

본 발명의 원리를 실행하는 회로에 의해 처리될 피킹 신호를 발생시키기 위해, 휘도 신호원(25)의 출력(예를들어, 칼라 텔레비젼 수상기의 이용에 있어서, 수상기의 콤(comb) 필터의 휘도 신호 출력을 구성됨)은 지연 라인(29)의 입력 단자(L)에 저항기(27)를 통해 결합된다. 실제로, 그 지연 라인(29)은 신호원(25)으로부터의 신호에 의해 점유된 주파수 대역(예를들어, 4.0MHz까지 확장된 대역)을 통해 선형 위상 특성을 나타내는 광대역 장치로서, 140nsec의 신호 지연을 제공한다. 지연 라인(29)의 입력 단부는 그 특성 임피던스에 실제 일치하는 한 임피던스로 종결[예를들어, 저항기(27)를 통해]되지만, 지연 라인의 출력 단부[단자(L′)에서]는 반사 효과를 얻기 위해 종결되지 못한다. 따라서, 지연 라인(29)의 각각의 단부에 나타나는 신호는 가) 단자(L′)에서 한번 지연된 휘도 신호와, 나) 지연되지 않은 휘도 신호와 단자(L)에서 두번 지연된 휘도 신호가 합계된 신호이다. 단자(L 및 L′)에서 각각의 신호 사이의 차이는 휘도 신호에 부가를 위해 적당한 수평 피킹 신호와 일치되어, 3.5MHz에서 최대 부스트(boost)를 갖는 1.75MHz에서 5.25MHz까지의 주파수 범위에서 휘도 성분을 효과적으로 증가시켜 그 수평 피킹 신호를 증가시킨다.In order to generate a picking signal to be processed by a circuit implementing the principles of the present invention, the output of the luminance signal source 25 (e.g., in the use of a color television receiver, the luminance signal of the comb filter of the receiver). Output) is coupled through a resistor 27 to the input terminal L of the delay line 29. In practice, the delay line 29 is a broadband device that exhibits a linear phase characteristic over a frequency band occupied by a signal from the signal source 25 (eg, an extended band up to 4.0 MHz), with a signal delay of 140 nsec. To provide. The input end of delay line 29 terminates with an impedance (e.g., via resistor 27) as long as it actually matches its characteristic impedance, but the output end of the delay line (at terminal L ') has a reflective effect. Can not be terminated to get. Accordingly, the signal appearing at each end of the delay line 29 is a) a signal in which the luminance signal delayed once at the terminal L 'and the luminance signal delayed twice at the terminal L is summed together. to be. The difference between each signal at terminals L and L 'is matched with a horizontal peaking signal suitable for addition to the luminance signal, resulting in luminance in the frequency range from 1.75 MHz to 5.25 MHz with maximum boost at 3.5 MHz. Effectively increasing the component increases its horizontal peaking signal.

단자(L 및 L″)로부터의 신호를 각각의 차동 입력에 수신하는 선형 증폭기(40)에는 상기와 같은 한 피킹 신호를 위해 선형 증폭 채널이 제공된다. 그 선형 증폭기(40)는 이미터 저항기(46)와 직렬로 접속된 NPN 전류원 트랜지스터(45)의 콜렉터-이미터 경로를 통해 기준 전위점(예를들어, 접지)으로 복귀되는 상호 접속된 이미터 전극을 갖는 한쌍의 NPN 트랜지스터(41,43)를 포함한다. 트랜지스터(45)의 베이스 전극은 바이어스 전위 공급원의 양의 단자(+1.2V)에 접속되어 증폭기(40)에 대한 소정의 동작 전류를 설정한다.Linear amplifier 40, which receives signals from terminals L and L " at each differential input, is provided with a linear amplification channel for one such peaking signal. The linear amplifier 40 is an interconnected emitter that returns to the reference potential point (eg, ground) through the collector-emitter path of the NPN current source transistor 45 connected in series with the emitter resistor 46. A pair of NPN transistors 41 and 43 having electrodes is included. The base electrode of transistor 45 is connected to the positive terminal (+ 1.2V) of the bias potential supply source to set a predetermined operating current for amplifier 40.

단자(L′)로부터의 출력된 신호는 NPN 이미터-폴로워 트랜지스터(34)의 베이스-이미터 경로와 직렬 커플링 저항(36)을 통해 트랜지스터(41)의 베이스 전극에 공급된다. 트랜지스터(34)의 콜렉터 전극은 동작 전위 공급원의 양의 단자(+Vcc)에 직접 접속되는 반면에, 트랜지스터(34)의 이미터 전극은 이미터 저항기(26)와 직렬로 전류원 트랜지스터(35)(+1.2V 바이어스 공급 단자에 접속된 베이스 전극을 갖는 트랜지스터)의 콜렉터-이미터 경로를 통해 접지로 복귀된다. 단자(L)로부터 출력된 신호는 NPN 이미터-폴로워 트랜지스터(30)의 베이스-이미터 경로와 직렬로 커플링 저항기(32)를 통해 트랜지스터(43)의 베이스 전극에 공급된다. 트랜지스터(30)의 콜렉터 전극은 +Vcc 공급 단자에 직접 접속되는 반면에, 트랜지스터(30)의 이미터 전극은 이미터 저항기(28)와 직렬로 전류원 트랜지스터(31)(+1.2V 바이어스 공급 단자에 접속된 그 베이스 전극을 갖는 트랜지스터)의 콜렉터-이미터 경로를 통해 접지로 복귀된다. 각각의 단자(L,L′)와 이미터-폴로워 트랜지스터(30,40)의 베이스 사이의 직접 접속부를 설명하였지만, 부가의 이미터-폴로워(도시하지 않음)가 각각의 단자에 대해 나타나는 임피던스를 증가시키기 위해 각각의 접속부내에 바람직하게 삽입될 수 있다.The output signal from the terminal L 'is supplied to the base electrode of the transistor 41 via the base-emitter path of the NPN emitter follower transistor 34 and the series coupling resistor 36. The collector electrode of transistor 34 is directly connected to the positive terminal (+ Vcc) of the operating potential source, while the emitter electrode of transistor 34 is connected to the current source transistor 35 (in series with the emitter resistor 26). Return to ground via the collector-emitter path of the transistor) having a base electrode connected to the + 1.2V bias supply terminal. The signal output from the terminal L is supplied to the base electrode of the transistor 43 through the coupling resistor 32 in series with the base-emitter path of the NPN emitter follower transistor 30. The collector electrode of transistor 30 is directly connected to the + Vcc supply terminal, while the emitter electrode of transistor 30 is connected to current source transistor 31 (+ 1.2V bias supply terminal in series with emitter resistor 28). Return to ground via the collector-emitter path of the transistor with its base electrode connected. Although direct connections between each terminal (L, L ') and the base of emitter-follower transistors 30 and 40 have been described, additional emitter-followers (not shown) appear for each terminal. It can be preferably inserted into each connection to increase the impedance.

트랜지스터(41,43)의 베이스 전극에 상호 접속된 저항기(38)는 커플링 저항기(36,32)와 협력하여 베이스 전위 사이의 최대 신호 차이가 증폭기(40)의 선형 신호 조정 범위내에 수용되도록 입력 신호의 감쇠 정도를 유도한다. 트랜지스터(41 및 43)의 각각의 콜렉터 전극은 제한 증폭기의 출력에 의해 공유된 각각의 부하(도시하지 않음)에 의해 동작 전위 공급원의 양의 단자에 접속된다. 트랜지스터(41 및 43)의 각각의 콜렉터 전류는 파킹 신호의 역으로 위상 반전된 신호에 따라 변화한다.Resistor 38 interconnected to the base electrodes of transistors 41 and 43 cooperate with coupling resistors 36 and 32 so that the maximum signal difference between base potentials is within the linear signal adjustment range of amplifier 40. Induce the degree of attenuation of the signal. Each collector electrode of transistors 41 and 43 is connected to the positive terminal of the operating potential source by a respective load (not shown) shared by the output of the limiting amplifier. Each collector current of transistors 41 and 43 changes according to the signal inverted in phase of the parking signal.

단자(L 및 L′)로부터 출력된 신호를 각각의 차동 입력에서 수신하는 제1신호 증폭단(50)은 피킹 신호에 대한 비선형 증폭 채널을 제공하는 제한 증폭기의 입력단으로서 제공된다. 제1증폭단(50)은 한쌍의 트랜지스터(51,53)를 포함하는데, 그 트랜지스터는 NPN 전류원 트랜지스터(55)의 콜렉터-이미터 경로를 통해 접지로 복귀되는 상호 접속된 이미터 전극을 갖는다. 단자(L′)로부터 출력되어 이미터-폴로워 트랜지스터(34)의 출력에 나타나는 신호는 직렬 커플링 저항기(37)를 통해 트랜지스터(51)베이스 전극에 공급된다. 단자(L)로부터 출력되어 이미터-폴로워 트랜지스터(30)의 출력에 나타나는 신호는 직렬 커플링 저항기(33)를 통해 트랜지스터(53)의 베이스 전극에 공급된다. 저항기(39)는 트랜지스터(51 및 52)의 베이스 전극을 상호 접속시킨다. 저항기(37,39,33)의 네트워크에 의해 제공된 입력 신호 감쇠 정도는 선형 증폭기(36,38,32)의 네트워크에 의해 제공된 감쇠 정도보다 작게되고, 베이스 사이의 최대 전환(swing) 신호를 허용하여, 제1신호 증폭단(50)의 선형 신호 조정 범위를 초과한다.The first signal amplifying stage 50 which receives at each differential input the signal output from terminals L and L 'is provided as an input of a limiting amplifier providing a nonlinear amplification channel for the peaking signal. The first amplifier stage 50 includes a pair of transistors 51 and 53, which have interconnected emitter electrodes returned to ground through the collector-emitter path of the NPN current source transistor 55. The signal output from the terminal L 'and appearing at the output of the emitter follower transistor 34 is supplied to the transistor 51 base electrode through the series coupling resistor 37. The signal output from the terminal L and appearing at the output of the emitter follower transistor 30 is supplied to the base electrode of the transistor 53 through the series coupling resistor 33. Resistor 39 interconnects the base electrodes of transistors 51 and 52. The degree of input signal attenuation provided by the network of resistors 37, 39, 33 is less than the amount of attenuation provided by the network of linear amplifiers 36, 38, 32, allowing a maximum swing signal between the bases. The linear signal adjustment range of the first signal amplifying stage 50 is exceeded.

트랜지스터(51 및 53)의 콜렉터 전극은 동작 전위 공급원의 양의 단자(+4.0V)에 각각의 부하 저항기(57,59)에 의해 각각 접속된다. 위상이 역으로 반전된 피킹 신호(클립된 최대 행정을 갖는 신호)는 각각의 부하 저항기(57 및 59) 양단에 나타난다.The collector electrodes of transistors 51 and 53 are connected by respective load resistors 57 and 59 to positive terminals (+ 4.0V) of the operating potential supply source, respectively. The peaking signal with the reversed phase (signal with the maximum stroke clipped) appears across each load resistor 57 and 59.

제한 증폭기의 출력단으로 제공되면서 피킹 신호의 클리핑을 제공하는 제2신호 증폭단(60)은 전류원 트랜지스터(65)의 콜렉터 전극에 접속된 이미터 전극을 갖는 한쌍의 NPN 트랜지스터를 포함한다. 그 트랜지스터(65)의 이미터 전극은 전류원 (55)의 베이스-이미터 경로를 통해 접지로 복귀된다. 트랜지스터(61)의 베이스 전극은 그 입력단의 트랜지스터(51)의 콜렉터 전극에 직접 접속되고, 트랜지스터(63)의 베이스 전극은 입력단에 트랜지스터(53)의 콜렉터 전극에 직접 접속된다.The second signal amplifying stage 60, which is provided to the output of the limiting amplifier and provides clipping of the picking signal, comprises a pair of NPN transistors having an emitter electrode connected to the collector electrode of the current source transistor 65. The emitter electrode of the transistor 65 returns to ground through the base-emitter path of the current source 55. The base electrode of the transistor 61 is directly connected to the collector electrode of the transistor 51 at its input terminal, and the base electrode of the transistor 63 is directly connected to the collector electrode of the transistor 53 at the input terminal.

트랜지스터(61)의 콜렉터 전극이 선형 증폭기의 트랜지스터(41)의 콜렉터 전극에 직접 접속되어, 트랜지스터(41 및 61)의 합계된 콜렉터 전류는 코어된 피킹 신호 전류원(Ip′)를 형성한다. 트랜지스터(63)의 콜렉터 전극이 선형 증폭기의 트랜지스터(43)의 콜렉터 전극에 직접 접속되어, 트랜지스터(43 및 63)의 합계된 콜렉터 전류는 코어된 피킹 신호 전류(Ip)(Ip′와 위상이 역으로 반전된 신호 전류)를 형성한다.The collector electrode of the transistor 61 is directly connected to the collector electrode of the transistor 41 of the linear amplifier so that the combined collector current of the transistors 41 and 61 forms a cored peaking signal current source Ip '. The collector electrode of the transistor 63 is directly connected to the collector electrode of the transistor 43 of the linear amplifier so that the summed collector current of the transistors 43 and 63 is in phase with the cored peaking signal current Ip (Ip '). Signal current reversed by?).

저항기(66)는 바이어스 전위 공급원에 양의 단자(+3.2V)와 다이오드(67)의 애노드 사이에 접속되는데, 그 다이오드(62)의 캐소드는 제2다이오드(68)의 애노드에 직접 접속된다. 그 다이오드(68)의 캐소드가 접지에 직접 접속되어, 한쌍의 다이오드(67,68)는 바이어스 전위 공급원에 의해 순바이어스된다. 다이오드(67)의 애노드가 전류원 트랜지스터(65)의 베이스 전극에 직접 접속되어, 한쌍의 다이오드(67,68) 양단에 나타나는 전압이 전류원 트랜지스터(65,55)의 직렬로 배치된 베이스-이미터 경로의 양단에 인가되므로서 그들 베이스-이미터 접합부가 순바이어스된다.Resistor 66 is connected between the positive terminal (+ 3.2V) and the anode of diode 67 to a bias potential source, the cathode of diode 62 being directly connected to the anode of second diode 68. The cathode of the diode 68 is directly connected to ground, so that the pair of diodes 67, 68 are forward biased by a bias potential source. The anode of the diode 67 is directly connected to the base electrode of the current source transistor 65 so that the voltage appearing across the pair of diodes 67, 68 is a base-emitter path in which the current source transistors 65, 55 are arranged in series. These base-emitter junctions are forward biased as they are applied at both ends of.

트랜지스터(55)의 베이스 전극에는 부가의 NPN 트랜지스터(71)의 콜렉터 전극이 직접 접속되어 있다. 트랜지스터(71)의 이미터 전극은 접지에 직접 접속되는데, 입력단의 전류원 트랜지스터(55)의 베이스-이미터 경로와 직접 병렬로 트랜지스터(71)의 콜렉터-이미터 경로를 배치시켜 접속된다.The collector electrode of the additional NPN transistor 71 is directly connected to the base electrode of the transistor 55. The emitter electrode of transistor 71 is directly connected to ground, which is connected by arranging the collector-emitter path of transistor 71 in parallel with the base-emitter path of current source transistor 55 at the input stage.

코어링 제어 전압 입력 단자(CC)는 한 NPN 이미터-폴루어 트랜지스터(75)(+Vcc 공급원 단자에 직접 접속된 콜렉터 전극을 갖는 트랜지스터)의 베이스 전극에 접속된다. 트랜지스터(75)의 이미터 전극은 저항기(73)를 통해 트랜지스터(71)의 베이스 전극과 다이오드(72)의 애노드에 접속된다. 다이오드(72)의 캐소드는 접지에 직접 접속되는데, 트랜지스터(71)의 베이스-이미터 경로와 직접 병렬로 다이오드(72)를 배치시켜 접속된다. 단자(CC)에 인가된 양의 코어링 제어 전압은 트랜지스터(71)의 바이어싱을 제어함에 따라 그 콜렉터-이미터 경로의 컨덕턴스를 변화시켜, 출력 신호 전류(Ip 및 Ip′)에서 얻어진 코어링의 레벨을 조정한다.The coring control voltage input terminal CC is connected to the base electrode of one NPN emitter-pole transistor 75 (a transistor having a collector electrode directly connected to a + Vcc source terminal). The emitter electrode of transistor 75 is connected to the base electrode of transistor 71 and the anode of diode 72 via resistor 73. The cathode of diode 72 is directly connected to ground, which is connected by placing diode 72 in parallel with the base-emitter path of transistor 71. The positive coring control voltage applied to the terminal CC controls the biasing of the transistor 71 to change the conductance of its collector-emitter path, resulting in the coring obtained at the output signal currents Ip and Ip '. Adjust the level.

PNP 제어 트랜지스터(69)는 전류원 트랜지스터(65)의 베이스 전극에 직접 접속된 그 이미터 전극과 함께 배치된다. 트랜지스터(60)의 콜렉터 전극은 접지에 직접 복귀되는데, 두 전류원 트랜지스터(65,55)의 베이스-이미터 경로의 직렬 조합과 직접 병렬로 트랜지스터(69)의 이미터-콜렉터 경로를 배치시켜 복귀된다. 제어 트랜지스터(69)의 베이스 전극은 코어링 제어 전압 입력 단자(CC)에 직접 접속된다.The PNP control transistor 69 is disposed with its emitter electrode directly connected to the base electrode of the current source transistor 65. The collector electrode of transistor 60 returns directly to ground, which is returned by placing the emitter-collector path of transistor 69 directly in parallel with the series combination of base-emitter paths of the two current source transistors 65,55. . The base electrode of the control transistor 69 is directly connected to the coring control voltage input terminal CC.

그 코어링 제어 전압원은 도면에 예시적으로 도시되어 있는데, 단자(CC)에 직접 접속되어 자체 조정 가능한 탭(tap)과, DC 전압원의 양의 단자(+V) 및 그 전압원의 접지된 음의 단자에 각각 접속되어 자체 고정된 단부의 단자를 갖는 수동 제어 가능한 전위차계(21)로서 도시되어 있다. 예시적으로, +V단자에서의 전위는 다이오드(67,68)의 직렬 조합 양단의 전위(2Vbe)보다 다소 크다. 그러므로, PNP 트랜지스터(69)의 베이스-이미터 접합부는 탭 조정범위(탭에 의해 선택된 제어 전위가 2Vbe 전위를 초과할때)의 큰부분에 걸쳐 역바이어스된다. 또한, 가변 코어링 제어 전압이 동적 제어 전원에 의해 제공될 수도 있다. (예를들어, 상술한 버러스(Burrus) 특허에서 처럼). 조정 범위의 큰 부분에서 PNP 제어 트랜지스터(69)는 차단되고, 조정 가능한 코어링 시스템의 동작은 바로 아래에 기술되어 있다.The coring control voltage source is shown by way of example in the figure, with a self-adjustable tap directly connected to terminal CC, the positive terminal (+ V) of the DC voltage source and the grounded negative of the voltage source. It is shown as a manually controllable potentiometer 21, each having its own fixed end terminal connected to the terminal. By way of example, the potential at the + V terminal is somewhat greater than the potential 2Vbe across the series combination of diodes 67 and 68. Therefore, the base-emitter junction of the PNP transistor 69 is reverse biased over a large portion of the tap adjustment range (when the control potential selected by the tap exceeds 2Vbe potential). In addition, a variable coring control voltage may be provided by the dynamic control power supply. (Eg, as in the Burrus patent mentioned above). In a large part of the tuning range, the PNP control transistor 69 is shut off and the operation of the adjustable coring system is described directly below.

트랜지스터(69)의 베이스-이미터 경로는 가) 트랜지스터(55)의 베이스-이미터 경로와, 나) 트랜지스터(71)의 콜렉터-이미터 경로의 병렬 조합으로 전압 분할기를 형성하여, NPN 제어 트랜지스터(71)의 컨덕턴스에 따른 분할 비율로 직렬 접속된 다이오드(67,68) 양단에 나타나는 바이어스 전압의 분할 효과를 얻는다. 트랜지스터(71)에 의해 나타나는 병렬(shunting) 임피던스가 감소될때(코어링 제어 전압의 증가로 인하여), 전류원 트랜지스터(55)의 베이스-이미터 전압(Vbe)은 전류원 트랜지스터(65)의 베이스-이미터 전압의 상보(complementary) 증가와 함께 감소된다. 트랜지스터(71)에 의해 나타나는 병렬 임피던스가 증가할때(코어링 제어 전압의 감소로 인하여), 트랜지스터(55)의 베이스-이미터 전압(Vbe)은 트랜지스터(65)의 베이스-이미터 전압(Vbe)의 상보 감소와 함께 증가한다.The base-emitter path of transistor 69 is: a) a voltage divider formed by the parallel combination of the base-emitter path of transistor 55 and the collector-emitter path of transistor 71, thereby forming an NPN control transistor. The dividing effect of the bias voltage appearing across the diodes 67 and 68 connected in series at the dividing ratio according to the conductance of (71) is obtained. When the shunting impedance exhibited by transistor 71 is reduced (due to an increase in the coring control voltage), the base-emitter voltage Vbe of the current source transistor 55 is already at the base of the current source transistor 65. The voltage decreases with increasing complement voltage. When the parallel impedance represented by transistor 71 increases (due to a decrease in the coring control voltage), the base-emitter voltage Vbe of transistor 55 is equal to the base-emitter voltage Vbe of transistor 65. Increases with decreasing complementarity).

코어링 제어 전압의 변화에 따른 결과는 제1 및 제2증폭단(50 및 60)의 동작 전류의 상보 변화에 따르고, 그 상보 변화는 제한 증폭기의 두개의 종속 접속단의 각각의 이득의 상보 변화이다. 다이오드(67,68) 양단에 나타나는 바이어스 전압에 따라 무시할 수 있는 효과를 갖는 트랜지스터(71)에 의해 제공된 DC 임피던스의 변화에 따라, 제한 증폭기의 전체 이득, 즉, 각각의 종속단의 동작 전류의 크기의 곱에 비례하는 전체 이득은 각각의 종속단 사이의 이득 분배가 변화하게 될때 실제로 영향을 받지 않는다. 코어링이 정확성을 위해, 그 영향을 받지 않은 전체 이득의 크기는 비선형 및 선형 증폭 채널의 각각의 이득이 실제로 동일하게 되도록 설정된다.The result of the change in the coring control voltage depends on the complementary change in the operating current of the first and second amplifier stages 50 and 60, the complementary change being the complementary change in the respective gains of the two cascaded connections of the limiting amplifier. . The overall gain of the limiting amplifier, i.e. the magnitude of the operating current of each dependent stage, in accordance with the change in the DC impedance provided by the transistor 71, which has a negligible effect depending on the bias voltage appearing across the diodes 67,68. The overall gain proportional to the product of is not actually affected when the gain distribution between each subordinate stage changes. For the sake of accuracy, the magnitude of the total gain unaffected is set such that the gain of each of the nonlinear and linear amplification channels is actually equal.

제1신호 증폭단(입력단)(50)의 이득을 증가시키는 이득 분배 변화(코어링 제어 전압의 감소로 인한 변화)는 좌표측에 보다 가까운 제2신호 증폭단(출력단)(60)에 의해 클리핑의 결과로서 얻고, 따라서, 코어링 레벨을 감소시킨다. 역으로, 입력단의 이득을 감소시키는 이득 분배 변화(코어링 제어 전압의 증가로 인한 변화)는 코어링 레벨을 증가시킨다.The gain distribution change (change due to the reduction of the coring control voltage) that increases the gain of the first signal amplifier stage (input stage) 50 is a result of clipping by the second signal amplifier stage (output stage) 60 closer to the coordinate side. As a result, it reduces the level of coring. Conversely, a gain distribution change (change due to an increase in the coring control voltage) that reduces the gain of the input stage increases the coring level.

그러나, 조정 가능한 탭의 위치가 전위차계(21)의 접지된 단부 단자에 접근할때, PNP 제어 트랜지스터(69)의 베이스-이미터 접합부의 바이어스는 순바이어스로 되어, 트랜지스터(69)의 이미터-콜렉터 경로에 전류가 흐르게 된다. 접지 전위에 탭을 배치하는 제어 범위의 극단(extreme)에서, 그 전류는 전류원 트랜지스터(65,55)의 차단과 수평 피킹 신호의 코어링의 결과적인 소멸(extinction)로 실제보다 크게된다.However, when the position of the adjustable tap approaches the grounded end terminal of the potentiometer 21, the bias of the base-emitter junction of the PNP control transistor 69 is forward biased so that the emitter- of the transistor 69 Current flows through the collector path. At the extreme of the control range of placing the tap at ground potential, the current becomes larger than it actually is with the resulting extinction of the blocking of the current source transistors 65,55 and the coring of the horizontal peaking signal.

제3도는 제2도의 피킹 신호는 코러(corer)가 바람직하게 관련된 부가 신호 처리 장치가 도시되어 있다. 제3도에 있어서, 제2도의 시스템(푸시-풀)(push-pull) 코어된 피킹 신호 출력(Ip 및 Ip′)은 이득이 제어된 피킹 신호 증폭기(101)에 입력 신호로서 공급된다. 증폭기(101)는 피킹 제어 단자(pc)에 인가된 제어 전압에 의해 결정된 이득(혹은, 감쇠)을 갖는 코어된 피킹 신호를 증폭시킨다.FIG. 3 shows an additional signal processing apparatus in which the peaking signal of FIG. 2 is preferably correlated. In FIG. 3, the system (push-pull) cored peaking signal outputs Ip and Ip 'of FIG. 2 are supplied as an input signal to the gain-controlled peaking signal amplifier 101. The amplifier 101 amplifies the cored peaking signal having a gain (or attenuation) determined by the control voltage applied to the peaking control terminal pc.

증폭기(101)의 푸시-풀 출력은 신호 조합 수단(103)에서 휘도 신호 증폭기(105)의 푸시-풀 출력과 합하게 되는데, 단자(L′)(제2도)에서 지연된 휘도 신호에 따라 합하게 되어, 피크된 휘도 신호 증폭기(107)에 인가하기 위해 푸시-풀 신호를 형성한다. 증폭기(107)는 푸시-풀 피크된 휘도 신호 입력을 출력 단자(0)에서 단일-단부 형태(single-ended form)로 변환시키는데, 그 단자로부터 피크된 휘도 신호가 각각의 색차 신호와 함께 조합을 위한 칼라 수상기의 매트릭스 회로에 전달된다.The push-pull output of the amplifier 101 is summed with the push-pull output of the luminance signal amplifier 105 at the signal combining means 103, which is summed in accordance with the delayed luminance signal at the terminal L '(FIG. 2). This forms a push-pull signal for application to the peaked luminance signal amplifier 107. The amplifier 107 converts the push-pull peaked luminance signal input from the output terminal 0 into a single-ended form, where the luminance signal peaked from that terminal is combined with each chrominance signal. To the matrix circuitry of the color receiver.

증폭기(107)의 출력은 자동 피킹 제어를 위해 대역통과 증폭기(109)의 입력에도 인가된다. 실제로, 약 2MHz의 주파수 부근에 중앙이 위치한 약 1MHz 대역폭의 통과대역을 나타내기 위해, 증폭기(109)는 그 통과대역 이하에 있는 피크된 휘도 신호의 성분을 피크 검출기(110)로 전달하는데, 그 검출기는 전달된 성분의 진폭에 비례한 제어 전압을 발생시킨다. 그 제어 전압은 상기 전달된 성분의 진폭내에 역변화로 신호 조합 수단(103)에 제공된 피킹 신호의 크기를 제어하기 위해 단자(pc)에 인가된다. 이와같은 자동 피킹 제어 시스템의 동작에 관한 보다 상세한 설명은 1981년 10월 9일자로 출원된 미합중국 특허출원 제310,139호에 기술되어 있는데, 그 실시예에서는 소자(101,103,105,107,109 및 110)(수동 피킹 제어 시스템과 함께)의 기능을 구현하는 회로가 기재되어 있다.The output of the amplifier 107 is also applied to the input of the bandpass amplifier 109 for automatic peaking control. In fact, to represent a passband of about 1 MHz bandwidth centered around a frequency of about 2 MHz, amplifier 109 delivers the components of the peaked luminance signal below that passband to peak detector 110, The detector generates a control voltage proportional to the amplitude of the delivered component. The control voltage is applied to the terminal pc to control the magnitude of the picking signal provided to the signal combining means 103 with an inverse change within the amplitude of the transmitted component. A more detailed description of the operation of such an automatic picking control system is described in US patent application Ser. No. 310,139, filed Oct. 9, 1981, which includes elements 101, 103, 105, 107, 109 and 110 (manual picking control system and Circuitry for implementing the

제2의 조정 가능한 코어링 시스템을 갖는 제3도의 장치와 관련된 장점은 그 코어링 레벨이 조정될때, 피킹 레벨에 따른 어떤 역효과를 실제로 피할 수 있다는 점이다. 그러한 관점을 설명하기 위해, 예를들어, 코어링 제어 전압 변화가 코어링 레벨을 증가시키도록 형성되는데, 제2의 시스템의 피킹 신호 출력으로부터 증가된 노이즈 성분의 제거를 위해 형성된다는 점을 고려한다. 보다 큰 제거에 따른 결과는 출력(Ip 및 Ip′)내에 있는 피킹 신호 성분의 진폭 감소이다. 그러나, 제3도의 자동 피킹 제어 시스템은 그 진폭 감소가 다른 한편으로 증폭기(101)의 이득내의 보상 변화로 야기될 수 있는 피킹 효과의 약화를 방지한다.An advantage associated with the apparatus of FIG. 3 with the second adjustable coring system is that when the coring level is adjusted, some adverse effects of the peaking level can actually be avoided. To illustrate such a point, for example, consider that the change in the coring control voltage is formed to increase the level of coring, which is formed for the removal of the increased noise component from the peaking signal output of the second system. . The result of the larger rejection is a reduction in the amplitude of the peaking signal components in the outputs Ip and Ip '. However, the automatic peaking control system of FIG. 3 prevents the weakening of the picking effect, which amplitude reduction on the other hand can be caused by a compensating change in the gain of the amplifier 101.

제2도의 회로에 이용된 파라미터 값은 다음과 같다.The parameter values used in the circuit of FIG. 2 are as follows.

저항(26,28) : 2킬로오옴Resistance (26,28): 2 kilo ohms

저항(27) : 680오옴Resistance (27): 680 ohms

저항(32,36) : 2.4킬로오옴Resistance (32,36): 2.4 kiloohms

저항(33,37) : 470오옴Resistance (33,37): 470 Ohm

저항(38) : 1000오옴Resistance (38): 1000 Ohm

저항(39) : 4.7킬로오옴Resistance (39): 4.7 Kiloohms

저항(46,57,59) : 500오옴Resistance (46,57,59): 500 Ohm

저항(66) : 13.3킬로오옴Resistance (66): 13.3 kiloohms

저항(73) : 25킬로오옴Resistance (73): 25 Kiloohms

전위(+Vcc) : 11.2볼트Potential (+ Vcc): 11.2 Volts

Claims

An apparatus for variably coring an input signal, comprising: a signal source (11 in FIG. 1, 25 in FIG. 2, 105 in FIG. 3) for linearly amplifying an output signal in response to the input signal An amplifier for providing a multi-stage limiting amplifier comprising a linear amplifier 40 having a predetermined gain, the first signal amplifier stage 50 and the second signal amplifier stage 60 are connected to each other, each amplification stage is Having a controllable gain, the first amplifier having a pressure coupled to receive the input signal, the second amplifier having an amplitude with a limiting level that changes in proportion to the associated gain of the first and second amplifiers A multistage limiting amplifier 15 having an output providing a limited output signal, an input (CC) coupled to a source 21 providing a variable control voltage, and contacting the first amplifier stage for supplying a first gain control signal. A gain control means having a first output 55, and a second output 65 connected to the second amplifier stage for supplying a second gain control signal, the second gain control signal being the first gain control. Gain control means (23, 55, 65) complementary to the signal, controlling the gain of the amplifier stage in the reverse direction in response to a change in the variable control voltage, wherein the overall magnitude of the gain of the limiting amplifier is equal to the predetermined gain of the linear amplifier. The gain control means for controlling the associated gain of the amplification stage to be substantially equal to the magnitude of the signal, and to be proportional to the variable control voltage value, and to output the cored output signal with the coring level controlled by the variable control voltage. And signal combining means (17) for combining said amplitude limited output signal and said linearly amplified signal to provide.

2. The linear amplifier (40) according to claim 1, wherein the linear amplifier (40) inverts the signal in net phase, and the signal combining means (17) sums up the outputs of the linear amplifier (40) and the multistage limiting amplifier (15). Characterized in that the device.

2. The signal source according to claim 1, wherein the signal source is a luminance signal source 25, and the signals amplified by the linear amplifier 40 and the multistage limiting amplifier 15 include a peaking signal derived from the luminance signal source. Characterized in that the device.

3. The peaking signal amplifier 101 according to claim 2, wherein the gain in response to the output of the signal combining means 17 is controlled, the luminance signal from the signal source and the gain controlled to form a peaked luminance signal output. Means (103) for combining the outputs of the peaked signal amplifiers and means (107, 109, 110) for controlling the gain of the peaked signal amplifiers in response to the peaked luminance signal output.

5. The apparatus according to claim 4, wherein said gain control means comprises a frequency select amplifier 109 having an input connected for receiving said peaked luminance signal output, said frequency select amplifier having a frequency spectrum occupied by said luminance signal. And a peak detector (110) for generating a gain control voltage in response to the output of said frequency selective amplifier.

2. The signal source of claim 1 wherein the signal source is a luminance signal source 105 in a television receiver and further comprises a delay line 29 having an input coupled to the luminance signal source, wherein the linear amplifier 40 A linear signal amplifier comprising a first differential amplifier having a pair of inputs coupled to be responsive to a signal appearing at an input L of a delay line 29 and a signal appearing at an output L 'of said delay line, respectively; The multi-stage limiting amplifier 15 comprises a non-linear signal amplifier consisting of a limiting amplifier comprising a cascaded first amplifier stage 50 and a second amplifier stage 60, the first amplifier stage being the delay line ( 29 has a pair of inputs coupled to be responsive to a signal appearing at an input L of 29) and a signal appearing at an output L ′ of the delay line, and the gain control means is coupled to the first signal amplifying stage 50. Determined at the second signal amplification stage 60 Summation, simultaneously changing them of the first and second signal amplifier stages in opposite directions, and the overall gain of the non-linear signal amplifier becomes independent of the operation of the gain control means so that it is actually equal to the gain of the linear signal amplifier. And the signal combining means 17 combines the outputs of the linear signal amplifier and the nonlinear amplifier to form a correlated peaking signal, with the level of coring according to the operation of the gain control means. Device.

7. The method according to claim 6, wherein the gain in response to the cored peaking signal is controlled peaking signal amplifier 101, the luminance signal derived from the luminance signal source 105 and the gain controlled to form a peaked luminance signal. Means 103 for combining the picked peaked signals, a frequency selective amplifier 109 having an input responsive to the peaked luminance signal and representing a passband comprising a high frequency region of the frequency band occupied by the luminance signal; And means (110) for controlling the gain of said peaking signal amplifier in response to an output amplitude of said frequency selective amplifier.

The first current source transistor of claim 1, wherein the signal combination means comprises a bias voltage source (3.2V), has a base, an emitter, and a collector electrode and supplies an operating current to the first signal amplifying stage 50. A second current source transistor 65 having a base, an emitter and a collector electrode for supplying an operating current to the second signal amplifying stage 60, the first and second connected in series across the bias voltage source; A first control transistor 71 and a second control transistor 69, each having a base-emitter path, a base, an emitter, and a collector electrode of the second current source transistor and in opposite conducting shapes; Series combination of the collector-emitter path of the first control transistor 71 and the base-emitter path of the first and second current source transistors connected in parallel with the base-emitter path of the current source transistor 55 Providing a base electrode of the first and second control transistors in response to the collector-emitter path of the second control transistor 69 connected in parallel with the variable DC voltage source 21 and the voltage of the variable DC voltage source. Device (CC, 75).

9. The apparatus of claim 8, wherein the voltage polarity of the variable DC voltage source (21) has the effect of varying the base-emitter junction of the first control transistor (71) in forward bias.

10. The range of voltage change of the variable DC voltage source is a range in which the second control transistor 69 is maintained in a non-conductive state in response to the value of the variable DC voltage through the main range of the change range. Device characterized in that.

Device according to one of the claims 8 to 10, characterized in that the current source transistor (55, 65) is of the same conducting form as the first control transistor (71).

12. The device of claim 11, wherein each of the signal amplification stages 50, 60 is of the same conductivity type as the first control transistor, with emitter electrodes connected to and interconnected to collector electrodes of each of the current source transistors. Device comprising a pair of transistors (51, 53; 61, 63).