KR910001911B1

KR910001911B1 - 전병렬형 Bi-CMOS용 아날로그 디지탈 콘버터

Info

Publication number: KR910001911B1
Application number: KR1019880005889A
Authority: KR
Inventors: 김홍석
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1988-05-19
Filing date: 1988-05-19
Publication date: 1991-03-30
Also published as: KR890017889A; JPH01307318A; US4968990A

Abstract

내용 없음.

Description

전병렬형 Bi-CMOS용 아날로그 디지탈 콘버터

제1도는 본 발명의 전병렬형 Bi-CMOS용 아날로그 디지탈 콘버터의 전체 블럭다이어 그램도.

제2도는 본 발명에서 사용되는 비교기의 실시회로도.

제3도는 본 발명에서 사용되는 랫치와 낸드게이트의 실시회로도.

제4도는 본 발명에서 사용되는 n비트롬과 랫치의 블럭다이어그램도.

제5도 및 제6도는 본 발명에서 사용되는 롬(ROM)의 실시회로도.

제7도 및 제8도는 본 발명에서 사용되는 랫치의 실시회로도.

제9도는 본 발명에서 사용되는 클럭버퍼의 실시회로도.

제10도는 본 발명에서 사용되는 클럭드라이버의 실시회로도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 버퍼 2, 3, 4 : 차동증폭부

5 : 전류공급부 6 : 정전원부

7 : 레벨콘버터 T₁, T₂, T₃… : 트랜지스터

N₁, N₂, N₃: 노우드 ROM : 롬

CP_i-n-CP_i+n: 비교기 LN_i-n-LN_i+n: 랫치와 게이트

IA, IB : 인버터용버퍼 BA, BB : 클럭드라이브

Q₁, Q₂, Q₃…T₁,T₂,T₃… : 트랜지스터 R₁, R₂, R₃‥·: 저항

ND₁: 낸드게이트 I₁, I₂, I₃… : 인버터

R_i-n-R_i+n: 롬 LA₁-LA_n´, LB₁-LBn : 랫치

본 발명은 영상신호인 고스피드의 아날로그신호를 디지탈신호로 변환시켜 신호처리할수 있는 전병렬형 Bi-CMOS용 아날로그 디지탈 콘버터회로에 관한 것이다.

전병렬형 아날로그 디지탈 콘버터회로는 주로 바이폴라 트랜지스터를 이용하여 제작되어 왔으나, 최근에는 CMOS만을 가지고 실현시키고 있는 실정이다.

바이폴라형과 CMOS형의 전병렬 아날로그 디지탈 콘버터는 기본소자인 바이폴라와 CMOS의 특성에 좌우되는데, 바이폴라 트랜지스터는 MOS 트랜지스터에 비해 메칭(Matching) 특성이 좋고, 스피드가 빠른 장점은 있으나, 파워전원의 소비가 크고 비교적 많은 면적을 차지하는 단점이 있다.

이에 비하여 MOS 트랜지스터의 경우는, 점점 그 사이즈가 감소되는 동시에 디지털신호의 처리속도가 바이폴라 트랜지스터와 같은 수준으로 향상되고 있으며, 공정 및 회로기술의 발달로 그 오프셋트 전압의 오차 크기가 많이 줄어들게 되었으나 정교한 디바이스의 매칭, 고응답, 고스피드등과 같은 신호처리가 요구되는 회로에서는 적합하지 못한 것이었다.

본 발명은 이와 같은 문제점을 해결하기 위하여 매칭 및 아날로그 신호처리능력이 뛰어난 바이폴라형 트랜지스터의 특성과, 저전력 및 고집적화가 용이한 CMOS 트랜지스터의 특성을 모두 살릴수 있는 전병렬형 Bi-CMOS용 아날로그 디지탈 콘버터를 제공하는데 목적이 있는 것으로, 이와 같은 목적은 바이폴라형 트랜지스터로 구성되어 아날로그 입력신호 및 기준전압 레벨을 비교하는 비교수단과, CMOS형 트랜지스터로 구성되어 비교 출력에 따라 해당개소의 노우드축으로만 신호를 전달시키는 전달수단과, CMOS형 트랜지스터로 구성되어 상기 전달수단에 의해 메모리된 디지탈 신호가 출력되게 한 메모리 수단을 구성시켜 달성시킬 수 있다.

따라서 본 발명은 바이폴라형의 아날로그신호처리의 장점과, CMOS형의 저전력 소모 및 고집적화의 장점을 모두 가질수 있어 고스피드를 요하는 영상신호의 처리에 매우 적합한 것으로 이를 첨부도면에 의하여 그 구체적인 실시예를 상세히 설명하면 다음과 같다.

제1도는 본 발명의 전병렬형 Bi-CMOS용 아날로그 디지탈 콘버터의 전체 블록다이어 그램도로서 전원(V_in)(V_TOP)이 분배저항(R₁) -(R_n)(R₁)에 의하여 분배되는 노이드(N₁₂)측이 비교기(CP_i-n-CP_i+n)의 반전단자(-)에 연결되게 구성하고 비반전단자(+)에는 노우드(N₁₁)를 통하여 아날로그 입력신호(V_in)가 공급되게 구성한다.

이 비교기(CP_i-n-CP_i+n)는 오프셋트 특성이 비교적 좋고, 아날로그 신호처리능력이 우세한 바이폴라형 트랜지스터로 구성시켜, 노우드(N₁₁)(N₁₂)의 비교전압이 랫치와 낸드게이트(LN_i-n-LN_i+n)에 인가되게 구성시킨 것으로 상기 랫치와 낸드게이트는 CMOS 게이트로 구성시켜 아날로그 입력신호(V_in)의 레벨에 따라 하나의 특정 노우드(N₁₅)로 출력되게 구성하며, CMOS 게이트로 구성된 롬 ＆ 랫치(10)를 연결하여 하위비트와 상위비트의 디지탈신호가 노우드(N₁₆)측으로 출력되게 구성한 것이다. 그리고 바이폴라 트랜지스터로 구성되는 비교기(CP_i-n-CP_i+n)는 제2도와 같이 트랜지스터(Q₁)(Q₂)로 구성된 버퍼(1)에 트랜지스터(Q₂)(Q) 罌(R₃)(R₄)으로 구성된 차동증폭부(3), 트랜지스터(Q₅)(Q₆) 및 저항(R₅)(R₆)으로 구성된 차동증폭부(3), 트랜지스터(Q₇)(Q₈) 및 저항(R₇)(R₈)로 구성된 차동증폭부(4)가 순차적으로 3단 연결된후 MOS 트랜지스터(M₁₆-M₁₉)로 구성된 레벨콘버터(7)와 연결되게 구성시킨다.

그리고 저항(R₉)(R₁₀) 및 트랜지스터(Q₉)(Q₁₀)로 구성되는 정전원부(6)는 저항(R₁₁-R₁₅) 및 트랜지스터(Q₁₁-Q₁₅)로 구성된 전류공급부(5)와 연결되어 상기 버퍼(1) 및 차동증폭부(2)(3)(4)가 구동될수 있는 여건을 만들어 준다.

제3도는 본 발명에서 사용되는 랫치와 낸드게이트의 실시 회로도로서, 노우드(N₁₃)측에 연결된 트린지스터(T₁)에 인버터(I₁)(I₂)를 통하여 일측으로 궤환되게 구성시킨 트랜지스터(T₂)에 연결되게 구성시키고, 타측으로 트랜지스터(T₃)를 통하여 인버터(I₃)와 연결된 낸드게이트(AD₁₁)의 타측이 연결되게 구성시켜 인버터(I₄)를 통하여 노우드(N₁₅)측과 연결되게 구성시키며, 타측으로 트랜지스터(T₄)를 통하여 궤환되게 구성한다.

여기서 낸드게이트(ND₁)는 아날로그 입력신호(V_in)에 따라 해당 노우드(N₁₅)측으로만 H레벨신호가 출력되게 한다.

제4도는 본 발명에서 사용되는 n비트롬과 랫치의 블럭다이어그램도로서 노우드(N₁₅)측에 연결된 1차롬(R_i-n-R_i+n)과, 상기 1차롬의 출력을 유지시키는 랫치(LA₁-LA_n)가 연결되어 하위(n-m)비트신호와 노우드(N₃₁)측으로 경계신호가 출력되게 구성하고, 2차롬(ROM) 및 랫치(LB₁-LB_n)에서 상위(m)비트의 코딩신호가 출력되게 구성한 것으로, 1차롬(R_i-n-R_i+n)은 제5도와 같이 다수개의 노우드(N₁₅)측 및 노우드(N₃₁)(N₃₂)측사이에 각각 MOS 트랜지스터가 연결되게 구성시켜 상기 노우드(N₁₅)측의 출력에 따라 노우드(N₃₁)(N₃₂)의 출력이 결정되게 구성하며, 2차롬(ROM)은 제6도와 같이 다수개의 노우드(N₄₁)(N₄₂) 및 출력측 노우드(N₄₅)사이에 각각의 MOS 트랜지스터를 연결시켜 출력측 노우드(N₄₅)의 상·하위(MSB)(LSB)의 레벨이 결정되게 구성한다.

그리고 제4도의 랫치(LA₁-LA_n)는 제7도와 같이 노우드(N₂₀)(N₂₁), (N₂₁)(N₂₂)측 사이에 MOS 트랜지스터 및 바이폴라 트랜지스터가 연결되게 구성하고, 랫치(LB₁-LB_n)는 제8도와 같이 노우드(N₂₁)(N₂₂), (N₂₃)(N₂₄)측 사이에 MOS 트랜지스터 및 바이폴라 트랜지스터가 연결되게 구성한 것이다.

또한 본 발명에서 사용되는 클럭버퍼는 제9도와 같이 노우드(N₃₁)(N₃₂), (N₄₁)(N₄₂)사이에 트랜지스터(T₅) 및 인버터(I₅)가 연결되고 인버터(I₆) 및 트랜지스터(T₆)로 궤환되게 구성하며, 클럭드라이버는 제10와 같이 노우드(N₄₅)(N₁₆)측사이에 트랜지스터(T₇) 및 인버터(I₇)가 연결되고 인버터(I₈) 및 트랜지스터(T₈)로 궤환되게 구성시켜 된 것이다.

이와같이 구성된 본 발명에서, 제1도의 비교기(CP_i-n-CP_i+n)에는 아날로그 입력신호(V_in)와 공급전원(V_TOP)(V_BTM)이 분배저항(R₁)(R_n)에 의하여 설정되는 각기 다른 기준전압이 인가되어 비교된다.

예를 들어 i번째 비교기(CP_i)에는 아날로그 입력신호(V_in)와, 저항(R_n-i)(R´_n-i)에 의하여 분배되는 기준전압(V_th)이 공급되고 이 신호는 제2도의 버퍼(1)를 통하여 순차적으로 차동증폭부(2)(3)(4)에 인가하게 된다.

트랜지스터(Q₃-Q₈)로 구성되는 차동증폭부(2)(3)(4)는 노우드(N₁₁)(N₁₂)에 생기는 작은 전압의 차라도 증폭하여 하이레벨콘버터(7)의 MOS 트랜지스터(M₁₆)(M₁₇)의 게이트측에 인가시키므로써 출력측 노우드(N₁₃)에는 CMOS 로적레벨인 「H레벨」 또는 「L레벨」상태의 신호가 출력하게 된다.

여기서 트랜지스터(Q₃-Q₈)로 구성되는 차동증폭부(2)(3)(4)의 갯수의 수는 후단출력레벨에 따라 증가 및 감소시킬 수 있으며, 에미터폴로위로 구성되는 입력측 버퍼(1)단은 생략해도 동작에 커다란 영향을 미치지 않는다.

정전원부(6)는 트랜지스터(Q₉)(Q₁₀)로 일정한 전원을 공급시켜 전원공급부(5)의 트랜지스터(Q₁₁-Q₁₅)가 턴온되게 함으로써, 버퍼(1) 및 차동증폭부(2)(3)(4)가 동작될수 있는 조건을 만들어 준다.

그리고 노우드(N₁₃)의 출력은 제3도의 랫치와 낸드게이트(LN₁)로 입력되고 제1도의 노우드(N₂₀)에 클럭(CK)이 H레벨로 인가되는데 즉, 제3도의 노우드(N₂₄)는 H레벨, 노우드(N₂₃)는 L레벨인 경우 트랜지스터(T₁)(T₄)는 턴온, 트랜지스터(T₂)(T₄)는 턴오프되어 인버터 (I₁)(T₂)에 전달되고 출력측 노우드(N₁₅)에는 낸드게이트(ND₁), 인버터(I₄), 트랜지스터(T₄)가 포지티브 피드백 로우프를 형성하여 바로 전상태를 유지하면서 출력된다.

또한 제1도의 노우드(N₂₀)에 인가되는 클럭(CK)이 L레벨인 경우 즉, 제3도의 노우드(N₂₄)는 L레벨, 노우드(N₂₃)는 H레벨로 되는 경우에 트랜지스터(T₁)(T₄)는 턴오프되고 트랜지스터(T₂)(T₃)는 턴온되어 비교기(CP_i)에서 랫치와 낸드게이드(LN_i)로 전달되는 신호가 트랜지스터(T₁)에 의해 차단되면서 출력측 노우드(N₁₅)에는 포지티브 퍼브백 루우프에 의해 유지(Latch)되는 신호가 출력하게 된다.

여기서 낸드게이트(ND₁)의 역활은 랫치와 낸드게이트(LN_i-n-LN_i+n)의 출력중 1개만을 H레벨의 출력이 발생되게 하고 나머지 출력은 모두 L레벨상태가 되게하는 역활 을 하는 것으로 그 동작은 다음과 같다.

아날로그 입력신호(V_in)가 i번째의 노우드(N₁₂)의 기준전압보다 크고 i+1번째의 기준전압보다 작으면 i번째 이하의 출력은 모두 H레벨상태가 되고 i+1번째 이상의 비교기의 출력은 모두 L레벨상태가 된다.

따라서 이 출력들이 노우드(N₂₀)에 인가되는 클럭(CK)이 L레벨인 경우 제3도의 인버터(I₁)(I₂) 및 트랜지스터(T₂)가 랫치상태를 유지하면서 트랜지스터(T₃)를 통하여 낸드게이트(ND₁)에 입력되면 i번째 노우드(N₁₄)는 H레벨 i+1번째는 L레벨상태가 되어 i번째의 출력노우드(N₁₅)는 H레벨상태가 된다.

그러나 i+1번째 이상의 랫치와 낸드게이트의 출력은 낸드게이트(ND₁)에 입력시 노우드(N₁₄)의 입력이 L레벨상태이므로 출력이 L레벨상태가 되며, i+l번째 이하인 경우에는 그위에 연결된 랫치와 낸드게이트의 노우드(N₁₄)에서 오는 인버터(I₃)의 입력이 H레벨상태이므로 랫치와 낸드게이트의 출력은 L레벨상태가 된다.

즉, 이와 같은 동작으로 아날로그입력이 전원(V_BTM)보다 크면 클럭이 L레벨인 경우는 랫치와 낸드게이트(LN_i-n-LN_i+n)중 1개만이 H레벨신호를 출력시키며 나머지 출력은 모두 L레벨상태가 된다.

또한 상기의 상태에서 클럭(CK)이 H레벨상태로 바뀌게되면 트랜지스터(T₃)는 턴오프되고 트랜지스터(T₄)가 턴온되어 랫치상태에서 출력되는데 i번째 노우드(N₁₅)만이 H레벨이고, i+l번째 이상과 i-1번째이하의 출력노우드(N₁₅)는 L레벨상태에 있으므로 i+l이상과 i-1이하의 낸드게이트(ND₁)의 입력은 트랜지스터(T₄)를 통하여 L레벨신호가 인가되므로 i번째를 제외한 모든 노우드(N₁₅)의 출력은 L레벨상태를 유지하게 된다.

i번째의 경우는 노우드(N₁₅)의 H레벨 출력상태가 트랜지스터(T₄)를 통하여 낸드게이트(ND₁)에 입력되고 인버터(I₃)의 입력에는 L레벨신호가 인가되므로 i번째의 출력노우드(N₁₅)만 H레벨상태가 된다.

결론적으로 아날로그 입력신호(V_in)가 임의의 노우드(N₁₂)의 기준레벨보다 크고 바로 그위의 노우드(N₁₂)의 기준레벨보다 작은 곳은 노우드(N₁₂)의 출력만이 H레벨이 되어 제4도의 롬 ＆ 랫치(10)에 입력된다.

아날로그 신호크기의 정보를 갖고 있는 신호는 노우드(N₁₅)를 통하여 1차롬(R_i-n-R_i+n)에 입력되며 제1도의 노우드(N₁₂)에 인가되는 아날로그 신호 크기에 대응되도록 로딩된 1차롬(R_i-n-R_i+n)내의 각 NMOS 게이트에 입력된다.

1차롬에서 코딩신호는 하위비트(P_n)와 경계신호가 인가되는 노우드(N₃₁)의 출력으로 결정되며, 노우드(N₁₅)의 입력신호는 랫치와 낸드게이트(LR_i-n-LR_i+n)에서 선택된 하나의 신호만 H레벨신호가 되어 1차롬(R_i-n-R_i+n)에 입력되므로 제5도에서 코딩된 NMOS 트랜지스터의 게이트 입력이 H레벨인 NMOS 트랜지스터만 턴온되어 노우드(N₃₂)(N₃₁)의 출력은 턴온된 NMOS 트랜지스터와 연결된 출력만이 L레벨이 되고 나머지 출력은 H레벨이 되어 하위(n-m)비트의 코딩이 결정되며, 나머지 상위비트(m)는 2차롬(ROM)에서 노우드(N₃₁)(N₃₂)의 출력에 의하여 결정된다.

제5도는 n=5이고 m=2일때 1차롬의 구체적인 실시예로서 이 회로에서는 코딩된 NMOS 트랜지스터의 로우드(load)로 PMOS 트랜지스터가 사용되고 있으나 이 방식은 프리차아지 회로방식으로 대체될 수 있다.

이렇게 1차롬에서 결정된 하위(n-m)비트신호들인 노우드(N₃₁)의 출력과, 노우드(N₃₂)의 경계선호는 랫치(LA₁-LA_n)에서 클럭(CK)이 H레벨일때 제9도에서 노우드(N₂₃)는 L레벨, 노우드(N₂₄)는 H레벨이 되므로 트랜지스터(T₅) 및 인버터(I₅)를 통하여 노우드(N₄₁)(N₄₂)의 출력은 반전되어 전달되고, 클럭(CK)이 L레벨일때는 인버터(I₅)(I₆), 트랜지스터(T₆)으로 랫치된 상태가 유지되어 2차롬(ROM)으로 전달된다.

2차롬(ROM)은 아직 결정되지 못한 상위 m비트의 값을 결정하는 역할과, 이미 결정된 하위(n-m)비트의 출력을 전달하는 기능을 수행하는 것으로, 제6도는 n=5, m=2 일 때의 구체적인 회로도가 된다.

따라서, 1차롬(R_i-n-R_1+m)에서 출력된 상태 신호는 랫치(LA₁-LA_n)를 거쳐 2차롬(ROM)에 전달되는데 노우드(N₄₁)(N₄₂)중 H레벨신호가 입력되는 게이트에 연결된 NMOS 트랜지스터만 턴온되므로 노우드(N₄₁)(N₄₂)의 H레벨신호와, 게이트에 연결된 NMOS 트랜지스터의 드레이노우드(N₄₅)만이 L레벨이 되고 나머지 노우드(N₄₅)는 H레벨이 되어 n비트의 디지탈 코딩신호를 출력시키게 된다.

이렇게 랫치(LB₁-LB_n)에서 출력된 노우드(N₄₅)의 디지탈 출력은 제10도와 같이 인버터(I₇)를 통하여 반전된후 노우드(N₁₆)으로 n비트의 디지탈 신호를 출력하게 된다.

여기서 랫치와 낸드게이트(LN_i-n-LN_i+n) 및 비트 롬 ＆ 랫치(10)에 노우드(N₁₃)(N₂₄)를 통하여 공급되는 클럭(CK)신호는 노우드(N₂₀)에 외부클럭이 공급되고 인버터용 버퍼(IA)(IB)를 통하여 노우드(N₂₁)에는 노우드(N₂₀)의 복합신호가 출력되고, 이 신호가 클럭드라이브(BA)(BB)를 거쳐 노우드(N₂₃)로 공급되며, 노우드(N₂₁)의 신호는 다시 인버터용 버퍼(IA)(IB)를 통한후 노우드(N₂₂)(N₂₀)과 같은 위상의 클럭신호가 되어 클럭드라이브(BA)(BB)를 통하여 노우드(N₂₄) 측으로 공급된다.

이상에서와 같이 본 발명은 비교수단에는 오프셋트 특성이 좋고, 아날로그 신호처리가 뛰어난 바이폴라형 트랜지스터를 사용하여 고 스피드의 아날로그신호를 정확히 전달할 수가 있으며, 랫치 및 롬으로 구성되는 구로적부분은 CMOS 트랜지스터를 사용하여 비교기 전단에서 증폭된 신호가 CMOS 레벨로 변환처리 할 수 있어, 소비전력의 감소 및 집적화가 용이한 장점들을 모두 가질 수가 있다.

Claims

바이폴라형 트렌지스터로 구성되어 아날로그 입력신호 및 기준전압레벨을 비교하는 비교수단과, CMOS형 트랜지스터로 구성되어 비교출력에 따라 해당개소의 노우드측으로만 신호를 전달시키는 전달수단과, CMOS형 트랜지스터로 구성되며 상기 전달수단에 의해 메모리된 디지탈신호가 출력되게한 메모리 수단을 구성시켜된 전병렬형 Bi-CMOS용 아날로그 디지탈 콘버터.
제1항에 있어서, 비교기(CP_i-n-CP_i+n)로 구성된 비교수단과, 랫치와 낸드게이트(LN_i-n-LN_i+n)로 구성된 전달수단과, 비트용 롬 ＆ 랫치(10)로 구성된 메모리수단으로 구성된 전병렬 Bi-CMOS용 아날로그 디지탈 콘버터.
제2항에 있어서, 비교기(CP_i-n-CP_i+n)는 트랜지스터(Q₁)(Q₂)로 구성된 버퍼(1)와, 트랜지스터(Q₃-Q₈), 저항(R₃-R₆)으로 구성된 차동증폭부(2)(3)(4)와, MOS 트랜지스터(M₁₆-M₁₉)로 구성된 레벨콘베이터(7)부로 구성시켜된 전병렬형 Bi-CMOS용 아날로그 디지탈 콘버터.
제2항에 있어서, 랫치와 낸드게이트(LN_i-n-LN_i+n)는 신호전달용 트랜지스터(T₁)(T₃)사이에 인버터(I₁)(I₂) 및 트랜지스터(T₂)로 구성된 궤환회로와, 낸드게이트(ND₁), 인버터(I₄), 트랜지스터(T₄)로 구성된 궤환회로를 구성시켜된 전병렬형 Bi-CMOS용 아날로그 디지탈 콘버터.
제2항에 있어서, 롬 ＆ 랫치(10)는 경계신호 및 하위(n-m)비트신호를 출력시키는 1차롬(R_i-n-R_i+n)과, 상위(m)비트의 코딩 신호가 출력되는 2차롬(ROM)과, 상기롬 사이에 랫치(LA₁-LA_n) 및 랫치(LB₁-LB_n)로 구성되게한 전병렬형 Bi-CMOS용 아날로그 디지탈 콘버터.
제3항에 있어서, 랫치와 낸드게이트((LN_i-n-LN_i+n)에 버퍼(1) 및 다단의 차동증폭부(2)(3)(4)의 구동요건을 만드는 전류공급부(5)가 저항(R₁₀-R₁₅) 및 트랜지스터(Q₁₀-Q₁₅)로 구성되게 한후 저항(R₉)(R₁₀) 및 트랜지스터(Q₉)(Q₁₀)로 구성된 정전원부(6)와 연결되게 구성시킨 전병렬형 Bi-CMOS용 아날로그 디지탈 콘버터.
제4항에 있어서, 낸드게이트(ND₁), 인버터(I₄), 트랜지스터(T₄)로 구성되는 궤환회로에 낸드게이트(ND₁) 및 인버터(I₄)대신에 동일한 논리특성을 가진 게이트소자로 구성시켜된 전병렬형 Bi-CMOS용 아날로그 디지탈 콘버터.
제5항에 있어서, 경계신호 및 하위(n-m)비트신호를 출력시키는 1차롬(R_i-n-R_i+n)은 다수개의 입력측 노우드(N₁₅)와 출력측 노우드(N₃₁)(N₃₂)사이에 각각 CMOS 트랜지스터가 연결되게 구성시킨 전병렬형 Bi-COMS용 아날로그 디지탈 콘버터.
제5항에 있어서, 상위 비트의 코딩신호가 출력되는 2차롬(ROM)은 다수개의 입력측 노우드(N₄₁)(N₄₂)와 출력측 노우드(N₄₅)사이에 각각 다단의 MOS 트랜지스터가 연결되게 구성시킨 전병렬형 Bi-CMOS용 아날로그 디지탈 콘버터.
제5항에 있어서, 랫치(LA₁-LA_n), (LB₁-LB_n)는 각각 입출력 노우드(N_2i-n₂₄)사이에 다수개의 MOS 트랜지스터 및 바이폴라 트랜지스터를 구성시켜된 전병렬형 Bi-CMOS용 아날로그 디지탈 콘버터.