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KR900006189Y1 - Data transfer circuit - Google Patents

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KR900006189Y1
KR900006189Y1 KR2019870014034U KR870014034U KR900006189Y1 KR 900006189 Y1 KR900006189 Y1 KR 900006189Y1 KR 2019870014034 U KR2019870014034 U KR 2019870014034U KR 870014034 U KR870014034 U KR 870014034U KR 900006189 Y1 KR900006189 Y1 KR 900006189Y1
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박희덕
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삼성전자 주식회사
안시환
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Abstract

내용 없음.No content.

Description

데이터 전송회로Data transmission circuit

제1도는 본 고안의 회로도이다.1 is a circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 비동기통신 인터페이스 2 : 논리회로부1: Asynchronous Communication Interface 2: Logic Circuit

3 : 주데이터 송수신포트 4 : 보조데이터 송수신포트3: Primary data transmission / reception port 4: Auxiliary data transmission / reception port

CTL1-CTL3: 콘트롤신호 21,23,26.28.29.31 : 오아게이트CTL 1 -CTL 3 : Control Signal 21,23,26.28.29.31: Oagate

22 : 앤드게이트 24,30 : 라인드라이버22: AND gate 24, 30: line driver

25,32 : 라인리시버25,32: Line Receiver

본 고안은 주데이터 송수신포트와 보조데이터 송수신포트를 구비하고서 주컴퓨터와 단말장치 또는 주변장치가 데이터를 상호 송수신하게 하는 데이터 전송회로에 관한 것으로, 특히 비동기통신 인터페이스 집적회로를 각 데이터송수신포트에 대해 각각 사용하지 않고 1개의 비동기통신 인터페이스 집적회로를 공용으로 사용하고, 콘트롤신호로써 논리회로를 제어하여 데이터 전송통로를 각각 구성하게 되므로써 간단한 회로구성으로 된 데이터 전송회로에 관한 것이다.The present invention relates to a data transmission circuit having a main data transmission / reception port and an auxiliary data transmission / reception port and allowing a main computer and a terminal device or a peripheral device to transmit and receive data with each other. The present invention relates to a data transmission circuit having a simple circuit configuration by using one asynchronous communication interface integrated circuit in common without using each one, and configuring a data transmission path by controlling a logic circuit as a control signal.

종래의 데이터 전송회로에 있어서는 주데이터 송수신용의 비동기 통신 인터페이스(Asynchronous Communication Interface Adapter : 통상 ACIA라 칭함)와 라인드라이버(Line Driver) 및 라인리시버(Line Receiver)를 사용하여 주컴퓨터와 단말기 또는 주변장치의 주데이터 송수신포트와 연결하므로써 송수신회로를 구성하고, 보조데이터 송수신회로는 보조데이터 송수신포트에 라인드라이버와 라인리시버를 연결하고 데이터송수신용의 비동기통신 인터페이스를 상기 주데이터 송수신용의 데이터통신 인터페이스와는 별도로 구성하였다.In a conventional data transmission circuit, a main computer, a terminal, or a peripheral device using an asynchronous communication interface adapter (commonly referred to as an ACIA), a line driver, and a line receiver for transmitting and receiving main data. A transmission / reception circuit is configured by connecting the main data transmission / reception port of the main data transmission circuit, and the auxiliary data transmission / reception circuit connects a line driver and a line receiver to the auxiliary data transmission / reception port, and connects the asynchronous communication interface for data transmission / reception with the data communication interface for transmission / reception of the main data. Was configured separately.

이때 주데이터 송수신포트 사용시에는 보조데이터 송수신용 비동기 통신 인터페이스가 동작되지 않으며, 보조데이터 송수신포트 사용시에는 주데이터송수신용의 비동기통신 인터페이스가 동작되지 않는다.At this time, the auxiliary data transmission / reception asynchronous communication interface does not operate when the main data transmission / reception port is used, and the asynchronous communication interface for transmission / reception of the main data does not operate when the auxiliary data transmission / reception port is used.

그러나 이러한 주, 보조송수신포트에 대한 비동기통신 인터페이스는 동작의 유무에 관계없이 인터페이스들을 동작시키기 위한 칩 선택신호 및 레지스터 선택신호, 리세트신호, 기록/독출신호, 클록신호, 데이터버스들이 두개의 통신인터페이스에 동시에 공급되도록 함께 연결되어 구성되었다.However, these asynchronous communication interfaces for the primary and secondary transmit and receive ports have two chip select signals, register select signals, reset signals, write / read signals, clock signals, and data buses to operate the interfaces regardless of the operation. It is configured to be connected together so that they can be simultaneously supplied to the communication interface.

이와같이 종래 데이터 전송회로는 주, 보조 송수신포트에 대해 비동기 통신인터페이스를 각각 구성하므로써한 인터페이스가 동작할때는 다른 인터페이스는 동작되지 않게되어 회로구성상의 비효율성을 내포하고 있었고, 그로인해 제품 가격이 높게되는 요인이 되고 있었다.As such, the conventional data transmission circuits constitute asynchronous communication interfaces for the primary and secondary transmission / reception ports, respectively, and when one interface operates, the other interface does not operate, which implies inefficiency in circuit configuration, thereby causing a high product price. Was becoming.

이에 본 고안은 상기 실정에 감안하여 고안된 것으로서 비동기 통신인터페이스 집적회로 1개를 주데이터 송수신포트와 보조데이터 송수신포트에서 공용으로 사용하되, 인터페이스의 데이터 송수신단과 두송수신포트의 데이터 송수신단이 각각 연결되면서 상호 데이터 충돌이 발생하지 않도록 콘트롤신호에 의해 제어되는 논리회로부를 구성하여서된 데이터 전송회로를 제공하자 함에 그 목적이 있다.Therefore, the present invention was devised in view of the above situation, and an asynchronous communication interface integrated circuit is used in common in the main data transmission / reception port and the auxiliary data transmission / reception port. It is an object of the present invention to provide a data transmission circuit configured by configuring a logic circuit section controlled by a control signal so that mutual data collision does not occur.

이하 본 고안의 구성 및 작용효과를 예시도면에 의거하여 상세히 설명하면 다음과 같다.Hereinafter, the configuration and operation effects of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 고안의 회로도를 나타내는 것으로, 도면부호 1은 병렬의 데이터(DATA)를 직렬의 데이터로 변환하는 데이터 송신단(TXD)에 출력시키고 데이터 수신단(RXD)의 직렬 입력데이터를 병렬의 데이터로 변환하여 데이터버스(DATA)에 공급하는 통상의 비동기 통신인터페이스(ACIA)로서 1개의 칩으로 집적회로화된 것을 사용한다.1 shows a circuit diagram of the present invention, and reference numeral 1 denotes a data output terminal TXD for converting parallel data DATA into serial data, and serial input data of the data receiving terminal RXD as parallel data. As a general asynchronous communication interface (ACIA) for converting and supplying to the data bus DATA, an integrated circuit of one chip is used.

이 비동기통신 인터페이스(1)에서 주데이터 송수신포트(3)와 보조데이터 송수신포트(4)를 각각 지정하여 데이터를 상호 송수신하도록 논리회로부(2)에서 제어하게 되는데, 다음의 4가지 경우가 있다.In this asynchronous communication interface 1, the main data transmission / reception port 3 and the auxiliary data transmission / reception port 4 are designated, respectively, and controlled by the logic circuit unit 2 to transmit and receive data to each other.

즉 주데이터 송수신포트(3)의 데이터 송신단(TXM)을 통해 데이터를 전송하는 경우, 데이터 수신단(RXM)을 통해 데이터를 수신하는 경우, 보조데이터 송수신포트(4)의 데이터 송신단(TXM)을 통해 데이터를 전송하는 경우 및 데이터 수신단(RXM)을 통해 데이터를 수신하는 경우이다.That is, when data is transmitted through the data transmission terminal TXM of the main data transmission / reception port 3, and when data is received through the data reception terminal RXM, the data transmission terminal TXM of the auxiliary data transmission / reception port 4 is transmitted. This is the case where data is transmitted and data is received through the data receiving end RXM.

이와같은 각 경우에 대해 콘트롤신호(CTL1-CTL3)는 표 1과 같이 각각 공급되는데, 각 경우에 대해 설명하면 다음과 같다.For each of these cases, control signals CTL 1 to CTL 3 are supplied as shown in Table 1, which will be described below.

표1. 각 데이터 통신 경우에 따른 콘트롤신호Table 1. Control signal for each data communication case

먼저 주송수신포트(3)의 송신단(TXM)으로 데이터를 전송하는 경우 도시하지 않은 마이컴의 제어하에서 표1에서와 같이 콘트롤신호(CTL1)는 로우상태이고, 콘트롤신호(CTL3)는 하이상태가 된다.First, when data is transmitted to the transmitting terminal TXM of the main transmission / reception port 3, under the control of a microcomputer (not shown), as shown in Table 1, the control signal CTL 1 is low and the control signal CTL 3 is high. Becomes

이때 비동기 통신 인터페이스(1)의 전송데이터 출력단(TXD)에서 출력되는 데이터는 오아게이트(21)를 통해 앤드게이트(22)의 일측 입력단자에 인가되는바, 앤드게이트(22)의 타측 입력단자에는 오이게이트(23)를 통과한 하이상태의 제어신호(CTL3)가 인가되므로, 앤드게이트(22)는 턴온되어 전송데이터 출력단(TXD)에서 입력되는 신호를 라인 드라이버(24)에 인가시킨다. 그러면 라인드라이버(24)는 송신데이터를 주데이터 송수신포트(3)의 송신단(TXM)에 제공하게 된다.At this time, data output from the transmission data output terminal TXD of the asynchronous communication interface 1 is applied to one input terminal of the end gate 22 through the oragate 21, and the other input terminal of the end gate 22 is provided to the input terminal of the end gate 22. Since the control signal CTL 3 in the high state passing through the gate 23 is applied, the AND gate 22 is turned on to apply the signal input from the transmission data output terminal TXD to the line driver 24. The line driver 24 then provides the transmission data to the transmission terminal TXM of the main data transmission / reception port 3.

한편, 주데이터 송수신포트(3)의 수신단(RXM)으로부터 데이터가 전송되어 오는 경우에는 표1와 같이 콘트롤신호(CTL2)만이 로우상태이고. 콘트롤신호(CTL1,CTL3)는 돈 캐이(don't Care) 상태가 된다.On the other hand, when data is transmitted from the receiving end RXM of the main data transmission / reception port 3, only the control signal CTL 2 is low as shown in Table 1. The control signals CTL 1 and CTL 3 are in a don't care state.

수신단(RXM)으로부터 수신된 데이터는 라인리시버(25)를 통해 오아케이트(26)의 일측 입력단자에 인가된다. 이때 오아게이트(26)의 타측 입력단자에는 인버터(27)에 의해 로우상태의 콘트롤신호(CTL2)가 하이상태로 반전되어 오아게이트(28)에서 논리조합된 하이상태의 신호가 인가된다. 그러면, 오아게이트(26)는 하이상태의 신호를 발생시키므로 수신단(RXM)에서 수신된 신호는 오아게이트(26)를 경유하여 비동기 통신 인터페이스(1)의 수신단(RXD)에 공급될수가 있다.The data received from the receiving end RXM is applied to one input terminal of the ocate 26 through the line receiver 25. At this time, the control signal CTL 2 in the low state is inverted to the high state by the inverter 27 to the other input terminal of the ora gate 26, and a high state signal logically combined at the ora gate 28 is applied. Then, the oragate 26 generates a high state signal, so that the signal received at the receiving end RXM can be supplied to the receiving end RXD of the asynchronous communication interface 1 via the oragate 26.

그리고, 보조송수신포트(4)의 송신단(TXA)으로 데이터를 진송하는 경우에는 표 1와 같이 콘트롤신호(CTL2, CTL3) 만이 하이이고, 콘트롤신호(CTLl) 는 돈 캐어이다.When data is transmitted to the transmitting end TXA of the auxiliary transmission / reception port 4, only the control signals CTL 2 and CTL 3 are high as shown in Table 1, and the control signal CTL1 is Don Care.

이때 비동기 통신 인터페이스(1)에서 전송데이터 출력단(TXD)을 통해 출력되는 신호는 오아게이트(29)를 통해 라인드라이버(30)의 일측에 인가되고, 콘트롤신호(CTL2,CTL3)가 하이상태이기 때문에 이들 콘트롤신호(CTL2,CTL3)를 논리조합하는 오아게이트(31)의 출력이 라인드라이버(30)의 타측에 인가되므로 전송데이터(TXD)는 오아게이트(29)를 경유하여 라인드라이버(30)를 통해 보조데이터 포트(4)의 전송단(TXA)으로 공급된다.At this time, the signal output through the transmission data output terminal (TXD) in the asynchronous communication interface 1 is applied to one side of the line driver 30 through the oragate 29, the control signals (CTL 2 , CTL 3 ) is in a high state Therefore, since the output of the oragate 31 which logically combines these control signals CTL 2 and CTL 3 is applied to the other side of the line driver 30, the transmission data TXD is transmitted to the line driver via the oragate 29. It is supplied to the transmission terminal (TXA) of the auxiliary data port 4 through the (30).

또한, 보조데이터 송수신포트(4)의 수신단(RXA)으로 데이터가 전송되어 오는 경우에는 표 1에서와 같이 콘트롤신호(CTL1, CTL3) 는 로우상태로 되고, 콘트롤신호(CTL2) 는 하이상태가 된다.In addition, when data is transmitted to the receiving end RXA of the auxiliary data transmission / reception port 4, the control signals CTL 1 and CTL 3 go low as shown in Table 1, and the control signals CTL 2 go high. It becomes a state.

이때 보조데이터 송수신포트(4)의 수신단(RXA)으로 전송되어오는 데이터는 라인 리시버(32)와 오아게이트(28) 및 오아게이트(26)를 경유하여 비동기 통신 인터페이스(1)의 전송데이타 수신단(RXD)에 공급된다. 전술한 경우 이외에도 주 보조송수신포트(3)(4)에 동시에 데이터를 전송한다거나 보조송수신포트(4)로부터 수신된 전송데이터를 통신인터페이스(1)를 통하지 않고 직접 주송수신포트(3)에 공급되게 할수도있으며, 이것은 콘트롤신호(CTL1-CTL3)를 적절히 공급하므로써 수행된다.At this time, the data transmitted to the receiving end RXA of the auxiliary data transmission / reception port 4 passes through the line receiver 32, the oragate 28, and the oragate 26. RXD). In addition to the above-mentioned cases, data may be simultaneously transmitted to the primary auxiliary receiving port 3 and 4 or the transmission data received from the auxiliary auxiliary receiving port 4 may be directly supplied to the primary transmitting and receiving port 3 without passing through the communication interface 1. This can be done by properly supplying control signals (CTL 1- CTL 3 ).

또한 콘트롤신호(CTL1-CLT3)는 컴퓨터등의 입출력포트를 통해서 또는 별도의 스위치등을 이용하여 공급되게 할 수 있다. 제1도중 미설명 ψ2,,,OSC, DATA는 비동기 통신 인터페이스(1)를 작동시키기 위해 마이컴으로부터 제공되는 공지의 신호 단자들이다.In addition, the control signals CTL 1 to CLT 3 may be supplied through an input / output port such as a computer or by using a separate switch. Unexplained in FIG. 1 ψ 2 , , , OSC, DATA are known signal terminals provided from the microcomputer to operate the asynchronous communication interface 1.

이와같이 하여 1개의 비동기 통신 인터페이스 집적회로를 가지고 주송수신포트와 보조송수신포트의 전송데이터 송수신을 겸용할 수 있게 되어 회로구성상의 각 소자사용 효율을 높일 수 있게 된다.In this way, one asynchronous communication interface integrated circuit can be used to transmit and receive the transmission data of the main transmission port and the auxiliary transmission port, thereby increasing the efficiency of using each element in the circuit configuration.

상기한 바와같이 본 고안은 비동기 통신 인터페이스 집적회로를 공용으로 사용할 수 있게 되므로써 제품제조가격을 낮출 수 있게되고, 회로의 간소화로 불량발생율을 감소시킬 수 있는 특징을 지닌 것이다.As described above, the present invention can reduce the production cost by being able to use the asynchronous communication interface integrated circuit in common, and have a feature of reducing the defect rate by simplifying the circuit.

Claims (3)

1개의 비동기 통신 인터페이스(1)와 주데이터 송수신포트(3) 및 보조데이터 송수신포트(4)를 구비하여 데이터를 상호 송수신하기 위한 데이터 전송회로에 있어서, 상기의 비동기 통신 인터페이스(1)로 부터 주데이터 송수신포트(3)로 데이터를 전송시킬 경우 제어신호(CTL)에 의해 동작하여 비동기 통신 인터페이스(1)로부터의 직렬 데이터를 주데이터 송수신포트(3)의 전송단으로 공급하기 위한 제1논리회로와, 상기의 주데이터송수신포트(3)로부터 비동기 통신 인터페이스(1)가 데이터를 수신할 경우에는 제어신호(CTL2)에 의해 동작하여 주데이터 송수신포트(3)에서 수신된 데이터를 비동기 통신 인터페이스(1)의 수신단으로 공급하기 위한 제2논리회로와, 상기의 비동기 통신 인터페이스(1)로부터 보조데이터 송수신포트(4)로 데이터를 전송시킬 경우에는 제어신호(CTL1, CTL3)에 의해 동작하여 비동기 통신 인터페이스(1)로부터의 직렬데이터를 보조데이터 송수신포트(4)의 전송단으로 공급하기 위한 제3논리회로 및 상기의 보조데이터 송수신포트(4)로부터 비동기 통신인터페이스(1)가 데이터를 수신할 경우에는 제어신호(CTL2)에 의해 작동되어 보조데이터 송수신포트(3)에서 수신된 데이터를 비동기 통신 인터페이스(1)의 수신단으로 공급하기 위한 제4논리회로로 구성시켜서 됨을 특징으로 하는 데이터 전송회로.A data transmission circuit for transmitting and receiving data to and from each other, having one asynchronous communication interface (1), a primary data transmission / reception port (3) and an auxiliary data transmission / reception port (4), from the asynchronous communication interface (1) described above. The first logic circuit for supplying serial data from the asynchronous communication interface 1 to the transmission terminal of the main data transmission / reception port 3 by operating by the control signal CTL when data is transmitted to the data transmission / reception port 3. When the asynchronous communication interface 1 receives data from the main data transmission / reception port 3, the data received by the main data transmission / reception port 3 is operated by the control signal CTL 2 . The second logic circuit for supplying to the receiving end of (1) and the second logical circuit for transmitting data from the asynchronous communication interface 1 to the auxiliary data transmission / reception port 4 above A third logic circuit for supplying serial data from the asynchronous communication interface 1 to the transmitting end of the auxiliary data transmission / reception port 4 by operating by the fish signals CTL 1 and CTL 3 and the auxiliary data transmission / reception port described above ( When the asynchronous communication interface 1 receives data from 4), the asynchronous communication interface 1 is operated by the control signal CTL 2 to supply the data received at the auxiliary data transmission / reception port 3 to the receiving end of the asynchronous communication interface 1. And a fourth logic circuit. 제1항에 있어서, 상기의 제1논리회로는 비동기 통신 인터페이스(1)에서 발생된 직렬데이터를 통과시키는 오아게이트(21)와, 콘트롤신호(CTL3)를 통과시키는오아게이트(23)와, 오아게이트(21,23)의 출력신호를 논리조합하는 앤드게이트(22) 및 앤드게이트(22)를 통과한 직렬데이터를 주데이터 송수신포트(3)의 전송단에 공급하기 위한 라인드라이버(24)로 구성되고, 상기의 제2논리회로는 주데이터 송수신포트(3)에서 전송되어온 직렬데이터를 전달하기 위한 라인 리시버(25)와. 콘트롤신호(CTL2)를 반전시키는 인버터(27)와, 반전된 콘트롤신호()를 통과시키는 오아게이트(28)와, 상기의 라인 리시버(25)로부터의 직렬데이터와 오아게이트(28)의 출력신호를 논리조합하여 논리조합된 데이터신호를 비동기 통신 인터페이스(1)의 수신단에 공급하기 위한 오아게이트(26)로 구성됨을 특징으로 하는 데이터 전송회로.The first logic circuit of claim 1, wherein the first logic circuit comprises: an oragate 21 for passing serial data generated at the asynchronous communication interface 1, an oragate 23 for passing a control signal CTL 3 , An AND gate 22 for logically combining the output signals of the OR gates 21 and 23 and a line driver 24 for supplying serial data passed through the AND gate 22 to the transmission terminal of the main data transmission / reception port 3. And the second logic circuit comprises a line receiver (25) for transferring serial data transmitted from the main data transmission / reception port (3). An inverter 27 for inverting the control signal CTL 2 and an inverted control signal ( OA gate (28) passing through, and the serial data from the line receiver 25 and the output signal of the OA gate 28 is logically combined to transfer the logically combined data signal to the receiving end of the asynchronous communication interface (1). A data transmission circuit comprising an oragate 26 for supplying. 제1항 또는 제2항에 있어서, 상기의 제3논리회로는 비동기 통신 인터페이스(1)에서 발생된 직렬데이터를 통과시키기 위한 오아게이트(29)와, 콘트롤신호(CTL2,CLT3)를논리조합하는 오아게이트(31)및, 오아게이트(29)와 오아게이트(31)의 출력신호를 논리조합하여 오아게이트(29)를 통과한 직렬데이터를 보조데이터송수신포트(4)의 전송단으로 공급하기 위한 라인 드라이버(30)로 구성되고, 상기의 제4논리회로는 보조데이터송수신포트(4)에서 전송되어온 직렬데이터를 상기의 오아게이트(26)와 (28)를 통해 비동기 통신 인터페이스(1)의 수신단에 공급하기 위한 라인 리시버(32)를 포함함을 특징으로 하는 데이터 전송회로.3. The third logic circuit according to claim 1 or 2, wherein the third logic circuit is configured to control the oragate 29 and the control signals CTL 2 and CLT 3 for passing serial data generated in the asynchronous communication interface 1. The OA gate 31 to be combined and the output signals of the O gate 29 and the O gate 31 are logically combined to supply serial data passing through the O gate 29 to the transmission terminal of the auxiliary data transmission / reception port 4. And a fourth logic circuit for transmitting the serial data transmitted from the auxiliary data transmission / reception port (4) via the above-described orifices (26) and (28). And a line receiver (32) for supplying to a receiving end of the data receiver.
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