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KR20240084305A - 표시 장치 - Google Patents

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KR20240084305A
KR20240084305A KR1020220169011A KR20220169011A KR20240084305A KR 20240084305 A KR20240084305 A KR 20240084305A KR 1020220169011 A KR1020220169011 A KR 1020220169011A KR 20220169011 A KR20220169011 A KR 20220169011A KR 20240084305 A KR20240084305 A KR 20240084305A
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KR
South Korea
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pixel
sub
light
electrode
emitting device
Prior art date
Application number
KR1020220169011A
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English (en)
Inventor
엄혜선
김민석
이수민
Original Assignee
엘지디스플레이 주식회사
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Filing date
Publication date
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Priority to CN202310638009.4A priority patent/CN118156282A/zh
Priority to US18/209,555 priority patent/US20240186471A1/en
Priority to EP23188037.8A priority patent/EP4391052A1/en
Priority to JP2023142756A priority patent/JP2024081590A/ja
Priority to TW112138560A priority patent/TW202424939A/zh
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Abstract

본 명세서의 일 실시예에 따른 표시 장치는, 복수의 서브 화소를 포함하는 기판, 기판 상에서 복수의 서브 화소에 배치된 화소 회로, 복수의 서브 화소에 배치되고, 화소 회로의 일측에 배치되고, 제1 전극, 반도체층 및 제2 전극을 포함하는 제1 발광 소자, 복수의 서브 화소에 배치되고, 화소 회로의 타측에 배치되고, 제1 전극, 반도체층 및 제2 전극을 제2 발광 소자 및 화소 회로와 전기적으로 연결되고, 제1 발광 소자 및 제2 발광 소자로 연장된 화소 전극을 포함한다. 따라서, 불량 서브 화소의 발광 소자를 용이하게 리페어할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 명세서는 표시 장치에 관한 것으로서, 보다 상세하게는 리페어가 가능한 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
또한, 최근에는, LED를 포함하는 표시 장치가 차세대 표시 장치로 주목받고 있다. LED는 유기 물질이 아닌 무기 물질로 이루어지므로, 신뢰성이 우수하여 액정 표시 장치나 유기 발광 표시 장치에 비해 수명이 길다. 또한, LED는 점등 속도가 빠를 뿐만 아니라, 발광 효율이 뛰어나고, 내충격성이 강해 안정성이 뛰어나며, 고휘도의 영상을 표시할 수 있다.
본 명세서가 해결하고자 하는 과제는 불량이 발생한 서브 화소를 용이하게 암점화할 수 있는 표시 장치를 제공하는 것이다.
본 명세서가 해결하고자 하는 다른 과제는 웰딩 공정으로 혼색 불량 서브 화소의 발광 소자를 리페어할 수 있는 표시 장치를 제공하는 것이다.
본 명세서가 해결하고자 하는 또 다른 과제는 조립 전극을 이용해 용이하게 불량 화소 회로와 연결된 발광 소자 및 혼색 불량 서브 화소의 발광 소자를 정상 구동하는 화소 회로와 연결시킬 수 있는 표시 장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 표시 장치는, 복수의 서브 화소를 포함하는 기판, 기판 상에서 복수의 서브 화소에 배치된 화소 회로, 복수의 서브 화소에 배치되고, 화소 회로의 일측에 배치되고, 제1 전극, 반도체층 및 제2 전극을 포함하는 제1 발광 소자, 복수의 서브 화소에 배치되고, 화소 회로의 타측에 배치되고, 제1 전극, 반도체층 및 제2 전극을 제2 발광 소자 및 화소 회로와 전기적으로 연결되고, 제1 발광 소자 및 제2 발광 소자로 연장된 화소 전극을 포함한다. 따라서, 불량 서브 화소의 발광 소자를 용이하게 리페어할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서는 웰딩 공정으로 불량 서브 화소를 암점화하고, 리페어 공정을 수행할 수 있다.
본 명세서는 발광 소자의 상이한 크기에 의해 발광 소자가 원하지 않는 서브 화소에 배치되더라도, 해당 발광 소자를 정상적으로 사용할 수 있다.
본 명세서는 조립 전극을 이용해 불량 서브 화소의 발광 소자를 정상 서브 화소의 화소 회로와 용이하게 연결시킬 수 있다.
본 명세서는 리페어 공정만을 위한 별도의 구조물 없이 조립 전극과 화소 전극을 이용해 리페어 공정을 수행하므로 표시 장치의 구조를 간소화할 수 있다.
본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 개략적인 구성도이다.
도 2는 본 명세서의 일 실시예에 따른 표시 장치의 확대 평면도이다.
도 3은 도 2의 A-A' 및 B-B'에 따른 단면도이다.
도 4는 도 2의 C-C'에 따른 단면도이다.
도 5는 본 명세서의 다른 실시예에 따른 표시 장치의 단면도이다.
도 6은 본 명세서의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 7은 도 6의 D-D'에 따른 단면도이다.
도 8은 본 명세서의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 9는 도 8의 E-E'에 따른 단면도이다.
도 10은 본 명세서의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 11은 도 10의 F-F'에 따른 단면도이다.
도 12는 본 명세서의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 13 도 12의 G-G'에 따른 단면도이다.
도 14는 본 명세서의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 15는 도 14의 H-H'에 따른 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는것이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 명세서의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 명세서가 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 표시 패널(PN), 게이트 구동부(GD), 데이터 구동부(DD) 및 타이밍 컨트롤러(TC)만을 도시하였다.
도 1을 참조하면, 표시 장치(100)는 복수의 서브 화소(SP)를 포함하는 표시 패널(PN), 표시 패널(PN)에 각종 신호를 공급하는 게이트 구동부(GD) 및 데이터 구동부(DD), 게이트 구동부(GD)와 데이터 구동부(DD)를 제어하는 타이밍 컨트롤러(TC)를 포함한다.
표시 패널(PN)은 사용자에게 영상을 표시하기 위한 구성으로, 복수의 서브 화소(SP)를 포함한다. 표시 패널(PN)에서 복수의 스캔 배선(SL) 및 복수의 데이터 배선(DL)이 서로 교차되고, 복수의 서브 화소(SP) 각각은 스캔 배선(SL) 및 데이터 배선(DL)에 연결된다. 이 외에도 복수의 서브 화소(SP) 각각은 고전위 전원 배선(VDD), 저전위 전원 배선, 기준 배선(RL) 등에 연결될 수 있다.
복수의 서브 화소(SP)는 화면을 구성하는 최소 단위로, 복수의 서브 화소(SP) 각각은 발광 소자 및 이를 구동하기 위한 화소 회로를 포함한다. 복수의 발광 소자는 표시 패널(PN)의 종류에 따라 상이하게 정의될 수 있다. 예를 들어, 표시 패널(PN)이 무기 발광 표시 패널인 경우, 발광 소자는 LED(Light-emitting Diode) 또는 마이크로 LED(Micro Light-emitting Diode)일 수 있다.
게이트 구동부(GD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 게이트 제어 신호(GCS)에 따라 복수의 스캔 배선(SL)에 복수의 스캔 신호(SCAN)를 공급한다. 도 1에서는 하나의 게이트 구동부(GD)가 표시 패널(PN)의 일 측에 이격되어 배치된 것으로 도시하였으나, 게이트 구동부(GD)의 개수 및 배치는 이에 제한되지 않는다.
데이터 구동부(DD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(TC)로부터 입력되는 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 전압(Vdata)으로 변환한다. 데이터 구동부(DD)는 변환된 데이터 전압(Vdata)을 복수의 데이터 배선(DL)에 공급할 수 있다.
타이밍 컨트롤러(TC)는 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 구동부(DD)에 공급한다. 타이밍 컨트롤러(TC)는 외부로부터 입력되는 동기 신호, 예를 들어, 도트 클럭 신호, 데이터 인에이블 신호, 수평/수직 동기 신호를 이용해 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성할 수 있다. 그리고 타이밍 컨트롤러(TC)는 생성된 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 게이트 구동부(GD) 및 데이터 구동부(DD) 각각에 공급하여 게이트 구동부(GD) 및 데이터 구동부(DD)를 제어할 수 있다.
이하에서는 표시 장치(100)의 표시 패널(PN)을 보다 상세한 설명을 위해 도 2 내지 도 4를 함께 참조한다.
도 2는 본 명세서의 일 실시예에 따른 표시 장치의 확대 평면도이다. 도 3은 도 2의 A-A' 및 B-B'에 따른 단면도이다 도 4는 도 2의 C-C'에 따른 단면도이다. 도 2를 참조하면, 복수의 서브 화소(SP) 각각은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 스토리지 커패시터(Cst) 및 하나 이상의 발광 소자(LED)를 포함한다. 도 3에서는 도면의 간결함을 위해 조립 전극(120), 화소 전극(PE) 및 발광 소자(LED)의 해칭을 생략하고, 칩 컨택 전극(CCE)의 도시를 생략하였다.
도 2를 참조하면, 표시 장치(100)는 복수의 서브 화소(SP)는 행방향으로 반복되도록 배는 제1 열에 배치되는 제1 서브 화소(SP1), 제2 열에 배치되는 제2 서브 화소(SP2) 및 제3 열에 배치되는 제3 서브 화소(SP3)를 포함한다.
제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각은 발광 소자(LED) 및 화소 회로를 포함하여 독립적으로 광을 발광할 수 있다. 예를 들어, 제1 서브 화소(SP1)는 적색 서브 화소이고, 제2 서브 화소(SP2)는 녹색 서브 화소이며, 제3 서브 화소(SP3)는 청색 서브 화소일 수 있으나, 이에 제한되는 것은 아니다. 또한, 화소 회로는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 스토리지 커패시터(Cst)를 포함할 수 있다.
표시 패널(PN)은 기판(110), 버퍼층(111), 게이트 절연층(112), 층간 절연층(113), 제1 패시베이션층(114), 제1 평탄화층(115), 제2 패시베이션층(116), 제3 패시베이션층(117), 및 제2 평탄화층(118)을 포함한다.
기판(110)은 표시 패널(PN)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110) 상에 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 기준 배선(RL), 조립 전극(120), 차광층(LS) 및 제1 커패시터 전극(SC1)이 배치된다.
고전위 전원 배선(VDD)은 복수의 서브 화소(SP) 각각으로 고전위 전원 전압을 전달하는 배선이다. 복수의 고전위 전원 배선(VDD)은 고전위 전원 전압을 복수의 서브 화소(SP) 각각의 제2 트랜지스터(T2)로 전달할 수 있다. 고전위 전원 배선(VDD)은 복수의 서브 화소(SP) 사이에서 열 방향을 따라 연장될 수 있다. 예를 들어, 고전위 전원 배선(VDD)은 제1 서브 화소(SP1)와 제3 서브 화소(SP3) 사이에서 열 방향을 따라 배치될 수 있다. 그리고 고전위 전원 배선(VDD)은 후술할 보조 고전위 전원 배선(VDDA)을 통해 행 방향으로 배치된 복수의 서브 화소(SP) 각각으로 고전위 전원 전압을 전달할 수 있다. 이 경우, 고전위 전압 배선(VDD)은 제1 전원 배선으로 지칭할 수 있다. 그리고, 열 방향은 제1 방향, 행 방향은 제2 방향으로 지칭할 수 있다.
복수의 데이터 배선(DL)은 복수의 서브 화소(SP) 각각으로 데이터 전압(Vdata)을 전달하는 배선이다. 복수의 데이터 배선(DL)은 복수의 서브 화소(SP) 각각의 제1 트랜지스터(T1)와 연결될 수 있다. 복수의 데이터 배선(DL)은 복수의 서브 화소(SP) 사이에서 열 방향을 따라 연장될 수 있다. 예를 들어, 제1 서브 화소(SP1)와 고전위 전원 배선(VDD) 사이에서 열 방향으로 연장된 데이터 배선(DL)은 제1 서브 화소(SP1)로 데이터 전압(Vdata)을 전달하고, 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이에 배치된 데이터 배선(DL)은 제2 서브 화소(SP2)로 데이터 전압(Vdata)을 전달하며, 제3 서브 화소(SP3)와 고전위 전원 배선(VDD) 사이에 배치된 데이터 배선(DL)은 제3 서브 화소(SP3)로 데이터 전압(Vdata)을 전달할 수 있다.
기준 배선(RL)은 복수의 서브 화소(SP) 각각으로 기준 전압을 전달하는 배선이다. 기준 배선(RL)은 복수의 서브 화소(SP) 각각의 제3 트랜지스터(T3)와 연결될 수 있다. 기준 배선(RL)은 복수의 서브 화소(SP) 사이에서 열 방향을 따라 연장될 수 있다. 예를 들어, 기준 배선(RL)은 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에서 열 방향을 따라 연장될 수 있다. 그리고 기준 배선(RL)과 인접한 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각의 제3 트랜지스터(T3)의 제3 드레인 전극(DE3)은 행 방향으로 연장되어 기준 배선(RL)과 전기적으로 연결될 수 있다. 이 경우, 기준 전압 배선(RL)은 제3 전원 배선으로 지칭할 수 있다.
복수의 서브 화소(SP) 각각에서 기판(110) 상에 차광층(LS)이 배치된다. 차광층(LS)은 기판(110) 하부에서 트랜지스터로 입사하는 광을 차단하여 누설 전류를 최소화할 수 있다. 예를 들어, 차광층(LS)은 구동 트랜지스터인 제2 트랜지스터(T2)의 제2 액티브층(ACT2)으로 입사하는 광을 차단할 수 있다.
복수의 서브 화소(SP) 각각에서 기판(110) 상에 제1 커패시터 전극(SC1)이 배치된다. 제1 커패시터 전극(SC1)은 다른 커패시터 전극과 함께 스토리지 커패시터(Cst)를 형성할 수 있다. 제1 커패시터 전극(SC1)은 차광층(LS)과 일체로 형성될 수 있다.
고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 기준 배선(RL), 차광층(LS) 및 제1 커패시터 전극(SC1) 상에 버퍼층(111)이 배치된다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 버퍼층(111)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 버퍼층(111)은 기판(110)의 종류나 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
먼저, 복수의 서브 화소(SP) 각각에서 버퍼층(111) 상에 제1 트랜지스터(T1)가 배치된다. 제1 트랜지스터(T1)는 데이터 전압(Vdata)을 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)으로 전달하는 트랜지스터이다. 제1 트랜지스터(T1)는 스캔 배선(SL)으로부터 스캔 신호에 의해 턴-온 될 수 있고, 데이터 배선(DL)으로부터 데이터 전압(Vdata)은 턴-온 된 제1 트랜지스터(T1)를 통해 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)으로 전달될 수 있다. 이에, 제1 트랜지스터(T1)는 스위칭 트랜지스터로 지칭될 수 있다.
제1 트랜지스터(T1)는 제1 액티브층(ACT1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다.
버퍼층(111) 상에 제1 액티브층(ACT1)이 배치된다. 제1 액티브층(ACT1)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 액티브층(ACT1) 상에 게이트 절연층(112)이 배치된다. 게이트 절연층(112)은 제1 액티브층(ACT1)과 제1 게이트 전극(GE1)을 절연시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112) 상에 제1 게이트 전극(GE1)이 배치된다. 제1 게이트 전극(GE1)은 스캔 배선(SL)과 전기적으로 연결될 수 있다. 제1 게이트 전극(GE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 게이트 전극(GE1) 상에 층간 절연층(113)이 배치된다. 층간 절연층(113)에는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 각각이 제1 액티브층(ACT1)에 접속하기 위한 컨택홀이 형성된다. 층간 절연층(113)은 층간 절연층(113) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
층간 절연층(113) 상에 제1 액티브층(ACT1)과 전기적으로 연결되는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)이 배치된다. 제1 드레인 전극(DE1)은 데이터 배선(DL)과 제1 액티브층(ACT1)에 연결될 수 있고, 제1 소스 전극(SE1)은 제1 액티브층(ACT1)과 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)에 연결될 수 있다. 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
복수의 서브 화소(SP) 각각에서 버퍼층(111) 상에 제2 트랜지스터(T2)가 배치된다. 제2 트랜지스터(T2)는 구동 전류를 발광 소자(LED)로 공급하는 트랜지스터이다. 제2 트랜지스터(T2)는 턴-온되어 발광 소자(LED)로 흐르는 구동 전류를 제어할 수 있다. 따라서, 구동 전류를 제어하는 제2 트랜지스터(T2)는 구동 트랜지스터로 지칭될 수 있다.
제2 트랜지스터(T2)는 제2 액티브층(ACT2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다.
버퍼층(111) 상에 제2 액티브층(ACT2)이 배치된다. 제2 액티브층(ACT2)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 액티브층(ACT2) 상에 게이트 절연층(112)이 배치되고, 게이트 절연층(112) 상에 제2 게이트 전극(GE2)이 배치된다. 제2 게이트 전극(GE2)은 제1 트랜지스터(T1)의 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다. 제2 게이트 전극(GE2)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 게이트 전극(GE2) 상에 층간 절연층(113)이 배치되고, 층간 절연층(113) 상에 제2 액티브층(ACT2)과 전기적으로 연결되는 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)이 배치된다. 제2 드레인 전극(DE2)은 제2 액티브층(ACT2) 및 고전위 전원 배선(VDD)에 전기적으로 연결될 수 있고, 제2 소스 전극(SE2)은 제2 액티브층(ACT2) 및 발광 소자(LED)에 전기적으로 연결될 수 있다. 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
복수의 서브 화소(SP) 각각에서 버퍼층(111) 상에 제3 트랜지스터(T3)가 배치된다. 제3 트랜지스터(T3)는 제2 트랜지스터(T2)의 문턱 전압을 보상하기 위한 트랜지스터이다. 제3 트랜지스터(T3)는 제2 트랜지스터(T2)의 제2 소스 전극(SE2)과 기준 배선(RL) 사이에 연결된다. 제3 트랜지스터(T3)는 턴-온되어 제2 트랜지스터(T2)의 제2 소스 전극(SE2)으로 기준 전압을 전달하여 제2 트랜지스터(T2)의 문턱 전압을 센싱할 수 있다. 이에, 제2 트랜지스터(T2)의 특성을 센싱하는 제3 트랜지스터(T3)는 센싱 트랜지스터로 지칭될 수 있다.
제3 트랜지스터(T3)는 제3 액티브층(ACT3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함한다.
버퍼층(111) 상에 제3 액티브층(ACT3)이 배치된다. 제3 액티브층(ACT3)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제3 액티브층(ACT3) 상에 게이트 절연층(112)이 배치되고, 게이트 절연층(112) 상에 제3 게이트 전극(GE3)이 배치된다. 제3 게이트 전극(GE3)은 스캔 배선(SL)과 전기적으로 연결될 수 있다. 제3 게이트 전극(GE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제3 게이트 전극(GE3) 상에 층간 절연층(113)이 배치되고, 층간 절연층(113) 상에 제3 액티브층(ACT3)과 전기적으로 연결되는 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)이 배치된다. 제3 드레인 전극(DE3)은 제3 액티브층(ACT3) 및 기준 배선(RL)에 전기적으로 연결될 수 있고, 제3 소스 전극(SE3)은 제3 액티브층(ACT3) 및 제2 트랜지스터(T2)의 제2 소스 전극(SE2)에 전기적으로 연결될 수 있다. 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
도 2에 도시된 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)는 모두 스캔 배선(SL)에 연결되어 제어되는 트랜지스터들이지만, 이에 제한되지 않고, 화소 회로는 발광 제어 신호가 인가되는 발광 배선에 연결된 트랜지스터들이 포함될 수 있다.
게이트 절연층(112) 상에 제2 커패시터 전극(SC2)이 배치된다. 제2 커패시터 전극(SC2)은 스토리지 커패시터(Cst)를 형성하는 전극 중 하나로, 제1 커패시터 전극(SC1)에 중첩하도록 배치될 수 있다. 제2 커패시터 전극(SC2)은 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)과 일체로 형성되어, 제2 게이트 전극(GE2)과 전기적으로 연결될 수 있다. 제1 커패시터 전극(SC1)과 제2 커패시터 전극(SC2)은 버퍼층(111) 및 게이트 절연층(112)을 사이에 두고 서로 이격되어 배치될 수 있다.
그리고 층간 절연층(113) 상에 복수의 스캔 배선(SL), 보조 고전위 전원 배선(VDDA) 및 제3 커패시터 전극(SC3)이 배치된다.
먼저, 스캔 배선(SL)은 복수의 서브 화소(SP) 각각으로 스캔 신호(SCAN)를 전달하는 배선이다. 스캔 배선(SL)은 복수의 서브 화소(SP)를 가로지르며 행 방향으로 연장될 수 있다. 스캔 배선(SL)은 복수의 서브 화소(SP) 각각의 제1 트랜지스터(T1)의 제1 게이트 전극(GE1) 및 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)에 전기적으로 연결될 수 있다.
층간 절연층(113) 상에 보조 고전위 전원 배선(VDDA)이 배치된다. 보조 고전위 전원 배선(VDDA)은 행 방향으로 연장되어 복수의 서브 화소(SP)를 가로질러 배치될 수 있다. 보조 고전위 전원 배선(VDDA)은 열 방향으로 연장된 고전위 전원 배선(VDD)과 행 방향을 따라 배치된 복수의 서브 화소(SP) 각각의 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)에 전기적으로 연결될 수 있다.
층간 절연층(113) 상에 제3 커패시터 전극(SC3)이 배치된다. 제3 커패시터 전극(SC3)은 스토리지 커패시터(Cst)를 형성하는 전극으로, 제1 커패시터 전극(SC1) 및 제2 커패시터 전극(SC2)에 중첩하도록 배치될 수 있다. 제3 커패시터 전극(SC3)은 제2 트랜지스터(T2)의 제2 소스 전극(SE2)과 일체로 형성되어 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다. 그리고 제2 소스 전극(SE2)은 층간 절연층(113) 및 버퍼층(111)에 형성된 컨택홀을 통해 제1 커패시터 전극(SC1)과도 전기적으로 연결될 수 있다. 이에, 제1 커패시터 전극(SC1) 및 제3 커패시터 전극(SC3)은 제2 트랜지스터(T2)의 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 발광 소자(LED)가 발광하는 동안 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)과 제2 소스 전극(SE2) 사이의 전위차를 저장하여 발광 소자(LED)에 일정한 전류가 공급되도록 할 수 있다. 스토리지 커패시터(Cst)는 기판(110) 상에 형성되고, 제2 소스 전극(SE2)과 연결된 제1 커패시터 전극(SC1), 버퍼층(111) 및 게이트 절연층(112) 상에 형성되고, 제2 게이트 전극(GE2)과 연결된 제2 커패시터 전극(SC2) 및 층간 절연층(113) 상에 형성되고, 제2 소스 전극(SE2)과 연결된 제3 커패시터 전극(SC3)을 포함하여, 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)과 제2 소스 전극(SE2) 사이의 전압을 저장할 수 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터(Cst) 상에 제1 패시베이션층(114)이 배치된다. 제1 패시베이션층(114)은 제1 패시베이션층(114) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 패시베이션층(114) 상에 제1 평탄화층(115)이 배치된다. 제1 평탄화층(115)은 복수의 트랜지스터(T1, T2, T3) 및 스토리지 커패시터(Cst)가 배치된 기판(110)의 상부를 평탄화할 수 있다. 제1 평탄화층(115)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 포토 레지스트나 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 평탄화층(115) 상에 제2 패시베이션층(116)이 배치된다. 제2 패시베이션층(116)은 제2 패시베이션층(116) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 패시베이션층(116) 상에 연결 전극(150), 복수의 조립 전극(120)이 배치된다.
연결 전극(150)은 제2 트랜지스터(T2)와 화소 전극(PE)을 전기적으로 연결하는 전극이다. 연결 전극(150)은 제2 패시베이션층(116), 제1 평탄화층(115) 및 제1 패시베이션층(114)에 형성된 컨택홀을 통해 제2 소스 전극(SE2)이자 제3 커패시터 전극(SC3)에 전기적으로 연결될 수 있다.
연결 전극(150)은 제1 연결층(150a) 및 제2 연결층(150b)으로 이루어진 복층 구조일 수 있다. 제2 패시베이션층(116) 상에 제1 연결층(150a)이 배치되고, 제1 연결층(150a)을 덮는 제2 연결층(150b)이 배치된다. 제2 연결층(150b)은 제1 연결층(150a)의 상면과 측면을 모두 둘러싸도록 배치될 수 있다.
제2 연결층(150b)은 제1 연결층(150a)보다 부식에 강한 물질로 이루어져 표시 장치(100) 제조 시, 제1 연결층(150a)과 인접한 배선 사이의 마이그레이션(migration)에 의한 쇼트 불량을 최소화할 수 있다. 예를 들어, 제1 연결층(150a)은 구리(Cu) 및 크롬(Cr) 등과 같은 도전성 물질로 이루어지고, 제2 연결층(150b)은 몰리브덴(Mo), 몰리브덴 티타늄(MoTi) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제2 패시베이션층(116) 상에 복수의 조립 전극(120)이 배치된다.
조립 전극(120)은 제1 조립 전극(122) 및 제2 조립 전극(123)을 포함한다.
복수의 제1 조립 전극(122) 및 복수의 제2 조립 전극(123)은 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각에서 열 방향으로 연장되며 일정 간격을 두고 서로 이격되어 배치될 수 있다.
제1 조립 전극(122)은 발광 소자(LED)의 일측과 대응하는 영역에 배치될 수 있다. 조립 전극(120) 중 제1 조립 전극(122)은 저전위 전원 배선과 중첩하는 영역에 배치되어 저전위 전원 배선과 전기적으로 연결될 수 있다. 저전위 전원 배선은 발광 소자(LED)로 저전위 전원 전압을 전달하는 배선이다. 저전위 전원 배선은 복수의 서브 화소(SP) 각각에서 열 방향으로 연장될 수 있다. 예를 들어, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각에는 저전위 전원 배선이 배치될 수 있다.
제2 조립 전극(123)은 제1 조립 전극(122)과 이격되며 발광 소자(LED)의 타측과 대응하는 영역에 배치될 수 있다.
복수의 조립 전극(120) 각각은 제2 패시베이션층(116) 상에 배치되는 도전층(122a, 123a) 및 도전층(122a, 123a) 상에 배치되고 도전층(122a, 123a)의 상면과 측면을 모두 덮는 클래드층(122b, 123b)을 포함한다.
제1 조립 전극(122)은 제1 도전층(122a) 및 제1 클래드층(122b)을 포함하고, 제2 조립 전극(123)은 제2 도전층(123a) 및 제2 클래드층(123b)을 포함한다.
제1 도전층(122a) 및 제2 도전층(123a)은 발광 소자(LED)와 중첩하지 않을 수 있다. 즉, 제1 도전층(122a) 및 제2 도전층(123a)의 끝단은 발광 소자(LED)의 끝단보다 외측에 배치될 수 있다.
제1 조립 전극(122)의 제1 클래드층(122b)은 제1 도전층(122a)의 상면과 측면을 덮도록 배치될 수 있다. 이때, 제1 클래드층(122b) 및 제2 클래드층(123b)은 제1 도전층(122a) 및 제2 도전층(123a)의 끝단에서 발광 소자(LED) 중앙부 쪽으로 연장되어 발광 소자(LED)와 중첩할 수 있다. 예를 들어, 제1 클래드층(122b) 및 제2 클래드층(123b)은 각각 발광 소자(LED)의 하면의 면적 중 절반 미만에 해당되는 영역에 중첩하도록 배치될 수 있다.
제1 도전층(122a) 및 제2 도전층(123a)은 연결 전극(150)의 제1 연결층(150a)과 동일한 공정에 의해 동일한 물질로 이루어질 수 있다. 예를 들어, 제1 도전층(122a) 및 제2 도전층(123a)은 구리(Cu) 및 크롬(Cr) 등과 같은 도전성 물질로 이루어질 수 있다. 그리고 제1 클래드층(122b) 및 제2 클래드층(123b)은 연결 전극(150)의 제2 연결층(150b)과 동일한 공정에 의해 동일한 물질로 이루어질 수 있다. 예를 들어, 제1 클래드층(122b) 및 제2 클래드층(123b)은 제1 도전층(122a) 및 제2 도전층(123b)보다 부식에 강한 물질, 예를 들어, 몰리브덴(Mo), 몰리브덴 티타늄(MoTi) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
연결 전극(150) 및 조립 전극(120) 상에 제3 패시베이션층(117)이 배치된다. 제3 패시베이션층(117)은 제3 패시베이션층(117) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제3 패시베이션층(117) 상에 복수의 발광 소자(LED)가 배치된다.
제3 패시베이션층(117)은 복수의 발광 소자(LED)와 인접한 영역에서 일부 영역이 오픈될 수 있다. 예를 들어, 제3 패시베이션층(117)은 복수의 발광 소자(LED)의 양 측면 중 일 측면과 인접한 영역이 오픈될 수 있다. 예를 들어, 제3 패시베이션층(117)은 복수의 발광 소자(LED)의 일 측면과 인접한 영역에서 제1 조립 전극(122)의 상면의 일부를 노출시킬 수 있다.
제3 패시베이션층(117) 상에서 하나의 서브 화소(SP)에 하나 이상의 발광 소자(LED)가 배치된다. 발광 소자(LED)는 전류에 의해 빛을 발광하는 소자이다. 발광 소자(LED)는 적색 광, 녹색 광, 청색 광 등을 발광하는 발광 소자(LED)를 포함할 수 있고, 이들의 조합으로 백색을 포함하는 다양한 색상의 광을 구현할 수 있다. 또한, 특정 색상의 광을 발광하는 발광 소자(LED)와 발광 소자(LED)로부터 광을 다른 색상의 광으로 변환시키는 광변환 부재를 사용하여 다양한 색상의 광을 구현할 수도 있다.
발광 소자(LED)는 제2 트랜지스터(T2)로부터 구동 전류를 공급받아 발광할 수 있다. 발광 소자(LED)는 발광 소자(LED)의 종류에 따라 크기가 달라질 수 있다. 이 경우, 발광 소자(LED)의 종류는 발광하는 빛의 종류를 의미하므로, 적색 발광 소자, 녹색 발광 소자, 청색 발광 소자에 따라 크기가 달라질 수 있다. 발광 소자는 발광하는 색마다 상이한 발광 효율을 나타낼 수 있다. 이에, 상이한 색을 발광하는 발광 소자가 서로 동일한 휘도로 발광할 수 있도록 발광 소자(LED)의 효율에 따라 발광 소자(LED)의 크기가 결정될 수 있다.
예를 들어, 특정 색을 발광하는 발광 소자의 발광 효율이 상대적으로 작을 경우, 다른 발광 소자와 비교하여 큰 크기로 형성하여 다른 발광 소자와 동일한 휘도로 발광할 수 있게 할 수 있다. 도 2에서는 제1 서브 화소(SP1)에 배치된 발광 소자(LED)의 크기가 가장 크고, 제2 서브 화소(SP2)에 배치된 발광 소자(LED)의 크기가 제1 서브 화소(SP1)에 배치된 발광 소자(LED)의 크기보다 작고, 제3 서브 화소(SP3)에 배치된 발광 소자(LED)의 크기가 제2 서브 화소(SP2)에 배치된 발광 소자(LED)의 크기 보다 작다. 이 경우, 제1 서브 화소(SP1)에 배치되는 발광 소자(LED)는 적색 발광 소자이고, 제2 서브 화소(SP2)에 배치되는 발광 소자(LED)는 녹색 발광 소자이고, 제3 서브 화소(SP3)에 배치되는 발광 소자(LED)는 청색 발광 소자일 수 있으나, 이에 제한되는 것은 아니다.
이때, 하나의 서브 화소(SP)에 배치된 복수의 발광 소자(LED)는 병렬로 연결될 수 있다. 즉, 복수의 발광 소자(LED) 각각의 하나의 전극은 동일한 제2 트랜지스터(T2)의 소스 전극(SE2)에 연결되고, 다른 전극은 동일한 조립 전극(120)에 연결될 수 있다.
발광 소자(LED)는 제1 발광 소자(130) 및 제2 발광 소자(140)를 포함할 수 있다. 한편, 복수의 서브 화소(SP) 각각에 배치된 발광 소자(LED)는 화소 회로를 사이에 두고 이격되어 배치될 수 있다. 구체적으로, 제1 발광 소자(130)는 화소 회로의 일측에 배치되고, 제2 발광 소자(140)는 화소 회로의 타측에 배치될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제1 발광 소자(130)는 화소 회로의 상측에 배치되고, 제2 발광 소자(140)는 화소 회로의 하측에 배치될 수 있다.
제1 발광 소자(130)는 제2 발광 소자(140)와 동일한 색을 발광할 수 있다. 이러한 경우, 제1 발광 소자(130)와 제2 발광 소자(140)는 동일 종류의 발광 소자(LED)이므로, 제1 발광 소자(130)의 크기는 제2 발광 소자(140)의 크기와 동일할 수 있다. 여기서, 발광 소자(LED)의 크기는 발광 소자(LED)의 하면의 면적, 단면 상의 폭, 부피, 높이 등을 의미할 수 있으나 이에 제한되는 것은 아니다.
도 2 및 도 4에서는 설명의 편의를 위해 복수의 서브 화소(SP) 각각에 2개의 발광 소자(LED)가 배치된 것으로 도시하였으나, 복수의 서브 화소(SP) 각각에 배치된 발광 소자(LED)의 개수는 이에 제한되지 않는다.
도 3 및 도 4를 참조하면, 발광 소자(130)는 제1 반도체층(131), 발광층(132), 제2 반도체층(133), 제1 전극(134), 제2 전극(135) 및 봉지층(136)을 포함한다.
제3 패시베이션층(117) 상에 제1 반도체층(131)이 배치되고, 제1 반도체층(131) 상에 제2 반도체층(133)이 배치된다. 제1 반도체층(131) 및 제2 반도체층(133)은 특정 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 예를 들어, 제1 반도체층(131) 및 제2 반도체층(133)은 질화 갈륨(GaN), 인듐 알루미늄 인화물(InAlP), 갈륨 비소(GaAs) 등과 같은 물질에 p형 또는 n형의 불순물이 도핑된 층일 수 있다. 그리고 p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
제1 반도체층(131)의 일부분은 제2 반도체층(133) 외측으로 돌출되어 배치될 수 있다. 제1 반도체층(131)의 상면은 제2 반도체층(133)의 하면과 중첩하는 부분과 제2 반도체층(133)의 하면 외측에 배치된 부분으로 이루어질 수 있다. 다만, 제1 반도체층(131)과 제2 반도체층(133)의 크기 및 형상은 다양하게 변형될 수 있으며, 이에 제한되지 않는다.
제1 반도체층(131)과 제2 반도체층(133) 사이에 발광층(132)이 배치된다. 발광층(132)은 제1 반도체층(131) 및 제2 반도체층(133)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 발광층(132)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있고, 예를 들어, 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체층(131)의 하면과 측면을 둘러싸는 제1 전극(134)이 배치된다. 제1 전극(134)은 제1 발광 소자(130)와 조립 전극(120)을 전기적으로 연결하기 위한 전극이다. 제1 전극(134)은 도전성 물질, 예를 들어, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 투명 도전 물질 또는 티타늄(Ti), 금(Au), 은(Ag), 구리(Cu), 또는 이들의 합금과 같은 불투명 도전 물질 등으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 반도체층(133)의 상면에 제2 전극(135)이 배치된다. 제2 전극(135)은 후술할 화소 전극(PE)과 제2 반도체층(133)을 전기적으로 연결하는 전극이다. 제2 전극(135)은 도전성 물질, 예를 들어, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 투명 도전 물질 등으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 반도체층(131), 발광층(132), 제2 반도체층(133), 제1 전극(134) 및 제2 전극(135)의 적어도 일부를 둘러싸는 봉지층(136)이 배치된다. 봉지층(136)은 절연 물질로 이루어져, 제1 반도체층(131), 발광층(132) 및 제2 반도체층(133)을 보호할 수 있다. 봉지층(136)은 발광층(132), 발광층(132)에 인접한 제1 반도체층(131)의 측면 일부 및 발광층(132)에 인접한 제2 반도체층(133)의 측면 일부를 덮도록 배치될 수 있다. 봉지층(136)으로부터 제1 전극(134)과 제2 전극(135)이 노출될 수 있고, 이후 형성될 칩 컨택 전극(CCE) 및 화소 전극(PE)과 제1 전극(134) 및 제2 전극(135)을 전기적으로 연결할 수 있다.
복수의 발광 소자(LED)와 제3 패시베이션층(117) 및 조립 전극(120) 사이에 접착층(AD)이 배치될 수 있다. 접착층(AD)은 발광 소자(LED)의 자가 조립 과정에서 발광 소자(LED)를 임시로 가고정하는 유기막일 수 있다. 표시 장치(100) 제조 시, 발광 소자(LED)를 덮는 유기막을 형성하면, 유기막의 일부분이 발광 소자(LED)와 제3 패시베이션층(117) 및 조립 전극(120) 사이의 공간에 충진되어 발광 소자(LED)를 제3 패시베이션층(117) 및 조립 전극(120) 상에 임시로 고정할 수 있다. 이후, 유기막을 제거하더라도 발광 소자(LED) 하부에 스며든 유기막의 일부분은 제거되지 않고 남아 접착층이 될 수 있다. 접착층(AD)은 유기 물질, 예를 들어, 포토 레지스트나 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
발광 소자(LED)의 일 측면에 칩 컨택 전극(CCE)이 배치된다. 칩 컨택 전극(CCE)은 발광 소자(LED)와 조립 전극(120)을 전기적으로 연결하기 위한 전극이다. 칩 컨택 전극(CCE)은 제1 조립 전극(122)과 중첩하는 영역에서 발광 소자(LED)의 제1 반도체층(131) 및 제1 전극(134)의 적어도 일부분을 둘러싸도록 배치될 수 있다. 이때, 칩 컨택 전극(CCE) 제3 패시베이션층(117)이 오픈된 영역에서 제3 패시베이션층(117)에 의해 노출된 제1 조립 전극(122)과 전기적으로 연결될 수 있다.
한편, 칩 컨택 전극(CCE)은 발광 소자(LED)의 타 측면에 배치되지 않을 수 있다. 이에, 제1 발광 소자(130)의 제1 전극(134) 및 제2 발광 소자(140)의 제1 전극(144)은 제1 조립 전극(122)과 전기적으로 연결되고, 제2 조립 전극(123)과는 연결되지 않아 제2 조립 전극(123)과는 직접적으로 절연된 상태일 수 있다.
발광 소자(LED) 및 칩 컨택 전극(CCE) 상에 제2 평탄화층(118)이 배치된다. 제2 평탄화층(118)은 발광 소자(LED)가 배치된 기판(110)의 상부를 평탄화하며, 접착층(AD)과 함께 발광 소자(LED)를 기판(110) 상에 고정할 수 있다.
이에, 제2 평탄화층(118)은 발광 소자(LED)의 일 측면에서 칩 컨택 전극(CCE)과 접하도록 배치될 수 있으며, 발광 소자(LED)의 타 측면에서 발광 소자의 측면과 접하도록 배치될 수 있다.
한편 도면에서는 제2 평탄화층(118)이 단일층으로 도시하였지만 이에 제한되지 않고, 제2 평탄화층(118)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 포토 레지스트나 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 평탄화층(118) 상에 화소 전극(PE)이 배치된다.
화소 전극(PE)은 복수의 발광 소자(LED)와 연결 전극(150)을 전기적으로 연결하기 위한 전극이다. 도 2 내지 도 4를 참조하면, 화소 전극(PE)은 화소 회로와 전기적으로 연결되고, 제1 발광 소자(130) 및 제2 발광 소자(140)로 연장되어 배치된다. 즉, 화소 전극(PE)은 제1 발광 소자(130)에서 연장되어 제2 발광 소자(140)와도 연결될 수 있으며, 제2 평탄화층(118)에 형성된 컨택홀을 통해 연결 전극(150) 및 제2 트랜지스터(T2)에 전기적으로 연결될 수 있다.
화소 전극(PE)은 도전성 물질, 예를 들어, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 투명 도전 물질 등으로 구성될 수 있으나, 이에 제한되지 않는다.
도 4를 참조하면, 제3 패시베이션층(117) 상에 제2 발광 소자(140)가 배치된다. 제2 발광 소자(140)는 제1 발광 소자(130) 및 구동 회로와 함께 하나의 서브 화소(SP)에 배치된다. 제2 발광 소자(140)는 서브 화소(SP)에서 화소 회로를 중심으로 제1 발광 소자(141)와 반대 방향으로 배치된다.
제2 발광 소자(140)는 제1 반도체층(141), 발광층(142), 제2 반도체층(143), 제1 전극(144), 제2 전극(145) 및 봉지층(146)을 포함한다. 제2 발광 소자(140)의 제1 반도체층(141), 발광층(142), 제2 반도체층(143), 제2 전극(145) 및 봉지층(146)은 제1 발광 소자(130)의 제1 반도체층(131), 발광층(132), 제2 반도체층(133), 제2 전극(135) 및 봉지층(136)과 실질적으로 동일할 수 있다. 이에, 중복 설명은 생략한다.
제2 발광 소자(140)는 제2 평탄화층(118)에 형성된 컨택홀을 통해 제1 발광 소자(130) 및 화소 회로로부터 연장된 화소 전극(PE)과 전기적으로 연결될 수 있다. 이에, 하나의 서브 화소(SP)에서, 제1 발광 소자(130)와 제2 발광 소자(!40)는 제2 트랜지스터(T2)에 전기적으로 연결될 수 있다.
한편, 조립 전극을 사용하여 개구부 내측에 발광 소자를 자가 정렬하는 방식으로 표시 장치를 제조하는 경우, 단일 서브 화소에 서로 상이한 색을 발광하는 발광 소자가 배치되는 혼색 불량이 발생할 수 있다. 이 때, 서로 상이한 색을 발광하는 발광 소자는 발광 소자를 구성하는 물질 및 해당 물질의 효율 등이 상이하므로, 서로 다른 크기를 가질 수 있다. 예를 들어, 발광 효율이 상대적으로 작은 발광 소자의 경우, 다른 발광 소자와 비교하여 큰 크기로 형성하여 다른 색을 발광하는 발광 소자와 동일한 휘도로 발광될 수 있도록 할 수 있다. 이에, 적색을 발광하는 소자의 발광 효율이 가장 작을 경우, 적색 발광 소자는 상대적으로 큰 크기로 형성될 수 있고, 발광 소자 중 청색을 발광하는 소자의 발광 효율이 가장 클 경우, 청색 발광 소자는 상대적으로 작은 크기로 형성될 수 있다.
이에, 기판 상에서 발광 소자가 배치되는 개구부의 크기를 발광 소자의 크기에 대응하도록 배치하여 동일 색을 발광하는 소자를 동일 서브 화소에 자가 정렬되도록 할 수 있다. 다만, 상술한 방식으로 자가 정렬 공정을 진행하는 경우, 상대적으로 작은 크기를 갖는 발광 소자는 상대적으로 큰 크기를 갖는 발광 소자가 배치될 개구부 즉, 다른 색을 발광하는 서브 화소에 배치될 수 있다. 예를 들어, 적색 발광 소자가 배치되는 서브 화소에 적색 발광 소자보다 작은 크기 녹색 발광 소자 또는 청색 발광 소자가 배치될 수 있으며, 녹색 발광 소자가 배치되는 서브 화소에 녹색 발광 소자보다 작은 크기의 청색 발광 소자가 배치될 수 있다. 따라서, 하나의 서브 화소에 다른 색을 발광하는 발광 소자가 배치되거나, 하나의 서브 화소에 의도하지 않은 색을 발광하는 발광 소자가 배치되어 혼색 불량이 발생할 수 있는 문제가 있다.
이에, 서브 화소에서 혼색 불량이 발생한 경우 혼색 불량을 야기하는 발광 소자의 화소 전극을 단선시켜 잘못 배치된 발광 소자를 암점화시킬 수 있다. 다만, 화소 전극이 화소 회로로부터 일 방향으로 연장되어 제1 발광 소자 및 제2 발광 소자와 연결되는 방식으로 표시 장치를 구성하는 경우, 화소 회로와 먼 거리에 배치된 발광 소자에서 불량이 발생한 경우 발광 소자 사이에서 화소 전극을 단선시켜 불량인 발광 소자를 암점화할 수 있지만, 한편, 화소 회로와 먼 거리에 배치된 발광 소자가 정상적인 발광 소자이고, 화소 회로와 정상 발광 소자 사이에 배치된 다른 하나의 발광 소자가 잘못 배치된 경우에는 화소 회로와 발광 소자 사이에서 화소 전극을 단선시켜 화소 회로와 먼 거리에 배치된 정상 발광 소자도 함께 화소 회로와 단선되었다. 이에, 서브 화소에 배치된 복수의 발광 소자 전체가 암점화될 수 있으며, 이에, 암점화된 영역이 사용자에게 시인될 수 있는 문제가 있다.
이에, 본 명세서의 일 실시예에 따른 표시 장치(100)에서 복수의 서브 화소(SP) 각각에 배치된 한 쌍의 발광 소자(LED)를 화소 회로를 사이에 두고 이격되도록 배치하여 화소 회로를 중심으로 연장되는 화소 전극(PE)에는 단일의 발광 소자(LED)만이 연결될 수 있도록 할 수 있다. 예를 들어, 도 2를 참조하면, 화소 회로의 상측에 제1 발광 소자(130)가 배치되고 화소 회로의 하측에 제2 발광 소자(140)가 배치된다. 이와 같이 표시 장치(100)를 구성하는 경우, 제1 발광 소자(130) 및 제2 발광 소자(140) 중 하나가 잘못 배치되면 다른 하나는 화소 회로와의 연결을 유지할 수 있다. 따라서, 본 명세서의 일 실시예에 따른 표시 장치(100)에서는 잘못 배치된 발광 소자만 선택적으로 암점화시켜 눈에 인지되는 암점화 영역의 수준을 개선할 수 있다.
한편, 도 1 내지 도 4에서 설명한 표시 장치(100)에서 하나의 발광 소자가 잘못 배치된 경우의 리페어 공정에 대한 설명을 위해 도 5를 참조한다.
도 5는 본 명세서의 다른 실시예에 따른 표시 장치의 단면도이다. 구체적으로, 도 5에서는 제1 발광 소자(130) 및 제2 발광 소자(140) 중 제1 발광 소자(130)가 잘못 배치된 경우를 가정하였다. 도 5에 도시된 표시 장치(500)는 도 1 내지 도 4에 도시된 표시 장치(100)와 비교하여 화소 전극(PE)만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명을 생략한다.
도 5를 참조하면, 서브 화소(SP)는 제1 발광 소자(130) 및 제2 발광 소자(140)를 포함한다. 여기서, 도 5에 도시된 서브 화소(SP)가 적색 서브 화소인 경우, 제2 발광 소자(140)는 적색 발광 소자이나, 제1 발광 소자(130)는 제2 발광 소자와(140)는 상이한 색을 발광하는 청색 발광 소자 또는 녹색 발광 소자일 수 있다. 이에, 제1 발광 소자(130)와 제2 발광 소자(140)는 서로 상이한 색을 발광하는 발광 소자(LED)이고, 제1 발광 소자(130)의 크기는 제2 발광 소자(140)의 크기와 상이할 수 있다.
상술한 바와 같이 제1 발광 소자(130)가 서브 화소(SP)에 잘못 배치된 경우, 제1 발광 소자(130)와 화소 회로 간의 전기적 연결을 단절하여야 한다. 이에, 본 명세서의 다른 실시예에 따른 표시 장치(500)에서는 제1 발광 소자(130)와 화소 회로를 연결하는 화소 전극(PE)을 단선시키는 절단 공정이 수행될 수 있다.
예를 들어, 화소 전극(PE)은 레이저 조사 방식에 의한 단선될 수 있다. 도 5를 참조하면, 화소 전극(PE)은 제1 발광 소자(130)와 화소 회로 및 제2 발광 소자 사이(140)에서 분리된 상태이다. 이에, 화소 전극(PE)은 제1 발광 소자(130)와 제2 발광 소자(140) 중 정상적으로 배치된 발광 소자(LED), 즉 제2 발광 소자(140) 하나와 연결된다. 이에, 정상 발광 소자(LED)인 제2 발광 소자(140)는 화소 회로에 의해 발광될 수 있고, 혼색 불량을 야기하는 발광 소자(LED)인 제1 발광 소자(130)는 화소 회로에 연결되지 않아 발광하지 않을 수 있다.
한편, 도 5에서는 서브 화소(SP) 중 상부에 배치된 제1 발광 소자(130)가 혼색 불량을 야기하는 발광 소자인 경우를 가정하여 설명하였지만 이에 제한되지 않고, 서브 화소(SP)의 하부에 배치된 제2 발광 소자(140)가 혼색 불량을 야기하는 발광 소자(LED)인 경우, 화소 회로와 제2 발광 소자(140) 사이의 화소 전극(PE)을 분리하여 혼색 불량을 야기하는 발광 소자(LED)에 대한 암점화를 진행할 수 있다.
또한, 도 5에서는 서브 화소(SP)에 혼색 불량이 발생한 경우를 가정하여 설명하였지만, 이에 제한되지 않고, 발광 소자(LED) 자체에 결함이 있는 경우 또는 화소 회로와 발광 소자(LED) 사이의 전기적인 연결에 결함이 있는 경우에도, 서브 화소(SP)에서 화소 전극(PE)에 단선 공정을 진행하여 불량인 발광 소자(LED)를 암점화시킬 수 있다.
본 명세서의 다른 실시예에 따른 표시 장치(100)에서는 복수의 서브 화소(SP) 각각에 배치된 한 쌍의 발광 소자(LED)를 화소 회로를 사이에 두고 이격되도록 배치한다. 이때, 잘못 배치거나 불량인 발광 소자(LED)와 화소 회로 간의 전기적을 연결을 분리시켜, 정상 발광 소자(LED)만을 화소 회로(PE)와 연결시키고, 잘못 배치되거나 불량인 발광 소자(LED)가 화소 회로(PE)에 의해 더 이상 발광하지 않도록 할 수 있다.
도 6은 본 명세서의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 7은 도 5의 D-D'에 따른 단면도이다. 도 6 및 도 7의 표시 장치(600)는 도 1 내지 4의 표시 장치(100)와 비교하여 화소 전극(PE) 및 제2 평탄화층(618)의 형상이 변경되었을 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 6을 참조하면, 화소 전극(PE)은 제1 발광 소자(130)와 제2 발광 소자(140)로 연장된 제1 부분(PE1), 화소 전극(PE)이 배치된 서브 화소(SP)의 제2 조립 전극(123)과 중첩하도록 배치되는 제2 부분(PE2) 및 제1 부분(PE1)에서 연장되고, 화소 전극(PE)이 배치된 서브 화소(SP)와 인접한 열에 배치된 서브 화소(SP)의 제2 조립 전극(123)과 중첩하도록 배치되는 제3 부분(PE3)을 포함한다. 이에, 복수의 서브 화소(SP)의 화소 전극(PE)은 해당 서브 화소(SP)의 제2 조립 전극(123) 및 인접한 열에 배치된 서브 화소(SP)의 제2 조립 전극(123)과 중첩하도록 배치될 수 있다. 예를 들어, 제1 서브 화소(SP1)의 화소 전극(PE)은 제1 서브 화소(SP1) 및 제3 서브 화소(SP3) 각각의 제2 조립 전극(123)과 중첩할 수 있고, 제2 서브 화소(SP2)의 화소 전극(PE)은 제2 서브 화소(SP2) 및 제1 서브 화소(SP1) 각각의 제2 조립 전극(123)과 중첩할 수 있으며, 제3 서브 화소(SP3)의 화소 전극(PE)은 제3 서브 화소(SP3) 및 제2 서브 화소(SP2) 각각의 제2 조립 전극(123)과 중첩할 수 있다.
먼저, 제1 서브 화소(SP1)의 제2 부분(PE2) 및 제3 부분(PE3)은 동일 선 상에 배치된다. 예를 들어, 제1 서브 화소(SP1)의 제2 부분(PE2) 및 제1 서브 화소(SP1)의 제3 부분(PE3)은 제1 서브 화소(SP1)의 제1 발광 소자(130) 및 제2 발광 소자(140) 상부에서 행 방향으로 연장되어 배치될 수 있다.
다음으로, 제2 서브 화소(SP2)의 제2 부분(PE2) 및 제3 부분(PE3)은 제1 부분(PE1) 중 상이한 위치에서 연장되어 배치된다. 예를 들어, 제2 서브 화소(SP2)의 제2 부분(PE2)은 제2 서브 화소(SP2)의 제1 발광 소자(130) 및 제2 발광 소자(140) 상부에서 행 방향으로 연장되어 배치되며, 제2 서브 화소(SP2)의 제3 부분(PE3)은 제2 서브 화소(SP2)의 화소 회로 상부에서 행 방향으로 연장되어 배치될 수 있다.
다음으로, 제3 서브 화소(SP3)의 제2 부분(PE2) 및 제3 부분(PE3)은 동일 선 상에 배치된다. 예를 들어, 제3 서브 화소(SP3)의 제2 부분(PE2) 및 제3 서브 화소(SP3)의 제3 부분(PE3)은 제3 서브 화소(SP3)의 화소 회로 상부에서 행 방향으로 연장되어 배치될 수 있다.
다음으로, 도 7을 참조하면, 서브 화소(SP)의 화소 전극(PE) 중 일부와 대응하는 영역에서 제2 평탄화층(618)에 홈이 배치될 수 있다. 제2 평탄화층(618)의 홈은 제2 평탄화층(618)이 제거된 영역으로 제2 평탄화층(618) 하부에 배치된 제3 패시베이션층(117)의 상면을 노출시킬 수 있다. 제2 평탄화층(618)의 홈은 서브 화소(SP)의 화소 전극(PE) 제2 부분(PE2) 및 제3 부분(PE3)에 대응하는 영역에 배치될 수 있다. 이에, 화소 전극(PE)의 제2 부분(PE2) 및 제3 부분(PE3)은 제2 평탄화층(618)에 배치된 홈을 따라 배치된다. 한편, 화소 전극(PE)의 제2 부분(PE2) 및 제3 부분(PE3)은 제2 평탄화층(618)의 홈이 배치된 영역에서 제2 조립 전극(123) 상에 배치된 제3 패시베이션층(117)의 상면과 접할 수 있다. 이에, 화소 전극(PE)의 제2 부분(PE2) 및 제3 부분(PE)은 제2 조립 전극(123)과 절연될 수 있다.
예를 들어, 도 7을 참조하면, 제2 평탄화층(118)의 홈은 제1 서브 화소(SP1)의 제2 부분(PE2)과 제1 서브 화소(SP1)의 제2 조립 전극(123)이 중첩하는 영역에 배치되며, 제1 서브 화소(SP1)의 화소 전극(PE)의 제2 부분(PE2)은 제1 서브 화소(SP1)의 제2 조립 전극(123) 상에 배치된 제3 패시베이션층(117)의 상면과 접할 수 있다
다음으로, 제2 평탄화층(618)의 홈은 제2 서브 화소(SP2)의 제3 부분(PE3)과 제1 서브 화소(SP1)의 제2 조립 전극(123)이 중첩하는 영역에 배치되며, 제2 서브 화소(SP2)의 화소 전극(PE)의 제3 부분(PE3)은 제1 서브 화소(SP1)의 제2 조립 전극(123) 상에 배치된 제3 패시베이션층(117)의 상면과 접할 수 있다.
한편, 도 7에서는 제2 평탄화층(618)의 홈이 제1 서브 화소(SP1)의 제2 조립 전극(123)과 중첩하는 영역에서 배치된 경우를 도시하였지만, 제2 평탄화층(618)의 홈은 제2 서브 화소(SP2)의 제2 조립 전극(123) 및 제3 서브 화소(SP3)의 제2 조립 전극(123)과 중첩하는 영역에 배치될 수 있다. 이에, 제2 평탄화층(618)의 홈은 제2 서브 화소(SP2)의 제2 조립 전극(123)과 제2 서브 화소(SP2)의 화소 전극(PE)의 제2 부분(PE2) 및 제3 서브 화소(SP3)의 화소 전극(PE)의 제3 부분(PE3)이 중첩하는 영역에 배치될 수 있다. 또한, 제2 평탄화층(618)의 홈은 제3 서브 화소(SP3)의 제2 조립 전극(123)과 제3 서브 화소(SP3)의 화소 전극(PE)의 제2 부분(PE2) 및 제1 서브 화소(SP1)의 화소 전극(PE)의 제3 부분(PE3)이 중첩하는 영역에 배치될 수 있다.
본 명세서의 다른 실시예에 따른 표시 장치(600)에서는 서브 화소(SP)의 화소 전극(PE)을 인접한 열에 배치된 서브 화소(SP)와 중첩하도록 배치한다. 구체적으로, 하나의 서브 화소(SP)의 화소 전극(PE)이 인접한 열에 배치된 다른 하나의 서브 화소(SP)의 제2 조립 전극(123)과 중첩하도록 배치된다. 이에, 표시 장치의 서브 화소(SP)에서 인접한 열에 배치된 발광 소자(LED)와 동일한 색을 발광하는 혼색 불량 발광 소자(LED)가 배치된 경우, 혼색 불량을 발생시키는 발광 소자(LED를 인접한 열에 배치된 서브 화소(SP)의 화소 회로와 연결시켜 리페어할 수 있다.
이하에서는, 제1 서브 화소(SP1)에서 혼색 불량이 발생한 경우, 제1 서브 화소(SP1)의 발광 소자(LED)를 리페어하는 경우를 설명하기 위해 도 8 및 도 9를 함께 참조한다.
도 8은 본 명세서의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 9는 도 8의 E-E'에 따른 단면도이다. 도 8 및 도 9는 제1 서브 화소(SP1)에 제2 서브 화소(SP2)에 배치되어야 하는 발광 소자(LED)와 동일한 색을 발광하는 발광 소자(LED)가 배치된 경우에 대해 리페어 공정을 진행한 후 단면도이다. 도 8 및 도 9의 표시 장치(800)는 도 6 및 도 7의 표시 장치(600)와 비교하여 발광 소자(LED), 화소 전극(PE) 및 제3 패시베이션층(817)의 형상이 변경되었을 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
제1 서브 화소(SP1)는 화소 회로를 사이에 두고 이격되어 배치된 제1 발광 소자(130) 및 제2 발광 소자(140)를 포함한다.
제1 서브 화소(SP1)의 제1 발광 소자(130)와 제1 서브 화소(SP1)의 제2 발광 소자(140)는 상이한 색을 발광할 수 있다. 예를 들어, 제1 열에 배치되는 제1 서브 화소(SP1)가 적색 서브 화소일 경우, 제1 서브 화소(SP1)의 제2 발광 소자(140)는 적색 발광 소자이나, 제1 서브 화소(SP1)의 제1 발광 소자(130)는 제1 서브 화소(SP1)의 제2 발광 소자(140)와는 상이한 색을 발광하는 녹색 발광 소자일 수 있다. 이때, 제1 서브 화소(SP1)의 제1 발광 소자(130)는 제2 서브 화소(SP2)의 제1 발광 소자(130) 및 제2 발광 소자(140)와 동일할 수 있다. 이러한 경우, 제1 발광 소자(130)와 제2 발광 소자(140)는 다른 종류의 발광 소자(LED)이므로, 제1 발광 소자(130)의 크기는 제2 발광 소자(140)의 크기와 상이할 수 있다.
본 명세서의 또 다른 실시예에 따른 표시 장치(800)에서는 녹색을 발광하는 제1 서브 화소(SP1)의 제1 발광 소자(130)가 적색 발광 소자를 구동하는 제1 서브 화소(SP1)의 화소 회로에 의해 더 이상 발광하지 않도록 제1 서브 화소(SP1)의 제1 발광 소자(130)와 화소 전극(PE)을 단선시키는 절단 공정이 수행될 수 있다.
이에, 제1 서브 화소(SP1)의 화소 전극(PE)은 분리되어 배치될 수 있다. 예를 들어, 제1 서브 화소(SP1)의 화소 전극(PE)의 제1 부분(PE1)은 제1 발광 소자(130)와 화소 회로 및 제2 발광 소자 사이(140)에서 분리되어 제1 서브 화소(SP1)의 제1 발광 소자(130) 및 제2 발광 소자(140) 중 제2 발광 소자(140)와만 전기적으로 연결된다. 도 8을 참조하면, 제1 서브 화소(SP1)의 제2 발광 소자(140)는 화소 전극(PE)의 제1 부분(PE1)에 의해 화소 회로와 연결되며, 제1 서브 화소(SP1)의 제1 발광 소자(130)는 제1 서브 화소(SP1)의 제2 발광 소자(140) 및 화소 회로와 전기적으로 절연된 상태이다.
이에, 제1 서브 화소(SP1)의 제2 발광 소자(140)는 제1 서브 화소(SP1)의 화소 회로에 의해 발광될 수 있고, 제1 서브 화소(SP1)의 화소 회로로부터 인가되는 신호는 제1 서브 화소(SP1)의 제1 발광 소자(130)에 전달되지 않을 수 있다.
제1 서브 화소(SP1)의 제1 발광 소자(130)는 제1 서브 화소(SP1)의 제1 발광 소자(130)와 동일한 색을 발광하는 발광 소자가 배치된 제2 서브 화소(SP2)의 화소 회로와 연결될 수 있다. 도 8 및 도 9를 참조하면, 제1 서브 화소(SP1)의 제2 조립 전극(123)은 제1 서브 화소(SP1)의 제2 부분(PE2)과 연결되며, 제2 서브 화소(SP2)의 화소 전극(PE)의 제3 부분(PE3)과 전기적으로 연결된다.
먼저, 제1 서브 화소(SP1)의 제2 조립 전극(123)과 화소 전극(PE)의 제2 부분(PE2)이 중첩하는 영역에서 레이저를 조사하여 웰딩 공정을 진행하면, 레이저 조사 영역에서 제3 패시베이션층(817)이 오픈되고, 제1 서브 화소(SP1)의 화소 전극(PE)의 제2 부분(PE2)이 제1 발광 소자(130)는 제1 서브 화소(SP1)의 제2 조립 전극(123)과 전기적으로 연결될 수 있다. 다음으로 제1 서브 화소(SP1)의 제2 조립 전극(123)과 제2 서브 화소(SP2)의 화소 전극(PE)의 제3 부분(PE3)이 중첩하는 영역에서 레이저를 조사하여 웰딩 공정을 진행하면, 제1 서브 화소(SP1)의 제2 조립 전극(123)과 제2 서브 화소(SP2)의 화소 전극(PE)의 제3 부분(PE3) 사이에서 제3 패시베이션층(817)이 오픈되고, 제2 서브 화소(SP2)의 화소 전극(PE)의 제3 부분(PE3)이 제1 서브 화소(SP1)의 제2 조립 전극(123)과 전기적으로 연결될 수 있다. 이에, 제1 서브 화소(SP1)의 제1 발광 소자(130)는 제2 서브 화소(SP2)의 화소 회로로 구동할 수 있다.
한편, 도 8을 참조하면, 제1 서브 화소(SP1)의 제2 조립 전극(123)은 행 방향으로 인접하는 다른 제1 서브 화소(SP1)의 제2 조립 전극(123)과 분리되어 제1 서브 화소(SP1)와 행 방향으로 인접하는 다른 서브 화소(SP)에 제2 서브 화소(SP2)의 구동 회로의 전기적인 연결이 차단될 수 있다. 예를 들어, 제1 서브 화소(SP1)의 제1 발광 소자(130)와 제2 발광 소자(140) 외측에서 레이저를 조사하는 방식에 의해 제1 서브 화소(SP1)의 제2 조립 전극(123)이 단선될 수 있다.
이에, 제1 서브 화소(SP1)와 행 방향으로 인접하는 다른 서브 화소(SP)에 혼색 불량이 발생할 시 제1 서브 화소(SP1)의 제2 조립 전극(123)을 리페어 선으로 사용하여 추가적인 리페어를 진행할 수 있다.
한편, 도 8 및 도 9에서는 제1 서브 화소(SP1) 중 제1 발광 소자(130)가 혼색 불량인 경우를 가정하여 설명하였지만 이에 제한되지 않고, 제1 서브 화소(SP1)의 제2 발광 소자(140)에 제2 서브 화소(SP2)에 배치된 발광 소자(LED)와 동일한 발광 소자(LED)가 배치된 경우, 위에 상술한 바와 동일한 방법으로 제1 서브 화소(SP1)의 제2 발광 소자(140)와 제2 서브 화소(SP2)의 화소 회로를 연결하여 리페어를 진행할 수 있다. 또한, 제1 서브 화소(SP1)에서 제1 발광 소자(130)와 제2 발광 소자(140)가 모두 제2 서브 화소(SP2)에 배치된 발광 소자(LED)와 동일한 발광 소자(LED)가 배치된 경우, 제1 발광 소자(130)와 제2 발광 소자(140)를 모두 제2 서브 화소(SP2)의 화소 회로와 연결하여 리페어를 진행할 수 있다.
본 명세서의 또 다른 실시예에 따른 표시 장치(800)에서는 서브 화소(SP)의 화소 전극(PE)을 인접한 열에 배치된 서브 화소(SP)와 중첩하도록 배치한다. 이에, 제1 서브 화소(SP1)에서 제2 서브 화소(SP2)와 동일한 색을 발광하는 발광 소자(LED)가 배치된 혼색 불량 소자가 배치된 경우, 조립 전극(120) 중 제2 조립 전극(123)을 이용해 혼색 불량이 발생한 서브 화소(SP)를 용이하게 리페어할 수 있다. 예를 들어, 적색을 발광하는 제1 서브 화소(SP1)에 녹색을 발광하는 녹색 발광 소자가 배치된 경우, 제1 서브 화소 화소(SP1)의 녹색 발광 소자를 녹색을 발광하는 발광 소자가 배치된 제2 서브 화소 화소(SP2)의 화소 회로와 연결하여 리페어를 진행할 수 있다.
또한, 본 명세서의 또 다른 실시예에 따른 표시 장치(800)에서는 별도의 구조물을 더 배치하지 않고 제2 조립 전극(123)을 활용하여 혼색 불량 서브 화소(SP)의 발광 소자(LED)를 이웃한 서브 화소(SP)의 화소 회로와 연결하므로 표시 장치(100)의 구조를 간소화할 수 있고, 소재부품 재질을 단순화 및/또는 단일화할 수 있다.
도 10은 본 명세서의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 11은 도 10의 F-F'에 따른 단면도이다. 도 10 및 도 11은 제1 서브 화소(SP1)에 제3 서브 화소(SP3)에 배치되어야 하는 발광 소자(LED)와 동일한 색을 발광하는 발광 소자(LED)가 배치된 경우에 대해 리페어 공정을 진행한 후 단면도이다. 도 10 및 도 11의 표시 장치(1100)는 도 6 및 도 7의 표시 장치(600)와 비교하여 발광 소자(LED), 화소 전극(PE) 및 제3 패시베이션층(1017)의 형상이 변경되었을 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
제1 서브 화소(SP1)는 화소 회로를 사이에 두고 이격되어 배치된 제1 발광 소자(130) 및 제2 발광 소자(140)를 포함한다.
제1 서브 화소(SP1)의 제1 발광 소자(130)와 제1 서브 화소(SP1)의 제2 발광 소자(140)는 상이한 색을 발광할 수 있다. 예를 들어, 제1 열에 배치되는 제1 서브 화소(SP1)가 적색 서브 화소일 경우, 제1 서브 화소(SP1)의 제2 발광 소자(140)는 적색 발광 소자이나, 제1 서브 화소(SP1)의 제1 발광 소자(130)는 제1 서브 화소(SP1)의 제2 발광 소자와(140)는 상이한 색을 발광하는 청색 발광 소자일 수 있다. 이때, 제1 서브 화소(SP1)의 제1 발광 소자(130)는 제3 서브 화소(SP3)의 제1 발광 소자(130) 및 제2 발광 소자(140)와 동일할 수 있다.
본 명세서의 또 다른 실시예에 따른 표시 장치(1000)에서는 청색을 발광하는 제1 서브 화소(SP1)의 제1 발광 소자(130)가 적색 발광 소자를 구동하는 제1 서브 화소(SP1)의 화소 회로에 의해 더 이상 발광하지 않도록 제1 서브 화소(SP1)의 제1 발광 소자(130)와 화소 전극(PE)을 단선시키는 절단 공정이 수행될 수 있다.
예를 들어, 화소 전극(PE)은 레이저 조사 방식에 의한 단선될 수 있다. 제1 서브 화소(SP1)의 화소 전극(PE)의 제1 부분(PE1)은 제1 발광 소자(130)와 화소 회로 및 제2 발광 소자 사이(140)에서 분리되어 제1 서브 화소(SP1)의 제1 발광 소자(130) 및 제2 발광 소자(140) 중 제2 발광 소자(140)와만 전기적으로 연결된다. 도 10을 참조하면, 제1 서브 화소(SP1)의 제2 발광 소자(140)는 화소 전극(PE)의 제1 부분(PE1)에 의해 화소 회로와 연결되며, 제1 서브 화소(SP1)의 제1 발광 소자(130)는 제1 서브 화소(SP1)의 제2 발광 소자(140) 및 화소 회로와 전기적으로 절연된 상태이다. 이에, 제1 서브 화소(SP1)의 제2 발광 소자(140)는 제1 서브 화소(SP1)의 화소 회로에 의해 발광될 수 있고, 제1 서브 화소(SP1)의 화소 회로로부터 인가되는 신호는 제1 서브 화소(SP1)의 제1 발광 소자(130)에 전달되지 않을 수 있다.
제1 서브 화소(SP1)의 제1 발광 소자(130)는 제1 서브 화소(SP1)의 제1 발광 소자(130)와 동일한 색을 발광하는 발광 소자가 배치된 제3 서브 화소(SP3)의 화소 회로와 연결될 수 있다. 도 10 및 도 11을 참조하면, 제3 서브 화소(SP3)의 제2 조립 전극(123)은 제3 서브 화소(SP3)의 제2 부분(PE2)과 연결되며, 제1 서브 화소(SP1)의 제3 부분(PE3)과 전기적으로 연결된다.
먼저, 제3 서브 화소(SP3)의 제2 조립 전극(123)과 화소 전극(PE)의 제2 부분(PE2)이 중첩하는 영역에서 레이저를 조사하여 웰딩 공정을 진행하면, 레이저 조사 영역에서 제3 패시베이션층(1017)이 오픈되고, 제3 서브 화소(SP3)의 화소 회로는 제3 서브 화소(SP3)의 제2 조립 전극(123)과 전기적으로 연결될 수 있다. 다음으로 제3 서브 화소(SP3)의 제2 조립 전극(123)과 제1 서브 화소(SP1)의 화소 전극(PE)의 제2 부분(PE2)이 중첩하는 영역에서 레이저를 조사하여 웰딩 공정을 진행하면, 레이저 조사 영역에서 제3 패시베이션층(1017)이 오픈되고, 제3 서브 화소(SP3)의 화소 회로는 화소 전극(PE)의 제2 부분(PE2)과 전기적으로 연결될 수 있다. 이에, 제1 서브 화소(SP1)의 제1 발광 소자(130)는 제3 서브 화소(SP3)의 화소 회로로 구동할 수 있다.
한편, 도 10을 참조하면, 제3 서브 화소(SP3)의 제2 조립 전극(123)은 행 방향으로 인접하는 다른 제3 서브 화소(SP3)의 제2 조립 전극(123)과 분리되어 제3 서브 화소(SP3)와 행 방향으로 인접하는 다른 서브 화소(SP)에 제1 서브 화소(SP1)의 구동 회로의 전기적인 연결이 차단될 수 있다. 이에, 제1 서브 화소(SP1)와 행 방향으로 인접하는 다른 서브 화소(SP)에 혼색 불량이 발생할 시 제3 서브 화소(SP3)의 제2 조립 전극(123)을 리페어 선으로 사용하여 추가적인 리페어를 진행할 수 있다.
한편, 도 10 및 도 11에서는 제1 서브 화소(SP1) 중 제1 발광 소자(130)가 혼색 불량인 경우를 가정하여 설명하였지만 이에 제한되지 않고, 제1 서브 화소(SP1)의 제2 발광 소자(140) 또는 제1 발광 소자(130)와 제2 발광 소자(140)가 모두 제3 서브 화소(SP3)에 배치된 발광 소자와 동일한 발광소자(LED)가 배치된 경우에도 혼색 불량을 야기하는 발광 소자(LED)를 제3 서브 화소(SP3)의 화소 회로와 연결하여 리페어를 진행할 수 있다.
본 명세서의 또 다른 실시예에 따른 표시 장치(1000)에서는 서브 화소(SP)의 화소 전극(PE)을 인접한 열에 배치된 서브 화소(SP)와 중첩하도록 배치한다. 이에, 제1 서브 화소(SP1)에서 제3 서브 화소(SP3)와 동일한 색을 발광하는 발광 소자(LED)가 배치된 혼색 불량 소자가 배치된 경우, 조립 전극(120) 중 제2 조립 전극(123)을 이용해 혼색 불량이 발생한 서브 화소(SP)를 용이하게 리페어할 수 있다. 예를 들어, 적색을 발광하는 제1 서브 화소(SP1)에 청색을 발광하는 청색 발광 소자가 배치된 경우, 제1 서브 화소 화소(SP1)의 청색 발광 소자를 청색을 발광하는 발광 소자(LED)가 배치된 제3 서브 화소 화소(SP3)의 화소 회로와 연결하여 리페어를 진행할 수 있다.
또한, 본 명세서의 또 다른 실시예에 따른 표시 장치(1000)에서는 별도의 구조물을 더 배치하지 않고 제2 조립 전극(123_을 활용하여 혼색 불량 서브 화소(SP)의 발광 소자(LED)를 이웃한 서브 화소(SP)의 화소 회로와 연결하므로 표시 장치(1000)의 구조를 간소화할 수 있다.
도 12는 본 명세서의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 13 도 12의 G-G'에 따른 단면도이다. 도 12 및 도 13은 제2 서브 화소(SP2)에 제3 서브 화소(SP3)에 배치되어야 하는 발광 소자(LED)와 동일한 색을 발광하는 발광 소자(LED)가 배치된 경우에 대해 리페어 공정을 진행한 후 단면도이다. 도 12 및 도 13의 표시 장치(800)는 도 6 및 도 7의 표시 장치(600)와 비교하여 발광 소자(LED), 화소 전극(PE) 및 제3 패시베이션층(1317)의 형상이 변경되었을 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
제2 서브 화소(SP2)는 화소 회로를 사이에 두고 이격되어 배치된 제1 발광 소자(130) 및 제2 발광 소자(140)를 포함한다.
제2 서브 화소(SP2)의 제1 발광 소자(130)와 제2 서브 화소(SP2)의 제2 발광 소자(140)는 상이한 색을 발광할 수 있다. 예를 들어, 제2 열에 배치되는 제2 서브 화소(SP2)가 녹색 서브 화소일 경우, 제2 서브 화소(SP2)의 제2 발광 소자(140)는 녹색 발광 소자이나, 제2 서브 화소(SP2)의 제1 발광 소자(130)는 제2 발광 소자와(140)는 상이한 색을 발광하는 청색 발광 소자일 수 있다. 이때, 제2 서브 화소(SP2)의 제1 발광 소자(130)는 제3 서브 화소(SP3)의 제1 발광 소자(130) 및 제2 발광 소자(140)와 동일할 수 있다.
본 명세서의 또 다른 실시예에 따른 표시 장치(1300)에서는 청색을 발광하는 제2 서브 화소의 제1 발광 소자(130)가 녹색 발광 소자를 구동하는 제2 서브 화소(SP)의 화소 회로에 의해 더 이상 발광하지 않도록 제2 서브 화소(SP2)의 제1 발광 소자(130)와 화소 전극(PE)을 단선시키는 절단 공정이 수행될 수 있다.
예를 들어, 화소 전극(PE)은 레이저 조사 방식에 의한 단선될 수 있다. 제2 서브 화소(SP2)의 화소 전극(PE)의 제1 부분(PE1)은 제1 발광 소자(130)와 화소 회로 및 제2 발광 소자 사이(140)에서 분리되어 제2 서브 화소(SP2)의 제1 발광 소자(130) 및 제2 발광 소자(140) 중 제2 발광 소자(140)와만 전기적으로 연결된다. 도 12를 참조하면, 제2 서브 화소(SP2)의 제2 발광 소자(140)는 화소 전극(PE)의 제1 부분(PE1)에 의해 화소 회로와 연결되며, 제2 서브 화소(SP2)의 제1 발광 소자(130)는 제2 서브 화소(SP2)의 제2 발광 소자(140) 및 화소 회로와 전기적으로 절연된 상태이다. 이에, 제2 서브 화소(SP2)의 제2 발광 소자(140)는 제2 서브 화소(SP2)의 화소 회로에 의해 발광될 수 있고, 제2 서브 화소(SP2)의 화소 회로로부터 인가되는 신호는 제2 서브 화소(SP2)의 제1 발광 소자(130)에 전달되지 않을 수 있다.
제2 서브 화소(SP2)의 제1 발광 소자(130)는 제2 서브 화소(SP2)의 제1 발광 소자(130)와 동일한 색을 발광하는 발광 소자가 배치된 제3 서브 화소(SP3)의 화소 회로와 연결될 수 있다. 도 12 및 도 13을 참조하면, 제2 서브 화소(SP2)의 제2 조립 전극(123)은 제2 서브 화소(SP2)의 제2 부분(PE2)과 연결되며, 제3 서브 화소(SP1)의 제3 부분(PE3)과 전기적으로 연결된다.
먼저, 제2 서브 화소(SP2)의 제2 조립 전극(123)과 화소 전극(PE)의 제2 부분(PE2)이 중첩하는 영역에서 레이저를 조사하여 웰딩 공정을 진행하면, 레이저 조사 영역에서 제3 패시베이션층(1217)이 오픈되고, 제2 서브 화소(SP2)의 화소 회로는 제2 서브 화소(SP2)의 제2 조립 전극(123)과 전기적으로 연결될 수 있다. 다음으로 제2 서브 화소(SP2)의 제2 조립 전극(123)과 제3 서브 화소(SP3)의 화소 전극(PE)의 제3 부분(PE3)이 중첩하는 영역에서 레이저를 조사하여 웰딩 공정을 진행하면, 레이저 조사 영역에서 제3 패시베이션층(1217)이 오픈되고, 제2 서브 화소(SP2)의 제2 조립 전극(123)과 제3 서브 화소(SP3)의 화소 전극(PE)의 제3 부분(PE3)이 전기적으로 연결될 수 있다. 이에, 제2 서브 화소(SP2)의 제1 발광 소자(130)는 제3 서브 화소(SP3)의 화소 회로로 구동할 수 있다.
한편, 도 12를 참조하면, 제2 서브 화소(SP2)의 제2 조립 전극(123)은 행 방향으로 인접하는 다른 제2 서브 화소(SP2)의 제2 조립 전극(123)과 분리되어 제2 서브 화소(SP2)와 행 방향으로 인접하는 다른 서브 화소(SP)에 제3 서브 화소(SP3)의 구동 회로의 전기적인 연결이 차단될 수 있다. 이에, 제2 서브 화소(SP2)와 행 방향으로 인접하는 다른 서브 화소(SP)에 혼색 불량이 발생할 시 제2 서브 화소(SP2)의 제2 조립 전극(123)을 리페어 선으로 사용하여 추가적인 리페어를 진행할 수 있다.
한편, 도 12 및 도 13에서는 제2 서브 화소(SP2) 중 제1 발광 소자(130)가 혼색 불량인 경우를 가정하여 설명하였지만 이에 제한되지 제2 서브 화소(SP2)의 제2 발광 소자(140) 또는 제1 발광 소자(130)와 제2 발광 소자(140)가 모두 제3 서브 화소(SP3)에 배치된 발광 소자(LED)와 동일한 발광소자(LED)가 배치된 경우에도 혼색 불량을 야기하는 발광 소자를 제3 서브 화소(SP3)의 화소 회로와 연결하여 리페어를 진행할 수 있다.
본 명세서의 또 다른 실시예에 따른 표시 장치(1200)에서는 서브 화소(SP)의 화소 전극(PE)을 인접한 열에 배치된 서브 화소(SP)와 중첩하도록 배치한다. 이에, 제2 서브 화소(SP2)에서 제3 서브 화소(SP3)와 동일한 색을 발광하는 발광 소자가 배치된 혼색 불량 소자가 배치된 경우, 조립 전극(120) 중 제2 조립 전극(123)을 이용해 혼색 불량이 발생한 서브 화소(SP)를 용이하게 리페어할 수 있다. 예를 들어, 녹색을 발광하는 제2 서브 화소(SP2)에 청색을 발광하는 청색 발광 소자가 배치된 경우, 제2 서브 화소 화소(SP2)의 청색 발광 소자를 청색을 발광하는 발광 소자가 배치된 제3 서브 화소 화소(SP3)의 화소 회로와 연결하여 리페어를 진행할 수 있다.
또한, 본 명세서의 또 다른 실시예에 따른 표시 장치(1300)에서는 별도의 구조물을 더 배치하지 않고 제2 조립 전극(123)을 활용하여 혼색 불량 서브 화소(SP)의 발광 소자(LED)를 이웃한 서브 화소(SP)의 화소 회로와 연결하므로 표시 장치(1300)의 구조를 간소화할 수 있다.
이하에서는, 서브 화소(SP)에서 화소 회로에 불량이 발생한 경우, 서브 화소(SP)의 발광 소자(LED)를 리페어하는 경우를 설명하기 위해 도 14 및 도 15를 함께 참조한다.
도 14는 본 명세서의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 15는 도 14의 H-H'에 따른 단면도이다. 도 14 및 도 15에서는 제1 서브 화소의 제1 발광 소자(130) 및 제2 발광 소자(140) 중 제1 발광 소자(130)가 발광하지 않는 경우에 대해 리페어 공정을 진행한 후 단면도이다. 도 14 및 도 15의 표시 장치(1400)는 도 6 및 도 7의 표시 장치(600)와 비교하여 발광 소자(LED), 화소 전극(PE) 및 제3 패시베이션층(1417)의 형상이 변경되었을 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
제1 서브 화소(SP1)는 화소 회로를 사이에 두고 이격되어 배치된 제1 발광 소자(130) 및 제2 발광 소자(140)를 포함한다.
제1 서브 화소(SP1)의 제1 발광 소자(130)와 제1 서브 화소(SP1)의 제2 발광 소자(140)는 동일한 색을 발광할 수 있다. 이때, 제1 서브 화소(SP1)에 배치된 제1 발광 소자(130) 및 제2 발광 소자(140)는 행 방향으로 인접하는 다른 서브 화소(SP)에 배치된 발광 소자(LED)와 동일한 색을 발광할 수 있다.
복수의 서브 화소(SP) 중 하나의 서브 화소(SP)의 화소 회로가 불량이거나, 화소 회로와 발광 소자(LED) 사이의 전기적인 연결에 결함이 발생한 경우, 서브 화소(SP)에 배치된 제1 발광 소자(130) 및 제2 발광 소자(140) 중 적어도 하나가 발광하지 않을 수 있다.
본 명세서의 또 다른 실시예에 따른 표시 장치(1400)에서는 제1 서브 화소(SP1)에서 발광하지 않는 발광 소자(LED)와 제1 서브 화소(SP1)의 화소 회로 사이에서 화소 전극(PE)을 단선시키는 절단 공정이 수행될 수 있다.
예를 들어, 화소 전극(PE)은 레이저 조사 방식에 의한 단선될 수 있다. 제1 서브 화소(SP1)의 화소 전극(PE)의 제1 부분(PE1)은 제1 발광 소자(130)와 화소 회로 및 제2 발광 소자 사이(140)에서 분리되어 제1 서브 화소(SP1)의 제1 발광 소자(130) 및 제2 발광 소자(140) 중 제2 발광 소자(140)와만 전기적으로 연결된다. 도 14를 참조하면, 제1 서브 화소(SP1)의 제2 발광 소자(140)는 화소 전극(PE)의 제1 부분(PE1)에 의해 화소 회로와 연결되며, 제1 서브 화소(SP1)의 제1 발광 소자(130)는 제1 서브 화소(SP1)의 제2 발광 소자(140) 및 화소 회로와 전기적으로 절연된 상태이다. 이에, 제1 서브 화소(SP1)의 제2 발광 소자(140)는 제1 서브 화소(SP1)의 화소 회로에 의해 발광될 수 있고, 제1 서브 화소(SP1)의 화소 회로로부터 인가되는 신호는 제1 서브 화소(SP1)의 제1 발광 소자(130)에 전달되지 않을 수 있다.
또한, 제1 서브 화소(SP1)의 제1 발광 소자(130)는 제1 서브 화소(SP1)의 제1 발광 소자(130)와 동일한 색을 발광하는 발광 소자(LED)가 배치된 제1 서브 화소(SP1)와 동일 열에 배치된 서브 화소(SP)의 화소 회로와 연결될 수 있다. 도 14 및 도 15를 참조하면, 제1 서브 화소(SP1)의 제2 조립 전극(123)은 제1 서브 화소(SP1)의 제2 부분(PE2)과 연결되며, 제1 발광 소자(130)과 열 방향으로 이웃하는 다른 하나의 서브 화소(SP)의 제2 부분(PE2)과 전기적으로 연결된다.
먼저, 제1 서브 화소(SP1)의 제2 조립 전극(123)과 화소 전극(PE)의 제2 부분(PE2)이 중첩하는 영역에서 레이저를 조사하여 웰딩 공정을 진행하면, 레이저 조사 영역에서 제3 패시베이션층(1417)이 오픈되고, 제1 발광 소자(130)는 제1 서브 화소(SP1)의 제2 조립 전극(123)과 전기적으로 연결될 수 있다. 다음으로 제1 서브 화소(SP1)의 제2 조립 전극(123)과 제1 서브 화소(SP1)의 제1 발광 소자(130)의 상측에 배치된 서브 화소의 제2 부분(PE2)이 중첩하는 영역에서 레이저를 조사하여 웰딩 공정을 진행하면 레이저 조사 영역에서 제3 패시베이션층(1417)이 오픈되고, 제1 서브 화소(SP1)의 제2 조립 전극(123)과 제1 서브 화소(SP1)의 제1 발광 소자(130)의 상측에 배치된 서브 화소(SP)의 제2 부분(PE2)이 전기적으로 연결될 수 있다. 이에, 제1 서브 화소(SP1)의 제1 발광 소자(130)는 열 방향으로 이웃하는 다른 하나의 서브 화소(SP)의 화소 회로로 구동할 수 있다.
한편, 도 14를 참조하면, 제1 서브 화소(SP1)의 제2 조립 전극(123)은 행 방향으로 인접하는 다른 제1 서브 화소(SP1)의 제2 조립 전극(123)과 분리되어 제1 서브 화소(SP1)와 열 방향으로 인접하는 다른 서브 화소(SP)에 제1 서브 화소(SP1)의 구동 회로의 전기적인 연결이 차단될 수 있다. 이에, 제1 서브 화소(SP1)와 열 방향으로 인접하는 다른 서브 화소(SP)에 불량이 발생할 시 제1 서브 화소(SP1)의 제2 조립 전극(123)을 리페어 선으로 사용하여 리페어를 진행할 수 있다.
한편, 도 14 및 도 15에서는 제1 서브 화소(SP1)의 화소 회로가 불량인 경우를 가정하여 설명하였지만 이에 제한되지 않고, 제2 서브 화소(SP1) 및 제3 서브 화소(SP3)에 배치된 화소 회로가 불량인 경우, 위에 상술한바와 동일한 방법으로 열 방향으로 인접한 서브 화소(SP)의 화소 회로를 연결하여 리페어를 진행할 수 있다.
본 명세서의 또 다른 실시예에 따른 표시 장치(1400)에서는 서브 화소(SP)의 화소 전극(PE)을 인접한 열에 배치된 서브 화소(SP)와 중첩하도록 배치한다. 이에, 제1 서브 화소(SP1)에서 화소 회로의 불량 또는 발광 소자(LED)와 화소 회로에 접촉불량에 의해 발광 소자(LED)가 구동하지 않을 경우, 구동하지 않는 서브 화소(SP)의 조립 전극(120) 중 제2 조립 전극(123)을 이용해 불량이 발생한 서브 화소(SP)를 용이하게 리페어할 수 있다. 예를 들어, 제1 서브 화소(SP1)의 제1 발광 소자(130)가 발광하지 않는경우, 제1 서브 화소 화소(SP1)의 상측에 배치된 발광 소자(LED)의 화소 회로와 연결하여 리페어를 진행할 수 있다.
또한, 본 명세서의 또 다른 실시예에 따른 표시 장치(1400)에서는 별도의 구조물을 더 배치하지 않고 제2 조립 전극(123)을 활용하여 혼색 불량 서브 화소(SP)의 발광 소자(LED)를 이웃한 서브 화소(SP)의 화소 회로와 연결하므로 표시 장치(1400)의 구조를 간소화할 수 있다.
본 명세서의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 기판, 기판 상에서 복수의 서브 화소에 배치된 화소 회로, 복수의 서브 화소에 배치되고, 화소 회로의 일측에 배치되고, 제1 전극, 반도체층 및 제2 전극을 포함하는 제1 발광 소자, 복수의 서브 화소에 배치되고, 화소 회로의 타측에 배치되고, 제1 전극, 반도체층 및 제2 전극을 제2 발광 소자 및 화소 회로와 전기적으로 연결되고, 제1 발광 소자 및 제2 발광 소자로 연장된 화소 전극을 포함한다.
본 명세서의 다른 특징에 따르면, 제1 발광 소자의 크기는 제2 발광 소자의 크기와 동일하고, 화소 전극은 제1 발광 소자와 제2 발광 소자 둘 모두와 연결될 수 있다.
본 명세서의 또 다른 특징에 따르면, 제1 발광 소자의 크기는 제2 발광 소자의 크기와 상이하고, 화소 전극은 제1 발광 소자와 제2 발광 소자 중 하나와 연결될 수 있다.
본 명세서의 또 다른 특징에 따르면, 표시 장치는 제1 발광 소자 및 제2 발광 소자의 하부에서 서로 이격되어 배치된 제1 조립 전극 및 제2 조립 전극을 더 포함하고, 제1 발광 소자의 제1 전극 및 제2 발광 소자의 제1 전극은 제1 조립 전극과 전기적으로 연결되고, 제2 조립 전극과 절연될 수 있다.
본 명세서의 또 다른 특징에 따르면, 복수의 서브 화소는 제1 열에 배치되는 제1 서브 화소, 제2 열에 배치되는 제2 서브 화소 및 제3 열에 배치되는 제3 서브 화소가 행방향으로 반복되도록 배치되고, 화소 전극은 제1 발광 소자와 제2 발광 소자로 연장된 제1 부분 화소 전극이 배치된 서브 화소의 제2 조립 전극과 중첩하도록 배치되는 제2 부분 및 제1 부분에서 연장되고, 화소 전극이 배치된 서브 화소와 인접한 열에 배치된 서브 화소의 제2 조립 전극과 중첩하도록 배치되는 제3 부분을 포함할 수 있다.
본 명세서의 또 다른 특징에 따르면, 화소 전극의 제2 부분 및 제3 부분은 제2 조립 전극과 절연될 수 있다.
본 명세서의 또 다른 특징에 따르면, 제1 서브 화소의 제1 발광 소자와 제2 발광 소자의 크기가 상이하고, 제1 서브 화소의 제1 발광 소자의 크기가 제2 서브 화소의 제1 발광 소자의 크기와 동일한 경우, 제1 서브 화소의 화소 전극의 제2 부분은 제1 서브 화소의 제2 조립 전극과 전기적으로 연결되고, 제2 서브 화소의 화소 전극의 제3 부분은 제1 서브 화소의 제2 조립 전극과 전기적으로 연결될 수 있다.
본 명세서의 또 다른 특징에 따르면, 제1 서브 화소의 화소 전극의 제1 부분은 제1 서브 화소의 제1 발광 소자 및 제2 발광 소자 중 제2 발광 소자와만 전기적으로 연결될 수 있다.
본 명세서의 또 다른 특징에 따르면, 제1 서브 화소의 제2 조립 전극은 행 방향으로 인접하는 다른 제1 서브 화소의 제2 조립 전극과 분리될 수 있다.
본 명세서의 또 다른 특징에 따르면, 제1 서브 화소의 제1 발광 소자와 제2 발광 소자의 크기가 상이하고, 제1 서브 화소의 제1 발광 소자의 크기가 제3 서브 화소의 제1 발광 소자의 크기와 동일한 경우, 제1 서브 화소의 화소 전극의 제3 부분은 제3 서브 화소의 제2 조립 전극과 전기적으로 연결되고, 제3 서브 화소의 화소 전극의 제2 부분은 제3 서브 화소의 제2 조립 전극과 전기적으로 연결될 수 있다.
본 명세서의 또 다른 특징에 따르면, 제1 서브 화소의 화소 전극의 제1 부분은 제1 서브 화소의 제1 발광 소자 및 제2 발광 소자 중 제2 발광 소자와만 전기적으로 연결될 수 있다.
본 명세서의 또 다른 특징에 따르면, 제3 서브 화소의 제2 조립 전극은 행 방향으로 인접하는 다른 제3 서브 화소의 제2 조립 전극과 분리될 수 있다.
본 명세서의 또 다른 특징에 따르면, 제2 서브 화소의 제1 발광 소자와 제2 발광 소자의 크기가 상이하고, 제2 서브 화소의 제1 발광 소자의 크기가 제3 서브 화소의 제1 발광 소자의 크기와 동일한 경우, 제2 서브 화소의 화소 전극의 제2 부분은 제2 서브 화소의 제2 조립 전극과 전기적으로 연결되고, 제3 서브 화소의 화소 전극의 제3 부분은 제2 서브 화소의 제2 조립 전극과 전기적으로 연결될 수 있다.
본 명세서의 또 다른 특징에 따르면, 제2 서브 화소의 화소 전극의 제1 부분은 제2 서브 화소의 제1 발광 소자 및 제2 발광 소자 중 제2 발광 소자와만 전기적으로 연결될 수 있다.
본 명세서의 또 다른 특징에 따르면, 제2 서브 화소의 제2 조립 전극은 행 방향으로 인접하는 다른 제2 서브 화소의 제2 조립 전극과 분리될 수 있다.
본 명세서의 또 다른 특징에 따르면, 복수의 서브 화소 중 하나의 서브 화소의 화소 회로가 불량인 경우, 하나의 서브 화소의 화소 전극의 제2 부분은 제2 조립 전극과 전기적으로 연결되고, 하나의 서브 화소와 열 방향으로 이웃하는 다른 하나의 서브 화소의 화소 전극의 제2 부분은 제2 조립 전극과 전기적으로 연결될 수 있다.
본 명세서의 또 다른 특징에 따르면, 하나의 서브 화소 및 다른 하나의 서브 화소의 제2 조립 전극은 열 방향으로 인접하는 다른 서브 화소의 제2 조립 전극과 분리될 수 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다.
100: 표시 장치
110: 기판
111: 버퍼층
112: 게이트 절연층
113: 층간 절연층
114: 제1 패시베이션층
115: 제1 평탄화층
116: 제2 패시베이션층
117: 제3 패시베이션층
118: 제2 평탄화층
120: 조립 전극
122: 제1 조립 전극
123: 제2 조립 전극
122a: 제1 도전층
123b: 제3 도전층
122b: 제1 클래드층
123b: 제2 클래드층
131 ,141: 제1 반도체층
132, 142: 발광층
133, 143: 제2 반도체층
134, 144: 제1 전극
135, 145: 제2 전극
136, 146: 봉지층
150: 연결 전극
150a: 제1 연결층
150b: 제2 연결층
PE: 화소 전극
PE: 제1 부분
PE: 제2 부분
PE: 제3 부분
LS: 차광층
AD: 접착층
CCE: 칩 컨택 전극
T1: 제1 트랜지스터
T2: 제2 트랜지스터
T3: 제3 트랜지스터
Cst: 스토리지 커패시터
LED: 발광 소자
LED1: 제1 발광 소자
LED2: 제2 발광 소자
CCE: 칩 컨택 전극
SL: 스캔 배선
DL: 데이터 배선
VDD: 고전위 전압 배선
VDDA: 보조 고전위 전압 배선
RL: 기준 전압 배선
SP: 서브 화소
SP1: 제1 서브 화소
SP2: 제2 서브 화소
SP3: 제3 서브 화소
PN: 표시 패널
GD: 게이트 구동부
DD: 데이터 구동부
TC: 타이밍 컨트롤러

Claims (17)

  1. 복수의 서브 화소를 포함하는 기판;
    상기 기판 상에서 상기 복수의 서브 화소에 배치된 화소 회로;
    상기 복수의 서브 화소에 배치되고, 상기 화소 회로의 일측에 배치되고, 제1 전극, 반도체층 및 제2 전극을 포함하는 제1 발광 소자;
    상기 복수의 서브 화소에 배치되고, 상기 화소 회로의 타측에 배치되고, 제1 전극, 반도체층 및 제2 전극을 제2 발광 소자; 및
    상기 화소 회로와 전기적으로 연결되고, 상기 제1 발광 소자 및 상기 제2 발광 소자로 연장된 화소 전극을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 발광 소자의 크기는 상기 제2 발광 소자의 크기와 동일하고,
    상기 화소 전극은 상기 제1 발광 소자와 상기 제2 발광 소자 둘 모두와 연결된, 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 발광 소자의 크기는 상기 제2 발광 소자의 크기와 상이하고,
    상기 화소 전극은 상기 제1 발광 소자와 상기 제2 발광 소자 중 하나와 연결된, 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 발광 소자 및 상기 제2 발광 소자의 하부에서 서로 이격되어 배치된 제1 조립 전극 및 제2 조립 전극을 더 포함하고,
    상기 제1 발광 소자의 제1 전극 및 상기 제2 발광 소자의 제1 전극은 상기 제1 조립 전극과 전기적으로 연결되고, 상기 제2 조립 전극과 절연되어 있는, 표시 장치.
  5. 제4 항에 있어서,
    상기 복수의 서브 화소는 제1 열에 배치되는 제1 서브 화소, 제2 열에 배치되는 제2 서브 화소 및 제3 열에 배치되는 제3 서브 화소가 행방향으로 반복되도록 배치되고,
    상기 화소 전극은,
    상기 제1 발광 소자와 상기 제2 발광 소자로 연장된 제1 부분;
    상기 화소 전극이 배치된 상기 서브 화소의 상기 제2 조립 전극과 중첩하도록 배치되는 제2 부분; 및
    상기 제1 부분에서 연장되고, 상기 화소 전극이 배치된 상기 서브 화소와 인접한 열에 배치된 상기 서브 화소의 상기 제2 조립 전극과 중첩하도록 배치되는 제3 부분을 포함하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 화소 전극의 상기 제2 부분 및 상기 제3 부분은 상기 제2 조립 전극과 절연된, 표시 장치.
  7. 제5 항에 있어서,
    상기 제1 서브 화소의 상기 제1 발광 소자와 상기 제2 발광 소자의 크기가 상이하고, 상기 제1 서브 화소의 제1 발광 소자의 크기가 상기 제2 서브 화소의 상기 제1 발광 소자의 크기와 동일한 경우,
    상기 제1 서브 화소의 상기 화소 전극의 상기 제2 부분은 상기 제1 서브 화소의 상기 제2 조립 전극과 전기적으로 연결되고,
    상기 제2 서브 화소의 상기 화소 전극의 상기 제3 부분은 상기 제1 서브 화소의 상기 제2 조립 전극과 전기적으로 연결된, 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 서브 화소의 상기 화소 전극의 상기 제1 부분은 상기 제1 서브 화소의 상기 제1 발광 소자 및 상기 제2 발광 소자 중 상기 제2 발광 소자와만 전기적으로 연결된, 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 서브 화소의 상기 제2 조립 전극은 행 방향으로 인접하는 다른 제1 서브 화소의 상기 제2 조립 전극과 분리된, 표시 장치.
  10. 제5 항에 있어서,
    상기 제1 서브 화소의 상기 제1 발광 소자와 상기 제2 발광 소자의 크기가 상이하고, 상기 제1 서브 화소의 제1 발광 소자의 크기가 상기 제3 서브 화소의 상기 제1 발광 소자의 크기와 동일한 경우,
    상기 제1 서브 화소의 상기 화소 전극의 상기 제3 부분은 상기 제3 서브 화소의 상기 제2 조립 전극과 전기적으로 연결되고,
    상기 제3 서브 화소의 상기 화소 전극의 상기 제2 부분은 상기 제3 서브 화소의 상기 제2 조립 전극과 전기적으로 연결된, 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 서브 화소의 상기 화소 전극의 상기 제1 부분은 상기 제1 서브 화소의 상기 제1 발광 소자 및 상기 제2 발광 소자 중 상기 제2 발광 소자와만 전기적으로 연결된, 표시 장치.
  12. 제10 항에 있어서,
    상기 제3 서브 화소의 상기 제2 조립 전극은 행 방향으로 인접하는 다른 제3 서브 화소의 상기 제2 조립 전극과 분리된, 표시 장치.
  13. 제5 항에 있어서,
    상기 제2 서브 화소의 상기 제1 발광 소자와 상기 제2 발광 소자의 크기가 상이하고, 상기 제2 서브 화소의 제1 발광 소자의 크기가 상기 제3 서브 화소의 상기 제1 발광 소자의 크기와 동일한 경우,
    상기 제2 서브 화소의 상기 화소 전극의 상기 제2 부분은 상기 제2 서브 화소의 상기 제2 조립 전극과 전기적으로 연결되고,
    상기 제3 서브 화소의 상기 화소 전극의 상기 제3 부분은 상기 제2 서브 화소의 상기 제2 조립 전극과 전기적으로 연결된, 표시 장치.
  14. 제13항에 있어서,
    상기 제2 서브 화소의 상기 제2 조립 전극은 행 방향으로 인접하는 다른 제2 서브 화소의 상기 제2 조립 전극과 분리된, 표시 장치.
  15. 제10항에 있어서,
    상기 발광 소자에 중첩하는 영역에서 상기 제1 상부 조립 전극과 상기 제2 상부 조립 전극 사이의 간격 및 상기 제1 하부 조립 전극과 상기 제2 하부 조립 전극 사이의 간격은 최소 값을 갖는, 표시 장치.
  16. 제5항에 있어서,
    상기 복수의 서브 화소 중 하나의 서브 화소의 상기 화소 회로가 불량인 경우,
    상기 하나의 서브 화소의 상기 화소 전극의 상기 제2 부분은 상기 제2 조립 전극과 전기적으로 연결되고,
    상기 하나의 서브 화소와 열 방향으로 이웃하는 다른 하나의 서브 화소의 상기 화소 전극의 상기 제2 부분은 상기 제2 조립 전극과 전기적으로 연결된, 표시 장치.
  17. 제5항에 있어서,
    상기 복수의 서브 화소 중 하나의 서브 화소 및 다른 하나의 서브 화소의 상기 제2 조립 전극은 열 방향으로 인접하는 다른 서브 화소의 상기 제2 조립 전극과 분리된, 표시 장치.

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