KR20240066102A

KR20240066102A - 홀 소자, 홀 센서, 및 홀 소자의 제조 방법

Info

Publication number: KR20240066102A
Application number: KR1020230149899A
Authority: KR
Inventors: 겐고 핫또리
Original assignee: 아사히 가세이 일렉트로닉스 가부시끼가이샤
Priority date: 2022-11-07
Filing date: 2023-11-02
Publication date: 2024-05-14

Abstract

본 발명의 과제는 SN비를 향상시킨다.
홀 소자(1)는 기판(2), 기판 위에서 2차원 전자 가스막을 형성하는 활성층(32), 활성층의 하측 및 상측에 각각 적층되는 제1 및 제2 버퍼층(31, 33)을 포함하는 적층체(3), 적층체 위에 형성된 절연막(4), 절연막에 마련된 콘택트 홀(4a 내지 4d)을 통해 활성층에 각각 접속하는 전극(6a 내지 6d)을 구비하고, 전극은 X축 방향에 대향하는 전극(6a, 6b)과 Y축 방향에 대향하는 전극(6c, 6d)을 포함하고, 2개의 전극(6a, 6b)이 활성층에 접속하는 접촉 영역(3a, 3b)의 이격 거리, 그들이 대향하는 폭, 및 그들 사이의 영역의 Y축 방향으로의 확산으로부터 정해지는 형상 인자와, 2개의 전극(6c, 6d)을 활성층에 접속하는 접촉 영역(3c, 3d)의 이격 거리, 그들이 대향하는 폭, 및 그들 사이의 영역의 X축 방향으로의 확산으로부터 정해지는 형상 인자의 비가, 활성층에 있어서의 X축 및 Y축 방향의 각각에 관한 이동도의 차에 따라서 정해진다.

Description

홀 소자, 홀 센서, 및 홀 소자의 제조 방법{HALL DEVICE, HALL SENSOR, AND HALL DEVICE MANUFACTURING METHOD}

본 발명은, 홀 소자, 홀 센서, 및 홀 소자의 제조 방법에 관한 것이다.

자기 센서의 1종인 홀 소자로서, 2차원 전자 가스막을 형성하는 활성층을 채용함으로써 구동 전압에 대하여 생성되는 출력 전압의 비율, 즉 감도를 향상시키고, 활성층을 포함하는 적층체 위에 절연막을 통해 전극(UP)을 마련함으로써 저노이즈화되고, 그에 의해 SN비의 향상을 도모한 2차원 전자 가스막-UP형의 홀 소자가 생각된다. 이러한, UP형의 홀 소자는, 예를 들어 특허문헌 1에 개시되어 있다.

일본 특허 공개 제2018-160631호 공보

본 발명의 제1 양태에 있어서는, 기판과, 상기 기판 상에서 2차원 전자 가스막을 형성하는 활성층과, 해당 활성층에 대하여 각각 하측 및 상측에 적층되는 제1 버퍼층 및 제2 버퍼층을 포함하는 적층체와, 상기 적층체 위에 형성된 절연막과, 상기 절연막에 마련된 개구를 통해 상기 활성층에 각각 접속하는 4개의 전극이고, 2차원 면 내의 제1 방향에 대향하는 2개의 제1 전극과 상기 제1 방향에 교차하는 제2 방향에 대향하는 2개의 제2 전극을 포함하는, 4개의 전극을 구비하고, 상기 절연막에 마련된 개구 중, 상기 2개의 제1 전극을 상기 활성층에 접속하는 2개의 제1 개구의 이격 거리(Lin), 상기 2개의 제1 개구가 대향하는 폭(Win), 및 상기 2개의 제1 개구 사이의 영역의 상기 제2 방향으로의 확산으로부터 정해지는 제1 형상 인자(Gin)와, 상기 2개의 제2 전극을 상기 활성층에 접속하는 2개의 제2 개구의 이격 거리(Lout), 상기 2개의 제2 개구가 대향하는 폭(Wout), 및 상기 2개의 제2 개구 사이의 영역의 상기 제1 방향으로의 확산으로부터 정해지는 제2 형상 인자(Gout)의 비(Gin/Gout)가, 상기 활성층에 있어서의 상기 제1 방향 및 상기 제2 방향의 각각에 관한 이동도의 차에 따라서 정해지는, 홀 소자가 제공된다.

본 발명의 제2 양태에 있어서는, 제1 양태의 홀 소자를 구비하고, 상기 홀 소자의 상기 활성층에 들어가는 자장의 강도를 검출하는 홀 센서가 제공된다.

본 발명의 제3 양태에 있어서는, 기판 위에, 2차원 전자 가스막을 형성하는 활성층과, 해당 활성층에 대하여 각각 하측 및 상측에 적층되는 제1 버퍼층 및 제2 버퍼층을 포함하는 적층체를 형성하는 단계와, 상기 적층체 위에 절연막을 형성하는 단계와, 상기 절연막에 개구를 형성하는 단계와, 상기 절연막에 마련된 개구를 통해 상기 활성층에 각각 접속하는 4개의 전극이고, 2차원 면 내의 제1 방향에 대향하는 2개의 제1 전극과 상기 제1 방향에 교차하는 제2 방향에 대향하는 2개의 제2 전극을 포함하는, 4개의 전극을 형성하는 단계를 구비하고, 상기 절연막에 마련된 개구 중, 상기 2개의 제1 전극을 상기 활성층에 접속하는 2개의 제1 개구의 이격 거리(Lin), 상기 2개의 제1 개구가 대향하는 폭(Win), 및 상기 2개의 제1 개구 사이의 영역의 상기 제2 방향으로의 확산으로부터 정해지는 제1 형상 인자(Gin)와, 상기 2개의 제2 전극을 상기 활성층에 접속하는 2개의 제2 개구의 이격 거리(Lout), 상기 2개의 제2 개구가 대향하는 폭(Wout), 및 상기 2개의 제2 개구 사이의 영역의 상기 제1 방향으로의 확산으로부터 정해지는 제2 형상 인자(Gout)의 비(Gin/Gout)가, 상기 활성층에 있어서의 상기 제1 방향 및 상기 제2 방향의 각각에 관한 이동도의 차에 따라서 정해지는, 홀 소자의 제조 방법이 제공된다.

또한, 상기의 발명의 내용은, 본 발명의 특징의 모두를 열거한 것은 아니다. 또한, 이들의 특징군의 서브 콤비네이션도 또한, 발명이 될 수 있다.

도 1a는 본 실시 형태에 관한 홀 소자의 전체 구성을 도시하는 사시도이다.
도 1b는 홀 소자의 분해 구성을 도시하는 사시도이다.
도 1c는 홀 소자의 상면 구성을 도시하는 상면도이다.
도 1d는 도 1c에 있어서의 기준선 DD에 관한 XZ 단면 상에서의 홀 소자의 내부 구성을 도시한다.
도 2a는 본 실시 형태에 관한 홀 소자를 구비하는 홀 센서의 전체 구성을 도시하는 상면도이다.
도 2b는 도 2a의 기준선 BB에 관한 단면 상에서의 홀 센서의 내부 구성을 도시한다.
도 3은 본 실시 형태에 관한 홀 소자의 제조 플로를 도시한다.
도 4a는 홀 소자의 제조 플로의 기판 준비 공정에 있어서의 소자의 상태를 도시한다.
도 4b는 홀 소자의 제조 플로의 적층체 형성 공정에 있어서의 소자의 상태를 도시한다.
도 4c는 홀 소자의 제조 플로의 개구 형성 공정에 있어서의 소자의 상태를 도시한다.
도 4d는 홀 소자의 제조 플로의 유전체막 형성 공정에 있어서의 소자의 상태를 도시한다.
도 4e는 홀 소자의 제조 플로의 유전체막의 에칭 공정에 있어서의 소자의 상태를 도시한다.
도 4f는 홀 소자의 제조 플로의 적층체의 에칭 공정에 있어서의 소자의 상태를 도시한다.
도 4g는 홀 소자의 제조 플로의 보호막 형성 공정에 있어서의 소자의 상태를 도시한다.
도 4h는 홀 소자의 제조 플로의 콘택트 홀 형성 공정에 있어서의 소자의 상태를 도시한다.
도 4i는 홀 소자의 제조 플로의 전극 형성 공정에 있어서의 소자의 상태를 도시한다.
도 5는 인듐비소(InAs) 결정의 이방성을 도시한다.
도 6은 활성층의 상면의 상태, 의사 GC 형상 및 그 사이즈 파라미터를 도시한다.
도 7a는 형상 인자비의 변화의 일례를 도시한다.
도 7b는 형상 인자비의 변화의 다른 예를 도시한다.
도 8a는 형상 인자비에 대한 정전압 감도의 이방성의 시뮬레이션 결과 및 측정 결과를 도시한다.
도 8b는 정전압 감도의 이방성의 시뮬레이션에서 사용한 콘택트 홀(접촉 영역)의 패턴을 도시한다.
도 8c는 시뮬레이션에서 사용한 파라미터의 수치 범위를 도시한다.
도 9는 실시예 및 비교예에 관한 홀 소자에 있어서의 감도의 이방성의 측정 결과를 도시한다.
도 10은 홀 소자의 감도의 이방성의 시뮬레이션 결과를 도시한다.

이하, 발명의 실시 형태를 통하여 본 발명을 설명하지만, 이하의 실시 형태는 특허 청구 범위에 관한 발명을 한정하는 것은 아니다. 또한, 실시 형태 중에서 설명되어 있는 특징의 조합 모두가 발명의 해결 수단에 필수적인 것은 아니다.

도 1a 내지 도 1d에, 본 실시 형태에 관한 홀 소자(1)의 구성을 도시한다. 여기서, 도 1a는 홀 소자(1)의 전체 구성을 도시하는 사시도이고, 도 1b는 홀 소자(1)의 분해 구성을 도시하는 사시도이고, 도 1c는 홀 소자(1)의 상면 구성을 도시하는 상면도이고, 도 1d는, 도 1c에 있어서의 기준선 DD(즉, 대향하는 전극(6a, 6b)의 중심을 연결하는 기준선)에 관한 XZ 단면 상에서의 홀 소자(1)의 내부 구성을 도시한다. 홀 소자(1)는 대향하는 전극, 예를 들어 전극(6a, 6b) 사이에 구동 전압을 인가하여 소자 본체에 전류를 흘릴 때, 다른 대향하는 전극, 즉 전극(6c, 6d) 사이에 발생하는 홀 기전력을 검출함으로써, 전극(6a, 6b)의 대향 방향 및 전극(6c, 6d)의 대향 방향의 각각에 직교하는 방향에 관한 자장 강도를 검출하는 소자이다.

여기서, 홀 소자에 있어서, 활성층의 재료로서 인듐비소(InAs)를 사용함으로써 초고 이동도를 갖는 2차원 전자 가스막(초고 이동도막이라고도 칭함)을 형성할 수 있다. 그러나, 초고 이동도막은, 그 결정 구조에 의해 2차원 면 내의 1축 방향으로 성장하고, 이것에 교차하는 축방향에 입계가 발생함으로써, 2개의 축방향에서 다른 이동도를 나타내고, 이에 수반하여 감도의 이방성이 발생하여 노이즈의 원인이 되는 것이 예상된다. 홀 소자(1)는 기판(2), 적층체(3), 절연막(4), 복수의 전극(6a 내지 6d)을 구비한다.

기판(2)은 소자 본체인 적층체(3)를 형성하기 위한 기재이고, 예를 들어 갈륨비소(GaAs)와 같은 화합물 반도체를 포함하는 반도체 기판을 채용할 수 있다. 기판(2)은 상면에서 볼 때의 정사각 형상 또는 대략 정사각 형상을 갖는다. 또한, 후술하는 전극(6a, 6b)이 대향하여 배치되는 기판(2) 위의 대각선 방향을 X축 방향으로 하고, 이것에 교차(본 실시 형태에서는 직교)하는 방향이고, 후술하는 전극(6c, 6d)이 대향하여 배치되는 기판(2) 위의 다른 대각선 방향을 Y축 방향으로 하고, 이들의 X축 및 Y축 방향에 직교하는 기판(2)의 두께 방향을 Z축 방향으로 한다.

적층체(3)는 기판(2) 위에 지지되는 소자 본체이다. 적층체(3)는 기판(2)보다 어느 정도 작은 상면에서 볼 때의 정사각 형상 또는 대략 정사각 형상을 갖는다. 후술하는 바와 같이 전극(6a 내지 6d)을 적층체(3) 위에 배치함으로써, 기판(2)의 상면의 거의 전역에 적층체(3)(활성층(32))를 확산할 수 있고, 그에 의해 전류 집중이 완화되어 저노이즈화를 도모할 수 있다. 적층체(3)는 활성층(32), 제1 버퍼층(31) 및 제2 버퍼층(33)을 포함한다.

활성층(감자면이라고도 칭함)(32)은 홀 기전력을 생성하는 층이고, 예를 들어 인듐비소(InAs)와 같은 화합물 반도체를 포함하여 막 두께 15㎚로 제막된다. 활성층(32)은 상대적으로 낮은 에너지 전도대를 갖는다. 활성층(32)의 상면 위에 있어서, 후술하는 절연막(4)의 콘택트 홀(4a 내지 4d)의 내측에 위치하고, 그들과 동일 형상(또는 상사하는 형상)의 영역을 접촉 영역(3a 내지 3d)이라고 칭한다. 접촉 영역(3a 내지 3d)에 있어서, 전극(6a 내지 6d)이 활성층(32)에 접속된다. 또한, 접촉 영역(3a 내지 3d)의 상면에서 볼 때의 형상(본 예에 있어서는 삼각 형상)에 있어서의 적어도 하나의 모서리를 둥글게 함으로써, 접촉 영역(3a 내지 3d)에 있어서 전극(6a 내지 6d) 및 활성층(32)의 사이에 흐르는 전류가 영역 단부에 집중되는 것을 완화할 수 있다.

제1 버퍼층(31) 및 제2 버퍼층(33)은 기판(2)과 활성층(32) 사이의 격자 부정합을 완화하기 위한 층이고, 예를 들어 InAs에 가까운 격자 상수를 갖는 AlGaAsSb와 같은 화합물 반도체를 포함하여 각각 막 두께 600㎚ 및 35㎚로 제막된다. 제1 버퍼층(31) 및 제2 버퍼층(33)은 상대적으로 높은, 예를 들어 활성층(32)보다 1.3eV 정도 높은 에너지 전도대를 갖는다.

기판(2) 위에서, 제1 버퍼층(31) 및 제2 버퍼층(33)을 활성층(32)에 대하여 각각 하측 및 상측에 적층함으로써(이러한 적층 구조의 적층체(3)를 초고 이동도막이라고 칭함), 활성층(32)은 전자가 불순물 확산되지 않고, 예를 들어 20000㎠/Vs 이상의 고이동도를 갖는 2차원 전자 가스막을 형성한다. 또한, 제2 버퍼층(33)에 콘택트 홀(4a 내지 4d)을 형성하기 위한 개구가 마련된다.

또한, 제1 버퍼층(31) 및 제2 버퍼층(33)은 동일한 재료에 한정되지 않고, 다른 재료를 사용하여 형성해도 된다. 또한, 제1 버퍼층(31) 아래에 GaAs를 포함하는 막 두께 150㎚의 버퍼층, 제2 버퍼층(33) 위에 갈륨비소 안티모니드(GaAsSb)를 포함하는 막 두께 10㎚의 버퍼층을 마련해도 된다. 또한, 활성층(32)을 제조 프로세스에 의한 대미지로부터 보호하도록, 제2 버퍼층(33) 위에, 예를 들어 GaAs를 포함하는 캡층을 마련해도 된다.

절연막(4)은 적층체(3) 위에 형성되어, 특히 활성층(32)을 절연하고 또한 부식으로부터 보호하기 위한 막체이고, 1종 이상의 유전체를 포함한다. 절연막(4)은 산화실리콘(SiO) 및 질화실리콘(SiN) 중 적어도 하나를 포함해도 된다. 또한, 저유전율막(low-k막), 예를 들어 불화실리케이트 유리(FSG), 파릴렌, 탄소 도프 SiO(SiOC), 불화탄화수소, 테플론(등록 상표), 메틸실세스퀴옥산(MSQ), 하이드로겐실세스퀴옥산(HSQ), 폴리이미드, 방향족 탄화수소 폴리머(SiLK), 폴리아릴렌에테르(PAE), 불화아몰퍼스카본, 포러스 실리카 등 중 적어도 하나를 포함해도 된다.

절연막(4)은, 일례로서 적층체(3)와 동일한 형상 및 동일한 크기를 갖고, 절연막(4)의 4개의 모서리부 근방에 Z축 방향으로 관통하고, 또한 제2 버퍼층(33)의 개구를 통해 활성층(32)의 상면에 도달하는 콘택트 홀(4a 내지 4d)이 형성되어 있다. 콘택트 홀(4a 내지 4d)은 일례로서 상면에서 볼 때의 직각 삼각 형상을 갖고, 그 2개의 빗변이 이루는 정점을 절연막(4)의 모서리부를 향해, 2개의 빗변을 각각 절연막(4)의 2개의 변부와 평행하게 배열되고, 저변을 대향하는 절연막(4)의 모서리부를 향하여 배치된다.

여기서, 콘택트 홀(4a 내지 4d)의 형상은, 상면에서 볼 때의 직각 삼각 형상에 한정되지 않고, 삼각형, 사분원, 부채형, 사분 타원 등, 대향하는 콘택트 홀(4a, 4b 또는 4c, 4d)을 연결하는 중심선(활성층(32)의 대각선)에 대하여 대칭인 형상이어도 된다. 여기서, 삼각형의 저변 등, 패턴의 한 변을 대향하는 개구를 향하여 배치된다. 그에 의해, 대향하는 콘택트 홀(4a, 4b)의 각각의 한 변이, 그들 사이에 전류가 집중되는 직사각형 영역을 형성한다. 대향하는 한 변은, 외향으로(근접하는 활성층(32)의 모서리부를 향하여) 만곡 또는 굴곡되어도 된다.

본 실시 형태에 있어서는, 절연막(4)은 유전체막(41) 및 보호막(42)을 포함한다. 유전체막(하드 마스크라고도 칭함)(41)은 적층체(3)의 전체 상면 및 제2 버퍼층(32)의 개구 내에 부분적으로 배치되고, 상술한 콘택트 홀(4a 내지 4d)이 형성된다. 보호막(42)은 유전체막(41)의 상면 위에 성막된다. 절연막(4)의 막 두께는 135㎚ 이상, 바람직하게는 270㎚ 이상, 보다 바람직하게는 540㎚ 이상이다. 유전체막(41)은 예를 들어 SiO, 보호막(42)은 예를 들어 SiN을 사용하여 각각 형성해도 된다.

복수의 전극(6a 내지 6d)은 활성층(32)에 구동 전압(또는 구동 전류)을 인가하기 위한 1축 방향에 대향하는 2개의 전극 및 활성층(32)에 있어서 발생하는 홀 기전력(홀 출력이라고 칭함)을 검출하기 위한 1축 방향에 교차하는 방향에 대향하는 2개의 전극을 포함한다. 본 실시 형태에서는, X축 방향에 대향하는 2개의 전극(6a, 6b) 및 Y축 방향에 대향하는 2개의 전극(6c, 6d)을 포함한다. 또한, 홀 소자(1)의 기능을 설명함에 있어서, 2개의 전극(6a, 6b)을 입력용(in)의 전극, 2개의 전극(6c, 6d)을 출력용(out)의 전극으로 하지만, 2개의 전극(6a, 6b)은 출력용의 전극으로서, 2개의 전극(6c, 6d)은 입력용의 전극으로서도 기능하고, 홀 소자(1)를 주기적으로 입력용의 전극과 출력용의 전극을 전환하여 스피닝 커런트법과 같은 초핑 동작을 할 수도 있다. 복수의 전극(6a 내지 6d)은 금, 티타늄과 같은 금속, 폴리실리콘과 같은 도전성 재료를 사용하여 형성된다.

복수의 전극(6a 내지 6d)은, 일례로서 상면에서 볼 때의 정사각 형상 또는 대략 정사각 형상을 갖고, 절연막(4) 위의 4개의 모서리부 근방에 배치되고, 각각 콘택트 홀(4a 내지 4d)을 통해 활성층(32)의 4개의 모서리부 근방에 전기적으로 접속된다. 각 전극, 예를 들어 전극(6a)은 상면에서 보아, -X측의 모서리부(-X 모서리부)를 절연막(4)의 -X측의 모서리부 및 콘택트 홀(4a)(또는 접촉 영역(3a))의 정점의 사이 또는 콘택트 홀(4a)의 정점 위에 위치하고, 그 -X 모서리부를 이루는 2개의 변부를 절연막(4)의 2개의 변부 및 콘택트 홀(4a)(또는 접촉 영역(3a))의 2개의 빗변의 사이에 평행하게 배열되고 또는 콘택트 홀(4a)의 2개의 빗변에 겹치고, 그 -X 모서리부에 대향하는 +X 모서리부를 대향하는 전극(6b)을 향하여 배치된다. 이에 의해, 전극(6a)의 -X 모서리부가 콘택트 홀(4a)의 바로 위에 배치되고, +X 모서리부측의 연장 설치 부분(6a1)이, 콘택트 홀(4a) 위로부터 전극(6a)에 대향하는 전극(6b)을 향하여 절연막(4) 위로 연장 설치되고, 또한 전극(6a)이 절연막(4)에 마련된 콘택트 홀(4a)을 통해 활성층(32)의 -X측에 접속된다.

또한, 전극(6a 내지 6d)의 형상은, 공통된 형상에 한정되지 않고, 입력용의 전극과 출력용의 전극이 다른 형상으로 되어 있어도 된다. 또한, 전극(6a 내지 6d)은 절연막(4) 위에 배치하는 것에 한정되지 않고, 절연막(4) 위(즉, 콘택트 홀(4a 내지 4d))로부터 기판(2) 위에 외향으로 연장 설치되어도 된다.

도 2a 및 도 2b에, 본 실시 형태에 관한 홀 소자(1)를 구비하는 홀 센서(10)의 구성을 도시한다. 여기서, 도 2a는 홀 센서(10)의 전체 구성을 상면에서 보아, 단 몰드 부재(19)를 투과하여 도시한다. 도 2b는 도 2a의 기준선 BB에 관한 단면 상에서의 홀 센서(10)의 내부 구성을 도시한다. 홀 센서(10)는 홀 소자(1), 보호층(9), 리드 단자(12a 내지 12d), 본딩 와이어(13a 내지 13d) 및 몰드 부재(19)를 구비한다. 본 실시 형태의 홀 센서(10)는, 일례로서, 도면 좌우 방향으로 연장되는 입방체 형상을 갖는다.

홀 소자(1)는 상술한 바와 같이 구성된다. 홀 소자(1)는 센서 본체의 중앙에 배치된다.

보호층(9)은 홀 소자(1)의 하면에 마련되어 소자 본체를 보호하는 막체이다. 보호층(9)은, 은 페이스트와 같은 도전성 수지 등의 도체, 에폭시계의 열경화형 수지 및 이산화실리콘(SiO₂)을 포함하는 절연 페이스트, SiN, SiO₂ 등의 절연체, 또는 실리콘(Si) 기판, 게르마늄(Ge) 기판 등, 또는 그들의 접합과 같은 반도체를 사용하여 형성할 수 있다.

리드 단자(12a 내지 12d)는 외부 회로로부터 홀 소자(1)에 구동 전압을 입력하고, 홀 소자(1)로부터의 홀 기전력을 외부 회로에 출력하기 위한 인터페이스이다. 리드 단자(12a 내지 12d)는 구리와 같은 금속을 사용하여 직사각형 판상으로 형성되고, 상면에서 보아 센서 본체의 네 구석에 배치된다. 또한, 리드 단자(12a 내지 12d)는, 각각의 하면에 예를 들어 주석(Sn)을 포함하는 외장 도금층(14a, 14c)이 마련된다.

본딩 와이어(13a 내지 13d)는, 홀 소자(1)의 전극(6a 내지 6d)을 각각 리드 단자(12a 내지 12d)의 상면에 접속하는 부재이다. 본딩 와이어(13a 내지 13d)는, 예를 들어 금 와이어와 같은 도전성 재료를 사용하여 형성된다. 본딩 와이어(13a 내지 13d) 및 리드 단자(12a 내지 12d)를 통해, 홀 소자(1)를 외부 회로에 전기적으로 접속할 수 있다.

몰드 부재(19)는 홀 소자(1), 리드 단자(12a 내지 12d), 및 본딩 와이어(13a 내지 13d)를 밀봉하여, 패키징하는 부재이다. 몰드 부재(19)는 에폭시계의 열경화형 수지와 같은 리플로우 시의 고열에 견딜 수 있는 수지 재료를 사용하여, 홀 소자(1) 등의 상면측을 덮어 입방체 형상으로 성형된다.

홀 센서(10)는 리드 단자(12a, 12b)를 통해 홀 소자(1)의 전극(6a, 6b)에 구동 전압을 입력하여 리드 단자(12c, 12d)를 통해 홀 소자(1)의 전극(6c, 6d) 사이에 발생하는 홀 기전력을 검출함과 함께, 리드 단자(12c, 12d)를 통해 홀 소자(1)의 전극(6c, 6d)에 구동 전압을 입력하여 리드 단자(12a, 12b)를 통해 홀 소자(1)의 전극(6a, 6b) 사이에 발생하는 홀 기전력을 검출함으로써, 홀 소자(1)의 활성층(32)에 들어가는 자장의 강도를 검출한다. 여기서, 구동 전압을 인가하는 방향(구동 방향과 칭함)을 전극(6a)으로부터 전극(6b)으로, 전극(6c)으로부터 전극(6d)으로 전극(6b)으로부터 전극(6a)으로, 전극(6d)으로부터 전극(6c)으로 주기적으로 절환함으로써(소위, 초핑 동작), 홀 출력을 고주파 변조하고, 노이즈 혹은 오프셋 성분을 필터링하여 SN비를 향상시킬 수 있다.

도 3에, 본 실시 형태에 관한 홀 소자(1)의 제조 플로를 도시한다.

스텝 S1에서는, 도 4a에 도시하는 바와 같이, 개편화된 기판(2)을 준비한다.

스텝 S2에서는, 도 4b에 도시하는 바와 같이, 기판(2) 위에 적층체(3)를 형성한다. 유기 금속 기상 성장(MOCVD)법 및 분자선 에피택시(MBE)법에 의해 화합물 반도체를 에피택셜 성장시킴으로써, 기판(2) 위에 차례로 제1 버퍼층(31), 활성층(32) 및 제2 버퍼층(33)을 적층한다. 그들의 반도체 재료, 막 두께 등의 제조 조건은, 상술한 바와 같다.

스텝 S3에서는, 도 4c에 도시하는 바와 같이, 적층체(3)에 개구를 형성한다. 여기서, 이온 밀링에 의해, 상면에서 보아 적층체(3)의 4개의 모서리부 근방에, 제2 버퍼층(33)을 관통하고, 활성층(32)의 일부에까지 도달하는 개구가 각각 형성된다.

스텝 S4에서는, 도 4d에 도시하는 바와 같이, 적층체(3) 위에 유전체막(하드마스크)(41)을 형성한다. 플라스마 화학 기상 성막(플라스마 CVD)법에 의해 1종 이상의 유전체를 포함하여 제막한다. 플라스마 CVD법에서는, 예를 들어 400㎑의 고주파를 인가하여 원료 가스 및 캐리어 가스를 플라스마화한다. 유전체막(41)의 재료, 막 두께 등의 제조 조건은, 상술한 바와 같다. 이에 의해, 적층체(3) 위에 유전체막(41)이 제막됨과 함께 제2 버퍼층(33)의 개구 내에 막 재료가 충전된다.

스텝 S5에서는, 도 4e에 도시하는 바와 같이, 유전체막(41)을 에칭한다. 여기서, 유전체막(41) 위에 레지스트 마스크를 형성하고, 건식 에칭에 의해 상면에서 보아 유전체막(41)의 외연을 제거한다.

스텝 S6에서는, 도 4f에 도시하는 바와 같이, 적층체(3)를 에칭한다. 여기서, 유전체막(41)을 하드 마스크로서 사용하여 이온 밀링에 의해, 상면에서 보아 적층체(3)의 외연을 제거하여, 기판(2) 위에 적층체(3) 및 유전체막(41)의 단차(메사)를 형성한다.

스텝 S7에서는, 도 4g에 도시하는 바와 같이, 기판(2) 및 유전체막(41) 위에 보호막(42)을 형성한다. 플라스마 화학 기상 성막(플라스마 CVD)법에 의해 1종 이상의 유전체를 포함하여 제막한다. 플라스마 CVD법에서는, 예를 들어 400㎑의 고주파를 인가하여 원료 가스 및 캐리어 가스를 플라스마화한다. 보호막(42)의 재료, 막 두께 등의 제조 조건은, 상술한 바와 같다. 이에 의해, 유전체막(41) 및 보호막(42)을 포함하는 절연막(4)이 적층체(3) 위에 형성된다.

스텝 S8에서는, 도 4h에 도시하는 바와 같이, 유전체막(41) 및 보호막(42)(즉, 절연막(4))의 네 구석 근방에 각각 콘택트 홀(4a 내지 4d)을 형성한다. 여기서, 상면에서 보아, 보호막(42)의 상면의 네 구석의 각각에 콘택트 홀(4a 내지 4d)과 동일한 크기 및 형상의 개구를 갖는 평면 패턴을 마련하고, 이를 마스크로서 사용하여 유전체막(41) 및 보호막(42)을 건식 에칭한다. 그에 의해, 유전체막(41) 및 보호막(42)의 네 구석 근방에 제2 버퍼층(33)의 개구를 통해 활성층(32)에 도달하는 4개의 상면에서 볼 때의 삼각 형상의 콘택트 홀(4a 내지 4d)이 형성된다. 이에 아울러, 보호막(42)의 외연을 제거한다.

스텝 S9에서는, 도 4i에 도시하는 바와 같이, 보호막(42)의 상면의 네 구석 근방에 각각 전극(6a 내지 6d)을 형성한다. 여기서, 도금법, 증착, 스퍼터링 등에 의해 도전성 재료를 콘택트 홀(4a 내지 4d) 내에 충전함과 함께 보호막(42)의 상면 위에 패턴을 형성함으로써, 콘택트 홀(4a 내지 4d)을 통해 활성층(32)에 각각 접속하는 전극(6a 내지 6d)을 형성할 수 있다. 또한, 전극(6a, 6b)은 X축 방향에 대향하고, 전극(6c, 6d)은 X축 방향에 대향한다. 전극(6a 내지 6d)의 재료, 형상, 크기 등의 제조 조건에 대해서는 상술한 바와 같다. 이에 의해, 홀 소자(1)의 제조가 완료된다.

도 5에, InAs를 사용하여 형성된 활성층(32)의 결정 구조를 도시한다. InAs는, 결정 구조의 이방성에 의해 특정한 방향으로 에피택셜 성장한다. 그 때문에, InAs의 결정은, 그 특정 방향(도면 중의 흰색 화살표 방향)에는 입계가 나타나기 어렵고, 직교하는 방향(도면 중의 검은색 화살표의 방향)에 많은 입계가 나타난다. 결정 중을 이동하는 캐리어가 결정립계에서 산란됨으로써, 활성층(32)의 이동도는, 특정 방향에 대하여 상대적으로 크고 또한 직교하는 방향(직교 방향)에 대하여 상대적으로 작아지고, 그에 의해 이동도의 이방성이 발생한다.

일례로서, GaAs 기판(기판(2)) 위에 MBE법에 의해 차례로, 막 두께 530㎚의 AlGaAsSb 버퍼층(제1 버퍼층(31)), 막 두께 52㎚의 InAs 활성층(활성층(32)), 막 두께 53㎚의 AlGaAsSb 버퍼층(제2 버퍼층(33)), 및 막 두께 7㎚의 GaAs 캡층을 적층하여 홀 소자(1)를 제조하고, 샘플수 약 2000의 홀 소자(1)의 각각에 대하여 특정 방향 및 직교 방향의 이동도를 측정하였다. 특정 방향의 이동도의 평균값 21413.5㎠/Vs에 대하여 직교 방향의 이동도의 평균값 20860.3㎠/Vs이고, 이동도의 이방성은 2.6％였다. 이와 같이, InAs의 경우, 이동도의 이방성은 전형적으로 ~ 2％이다.

본 실시 형태에 관한 홀 소자(1)에 있어서, 예를 들어 상기의 특정 방향을 X축 방향, 직교하는 방향을 Y축 방향에 일치하도록 활성층(32)의 결정 방위를 정한다. 전극(6a 내지 6d)(콘택트 홀(4a 내지 4d) 또는 접촉 영역(3a 내지 3d))의 배치 및 형상을 X축 방향 및 Y축 방향에 대하여 대칭으로 설계하면, 이동도의 이방성에 의해, 입력용의 전극(6a, 6b)에 구동 전압을 입력하여 출력용의 전극(6c, 6d)으로부터 홀 기전력을 검출할 때의 감도(in 방향의 감도라고도 칭함)와 반대로 출력용의 전극(6c, 6d)에 구동 전압을 입력하여 입력용의 전극(6a, 6b)으로부터 홀 기전력을 검출할 때의 감도(out 방향의 감도라고 칭함) 사이에 이방성이 발생한다. 또한, 감도는 구동 전압에 대한 홀 기전력의 비이고, 활성층(32) 내에서의 캐리어의 이동도에 비례한다. 이 감도의 이방성은 초핑 동작에 있어서 홀 출력(홀 기전력)을 처리하는 경우에 노이즈의 원인이 될 수 있다.

활성층(32)의 이동도의 이방성에 수반하는 in 방향 및 out 방향의 사이의 감도의 이방성은, 예를 들어 소자 본체(즉, 활성층(32))가 상면에서 볼 때의 그릭 크로스(GC) 형상인 경우와 같이 활성층(32) 내를 흐르는 전류의 경로의 폭이 전극의 이격 방향에 걸쳐서 거의 일정한 경우, 전류 경로의 길이 및 폭, 즉 전극(6a 내지 6d)과 활성층(32)이 접촉되는 접촉 영역(3a 내지 3d)(콘택트 홀(4a 내지 4d)의 내측의 영역)의 이격 거리 및 대향 폭을 조정함으로써 상쇄 또는 억제할 수 있다. 또한, 접촉 영역(3a 내지 3d)의 이격 거리는 그들의 중심간 거리로 대용해도 된다. 대향 폭은, 서로 대향하는 전극(6a, 6b 또는 6c, 6d)이 활성층(32)과 접촉되는 접촉 영역(3a, 3b 또는 3c, 3d)(또는 콘택트 홀(4a, 4b 또는 4c, 4d))의 서로 대향하는 한 변의 폭이고, 2개의 전극(6a, 6b 또는 6c, 6d)이 대향하는 방향에 대하여 직교하는 방향에 관한 폭이어도 된다.

예를 들어, in 방향의 감도가 out 방향의 감도보다 큰 경우, in 방향의 2개의 전극(6a, 6b)이 활성층(32)과 접촉되는 접촉 영역(3a, 3b)의 이격 거리를 상대적으로 크게(및/또는 대향 폭을 작게), out 방향의 2개의 전극(6c, 6d)이 활성층(32)과 접촉되는 접촉 영역(3c, 3d)의 이격 거리를 상대적으로 작게(및/또는 대향 폭을 크게) 정함으로써, 감도의 이방성을 상쇄 또는 억제할 수 있다.

본 실시 형태에 관한 홀 소자(1)에서는, 활성층(32)은 상면에서 볼 때의 정사각 형상 또는 대략 정사각 형상을 갖고, 그 네 구석 근방에 전극(6a 내지 6d)과 접촉되는 접촉 영역(3a 내지 3d)이 배치되어 있다. 따라서, 전극(6a, 6b) 사이의 전류 경로의 폭은 그들의 이격 방향에 걸쳐서 일정하지 않고, 전류는, 예를 들어 접촉 영역(3a, 3b)의 한쪽으로부터 유출되어 역의 대각선 방향(접촉 영역(3c, 3d)이 대향하는 방향)으로 확산되고, 활성층(32)의 중심을 지나서 좁아지면서 다른 쪽의 전극에 유입한다. 따라서, 홀 소자(1)에 있어서 감도의 이방성을 억제하기 위해, 전류 경로의 길이 및 폭, 즉 접촉 영역(3a 내지 3d)(콘택트 홀(4a 내지 4d)의 내측의 영역)의 이격 거리 및 대향 폭뿐만 아니라, 전류 경로의 확산을 더욱 고려 할 필요가 있다.

도 6에, 홀 소자(1)의 활성층(32)의 상면의 상태, 의사 GC 형상 및 그 사이즈 파라미터를 도시한다. 또한, 활성층(32)의 네 구석 근방에 각각 콘택트 홀(4a 내지 4d)이 위치하고, 그들의 내측에 각각 접촉 영역(3a 내지 3d)이 배치된다. 콘택트 홀(4a 내지 4d) 및 접촉 영역(3a 내지 3d)의 크기는 반드시 동등하지 않아도 되고, 콘택트 홀(4a 내지 4d)의 내측 또한 접촉 영역(3a 내지 3d)의 외측에 위치하는 삼각 프레임 형상의 영역에 보호막(42)이 형성되어도 된다. 그래서, 전극(6a 내지 6d)으로부터 활성층(32)에 전류가 유출되거나 또는 전극(6a 내지 6d)에 유입하는 접촉 영역(3a 내지 3d)의 형상 및 배치에 대하여 생각하지만, 보호막(42)의 막 두께는 통상 충분히 작기 때문에 콘택트 홀(4a 내지 4d)의 형상 및 배치와 대체하여 생각해도 된다.

접촉 영역(3a 내지 3d)의 형상 및 배치로부터, 도면 중 점선으로 표시되는 의사 GC 형상을 정한다. 여기서, 입력 방향에 관한 형상 인자 Gin을, 입력용의 전극(6a, 6b)이 활성층(32)에 접속하는 2개의 접촉 영역(3a, 3b)의 X축 방향에 관한 이격 거리 Lin, 그들이 대향하는 폭 Win 및 그들 사이의 영역의 Y축 방향으로의 확산으로부터 정한다. 여기서, 2개의 접촉 영역(3a, 3b)의 사이의 영역의 Y축 방향으로의 확산은, 예를 들어 2개의 접촉 영역(3c, 3d)의 이격 거리 Lout에 의해 부여할 수 있다. 그래서, 전극(6a, 6b) 사이의 전류 경로를, 길이 Lin 및 폭(Win+Lout)/2를 갖는 직사각 형상의 의사 경로에 의해 나타낸다. 그에 의해, 입력 방향에 관한 형상 인자 Gin=2Lin/(Win+Lout)으로 부여된다.

한편, 출력 방향에 관한 형상 인자 Gout를, 출력용의 전극(6c, 6d)이 활성층(32)에 접속하는 2개의 접촉 영역(3c, 3d)의 Y축 방향에 관한 이격 거리 Lout, 그들이 대향하는 폭 Wout 및 그들 사이의 영역의 X축 방향으로의 확산으로부터 정한다. 여기서, 2개의 접촉 영역(3c, 3d)의 사이의 영역의 X축 방향으로의 확산은, 예를 들어 2개의 접촉 영역(3a, 3b)의 이격 거리 Lin에 의해 부여할 수 있다. 그래서, 전극(6c, 6d) 사이의 전류 경로를, 길이 Lout 및 폭(Wout+Lin)/2를 갖는 직사각 형상의 의사 경로에 의해 나타낸다. 그에 의해, 출력 방향에 관한 형상 인자 Gout=2Lout/(Wout+Lin)으로 부여된다.

또한, 2개의 접촉 영역(3a, 3b)의 사이의 영역의 Y축 방향으로의 확산은, 2개의 접촉 영역(3a, 3b)의 사이에서 활성층(32) 내를 흐르는 전류의 경로의 확산을 나타내기 때문에, 2개의 접촉 영역(3c, 3d)의 이격 거리 Lout에 한정되지 않고, 접촉 영역(3a, 3c 또는 3a, 3d)의 이격 거리 혹은 활성층(32)의 한 변의 길이로 부여해도 된다. 또한, 2개의 접촉 영역(3c, 3d)의 사이의 영역의 X축 방향으로의 확산은, 2개의 접촉 영역(3c, 3d)의 사이에서 활성층(32) 내를 흐르는 전류의 경로의 확산을 나타내기 때문에, 2개의 접촉 영역(3a, 3b)의 이격 거리 Lin에 한정되지 않고, 접촉 영역(3a, 3c 또는 3b, 3c)의 이격 거리 혹은 활성층(32)의 한 변의 길이로 부여해도 된다.

본 실시 형태에 관한 홀 소자(1)에서는, 의사 GC 형상에 기초하여, 입력 방향 및 출력 방향에 관한 형상 인자 Gin, Gout의 비(형상 인자비) Gin/Gout를, 활성층(32)에 있어서의 X축 방향(in 방향) 및 Y축 방향(out 방향)의 각각에 관한 이동도의 차(이동도의 이방성이라고도 칭함)에 따라서 정한다. 형상 인자비 Gin/Gout는, Lin, Win, Lout, Wout 중 적어도 하나를 증감함으로써 조정할 수 있다. 그에 의해, 활성층(32)의 이동도의 이방성에 수반하는 in 방향 및 out 방향의 사이의 감도의 이방성을 상쇄 또는 억제한다. 특히, 본 실시 형태에 관한 홀 소자(1)와 같이 활성층(32) 내의 결정립계의 배열이 Y축 방향(out 방향)을 향하고 있는 경우에, 형상 인자비 Gin/Gout를 1보다 크게 함으로써, 감도 이방성을 억제 또는 상쇄할 수 있다.

도 7a에, 형상 인자비 Gin/Gout의 변화의 일례를 도시한다. 일례로서, Lin=150㎛, Win=Wout=30㎛로 하였다. Lout를 120㎛로부터 180㎛로 증대함으로써, 형상 인자비 Gin/Gout는 약 1.5로부터 약 0.7까지 기울기를 완만하게 하면서 감소한다. 또한, Lout 대신에 Lin을 증대시킨 경우, 형상 인자비 Gin/Gout는 도시한 움직임의 역수 형상의 움직임을 나타낸다.

도 7b에, 형상 인자비 Gin/Gout의 변화의 다른 예를 도시한다. 일례로서, Lin=Lout=150㎛, Win=30㎛로 하였다. Wout를 24㎛로부터 36㎛로 증대함으로써, 형상 인자비 Gin/Gout는 약 0.968로부터 약 1.032까지 약 선형적으로 증대한다. 또한, Wout 대신에 Win을 증대시킨 경우, 형상 인자비 Gin/Gout는 도시한 움직임의 역수상의 움직임을 나타낸다.

도 8a 및 도 8b에, 각각, 형상 인자비 Gin/Gout에 대한 정전압 감도의 이방성의 시뮬레이션 결과 및 측정 결과 그리고 채용한 접촉 영역(3a 내지 3d)의 형상을 도시한다. 정전압 감도의 이방성은, 입력용의 전극(6a, 6b)에 일정한 구동 전압을 인가했을 때에 출력용의 전극(6c, 6d)으로부터 검출되는 홀 출력의 출력용의 전극(6c, 6d)에 동일 강도의 구동 전압을 인가했을 때에 입력용의 전극(6a, 6b)으로부터 검출되는 홀 출력에 대한 비로 정한다. 접촉 영역(3a 내지 3d)의 형상으로서, 대략 사분원(패턴 1 및 2), 직각 삼각형(패턴 3), 카이트형(패턴 4) 및 웨지형(패턴 5)을 채용하였다. 또한, 패턴 1 내지 5의 각각에 대해서, 도 8c에 도시하는 바와 같이 Lin, Win의 값을 고정하고, Lout, Wout의 값을 변경함으로써 형상 인자비 Gin/Gout를 부여하여 감도의 이방성을 유한 요소법에 기초하는 시뮬레이션(본 예에서는 Free FEM++를 사용한)에 의해 산출하였다. 또한, 패턴 1 내지 3에 대하여 감도의 이방성을 측정하였다.

감도 이방성은, 패턴 1에 대해서는 Gin/Gout=1.010 내지 1.020의 범위 내에서, 패턴 2에 대해서는 Gin/Gout=1.002 내지 1.022의 범위 내에서, 패턴 3에 대해서는 Gin/Gout=1.020 내지 1.042의 범위 내에서, 패턴 4에 대해서는 Gin/Gout=1.016 내지 1.036의 범위 내에서, 패턴 5에 대해서는 Gin/Gout=1.020 내지 1.040의 범위 내에서 0.5 내지 -0.5％였다. 측정값은, Gin/Gout=1.04 내지 1.06의 범위 내에서 0.32 내지 -0.12％였다. 시뮬레이션의 결과와 측정값에 모순은 없고, 이에 의해 시뮬레이션은 홀 소자(1)의 감도의 이방성을 고정밀도로 재현하고 있는 것을 알 수 있다.

감도 이방성의 허용 범위는, 일례로서, 전형적인 홀 센서의 노이즈 레벨에 기초하여 정할 수 있다. 홀 소자(1)는 전형적인 감도 0.8mV/V/mT를 갖고, 상온하에 있어서 전형적인 자장 강도 30mT 및 구동 전압 0.5V로 사용한 경우의 홀 출력에 대한 감도 이방성이, 전형적인 홀 센서의 노이즈 레벨(내지 60μVrms)과 동일 레벨이 되는 범위, 즉 ±0.5％로 한다. 도 8a에 도시한 시뮬레이션의 결과로부터, 활성층(32) 내의 결정립계의 배열이 Y축 방향(out 방향)을 향하고 있는 경우에, 형상 인자비 Gin/Gout=1.002 내지 1.042의 범위 내에서 감도 이방성을 허용 범위 내로 억제할 수 있다.

도 9에, 실시예에 관한 홀 소자(1) 및 비교예에 관한 홀 소자에 있어서의 감도의 이방성의 측정 결과를 도시한다. 실시예에 관한 홀 소자(1)에서는, 접촉 영역(3a 내지 3d)의 형상으로서 패턴 1을 채용하고, Lin=182.24㎛, Win=17.5㎛, Lout=181.04㎛, Wout=17.9㎛로 하여 형상 인자비 Gin/Gout=1.015로 정하였다. 감도 이방성의 측정 결과는 0.1％로 충분히 작고, 허용 범위 내였다. 비교예에 관한 홀 소자(1)에서는, 접촉 영역(3a 내지 3d)의 형상으로서 패턴 2를 채용하고, Lin=172.67㎛, Win=7.07㎛, Lout=172.67㎛, Wout=7.07㎛로 하여 형상 인자비 Gin/Gout=1.0으로 정하였다. 감도 이방성의 측정 결과는 1.6％이고, 허용 범위를 크게 초과하였다.

도 10에, 홀 소자(1)의 감도의 이방성의 시뮬레이션 결과를 도시한다. 시뮬레이션에 관한 홀 소자(1)에서는, 3개의 샘플에 대하여 접촉 영역(3a 내지 3d)의 형상으로서 각각 패턴 2, 1, 3을 채용하였다. 샘플 1에서는 Lin=194.2㎛, Win=7.5㎛, Lout=194.1㎛, Wout=7.9㎛로 하여 형상 인자비 Gin/Gout=1.003으로 정하고, 샘플 2에서는 Lin=182.2㎛, Win=17.5㎛, Lout=180.8㎛, Wout=18.3㎛로 하여 형상 인자비 Gin/Gout=1.019로 정하고, 샘플 3에서는 Lin=172.7㎛, Win=29.5㎛, Lout=169.6㎛, Wout=30.7㎛로 하여 형상 인자비 Gin/Gout=1.040로 정하였다. 감도 이방성의 시뮬레이션 결과는, 샘플 1 내지 3에 대하여 각각 0.5％, 0.0％, -0.5％로 모두 허용 범위 내였다.

이들의 측정 결과 및 시뮬레이션 결과로부터, 형상 인자비 Gin/Gout=1.002 내지 1.042의 범위 내에서 감도 이방성을 허용 범위 내로 억제할 수 있는 것을 알 수 있다.

본 실시 형태에 관한 홀 소자(1)는 기판(2), 기판(2) 위에서 2차원 전자 가스막을 형성하는 활성층(32), 해당 활성층(32)에 대하여 각각 하측 및 상측에 적층되는 제1 버퍼층(31) 및 제2 버퍼층(33)을 포함하는 적층체(3), 적층체(3) 위에 형성된 절연막(4), 절연막(4)에 마련된 콘택트 홀(4a 내지 4d)을 통해 활성층(32)에 각각 접속하는 4개의 전극(6a 내지 6d)이고, X축 방향에 대향하는 2개의 전극(6a, 6b)과 Y축 방향에 대향하는 2개의 전극(6c, 6d)을 포함하는, 4개의 전극(6a 내지 6d)을 구비하고, 절연막(4)에 마련된 콘택트 홀(4a 내지 4d) 중, 2개의 전극(6a, 6b)이 활성층(32)에 접속하는 접촉 영역(3a, 3b)의 이격 거리(Lin), 그들이 대향하는 폭(Win), 및 그들 사이의 영역의 Y축 방향으로의 확산으로부터 정해지는 형상 인자(Gin)와, 2개의 전극(6c, 6d)을 활성층(32)에 접속하는 2개의 접촉 영역(3c, 3d)의 이격 거리(Lout), 그들이 대향하는 폭(Wout), 및 그들 사이의 영역의 X축 방향으로의 확산으로부터 정해지는 제2 형상 인자(Gout)의 비(Gin/Gout)가 활성층(32)에 있어서의 X축 방향 및 Y축 방향의 각각에 관한 이동도의 차에 따라서 정해진다. 제1 형상 인자(Gin)와 제2 형상 인자(Gout)의 비를, 활성층(32)에 있어서의 X축 방향 및 Y축 방향의 각각에 관한 이동도의 차에 따라서 정함으로써, 활성층(32)에 있어서의 이동도의 차에 기인하는 감도의 in 방향 및 out 방향 사이의 이방성을 억제 또는 상쇄하여, 노이즈의 발생을 회피할 수 있다.

본 실시 형태에 관한 홀 센서(10)는 홀 소자(1)를 구비하고, 그 활성층(32)에 들어가는 자장의 강도를 고SN비로 검출한다.

본 실시 형태에 관한 홀 소자(1)의 제조 방법은, 기판(1) 위에 2차원 전자 가스막을 형성하는 활성층(32), 활성층(32)에 대하여 각각 하측 및 상측에 적층되는 제1 버퍼층(31) 및 제2 버퍼층(33)을 포함하는 적층체(3)를 형성하는 단계, 적층체(3) 위에 절연막(4)을 형성하는 단계, 절연막(4)에 콘택트 홀(4a 내지 4d)을 형성하는 단계, 절연막(4)에 마련된 콘택트 홀(4a 내지 4d)을 통해 활성층(32)에 각각 접속하는 4개의 전극(6a 내지 6d)이고, X축 방향에 대향하는 2개의 전극(6a, 6b)과 Y축 방향에 대향하는 2개의 전극(6c, 6d)을 포함하는, 4개의 전극(6a 내지 6d)을 형성하는 단계를 구비하고, 절연막(4)에 마련된 콘택트 홀(4a 내지 4d) 중, 2개의 전극(6a, 6b)을 활성층(32)에 접속하는 2개의 콘택트 홀(4a, 4b)의 이격 거리(Lin), 2개의 콘택트 홀(4a, 4b)이 대향하는 폭(Win), 및 2개의 콘택트 홀(4a, 4b) 사이의 영역의 Y축 방향으로의 확산으로부터 정해지는 제1 형상 인자(Gin)와, 2개의 전극(6c, 6d)을 활성층(32)에 접속하는 2개의 콘택트 홀(4c, 4d)의 이격 거리(Lout), 2개의 콘택트 홀(4c, 4d)이 대향하는 폭(Wout), 및 2개의 콘택트 홀(4c, 4d) 사이의 영역의 X축 방향으로의 확산으로부터 정해지는 제2 형상 인자(Gout)의 비(Gin/Gout)가 활성층(32)에 있어서의 X축 방향 및 Y축 방향의 각각에 관한 이동도의 차에 따라서 정해진다. 제1 형상 인자(Gin)와 제2 형상 인자(Gout)의 비를, 활성층(32)에 있어서의 X축 방향 및 Y축 방향의 각각에 관한 이동도의 차에 따라서 정함으로써, 활성층(32)에 있어서의 이동도의 차에 기인하는 감도의 in 방향 및 out 방향 사이의 이방성을 억제 또는 상쇄하여, 노이즈의 발생을 회피할 수 있다.

이상, 본 발명을 실시 형태를 사용하여 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에 한정되지는 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 추가하는 것이 가능한 것이 당업자에게 명확하다. 그와 같은 변경 또는 개량을 추가한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이, 특허 청구 범위의 기재로부터 명확하다.

특허 청구 범위, 명세서 및 도면 중에 있어서 나타낸 장치, 시스템, 프로그램 및 방법에 있어서의 동작, 수순, 스텝, 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 이전에」, 「앞서」 등으로 명시되어 있지 않고, 또한 전처리의 출력을 후처리로 사용하지 않는 한, 임의의 순서로 실현할 수 있는 것에 유의해야 한다. 특허 청구 범위, 명세서 및 도면 중의 동작 플로에 관하여, 편의상 「우선,」, 「다음에,」 등을 사용하여 설명했다고 해도, 이 순서로 실시하는 것이 필수적인 것을 의미하는 것은 아니다.

1: 홀 소자
2: 기판
3: 적층체
3a 내지 3d: 접촉 영역
4: 절연막
4a 내지 4d: 콘택트 홀
6a 내지 6d: 전극
6a1: 연장 설치 부분
9: 보호층
10: 홀 센서
12a 내지 12d: 리드 단자
13a 내지 13d: 본딩 와이어
14a, 14c: 외장 도금층
19: 몰드 부재
31: 제1 버퍼층
32: 활성층
33: 제2 버퍼층
41: 유전체막(하드 마스크)
42: 보호막

Claims

기판과,
상기 기판 상에서 2차원 전자 가스막을 형성하는 활성층과, 해당 활성층에 대하여 각각 하측 및 상측에 적층되는 제1 버퍼층 및 제2 버퍼층을 포함하는 적층체와,
상기 적층체 위에 형성된 절연막과,
상기 절연막에 마련된 개구를 통해 상기 활성층에 각각 접속하는 4개의 전극이고, 2차원 면 내의 제1 방향에 대향하는 2개의 제1 전극과 상기 제1 방향에 교차하는 제2 방향에 대향하는 2개의 제2 전극을 포함하는, 4개의 전극
을 구비하고, 상기 절연막에 마련된 개구 중, 상기 2개의 제1 전극을 상기 활성층에 접속하는 2개의 제1 개구의 이격 거리(Lin), 상기 2개의 제1 개구가 대향하는 폭(Win), 및 상기 2개의 제1 개구 사이의 영역의 상기 제2 방향으로의 확산으로부터 정해지는 제1 형상 인자(Gin)와, 상기 2개의 제2 전극을 상기 활성층에 접속하는 2개의 제2 개구의 이격 거리(Lout), 상기 2개의 제2 개구가 대향하는 폭(Wout), 및 상기 2개의 제2 개구 사이의 영역의 상기 제1 방향으로의 확산으로부터 정해지는 제2 형상 인자(Gout)의 비(Gin/Gout)가, 상기 활성층에 있어서의 상기 제1 방향 및 상기 제2 방향의 각각에 관한 이동도의 차에 따라서 정해지는, 홀 소자.
제1항에 있어서,
상기 2개의 제1 개구 사이의 영역의 상기 제2 방향으로의 확산은, 상기 2개의 제2 개구의 이격 거리(Lout)에 의해 부여되고, 상기 2개의 제2 개구 사이의 영역의 상기 제1 방향으로의 확산은, 상기 2개의 제1 개구의 이격 거리(Lin)에 의해 부여되는, 홀 소자.
제2항에 있어서,
상기 제1 형상 인자는 Gin=2Lin/(Win+Lout)에 의해 부여되고, 상기 제2 형상 인자는 Gout=2Lout/(Wout+Lin)에 의해 부여되고,
상기 활성층 내의 결정립계의 배열이 상기 제2 방향으로 향해져 있는 경우에, Gin/Gout=1.002 내지 1.042인, 홀 소자.
제1항에 있어서,
상기 활성층 내의 결정립계의 배열이 상기 제2 방향으로 향해져 있는 경우에, 상기 비(Gin/Gout)를 1보다 크게 하는, 홀 소자.
제1항에 있어서,
상기 4개의 전극 중 적어도 하나에 대응하는 개구는, 대향하는 개구에 한 변을 향하는 형상을 갖는, 홀 소자.
제5항에 있어서,
상기 대응하는 개구는, 해당 개구와 상기 대향하는 개구를 연결하는 중심선에 대하여 대상인 형상을 갖는, 홀 소자.
제1항에 있어서,
상기 4개의 전극 중 적어도 하나의 전극은, 상기 전극에 대응하는 개구로부터 상기 전극에 대향하는 다른 전극을 향하여 상기 절연막 위에 연장 설치되는, 홀 소자.
제1항에 있어서,
상기 활성층은, InAs를 포함하고, 상기 제1 버퍼층 및 상기 제2 버퍼층 중 적어도 한쪽은 AlGaAsSb를 포함하는, 홀 소자.
제1항 기재된 홀 소자를 구비하고, 상기 홀 소자의 상기 활성층에 들어가는 자장의 강도를 검출하는 홀 센서.
기판 위에, 2차원 전자 가스막을 형성하는 활성층과, 해당 활성층에 대하여 각각 하측 및 상측에 적층되는 제1 버퍼층 및 제2 버퍼층을 포함하는 적층체를 형성하는 단계와,
상기 적층체 위에 절연막을 형성하는 단계와,
상기 절연막에 개구를 형성하는 단계와,
상기 절연막에 마련된 개구를 통해 상기 활성층에 각각 접속하는 4개의 전극이고, 2차원 면 내의 제1 방향에 대향하는 2개의 제1 전극과 상기 제1 방향에 교차하는 제2 방향에 대향하는 2개의 제2 전극을 포함하는, 4개의 전극을 형성하는 단계
를 구비하고, 상기 절연막에 마련된 개구 중, 상기 2개의 제1 전극을 상기 활성층에 접속하는 2개의 제1 개구의 이격 거리(Lin), 상기 2개의 제1 개구가 대향하는 폭(Win), 및 상기 2개의 제1 개구 사이의 영역의 상기 제2 방향으로의 확산으로부터 정해지는 제1 형상 인자(Gin)와, 상기 2개의 제2 전극을 상기 활성층에 접속하는 2개의 제2 개구의 이격 거리(Lout), 상기 2개의 제2 개구가 대향하는 폭(Wout), 및 상기 2개의 제2 개구 사이의 영역의 상기 제1 방향으로의 확산으로부터 정해지는 제2 형상 인자(Gout)의 비(Gin/Gout)가, 상기 활성층에 있어서의 상기 제1 방향 및 상기 제2 방향의 각각에 관한 이동도의 차에 따라서 정해지는, 홀 소자의 제조 방법.