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KR20240031675A - 수직형 메모리 소자 - Google Patents

수직형 메모리 소자 Download PDF

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KR20240031675A
KR20240031675A KR1020220110666A KR20220110666A KR20240031675A KR 20240031675 A KR20240031675 A KR 20240031675A KR 1020220110666 A KR1020220110666 A KR 1020220110666A KR 20220110666 A KR20220110666 A KR 20220110666A KR 20240031675 A KR20240031675 A KR 20240031675A
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KR
South Korea
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pattern
protrusion
contact
sacrificial layer
memory device
Prior art date
Application number
KR1020220110666A
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English (en)
Inventor
백석천
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

수직형 메모리 소자는, 기판 상에 하부 패드 패턴이 구비된다. 상기 하부 패드 패턴 상에, 게이트 패턴 및 제1 절연막이 번갈아 반복 적층되고, 상기 기판의 상부면과 평행한 제1 방향으로 연장되고, 상기 제1 방향의 가장자리가 계단 형상을 가지는 셀 적층 구조물이 구비된다. 상기 셀 적층 구조물의 계단 형상을 갖는 부위를 관통하고, 상기 수직 방향으로 연장되는 제1 관통부 및 상기 제1 관통부의 측벽으로부터 돌출되고 상기 제1 관통부가 통과하는 최상부의 게이트 패턴의 측벽의 적어도 일부와 접하는 제1 돌출부를 포함하는 관통 셀 콘택이 구비된다. 상기 관통 셀 콘택에서 상기 제1 돌출부의 아래에 위치하는 제1 관통부의 외측벽을 둘러싸는 제1 절연 패턴이 구비된다. 상기 셀 적층 구조물에서, 적어도 상기 관통 셀 콘택과 접하는 최상부의 게이트 패턴이 배치된 층의 수직 방향의 아래에는 상기 제1 절연막 및 절연 물질을 포함하는 제1 희생막이 반복 적층된 구조를 가진다.

Description

수직형 메모리 소자{A VERTICAL MEMORY DEVICE}
본 발명은 수직형 메모리 소자에 관한 것이다.
최근, 메모리 셀들이 수직하게 적층되는 구조의 수직형 메모리 소자가 개발되고 있다. 상기 수직형 메모리 소자에는 각 층에 형성된 메모리 셀들과 각각 전기적으로 연결되는 배선들이 포함될 수 있다.
본 발명의 일 과제는 전기적 연결 특성이 우수하고 간단한 배선 구조를 갖는 수직형 메모리 소자를 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 소자는, 기판 상에 하부 패드 패턴이 구비된다. 상기 하부 패드 패턴 상에, 게이트 패턴 및 제1 절연막이 번갈아 반복 적층되고, 상기 기판의 상부면과 평행한 제1 방향으로 연장되고, 상기 제1 방향의 가장자리가 계단 형상을 가지는 셀 적층 구조물이 구비된다. 상기 셀 적층 구조물의 계단 형상을 갖는 부위를 관통하고, 상기 수직 방향으로 연장되는 제1 관통부 및 상기 제1 관통부의 측벽으로부터 돌출되고 상기 제1 관통부가 통과하는 최상부의 게이트 패턴의 측벽의 적어도 일부와 접하는 제1 돌출부를 포함하는 관통 셀 콘택이 구비된다. 상기 관통 셀 콘택에서 상기 제1 돌출부의 아래에 위치하는 제1 관통부의 외측벽을 둘러싸는 제1 절연 패턴이 구비된다. 상기 셀 적층 구조물에서, 적어도 상기 관통 셀 콘택과 접하는 최상부의 게이트 패턴이 배치된 층의 수직 방향의 아래에는 상기 제1 절연막 및 절연 물질을 포함하는 제1 희생막이 반복 적층된 구조를 가진다.
예시적인 실시예들에 따르면, 상기 관통 셀 콘택은 셀 적층 구조물을 관통하여 최상부의 게이트 패턴과 하부 패드 패턴과 직접 전기적으로 연결할 수 있다. 또한, 셀 적층 구조물에서 상기 관통 셀 콘택과 접하는 최상부 게이트 패턴이 배치된 층의 수직 방향의 아래에는 상기 제1 절연막 및 절연 물질을 포함하는 제1 희생막이 반복 적층된 구조가 구비된다. 따라서, 상기 관통 셀 콘택이 최상부 게이트 패턴 아래에 위치하는 게이트 패턴들과 절연될 수 있다. 상기 관통 셀 콘택이 구비됨으로써, 간단한 배선을 갖는 수직형 메모리 소자를 제공할 수 있다.
도 1 내지 도 19는 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20은 본 발명의 일 실시예에 따른 수직형 메모리 소자를 나타내는평면도이다.
도 21은 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 단면도이다.
도 22는 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 평면도이다.
도 23은 본 발명의 일 실시예에 따른 수직형 메모리 소자를 나타내는단면도이다.
도 24는 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 단면도이다.
도 25는 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 평면도이다.
도 26은 본 발명의 일 실시예에 따른 수직형 메모리 소자를 나타내는단면도이다.
도 27은 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 단면도이다.
도 28는 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
이하에서는, 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 직교하는 두 방향들을 각각 제1 및 제2 방향들로 정의한다. 상기 기판 상면에 실질적으로 수직한 방향을 수직 방향으로 정의한다.
도 1 내지 도 19는 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1 내지 도 4 및 도 14는 수직형 메모리 소자를 제1 방향으로 절단한 단면도들이다. 도 5 내지 도 13 및 도 15 내지 도 19는 수직형 메모리 소자의 제2 영역을 제2 방향으로 절단한 단면도들이다. 도 7 내지 도 11은 수직형 메모리 소자의 일부분을 확대한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 페리 회로를 구성하는 회로 패턴을 형성하고, 상기 회로 패턴들을 덮는 하부 층간 절연막(110)을 형성한다.
상기 기판(100)은 메모리 셀 어레이가 형성되는 제1 영역(A) 및 메모리 셀 어레이로부터 연장되는 제2 영역(B)을 포함할 수 있다. 상기 제2 영역(B)은 메모리 셀에 포함되는 게이트 패턴들과 각각 전기적으로 연결되는 셀 콘택들이 형성되기 위한 영역일 수 있다. 상기 제1 및 제2 영역(A, B)은 상기 기판(100)의 상부면 및 상기 기판(100) 상부면으로부터 수직 방향으로 연장되는 부위의 영역을 포함할 수 있다.
상기 기판(100)에 트렌치 소자 분리 공정을 수행하여 소자 분리 패턴(102)을 형성한다. 따라서, 상기 기판(100)은 소자 분리 패턴(102)이 형성된 필드 영역과, 소자 분리 패턴(102)이 형성되지 않은 액티브 영역이 구분될 수 있다. 상기 기판(100) 상에 하부 트랜지스터들(104), 하부 배선들(108) 등을 형성할 수 있다. 상기 하부 트랜지스터들(104) 및 하부 배선들(108)은 상기 페리 회로를 구성하는 회로 패턴들로 제공될 수 있다.
상기 하부 배선들(108) 중의 일부는 이 후에 설명하는 콘택 플러그들과 연결되기 위한 하부 패드 패턴(108a)으로 제공될 수 있다. 상기 하부 패드 패턴(108a) 상에는 보호 패턴(109)을 더 형성할 수 있다. 상기 보호 패턴은 후속 공정들을 수행할 때 상기 하부 패드 패턴(108a)을 보호하기 위하여 제공될 수 있다. 상기 보호 패턴(109)은 예를들어, 폴리실리콘을 포함할 수 있다.
상기 제1 영역(A)의 하부 층간 절연막(110) 상에 베이스 패턴(116)을 형성한다. 도 5에 도시된 것과 같이, 상기 제2 영역(B)의 하부 층간 절연막(110) 상에는 서로 이격되는 베이스 패턴들(116)을 형성하고, 상기 베이스 패턴들(116) 사이에 베이스 절연막(118)을 형성한다. 이 경우, 상기 제2 영역(B)에서 상기 베이스 절연막(118)이 형성되는 부위는 이 후에 설명하는 관통 셀 콘택이 형성되기 위한 부위에 해당될 수 있다.
상기 베이스 패턴(116)은 예를 들어, 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다. 상기 베이스 절연막(118)은 예를들어 실리콘 산화물을 포함할 수 있다.
상기 베이스 패턴(116) 상에 하부 희생막 구조물(210) 및 지지막 패턴(212)을 형성한다. 상기 베이스 절연막(118) 상에는 하부 절연막 패턴(214)을 형성한다. 예시적인 실시예에서, 상기 지지막 패턴(212)의 상부면 및 상기 하부 절연막 패턴(214)의 상부면은 동일한 평면을 가질 수 있다.
상기 하부 희생막 구조물(210)은 순차적으로 적층된 제1 내지 제3 하부 희생막들(204, 206, 208)을 포함할 수 있다. 이 때, 제1 및 제3 하부 희생막들(204, 208)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 하부 희생막(206)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 지지막 패턴(212)은 제1 내지 제3 하부 희생막들(204, 206, 208)에 대해 식각 선택비를 갖는 물질, 예를 들어, 불순물이 도핑되지 않은 폴리실리콘 혹은 n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 도시하지는 않았으나, 상기 지지막 패턴(212)의 일부는 하부 희생막 구조물(210)을 관통하여 상기 베이스 패턴(116)의 상면에 접촉할 수 있다.
도 2를 참조하면, 상기 지지막 패턴(212) 및 하부 절연막 패턴(214) 상에 제1 절연막(220) 및 제1 희생막(222)을 교대로 반복적으로 적층한다. 상기 제1 절연막(220)은 실리콘 산화물을 포함할 수 있다. 상기 제1 희생막(222)은 상기 제1 절연막(220)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 도면에서는 제1 희생막(222)이 6개의 층으로 적층된 것을 도시하였으나, 이에 한정되지 않으며 제1 희생막은 더 많은 층으로 적층될 수 있다.
이 후, 상기 제1 절연막들(220) 및 제1 희생막들(222)을 패터닝함으로써, 상기 지지막 패턴(212) 및 하부 절연막 패턴(214) 상에 제1 예비 몰드 구조물(226)을 형성한다. 상기 제1 예비 몰드 구조물(226)은 상기 제2 영역(B)에서 계단 형상을 가질 수 있다.
이하에서는, 각 구조물에서 상기 제2 영역(B)에 형성되는 계단 형상을 갖는 부위를 계단부라고 한다. 또한, 계단은 계단부에서 상부층에 의해 덮히지 않아 외부로 노출되는 부위로 정의할 수 있고, 한 층의 계단은 계단 상부면 및 상기 계단 상부면으로부터 하부로 연결되는 수직 측벽을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 예비 몰드 구조물(226)의 제1 방향의 가장자리 부위는 상기 제1 방향 및 제2 방향으로 각각 계단을 포함할 수 있다. 일부 예시적인 실시예에서, 상기 제1 예비 몰드 구조물(226)의 제1 방향의 가장자리 부위는 상기 제1 방향으로만 계단을 포함할 수 있다. 이하에서는, 상기 제1 예비 몰드 구조물(226)이 상기 제1 방향으로 3개 층의 계단을 가지고, 상기 제2 방향으로 2개 층의 계단을 가지는 것을 예를들어 설명한다.
각 계단의 상부면에는 상기 제1 희생막(222)이 노출될 수 있다. 각 계단의 수직 측벽에는 하나 또는 복수의 제1 절연막(220) 및 제1 희생막(222)이 노출될 수 있다.
도 3을 참조하면, 상기 제2 영역(B) 상의 상기 제1 예비 몰드 구조물(226)의 계단 상부면 상에 제2 희생막 패턴(224)을 형성하여 제2 예비 몰드 구조물(226a)을 형성한다. 상기 제2 희생막 패턴(224)은 한 층 위의 계단의 제1 희생막(222)과 접촉하지 않을 수 있다.
상기 제2 희생막 패턴(224)은 동일한 식각 공정에서 상기 제1 희생막(222)보다 더 높은 식각율을 가질 수 있는 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 희생막 패턴(224)은 상기 제1 희생막과 동일한 원소를 포함할 수 있다. 예를들어, 상기 제2 희생막 패턴(224)은 실리콘 질화물을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 제2 희생막 패턴(224)은 상기 제1 희생막(222)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제2 희생막 패턴(224)은 폴리실리콘을 포함할 수 있다.
상기 제2 예비 몰드 구조물(226a)을 덮는 절연막을 형성하고, 이를 평탄화함으로써 제1 층간 절연막(230)을 형성한다. 상기 제1 층간 절연막(230)은 실리콘 산화물을 포함할 수 있다.
도 5 내지 도 13 및 도 15 내지 도 19는 제2 영역의 계단부를 제2 방향으로 절단한 단면을 나타내며, 이를 참조로 하여 설명한다.
도 4 및 5를 참조하면, 상기 제1 영역(A)의 제2 예비 몰드 구조물(226a)을 관통하여 상기 베이스 패턴(116)까지 연장되는 채널홀들(242)을 형성한다.
상기 채널홀들(242) 내부에 예비 채널 구조물(252)을 형성한다. 예시적인 실시예에서, 상기 예비 채널 구조물(252)은 예비 전하 저장 구조물(244), 채널(246), 매립 절연 패턴(248) 및 캡핑 패턴(250)을 포함할 수 있다. 상기 예비 전하 저장 구조물(244)은 상기 채널홀(242)의 측벽으로부터 예비 제1 블록킹막, 예비 전하 저장막 및 예비 터널 절연막이 순차적으로 적층될 수 있다.
상기 제1 층간 절연막(230) 및 예비 채널 구조물(252) 상에 제2 층간 절연막(254)을 형성한다.
도 6을 참조하면, 상기 제1 및 제2 층간 절연막(230, 254) 및 상기 예비 제2 몰드 구조물(226a)의 계단부를 관통하는 제1 홀들(260) 및 제2 홀들(262)을 형성한다. 상기 제1 홀들(260)은 후속 공정을 통해 관통 셀 콘택으로 형성되기 위한 것이고, 상기 제2 홀들(262)은 후속 공정을 통해 지지구조물로 형성되기 위한 것이다. 상기 제1 홀(260)은 상기 제1 및 제2 층간 절연막(230, 254), 예비 제2 몰드 구조물(226a), 하부 절연막 패턴(214) 및 베이스 절연막(118)을 관통하여 보호 패턴(109)의 상부면까지 연장될 수 있다. 상기 제2 홀(262)은 상기 제1 및 제2 층간 절연막(230, 254), 예비 제2 몰드 구조물(226a) 및 하부 절연막 패턴(214)을 관통하여 상기 베이스 패턴(116)까지 연장될 수 있다. 즉, 상기 제1 홀(260)의 저면에는 보호 패턴(109)의 상부면이 노출될 수 있다. 상기 제2 홀(262)의 저면에는 베이스 패턴(116)이 노출될 수 있다.
도 7을 참조하면, 상기 제1 홀들(260) 및 제2 홀들(262)의 측벽 상에 노출되는 제1 희생막(222) 및 제2 희생막 패턴(224)을 부분적으로 제거하여, 각각의 상기 제1 홀들(260)의 측벽과 연통하는 제1 리세스(271) 및 제2 리세스들(272)과 상기 제2 홀들(262)의 측벽과 연통하는 제3 리세스(273) 및 제4 리세스들(274)을 형성할 수 있다. 상기 제거 공정은 습식 식각 공정을 포함할 수 있다.
상기 제1 리세스(271)는 상기 제1 홀들(260)의 측벽과 접하는 예비 제2 몰드 구조물(226a)의 최상부의 제1 희생막(222) 및 제2 희생막 패턴(224) 부위가 식각됨에 따라 형성될 수 있다. 상기 제2 리세스들(272)은 상기 제1 리세스(271) 아래에 위치하는 제1 희생막(222) 부위가 식각됨에 따라 형성될 수 있다. 상기 제3 리세스(273)는 상기 제2 홀들(262)의 측벽과 접하는 예비 제2 몰드 구조물(226a)의 최상부의 제1 희생막(222) 및 제2 희생막 패턴(224) 부위가 식각됨에 따라 형성될 수 있다. 상기 제4 리세스들(274)은 상기 제3 리세스(273) 아래에 위치하는 제1 희생막(222) 부위가 식각됨에 따라 형성될 수 있다.
상기 제1 홀들(260) 및 제2 홀들(262)의 측벽에서, 최상부에 노출되는 예비 제2 몰드 구조물(226a)은 상기 제1 희생막(222) 및 제2 희생막 패턴(224)이 적층됨으로써 상대적으로 두께가 두꺼울 수 있다. 이 때, 상기 제2 희생막 패턴(224)이 상기 제1 희생막(222)보다 더 빠르게 식각되므로, 상기 제1 희생막(222) 및 제2 희생막 패턴(224)이 적층된 부위는 그 아래의 제1 희생막(222)만 형성된 부위보다 더 빠르게 식각될 수 있다. 그러므로, 상기 제1 리세스(271) 및 제3 리세스(173)는 상기 제2 리세스(272) 및 제4 리세스(274)에 비해 측방으로 더 넓은 내부 폭을 가질 수 있다. 상기 제1 리세스(271)는 후속 공정에 의해 형성되는 관통 셀 콘택의 제1 돌출부에 대응될 수 있다.
도 8 내지 도 11은 도 7의 C 부위의 확대도이며, 이를 참조로 설명한다.
도 8을 참조하면, 상기 제2 층간 절연막(254)의 상부면, 제1 홀들(260) 및 제2 홀들(262)의 표면, 상기 제1 내지 제4 리세스(271, 272, 273, 274)의 표면을 따라 제3 희생막(280)을 형성한다. 상기 제3 희생막(280)은 상기 제2 및 제4 리세스(272, 274) 내부를 완전하게 채우도록 형성될 수 있다. 상기 제2 및 제4 리세스(272, 274)의 수직 높이(즉, 수직 두께)는 상기 제1 및 제3 리세스(271, 273)의 수직 높이보다 작아서, 상기 제2 및 제4 리세스(272, 274)의 상, 하면에 형성된 제3 희생막(280)이 서로 접촉하게 되어, 상기 제3 희생막(280)은 상기 제2 및 제4 리세스(272, 274) 내부를 완전하게 채울 수 있다.
그러나, 상기 제3 희생막(280)은 상기 제1 홀(260), 제2 홀(262) 및 제1 및 제3 리세스(271, 273)의 표면 프로파일을 따라 형성되어 상기 제1 홀(260), 제2 홀(262) 및 제1 및 제3 리세스(271, 273) 내부를 완전하게 채우지 않을 수 있다.
상기 제3 희생막(280)은 상기 제1 희생막(222) 및 제2 희생막 패턴(224)과 높은 식각 선택비를 가지는 절연 물질을 포함할 수 있다. 상기 제3 희생막(280)은 예를들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물 등을 포함할 수 있다.
도 9를 참조하면, 상기 제3 희생막(280) 상에, 상기 제1 홀(260), 제2 홀(262) 및 제1 및 제3 리세스(271, 273)를 완전하게 채우도록 제4 희생막을 형성한다. 상기 제4 희생막은 상기 제3 희생막(280)과 식각 선택비를 가지는 물질을 포함할 수 있다. 상기 제4 희생막은 실리콘 산화물과 식각 선택비를 가지는 물질을 포함하며, 예를들어, 실리콘 질화물 또는 폴리실리콘을 포함할 수 있다.
상기 제4 희생막을 형성하고 난 후, 상기 제3 희생막(280)이 노출되도록 상기 제4 희생막을 평탄화함으로써, 상기 제1 홀(260), 제2 홀(262) 및 제1 및 제3 리세스(271, 273)를 완전하게 채우는 제4 희생막 패턴(282)을 형성한다.
도 10을 참조하면, 상기 제3 희생막(280) 및 제4 희생막 패턴(282) 상에 제1 마스크막(290)을 형성한다. 상기 제1 마스크막(290)은 예를들어, 실리콘 산화물을 포함할 수 있다.
상기 제2 홀(262)이 형성된 부위만을 노출하도록 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 상기 제1 마스크막(290)을 이방성 식각한다. 이 후, 상기 제2 홀(262) 및 제3 리세스(273) 내의 제4 희생막 패턴(282)을 선택적으로 제거한다. 상기 선택적 제거 공정은 습식 식각을 포함할 수 있다.
도 11 및 도 12를 참조하면, 상기 제1 마스크막(290) 및 상기 제3 희생막(280) 상에 상기 제2 홀(262) 및 제3 리세스(273)를 채우도록 제5 희생막을 형성한다. 상기 제5 희생막은 상기 제3 희생막(280)과 동일한 물질을 포함할 수 있다. 예를들어, 상기 제5 희생막은 실리콘 산화물을 포함할 수 있다. 이 후, 상기 제1 마스크막(290)이 노출되도록 상기 제5 희생막을 평탄화하여 제5 희생막 패턴(292)을 형성한다. 따라서, 상기 제2 홀(262), 제3 및 제4 리세스(273, 274) 내에 서로 동일한 물질을 포함하는 제3 희생막(280) 및 제5 희생막 패턴(292)을 형성할 수 있다. 상기 제2 홀(262), 제3 및 제4 리세스(273, 274) 내에 형성된 제3 희생막(280) 및 제5 희생막 패턴(292)은 하나로 병합되어 하나의 지지 구조물(294)으로 제공될 수 있다. 상기 지지 구조물(294)은 후속 공정을 수행할 때 상기 제2 예비 몰드 구조물(226a)이 무너지지 않도록 지지하기 위하여 제공될 수 있다.
상기 지지 구조물(294)은 상기 제1 마스크막(290)으로부터 상기 베이스 패턴(116)까지 수직 방향으로 연장되는 제2 관통부(294a), 상기 제2 관통부(294a)의 측벽으로부터 인접하는 최상부의 상기 제1 희생막(222) 및 제2 희생막 패턴(224)과 접촉하도록 돌출되는 제2 돌출부(294b) 및 상기 제2 관통부(294a)의 측벽으로부터 상기 제2 돌출부(294b) 아래에 위치하는 제1 희생막들(222)과 접촉하도록 돌출되는 제3 돌출부(294c)를 포함할 수 있다. 각각의 상기 제2 및 제3 돌출부들(294b, 294c)은 상기 제2 관통부(294a)를 둘러싸는 링 형상을 가질 수 있다.
도 13을 참조하면, 상기 제1 마스크막(290) 및 제5 희생막 패턴(292) 상에 제3 층간 절연막(296)을 형성한다. 상기 제3 층간 절연막(296) 상에 식각 마스크를 형성하고, 이를 사용하여 상기 제3 층간 절연막(296), 제1 마스크막(290), 제1 및 제2 층간 절연막(230, 254), 제2 예비 몰드 구조물(226a), 지지막 패턴(212), 하부 희생막 구조물(210) 및 하부 절연막 패턴(214)을 식각하여 상기 제1 방향으로 연장되는 제1 개구(298)를 형성한다. 상기 공정을 수행함으로써, 상기 제2 예비 몰드 구조물(226a)은 절단되어 라인 형상을 가지는 몰드 구조물(226b)이 형성될 수 있다.
상기 제1 개구(298)는 상기 제1 영역(B) 및 제2 영역(B)을 따라 제1 방향으로 연장될 수 있다. 상기 제1 개구(298)는 워드 라인 컷팅 영역으로 제공될 수 있다.
도 14를 참조하면, 상기 지지막 패턴(212)보다 높게 위치하는 상기 제1 개구(298)의 측벽 상에 스페이서(도시안됨)를 형성하고, 상기 하부 희생막 구조물(210)을 선택적으로 제거하여, 제1 갭(도시안됨)을 형성할 수 있다. 다음에, 상기 제1 갭에 의해 노출되는 예비 전하 저장 구조물(244)을 식각함으로써 전하 저장 구조물(244a)을 형성한다. 상기 식각에 의해 채널(246)의 하부의 일부분이 노출될 수 있다. 따라서, 상기 채널홀(242) 내에는 채널 구조물(252a)이 형성될 수 있다.
상기 제1 갭 내부를 채우는 채널 연결 패턴(276)을 형성한다. 상기 채널 연결 패턴(276)에 의해 상기 각 채널홀(242)에 형성되는 채널들(246)은 서로 전기적으로 연결될 수 있다. 상기 채널 연결 패턴(276)은 폴리실리콘을 포함할 수 있다. 이 후, 상기 스페이서를 제거한다.
도 15를 참조하면, 상기 제1 개구(298)의 측벽에 노출되는 상기 몰드 구조물(226b)에 포함되는 상기 제1 희생막(222) 및 제2 희생막 패턴(236a)의 적어도 일부분을 제거하여 제2 갭들(278)을 형성한다. 상기 제거 공정은 습식 식각 공정을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 영역(A)에 형성되는 상기 제1 희생막(222)은 모두 제거될 수 있다.
상기 제2 영역(B)에서, 상기 제1 희생막(222) 상에 상기 제2 희생막 패턴(224)이 적층된 부위(이하, 계단층)의 제1 희생막(222) 및 제2 희생막 패턴(224)의 일부가 제거될 수 있다. 따라서, 상기 제2 갭(278) 내에는 상기 제1 리세스(271) 내의 제3 희생막(280)의 일부분이 노출될 수 있다. 그러나, 상기 제1 리세스(271) 내의 제3 희생막(280)의 나머지 일부분은 상기 제2 갭(278) 내에서 노출되지 않고, 상기 제1 희생막(222) 및 제2 희생막 패턴(224)과 접할 수 있다.
또한, 상기 제2 영역(B)에서, 수직 방향으로 상기 계단층의 아래에 위치하는 제1 희생막(222)은 제거되지 않고 남아있을 수 있다. 이와같이, 상기 계단층의 수직 방향의 아래에는 절연 물질만으로 이루어진 제1 절연막(220) 및 제1 희생막(222)이 반복 적층된 구조가 남아있을 수 있다.
도 16을 참조하면, 상기 제2 갭(278)의 표면을 따라 제1 베리어 금속막(도시안됨)을 형성하고, 상기 제1 베리어 금속막 상에 상기 제2 갭(278)을 채우도록 게이트 도전막을 형성한다. 예시적인 실시예에서, 상기 제1 베리어 금속막을 형성하기 이 전에 제2 블록킹막을 더 형성할 수 있다. 상기 제2 블록킹막은 알루미늄 산화물을 포함할 수 있다. 상기 제1 베리어 금속막은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 상기 게이트 도전막은 텅스텐, 구리, 알루미늄 등과 같은 금속 물질을 포함할 수 있다.
이 후, 상기 제2 갭들(278) 내부에만 상기 제1 베리어 금속막 및 게이트 도전막이 남아있도록 상기 제1 베리어 금속막 및 게이트 도전막의 일부를 제거하여 상기 제2 갭들(278) 내부에 제1 베리어 금속 패턴 및 제1 금속 패턴을 포함하는 게이트 패턴(300)을 형성한다. 도 16에서는 도면의 복잡을 피하기 위하여 제1 베리어 금속 패턴 및 제1 금속 패턴을 하나의 패턴으로 간단히 도시하였으며, 도 21에서 상기 제2 블록킹막(297), 제1 베리어 금속 패턴(300a) 및 제1 금속 패턴(300b)을 도시하였다.
따라서, 게이트 패턴(300) 및 제1 절연막(220)이 번갈아 반복 적층되고, 상기 제1 방향으로 연장되고 상기 제1 방향의 가장자리가 계단 형상을 가지는 셀 적층 구조물이 형성될 수 있다.
이 후, 상기 제1 개구(298) 내부에 절연막을 형성하고, 상기 절연막을 평탄화하여 상기 제1 개구(298) 내부에 매립 절연 패턴(302)을 형성한다. 상기 매립 절연 패턴(302)은 실리콘 산화물을 포함할 수 있다.
도 17을 참조하면, 상기 제1 홀(260)이 형성된 부위만을 노출하도록 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하여 제3 층간 절면막(296) 및 제1 마스크막(290)을 이방성 식각하여 상부 개구부(304)를 형성한다. 이 후, 상기 제1 홀(260) 내의 제4 희생막 패턴(282)을 선택적으로 제거한다. 상기 선택적 제거 공정은 습식 식각을 포함할 수 있다.
도 18을 참조하면, 상기 제1 홀(260)의 측벽 및 제1 리세스(271) 표면 상에 형성된 제3 희생막(280)을 제거한다. 또한, 상기 제1 리세스(271) 측벽에 노출되는 제2 블록킹막을 제거한다. 상기 제거 공정은 습식 식각을 포함할 수 있다. 따라서, 상기 제1 리세스(271)의 측벽에는 상기 게이트 패턴(300)이 노출될 수 있다.
이 때, 상기 제2 리세스(272) 내부를 채우는 제3 희생막(280) 및 상기 제1 홀(260)의 하부면에 형성된 제3 희생막(280)은 제거되지 않고 남아있을 수 있다. 따라서, 상기 제2 리세스(272) 내에는 제3 희생막 패턴(280a)이 형성될 수 있다.
이 후, 상기 제1 홀(260)의 저면의 제3 희생막(280) 및 그 아래의 보호 패턴(109)을 제거한다. 따라서, 상기 제1 홀(260)의 저면에는 하부 패드 패턴(108a)이 노출될 수 있다.
도 19를 참조하면, 상기 제3 층간 절연막(296) 상에 상기 상부 개구부(304), 제1 홀(260) 및 제1 리세스(271) 내부를 채우도록 도전막을 형성한다.
상기 도전막은 제2 베리어 금속막 및 금속막을 포함할 수 있다. 상기 제2 베리어 금속막은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 상기 제2 금속막은 텅스텐, 구리, 알루미늄 등과 같은 금속 물질을 포함할 수 있다.
이 후, 상기 제3 층간 절연막(296)이 노출되도록 상기 도전막을 연마한다. 따라서, 상기 상부 개구부(304), 제1 홀(260) 및 제1 리세스(271) 내부에 제2 베리어 금속 패턴 및 제2 금속 패턴을 포함하는 관통 셀 콘택(310)을 형성할 수 있다. 도 19에서는 도면의 복잡을 피하기 위하여 제2 베리어 금속 패턴 및 제2 금속 패턴을 하나의 패턴으로 간단히 도시하였으며, 도 21에서 상기 제2 베리어 금속 패턴(308a) 및 제2 금속 패턴(308b)을 도시하였다.
상기 관통 셀 콘택(310)은 셀 적층 구조물을 관통하는 제1 관통부(310a) 및 상기 제1 관통부(310a)의 측벽으로부터 돌출하는 제1 돌출부(310b)를 포함할 수 있다. 상기 제1 돌출부(310b)는 상기 제1 관통부(310a)와 인접한 최상부의 게이트 패턴(300)의 측벽의 적어도 일부와 접할 수 있다.
예시적인 실시예에서, 상기 제1 돌출부(310b)는 상기 최상부의 게이트 패턴(300)의 측벽과 접하는 부위 및 상기 제1 희생막(222) 및 제2 희생막 패턴(224)과 접하는 부위를 각각 포함할 수 있다.
상기 관통 셀 콘택(310)은 제1 돌출부(310b)를 통해 최상부의 게이트 패턴(300)과 접촉되어 최상부의 게이트 패턴(300)과 전기적으로 연결된다.
상기 제1 돌출부(310b) 아래의 제1 관통부(310a)에는 상기 제3 희생막 패턴(280a)이 둘러싸여 있을 수 있다. 상기 제3 희생막 패턴(280a)은 링 형상을 가질 수 있다.
상기 관통 셀 콘택(310)과 접촉하는 최상부의 게이트 패턴(300)이 배치된 층의 아래는 제1 희생막이 게이트 패턴으로 리플레이스되지 않아서, 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조를 가질 수 있다. 따라서, 상기 관통 셀 콘택(310)은 상기 최상부의 게이트 패턴(300) 아래에 위치하는 게이트 패턴들과는 전기적으로 연결되지 않을 수 있다.
이와 같이, 상기 관통 셀 콘택(310)은 하나의 게이트 패턴(300) 및 하부 패드 패턴(108a)을 직접 전기적으로 연결함으로써 배선이 단순해질 수 있다.
상기 공정을 통해 수직형 메모리 소자를 제조할 수 있다.
전술한 공정들을 통해 제조된 수직형 메모리 소자는 다음과 같은 구조적 특징을 가질 수 있다. 상기 수직형 메모리 소자의 특징은 제조 방법을 설명하면서 대부분 설명되었으므로, 주요 특징만을 설명한다.
도 20은 본 발명의 일 실시예에 따른 수직형 메모리 소자를 나타내는평면도이다. 도 21은 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 단면도이다. 도 22는 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 평면도이다.
도 21은 도 19의 D 부위의 확대된 단면도이다. 도 22는 도 19의 I-I'부위를 절단하였을 때 보여지는 평면도이다.
도 19 내지 도 22를 참조하면, 기판(100) 상에 페리 회로를 구성하는 회로 패턴이 구비되고, 상기 회로 패턴들을 덮는 하부 층간 절연막(110)이 구비된다.
상기 회로 패턴에는 하부 트랜지스터(104) 및 하부 배선들(108)을 포함할 수 있고, 하부 배선(108)에는 하부 패드 패턴(108a)을 포함할 수 있다. 상기 하부 패드 패턴(108a) 상에는 보호 패턴(109)이 구비될 수 있다.
상기 하부 층간 절연막(110) 상에 베이스 패턴(116) 및 베이스 절연막(118)이 구비될 수 있다.
상기 기판(100)은 메모리 셀 어레이가 형성되는 제1 영역(A) 및 상기 메모리 셀 어레이로부터 연장되는 제2 영역(B)을 포함할 수 있다.
상기 베이스 패턴(116) 및 베이스 절연막(118) 상에 게이트 패턴(300) 및 제1 절연막(220)이 번갈아 반복 적층되고, 상기 기판(100)의 상부면과 평행한 제1 방향으로 연장되고 상기 제1 방향의 가장자리가 계단 형상을 가지는 셀 적층 구조물이 구비될 수 있다. 상기 게이트 패턴(300)은 예를들어 텅스텐을 포함할 수 있고, 상기 제1 절연막(220)은 예를들어 실리콘 산화물을 포함할 수 있다. 상기 셀 적층 구조물은 상기 제1 영역(A)으로부터 제2 영역(B)까지 연장되고, 상기 제2 영역(B) 상의 셀 적층 구조물은 계단 형상을 가질 수 있다.
상기 셀 적층 구조물의 계단 형상을 가지는 부위(즉, 계단부)는 상부면이 노출되는 제1 방향의 가장자리의 제1 부위(즉, 계단의 상부)와, 상기 제1 부위의 수직 방향의 아래에 배치되어 상부면이 노출되지 않는 제2 부위를 포함할 수 있다. 상기 제1 부위의 일부에는 상기 셀 적층 구조물의 게이트 패턴(300)과 전기적으로 연결되는 관통 셀 콘택(310)이 형성될 수 있다.
상기 제1 부위의 게이트 패턴(300)의 수직 높이(즉, 두께)는 상기 제2 부위의 게이트 패턴(300)의 수직 높이보다 더 두꺼울 수 있다.
상기 셀 적층 구조물의 일부 부위에는 상기 게이트 패턴(300)으로 리플레이스먼트(replacement) 되지않고, 제1 절연막 및 제1 희생막이 적층된 절연 구조를 가질 수 있다. 즉, 상기 관통 셀 콘택(310)이 형성되는 제1 부위의 아래에 위치한 상기 셀 적층 구조물 부위는 제1 절연막(220) 및 제1 희생막(222)이 번갈아 반복 적층되는 형상을 가질 수 있다. 또한, 상기 관통 셀 콘택(310)이 형성되는 제1 부위의 일부분에도 제1 희생막 및 제2 희생막 패턴이 남아있을 수 있다.
상기 제1 희생막(222)은 예를들어 실리콘 질화물을 포함할 수 있다.
상기 셀 적층 구조물을 덮는 제1 층간 절연막(230) 및 제2 층간 절연막(254), 제1 마스크막(290) 및 제3 층간 절연막(296)이 구비될 수 있다.
상기 관통 셀 콘택(310)은 상기 제3 층간 절연막(296)으로부터 상기 제1 부위의 셀 적층 구조물을 관통하도록 수직 방향으로 연장되어, 하나의 게이트 패턴(300)의 측벽 및 하부 패드 패턴(108a)을 전기적으로 연결시킬 수 있다. 상기 관통 셀 콘택(310)은 상기 제1 내지 제3 층간 절연막(230, 254, 296), 제1 마스크막(290), 하부 절연막 패턴(214), 베이스 절연막(118) 및 보호 패턴(109)을 관통할 수 있다.
상기 관통 셀 콘택(310)은 상기 제3 층간 절연막(296)으로부터 상기 하부 패드 패턴(108a)까지 수직 방향으로 연장되고 상기 제1 부위의 셀 적층 구조물을 관통하는 제1 관통부(310a) 및 상기 제1 관통부(310a)의 측벽으로부터 인접하는 최상부의 상기 게이트 패턴(300)의 적어도 일부분과 접촉하도록 돌출되는 제1 돌출부(310b)를 포함할 수 있다. 상기 관통 셀 콘택(310)은 예를들어, 텅스텐을 포함할 수 있다.
상기 제1 돌출부(310b)는 상기 제1 관통부(310a)를 둘러싸는 링 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제1 돌출부(310b)는 상기 최상부의 게이트 패턴(300)의 측벽과 접하는 제1 부위 및 상기 제1 희생막 및 제2 희생막 패턴과 접하는 제2 부위를 포함할 수 있다.
이와 같이, 상기 관통 셀 콘택(310)은 제1 돌출부(310b)를 통해 최상부의 게이트 패턴(300)의 측벽과 접촉되어 최상부의 게이트 패턴(300)과 전기적으로 연결될 수 있다.
상기 관통 셀 콘택(310)과 접촉하는 최상부의 게이트 패턴(300)이 배치된 층의 수직 방향의 아래는 제1 희생막이 게이트 패턴으로 리플레이스먼트 되지 않아서, 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조를 가질 수 있다. 예시적인 실시예에서, 상기 제1 돌출부(310b)와 접하는 최상부의 게이트 패턴(300)의 저면의 수직 방향의 아래에는 상기 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조가 배치될 수 있다. 상기 관통 셀 콘택(310)은 상기 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조를 관통할 수 있다.
상기 관통 셀 콘택(310)에서 상기 제1 돌출부(310b) 아래에 위치하는 제1 관통부(310a)의 측벽을 둘러싸는 제3 희생막 패턴(280a)이 구비될 수 있다. 상기 제3 희생막 패턴(280a)은 상기 제1 희생막(222)과는 다른 절연 물질을 포함할 수 있다. 상기 제3 희생막 패턴(280a)은 예를들어, 실리콘 산화물을 포함할 수 있다.
상기 제3 희생막 패턴(280a)은 상기 관통 셀 콘택(310)과 접촉하는 최상부의 게이트 패턴(300) 아래의 상기 제1 희생막(222)과 상기 제1 관통부(310a)의 측벽 사이에 배치될 수 있다. 상기 제3 희생막 패턴(280a)은 상기 제1 관통부(310a)의 외측벽을 둘러싸는 링 형상을 가질 수 있다. 상기 제3 희생막 패턴(280a)는 상기 제1 희생막(222)과 접할 수 있다.
예시적인 실시예에서, 단면도에서 볼 때, 상기 제1 관통부(310a)의 외측벽으로부터 상기 제1 돌출부(310b)까지의 수평 거리는 상기 제1 관통부(310a)의 외측벽으로부터 상기 제3 희생막 패턴(280a)까지의 수평 거리보다 더 클 수 있다. 즉, 상기 제1 돌출부(310b)의 측방으로의 길이는 상기 제1 관통부(310a)로부터 돌출되는 상기 제3 희생막 패턴(280a)의 측방으로의 길이보다 더 길 수 있다.
상기 제1 돌출부(310b)의 수직 높이는 상기 제1 관통부(310a)를 둘러싸는 상기 제3 희생막 패턴(280a)의 수직 높이보다 더 클 수 있다.
상기 관통 셀 콘택(310)의 저면은 하부 패드 패턴(108a)과 접할 수 있다.
상기 관통 셀 콘택(310)은 제1 관통부(310a)와 인접하는 최상부의 게이트 패턴(300)과 전기적으로 연결되고, 그 하부에 위치하는 게이트 패턴들과는 전기적으로 절연될 수 있다.
한편, 상기 제1 마스크막(290)으로부터 상기 제1 부위의 셀 적층 구조물을 관통하여 상기 베이스 패턴(116)까지 연장되는 지지 구조물(294)이 구비될 수 있다. 상기 지지 구조물(294)은 상기 제1 마스크막(290), 제1 및 제2 층간 절연막(230, 254) 및 하부 절연막 패턴(214)을 관통할 수 있다. 상기 지지 구조물(294)은 절연 물질을 포함할 수 있고, 예를들어, 실리콘 산화물을 포함할 수 있다.
상기 지지 구조물(294)은 상기 제1 마스크막(290)으로부터 상기 베이스 패턴(116)까지 수직 방향으로 연장되고 상기 제1 부위의 셀 적층 구조물을 관통하는 제2 관통부(294a), 상기 제2 관통부(294a)의 측벽으로부터 인접하는 최상부의 상기 게이트 패턴(300)과 접촉하도록 돌출되는 제2 돌출부(294b) 및 상기 제2 관통부(294a)의 측벽으로부터 상기 최상부의 게이트 패턴(300) 아래에 위치하는 게이트 패턴들(300)과 접촉하도록 돌출되는 제3 돌출부(294c)를 포함할 수 있다.
각각의 상기 제2 및 제3 돌출부들(294b, 294c)은 상기 제2 관통부(294a)를 둘러싸는 링 형상을 가질 수 있다.
예시적인 실시예에서, 상기 지지 구조물(294)은 상기 셀 적층 구조물에서 상기 제1 절연막(220) 및 게이트 패턴(300)이 적층된 부위를 관통할 수 있다.
예시적인 실시예에서, 단면도에서 볼 때, 상기 제2 돌출부(294b)의 측방으로의 길이는 상기 제3 돌출부(294c)의 측방으로의 길이보다 클 수 있다. 상기 제2 돌출부(294b)의 수직 높이는 상기 제3 돌출부(294c)의 수직 높이보다 더 클 수 있다.
상기 지지 구조물(294)의 저면은 상기 베이스 패턴(116)과 접할 수 있다.
한편, 상기 기판(100)의 제1 영역(A) 상에는 상기 셀 적층 구조물을 관통하는 채널 구조물들(252a)이 구비될 수 있다.
도 23은 본 발명의 일 실시예에 따른 수직형 메모리 소자를 나타내는단면도이다. 도 24는 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 단면도이다. 도 25는 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 평면도이다.
도 23은 도 22의 D 부위의 확대된 단면도이다. 도 24는 도 22의 I-I'부위를 절단하였을 때 보여지는 평면도이다.
도 23 내지 도 25에 도시된 수직형 메모리 소자는 관통 셀 콘택의 제1 돌출부가 접촉하는 부위를 제외하고는 도 19 내지 22를 참조로 설명한 수직형 메모리 소자와 실질적으로 동일하다. 그러므로, 중복되는 설명은 생략한다.
도 23 내지 도 25를 참조하면, 게이트 패턴(300) 및 제1 절연막(220)이 번갈아 반복 적층되고, 상기 기판(100)의 상부면과 평행한 제1 방향으로 연장되고 상기 제1 방향의 가장자리가 계단 형상을 가지는 셀 적층 구조물이 구비될 수 있다.
상기 셀 적층 구조물의 일부 부위에는 상기 게이트 패턴(300)으로 리플레이스먼트 되지않고, 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조를 가질 수 있다. 즉, 상기 관통 셀 콘택(310)이 형성되는 제1 부위의 아래에 위치한 상기 셀 적층 구조물 부위는 제1 절연막(220) 및 제1 희생막(222)이 번갈아 반복 적층되는 형상을 가질 수 있다. 그러나, 상기 관통 셀 콘택(310)이 형성되는 제1 부위는 상기 게이트 패턴으로 리플레이스먼트 되어 제1 희생막(222) 및 제2 희생막 패턴(224)이 남아있지 않을 수 있다.
상기 셀 적층 구조물을 덮는 제1 층간 절연막(230) 및 제2 층간 절연막(254), 제1 마스크막(290) 및 제3 층간 절연막(296)이 구비될 수 있다.
상기 관통 셀 콘택(310)은 상기 제3 층간 절연막(296)으로부터 상기 하부 패드 패턴(108a)까지 수직 방향으로 연장되고 상기 제1 부위의 셀 적층 구조물을 관통하는 제1 관통부(310a) 및 상기 제1 관통부(310a)의 측벽으로부터 인접하는 최상부의 상기 게이트 패턴(300)와 접촉하도록 돌출되는 제1 돌출부(310b)를 포함할 수 있다. 상기 제1 돌출부의 단부의 측벽 전면이 상기 최상부의 게이트 패턴(300)과 접촉할 수 있다. 상기 제1 돌출부(310b)는 상기 제1 관통부(310a)를 둘러싸는 링 형상을 가질 수 있다.
상기 관통 셀 콘택(310)과 접촉하는 최상부의 게이트 패턴(300)이 배치된 층의 수직 방향의 아래는 제1 희생막이 게이트 패턴으로 리플레이스먼트 되지 않아서, 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조를 가질 수 있다. 예시적인 실시예에서, 상기 제1 돌출부(310b)와 접하는 최상부의 게이트 패턴(300)의 저면의 수직 방향의 아래에는 상기 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조가 배치될 수 있다. 즉, 상기 관통 셀 콘택(310)은 상기 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조를 관통할 수 있다.
상기 수직형 메모리 소자는 도 1 내지 도 19를 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 형성할 수 있다. 다만, 도 15를 참조로 설명한 공정을 수행할 때, 상기 제2 영역(B)에서, 상기 제1 희생막(222) 상에 상기 제2 희생막 패턴(224)이 적층된 부위(이하, 계단층)의 제1 희생막(222) 및 제2 희생막 패턴(224)은 모두 제거되도록 할 수 있다. 따라서, 상기 제2 갭(278) 내에는 상기 제1 리세스(271) 내의 제3 희생막(280)이 노출될 수 있다. 한편, 상기 제2 영역(B)에서, 수직 방향으로 상기 계단층의 아래에 위치하는 제1 희생막(222)은 제거되지 않고 남아있도록 할 수 있다.
도 26은 본 발명의 일 실시예에 따른 수직형 메모리 소자를 나타내는단면도이다. 도 27은 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 단면도이다. 도 28는 본 발명의 일 실시예에 따른 수직형 메모리 소자의 일부를 나타내는 확대된 평면도이다.
도 27은 도 26의 D 부위의 확대된 단면도이다. 도 28은 도 27의 I-I'부위를 절단하였을 때 보여지는 평면도이다.
도 26 내지 도 28에 도시된 수직형 메모리 소자는 관통 셀 콘택의 제1 돌출부의 형상을 제외하고는 도 19 내지 22를 참조로 설명한 수직형 메모리 소자와 실질적으로 동일하다. 그러므로, 중복되는 설명은 생략한다.
도 26 내지 도 28을 참조하면, 게이트 패턴(300) 및 제1 절연막(220)이 번갈아 반복 적층되고, 상기 기판(100)의 상부면과 평행한 제1 방향으로 연장되고 상기 제1 방향의 가장자리가 계단 형상을 가지는 셀 적층 구조물이 구비될 수 있다.
상기 셀 적층 구조물의 일부 부위에는 상기 게이트 패턴(300)으로 리플레이스먼트 되지않고, 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조를 가질 수 있다. 즉, 상기 관통 셀 콘택(310)이 형성되는 제1 부위의 아래에 위치한 상기 셀 적층 구조물 부위는 제1 절연막(220) 및 제1 희생막(222)이 번갈아 반복 적층되는 형상을 가질 수 있다. 또한, 상기 관통 셀 콘택이 형성되는 제1 부위의 일부분에도 제1 희생막(222) 및 제2 희생막 패턴(224)이 남아있을 수 있다.
상기 셀 적층 구조물을 덮는 제1 층간 절연막(230) 및 제2 층간 절연막(254), 제1 마스크막(290) 및 제3 층간 절연막(296)이 구비될 수 있다.
상기 관통 셀 콘택(310)은 상기 제3 층간 절연막(296)으로부터 상기 하부 패드 패턴(108a)까지 수직 방향으로 연장되고 상기 제1 부위의 셀 적층 구조물을 관통하는 제1 관통부(310a) 및 상기 제1 관통부(310a)의 측벽으로부터 인접하는 최상부의 상기 게이트 패턴(300)와 접촉하도록 돌출되는 제1 돌출부(310b)를 포함할 수 있다. 상기 제1 돌출부(310b)의 단부의 일부분이 상기 최상부의 게이트 패턴(300)과 접촉할 수 있다. 상기 제1 돌출부(310b)의 단부의 나머지 일부분은 제1 희생막(222) 및 제2 희생막 패턴(224)과 접촉할 수 있다. 상기 제1 돌출부(310b)는 상기 제1 관통부(310a)를 둘러싸는 링 형상을 가질 수 있다.
상기 관통 셀 콘택(310)과 접촉하는 최상부의 게이트 패턴(300)이 배치된 층의 수직 방향의 아래는 게이트 패턴들(300)이 배치될 수 있다. 상기 관통 셀 콘택(310)의 돌출부(310b)의 끝부분의 수직 방향의 아래에는 상기 제1 희생막(222)이 게이트 패턴으로 리플레이스먼트 되지 않아서, 제1 절연막(220) 및 제1 희생막(222)이 적층된 절연 구조를 가질 수 있다.
상기 수직형 메모리 소자는 도 1 내지 도 19를 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 형성할 수 있다.
다만, 도 15를 참조로 설명한 공정을 수행할 때, 상기 제2 영역(B)에서, 상기 제1 홀이 형성되는 부위와 인접하여 제1 희생막(222) 및 제2 희생막 패턴(224)이 제거되지 않고 남아있도록 할 수 있다. 이 후, 도 18을 참조로 설명한 공정에서 최상부의 제1 희생막 및 제2 희생막 패턴을 추가적으로 제거하여 상기 제2 갭 내에 최상부의 게이트 패턴의 측벽이 노출되도록 할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 108a : 하부 패드 패턴
220 : 제1 절연막 222 : 제1 희생막
224 : 제2 희생막 패턴 230 : 제1 층간 절연막
254 : 제2 층간 절연막 260 : 제1 홀
262 : 제2 홀 300 : 게이트 패턴
310 : 관통 셀 콘택 310a : 제1 관통부
310b : 제1 돌출부 280a : 제3 희생막 패턴
294 : 지지 구조물 294a : 제2 관통부
294b : 제2 돌출부 294c : 제3 돌출부

Claims (10)

  1. 기판 상에 형성된 하부 패드 패턴;
    상기 하부 패드 패턴 상에 구비되고, 게이트 패턴 및 제1 절연막이 번갈아 반복 적층되고, 상기 기판의 상부면과 평행한 제1 방향으로 연장되고, 상기 제1 방향의 가장자리가 계단 형상을 가지는 셀 적층 구조물;
    상기 셀 적층 구조물의 계단 형상을 갖는 부위를 관통하고, 상기 수직 방향으로 연장되는 제1 관통부 및 상기 제1 관통부의 측벽으로부터 돌출되고 상기 제1 관통부가 통과하는 최상부의 게이트 패턴의 측벽의 적어도 일부와 접하는 제1 돌출부를 포함하는 관통 셀 콘택; 및
    상기 관통 셀 콘택에서 상기 제1 돌출부의 아래에 위치하는 제1 관통부의 외측벽을 둘러싸는 제1 절연 패턴이 구비되고,
    상기 셀 적층 구조물에서 적어도 상기 관통 셀 콘택과 접하는 최상부의 게이트 패턴이 배치된 층의 수직 방향의 아래에는 상기 제1 절연막 및 절연 물질을 포함하는 제1 희생막이 반복 적층된 구조를 가지는 수직형 메모리 소자.
  2. 제1 항에 있어서, 상기 관통 셀 콘택의 제1 관통부는 상기 제1 절연막 및 제1 희생막이 반복 적층된 구조를 관통하여 하부 패드 패턴까지 연장되는 수직형 메모리 소자.
  3. 제1 항에 있어서, 상기 최상부의 게이트 패턴의 수직 높이는 그 하부의 게이트 패턴의 수직 높이보다 더 높은 수직형 메모리 소자.
  4. 제1 항에 있어서, 상기 관통 셀 콘택의 제1 돌출부의 측방으로의 길이는 상기 제1 관통부로부터 돌출되는 상기 제1 절연 패턴의 측방으로의 길이보다 더 긴 수직형 메모리 소자.
  5. 제1 항에 있어서, 상기 관통 셀 콘택의 제1 돌출부는 상기 제1 관통부를 둘러싸는 링 형상을 가지는 수직형 메모리 소자.
  6. 제1 항에 있어서, 상기 셀 적층 구조물에서, 상기 관통 셀 콘택과 접하는 최상부의 게이트 패턴이 배치된 층에는 제1 희생막 및 제2 희생막 패턴이 적층된 구조물이 구비되고,
    상기 관통 셀 콘택의 제1 돌출부의 단부의 일부는 상기 최상부의 게이트 패턴과 접하고 상기 제1 돌출부의 단부의 나머지 일부는 상기 제1 희생막과 접하는 수직형 메모리 소자.
  7. 제1 항에 있어서, 상기 관통 셀 콘택의 제1 돌출부의 단부의 측벽 전면은 상기 최상부의 게이트 패턴과 접하는 수직형 메모리 소자.
  8. 제1 항에 있어서, 상기 제1 돌출부와 접하는 최상부의 게이트 패턴의 저면 아래에는 상기 제1 절연막 및 제1 희생막이 반복 적층된 구조를 가지는 수직형 메모리 소자.
  9. 제1 항에 있어서, 상기 제1 돌출부와 접하는 최상부의 게이트 패턴의 저면 아래에는 게이트 패턴들이 배치되고, 상기 돌출부의 단부의 수직 방향의 아래에는 상기 제1 절연막 및 제1 희생막이 반복 적층된 구조를 가지는 수직형 메모리 소자.
  10. 제1 항에 있어서, 상기 셀 적층 구조물의 계단 형상을 갖는 부위를 관통하고, 절연 물질을 포함하는 지지 구조물을 더 포함하고,
    상기 지지 구조물은 수직 방향으로 연장되는 제2 관통부, 상기 제2 관통부의 측벽으로부터 돌출되고 상기 제2 관통부가 통과하는 최상부의 게이트 패턴의 측벽과 접하는 제2 돌출부, 및 상기 제2 돌출부 아래의 게이트 패턴의 측벽과 접하는 제3 돌출부를 포함하는 수직형 메모리 소자.
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