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KR20230154530A - 반도체 장치 - Google Patents

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KR20230154530A
KR20230154530A KR1020220054036A KR20220054036A KR20230154530A KR 20230154530 A KR20230154530 A KR 20230154530A KR 1020220054036 A KR1020220054036 A KR 1020220054036A KR 20220054036 A KR20220054036 A KR 20220054036A KR 20230154530 A KR20230154530 A KR 20230154530A
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KR
South Korea
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fin
shaped pattern
contact area
source
contact
Prior art date
Application number
KR1020220054036A
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English (en)
Inventor
배덕한
엄명윤
이유리
임선미
전준수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US17/989,944 priority patent/US20230352591A1/en
Priority to TW112108380A priority patent/TW202410301A/zh
Priority to EP23160782.1A priority patent/EP4273917B1/en
Priority to JP2023064034A priority patent/JP2023165398A/ja
Priority to CN202310472914.7A priority patent/CN116995076A/zh
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Abstract

신뢰성 및 성능을 향상시킨 반도체 장치를 제공하는 것이다. 반도체 장치는 제1 방향으로 연장된 제1 측벽 및 제2 측벽을 포함하는 소자 분리 구조체로, 소자 분리 구조체의 제1 측벽은 소자 분리 구조체의 제2 측벽과 제2 방향으로 반대되는 소자 분리 구조체, 소자 분리 구조체의 제1 측벽과 접촉하고, 제2 방향으로 연장된 제1 핀형 패턴, 소자 분리 구조체의 제2 측벽과 접촉하고, 제1 핀형 패턴과 제1 방향으로 이격되고, 제2 방향으로 연장된 제2 핀형 패턴, 제1 핀형 패턴 상에, 제1 방향으로 연장된 제1 게이트 전극, 제1 게이트 전극 및 소자 분리 구조체 사이의 제1 핀형 패턴 및 제2 핀형 패턴 상에 배치되고, 제1 방향으로 연장된 제1 소오스/드레인 컨택, 및 제1 소오스/드레인 컨택 상에, 제1 소오스/드레인 컨택과 연결된 배선 구조체를 포함하고, 제1 소오스/드레인 컨택은 제1 핀형 패턴 및 제2 핀형 패턴과 교차하는 제1 하부 컨택 영역과, 제1 하부 컨택 영역으로부터 돌출된 제1 상부 컨택 영역과, 제1 더미 컨택 영역을 포함하고, 배선 구조체는 제1 상부 컨택 영역의 상면과 접촉하고, 제1 더미 컨택 영역의 상면과 비접촉한다.

Description

반도체 장치 {Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 신뢰성 및 성능을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 방향으로 연장된 제1 측벽 및 제2 측벽을 포함하는 소자 분리 구조체로, 소자 분리 구조체의 제1 측벽은 소자 분리 구조체의 제2 측벽과 제2 방향으로 반대되는 소자 분리 구조체, 소자 분리 구조체의 제1 측벽과 접촉하고, 제2 방향으로 연장된 제1 핀형 패턴, 소자 분리 구조체의 제2 측벽과 접촉하고, 제1 핀형 패턴과 제1 방향으로 이격되고, 제2 방향으로 연장된 제2 핀형 패턴, 제1 핀형 패턴 상에, 제1 방향으로 연장된 제1 게이트 전극, 제1 게이트 전극 및 소자 분리 구조체 사이의 제1 핀형 패턴 및 제2 핀형 패턴 상에 배치되고, 제1 방향으로 연장된 제1 소오스/드레인 컨택, 및 제1 소오스/드레인 컨택 상에, 제1 소오스/드레인 컨택과 연결된 배선 구조체를 포함하고, 제1 소오스/드레인 컨택은 제1 핀형 패턴 및 제2 핀형 패턴과 교차하는 제1 하부 컨택 영역과, 제1 하부 컨택 영역으로부터 돌출된 제1 상부 컨택 영역과, 제1 더미 컨택 영역을 포함하고, 배선 구조체는 제1 상부 컨택 영역의 상면과 접촉하고, 제1 더미 컨택 영역의 상면과 비접촉한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 방향으로 연장된 제1 핀형 패턴, 제1 핀형 패턴과 제2 방향으로 이격되고, 제1 방향으로 연장된 제2 핀형 패턴, 제1 방향으로 연장된 제3 핀형 패턴, 제3 핀형 패턴과 제2 방향으로 이격되고, 제1 방향으로 연장된 제4 핀형 패턴, 제1 핀형 패턴 및 제2 핀형 패턴과 접촉하고, 제2 방향으로 연장된 소자 분리 구조체, 제1 핀형 패턴 상에, 제2 방향으로 연장된 제1 게이트 전극, 제3 핀형 패턴 상에, 제2 방향으로 연장된 제2 게이트 전극, 제4 핀형 패턴 상에, 제2 방향으로 연장된 제3 게이트 전극, 제1 게이트 전극 및 소자 분리 구조체 사이의 제1 핀형 패턴 및 제2 핀형 패턴 상에 배치되고, 제2 방향으로 연장된 제1 소오스/드레인 컨택, 제2 게이트 전극 및 제3 게이트 전극 사이의 제3 핀형 패턴 및 제4 핀형 패턴 상에 배치되고, 제2 방향으로 연장된 제2 소오스/드레인 컨택, 및 제1 소오스/드레인 컨택 및 제2 소오스/드레인 컨택 상에 배치되고, 제1 소오스/드레인 컨택 및 제2 소오스/드레인 컨택과 연결된 배선 구조체를 포함하고, 제1 소오스/드레인 컨택은 제1 핀형 패턴 및 제2 핀형 패턴과 교차하는 제1 하부 컨택 영역과, 제1 하부 컨택 영역으로부터 돌출된 제1 상부 컨택 영역을 포함하고, 제2 소오스/드레인 컨택은 제3 핀형 패턴 및 제4 핀형 패턴과 교차하는 제2 하부 컨택 영역과, 제2 하부 컨택 영역으로부터 돌출된 제2 상부 컨택 영역을 포함하고, 배선 구조체는 제1 상부 컨택 영역 및 제2 상부 컨택 영역과 접촉하는 비아 플러그를 포함하고, 비아 플러그의 바닥면은 제2 방향으로 비아 폭을 갖고, 제1 상부 컨택 영역의 상면의 제2 방향으로의 폭은 비아 폭의 1.5배보다 크거나 같고, 제2 상부 컨택 영역의 상면의 제2 방향으로의 폭은 비아 폭보다 크거나 같고, 비아 폭의 1.2배보다 작거나 같다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 방향으로 연장된 제1 핀형 패턴, 제1 핀형 패턴과 제2 방향으로 이격되고, 제1 방향으로 연장된 제2 핀형 패턴, 제1 핀형 패턴과 제1 방향으로 이격되고, 제1 방향으로 연장된 제3 핀형 패턴, 제2 핀형 패턴과 제1 방향으로 이격되고, 제1 방향으로 연장된 제4 핀형 패턴, 제1 핀형 패턴 및 제2 핀형 패턴 상에 배치되고, 제2 방향으로 연장된 제1 소오스/드레인 컨택, 제3 핀형 패턴 및 제4 핀형 패턴 상에 배치되고, 제2 방향으로 연장된 제2 소오스/드레인 컨택, 제1 핀형 패턴 및 제3 핀형 패턴과 제2 핀형 패턴 및 제4 핀형 패턴을 분리하고, 제2 방향으로 연장된 소자 분리 구조체, 및 제1 소오스/드레인 컨택 및 제2 소오스/드레인 컨택 상에 배치되고, 제1 소오스/드레인 컨택 및 제2 소오스/드레인 컨택과 연결된 배선 구조체를 포함하고, 제1 소오스/드레인 컨택은 제1 핀형 패턴 및 제2 핀형 패턴과 교차하는 제1 하부 컨택 영역과, 제1 하부 컨택 영역으로부터 돌출된 제1 상부 컨택 영역과, 제1 더미 컨택 영역을 포함하고, 제2 소오스/드레인 컨택은 제3 핀형 패턴 및 제4 핀형 패턴과 교차하는 제2 하부 컨택 영역과, 제2 하부 컨택 영역으로부터 돌출된 제2 상부 컨택 영역을 포함하고, 배선 구조체는 제1 상부 컨택 영역의 상면 및 제2 상부 컨택 영역의 상면과 접촉하고, 제1 더미 컨택 영역의 상면과 비접촉한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2 내지 도 8은 각각 도 1의 A - A, B - B, C - C, D - D, E - E, F - F 및 G - G를 따라 절단한 단면도이다.
도 9는 도 6의 P 부분을 확대하여 도시한 도면이다.
도 10 내지 도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 14 및 도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 16 및 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 18 및 도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 21 내지 도 25는 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 26 내지 도 30은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)을 도시하였지만, 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 몇몇 실시예들에 따른 반도체 장치는 평면(planar) 트랜지스터를 포함할 수 있음은 물론이다. 덧붙여, 본 발명의 기술적 사상은 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2 내지 도 8은 각각 도 1의 A - A, B - B, C - C, D - D, E - E, F - F 및 G - G를 따라 절단한 단면도이다. 도 9는 도 6의 P 부분을 확대하여 도시한 도면이다. 설명의 편의상, 도 1에는 층간 절연막들(190, 191, 192)과, 배선 구조체(205) 등을 도시하지 않았다.
도 1 내지 도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 내지 제6 핀형 패턴(110, 210, 310, 410, 510, 610)과, 제1 내지 제3 게이트 전극(120, 220, 320)과, 제1 및 제2 소자 분리 구조체(165, 166)와, 제1 소오스/드레인 컨택(171)과, 제2 소오스/드레인 컨택(172)과, 제1 및 제2 연결 소오스/드레인 컨택(181, 182)와, 게이트 분리 구조체(160)를 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 핀형 패턴(110), 제3 핀형 패턴(310) 및 제5 핀형 패턴(510)은 기판(100) 상에 배치될 수 있다. 제1 핀형 패턴(110), 제3 핀형 패턴(310) 및 제5 핀형 패턴(510)은 기판(100)의 제1 활성 영역(RX1) 내에 형성될 수 있다. 제1 핀형 패턴(110), 제3 핀형 패턴(310) 및 제5 핀형 패턴(510)은 제1 방향(D1)을 따라 길게 연장될 수 있다. 제1 핀형 패턴(110), 제3 핀형 패턴(310) 및 제5 핀형 패턴(510)은 제1 방향(D1)을 따라 일렬로 정렬될 수 있다.
제1 핀형 패턴(110) 및 제3 핀형 패턴(310)은 제1 방향(D1)으로 연장되는 핀 트렌치(FT)에 의해 정의될 수 있다. 핀 트렌치(FT)는 제1 핀형 패턴(110)의 측벽 및 제3 핀형 패턴(310)을 정의할 수 있다. 도시되지 않았지만, 제5 핀형 패턴(510)은 핀 트렌치(FT)에 의해 정의될 수 있다.
제2 핀형 패턴(210), 제4 핀형 패턴(410) 및 제6 핀형 패턴(610)은 기판(100) 상에 배치될 수 있다. 제2 핀형 패턴(210), 제4 핀형 패턴(410) 및 제6 핀형 패턴(610)은 제2 활성 영역(RX2) 내에 형성될 수 있다. 제2 핀형 패턴(210), 제4 핀형 패턴(410) 및 제6 핀형 패턴(610)은 제1 방향(D1)을 따라 길게 연장될 수 있다. 제2 핀형 패턴(210), 제4 핀형 패턴(410) 및 제6 핀형 패턴(610)은 제1 방향(D1)을 따라 일렬로 정렬될 수 있다.
제2 핀형 패턴(210) 및 제4 핀형 패턴(410)은 제1 방향(D1)으로 연장되는 핀 트렌치(FT)에 의해 정의될 수 있다. 제2 핀형 패턴(210)은 제1 핀형 패턴(110)과 제2 방향(D2)으로 이격될 수 있다. 제4 핀형 패턴(410)은 제3 핀형 패턴(310)과 제2 방향(D2)으로 이격될 수 있다. 제6 핀형 패턴(610)은 제5 핀형 패턴(510)과 제2 방향(D2)으로 이격될 수 있다. 여기에서, 제1 방향(D1)은 제2 방향(D2) 및 제3 방향(D3)과 교차될 수 있다. 또한, 제2 방향(D2)은 제3 방향(D3)과 교차될 수 있다. 제3 방향(D3)은 기판(100)의 상면과 수직인 방향일 수 있다.
필드 영역(FX)은 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 사이에 배치될 수 있다. 필드 영역(FX)은 핀 트렌치(FT)보다 깊은 딥 트렌치(DT)에 의해 정의될 수 있다. 딥 트렌치(DT)는 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)을 정의할 수 있다. 예를 들어, 딥 트렌치(DT)는 제1 방향(D1)으로 길게 연장될 수 있다. 딥 트렌치(DT)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이와, 제3 핀형 패턴(310) 및 제4 핀형 패턴(410) 사이와, 제5 핀형 패턴(510) 및 제6 핀형 패턴(610) 사이에 형성될 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 딥 트렌치(DT)는 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)을 구분할 수 있다.
일 예로, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 중 하나는 NMOS 형성 영역이고, 다른 하나는 PMOS 형성 영역일 수 있다. 다른 예로, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 PMOS 형성 영역일 수 있다. 또 다른 예로, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 NMOS 형성 영역일 수 있다.
제1 내지 제6 핀형 패턴(110, 210, 310, 410, 510, 610)은 각각 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 각각의 제1 내지 제6 핀형 패턴(110, 210, 310, 410, 510, 610)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 내지 제6 핀형 패턴(110, 210, 310, 410, 510, 610)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
일 예로, 제1 활성 영역(RX1)에 배치된 핀형 패턴(110, 310, 510)은 제2 활성 영역(RX2)에 배치된 핀형 패턴(210, 410, 610)과 동일한 물질을 포함할 수 있다. 다른 예로, 제1 활성 영역(RX1)에 배치된 핀형 패턴(110, 310, 510)은 제2 활성 영역(RX2)에 배치된 핀형 패턴(210, 410, 610)과 다른 물질을 포함할 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 예로 들어 설명한다. 제1 활성 영역(RX1)에 배치된 제1 핀형 패턴(110)의 개수는 제2 활성 영역(RX2)에 배치된 제2 핀형 패턴(210)의 개수와 동일한 것으로 도시하였지만, 이에 제한되는 것은 아니다. 또한, 제1 활성 영역(RX1)에 배치된 제1 핀형 패턴(110)과, 제2 활성 영역(RX2)에 배치된 제2 핀형 패턴(210)은 2개인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 활성 영역(RX1)에 배치된 제1 핀형 패턴(110)과, 제2 활성 영역(RX2)에 배치된 제2 핀형 패턴(210)은 각각 1개 또는 3개 이상일 수 있음은 물론이다.
이하의 설명은 제1 내지 제4 핀형 패턴(110, 210, 310, 410)을 이용하여 설명한다.
필드 절연막(105)은 제1 내지 제4 핀형 패턴(110, 210, 310, 410)의 주변에 배치될 수 있다. 도시되지 않았지만, 필드 절연막(105)는 제5 핀형 패턴(510) 및 제6 핀형 패턴(610)의 주변에 배치될 수 있다. 필드 절연막(105)은 깊은 트렌치(DT)를 채울 수 있다. 필드 절연막(105)은 핀 트렌치(FT)의 일부를 채울 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 예로 들면, 필드 절연막(105)은 제1 핀형 패턴(110)의 측벽의 일부 및 제2 핀형 패턴(210)의 측벽의 일부 상에 형성될 수 있다.
제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 각각 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. 제5 핀형 패턴(510) 및 제6 핀형 패턴(610)도 필드 절연막(105)의 상면보다 돌출될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
제1 소자 분리 구조체(165) 및 제2 소자 분리 구조체(166)는 각각 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)에 걸쳐 배치될 수 있다. 제1 소자 분리 구조체(165) 및 제2 소자 분리 구조체(166)는 각각 제2 방향(D2)으로 길게 연장될 수 있다.
제1 소자 분리 구조체(165)는 제1 방향(D1)으로 인접하는 제1 핀형 패턴(110) 및 제3 핀형 패턴(310)을 분리할 수 있다. 제1 소자 분리 구조체(165)는 제1 방향(D1)으로 인접한 제2 핀형 패턴(210) 및 제4 핀형 패턴(410)을 분리할 수 있다.
제2 소자 분리 구조체(166)는 제1 방향(D1)으로 인접하는 제3 핀형 패턴(310) 및 제5 핀형 패턴(510)을 분리할 수 있다. 제2 소자 분리 구조체(166)는 제1 방향(D1)으로 인접한 제4 핀형 패턴(410) 및 제6 핀형 패턴(410)을 분리할 수 있다. 제2 소자 분리 구조체(166)에 관한 설명은 제1 소자 분리 구조체(165)에 관한 설명과 실질적으로 동일할 수 있으므로, 이하의 설명은 제1 소자 분리 구조체(165)를 중심으로 설명한다.
제1 소자 분리 구조체(165)는 제1 측벽(165_LS1)과 제2 측벽(165_LS2)을 포함할 수 있다. 제1 소자 분리 구조체의 제1 측벽(165_LS1)과 제1 소자 분리 구조체의 제2 측벽(165_LS2)은 각각 제2 방향(D2)으로 길게 연장될 수 있다. 제1 소자 분리 구조체의 제1 측벽(165_LS1)은 제1 소자 분리 구조체의 제2 측벽(165_LS2)과 제1 방향(D1)으로 반대된다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 각각 제1 소자 분리 구조체의 제1 측벽(165_LS1)과 접촉한다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제1 소자 분리 구조체의 제1 측벽(165_LS1)으로부터 제1 방향(D1)으로 연장될 수 있다.
제3 핀형 패턴(310) 및 제4 핀형 패턴(410)은 각각 제1 소자 분리 구조체의 제2 측벽(165_LS2)과 접촉한다. 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)은 제1 소자 분리 구조체의 제2 측벽(165_LS2)으로부터 제1 방향(D1)으로 연장될 수 있다.
제1 소자 분리 구조체의 상면(165US)은 이후에 설명될 게이트 캡핑 패턴(145, 245, 345)의 상면과 동일 평면에 놓이는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 소자 분리 구조체(165) 및 제2 소자 분리 구조체(166)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 소자 분리 구조체(165) 및 제2 소자 분리 구조체(166)는 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
분리 구조체 스페이서(165SP)는 제1 소자 분리 구조체의 제1 측벽(165_LS1)의 일부를 따라 연장될 수 있다. 분리 구조체 스페이서(165SP)는 제1 소자 분리 구조체의 제2 측벽(165_LS2)의 일부를 따라 연장될 수 있다.
분리 구조체 스페이서(165SP)는 이후에 설명될 게이트 스페이서(140, 240, 340)과 동일한 물질을 포함할 수 있다. 도시된 것과 달리, 제1 소자 분리 구조체의 측벽(165_LS1, 165_LS2) 상에, 분리 구조체 스페이서(165SP)가 배치되지 않을 수 있다.
제1 내지 제3 게이트 전극(120, 220, 320)은 각각 제2 방향(D2)으로 연장될 수 있다. 제1 내지 제3 게이트 전극(120, 220, 320)은 각각 필드 절연막(105) 상에 배치될 수 있다.
제1 게이트 전극(120)은 제1 활성 영역(RX1) 상에 배치되고, 제2 활성 영역(RX2) 상에 배치되지 않는다. 제1 게이트 전극(120)은 제1 활성 영역(RX1)에 배치된 핀형 패턴(110, 310, 510) 상에 배치될 수 있다. 제1 게이트 전극(120)은 제2 활성 영역(RX2)에 배치된 핀형 패턴(210, 410, 610) 상에 배치되지 않는다.
제2 게이트 전극(220)은 제2 활성 영역(RX2) 상에 배치되고, 제1 활성 영역(RX1) 상에 배치되지 않는다. 제2 게이트 전극(220)은 제2 활성 영역(RX2)에 배치된 핀형 패턴(210, 410, 610) 상에 배치될 수 있다. 제2 게이트 전극(220)은 제1 활성 영역(RX1)에 배치된 핀형 패턴(110, 310, 510) 상에 배치될 수 있다.
제3 게이트 전극(320)은 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)에 걸쳐 배치될 수 있다. 제3 게이트 전극(320)은 제1 활성 영역(RX1)에 배치된 핀형 패턴(110, 310, 510) 상에 배치될 수 있다. 제3 게이트 전극(320)은 제2 활성 영역(RX2)에 배치된 핀형 패턴(210, 410, 610) 상에 배치될 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 제2 방향(D2)으로 이격되고, 제2 방향(D2)으로 정렬될 수 있다. 제1 게이트 전극(120)은 제2 게이트 전극(220)에 대응되도록 배치될 수 있다. 제3 게이트 전극(320)은 제1 게이트 전극(120)과 제1 방향(D1)으로 이격될 수 있다. 제3 게이트 전극(320)은 제2 게이트 전극(220)과 제1 방향(D1)으로 이격될 수 있다.
도 1에서, 제1 게이트 전극(120)과 제2 게이트 전극(220)는 일대일로 대응되는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 게이트 전극(120) 중 적어도 하나는 제2 활성 영역(RX2)에 배치되고 제2 방향(D2)으로 연장된 절연 물질 게이트와 마주볼 수 있다. 또는, 제2 게이트 전극(220) 중 적어도 하나는 제1 활성 영역(RX1)에 배치되고 제2 방향(D2)으로 연장된 절연 물질 게이트와 마주볼 수 있다. 절연 물질 게이트는 상술한 소자 분리 구조체(165, 166)과 유사할 수 있다.
예를 들어, 게이트 전극(120, 220, 320)의 상면은 오목한 곡면을 포함할 수 있다. 이후에 설명될 게이트 캡핑 패턴(145, 245, 345)를 형성하기 전에, 게이트 전극(120, 220, 320)의 일부가 제거될 수 있다. 게이트 전극(120, 220, 320)의 일부를 제거하는 식각 공정에 의해, 게이트 전극(120, 220, 320)의 상면의 적어도 일부는 오목한 곡면으로 변할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 전극(120)의 상면 및 제2 게이트 전극(220)의 상면은 도 8과 같은 단면도에서 오목한 모양을 가질 수 있다.
제1 내지 제3 게이트 전극(120, 220, 320)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 내지 제3 게이트 전극(120, 220, 320)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 게이트 분리 구조체(160)에 의해 분리될 수 있다. 게이트 분리 구조체(160)는 제1 게이트 전극(120) 및 제2 게이트 전극(220)를 제2 방향(D2)으로 이격시킬 수 있다.
게이트 분리 구조체(160)는 필드 영역(FX) 상에 배치된다. 게이트 분리 구조체(160)는 필드 절연막(105) 상에 배치될 수 있다. 게이트 분리 구조체(160)는 서로 대응되는 제1 게이트 전극(120) 및 제2 게이트 전극(220)을 분리할 수 있다.
게이트 분리 구조체(160)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 게이트 분리 구조체(160)는 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도 8에서, 게이트 분리 구조체(160)의 일부는 필드 절연막(105) 내로 만입되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 게이트 분리 구조체의 상면(160US)은 제1 게이트 캡핑 패턴(145)의 상면 및 제2 게이트 캡핑 패턴(245)의 상면과 동일 평면에 놓일 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 스페이서(140)는 제1 게이트 전극(120)의 측벽 상에 배치될 수 있다. 제2 게이트 스페이서(240)는 제2 게이트 전극(220)의 측벽 상에 배치될 수 있다. 제3 게이트 스페이서(340)는 제3 게이트 전극(320)의 측벽 상에 배치될 수 있다. 제1 내지 제3 게이트 스페이서(140, 240, 340)는 제2 방향(D2)을 따라 연장될 수 있다. 제1 내지 제3 게이트 스페이서(140, 240, 340)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연막(130)은 제1 게이트 전극(120)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 전극(120)과 제1 활성 영역(RX1)에 배치된 핀형 패턴(110, 310, 510) 사이에 배치될 수 있다. 제2 게이트 절연막(230)은 제2 게이트 전극(220)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 게이트 절연막(230)은 제2 게이트 전극(220)과 제2 활성 영역(RX2)에 배치된 핀형 패턴(210, 410, 610) 사이에 배치될 수 있다. 제3 게이트 절연막(330)은 제3 게이트 전극(320)의 측벽 및 바닥면을 따라 연장될 수 있다. 제3 게이트 절연막(330)은 제3 게이트 전극(320)과 제1 활성 영역(RX1)에 배치된 핀형 패턴(110, 310, 510) 사이에 배치될 수 있다. 제3 게이트 절연막(330)은 제3 게이트 전극(320)과 제2 활성 영역(RX2)에 배치된 핀형 패턴(210, 410, 610) 사이에 배치될 수 있다.
도 8에서, 제1 게이트 절연막(130)은 필드 절연막(105)보다 위로 돌출된 제3 핀형 패턴(310)의 프로파일과, 필드 절연막(105)의 상면을 따라 형성될 수 있다. 제2 게이트 절연막(230)은 필드 절연막(105)보다 위로 돌출된 제4 핀형 패턴(410)의 프로파일과, 필드 절연막(105)의 상면을 따라 형성될 수 있다. 도 7에서, 제3 게이트 절연막(330)은 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 프로파일과, 필드 절연막(105)의 상면을 따라 형성될 수 있다.
도시되지 않았지만, 제1 게이트 절연막(130)을 예로 들면, 제1 게이트 절연막(130)은 필드 절연막(105)보다 위로 돌출된 제3 핀형 패턴(310)의 프로파일을 따라 계면막을 포함할 수 있다. 예를 들어, 계면막은 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 8에서, 제1 게이트 절연막(130)은 제2 방향(D2)으로 마주보는 제1 게이트 전극(120)의 측벽 및 게이트 분리 구조체(160)의 측벽을 따라 연장될 수 있다. 제2 게이트 절연막(230)은 제2 방향(D2)으로 마주보는 제2 게이트 전극(220)의 측벽 및 게이트 분리 구조체(160)의 측벽을 따라 연장될 수 있다.
제1 내지 제3 게이트 절연막(130, 230, 330)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 내지 제3 게이트 절연막(130, 230, 330)은 각각 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 제1 내지 제3 게이트 절연막(130, 230, 330)은 각각 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 내지 제3 게이트 절연막(130, 230, 330)은 각각 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 내지 제3 게이트 절연막(130, 230, 330)은 각각 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 내지 제3 게이트 캡핑 패턴(145, 245, 345)은 제1 내지 제3 게이트 전극(120, 220, 320) 상에 배치될 수 있다. 또한, 제1 내지 제3 게이트 캡핑 패턴(145, 245, 345)은 제1 내지 제3 게이트 스페이서(140, 240, 340)의 상면 상에 배치될 수 있다. 제1 내지 제3 게이트 캡핑 패턴(145, 245, 345)은 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시된 것과 달리, 제1 내지 제3 게이트 캡핑 패턴(145, 245, 345)은 각각 제1 내지 제3 게이트 스페이서(140, 240, 340) 사이에 배치될 수 있다. 이와 같은 경우, 제1 게이트 캡핑 패턴(145)을 예를 들어, 제1 게이트 캡핑 패턴(145)의 상면은 제1 게이트 스페이서(140)의 상면과 동일 평면에 놓일 수 있다.
제1 소오스/드레인 패턴(150)은 제1 핀형 패턴(110) 상에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 핀형 패턴(110)과 연결될 수 있다. 제3 소오스/드레인 패턴(350)은 제3 핀형 패턴(310) 상에 배치될 수 있다. 제3 소오스/드레인 패턴(350)은 제3 핀형 패턴(310)과 연결될 수 있다. 제1 소오스/드레인 패턴(150) 및 제3 소오스/드레인 패턴(350)은 제1 활성 영역(RX1)에 배치될 수 있다.
제2 소오스/드레인 패턴(250)은 제2 핀형 패턴(210) 상에 배치될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 핀형 패턴(210)과 연결될 수 있다. 제4 소오스/드레인 패턴(450)은 제4 핀형 패턴(410) 상에 배치될 수 있다. 제4 소오스/드레인 패턴(450)은 제4 핀형 패턴(410)과 연결될 수 있다. 제2 소오스/드레인 패턴(250) 및 제4 소오스/드레인 패턴(450)은 제2 활성 영역(RX2)에 배치될 수 있다.
제2 소오스/드레인 패턴(250)은 제1 소오스/드레인 패턴(150)과 제2 방향(D2)으로 분리된다. 즉, 제2 소오스/드레인 패턴(250)은 제1 소오스/드레인 패턴(150)과 직접 연결되지 않는다. 제3 소오스/드레인 패턴(350)은 제4 소오스/드레인 패턴(450)과 제2 방향(D2)으로 분리된다.
제1 소오스/드레인 패턴(150)은 복수의 제1 핀형 패턴(110)과 연결될 수 있다. 제2 소오스/드레인 패턴(250)은 복수의 제2 핀형 패턴(210)과 연결될 수 있다. 제3 소오스/드레인 패턴(350)은 복수의 제3 핀형 패턴(310)과 연결될 수 있다. 제4 소오스/드레인 패턴(450)은 복수의 제4 핀형 패턴(410)과 연결될 수 있다. 제1 내지 제4 소오스/드레인 패턴(150, 250, 350, 450)은 각각 공유 에피택셜 패턴일 수 있다.
제1 내지 제4 소오스/드레인 패턴(150, 250, 350, 450)은 각각 제1 내지 제4 핀형 패턴(110, 210, 310, 410)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
도시되지 않았지만, 제5 핀형 패턴(510) 및 제6 핀형 패턴(610) 상에, 소오스/드레인 패턴이 배치될 수 있다. 이하의 설명은 제1 내지 제4 소오스/드레인 패턴(150, 250, 350, 450)을 이용하여 설명한다.
소오스/드레인 식각 정지막(156)은 제1 내지 제3 게이트 전극(120, 220, 320)의 측벽과, 제1 내지 제4 소오스/드레인 패턴(150, 250, 350, 450) 상에 배치될 수 있다. 소오스/드레인 식각 정지막(156)은 이 후에 설명될 하부 층간 절연막(190)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 소오스/드레인 식각 정지막(156)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
하부 층간 절연막(190)은 소오스/드레인 식각 정지막(156) 상에 배치될 수 있다. 하부 층간 절연막(190)은 제1 내지 제3 게이트 캡핑 패턴(145, 245, 345)의 상면을 덮지 않을 수 있지만, 이에 제한되는 것은 아니다. 예를 들어, 하부 층간 절연막(190)의 상면은 제1 게이트 캡핑 패턴(145)의 상면, 제2 게이트 캡핑 패턴(245)의 상면 및 제3 게이트 캡핑 패턴(345)의 상면 동일 평면에 놓일 수 있지만, 이에 제한되는 것은 아니다. 하부 층간 절연막(190)의 상면은 제1 소자 구조체의 상면(165US)의 상면과 동일 평면에 놓일 수 있지만, 이에 제한되는 것은 아니다.
하부 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 연결 소오스/드레인 컨택(181) 및 제2 연결 소오스/드레인 컨택(182)은 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)에 걸쳐 배치될 수 있다. 제1 연결 소오스/드레인 컨택(181) 및 제2 연결 소오스/드레인 컨택(182)은 각각 제2 방향(D2)으로 길게 연장될 수 있다.
제1 연결 소오스/드레인 컨택(181) 및 제2 연결 소오스/드레인 컨택(182)은 제1 활성 영역(RX1)에 배치된 소오스/드레인 패턴(150, 350) 및 제2 활성 영역(RX2)에 배치된 소오스/드레인 패턴(250, 450) 상에 배치될 수 있다. 제1 연결 소오스/드레인 컨택(181) 및 제2 연결 소오스/드레인 컨택(182)은 제1 활성 영역(RX1)에 배치된 소오스/드레인 패턴(150, 350) 및 제2 활성 영역(RX2)에 배치된 소오스/드레인 패턴(250, 450)과 동시에 연결된다. 제1 연결 소오스/드레인 컨택(181) 및 제2 연결 소오스/드레인 컨택(182)은 제1 활성 영역(RX1)에 배치된 핀형 패턴(110, 310) 및 제2 활성 영역(RX2) 상에 배치된 핀형 패턴(210, 410) 상에 배치될 수 있다.
제1 소오스/드레인 컨택(171)은 제1 활성 영역(RX1)에 배치된 소오스/드레인 패턴(150, 350) 상에 배치될 수 있다. 제2 소오스/드레인 컨택(172)은 제2 활성 영역(RX2)에 배치된 소오스/드레인 패턴(250, 450) 상에 배치될 수 있다. 제1 소오스/드레인 컨택(171)은 제1 및 제3 소오스/드레인 패턴(150, 350)과 연결되지만, 제2 및 제4 소오스/드레인 패턴(250, 450)과 연결되지 않는다. 제2 소오스/드레인 컨택(172)은 제2 및 제4 소오스/드레인 패턴(250, 450)과 연결되지만, 제1 및 제3 소오스/드레인 패턴(150, 350)과 연결되지 않는다.
도시되지 않았지만, 제2 연결 소오스/드레인 컨택(182), 제1 소오스/드레인 컨택(171) 및 제2 소오스/드레인 컨택(172)은 제1 소오스/드레인 패턴(150) 및/또는 제2 소오스/드레인 패턴(250) 상에 추가적으로 배치될 수 있다.
제1 연결 소오스/드레인 컨택(181)과, 제2 연결 소오스/드레인 컨택(182)과, 제1 소오스/드레인 컨택(171)과 제2 소오스/드레인 컨택(172)는 각각 하부 층간 절연막(190) 내에 배치될 수 있다.
제1 실리사이드막(155)은 제1 소오스/드레인 패턴(150)과, 소오스/드레인 컨택(181, 182, 171)들 사이에 형성될 수 있다. 제2 실리사이드막(255)은 제2 소오스/드레인 패턴(250)과, 소오스/드레인 컨택(181, 182, 172)들 사이에 형성될 수 있다. 제3 실리사이드막(355)은 제3 소오스/드레인 패턴(350)과, 소오스/드레인 컨택(181, 182, 171)들 사이에 형성될 수 있다. 제4 실리사이드막(455)은 제4 소오스/드레인 패턴(250)과, 소오스/드레인 컨택(181, 182, 172)들 사이에 형성될 수 있다. 제1 내지 제4 실리사이드막(155, 255, 355, 455)은 각각 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
제1 연결 소오스/드레인 컨택(181)은 소자 분리 구조체(165, 166)과, 게이트 전극(120, 220, 320) 사이에 배치될 수 있다. 제1 연결 소오스/드레인 컨택(181)의 일측에 소자 분리 구조체(165, 166)가 배치되고, 제1 연결 소오스/드레인 컨택(181)의 타측에 게이트 전극(120, 220, 320)이 배치될 수 있다.
제1 연결 소오스/드레인 컨택(181)은 소자 분리 구조체(165, 166)에 최인접하는 연결 소오스/드레인 컨택일 수 있다. 즉, 제1 연결 소오스/드레인 컨택(181)과 소자 분리 구조체(165, 166) 사이에, 추가적인 게이트 전극(120, 220, 320)이 배치되지 않는다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 연결 소오스/드레인 컨택(181)은 소자 분리 구조체(165, 166)의 양측에 배치될 수 있다. 다르게 설명하면, 소자 분리 구조체(165, 166)는 제1 방향(D1)으로 인접한 제1 연결 소오스/드레인 컨택(181) 사이에 배치될 수 있다.
제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)과 연결된 제1 연결 소오스/드레인 컨택(181)은 제1 소자 분리 구조체(165) 및 제3 게이트 전극(320) 사이에 배치된 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)과 연결된 제1 연결 소오스/드레인 컨택(181)은 제1 소자 분리 구조체(165) 및 제1 게이트 전극(120) 사이와, 제1 소자 분리 구조체(165) 및 제2 게이트 전극(220) 사이에 배치될 수 있다.
제3 소오스/드레인 패턴(350) 및 제4 소오스/드레인 패턴(450)과 연결된 제1 연결 소오스/드레인 컨택(181)은 제1 소자 분리 구조체(165) 및 제1 게이트 전극(120) 사이와, 제1 소자 분리 구조체(165) 및 제2 게이트 전극(220) 사이에 배치된 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제3 소오스/드레인 패턴(350) 및 제4 소오스/드레인 패턴(450)과 연결된 제1 연결 소오스/드레인 컨택(181)은 제1 소자 분리 구조체(165) 및 제3 게이트 전극(320) 사이에 배치될 수 있다.
제2 소자 분리 구조체(166)에 최인접한 제1 연결 소오스/드레인 컨택(181)에 관한 설명은 제1 소자 분리 구조체(165)에 최인접한 제1 연결 소오스/드레인 컨택(181)에 관한 설명과 실질적으로 동일할 수 있으므로, 이하의 설명은 제1 소자 분리 구조체(165)를 중심으로 설명한다.
제2 연결 소오스/드레인 컨택(182)은 제1 방향(D1)으로 인접한 게이트 전극(120, 220, 320) 사이에 배치될 수 있다. 제2 연결 소오스/드레인 컨택(182)은 소자 분리 구조체(165, 166)와 최인접한 연결 소오스/드레인 컨택이 아니다. 즉, 제2 연결 소오스/드레인 컨택(182)과 소자 분리 구조체(165, 166) 사이에, 적어도 하나 이상의 게이트 전극(120, 220, 320)이 배치된다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)이 제2 연결 소오스/드레인 컨택(182)의 일측에 배치되고, 제3 게이트 전극(320)이 제2 연결 소오스/드레인 컨택(182)의 타측에 배치되는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 일 예로, 제1 게이트 전극(120) 및 제2 게이트 전극(220)이 제2 연결 소오스/드레인 컨택(182)의 일측 및 제2 연결 소오스/드레인 컨택(182)의 타측에 배치될 수 있다. 다른 예로, 제2 연결 소오스/드레인 컨택(182)는 제3 게이트 전극(320) 사이에 배치될 수 있다.
도 1에서, 제1 연결 소오스/드레인 컨택(181) 및 제2 연결 소오스/드레인 컨택(182)은 제3 핀형 패턴(310) 및 제4 핀형 패턴(410) 상에 함께 배치되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도시된 것과 달리, 제1 연결 소오스/드레인 컨택(181) 및 제2 연결 소오스/드레인 컨택(182) 사이에, 추가적인 제3 소자 분리 구조체가 배치될 수 있다. 이와 같은 경우, 제1 연결 소오스/드레인 컨택(181)은 제3 핀형 패턴(310) 및 제4 핀형 패턴(410) 상에 배치되지만, 제2 연결 소오스/드레인 컨택(182)은 제3 핀형 패턴(310) 및 제4 핀형 패턴(410) 상에 배치되지 않는다. 제2 연결 소오스/드레인 컨택(182)은 제2 소자 분리 구조체(166)과 제3 소자 분리 구조체 사이에 배치된 제7 핀형 패턴 및 제 8 핀형 패턴 상에 배치된다.
이하의 설명에서, 제1 연결 소오스/드레인 컨택(181) 및 제2 연결 소오스/드레인 컨택(182)은 제3 핀형 패턴(310) 및 제4 핀형 패턴(410) 상에 함께 배치되는 것으로 설명한다.
제1 연결 소오스/드레인 컨택(181)은 제1 하부 컨택 영역(181B)과, 제1 상부 컨택 영역(181UC)과, 제1 더미 컨택 영역(181UD)을 포함할 수 있다.
제1 하부 컨택 영역(181B)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차할 수 있다. 제1 하부 컨택 영역(181B)은 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)과 동시에 연결된다. 제1 하부 컨택 영역(181B)은 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)과 교차할 수 있다. 제1 하부 컨택 영역(181B)은 제3 소오스/드레인 패턴(350) 및 제4 소오스/드레인 패턴(450)과 동시에 연결된다.
제1 상부 컨택 영역(181UC)과, 제1 더미 컨택 영역(181UD)은 제1 하부 컨택 영역(181B)으로부터 제3 방향(D3)으로 돌출될 수 있다. 제1 상부 컨택 영역(181UC)과, 제1 더미 컨택 영역(181UD)은 제2 방향(D2)으로 이격될 수 있다. 제1 연결 소오스/드레인 컨택(181)은 제1 하부 컨택 영역(181B)으로부터 제3 방향(D3)으로 돌출된 복수의 컨택 영역을 포함할 수 있다.
제1 하부 컨택 영역(181B)은 제1 상부 컨택 영역(181UC) 및 제1 더미 컨택 영역(181UD)과 직접 연결된다. 제1 하부 컨택 영역(181B), 제1 상부 컨택 영역(181UC) 및 제1 더미 컨택 영역(181UD)은 통합 구조(integral structure)를 가질 수 있다. 제조 공정 상, 제1 연결 소오스/드레인 컨택(181)의 전구조물(pre-structure)을 형성한 후, 전구조물의 일부를 제거할 수 있다. 제1 연결 소오스/드레인 컨택(181)의 전구조물의 상면은 하부 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다. 전구조물의 일부를 제거함으로써, 제1 하부 컨택 영역(181B), 제1 상부 컨택 영역(181UC) 및 제1 더미 컨택 영역(181UD)이 형성될 수 있다. 제1 연결 소오스/드레인 컨택(181)의 전구조물의 일부를 식각하여, 제1 상부 컨택 영역(181UC) 및 제1 더미 컨택 영역(181UD)이 형성되므로, 제1 하부 컨택 영역(181B)과 제1 상부 컨택 영역(181UC)이 구분되는 경계선과, 제1 하부 컨택 영역(181B)과 제1 더미 컨택 영역(181UD)이 구분되는 경계선이 없다.
제1 연결 소오스/드레인 컨택(181)의 상면은 제1 상부 컨택 영역의 상면(181UC_US) 및 제1 더미 컨택 영역의 상면(181UD_US)일 수 있다. 제1 상부 컨택 영역의 상면(181UC_US) 및 제1 더미 컨택 영역의 상면(181UD_US)은 하부 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있지만, 이에 제한되는 것은 아니다.
제1 하부 컨택 영역(181B)은 연결 부분(181B_CR)과, 돌출 부분(181B_PR)을 포함할 수 있다. 제1 하부 컨택 영역의 연결 부분(181B_CR)은 제1 상부 컨택 영역(181UC) 및 제1 더미 컨택 영역(181UD) 사이에 배치된다. 제1 하부 컨택 영역의 돌출 부분(181B_PR)은 제1 상부 컨택 영역(181UC) 및 제1 더미 컨택 영역(181UD)으로부터 제2 방향(D2)으로 돌출된 부분일 수 있다. 제1 상부 컨택 영역(181UC) 및 제1 더미 컨택 영역(181UD)은 각각 제1 하부 컨택 영역의 연결 부분(181B_CR)과 제1 하부 컨택 영역의 돌출 부분(181B_PR) 사이에 배치될 수 있다.
제1 상부 컨택 영역(181UC)은 이후에 설명될 비아 플러그(206)가 랜딩되는 부분일 수 있다. 제1 연결 소오스/드레인 컨택(181)은 제1 상부 컨택 영역(181UC)을 통해, 배선 구조체(205)와 연결된다. 배선 구조체(205)는 제1 상부 컨택 영역의 상면(181UC_US)과 접촉한다.
제1 더미 컨택 영역(181UD)은 비아 플러그(206)가 랜딩되지 않는 부분이다. 배선 구조체(205)는 제1 더미 컨택 영역의 상면(181UD_US)과 접촉하지 않는다. 이후에 설명될 제1 식각 정지막(196)은 제1 더미 컨택 영역의 상면(181UD_US) 전체를 덮을 수 있다.
제1 하부 컨택 영역(181B)으로부터 제3 방향(D3)으로 돌출된 복수의 컨택 영역 중 일부는 비아 플러그(206)와 접촉하고, 나머지는 비아 플러그(206)과 접촉하지 않는다.
일 예로, 제1 더미 컨택 영역의 상면(181UD_US)의 제2 방향(D2)으로의 폭(W12)은 제1 상부 컨택 영역의 상면(181UC_US)의 제2 방향(D2)으로의 폭(W11)보다 크거나 같을 수 있다. 다른 예로, 도시된 것과 달리, 제1 더미 컨택 영역의 상면(181UD_US)의 제2 방향(D2)으로의 폭(W12)은 제1 상부 컨택 영역의 상면(181UC_US)의 제2 방향(D2)으로의 폭(W11)보다 작을 수 있다.
도 4에서, 제1 하부 컨택 영역(181B)은 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250) 사이에서, 기판(100)을 향해 돌출된 제1 하방 돌출 영역(181_DP)을 포함할 수 있다. 도시된 것과 달리, 제1 하방 돌출 영역(181_DP)은 소오스/드레인 식각 정지막(156) 또는 필드 절연막(105)와 접촉할 수 있다. 제1 하부 컨택 영역(181B)은 하나의 제1 하방 돌출 영역(181_DP)을 포함할 수 있다.
제2 연결 소오스/드레인 컨택(182)은 제2 하부 컨택 영역(182B)과, 제2 상부 컨택 영역(182UC)을 포함할 수 있다.
제2 하부 컨택 영역(182B)은 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)과 교차할 수 있다. 제2 하부 컨택 영역(182B)은 제3 소오스/드레인 패턴(350) 및 제4 소오스/드레인 패턴(450)과 동시에 연결된다.
제2 상부 컨택 영역(182UC)은 제2 하부 컨택 영역(182B)으로부터 제3 방향(D3)으로 돌출될 수 있다. 제2 연결 소오스/드레인 컨택(182)은 제2 하부 컨택 영역(182B)으로부터 제3 방향(D3)으로 돌출된 하나의 컨택 영역을 포함한다.
제2 하부 컨택 영역(182B)은 제2 상부 컨택 영역(182UC)과 직접 연결된다. 제2 하부 컨택 영역(182B) 및 제2 상부 컨택 영역(182UC)은 통합 구조를 가질 수 있다.
제2 연결 소오스/드레인 컨택(182)의 상면은 제2 상부 컨택 영역의 상면(182UC_US)일 수 있다. 제2 상부 컨택 영역의 상면(182UC_US)은 하부 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있지만, 이에 제한되는 것은 아니다.
제2 상부 컨택 영역(182UC)은 비아 플러그(206)가 랜딩되는 부분일 수 있다. 제2 연결 소오스/드레인 컨택(182)은 제2 상부 컨택 영역(182UC)을 통해, 배선 구조체(205)와 연결된다. 배선 구조체(205)는 제2 상부 컨택 영역의 상면(182UC_US)과 접촉한다.
도 6에서, 제2 연결 소오스/드레인 컨택(182)은 180도 회전된 "T"와 유사한 형상을 갖는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제2 상부 컨택 영역(182UC)의 위치에 따라, 제2 연결 소오스/드레인 컨택(182)은 "L"와 유사한 형상을 가질 수도 있다.
도 6에서, 제2 하부 컨택 영역(182B)은 제3 소오스/드레인 패턴(350) 및 제4 소오스/드레인 패턴(450) 사이에서, 기판(100)을 향해 돌출된 제2 하방 돌출 영역(182_DP)을 포함할 수 있다. 도시된 것과 달리, 제2 하방 돌출 영역(182_DP)은 소오스/드레인 식각 정지막(156) 또는 필드 절연막(105)와 접촉할 수 있다. 제2 하부 컨택 영역(182B)은 하나의 제2 하방 돌출 영역(181_DP)을 포함할 수 있다.
도시되지 않았지만, 도 1의 제1 및 제2 소오스/드레인 컨택(171, 172)을 제2 방향(D2)으로 절단한 단면도는 도 15와 유사할 수 있지만, 이에 제한되는 것은 아니다. 제1 소오스/드레인 컨택(171) 및 제2 소오스/드레인 컨택(172)을 제2 방향(D2)으로 절단한 단면도는 각각 180도 회전된 "T"자 모양 또는 "L"자 모양 중 하나일 수 있다.
제1 연결 소오스/드레인 컨택(181)은 제1 소오스/드레인 배리어막(181BM) 및 제1 소오스/드레인 필링막(181FM)을 포함할 수 있다. 제2 연결 소오스/드레인 컨택(182)은 제2 소오스/드레인 배리어막(182BM) 및 제2 소오스/드레인 필링막(182FM)을 포함할 수 있다.
제1 게이트 컨택(176)은 제1 게이트 전극(120) 상에 배치될 수 있다. 제2 게이트 컨택(177)은 제2 게이트 전극(220) 상에 배치될 수 있다. 제3 게이트 컨택(178)은 제3 게이트 전극(320) 상에 배치될 수 있다. 제1 게이트 컨택(176)을 예로 들면, 제1 게이트 컨택(176)은 제1 게이트 캡핑 패턴(145)를 관통하여 제1 게이트 전극(120)과 연결된다.
제1 게이트 컨택(176)은 제1 게이트 배리어막(176BM) 및 제1 게이트 필링막(176FM)을 포함할 수 있다. 제2 게이트 컨택(177)은 제2 게이트 배리어막(177BM) 및 제2 게이트 필링막(177FM)을 포함할 수 있다. 제3 게이트 컨택(178)은 제3 게이트 배리어막(178BM) 및 제3 게이트 필링막(178FM)을 포함할 수 있다.
평면도 관점에서, 제1 연결 소오스/드레인 컨택(181)에 최인접하는 게이트 전극(120, 220, 320)과 연결된 게이트 컨택(176, 177, 178)은 제1 상부 컨택 영역(181UC) 및 제1 더미 컨택 영역(181UD)과 제1 방향(D1)으로 중첩되지 않는다. 도 1에서 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차하는 제1 연결 소오스/드레인 컨택(181)을 예로 들면, 제1 상부 컨택 영역(181UC) 및 제1 더미 컨택 영역(181UD)은 제3 게이트 컨택(178)과 제1 방향(D1)으로 중첩되지 않는다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 연결 소오스/드레인 컨택(181)에 최인접한 제1 게이트 전극(120) 및 제2 게이트 전극(220) 사이의 게이트 분리 구조체(160)는, 제1 상부 컨택 영역(181UC) 및 제1 더미 컨택 영역(181UD)과 제1 방향(D1)으로 중첩되지 않는다. 도 1에서 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)과 교차하는 제1 연결 소오스/드레인 컨택(181)을 예로 들면, 제1 상부 컨택 영역(181UC) 및 제1 더미 컨택 영역(181UD)은 제1 게이트 컨택(176), 제2 게이트 컨택(177) 및 게이트 분리 구조체(160)과 제1 방향(D1)으로 중첩되지 않는다.
평면도 관점에서, 제2 연결 소오스/드레인 컨택(182)에 최인접하는 게이트 전극(120, 220, 320)과 연결된 게이트 컨택(176, 177, 178)은 제2 상부 컨택 영역(182UC)과 제1 방향(D1)으로 중첩되지 않는다. 몇몇 실시예들에 따른 반도체 장치에서, 제2 연결 소오스/드레인 컨택(182)에 최인접한 제1 게이트 전극(120) 및 제2 게이트 전극(220) 사이의 게이트 분리 구조체(160)는, 제2 상부 컨택 영역(182UC)과 제1 방향(D1)으로 중첩되지 않는다.
소오스/드레인 배리어막(181BM, 182BM) 및 게이트 배리어막(176BM, 177BM, 178BM)은 각각 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 2차원 물질은 금속성 물질 및/또는 반도체 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2), 텅스텐 이황화물(WS2), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 상술한 2차원 물질은 예시적으로 열거되었을 뿐이므로, 본 발명의 반도체 장치에 포함될 수 있는 2차원 물질은 상술한 물질에 의해 제한되지 않는다.
소오스/드레인 필링막(181FM, 182FM) 및 게이트 필링막(176FM, 177FM, 178FM)은 각각 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru), 구리(Cu), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
제1 식각 정지막(196) 및 제1 상부 층간 절연막(191)은 제1 및 제2 연결 소오스/드레인 컨택(181, 182) 상에 순차적으로 배치될 수 있다. 제1 식각 정지막(196) 및 제1 상부 층간 절연막(191)은 하부 층간 절연막(190) 상에 배치될 수 있다.
제1 식각 정지막(196)은 제1 상부 층간 절연막(191)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 식각 정지막(196)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN) 및 알루미늄 산탄화물(AlOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 도시된 것과 달리, 제1 식각 정지막(196)이 형성되지 않을 수도 있다. 제1 상부 층간 절연막(191)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
비아 플러그(206)는 제1 식각 정지막(196) 및 제1 상부 층간 절연막(191) 내에 배치될 수 있다. 비아 플러그(206)는 제1 식각 정지막(196) 및 제1 상부 층간 절연막(191)을 관통하여 제1 및 제2 연결 소오스/드레인 컨택(181, 182)과, 제1 및 제2 소오스/드레인 컨택(171, 172)과 연결될 수 있다. 비아 플러그(206)는 제1 상부 컨택 영역의 상면(181UC_US) 및 제2 상부 컨택 영역의 상면(182UC_US)과 접촉한다. 하지만, 비아 플러그(206)는 제1 더미 컨택 영역의 상면(181UD_US)과 접촉하지 않는다. 비아 플러그(206)는 제1 식각 정지막(196) 및 제1 상부 층간 절연막(191)을 관통하여, 게이트 컨택(176, 177, 178)과 연결될 수 있다.
비아 플러그(206)는 단일막 구조를 가질 수 있다. 비아 플러그(206)는 단일막으로 형성된 구조를 가질 수 있다. 즉, 비아 플러그(206)는 단일 도전막 구조를 가질 수 있다. 비아 플러그(206)는 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 하나를 포함할 수 있다.
소오스/드레인 컨택(171, 172, 181, 182)과 연결된 비아 플러그(206)는 소오스/드레인 비아 플러그일 수 있다. 게이트 컨택(176, 177, 178)과 연결된 비아 플러그(206)는 게이트 비아 플러그일 수 있다. 도시된 것과 달리, 일 예로, 소오스/드레인 비아 플러그와 게이트 비아 플러그 중 하나는 단일막 구조를 갖고, 소오스/드레인 비아 플러그와 게이트 비아 플러그 중 다른 하나는 게이트 컨택(176, 177, 178)와 같은 다중막 구조(예를 들어, 배리어막 및 필링막의 조합)를 가질 수 있다. 다른 예로, 비아 플러그(206)는 다중막 구조를 가질 수 있다.
도 9에서, 비아 플러그의 바닥면(206BS)은 제2 방향(D2)으로 제1 비아 폭(W22)을 가질 수 있다. 제2 상부 컨택 영역의 상면(182UC_US)의 제2 방향(D2)으로의 폭(W21)은 제1 비아 폭(W22)과 같거나 클 수 있다. 또한, 제2 상부 컨택 영역의 상면(182UC_US)의 제2 방향(D2)으로의 폭(W21)은 제1 비아 폭(W22)의 1.2배보다 작거나 같을 수 있다.
제2 식각 정지막(197) 및 제2 상부 층간 절연막(192)은 제1 상부 층간 절연막(191) 상에 순차적으로 배치될 수 있다. 도시된 것과 달리, 제2 식각 정지막(197)이 형성되지 않을 수도 있다. 제2 식각 정지막(197) 및 제2 상부 층간 절연막(192)의 물질에 관한 설명은 제1 식각 정지막(196) 및 제1 상부 층간 절연막(191)과 동일할 수 있다.
배선 라인(207)은 제2 상부 층간 절연막(192) 및 제2 식각 정지막(197) 내에 배치될 수 있다. 배선 라인(207)은 비아 플러그(206)와 연결될 수 있다. 배선 라인(207) 중 적어도 일부는 제1 방향(D1)으로 길게 연장될 수 있다.
배선 라인(207)은 배선 배리어막(207a)과, 배선 필링막(207b)을 포함할 수 있다. 배선 배리어막(207a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 배선 필링막(207b)은 각각 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
배선 구조체(205)는 비아 플러그(206)과, 배선 라인(207)을 포함한다. 배선 구조체(205)는 소오스/드레인 컨택(171, 172, 181, 182) 및 게이트 컨택(176, 177, 178) 상에 배치된다. 배선 구조체(205)는 소오스/드레인 컨택(171, 172, 181, 182)과 연결된다. 배선 구조체(205)는 게이트 컨택(176, 177, 178)과 연결된다.
도시된 것과 달리, 배선 라인(207)과, 비아 플러그(206)는 통합 구조(integral structure)를 가질 수 있다. 이와 같은 경우, 배선 라인(207)과, 비아 플러그(206) 사이의 경계는 구분되지 않을 수 있다.
도 10 내지 도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 11 및 도 12는 도 10의 C - C 및 D - D를 따라 절단한 단면도들이다.
도 10 내지 도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 소자 분리 구조체(165)와 최인접하는 제3 연결 소오스/드레인 컨택(183)을 포함할 수 있다.
제3 연결 소오스/드레인 컨택(183)은 제1 소자 분리 구조체(165)와, 게이트 전극(120, 220, 320) 사이에 배치될 수 있다. 제3 연결 소오스/드레인 컨택(183)의 일측에 제1 소자 분리 구조체(165)가 배치되고, 제3 연결 소오스/드레인 컨택(183)의 타측에 게이트 전극(120, 220, 320)이 배치될 수 있다.
제3 연결 소오스/드레인 컨택(183)은 제1 소자 분리 구조체(165)에 최인접하는 연결 소오스/드레인 컨택일 수 있다. 제1 소자 분리 구조체(165)는 제1 방향(D1)으로 인접한 제3 연결 소오스/드레인 컨택(183) 사이에 배치될 수 있다.
소자 분리 구조체(165)의 양측에 제1 연결 소오스/드레인 컨택(도 1의 181) 대신 제3 연결 소오스/드레인 컨택(183)이 배치될 수 있다.
제3 연결 소오스/드레인 컨택(183)은 제3 하부 컨택 영역(183B)과, 제3 상부 컨택 영역(183UC)을 포함할 수 있다.
제3 하부 컨택 영역(183B)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차할 수 있다. 제3 하부 컨택 영역(183B)은 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)과 동시에 연결된다. 제3 하부 컨택 영역(183B)은 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)과 교차할 수 있다. 제3 하부 컨택 영역(183B)은 제3 소오스/드레인 패턴(350) 및 제4 소오스/드레인 패턴(450)과 동시에 연결된다.
제3 상부 컨택 영역(183UC)은 제3 하부 컨택 영역(183B)으로부터 제3 방향(D3)으로 돌출될 수 있다. 제3 연결 소오스/드레인 컨택(183)은 제3 하부 컨택 영역(183B)으로부터 제3 방향(D3)으로 돌출된 하나의 컨택 영역을 포함한다. 제3 하부 컨택 영역(183B) 및 제3 상부 컨택 영역(183UC)은 통합 구조를 가질 수 있다.
제3 연결 소오스/드레인 컨택(183)의 상면은 제3 상부 컨택 영역의 상면(183UC_US)일 수 있다. 제3 상부 컨택 영역의 상면(183UC_US)은 하부 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있지만, 이에 제한되는 것은 아니다.
제3 하부 컨택 영역(183B)은 돌출 부분(183B_PR)을 포함할 수 있다. 제3 하부 컨택 영역의 돌출 부분(183B_PR)은 제3 상부 컨택 영역(183UC)으로부터 제2 방향(D2)으로 돌출된 부분일 수 있다. 제3 상부 컨택 영역(183UC)은 제3 하부 컨택 영역의 돌출 부분(183B_PR) 사이에 배치될 수 있다.
제3 상부 컨택 영역(183UC)은 비아 플러그(206)가 랜딩되는 부분일 수 있다. 제3 연결 소오스/드레인 컨택(183)은 제3 상부 컨택 영역(183UC)을 통해, 배선 구조체(205)와 연결된다. 배선 구조체(205)는 제3 상부 컨택 영역의 상면(183UC_US)과 접촉한다.
도 11에서, 제3 하부 컨택 영역(183B)은 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250) 사이에서, 기판(100)을 향해 돌출된 제3 하방 돌출 영역(183_DP)을 포함할 수 있다.
제3 연결 소오스/드레인 컨택(183)은 제3 소오스/드레인 배리어막(183BM) 및 제3 소오스/드레인 필링막(183FM)을 포함할 수 있다.
평면도 관점에서, 제3 연결 소오스/드레인 컨택(183)에 최인접하는 게이트 전극(120, 220, 320)과 연결된 게이트 컨택(176, 177, 178)은 제3 상부 컨택 영역(183UC)과 제1 방향(D1)으로 중첩되지 않는다. 몇몇 실시예들에 따른 반도체 장치에서, 제3 연결 소오스/드레인 컨택(183)에 최인접한 제1 게이트 전극(120) 및 제2 게이트 전극(220) 사이의 게이트 분리 구조체(160)는, 제3 상부 컨택 영역(183UC)과 제1 방향(D1)으로 중첩되지 않는다.
비아 플러그(206)는 제1 식각 정지막(196) 및 제1 상부 층간 절연막(191)을 관통하여 제3 연결 소오스/드레인 컨택(183)과 연결될 수 있다. 비아 플러그(206)는 제3 상부 컨택 영역의 상면(183UC_US)과 접촉한다.
도 11에서, 비아 플러그의 바닥면(206BS)은 제2 방향(D2)으로 제2 비아 폭(W32)을 가질 수 있다. 제3 상부 컨택 영역의 상면(183UC_US)의 제2 방향(D2)으로의 폭(W31)은 제2 비아 폭(W32)의 1.5배보다 크거나 같을 수 있다. 제2 비아 폭(W32)은 도 9의 제1 비아 폭(W22)와 동일할 수 있다.
제3 상부 컨택 영역의 상면(183UC_US)의 제2 방향(D2)으로의 폭(W31)은 제3 하부 컨택 영역(183B)의 제2 방향(D2)으로의 폭보다 작다.
제3 소오스/드레인 패턴(350) 및 제4 소오스/드레인 패턴(450)과 연결된 제3 연결 소오스/드레인 컨택(183)에서, 제3 상부 컨택 영역의 상면(183UC_US)의 제2 방향(D2)으로의 폭은 제2 비아 폭(도 11의 W32)의 1.5배보다 크거나 같을 수 있다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 설명의 편의상, 도 1 내지 도 12를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 13을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소자 분리 구조체(165)는 제1 연결 소오스/드레인 컨택(181) 및 제3 연결 소오스/드레인 컨택(183) 사이에 배치될 수 있다.
제1 소자 분리 구조체(165)의 일측에 배치된 제1 연결 소오스/드레인 컨택(181)은 제1 더미 컨택 영역(181UD)를 포함한다. 하지만, 제1 소자 분리 구조체(165)의 타측에 배치된 제3 연결 소오스/드레인 컨택(183)은 더미 컨택 영역을 포함하지 않는다.
도 14 및 도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 15는 도 14의 D - D를 따라 절단한 단면도들이다.
도 14 및 도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소자 분리 구조체(165)는 제1 연결 소오스/드레인 컨택(181) 및 제1 소오스/드레인 컨택(171) 사이와, 제1 연결 소오스/드레인 컨택(181) 및 제2 소오스/드레인 컨택(172) 사이에 배치될 수 있다.
제1 소오스/드레인 컨택(171) 및 제2 소오스/드레인 컨택(172)은 제1 소자 분리 구조체(165)에 최인접하여 배치될 수 있다. 제1 연결 소오스/드레인 컨택(181)은 제1 소자 분리 구조체(165)의 일측에 배치될 수 있다. 제1 소오스/드레인 컨택(171) 및 제2 소오스/드레인 컨택(172)은 제1 소자 분리 구조체(165)의 타측에 배치될 수 있다.
제1 소오스/드레인 컨택(171)은 제1 단일 하부 컨택 영역(171B)과, 제1 단일 상부 컨택 영역(171UC)을 포함할 수 있다. 제2 소오스/드레인 컨택(172)은 제2 단일 하부 컨택 영역(172B)과, 제2 단일 상부 컨택 영역(172UC)을 포함할 수 있다. 제1 소오스/드레인 컨택(171) 및 제2 소오스/드레인 컨택(172)은 단일 하부 컨택 영역(171B, 172B)으로부터 제3 방향(D3)으로 돌출된 하나의 컨택 영역을 포함한다.
제1 단일 하부 컨택 영역(171B)은 제3 소오스/드레인 패턴(350)과 연결되지만, 제4 소오스/드레인 패턴(450)과 연결되지 않는다. 제2 단일 하부 컨택 영역(172B)은 제4 소오스/드레인 패턴(450)과 연결되지만, 제3 소오스/드레인 패턴(350)과 연결되지 않는다.
제1 단일 상부 컨택 영역(171UC)은 제1 단일 하부 컨택 영역(171B)으로부터 제3 방향(D3)으로 돌출될 수 있다. 제2 단일 상부 컨택 영역(172UC)은 제2 단일 하부 컨택 영역(172B)으로부터 제3 방향(D3)으로 돌출될 수 있다.
제1 소오스/드레인 컨택(171)은 제1 단일 소오스/드레인 배리어막(171BM) 및 제1 단일 소오스/드레인 필링막(171FM)을 포함할 수 있다. 제2 소오스/드레인 컨택(172)은 제2 단일 소오스/드레인 배리어막(172BM) 및 제2 단일 소오스/드레인 필링막(172FM)을 포함할 수 있다.
평면도 관점에서, 제1 소자 분리 구조체(165)에 최인접하는 게이트 전극(120, 220, 320)과 연결된 게이트 컨택(176, 177, 178)은 제1 단일 상부 컨택 영역(171UC) 및 제2 단일 상부 컨택 영역(172UC)과 제1 방향(D1)으로 중첩되지 않는다.
비아 플러그(206)는 제1 소오스/드레인 컨택(171) 및 제2 소오스/드레인 컨택(172)과 연결된다.
도 16 및 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 16는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 17은 도 16의 D - D를 따라 절단한 단면도들이다.
도 16 및 도 17을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소자 분리 구조체(165)는 제1 연결 소오스/드레인 컨택(181) 및 제2 연결 소오스/드레인 컨택(182) 사이에 배치될 수 있다.
제2 연결 소오스/드레인 컨택(182)은 제1 소자 분리 구조체(165)에 최인접하여 배치될 수 있다. 제1 연결 소오스/드레인 컨택(181)은 제1 소자 분리 구조체(165)의 일측에 배치될 수 있다. 제2 연결 소오스/드레인 컨택(182)은 제1 소자 분리 구조체(165)의 타측에 최인접하여 배치될 수 있다.
도 18 및 도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 19는 도 18의 D - D를 따라 절단한 단면도들이다.
도 18 및 도 19를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소자 분리 구조체(165)는 제1 연결 소오스/드레인 컨택(181) 및 제4 연결 소오스/드레인 컨택(184) 사이에 배치될 수 있다.
제4 연결 소오스/드레인 컨택(184)은 제4 하부 컨택 영역(184B)과, 복수의 제4 상부 컨택 영역(184UC)을 포함할 수 있다. 제4 하부 컨택 영역(184B)은 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)과 교차할 수 있다. 제4 하부 컨택 영역(184B)은 제3 소오스/드레인 패턴(350) 및 제4 소오스/드레인 패턴(450)과 동시에 연결된다.
복수의 제4 상부 컨택 영역(184UC)은 제4 하부 컨택 영역(184B)으로부터 제3 방향(D3)으로 돌출될 수 있다. 복수의 제4 상부 컨택 영역(184UC)은 제2 방향(D2)으로 이격될 수 있다.
각각의 제4 상부 컨택 영역(184UC)은 비아 플러그(206)가 랜딩되는 부분일 수 있다. 제4 연결 소오스/드레인 컨택(184)은 각각의 제4 상부 컨택 영역(184UC)을 통해, 배선 구조체(205)와 연결된다. 배선 구조체(205)는 각각의 제4 상부 컨택 영역의 상면(184UC_US)과 접촉한다. 복수의 제4 상부 컨택 영역(184UC)은 제2 방향(D2)으로 이격된 제1 서브 컨택 영역 및 제2 서브 컨택 영역을 포함할 수 있다. 제1 서브 컨택 영역 및 제2 서브 컨택 영역은 각각 비아 플러그(206)와 접촉할 수 있다. 각각의 제1 서브 컨택 영역의 상면 및 제2 서브 컨택 영역의 상면은 배선 구조체(205)와 접촉할 수 있다.
예를 들어, 제4 연결 소오스/드레인 컨택(184)은 제1 소자 분리 구조체(165)에 최인접하는 연결 소오스/드레인 컨택일 수 있다.
제4 연결 소오스/드레인 컨택(184)은 제4 소오스/드레인 배리어막(184BM) 및 제4 소오스/드레인 필링막(184FM)을 포함할 수 있다.
도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 21 내지 도 25는 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로 도 21 내지 도 24는 도 1의 C - C를 따라 절단한 단면도이다. 도 25는 도 1의 G - G를 따라 절단한 단면도이다.
도 20을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 방향으로 인접하는 게이트 전극(120, 220, 320) 사이에 제4 연결 소오스/드레인 컨택(184)이 배치될 수 있다.
예를 들어, 제4 연결 소오스/드레인 컨택(184)은 소자 분리 구조체(165, 166)와 최인접한 연결 소오스/드레인 컨택이 아닐 수 있다. 제4 연결 소오스/드레인 컨택(184)의 구조에 관한 설명은 도 18 및 도 19를 이용하여 설명한 것과 동일할 수 있다.
도 21을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 컨택 영역(181B)은 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250) 사이에서, 기판(100)을 향해 돌출된 복수의 제1 하방 돌출 영역(181_DP)을 포함할 수 있다.
예를 들어, 제1 하부 컨택 영역(181B)은 2개의 제1 하방 돌출 영역(181_DP)을 포함할 수 있다.
도시된 것과 달리, 복수의 제1 하방 돌출 영역(181_DP) 중 적어도 하나는 소오스/드레인 식각 정지막(156) 또는 필드 절연막(105)와 접촉할 수 있다. 또한, 도시된 것과 달리, 필드 절연막(105)의 일부는 2 방향(D2)으로 인접한 제1 하방 돌출 영역(181_DP) 사이로 돌출될 수 있다.
도시되지 않았지만, 제2 하부 컨택 영역(도 6의 182B)도 복수의 하방 돌출 영역을 포함할 수 있다.
도 22를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 컨택 영역(181B)은 하나의 제1 하방 돌출 영역(181_DP)와, 하나의 제1 상방 만입 영역(181_UP)을 포함할 수 있다.
하부 층간 절연막(190)의 일부는 제1 하부 컨택 영역(181B) 내로 만입될 수 있다. 제1 상방 만입 영역(181_UP)에서, 하부 층간 절연막(190)은 제1 하부 컨택 영역(181B) 내로 만입될 수 있다.
제1 하방 돌출 영역(181_DP)에서, 제1 하부 컨택 영역(181B)의 제3 방향(D3)으로의 두께는 제1 소오스/드레인 패턴(150)에서 멀어짐에 따라 증가하다가 감소할 수 있다. 제1 상방 만입 영역(181_UP)에서, 제1 하부 컨택 영역(181B)의 제3 방향(D3)으로의 두께는 감소하다가 증가할 수 있다.
도 23을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 컨택 영역(181B)의 바닥면은 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250) 사이에서 평평할 수 있다.
즉, 제1 하부 컨택 영역(181B)은 제1 하방 돌출 영역(도 4의 181_DP)를 포함하지 않을 수 있다.
도 24를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 필드 영역(FX)은 더미 핀 패턴(DFP)에 의해 정의될 수 있다.
제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 더미 핀 패턴(DFP)에 의해 정의될 수 있다.
다르게 설명하면, 더미 핀 패턴(DFP) 사이에, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)이 정의될 수 있다. 더미 핀 패턴(DFP)의 상면은 필드 절연막(105)에 의해 전체적으로 덮여 있다. 더미 핀 패턴(DFP)의 상면은 필드 절연막(105)의 상면보다 낮다. 더미 핀 패턴(DFP)은 예를 들어, 제1 핀형 패턴(110) 및/또는 제2 핀형 패턴(210)과 동일한 물질을 포함할 수 있다.
도 25를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연막(130)은 제2 방향(D2)으로 마주보는 제1 게이트 전극(120)의 측벽 및 게이트 분리 구조체(160)의 측벽을 따라 연장되지 않는다.
제2 게이트 절연막(230)은 제2 방향(D2)으로 마주보는 제2 게이트 전극(220)의 측벽 및 게이트 분리 구조체(160)의 측벽을 따라 연장되지 않는다. 이와 같은 경우, 제1 연결 소오스/드레인 컨택(181)에 최인접한 제1 게이트 전극(120) 및 제2 게이트 전극(220) 사이의 게이트 분리 구조체(160)는, 제1 상부 컨택 영역(도 1의 181UC) 및 제1 더미 컨택 영역(도 1의 181UD)과 제1 방향(D1)으로 중첩될 수 있다. 또한, 제2 연결 소오스/드레인 컨택(도 1의 182)에 최인접한 제1 게이트 전극(120) 및 제2 게이트 전극(220) 사이의 게이트 분리 구조체(160)는, 제2 상부 컨택 영역(도 1의 182UC)과 제1 방향(D1)으로 중첩될 수 있다.
도 26 내지 도 30은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 26은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 27 및 도 28은 도 26의 A - A를 따라 절단한 단면도들이다. 도 29는 도 26의 C - C를 따라 절단한 단면도이다. 도 30은 도 26의 F - F를 따라 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 26 내지 도 30을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110)과 제3 방향(D3)으로 이격된 제1 시트 패턴(NS1)과, 제2 핀형 패턴(210)과 제3 방향(D3)으로 이격된 제2 시트 패턴(NS2)과, 제3 핀형 패턴(310)과 제3 방향(D3)으로 이격된 제3 시트 패턴(NS3)을 더 포함할 수 있다.
도시되지 않았지만, 제4 내지 도 6 핀형 패턴(410, 510, 610) 상에, 시트 패턴이 배치될 수 있다.
제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)에 의해 구분될 수 있다. 또한, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)에 의해 구분될 수 있다.
제1 시트 패턴(NS1)은 제1 핀형 패턴(110) 상에, 제1 핀형 패턴(110)과 이격되어 배치될 수 있다. 제1 시트 패턴(NS1)은 복수의 시트 패턴을 포함할 수 있다. 제2 시트 패턴(NS2)은 제2 핀형 패턴(210) 상에, 제2 핀형 패턴(210)과 이격되어 배치될 수 있다. 제2 시트 패턴(NS2)은 복수의 시트 패턴을 포함할 수 있다. 제3 시트 패턴(NS3)은 제3 핀형 패턴(310) 상에, 제3 핀형 패턴(310)과 이격되어 배치될 수 있다.
제1 시트 패턴(NS1), 제2 시트 패턴(NS2) 및 제3 시트 패턴(NS3)은 각각 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 게이트 절연막(130)은 제3 시트 패턴(NS1)의 둘레를 감쌀 수 있다. 제3 게이트 절연막(330)은 제1 시트 패턴(NS1)의 둘레 및 제2 시트 패턴(NS2)의 둘레를 감쌀 수 있다.
제1 게이트 전극(120)은 제3 핀형 패턴(310) 상에 배치된다. 제1 게이트 전극(120)은 제3 핀형 패턴(310)과 교차한다. 제1 게이트 전극(120)은 제3 시트 패턴(NS3)을 둘러쌀 수 있다.
제3 게이트 전극(320)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 상에 배치된다. 제3 게이트 전극(320)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차한다. 제3 게이트 전극(320)은 제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)을 둘러쌀 수 있다.
도 27에서, 제1 게이트 스페이서(140)는 제3 핀형 패턴(310) 및 제3 시트 패턴(NS3) 사이와, 인접하는 제3 시트 패턴(NS3) 사이에 배치되지 않는다. 또한, 제3 게이트 스페이서(340)는 제1 핀형 패턴(110) 및 제1 시트 패턴(NS1) 사이와, 인접하는 제1 시트 패턴(NS1) 사이에 배치되지 않는다.
도 28에서, 제1 게이트 스페이서(140)는 제3 핀형 패턴(310) 및 제3 시트 패턴(NS3) 사이와, 인접하는 제3 시트 패턴(NS3) 사이에 배치된다. 제3 게이트 스페이서(340)는 제1 핀형 패턴(110) 및 제1 시트 패턴(NS1) 사이와, 인접하는 제1 시트 패턴(NS1) 사이에 배치된다.
제2 핀형 패턴(210)을 따라 절단된 단면도는 도 27a 및 도 27b 중 하나와 유사할 수 있다.
제1 소오스/드레인 패턴(150)은 제1 방향(D1)으로 인접하는 제1 시트 패턴(NS1)과 연결될 수 있다. 제3 소오스/드레인 패턴(350)은 제1 방향(D1)으로 인접하는 제3 시트 패턴(NS3)과 연결될 수 있다. 도시되지 않았지만, 제2 소오스/드레인 패턴(250)은 제1 방향(D1)으로 인접하는 제2 시트 패턴(NS2)과 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
105: 필드 절연막
110, 210, 310, 410, 510, 610: 핀형 패턴
150, 250, 350, 450: 소오스/드레인 패턴
160: 게이트 분리 구조체
165, 166: 소자 분리 구조체
171, 172, 181, 182, 183, 184: 소오스/드레인 컨택

Claims (20)

  1. 제1 방향으로 연장된 제1 측벽 및 제2 측벽을 포함하는 소자 분리 구조체로, 상기 소자 분리 구조체의 제1 측벽은 상기 소자 분리 구조체의 제2 측벽과 제2 방향으로 반대되는 소자 분리 구조체;
    상기 소자 분리 구조체의 제1 측벽과 접촉하고, 상기 제2 방향으로 연장된 제1 핀형 패턴;
    상기 소자 분리 구조체의 제2 측벽과 접촉하고, 상기 제1 핀형 패턴과 상기 제1 방향으로 이격되고, 상기 제2 방향으로 연장된 제2 핀형 패턴;
    상기 제1 핀형 패턴 상에, 상기 제1 방향으로 연장된 제1 게이트 전극;
    상기 제1 게이트 전극 및 상기 소자 분리 구조체 사이의 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상에 배치되고, 상기 제1 방향으로 연장된 제1 소오스/드레인 컨택; 및
    상기 제1 소오스/드레인 컨택 상에, 상기 제1 소오스/드레인 컨택과 연결된 배선 구조체를 포함하고,
    상기 제1 소오스/드레인 컨택은 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 제1 하부 컨택 영역과, 상기 제1 하부 컨택 영역으로부터 돌출된 제1 상부 컨택 영역과, 제1 더미 컨택 영역을 포함하고,
    상기 배선 구조체는 상기 제1 상부 컨택 영역의 상면과 접촉하고, 상기 제1 더미 컨택 영역의 상면과 비접촉하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 소오스/드레인 컨택과 상기 소자 분리 구조체 사이에, 게이트 전극은 비배치되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 게이트 전극 상에, 상기 제1 게이트 전극과 연결된 제1 게이트 컨택을 더 포함하고,
    상기 제1 게이트 컨택은 상기 제1 상부 컨택 영역 및 상기 제1 더미 컨택 영역과 상기 제2 방향으로 비중첩되는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 게이트 전극은 상기 제2 핀형 패턴 상에 배치되고,
    상기 제1 게이트 전극은 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 반도체 장치.
  5. 제3 항에 있어서,
    상기 제2 핀형 패턴 상에 배치되고, 상기 제1 게이트 전극과 제1 방향으로 이격된 제2 게이트 전극과,
    상기 제2 게이트 전극 상에, 상기 제2 게이트 전극과 연결된 제2 게이트 컨택을 더 포함하고,
    상기 제1 소오스/드레인 컨택은 상기 제2 게이트 전극 및 상기 소자 분리 구조체 사이에 배치되고,
    상기 제2 게이트 컨택은 상기 제1 상부 컨택 영역 및 상기 제1 더미 컨택 영역과 상기 제2 방향으로 비중첩되는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 배치된 게이트 분리 구조체를 더 포함하고,
    상기 게이트 분리 구조체는 상기 제1 상부 컨택 영역 및 상기 제1 더미 컨택 영역과 상기 제2 방향으로 비중첩되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 소자 분리 구조체의 제2 측벽과 접촉하고, 상기 제2 방향으로 연장된 제3 핀형 패턴과,
    상기 소자 분리 구조체의 제2 측벽과 접촉하고, 상기 제3 핀형 패턴과 상기 제1 방향으로 이격되고, 상기 제2 방향으로 연장된 제4 핀형 패턴과,
    상기 제3 핀형 패턴 및 상기 제4 핀형 패턴 상에 배치되고, 상기 소자 분리 구조체에 최인접하는 제2 소오스/드레인 컨택을 더 포함하고,
    상기 제2 소오스/드레인 컨택은 상기 제3 핀형 패턴 및 상기 제4 핀형 패턴과 교차하는 제2 하부 컨택 영역과, 상기 제2 하부 컨택 영역으로부터 돌출된 제2 상부 컨택 영역을 포함하고,
    상기 제2 상부 컨택 영역의 상면은 상기 배선 구조체와 접촉하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제2 소오스/드레인 컨택은 상기 제2 하부 컨택 영역으로부터 돌출된 제2 더미 컨택 영역을 더 포함하고,
    상기 제2 더미 컨택 영역의 상면은 상기 배선 구조체와 비접촉하는 반도체 장치.
  9. 제7 항에 있어서,
    상기 제2 소오스/드레인 컨택은 상기 제2 하부 컨택 영역으로부터 돌출된 제3 상부 컨택 영역을 더 포함하고,
    상기 제3 상부 컨택 영역의 상면은 상기 배선 구조체와 접촉하는 반도체 장치.
  10. 제1 항에 있어서,
    상기 소자 분리 구조체의 제2 측벽과 접촉하고, 상기 제2 방향으로 연장된 제3 핀형 패턴과,
    상기 소자 분리 구조체의 제2 측벽과 접촉하고, 상기 제3 핀형 패턴과 상기 제1 방향으로 이격되고, 상기 제2 방향으로 연장된 제4 핀형 패턴과,
    상기 제3 핀형 패턴 상에 배치되고, 상기 소자 분리 구조체에 최인접하는 제2 소오스/드레인 컨택과,
    상기 제4 핀형 패턴 상에 배치되고, 상기 소자 분리 구조체에 최인접하는 제3 소오스/드레인 컨택을 더 포함하고,
    상기 제2 소오스/드레인 컨택은 상기 제3 소오스/드레인 컨택과 상기 제1 방향으로 이격된 반도체 장치.
  11. 제1 항에 있어서,
    상기 제1 하부 컨택 영역은 상기 제1 상부 컨택 영역 및 상기 제1 더미 컨택 영역 사이에 배치된 연결 부분과, 상기 제1 하부 컨택 영역 및 상기 제1 더미 컨택 영역으로부터 상기 제2 방향으로 돌출된 돌출 부분을 포함하고,
    상기 제1 상부 컨택 영역 및 상기 제1 더미 컨택 영역은 각각 상기 제1 하부 컨택 영역의 연결 부분과 상기 제1 하부 컨택 영역의 돌출 부분 사이에 배치된 반도체 장치.
  12. 제1 항에 있어서,
    상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 이격된 시트 패턴을 더 포함하고,
    상기 제1 게이트 전극은 시트 패턴을 감싸는 반도체 장치.
  13. 제1 방향으로 연장된 제1 핀형 패턴;
    상기 제1 핀형 패턴과 제2 방향으로 이격되고, 상기 제1 방향으로 연장된 제2 핀형 패턴;
    상기 제1 방향으로 연장된 제3 핀형 패턴;
    상기 제3 핀형 패턴과 상기 제2 방향으로 이격되고, 상기 제1 방향으로 연장된 제4 핀형 패턴;
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 접촉하고, 상기 제2 방향으로 연장된 소자 분리 구조체;
    상기 제1 핀형 패턴 상에, 상기 제2 방향으로 연장된 제1 게이트 전극;
    상기 제3 핀형 패턴 상에, 상기 제2 방향으로 연장된 제2 게이트 전극;
    상기 제4 핀형 패턴 상에, 상기 제2 방향으로 연장된 제3 게이트 전극;
    상기 제1 게이트 전극 및 상기 소자 분리 구조체 사이의 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상에 배치되고, 상기 제2 방향으로 연장된 제1 소오스/드레인 컨택;
    상기 제2 게이트 전극 및 상기 제3 게이트 전극 사이의 상기 제3 핀형 패턴 및 상기 제4 핀형 패턴 상에 배치되고, 상기 제2 방향으로 연장된 제2 소오스/드레인 컨택; 및
    상기 제1 소오스/드레인 컨택 및 상기 제2 소오스/드레인 컨택 상에 배치되고, 상기 제1 소오스/드레인 컨택 및 상기 제2 소오스/드레인 컨택과 연결된 배선 구조체를 포함하고,
    상기 제1 소오스/드레인 컨택은 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 제1 하부 컨택 영역과, 상기 제1 하부 컨택 영역으로부터 돌출된 제1 상부 컨택 영역을 포함하고,
    상기 제2 소오스/드레인 컨택은 상기 제3 핀형 패턴 및 상기 제4 핀형 패턴과 교차하는 제2 하부 컨택 영역과, 상기 제2 하부 컨택 영역으로부터 돌출된 제2 상부 컨택 영역을 포함하고,
    상기 배선 구조체는 상기 제1 상부 컨택 영역 및 상기 제2 상부 컨택 영역과 접촉하는 비아 플러그를 포함하고,
    상기 비아 플러그의 바닥면은 상기 제2 방향으로 비아 폭을 갖고,
    상기 제1 상부 컨택 영역의 상면의 상기 제2 방향으로의 폭은 상기 비아 폭의 1.5배보다 크거나 같고,
    상기 제2 상부 컨택 영역의 상면의 상기 제2 방향으로의 폭은 상기 비아 폭보다 크거나 같고, 상기 비아 폭의 1.2배보다 작거나 같은 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 소오스/드레인 컨택은 상기 제1 하부 컨택 영역으로부터 돌출된 하나의 컨택 영역을 포함하는 반도체 장치.
  15. 제13 항에 있어서,
    상기 제1 핀형 패턴과 상기 제1 방향으로 인접하는 제5 핀형 패턴과,
    상기 제2 핀형 패턴과 상기 제1 방향으로 인접하는 제6 핀형 패턴과,
    상기 제5 핀형 패턴 및 상기 제6 핀형 패턴 상에 배치되고, 상기 제2 방향으로 연장된 제3 소오스/드레인 컨택을 더 포함하고,
    상기 소자 분리 구조체는 상기 제1 핀형 패턴 및 상기 제5 핀형 패턴과, 상기 제2 핀형 패턴 및 상기 제6 핀형 패턴을 분리하고,
    상기 제3 소오스/드레인 컨택은 상기 제5 핀형 패턴 및 상기 제6 핀형 패턴과 교차하는 제3 하부 컨택 영역과, 상기 제3 하부 컨택 영역으로부터 돌출된 제3 상부 컨택 영역을 포함하고,
    상기 제3 상부 컨택 영역의 상면은 상기 배선 구조체와 접촉하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 제3 소오스/드레인 컨택은 상기 제3 하부 컨택 영역으로부터 돌출된 제3 더미 컨택 영역을 더 포함하고,
    상기 제3 더미 컨택 영역의 상면은 상기 배선 구조체와 비접촉하는 반도체 장치.
  17. 제15 항에 있어서,
    상기 제3 소오스/드레인 컨택은 상기 제3 하부 컨택 영역으로부터 돌출된 하나의 컨택 영역을 포함하고,
    상기 제3 상부 컨택 영역의 상면의 상기 제2 방향으로의 폭은 상기 비아 폭의 1.5배보다 크거나 같은 반도체 장치.
  18. 제1 방향으로 연장된 제1 핀형 패턴;
    상기 제1 핀형 패턴과 제2 방향으로 이격되고, 상기 제1 방향으로 연장된 제2 핀형 패턴;
    상기 제1 핀형 패턴과 상기 제1 방향으로 이격되고, 상기 제1 방향으로 연장된 제3 핀형 패턴;
    상기 제2 핀형 패턴과 상기 제1 방향으로 이격되고, 상기 제1 방향으로 연장된 제4 핀형 패턴;
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상에 배치되고, 상기 제2 방향으로 연장된 제1 소오스/드레인 컨택;
    상기 제3 핀형 패턴 및 상기 제4 핀형 패턴 상에 배치되고, 상기 제2 방향으로 연장된 제2 소오스/드레인 컨택;
    상기 제1 핀형 패턴 및 상기 제3 핀형 패턴과 상기 제2 핀형 패턴 및 상기 제4 핀형 패턴을 분리하고, 상기 제2 방향으로 연장된 소자 분리 구조체; 및
    상기 제1 소오스/드레인 컨택 및 상기 제2 소오스/드레인 컨택 상에 배치되고, 상기 제1 소오스/드레인 컨택 및 상기 제2 소오스/드레인 컨택과 연결된 배선 구조체를 포함하고,
    상기 제1 소오스/드레인 컨택은 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 제1 하부 컨택 영역과, 상기 제1 하부 컨택 영역으로부터 돌출된 제1 상부 컨택 영역과, 제1 더미 컨택 영역을 포함하고,
    상기 제2 소오스/드레인 컨택은 상기 제3 핀형 패턴 및 상기 제4 핀형 패턴과 교차하는 제2 하부 컨택 영역과, 상기 제2 하부 컨택 영역으로부터 돌출된 제2 상부 컨택 영역을 포함하고,
    상기 배선 구조체는 상기 제1 상부 컨택 영역의 상면 및 상기 제2 상부 컨택 영역의 상면과 접촉하고, 상기 제1 더미 컨택 영역의 상면과 비접촉하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 제2 소오스/드레인 컨택은 상기 제2 하부 컨택 영역으로부터 돌출된 제2 더미 컨택 영역을 더 포함하고,
    상기 제2 더미 컨택 영역의 상면은 상기 배선 구조체와 비접촉하는 반도체 장치.
  20. 제18 항에 있어서,
    상기 제2 소오스/드레인 컨택은 상기 제2 하부 컨택 영역으로부터 돌출된 하나의 컨택 영역을 포함하는 반도체 장치.
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