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KR20230100022A - 태양 전지 및 이의 제조 방법 - Google Patents

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KR20230100022A
KR20230100022A KR1020210189546A KR20210189546A KR20230100022A KR 20230100022 A KR20230100022 A KR 20230100022A KR 1020210189546 A KR1020210189546 A KR 1020210189546A KR 20210189546 A KR20210189546 A KR 20210189546A KR 20230100022 A KR20230100022 A KR 20230100022A
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semiconductor substrate
conductivity type
solar cell
region
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KR1020210189546A
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양영성
하정민
정주화
Original Assignee
엘지전자 주식회사
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Publication date
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Abstract

본 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 후면에 위치하며 상기 반도체 기판과 다른 제1 도전형의 불순물이 도핑되어 후면 에미터 영역을 이루는 제1 도전형 영역; 상기 반도체 기판의 전면에 위치하는 제2 도전형 영역; 상기 반도체 기판의 후면에서 상기 제1 도전형 영역 위에 형성되는 터널링층; 상기 반도체 기판의 후면에서 상기 터널링층 위에 형성되며 상기 제1 도전형의 불순물이 도핑되어 있는 접합층; 및 상기 제2 도전형 영역에 연결되는 제1 전극 및 상기 접합층에 연결되는 제2 전극을 포함하는 전극을 포함한다. 따라서, 본 발명은 후면 에미터층을 포함하며, 후면 에미터층이 터널링층의 하부에 형성되어 있어 소수 캐리어의 이동이 막히는 한편, 후면 에미터층과 기판 사이에 호모 정션을 이룰 수 있어 정합이 유리하여 캐리어 이동이 원활하게 이루어질 수 있다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다.
반도체 기판을 포함하는 태양 전지는 우수한 효율을 가져 널리 사용되고 있다. 그러나 반도체 기판을 포함하는 태양 전지도 효율을 향상하는 데 일정한 한계가 있어 광전 변환 효율을 향상할 수 있는 다양한 구조의 태양 전지가 제안되고 있다.
이에 대하여, 종래기술로, 후면에 폴리 실리콘층이 형성되고, 이를 도핑하여 도전형 영역으로 활용하는 것을 개시하고 있다.
이와 같은 구조는 후면에 전계영역을 형성하고 있어 재결합을 유도하고, 전면에 에미터 영역을 형성하는 구조를 가진다.
한편, 미국 등록 특허 제8222516호의 경우, 후면에 에미터층이 형성되고, 전면에 전면 전계층이 형성되는 것이 개시되어 있다.
그러나, 이와 같은 구조에서는 후면의 에미터층이 터널링층 이후단에 형성되어 사실상 기판과 헤테로 정션을 이루는 구조를 가진다. 따라서, 구조적으로 정합이 어려울 수 있는 문제가 있다.
미국등록특허 제8222516호 (2012.07.17.)
본 실시예는 우수한 효율을 가지는 태양 전지 및 이의 제조 방법 제공하고자 한다. 특히, 본 실시예는 터널링층을 포함하여 소수캐리어의 이동을 막아 효율을 향상시키는 구조를 제공하고자 한다.
좀더 구체적으로, 본 실시예는 후면 에미터층을 포함하며, 후면 에미터층이 터널링층의 하부에 형성되어 있어 소수캐리어의 이동이 막히는 한편, 후면 에미터층과 기판 사이에 호모 정션을 이룰 수 있는 태양 전지 및 및 이의 제조 방법을 제공하고자 한다.
또한, 본 실시예는 간단한 공정에 의하여 제조되어 생산성을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 후면에 위치하며 상기 반도체 기판과 다른 제1 도전형의 불순물이 도핑되어 후면 에미터 영역을 이루는 제1 도전형 영역; 상기 반도체 기판의 전면에 위치하는 제2 도전형 영역; 상기 반도체 기판의 후면에서 상기 제1 도전형 영역 위에 형성되는 터널링층; 상기 반도체 기판의 후면에서 상기 터널링층 위에 형성되며 상기 제1 도전형의 불순물이 도핑되어 있는 접합층; 및 상기 제2 도전형 영역에 연결되는 제1 전극 및 상기 접합층에 연결되는 제2 전극을 포함하는 전극을 포함한다.
상기 제1 도전형 영역은 상기 반도체 기판의 후면에 가까운 상기 반도체 기판의 부분에 형성될 수 있다.
상기 접합층은 상기 제1 도전형 영역보다 상기 제1 도전형 불순물의 도핑 농도가 더 높을 수 있다.
상기 접합층은 상기 제2 전극으로부터 상기 터널링층으로 갈수록 도핑농도가 낮아질 수 있다.
상기 접합층은 상기 제1 도전형 영역보다 큰 두께를 가질 수 있다.
상기 터널링층은 상기 접합층 및 상기 제1 도전형 영역보다 작은 두께를 가질 수 있다.
상기 접합층은 상기 반도체 기판과 서로 다른 결정질을 가질 수 있다.
상기 접합층은 폴리 실리콘으로 형성되고, 상기 제1 도전형 영역은 비정질 실리콘으로 형성될 수 있다.
상기 터널링층이 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물을 포함할 수 있다.
상기 제1 도전형 영역의 상기 제1 도전형의 불순물의 물질과 상기 접합층의 상기 제1 도전형의 불순물의 물질이 서로 동일할 수 있다.
상기 제1 도전형 영역이 P형을 가지고, 상기 반도체 기판이 N형을 가질 수 있다.
한편, 본 발명의 다른 실시예는, 반도체 기판의 후면에 터널링층을 형성하는 단계; 상기 반도체 기판의 후면에 상기 터널링층의 위로 진성 폴리 실리콘층과 제1 도핑층 및 상기 제1 도핑층 위에 캡핑층을 순차적으로 형성하는 단계; 상기 반도체 기판의 전면에 제2 도핑층을 형성하는 단계; 열처리하여 상기 반도체 기판의 전면에 제2 도전형 영역을 형성하고, 상기 반도체 기판과 다른 제1 도전형의 불순물을 확산하여 상기 반도체 기판의 후면에 에미터 영역인 제1 도전형 영역을 형성하고, 상기 진성 폴리 실리콘층을 접합층으로 형성하는 단계; 및 상기 제2 도전형 영역에 전기적으로 연결되는 제1 전극 및 상기 접합층에 전기적으로 연결되는 제2 전극을 형성하는 단계를 포함하는 태양 전지의 제조 방법을 제공한다.
상기 접합층을 형성 단계는, 제1 온도에서 열처리하여 상기 제1 도핑층의 제1 도전형 불순물을 상기 진성 폴리 반도체층 및 상기 반도체 기판의 후면까지 확산할 수 있다.
상기 접합층의 도핑 농도가 상기 제1 도전형 불순물의 도핑 농도보다 높을 수 있다.
상기 접합층 형성 후, 상기 제1 및 제2 도핑층 및 캡핑층을 모두 제거하는 단계를 더 포함할 수 있다.
상기 반도체 기판은 비정질 실리콘 기판을 표면에 반사 방지 구조를 갖도록 표면 처리하여 제공할 수 있다.
상기 제1 도전형 영역은 상기 비정질 실리콘으로 형성될 수 있다.
상기 제1 도전형 영역의 상기 제1 도전형의 불순물의 물질과 상기 접합층의 상기 제1 도전형의 불순물의 물질이 서로 동일하도록 형성될 수 있다.
상기 제1 도전형 영역이 P형을 가지고, 상기 반도체 기판이 N형을 갖도록 형성될 수 있다.
상기 제1 도전형 불순물로 보론(B)을 주입하고, 상기 제2 도전형 불순물로 인(P)을 주입하며, 상기 열처리 온도는 900도 이하에서 진행될 수 있다.
본 실시예에 의하면, 우수한 효율을 가지는 태양 전지가 제공된다.
특히, 터널링층을 포함하여 소수 캐리어의 이동을 막아 광전 효율이 향상될 수 있다.
또한, 본 발명은 후면 에미터층을 포함하며, 후면 에미터층이 터널링층의 하부에 형성되어 있어 소수 캐리어의 이동이 막히는 한편, 후면 에미터층과 기판 사이에 호모 정션을 이룰 수 있어 정합이 유리하여 캐리어 이동이 원활하게 이루어질 수 있다.
또한, 간단한 공정 및 간단한 공정 변형을 통해 태양 전지를 제조하여 생산성을 향상할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 태양 전지를 개략적으로 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 전면을 도시한 전면 평면도이다.
도 3은 본 발명의 제1 실시예에 따른 태양 전지의 후면 에미터 영역을 포함하는 복수의 층 및 역할의 일 예를 모식적으로 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법의 흐름도이다.
도 5a 내지 도 5g는 도 4의 제조 방법을 설명하기 위한 단면도이다.
도 6은 도 5b의 층구조를 확대한 것이다.
도 7은 본 발명의 제2 실시예에 따른 태양 전지의 제조 방법의 흐름도이다.
도 8a 내지 도 8h는 도 7의 제조 방법을 설명하기 위한 단면도이다.
도 9는 본 발명의 제3 실시예에 따른 태양 전지의 제조 방법의 공정 차이를 나타내는 단면도이다.
도 10은 본 발명의 제4 실시예에 따른 태양 전지를 개략적으로 도시한 단면도이다.
도 11a 내지 도 11i는 도 10의 태양 전지의 제조 방법을 도시한 단면도들이다.
도 12는 본 발명의 효과를 나타내는 도핑 농도를 나타내는 그래프이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는 바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 본 명세서에서 "제1" 또는 "제2"의 표현은 서로 간의 구별을 위하여 사용된 것일 뿐 본 발명이 이에 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 개략적으로 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 전면을 도시한 전면 평면도이다. 명확한 이해를 위하여 도 2에서는 제1 전극의 제1 전극층의 도시를 생략하고 제2 전극층을 위주로 도시하였다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(122)과, 반도체 기판(122)의 일면(일 예로, 전면)에서 반도체 기판(122)에 형성된 제2 도전형 영역(126)과, 반도체 기판(122)의 타면(일 예로, 후면)에서 반도체 기판(122)에 형성된 제1 도전형 영역(124)을 포함할 수 있다. 그리고 태양 전지(100)는 일면(일 예로, 전면)에서 제2 도전형 영역(126)과 전기적으로 연결되는 제1 전극(42)과, 타면(일 예로, 후면)에서 제1 도전형 영역(124)과 전기적으로 연결되는 제2 전극(44)를 포함할 수 있다. 이하에서는 제1 도전형 영역(124)을 에미터 영역으로 칭하고, 제2 도전형 영역을 전면 전계 영역으로 칭할 수 있다. 이때, 도전형 영역(124, 126) 중 적어도 하나는 터널링층(132)을 사이에 두고 접합층(134)과 대응될 수 있다. 또한, 패시베이션막(140, 150), 반사 방지막(141, 151) 등이 더 형성될 수 있다. 이를 좀더 상세하게 설명한다.
본 실시예에서 태양전지(100)에서 반도체 기판(122)은, 제2 도전형 불순물을 낮은 도핑 농도로 포함하는 베이스 영역(122)을 포함할 수 있다.
이때, 베이스 영역(110)은, 일례로, 제2 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘이 사용될 수 있으며, 제2 도전형 불순물은 일례로 n형 또는 p형일 수 있다. 즉, 제1 도전형 불순물로 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물을 사용할 수 있다. 또는, 제1 도전형 불순물로 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 p형 불순물을 사용할 수 있다.
이때, 베이스 영역(110)은 제2 도전형 불순물로 n형의 불순물을 가질 수 있다. 그러면, 베이스 영역(110)과 pn 접합을 이루는 에미터 영역이 p형을 가지게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(122)의 제1 면(이하 "전면") 쪽으로 이동하여 제1 전극(42)에 의하여 수집되고, 정공이 반도체 기판(122)의 후면 쪽으로 이동하여 제2 전극(44)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다.
반도체 기판(122)은 단일 반도체 물질(일 예로, 4족 원소)를 포함하는 결정질 반도체(예를 들어, 단결정 또는 다결정 반도체, 일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 그러면, 결정성이 높아 결함이 적은 반도체 기판(122)을 기반으로 하므로, 태양 전지(100)가 우수한 전기적 특성을 가질 수 있다. 특히, 반도체 기판(122)이 단결정 반도체, 일 예로, 단결정 실리콘으로 구성되어 더 우수한 전기적 특성을 가질 수 있다.
반도체 기판(122)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 요철 또는 반사 방지 구조를 가질 수 있다. 요철 또는 반사 방지 구조는, 일 예로, 반도체 기판(122)의 전면 및/또는 후면을 구성하는 표면이 반도체 기판(122)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 이에 의하여 상대적으로 큰 표면 거칠기를 가지면 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(122)과 에미터 영역에 의하여 형성된 pn 정션까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
도면에서는 반도체 기판(122)의 전면 및 후면에 각기 요철 또는 반사 방지 구조를 형성하여 반사 방지 효과를 최대화한 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 전면 및 후면 중 적어도 하나에 요철 또는 반사 방지 구조가 형성되거나, 전면 및 후면 모두 요철 또는 반사 방지 구조가 구비되지 않을 수 있다.
본 실시예에서 반도체 기판(122)은 제1 또는 제2 도전형 도펀트가 제1 또는 제2 도전형 영역(124, 126)보다 낮은 도핑 농도로 도핑되어 제1 또는 제2 도전형을 가지는 베이스 영역으로 구성될 수 있다. 즉, 반도체 기판(122)은 베이스 영역에 추가적으로 도펀트를 도핑하여 형성된 도핑 영역을 구비하지 않고, 베이스 영역만을 구비할 수 있다.
본 실시예에서 반도체 기판(122)의 일면(일 예로, 후면) 위에 위치한 제1 도전형 영역(124)은 제1 도전형 도펀트를 포함하여 제1 도전형을 가지는 반도체층일 수 있다. 그리고 반도체 기판(122)의 타면(일 예로, 전면) 위에 위치한 제2 도전형 영역(126)은 제2 도전형 도펀트를 포함하여 제2 도전형을 가지는 반도체층일 수 있다.
일 예로, 제1 및 제2 도전형 도펀트 중에서 p형의 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있고, n형의 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 반도체 기판(122)의 제1 또는 제2 도전형 도펀트와 제1 또는 제2 도전형 영역(124, 126)의 제1 또는 제2 도전형 도펀트는 서로 동일한 물질일 수도 있고 서로 다른 물질일 수도 있다.
반도체 기판(122), 제1 및 제2 도전형 영역(124, 126)의 도전형에 따라 제1 및 제2 도전형 영역(124, 126)의 역할, 태양 전지(100)에 포함되는 제1 및 제2 전달층(114, 116)의 물질, 역할 등이 달라질 수 있다.
반도체 기판(122)의 후면 위에는 터널링층(132)이 형성된다. 터널링층(132)에 의하여 반도체 기판(122)의 후면의 계면 특성을 향상할 수 있으며 생성된 캐리어는 터널링 효과에 의하여 원활하게 전달되도록 할 수 있다. 이러한 터널링층(132)은 캐리어가 터널링될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(132)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 이때, 터널링층(132)은 반도체 기판(122)의 후면에 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(122)의 후면을 전체적으로 패시베이션할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(132)의 두께는 5nm 이하일 수 있고, 0.5nm 내지 2nm(일례로, 1nm 내지 1.5nm)일 수 있다. 터널링층(132)의 두께가 3nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(132)의 두께가 0.5nm 미만이면 원하는 품질의 터널링층(132)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(132)의 두께가 1nm 내지 1.5nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(132)의 두께가 달라질 수 있다.
그리고 반도체 기판(122)의 후면 쪽에는 제1 도전형을 가지는 에미터의 역할을 수행하는 제1 도전형 영역(124)이 위치한다. 앞서 설명한 바와 같이 제1 도전형 영역(124)은 베이스 영역과 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 역할을 한다.
제1 도전형 영역(124) 위에 터널링층(132)을 사이에 두고 접합층(134)이 형성된다.
접합층(134)은 터널링층(132) 위에서 제2 전극(44)이 접촉하는 부분에서 접촉 저항을 저감시키는 역할을 수행한다.
접합층(134)은 제1 도전형 영역(124)와 동일한 도전형을 가지며, 제1 도전형 영역(124)보다 고농도로 도핑되어 제2 전극(44)과의 접촉 저항을 저감시킬 수 있다.
따라서, 제1 도전형 영역(124)이 p타입의 도펀트에 의해 도핑되어 있는 경우, 에미터를 형성하는 반도체 기판(122)의 후면과 터널링층(132) 사이에 제1 도전형 영역(124)이 형성되고, 터널링층(132)과 제2 전극(44) 사이에 제1 도전형 영역(124)보다 고농도의 제1 도전형의 접합층(134)이 형성되는 구조를 가진다.
이에 따라 제1 도전형 영역(124)은 제1 도전형 불순물이 도핑된 단결정 반도체(일례로, 단결정 실리콘)으로 구성될 수 있다. 이때, 제1 도전형 불순물은 베이스 영역(110)과 반대되는 제1 도전형을 가지는 불순물이면 족하다. 즉, 제1 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다.
한편, 접합층(134)은 제1 도전형 영역(124) 위에 위치한 터널링층(132) 위에서 터널링층(132)과 제2 전극(44) 사이에 위치한다. 접합층(134)은 제1 도전형 불순물을 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 이러한 접합층(134)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질, 미세 결정, 다결정 반도체에 제1 도전형 불순물을 도핑하여 형성될 수 있다. 이때, 제1 도전형 불순물은 베이스 영역(110)과 반대되는 제1 도전형을 가지는 불순물이면 족하다. 즉, 제1 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 그리고 제1 도전형 불순물은 접합층(134)을 형성하는 반도체층을 형성할 때 포함될 수 있다.
제1 도전형 영역(124)과 접합층(134)은 반도체 기판(122)의 후면 쪽에서 전체적으로 형성될 수 있다. 이와 같이 제1 도전형 영역(124)과 접합층(134)을 전체적으로 형성하는 것에 의하여 pn 접합의 면적을 최대화할 수 있고 별도의 패터닝 공정 등을 생략할 수 있다.
제1 도전형 영역(124)은 접합층(134)의 제1 도전형 불순물을 반도체 기판(122)의 내부로 확산시켜 형성되는 도핑 영역으로서 에미터로 기능한다.
따라서, 제1 도전형 영역(124) 내의 제1 도전형 불순물과 접합층(134) 내의 제1 도전형 불순물이 서로 동일한 물질을 포함한다. 예를 들어, 접합층(134)이 제1 도전형 불순물로 인(P)을 포함할 경우에 제1 도전형 영역(124)도 제1 도전형 불순물로 인을 포함할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다.
제1 도전형 영역(124)은 반도체 기판(122)의 내부에서 베이스 영역(110)과 pn 접합을 형성하는 부분으로서 베이스 영역(122)과 에미터 영역이 호모 정션을 이룬다.
여기서, 접합층(134)과 제1 도전형 영역(124)은 제1 도전형 불순물의 도핑 농도가 서로 다르다. 구체적으로, 접합층(134)의 도핑농도가 제1 도전형 영역(124)의 도핑 농도보다 크다.
다만, 접합층(134) 내에서는 도핑 농도를 균일하게 할 수 있다. 또는, 터널링층(132)에 인접한 영역보다 제2 전극(44)에 인접한 영역의 도핑 농도를 더 높게 할 수도 있다. 이때, 접합층(134)을 형성할 때 공정 조건을 조절하는 것에 의하여 터널링층(132)으로부터 멀어지면서 도핑 농도를 점진적으로 또는 단계적으로 증가시킬 수 있다. 이와 같이 제2 전극(44)에 인접한 부분에서의 도핑 농도를 높게 하면, 접합층(134)과 제2 전극(44)과의 접촉 저항을 최소화할 수 있다.
반도체 기판(122)의 내부에 위치하는 제1 도전형 영역(124)을 저농도로 형성하여 제1 도전형 영역(124)에서 발생할 수 있는 오제 재결합(Auger recombination)을 최소화할 수 있다.
일 예로, 제1 도전형 영역(124)의 도핑 농도에 대한 접합층(134)의 도핑 농도 비율이 5배 내지 10배일 수 있다. 상기 농도 비율이 5배 미만이면, 제1 도전형 영역(124)의 도핑 농도가 높아 재결합을 저감하는 효과가 충분하지 않을 수 있다. 상기 농도 비율이 10배를 초과하면, 제1 도전형 영역(124)이 충분하게 형성되지 않아 pn 정션의 특성이 저하될 수 있다. 여기서, 제1 도전형 영역(124)의 도핑 농도가 5 X 1018/cm3 내지 5 X 1019/cm3이고, 접합층(134)의 도핑 농도가 제1 도전형 영역(124)의 도핑 농도보다 큰 값을 가지면서 5 X 1019/cm3 내지 5 X 1020/cm3일 수 있다. 상술한 도핑 농도에서 제1 도전형 영역(124)이 pn 정션을 형성하면서도 재결합을 최소화할 수 있고, 접합층(134)이 제2 전극(44)과 우수한 전기적 특성을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 에미터 영역인 제1 도전형 영역(124)은 접합층(134)보다 얇은 두께를 가질 수 있다. 제1 도전형 영역(124) 및 접합층(134)는 사이의 터널링층(132)보다는 두꺼운 두께를 가질 수 있다.
제1 도전형 영역(124)의 두께를 상대적으로 얇게 하여 반도체 기판(122)에서 발생할 수 있는 재결합을 최소화할 수 있다. 그리고 접합층(134)을 상대적으로 두껍게 형성하여 제2 전극(44)과의 접촉 특성을 우수하게 유지할 수 있다. 그리고 터널링층(132)의 두께를 가장 작게 하여 다수 캐리어의 흐름을 방해하지 않도록 할 수 있다.
일 예로, 제1 도전형 영역(124)의 두께에 대한 접합층(134)의 두께 비율이 0.5 내지 100배일 수 있고, 좀더 정확하게는, 상기 두께 비율이 1 내지 100배일 수 있다. 제1 도전형 영역(124)에 의하여 발생될 수 있는 재결합 및 반도체 기판(122)의 손상 등을 최소화하고 접합층(134)의 전기적 특성 등을 고려하면, 상기 두께 비율이 10배 내지 50배일 수 있다. 여기서, 제1 도전형 영역(124)의 두께가 5nm 내지 100nm일 수 있고, 접합층(134)의 두께가 50nm 내지 500nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
상술한 바와 같이, 저농도 도핑부인 제1 도전형 영역(124)은 에미터 영역으로서 베이스 영역(110)과 pn 접합을 형성한다. 이에 의하여 본 실시예와 달리 에미터 영역을 터널링층(132) 위에 형성하여 터널링층(132)과 에미터 영역 사이에 pn 접합을 형성할 때의 문제가 발생하지 않는다.
에미터 영역을 터널링층(132) 위에만 형성하면, pn 접합을 구성하는 터널링층(132)과 에미터 영역 사이에 물리적인 경계면(interface)이 형성되어 에미터 영역의 특성이 경계면의 특성에 민감하게 반응하게 된다. 이에 의하여 에미터 영역의 품질의 안정성을 확보하는 데 어려움이 있다. 반면, 본 실시예에서는 에미터 영역이 제1 도전형 영역(124)으로서, 반도체 기판(122)의 내부에 위치하므로, 반도체 기판(122)과 직접 접촉하여 pn 접합을 형성하여 pn 접합의 안정성을 확보할 수 있다. 따라서, 태양 전지(100)의 개방 전압(Voc)을 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
터널링층(132)은 소수 캐리어가 제1 도전형 영역(124)으로부터 접합층(132)으로 주입되는 것을 차단하여 고농도인 제2 부분(20b) 사이에서의 재결합을 억제할 수 있다. 그리고 접합층(132)에 제2 전극(44)을 연결하여 제2 전극(44)의 접촉 저항을 최소화할 수 있다. 이에 의하여 태양 전지(100)의 충밀도를 향상하여 태양 전지(100)의 효율을 향상할 수 있다.
접합층(134)의 위에는 패시베이션막(140)과 반사 방지막(141)이 차례로 위치할 수 있다. 패시베이션막(141)은 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(141)은 반도체 기판(122)의 전면으로부터 후면으로 입사되는 광의 반사율을 낮추는 것에 의하여 광량을 증가할 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(140) 및 반사 방지막(141)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 변환 효율을 향상할 수 있다.
이러한 패시베이션막(140) 및 반사 방지막(141)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(140) 또는 반사 방지막(141)은 실리콘 질화물, 수소를 포함한 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 알루미늄 산화물, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 물질을 포함하는 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 이때, 에미터 영역이 p형을 가지면 패시베이션막(140)는 음전하를 가지는 알루미늄 산화물을 가질 수 있다. 반사 방지막(141)으로는 반사 방지 효과가 우수한 실리콘 질화물을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(140) 및 반사 방지막(141)이 다양한 물질을 포함할 수 있음은 물론이다.
한편, 반도체 기판(122)의 전면에는 제2 도전형을 가지는 전면 전계 영역으로서 제2 도전형 영역(126)이 위치한다. 제2 도전형 영역(126)은 전면 전계 구조를 형성하여 반도체 기판(122)의 표면에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 역할을 한다.
본 실시예에서는 제2 도전형 영역(126)은 반도체 기판(122)의 전면에 인접한 반도체 기판(122)의 내부에 형성되거나, 반도체 기판(122) 전면 위에서 반도체 기판(122)에 인접하여 형성될 수 있다. 일 예로, 본 실시예에서 제2 도전형 영역(126)은, 반도체 기판(122)에서 제2 도전형 불순물이 베이스 영역보다 높은 농도로 도핑되어 형성된 도핑 영역으로 구성될 수 있다. 이에 따라 제2 도전형 영역(126)은 제2 도전형 불순물이 도핑된 비정질 반도체(일례로, 비정질 실리콘)로 구성될 수 있다. 이때, 제2 도전형 불순물은 베이스 영역과 동일한 제2 도전형을 가지는 불순물이면 족하다. 즉, 제2 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다.
제2 도전형 영역(126)은 반도체 기판(122)의 전면 쪽에서 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성된다고 함은 100% 모두 형성된 것뿐만 아니라, 불가피하게 일부 부분에 제2 도전형 영역(126)이 미형성된 부분이 위치하는 것을 포함할 수 있다. 이와 같이 제2 도전형 영역(126)을 전체적으로 형성하는 것에 의하여 전면 전계 구조의 면적을 최대화할 수 있고 별도의 패터닝 공정 등을 생략할 수 있다.
제2 도전형 영역(126)의 도핑 농도가 5 X 1019/cm3 내지 5 X 1020/cm3일 수 있다. 상술한 도핑 농도에서 제2 도전형 영역(126)이 우수한 특성의 후면 전계 구조를 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
상술한 바와 같이, 제2 도전형 영역(126)은 베이스 영역과 전면 전계 구조를 형성한다. 이에 의하여 전면 전계 구조를 반도체 기판(122)의 내부 또는 반도체 기판(122)과 접촉하여 형성하므로 전면 전계 구조의 안정성을 확보할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상하여 태양 전지(100)의 효율을 향상할 수 있다.
전면 전계 영역의 제2 도전형 영역(126)의 위에는 패시베이션막(150)과 반사 방지막(151)이 차례로 위치할 수 있다. 패시베이션막(150)은 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(151)은 반도체 기판(122)의 전면을 통해 입사되는 광의 반사율을 낮추는 것에 의하여 광량을 증가할 수 있다. 이에 따라 태양 전지(100)의 단락 전류를 증가시킬 수 있다. 이와 같이 패시베이션막(150) 및 반사 방지막(151)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 변환 효율을 향상할 수 있다.
이러한 패시베이션막(150) 및 반사 방지막(151)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(150) 또는 반사 방지막(151)은 실리콘 질화물, 수소를 포함한 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 알루미늄 산화물, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 물질을 포함하는 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 이때, 전면 전계 영역(30)이 n형을 가지면 패시베이션막(150)는 양전하를 가지는 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다. 반사 방지막(151)으로는 반사 방지 효과가 우수한 실리콘 질화물을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(150) 및 반사 방지막(151)이 다양한 물질을 포함할 수 있음은 물론이다. 또한, 도면에서는 패시베이션막(150) 및 반사 방지막(151)을 별개로 구비하는 것을 예시하였으나, 하나의 막 또는 층으로 패시베이션막(150) 및 반사 방지막(151)의 기능을 함께 구현하는 것도 가능하다.
제1 전극(42)은 패시베이션막(150) 및 반사 방지막(151)를 관통하여 제2 도전형 영역(126)에 연결되고, 제2 전극(44)은 패시베이션막(140) 및 반사 방지막(141)를 관통하여 접합층(132)에 연결된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(126) 및 접합층(132)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.
이하에서는 도 2를 참조하여, 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다. 도 2는 본 발명의 실시예에 따른 태양 전지(100)의 평면도이다.
도 2를 참조하면, 제1 및 제2 전극(42, 44)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(10/122)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니며 동일하거나 작은 폭을 가질 수 있다.
단면 상으로 볼 때, 핑거 전극(42a, 44a) 및 버스바 전극(42b, 44b)이 모두 패시베이션막(140, 150) 및 반사 방지막(141, 151)을 관통하여 형성될 수도 있다. 또는, 핑거 전극(42a, 44a)이 패시베이션막(140, 150) 및 반사 방지막(141, 151)을 관통하고 버스바 전극(42b, 44b)은 패시베이션막(140, 150) 및 반사 방지막(141, 151) 상에 형성될 수 있다.
도면 및 상술한 설명에서는 제1 및 제2 전극(42, 44)이 동일한 형상을 가지는 것을 도시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 전극(42, 44)이 서로 다른 형상을 가질 수 있고, 핑거 전극(42a, 44a) 및 버스바 전극(42b, 44b)의 폭, 피치 등이 서로 다를 수도 있다. 그 외의 다양한 변형이 가능하다. 도 2에서 제1 및 제2 전극(42, 44)의 형상은 일례로 제시한 것에 불과하므로 본 발명이 이에 한정되는 것은 아니다.
상술한 바와 같은 태양 전지(100)는 도전형 영역(124, 126)이 반도체 기판(122)의 전면 및 후면에 각기 위치하고 제1 및 제2 전극(42, 44)이 반도체 기판(122)의 전면 및 후면에서 패턴을 가지면서 위치한다. 이에 의하여 반도체 기판(122)의 전면으로 입사하는 광뿐만 아니라 반도체 기판(122)의 후면에서 입사하는 광(재반사에 의하여 입사하는 광 포함)을 이용할 수 있는 양면 수광형(bi-facial) 구조를 가질 수 있다. 이에 의하여 이용할 수 있는 광량을 최대화하여 태양 전지(100)의 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 구조의 태양 전지(100)가 적용될 수 있다.
도 3은 본 발명의 제1 실시예에 따른 태양 전지의 후면 에미터 영역을 포함하는 복수의 층 및 역할의 일 예를 모식적으로 도시한 도면이다.
도 3에는 요철 또는 반사 방지 구조 등을 구체적으로 도시하지 않고 태양전지(100) 후면에 포함되는 복수의 층의 적층 순서, 도전형 및 역할을 위주로 도시하였다.
본 실시예에 따른 태양전지(100)는 단일 반도체 물질(일 예로, 실리콘) 기반의 태양 전지로서, 태양 전지(100)의 전면을 통하여 광이 입사되면 후면 에미터 영역에서 파장을 흡수하여 광전 변환에 의하여 전자 및 정공을 생성한다. 이때, 제1 캐리어가 제1 전극(42) 쪽으로 이동하여 수집되고, 제2 캐리어가 제2 전극(44) 쪽으로 이동하여 수집된다.
도 3을 참조하면, 본 일 예에서는 반도체 기판(122)이 n형을 가질 수 있다. 반도체 기판(122)이 n형을 가지면 벌크(bulk) 특성이 우수하며 캐리어의 수명(life time)을 향상할 수 있다.
반도체 기판(122)의 후면에 본 발명과 같이 에미터 영역이 형성되는 경우, 후면 에미터 영역이 기판(122) 내에 도핑된 상태로 형성된다.
그러면, 광전 변환에 직접 관여하는 에미터 영역이 후면에 위치하므로, 에미터 영역을 충분한 두께로 형성할 수 있어(일 예로, 전면 전계 영역보다 두껍게 형성하여) 광전 변환 효율을 향상할 수 있다. 그리고 전면 전계 영역인 제2 도전형 영역(126)을 얇게 형성하여 광 손실을 최소화할 수 있다.
특히, 기판(122)의 후면에 본 발명과 같이 에미터 영역이 형성되는 경우, 후면 에미터 영역이 기판 내에 도핑된 상태로 형성된다.
바람직하게, 제1 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있으며, 이와 같은 제1 도전형 불순물이 기판(122) 내에 확산되어 침투된 기판 내의 제1 도전형 영역(124)이 에미터 영역으로서 반도체 기판(122)인 베이스 영역과 pn 접합을 이룬다. 제1 도전형 영역(124) 위로 얇은 터널링층(132)이 존재하고, 그 위에 제2 전극(44)과의 접합을 위한 접합층(134)을 형성한다.
접합층(134)과 제1 도전형 영역(124)이 모두 동일한 제1 도전형 불순물로 도핑되어 이루어진다.
이때, 접합층(134)을 이루는 반도체층은 반도체 기판(122)과 상이한 폴리 실리콘으로 이루어짐으로써, 사실상 제1 도전형 불순물이 폴리 실리콘에 도핑된 상태로 후에 열처리를 통해 터널링층(132)을 통과하면서 비정질 실리콘인 반도체 기판 내로 침투하게 된다.
비정질의 실리콘 기판(122)에 직접 제1 도전형 불순물, 바람직하게는 p타입의 보론(B)을 주입하는 경우, 원활한 도핑 농도를 확보하기 위해서는 1000도 이상의 공정 온도가 요구된다. 그러나 이와 같은 고온의 열처리는 반도체 기판(122)의 결정질을 변화시킬 수 있어 기판 특성에 영향을 미칠 수 있다.
따라서, 반도체 기판(122)에 직접 도핑하지 않고, 후에 적층되는 폴리 실리콘층에 도핑된 보론(B)이 이후 열처리를 통해 반도체 기판(122)으로 확산되는 공정을 통해 높은 온도에서의 열처리 없이 반도체 기판(122) 내에 제1 도전형 영역(124)의 형성이 가능하다.
따라서, 베이스 영역인 제2 도전형의 반도체 기판(122)과 에미터 영역인 제1 도전형의 제1 도전형 영역(124)이 동일한 비정질 실리콘 기판(122) 내에 존재하여 베이스와 에미터가 호모 정션(homo junction)을 이룰 수 있다. 따라서, 발전 효율을 낮추는 결함을 줄일 수 있어 효율이 향상된다.
상술한 구조를 가지는 태양 전지(100)의 제조 방법을 도 4 내지 도 6을 참조하여 상세하게 설명한다. 상술한 설명에서 이미 설명한 내용에 대해서는 상세한 설명을 생략하고 설명하지 않은 부분에 대하여 상세하게 설명한다.
도 4는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법의 흐름도이고, 도 5a 내지 도 5g는 도 4의 제조 방법을 설명하기 위한 단면도이고, 도 6은 도 5b의 층구조를 확대한 것이다.
도 4를 참고하면, 제2 도전형 불순물을 가지는 베이스 영역으로 구성되는 반도체 기판(122)을 준비한다. 이때, 도 5a와 같이, 반도체 기판(122)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링하여 반사 방지 구조(122a, 122b)를 가질 수 있다(S10). 반도체 기판(122)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(122)을 침지하는 것에 의해 수행될 수 있으며, TMAH 또는 KOH 용액에 침지하여 양면 텍스처링을 수행할 수 있다.
이어서, 도 5b와 같이 반도체 기판(122)의 후면에 터널링층(132), 진성 폴리 실리콘층 및 도핑층(134a)과 캡핑층(135)을 순차적으로 형성한다(S20).
먼저 터널링층(132)은 일 예로, 열적 산화법, 증착법(예를 들어, 화학 기상 증착법(CVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 구체적으로는 폴리싱한 후, 양 면의 세정을 수행하고, 세정된 반도체 기판의 양 면에 습식 방식으로는 DIO3, H2O2를 적용하여 산화하고, 건식 방식으로는 Furnace에서 열적 산화하거나, UVO를 수행할 수 있다. 이와 같이 생성된 실리콘 산화막이 반도체 기판(122)의 후면에서 터널링층(132)으로 기능할 수 있다.
후면에 형성되는 실리콘 산화막은 그 두께가 2nm보다 얇게 형성하여 터널링을 수행할 수 있도록 한다.
다음으로, 도 5b와 같이, 후면에 진성 폴리 실리콘층과 도핑층(134a)을 형성한다(S21).
이와 같이 형성되는 진성 폴리 실리콘층과 도핑층(134a)은 반도체 기판(122)의 후면 위에 전체적으로 형성한다.
예를 들어, 진성 폴리 실리콘층과 도핑층(134a)은, 열적 산화법, 증착법(예를 들어, 화학 기상 증착법(CVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 예를 들어, 진성 폴리 실리콘층과 도핑층(134a)은 증착법(예를 들어, 화학 기상 증착법(CVD), 일 예로, 저압 화합 기상 증착법(LPCVD)) 등에 의하여 형성될 수 있다. 본 실시예에서 진성 폴리 실리콘층과 도핑층(134a)은 도펀트를 포함하지 않는 반도체 물질로 구성되는 다결정 부분으로 구성되는 진성 폴리 실리콘층 위에 제1 도전형 불순물을 도핑할 수 있는 도핑층이 별도로 형성되는 층구조를 가질 수 있다.
진성 폴리 실리콘층과 도핑층(134a)은 저압 화학 기상 증착법으로 SiH4 분위기에서 600℃ 이하로 100nm 이하의 두께로 형성될 수 있다.
도핑층은 대기압 화학 기상 증착법 또는 플라즈마 화학 기상 증착법(APCVD 또는 PECVD)에 의해 형성될 수 있으며, 반도체 기판(122)의 후면에 에미터 영역인 제1 도전형 영역(124)이 p형인 경우, BSG(Boron Silicate Glass) 또는 USG(Undoped Silicate Glass) 증착하여 도핑소스로 사용할 수 있다. 이때, SiH4, O2, B2H2, H2,의 분위기에서 증착하면서 도핑층의 두께는 80~150nm를 충족하도록 형성한다.
그러나, 이와 달리 진성 폴리 실리콘층과 도핑층(134a)이 하나의 증착 공정에 의해 도핑된 제1 도전형 폴리 실리콘층으로도 형성 가능하다.
진성 폴리 실리콘층과 도핑층(134a) 위에 캡핑층(135)이 별도로 형성된다.
캡핑층(135)은 USG(Undoped Silicate Glass) 또는 SiC 등으로 형성될 수 있으며, 증착공정에 의해 형성될 수 있다. 이와 같은 캡핑층(135)은 후에 상면의 도핑 시에 후면으로 제2 도전형 불순물의 확산 배리어 역할을 수행할 수 있다.
다음으로, 반도체 기판(122)의 전면에 제2 도전형 영역을 형성하기 위한 전면 도핑층(127)을 형성한다(S30). 이때, 전면 도핑층(127)은 제2 도전형이 n형인 경우, PSG(Phosphosilicate glass)를 형성할 수 있다.
따라서, 반도체 기판(122)의 전면에는 PSG가 전면 도핑층(127)으로 형성되고, 후면에는 BSG/USG가 제1 도전형 도펀트를 보유하는 도핑층으로 형성되어 있다.
다음으로, 열처리하여 각 도핑층(127) 하부의 실리콘층으로 도핑을 수행한다(S40).
열처리로 각 도핑층(127)을 활성화하여 도 5c와 같이 제1 도전형 영역(124) 및 제2 도전형 영역(126)을 형성한다.
구체적으로, Furnace 장비 내에서 POCl3, 분위기에서 900℃ 이하의 온도로 열처리를 수행하면, 기판(122)의 후면에 형성되어 있는 진성 폴리 실리콘층 및 도핑층(134a)으로부터 및 기판의 상면에 적층되어 있는 도핑층(127)으로부터 도펀트 확산에 의해 도핑이 진행되며, 재결정된다.
따라서, 전면에는 전면 도핑층(127)으로부터 제2 도전형 불순물이 반도체 기판(122)의 전면으로 직접 확산되어 기판(122)의 전면에 제2 도전형 영역(126)이 형성된다. 또한, 기판(122)의 후면에는 제1 도전형 불순물이 확산되어 제1 도전형 영역(124)과 접합층(134)이 각각 형성된다.
이때, 후면은 도 6과 같이 진성 폴리 실리콘층(134a)이 고농도의 제1 도전형 불순물로 도핑됨으로써 폴리 구조의 제1 도전형의 접합층(134)이 형성되고, 이때, 확산은 진성 폴리 실리콘층(134a) 뿐만 아니라 터널링층(132)을 통과하여 터널링층(132)과 접해 있는 반도체 기판(122)의 상부면에까지 진행된다.
반도체 기판(122)의 후면의 상부에 반도체 기판(122)과 다른 제1 도전형의 저농도로 도핑된 제1 도전형 영역(124)이 형성된다. 따라서, 제1 도전형 영역(124)은 반도체 기판(122)과 동일한 비정질의 결정 구조를 가질 수 있다.
한편, 터널링층(132) 위에 형성되어 있는 진성 폴리 실리콘층(134a)이 제1 도펀트가 고농도로 도핑됨으로써 제1 도전형 영역(124)보다 더 높은 도핑 농도를 가지는 접합층(134)을 형성한다.
이때, 기판(122)의 하부에 형성되어 있는 캡핑층(135)은 상부에 형성되는 전면 도핑층(127)의 형성 및 확산 시에 제2 불순물의 확산 배리어 역할을 수행함으로써 접합층(134)에는 제1 도전형 불순물만이 확산될 수 있다.
다음으로 도 5d와 같이 반도체 기판(122)의 상부 및 하부에 잔류하는 전면 도핑층(127) 및 캡핑층(135)을 모두 제거하여 기판(122)의 전면으로 제2 도전형 영역(126)이 노출되고, 기판(122)의 후면으로 접합층(134)이 노출될 수 있다(S50).
이와 같은 세정 및 도핑층 제거는 DHF에 의한 에칭에 의해 진행될 수 있으나 이에 한정되는 것은 아니다.
이어서, 도 5e 및 도 5f에 도시한 바와 같이, 기판(122)의 양 면에 패시베이션막(140, 150) 및 반사 방지막(141, 151)을 형성한다(S60).
패시베이션막(140, 150) 및 반사 방지막(141, 151)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그리고 패시베이션막(140, 150) 및 반사 방지막(141, 151)의 형성 순서 등은 다양하게 변형될 수 있다.
특히, 패시베이션막(140, 150)은 900도 이하의 온도에서 열처리함으로써 기판의 표면에 산화실리콘층을 형성하는 것으로 구현 가능하다. 이때, 패시베이션막(140, 150)은 10nm 이하의 두께를 갖도록 형성할 수 있다.
이어서, 도 5g에 도시한 바와 같이 도전형 영역(20, 30)에 각기 전기적으로 연결되는 제1 및 제2 전극(42, 44)을 형성한다(S70). 이 경우에는, 일례로, 패시베이션막(140, 150) 및 반사 방지막(141, 151)에 개구부를 형성하고, 개구부 내에 도금법, 증착법 등의 다양한 방법으로 제1 및 제2 전극(42, 44)을 형성할 수 있다.
다른 실시예로, 제1 및 제2 전극 형성용 페이스트를 패시베이션막(140, 150) 및 반사 방지막(141, 151) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 개구부가 형성되므로, 별도로 개구부를 형성하는 공정을 추가하지 않아도 된다.
이와 같이, 하부의 p타입 불순물인 보론(B)을 폴리 실리콘층에 형성하고, 이를 열처리하면서 아래의 터널링층(132)을 통과하여 기판(122)로 확산하는 과정을 통해 제1 도전형 영역(124)을 형성함으로써 보론(B)의 확산을 n타입 불순물의 확산 공정인 900도 이하의 공정에서 동시에 수행할 수 있다.
또한, 접합층(134)의 노출면, 즉 하부면으로부터 터널링층(132)까지의 상부면과 터널링층(132) 하부의 제1 도전형 영역(124)까지 제1 도전형 불순물의 도핑 농도가 그라데이션을 갖도록 확산된다.
따라서, 도 6에서 도핑층(134b)로부터(a) 터널링층(132)(b)까지 다다를수록 도핑 농도는 점점 낮아지며, 터널링층(132) 내에는 불순물이 터널링 효과에 의해 터널링층(132)을 통과하면서, 터널링층(132)의 상부에 위치한 반도체 기판(122)의 후면 영역(c)에 까지 확산된다.
이때, 확산되는 후면 영역(c)의 깊이에 따라 제1 도전형 영역(124)이 형성되며, 제1 도전형 영역(124)이 반도체 기판(122) 내에서 에미터 영역으로 기능할 수 있다. 접합층(134)은 상부에 형성되는 금속의 제2 전극(44)과 고농도 불순물의 도핑에 의해 오믹 접합할 수 있고, 하부의 제1 도전형 영역(124)은 반도체 기판(122)과의 pn접합을 할 수 있다.
이하에서는 도 7 및 도 8a 내지 도 8h를 참고하여 본 발명의 제2 실시예에 따른 태양 전지의 제조 방법을 설명한다.
도 7은 본 발명의 제2 실시예에 따른 태양 전지의 제조 방법의 흐름도이고, 도 8a 내지 도 8h는 도 7의 제조 방법을 설명하기 위한 단면도이다.
도 7을 참고하면, 제2 도전형 불순물을 가지는 베이스 영역으로 구성되는 반도체 기판(122)을 준비한다. 이때, 도 8a와 같이, 반도체 기판(122)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링하여 반사 방지 구조(122a, 122b)를 가질 수 있다(S110). 반도체 기판(122)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(122)을 침지하는 것에 의해 수행될 수 있으며, TMAH 또는 KOH 용액에 침지하여 양면 텍스처링을 수행할 수 있다.
이어서, 도 8b와 같이 반도체 기판(122)의 전면 및 후면 양 쪽에 산화층(133, 132)을 각각 형성한다(S120).
먼저 전면 및 후면 산화층(133, 132)은 일 예로, 열적 산화법, 증착법(예를 들어, 화학 기상 증착법(CVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 구체적으로는 폴리싱한 후, 양 면의 세정을 수행하고, 세정된 반도체 기판의 양 면에 습식 방식으로는 DIO3, H2O2를 적용하여 산화하고, 건식 방식으로는 Furnace에서 열적 산화하거나, UVO를 수행할 수 있다. 이와 같이 생성된 실리콘 산화막이 반도체 기판(122)의 후면에서 터널링층 및 전면에서 터널링층으로 기능할 수 있다.
후면 및 전면에 형성되는 실리콘 산화층(133, 132)은 그 두께가 2nm보다 얇게 형성하여 터널링을 수행할 수 있도록 한다.
다음으로, 후면의 산화막(132) 위에 진성 비정질 실리콘층 및 도핑층(134a)과 캡핑층(135)을 순차적으로 형성한다(S130).
도 8c와 같이, 형성되는 진성 비정질 실리콘층과 도핑층(134a)은 반도체 기판(122)의 후면 위에 전체적으로 형성한다.
예를 들어, 진성 비정질 실리콘층과 도핑층(134a)은, 열적 산화법, 증착법(예를 들어, 화학 기상 증착법(CVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 예를 들어, 진성 비정질 실리콘층과 도핑층(134a)은 증착법(예를 들어, 화학 기상 증착법(CVD), 일 예로, 저압 화합 기상 증착법(LPCVD)) 등에 의하여 형성될 수 있다. 본 실시예에서 진성 비정질 실리콘층과 도핑층(134a)은 도펀트를 포함하지 않는 반도체 물질로 구성되는 진성 비정질 실리콘층 위에 제1 도전형 불순물을 도핑할 수 있는 도핑층이 별도로 형성되는 층구조를 가질 수 있다.
진성 비정질 실리콘층과 도핑층(134a)은 저압 화학 기상 증착법으로 SiH4 분위기에서 600℃ 이하로 100nm 이하의 두께로 형성될 수 있다.
도핑층은 대기압 화학 기상 증착법 또는 플라즈마 화학 기상 증착법(APCVD 또는 PECVD)에 의해 형성될 수 있으며, 반도체 기판(122)의 후면에 에미터 영역인 제1 도전형 영역(124)이 p형인 경우, BSG(Boron Silicate Glass) 또는 USG(Undoped Silicate Glass) 증착하여 도핑소스로 사용할 수 있다. 이때, SiH4, O2, B2H2, H2,의 분위기에서 증착하면서 도핑층의 두께는 80~150nm를 충족하도록 형성한다.
그러나, 이와 달리 진성 비정질 실리콘층과 도핑층(134a)이 하나의 증착 공정에 의해 도핑된 제1 도전형 비정질 실리콘층으로도 형성 가능하다.
진성 비정질 실리콘층과 도핑층(134a) 위에 캡핑층(135)이 별도로 형성된다.
캡핑층(135)은 USG(Undoped Silicate Glass) 또는 SiC 등으로 형성될 수 있으며, 증착공정에 의해 형성될 수 있다. 이와 같은 캡핑층(135)은 후에 상면의 도핑 시에 후면으로 제2 불순물의 확산 배리어 역할을 수행할 수 있다.
다음으로, 반도체 기판(122)의 전면의 산화막(133) 위에 제2 도전형 영역을 형성하기 위한 전면 도핑층(128)을 형성한다(S140). 이때, 전면 도핑층(128)은 제2 도전형이 n형인 경우, PSG(Phosphosilicate glass)를 형성할 수 있다.
따라서, 반도체 기판(122)의 전면에는 PSG가 전면 도핑층(128)으로 형성되고, 후면에는 BSG/USG가 제1 도전형 도펀트를 보유하는 도핑층으로 형성되어 있다.
다음으로, 열처리하여 각 도핑층(128, 134a) 하부의 실리콘층으로 도핑을 수행한다(S150).
열처리로 각 도핑층(128, 134a)을 활성화하여 도 8d와 같이 제1 도전형 영역(124) 및 제2 도전형 영역(126)을 형성한다.
구체적으로, Furnace 장비 내에서 POCl3, 분위기에서 900℃ 이하의 온도로 열처리를 수행하면, 기판(122)의 후면에 형성되어 있는 진성 비정질 실리콘층 및 도핑층(134a)으로부터 및 기판의 상면에 적층되어 있는 도핑층(128)으로부터 도펀트 확산에 의해 도핑이 진행되며, 진성 비정질 실리콘층의 결정화가 진행된다.
따라서, 전면에는 전면 도핑층(128)으로부터 제2 도전형 불순물이 전면의 산화막(133)을 통과하면서 반도체 기판(122)의 전면으로 확산되어 기판(122)의 전면에 제2 도전형 영역(126)이 형성된다. 또한, 기판(122)의 후면에는 제1 도전형 불순물이 확산되어 제1 도전형 영역(124)과 접합층(134)이 각각 형성된다.
이때, 후면은 도 6과 같이 진성 비정질 실리콘층(134a)이 고농도의 제1 도전형 불순물로 도핑됨으로써 폴리 구조의 제1 도전형의 접합층(134)이 형성되고, 이때, 확산은 진성 폴리 실리콘층(134a) 뿐만 아니라 터널링층(132)을 통과하여 터널링층(132)과 접해 있는 반도체 기판(122)의 상부면까지 진행된다.
반도체 기판(122)의 후면의 상부에 반도체 기판(122)과 다른 제1 도전형의 저농도로 도핑된 제1 도전형 영역(124)이 형성된다. 따라서, 제1 도전형 영역(124)은 반도체 기판(122)과 동일한 비정질의 결정 구조를 가질 수 있다.
한편, 터널링층(132) 위에 형성되어 있는 진성 비정질 실리콘층(134a)이 제1 도펀트가 고농도로 도핑되면서 결정화가 진행되어 제1 도전형 영역(124)보다 더 높은 도핑 농도를 가지는 접합층(134)을 형성한다.
이때, 기판(122)의 하부에 형성되어 있는 캡핑층(135)은 상부에 형성되는 전면 도핑층(128)의 형성 및 확산 시에 제2 도전형 불순물의 확산 배리어 역할을 수행함으로써 접합층(134)에는 제1 도전형 불순물만이 확산될 수 있다.
다음으로 도 8e와 같이 반도체 기판(122)의 상부 및 하부에 잔류하는 전면 도핑층(128), 전면 산화막(133) 및 캡핑층(135)을 모두 제거하여 기판(122)의 전면으로 제2 도전형 영역(126)이 노출되고, 기판(122)의 후면으로 접합층(134)이 노출될 수 있다(S160).
이와 같은 세정 및 도핑층 제거는 DHF에 의한 에칭에 의해 진행될 수 있으나 이에 한정되는 것은 아니다.
이어서, 도 8f 및 도 8g에 도시한 바와 같이, 기판(122)의 양 면에 패시베이션막(140, 150) 및 반사 방지막(141, 151)을 형성한다(S170).
패시베이션막(140, 150) 및 반사 방지막(141, 151)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그리고 패시베이션막(140, 150) 및 반사 방지막(141, 151)의 형성 순서 등은 다양하게 변형될 수 있다.
특히, 패시베이션막(140, 150)은 900도 이하의 온도에서 열처리함으로써 기판의 표면에 산화실리콘층을 형성하는 것으로 구현 가능하다. 이때, 패시베이션막(140, 150)은 10nm 이하의 두께를 갖도록 형성할 수 있다.
이어서, 도 8h에 도시한 바와 같이 도전형 영역(20, 30)에 각기 전기적으로 연결되는 제1 및 제2 전극(42, 44)을 형성한다(S180). 이 경우에는, 일례로, 패시베이션막(140, 150) 및 반사 방지막(141, 151)에 개구부를 형성하고, 개구부 내에 도금법, 증착법 등의 다양한 방법으로 제1 및 제2 전극(42, 44)을 형성할 수 있다.
다른 실시예로, 제1 및 제2 전극 형성용 페이스트를 패시베이션막(140, 150) 및 반사 방지막(141, 151) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 개구부가 형성되므로, 별도로 개구부를 형성하는 공정을 추가하지 않아도 된다.
이와 같이, 하부의 p타입 불순물인 보론(B)을 폴리 실리콘층에 형성하고, 이를 열처리하면서 아래의 터널링층(132)을 통과하여 기판(122)로 확산하는 과정을 통해 제1 도전형 영역(124)을 형성함으로써 보론(B)의 확산을 n타입 불순물의 확산 공정인 900도 이하의 공정에서 동시에 수행할 수 있다.
한편, 양면 텍스처링이 진행되는 경우, 도 9와 같은 구조로 공정을 진행할 수 있다.
구체적으로, 본 발명의 제3 실시예에 따른 태양 전지는, 도 5a와 같이 양 면의 텍스처링 후, 도 9와 같이, 반도체 기판(122)의 후면에 진성 비정질 실리콘층(124)을 별도로 증착하는 공정을 추가로 포함한다.
즉, 반도체 기판(122)의 후면에 에미터 영역을 이루는 제1 도전형 영역을 위한 진성 비정질 실리콘층을 별도로 증착하여 제1 도전형 불순물이 확산되는 영역을 정의할 수 있다.
이와 같이 진성 비정질 실리콘층(124)을 별도로 증착하는 경우 확산 경계가 형성되어 이후의 공정에서 제1 도전형 불순물이 터널링층(132)을 통과하여 진성 비정질 실리콘층(124)까지 도달한 후 베이스 기판까지 침투하는 것을 방지함으로써 에미터 영역의 두께를 조절가능하다.
이후의 공정은 도 4 및 도 5의 공정과 동일한 바, 상세한 설명을 생략한다.
이하에서는 도 10 및 도 11a 내지 도 11i를 참고하여, 본 발명의 제4 실시예에 따른 태양 전지의 제조 방법을 설명한다.
도 10은 본 발명의 제4 실시예에 따른 태양 전지를 개략적으로 도시한 단면도이고, 도 11a 내지 도 11i는 도 10의 태양 전지의 제조 방법을 도시한 단면도들이다.
본 발명의 제4 실시예에 따른 태양 전지(100)는 도 1의 태양 전지(100)에 대하여, 동일한 층상 구조를 가지고 있다.
다만, 제4 실시예와 달리, 반도체 기판(122)의 후면이 평편한(flat) 것을 특징으로 한다.
즉, 반사 방지 구조(122a)가 반도체 기판(122)의 전면에만 선택적으로 형성되어 있으며, 이에 따라 빛을 많이 수광하는 전면에서 수광량을 늘릴 수 있다.
태양 전지(100)의 층상 구조는 도 1과 동일하며, 평편한 반도체 기판(122)의 후면에는 반도체 기판(122) 내에 후면과 접하도록 제1 도전형 영역(124)이 형성되고, 그와 맞닿도록 후면에 터널링층(132)이 형성되어 있다.
터널링층(132) 위로 제1 도전형 영역(124)과 동일한 도전형인 제1 도전형 불순물이 고농도로 도핑되어 있는 접합층(134)이 형성되어 있다.
상기 접합층(134) 위에 패시베이션막(140)과 반사방지층(141)이 각각 형성되어 있으며, 이들을 관통하며 제2 전극(44)이 접합층(134)과 오믹접촉하도록 형성된다.
한편, 태양전지(100)의 전면에는 반도체 기판(122) 내에 제2 도전형 영역(126)이 형성되어 있으며, 그 위로 패시베이션막(150)과 반사방지막(151)이 각각 형성되고, 이들을 관통하며 제1 전극(42)이 형성되어 있다.
이와 같이 전면에만 선택적으로 반사 방지 구조(122a)가 형성되어 있는 태양 전지(100)는 도 11a 내지 도 11i와 같은 공정을 통해 제조 가능하다.
구체적으로, 도 11a와 같이 제2 도전형 불순물을 가지는 베이스 영역으로 구성되는 반도체 기판(122)을 준비한다. 이때, 반도체 기판(122)에 SDE(saw damaged etching)을 수행하여 반도체 기판(122)의 전면 및 후면의 오염을 제거한다.
SDE은 기판(122) 표면의 손상 부분 및 잔류 오염 물질을 제거하기 위한 것으로, 기판(122)의 양 면을 10μm(슬러리 기반 소잉) 또는 5μm(다이아몬드 와이어 소잉) 에칭할 수 있다.
이와 같은 에칭은 습식 알칼리 에칭을 수행할 수 있으며, 일 예로, 식각 용액으로 탈이온수에 희석된 수산화나트륨(NaOH), 수산화칼륨(KOH) 또는 수산화테트라메틸암모늄(TMAH)에 침지하여 이루어진다.
다음으로, 도 11b와 같이, 반도체 기판(122)의 전면 및 후면 양 쪽에 산화층(133, 132)을 각각 형성한다.
먼저 전면 및 후면 산화층(133, 132)은 일 예로, 열적 산화법, 증착법(예를 들어, 화학 기상 증착법(CVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 구체적으로는 폴리싱한 후, 양 면의 세정을 수행하고, 세정된 반도체 기판(122)의 양 면에 습식 방식으로는 DIO3, H2O2를 적용하여 산화하고, 건식 방식으로는 Furnace에서 열적 산화하거나, UVO를 수행할 수 있다. 이와 같이 생성된 실리콘 산화층(133, 132)이 반도체 기판(122)의 후면에서 터널링층(132) 및 전면에서 터널링층(133)으로 기능할 수 있다.
후면 및 전면에 형성되는 실리콘 산화층(133, 132)은 그 두께가 2nm보다 얇게 형성하여 터널링을 수행할 수 있도록 한다.
다음으로, 후면의 산화막(132) 위에 진성 비정질 실리콘층 및 도핑층(134a)과 캡핑층(135)을 순차적으로 형성한다.
도 11c와 같이, 형성되는 진성 비정질 실리콘층과 도핑층(134a)은 반도체 기판(122)의 후면 위에 전체적으로 형성한다.
예를 들어, 진성 비정질 실리콘층과 도핑층(134a)은, 열적 산화법, 증착법(예를 들어, 화학 기상 증착법(CVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 예를 들어, 진성 비정질 실리콘층과 도핑층(134a)은 증착법(예를 들어, 화학 기상 증착법(CVD), 일 예로, 저압 화합 기상 증착법(LPCVD)) 등에 의하여 형성될 수 있다. 본 실시예에서 진성 비정질 실리콘층과 도핑층(134a)은 도펀트를 포함하지 않는 반도체 물질로 구성되는 진성 비정질 실리콘층 위에 제1 도전형 불순물을 도핑할 수 있는 도핑층이 별도로 형성되는 층구조를 가질 수 있다.
진성 비정질 실리콘층과 도핑층(134a)은 저압 화학 기상 증착법으로 SiH4 분위기에서 600℃ 이하로 100nm 이하의 두께로 형성될 수 있다.
도핑층은 대기압 화학 기상 증착법 또는 플라즈마 화학 기상 증착법(APCVD 또는 PECVD)에 의해 형성될 수 있으며, 반도체 기판(122)의 후면에 에미터 영역인 제1 도전형 영역(124)이 p형인 경우, BSG(Boron Silicate Glass) 또는 USG(Undoped Silicate Glass) 증착하여 도핑소스로 사용할 수 있다. 이때, SiH4, O2, B2H2, H2의 분위기에서 증착하면서 도핑층의 두께는 80~150nm를 충족하도록 형성한다.
그러나, 이와 달리 진성 비정질 실리콘층과 도핑층(134a)이 하나의 증착 공정에 의해 도핑된 제1 도전형 비정질 실리콘층으로도 형성 가능하다.
진성 비정질 실리콘층과 도핑층(134a) 위에 캡핑층(135)이 별도로 형성된다.
캡핑층(135)은 USG(Undoped Silicate Glass) 또는 SiC 등으로 형성될 수 있으며, 증착공정에 의해 형성될 수 있다. 이와 같은 캡핑층(135)은 후에 상면의 도핑 시에 후면으로 제2 불순물의 확산 배리어 역할을 수행할 수 있다.
다음으로, 도 11d와 같이, 반도체 기판(122)의 전면에 텍스처링을 수행하여 반사 방지 구조(122a)를 선택적으로 형성한다.
반도체 기판(122)의 표면의 텍스처링으로는 건식 텍스쳐링을 사용할 수 있다.
이때, 텍스쳐링에 의해 전면에 형성되어 있는 산화막(133)이 제거될 수 있다.
다음으로, 도 11e와 같이, 반도체 기판(122)의 전면 위에 제2 도전형 영역을 형성하기 위한 전면 도핑층(128)을 형성한다. 이때, 전면 도핑층(128)은 제2 도전형이 n형인 경우, PSG(Phosphosilicate glass)를 형성할 수 있다.
따라서, 반도체 기판(122)의 전면에는 PSG가 전면 도핑층(128)으로 형성되고, 후면에는 BSG/USG가 제1 도전형 도펀트를 보유하는 도핑층으로 형성되어 있다.
이때, 도 8의 공정과 같이, 열처리하여 각 도핑층(128, 134a) 하부의 실리콘층으로 도핑을 수행한다.
열처리로 각 도핑층(128, 134a)을 활성화하여 반도체 기판(122)의 후면 및 전면에 도 11e와 같이 제1 도전형 영역(124) 및 제2 도전형 영역(126)을 형성한다.
구체적으로, Furnace 장비 내에서 POCl3, 분위기에서 900℃ 이하의 온도로 열처리를 수행하면, 기판(122)의 후면에 형성되어 있는 진성 비정질 실리콘층 및 도핑층(134a)으로부터 및 기판의 상면에 적층되어 있는 도핑층(128)으로부터 도펀트 확산에 의해 도핑이 진행되며, 진성 비정질 실리콘층의 결정화가 진행된다.
따라서, 전면에는 전면 도핑층(128)으로부터 제2 도전형 불순물이 반도체 기판(122)의 전면으로 확산되어 기판(122)의 전면에 제2 도전형 영역(126)이 형성된다. 또한, 기판(122)의 후면에는 제1 도전형 불순물이 확산되어 제1 도전형 영역(124)과 접합층(134)이 각각 형성된다.
이때, 후면은 도 6과 같이 진성 폴리 실리콘층(134a)이 고농도의 제1 도전형 불순물로 도핑됨으로써 폴리 구조의 제1 도전형의 접합층(134)이 형성되고, 이때, 확산은 진성 폴리 실리콘층(134a) 뿐만 아니라 터널링층(132)을 통과하여 터널링층(132)과 접해 있는 반도체 기판(122)의 상부면까지 진행된다.
반도체 기판(122)의 후면의 상부에 반도체 기판(122)과 다른 제1 도전형의 저농도로 도핑된 제1 도전형 영역(124)이 형성된다. 따라서, 제1 도전형 영역(124)은 반도체 기판(122)과 동일한 비정질의 결정 구조를 가질 수 있다.
한편, 터널링층(132) 위에 형성되어 있는 진성 비정질 실리콘층(134a)이 제1 도펀트가 고농도로 도핑되면서 결정화가 진행되어 제1 도전형 영역(124)보다 더 높은 도핑 농도를 가지는 접합층(134)을 형성한다.
이때, 기판(122)의 하부에 형성되어 있는 캡핑층(135)은 상부에 형성되는 전면 도핑층(128)의 형성 및 확산 시에 제2 불순물의 확산 배리어 역할을 수행함으로써 접합층(134)에는 제1 도전형 불순물만이 확산될 수 있다.
다음으로 도 11f와 같이 반도체 기판(122)의 상부 및 하부에 잔류하는 전면 도핑층(128), 전면 산화막(133) 및 캡핑층(135)을 모두 제거하여 기판(122)의 전면으로 제2 도전형 영역(126)이 노출되고, 기판(122)의 후면으로 접합층(134)이 노출될 수 있다.
이와 같은 세정 및 도핑층 제거는 DHF에 의한 에칭에 의해 진행될 수 있으나 이에 한정되는 것은 아니다.
이어서, 도 11g 및 도 11h에 도시한 바와 같이, 기판(122)의 양 면에 패시베이션막(140, 150) 및 반사 방지막(141, 151)을 형성한다.
패시베이션막(140, 150) 및 반사 방지막(141, 151)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그리고 패시베이션막(140, 150) 및 반사 방지막(141, 151)의 형성 순서 등은 다양하게 변형될 수 있다.
특히, 패시베이션막(140, 150)은 900도 이하의 온도에서 열처리함으로써 기판의 표면에 산화실리콘층을 형성하는 것으로 구현 가능하다. 이때, 패시베이션막(140, 150)은 10nm 이하의 두께를 갖도록 형성할 수 있다.
이어서, 도 11i에 도시한 바와 같이 도전형 영역(20, 30)에 각기 전기적으로 연결되는 제1 및 제2 전극(42, 44)을 형성한다. 이 경우에는, 일례로, 패시베이션막(140, 150) 및 반사 방지막(141, 151)에 개구부를 형성하고, 개구부 내에 도금법, 증착법 등의 다양한 방법으로 제1 및 제2 전극(42, 44)을 형성할 수 있다.
이와 같이, 하부의 p타입 불순물인 보론(B)을 폴리 실리콘층에 형성하고, 이를 열처리하면서 아래의 터널링층(132)을 통과하여 기판(122)로 확산하는 과정을 통해 제1 도전형 영역(124)을 형성함으로써 보론(B)의 확산을 n타입 불순물의 확산 공정인 900도 이하의 공정에서 동시에 수행할 수 있다.
이와 같이 형성되는 본 발명의 태양 전지는 도 12와 같이 불순물의 확산 농도를 제어할 수 있다.
도 12를 참고하면, 실리콘 내에 동일한 농도의 불순물을 도핑하기 위해 열처리를 수행할 때, 제1 실시예(A)와 제2 실시예(B) 모두 인(P)이 보론(B)보다 낮은 온도에서 동일한 확산 농도를 얻을 수 있다.
구체적으로, 동일한 확산농도 A를 얻기 위해, 인(P)의 경우, 제1 온도(800도 인근)T1에서의 열처리가 요구되나, 보론(B)의 경우, 제2 온도(T2)인 1,100도가 넘는 고온의 열처리가 요구된다.
따라서, n형 반도체 기판에 p형의 에미터 영역을 형성할 때, 본 발명과 같이 비정질의 기판에 직접 보론(B)을 도핑하지 않고, 폴리 실리콘을 통한 보론의 확산에 의해 저온에서 벌크 실리콘에 도핑을 수행할 수 있다.
이와 같이, 후면에 터널링을 통한 폴리 실리콘으로부터의 보론 확산은 전면 전계 영역을 형성할 때, 동시에 후면의 에미터 영역도 형성되므로, 두 불순물의 확산이 동일한 온도 범위에서 동시에 발생하여 열처리 온도를 낮출 수 있다. 이에 따라 도펀트가 기판의 벌크에 침투하는 것을 방지하여 오제 재결합을 줄일 수 있으며, 기판의 수명이 감소하는 것을 억제할 수 있고, 터널링층을 유지할 수 있어 소수 캐리어의 이동을 막아 광전 효율을 향상시킬 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
122: 반도체 기판
124: 제1 도전형 영역
126: 제2 도전형 영역
42: 제1 전극
44: 제2 전극
132: 터널링층
134: 접합층

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판의 후면에 위치하며 상기 반도체 기판과 다른 제1 도전형의 불순물이 도핑되어 후면 에미터 영역을 이루는 제1 도전형 영역;
    상기 반도체 기판의 전면에 위치하는 제2 도전형 영역;
    상기 반도체 기판의 후면에서 상기 제1 도전형 영역 위에 형성되는 터널링층;
    상기 반도체 기판의 후면에서 상기 터널링층 위에 형성되며 상기 제1 도전형의 불순물이 도핑되어 있는 접합층; 및
    상기 제2 도전형 영역에 연결되는 제1 전극 및 상기 접합층에 연결되는 제2 전극을 포함하는 전극
    을 포함하는 태양 전지.
  2. 제1항에 있어서,
    상기 제1 도전형 영역은 상기 반도체 기판의 후면에 가까운 상기 반도체 기판의 부분에 형성되어 있는 것을 특징으로 하는 태양 전지.
  3. 제2항에 있어서,
    상기 접합층은 상기 제1 도전형 영역보다 상기 제1 도전형 불순물의 도핑 농도가 더 높은 것을 특징으로 하는 태양 전지.
  4. 제2항에 있어서,
    상기 접합층은 상기 제2 전극으로부터 상기 터널링층으로 갈수록 도핑농도가 낮아지는 것을 특징으로 하는 태양 전지.
  5. 제3항에 있어서,
    상기 접합층은 상기 제1 도전형 영역보다 큰 두께를 가지는 것을 특징으로 하는 태양 전지.
  6. 제5항에 있어서,
    상기 터널링층은 상기 접합층 및 상기 제1 도전형 영역보다 작은 두께를 가지는 것을 특징으로 하는 태양 전지.
  7. 제2항에 있어서,
    상기 접합층은 상기 반도체 기판과 서로 다른 결정질을 가지는 것을 특징으로 하는 태양 전지.
  8. 제7항에 있어서,
    상기 접합층은 폴리 실리콘으로 형성되고, 상기 제1 도전형 영역은 비정질 실리콘으로 형성되는 것을 특징으로 하는 태양 전지.
  9. 제8항에 있어서,
    상기 터널링층이 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물을 포함하는 태양 전지.
  10. 제2항에 있어서,
    상기 제1 도전형 영역의 상기 제1 도전형의 불순물의 물질과 상기 접합층의 상기 제1 도전형의 불순물의 물질이 서로 동일한 것을 특징으로 하는 태양 전지.
  11. 제1항에 있어서,
    상기 제1 도전형 영역이 P형을 가지고, 상기 반도체 기판이 N형을 가지는 것을 특징으로 하는 태양 전지.
  12. 반도체 기판의 후면에 터널링층을 형성하는 단계;
    상기 반도체 기판의 후면에 상기 터널링층의 위로 진성 폴리 실리콘층과 제1 도핑층 및 상기 제1 도핑층 위에 캡핑층을 순차적으로 형성하는 단계;
    상기 반도체 기판의 전면에 제2 도핑층을 형성하는 단계;
    열처리하여 상기 반도체 기판의 전면에 제2 도전형 영역을 형성하고, 상기 반도체 기판과 다른 제1 도전형의 불순물을 확산하여 상기 반도체 기판의 후면에 에미터 영역인 제1 도전형 영역을 형성하고, 상기 진성 폴리 실리콘층을 접합층으로 형성하는 단계; 및
    상기 제2 도전형 영역에 전기적으로 연결되는 제1 전극 및 상기 접합층에 전기적으로 연결되는 제2 전극을 형성하는 단계
    를 포함하는 태양 전지의 제조 방법.
  13. 제12항에 있어서,
    상기 접합층을 형성 단계는,
    제1 온도에서 열처리하여 상기 제1 도핑층의 제1 도전형 불순물을 상기 진성 폴리 반도체층 및 상기 반도체 기판의 후면까지 확산하는 것을 특징으로 하는 태양 전지의 제조 방법.
  14. 제13항에 있어서,
    상기 접합층의 도핑 농도가 상기 제1 도전형 불순물의 도핑 농도보다 높은 것을 특징으로 하는 태양 전지의 제조 방법.
  15. 제14항에 있어서,
    상기 접합층 형성 후, 상기 제1 및 제2 도핑층 및 캡핑층을 모두 제거하는 단계를 더 포함하는 태양 전지의 제조 방법.
  16. 제15항에 있어서,
    상기 반도체 기판은 비정질 실리콘 기판을 표면에 반사 방지 구조를 갖도록 표면 처리하여 제공하는 것을 특징으로 하는 태양 전지의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 도전형 영역은 상기 비정질 실리콘으로 형성되는 것을 특징으로 하는 태양 전지의 제조 방법.
  18. 제2항에 있어서,
    상기 제1 도전형 영역의 상기 제1 도전형의 불순물의 물질과 상기 접합층의 상기 제1 도전형의 불순물의 물질이 서로 동일하도록 형성하는 것을 특징으로 하는 태양 전지의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 도전형 영역이 P형을 가지고, 상기 반도체 기판이 N형을 갖도록 형성하는 것을 특징으로 하는 태양 전지의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 도전형 불순물로 보론(B)을 주입하고, 상기 제2 도전형 불순물로 인(P)을 주입하며, 상기 열처리 온도는 900도 이하에서 진행되는 것을 특징으로 하는 태양 전지의 제조 방법.
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