KR20220149831A - Display device and method for fabricating the same - Google Patents
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Abstract
Description
본 발명은 표시 장치와 그의 제조 방법에 관한 것이다.The present invention relates to a display device and a method for manufacturing the same.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치, 또는 발광 소자로서 초소형 발광 다이오드 소자(또는 마이크로 발광 다이오드 소자, micro light emitting diode element)를 포함할 수 있다.As the information society develops, the demand for a display device for displaying an image is increasing in various forms. The display device may be a flat panel display, such as a liquid crystal display, a field emission display, or a light emitting display panel. The light emitting display device includes an organic light emitting diode device including an organic light emitting diode device as a light emitting device, an inorganic light emitting diode device including an inorganic semiconductor device as a light emitting device, or a micro light emitting diode device (or micro light emitting diode device, micro light) as a light emitting device. emitting diode element).
최근에는 발광 표시 장치를 포함한 헤드 장착형 디스플레이(head mounted display)가 개발되고 있다. 헤드 장착형 디스플레이(Head Mounted Display, HMD)는 안경이나 헬멧 형태로 착용하여 사용자의 눈앞 가까운 거리에 초점이 형성되는 가상현실(Virtual Reality, VR) 또는 증강현실(Augmented Reality)의 안경형 모니터 장치이다. Recently, a head mounted display including a light emitting display device has been developed. A head mounted display (HMD) is a glasses-type monitor device of virtual reality (VR) or augmented reality (Augmented Reality) that is worn in the form of glasses or a helmet to form a focus at a distance close to the user's eyes.
헤드 장착형 디스플레이에는 초소형 발광 다이오드 소자를 포함하는 고해상도의 초소형 발광 다이오드 표시 패널이 적용된다. 초소형 발광 다이오드 소자는 단일의 색을 발광하므로, 초소형 발광 다이오드 표시 패널은 다양한 색을 표시하기 위해서 초소형 발광 다이오드 소자로부터 발광된 광의 파장을 변환하는 파장 변환층을 포함할 수 있다.A high-resolution ultra-small LED display panel including an ultra-small LED device is applied to the head mounted display. Since the micro light emitting diode device emits a single color, the micro light emitting diode display panel may include a wavelength conversion layer for converting the wavelength of light emitted from the micro light emitting diode device to display various colors.
본 발명이 해결하고자 하는 과제는 발광 소자의 발열로 인해 파장 변환층이 손상되는 것을 방지할 수 있는 표시 장치와 그의 제조 방법을 제공하고자 하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a display device capable of preventing damage to a wavelength conversion layer due to heat generated by a light emitting device and a method of manufacturing the same.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 격벽, 상기 기판 상에서 상기 격벽에 의해 구획되는 발광 영역에 배치되며, 상기 기판의 두께 방향으로 연장되는 발광 소자, 상기 발광 영역에서 상기 발광 소자 상에 배치되며, 상기 발광 소자로부터 발광된 광의 파장을 변환하는 파장 변환층, 및 상기 발광 영역에서 상기 발광 소자와 상기 파장 변환층 사이에 배치되는 보호막을 구비한다. 상기 보호막은 서로 마주보는 상기 발광 소자의 적어도 일 측면과 상기 격벽의 적어도 일 측면 사이에 배치된다.According to an exemplary embodiment, a display device includes a substrate, a barrier rib disposed on the substrate, a light emitting device disposed in a light emitting area defined by the barrier rib on the substrate, and extending in a thickness direction of the substrate; a wavelength conversion layer disposed on the light emitting device in the light emitting region to convert a wavelength of light emitted from the light emitting device, and a protective layer disposed between the light emitting device and the wavelength conversion layer in the light emitting region. The passivation layer is disposed between at least one side of the light emitting device and at least one side of the barrier rib facing each other.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 기판의 표시 영역에 배치되며, 제1 광을 발광하는 제1 발광 영역, 제2 광을 발광하는 제2 발광 영역, 및 제3 광을 발광하는 제3 발광 영역, 상기 제1 발광 영역, 상기 제2 발광 영역, 및 상기 제3 발광 영역을 구획하는 격벽, 및 상기 제1 발광 영역, 상기 제2 발광 영역, 및 상기 제3 발광 영역 각각에서 상기 격벽과 떨어져 배치되며, 상기 기판의 두께 방향으로 연장되는 발광 소자, 상기 제1 발광 영역, 상기 제2 발광 영역, 및 상기 제3 발광 영역 각각에서 상기 발광 소자 상에 배치되는 보호막, 및 상기 제1 발광 영역, 상기 제2 발광 영역, 및 상기 제3 발광 영역 중 적어도 어느 한 영역에서 상기 보호막 상에 배치되는 파장 변환층을 구비한다. 상기 보호막의 두께는 상기 파장 변환층의 두께보다 작다.A display device according to another exemplary embodiment is disposed in a display area of a substrate and emits a first light emitting area emitting a first light, a second light emitting area emitting a second light, and a third light a third light emitting area emitting light, the first light emitting area, the second light emitting area, and a barrier rib partitioning the third light emitting area, and each of the first light emitting area, the second light emitting area, and the third light emitting area a light emitting device disposed apart from the barrier rib and extending in a thickness direction of the substrate; a protective film disposed on the light emitting device in each of the first light emitting region, the second light emitting region, and the third light emitting region and a wavelength conversion layer disposed on the passivation layer in at least one of a first emission region, the second emission region, and the third emission region. A thickness of the passivation layer is smaller than a thickness of the wavelength conversion layer.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치의 제조 방법은 반도체 회로 기판 상에 제1 연결 전극층을 형성하고, 제1 연결 전극층의 단차 영역을 평탄화하기 위한 제1 절연막을 형성하며, 발광 소자 기판의 발광 소자층 상에 제2 연결 전극층을 형성하는 단계, 상기 반도체 회로 기판의 제1 연결 전극층과 상기 발광 소자 기판의 제2 연결 전극층을 접착하여 연결 전극층을 형성함으로써 상기 반도체 회로 기판과 상기 발광 소자 기판을 합착하는 단계, 상기 발광 소자 기판을 제거하는 단계, 상기 발광 소자층 상에 제1 마스크 패턴과 제2 마스크 패턴을 형성하고, 상기 제1 마스크 패턴과 제2 마스크 패턴에 따라 상기 발광 소자층을 식각하여 복수의 발광 소자들과 격벽을 형성하는 단계, 상기 연결 전극층을 식각함으로써 연결 전극들과 공통 연결 전극을 형성하는 단계, 상기 복수의 발광 소자들 각각의 측면들과 격벽의 측면들 상에 제2 절연막을 형성하는 단계, 상기 복수의 발광 소자들 각각의 상면과 상기 공통 연결 전극을 연결하는 공통 전극을 형성하는 단계, 상기 복수의 발광 소자들 각각의 측면들과 격벽의 측면들 상에 반사 전극을 형성하는 단계, 및 상기 격벽에 의해 정의되는 복수의 발광 영역들 각각에서 상기 발광 소자 상에 보호막을 형성하고, 상기 보호막 상에 파장 변환층을 형성하며, 상기 파장 변환층 상에 컬러필터를 형성하는 단계를 포함한다.In a method of manufacturing a display device according to another exemplary embodiment for solving the above problems, a first connection electrode layer is formed on a semiconductor circuit board, a first insulating layer is formed to planarize a stepped region of the first connection electrode layer, and light is emitted. Forming a second connection electrode layer on the light emitting device layer of the device substrate, by bonding the first connection electrode layer of the semiconductor circuit board and the second connection electrode layer of the light emitting device substrate to form a connection electrode layer, the semiconductor circuit board and the bonding the light emitting device substrate, removing the light emitting device substrate, forming a first mask pattern and a second mask pattern on the light emitting device layer, and the light emission according to the first mask pattern and the second mask pattern etching the element layer to form a plurality of light emitting elements and a barrier rib; etching the connecting electrode layer to form connecting electrodes and a common connecting electrode; forming a second insulating layer on the second insulating layer, forming a common electrode connecting an upper surface of each of the plurality of light emitting devices and the common connection electrode; forming a reflective electrode on the reflective electrode, and forming a protective film on the light emitting element in each of the plurality of light emitting regions defined by the barrier rib, forming a wavelength conversion layer on the protective film, and forming a color on the wavelength conversion layer forming a filter.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.
실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 복수의 발광 영역들 각각에서 보호막이 발광 소자와 파장 변환층 사이에 배치된다. 보호막으로 인해 발광 소자와 파장 변환층 사이의 거리가 늘어날 수 있으므로, 파장 변환층의 파장 변환 입자들이 발광 소자의 발열로 인해 손상되는 것을 방지할 수 있다.According to the display device and the manufacturing method thereof according to the exemplary embodiments, a passivation layer is disposed between the light emitting element and the wavelength conversion layer in each of the plurality of light emitting regions. Since the distance between the light emitting element and the wavelength conversion layer may be increased due to the protective layer, it is possible to prevent damage to the wavelength conversion particles of the wavelength conversion layer due to heat generation of the light emitting element.
또한, 실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 보호막이 산란체를 포함함으로써, 발광 소자의 광을 랜덤한 방향으로 산란시킬 수 있다. 이로 인해, 파장 변환층을 통과하는 광 경로 길이를 증가시킬 수 있으므로, 파장 변환층에 의한 색 변환 효율을 증가시킬 수 있다.In addition, according to the display device and the method of manufacturing the same according to the embodiments, since the protective layer includes a scatterer, light from the light emitting device may be scattered in a random direction. For this reason, since the length of an optical path passing through the wavelength conversion layer can be increased, color conversion efficiency by the wavelength conversion layer can be increased.
또한, 실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 파장 변환층 상에 반사 투과막을 형성함으로써, 파장 변환층에 의해 변환되지 않고 그대로 출력되는 제1 광의 일부는 반사 투과막에 의해 반사되어 파장 변환층으로 재입사할 수 있다. 그러므로, 발광 소자로부터 발광된 제1 광이 파장 변환층에 의해 다른 광으로 변환되는 광 변환 효율을 높일 수 있다.In addition, according to the display device and the method of manufacturing the same according to the embodiments, by forming the reflective and transmissive layer on the wavelength converting layer, a portion of the first light that is not converted by the wavelength converting layer and is directly output is reflected by the reflective and transmissive layer. It can re-enter the wavelength conversion layer. Therefore, it is possible to increase the light conversion efficiency in which the first light emitted from the light emitting element is converted into other light by the wavelength conversion layer.
또한, 실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 격벽의 적어도 일부 영역은 발광 소자들과 동일한 물질을 포함할 수 있다. 즉, 격벽은 발광 소자들과 동일한 공정으로 형성될 수 있으므로, 제조 공정을 간소화할 수 있다.Also, according to the display device and the manufacturing method thereof according to the embodiments, at least a portion of the barrier rib may include the same material as that of the light emitting devices. That is, since the barrier rib may be formed in the same process as the light emitting devices, the manufacturing process may be simplified.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.Effects according to the embodiments are not limited by the contents exemplified above, and more various effects are included in the present specification.
도 1은 일 실시예에 따른 표시 장치를 보여주는 레이아웃 도이다.
도 2는 도 1의 A 영역을 상세히 보여주는 레이아웃 도이다.
도 3은 일 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.
도 4는 도 2의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 5는 도 4의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 6은 도 5의 발광 소자의 일 예를 상세히 보여주는 확대 단면도이다.
도 7은 도 5의 격벽의 일 예를 상세히 보여주는 확대 단면도이다.
도 8은 도 5의 격벽의 또 다른 예를 상세히 보여주는 확대 단면도이다.
도 9는 도 4와 도 5의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 10은 도 4와 도 5의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 11은 도 4와 도 5의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 12는 도 4와 도 5의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 13은 도 4와 도 5의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 14는 도 4와 도 5의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 15는 일 실시예에 따른 표시 패널의 제조 방법을 보여주는 흐름도이다.
도 16 내지 도 27은 일 실시예에 따른 표시 패널의 제조 방법을 설명하기 위한 단면도들이다.
도 28은 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다.
도 29는 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 30은 일 실시예에 따른 표시 장치를 포함하는 자동차 계기판과 센터페시아를 보여주는 일 예시 도면이다.
도 31은 일 실시예에 따른 표시 장치를 포함하는 투명표시장치를 보여주는 일 예시 도면이다.
도 32는 일 실시예에 따른 화소 회로부와 발광 소자의 회로도이다.
도 33은 또 다른 실시예에 따른 화소 회로부와 발광 소자의 회로도이다.
도 34는 또 다른 실시예에 따른 화소 회로부와 발광 소자의 회로도이다.1 is a layout diagram illustrating a display device according to an exemplary embodiment.
FIG. 2 is a layout diagram illustrating a region A of FIG. 1 in detail.
3 is a layout diagram illustrating pixels of a display panel according to an exemplary embodiment.
4 is a cross-sectional view illustrating an example of the display panel taken along line A-A' of FIG. 2 .
5 is a cross-sectional view illustrating an example of the display panel taken along line B-B' of FIG. 4 .
6 is an enlarged cross-sectional view illustrating an example of the light emitting device of FIG. 5 in detail.
7 is an enlarged cross-sectional view illustrating an example of the partition wall of FIG. 5 in detail.
FIG. 8 is an enlarged cross-sectional view illustrating in detail another example of the partition wall of FIG. 5 .
9 is a cross-sectional view illustrating another example of the display panel taken along line B-B' of FIGS. 4 and 5 .
10 is a cross-sectional view illustrating another example of the display panel taken along line B-B' of FIGS. 4 and 5 .
11 is a cross-sectional view illustrating another example of the display panel taken along line B-B' of FIGS. 4 and 5 .
12 is a cross-sectional view illustrating another example of the display panel taken along line B-B' of FIGS. 4 and 5 .
13 is a cross-sectional view illustrating another example of the display panel taken along line B-B' of FIGS. 4 and 5 .
14 is a cross-sectional view illustrating another example of the display panel taken along line B-B' of FIGS. 4 and 5 .
15 is a flowchart illustrating a method of manufacturing a display panel according to an exemplary embodiment.
16 to 27 are cross-sectional views illustrating a method of manufacturing a display panel according to an exemplary embodiment.
28 is an exemplary diagram illustrating a virtual reality device including a display device according to an exemplary embodiment.
29 is an exemplary diagram illustrating a smart device including a display device according to an embodiment.
30 is an exemplary view illustrating a vehicle instrument panel and a center fascia including a display device according to an exemplary embodiment.
31 is an exemplary view illustrating a transparent display device including a display device according to an exemplary embodiment.
32 is a circuit diagram of a pixel circuit unit and a light emitting device according to an exemplary embodiment.
33 is a circuit diagram of a pixel circuit unit and a light emitting device according to another exemplary embodiment.
34 is a circuit diagram of a pixel circuit unit and a light emitting device according to another exemplary embodiment.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. Reference to an element or layer "on" of another element or layer includes any intervening layer or other element directly on or in the middle of the other element or layer. Like reference numerals refer to like elements throughout. The shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining the embodiments are exemplary, and thus the present invention is not limited to the illustrated matters.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.Although the first, second, etc. are used to describe various elements, these elements are not limited by these terms, of course. These terms are only used to distinguish one component from another. Therefore, it goes without saying that the first component mentioned below may be the second component within the spirit of the present invention.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each feature of the various embodiments of the present invention may be partially or wholly combined or combined with each other, technically various interlocking and driving are possible, and each of the embodiments may be implemented independently of each other or may be implemented together in a related relationship. may be
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.Hereinafter, specific embodiments will be described with reference to the accompanying drawings.
도 1은 일 실시예에 따른 표시 장치를 보여주는 레이아웃 도이다. 도 2는 도 1의 A 영역을 상세히 보여주는 레이아웃 도이다. 도 3은 일 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.1 is a layout diagram illustrating a display device according to an exemplary embodiment. FIG. 2 is a layout diagram illustrating a region A of FIG. 1 in detail. 3 is a layout diagram illustrating pixels of a display panel according to an exemplary embodiment.
도 1 내지 도 3에서는 일 실시예에 따른 표시 장치가 발광 소자로서 초소형 발광 다이오드(또는 마이크로 발광 다이오드)를 포함하는 초소형 발광 다이오드 표시 장치(또는 마이크로 발광 다이오드 표시 장치)인 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.1 to 3 , the display device according to an exemplary embodiment is a micro light emitting diode display device (or micro light emitting diode display device) including a micro light emitting diode (or micro light emitting diode) as a light emitting element. Examples of the specification are not limited thereto.
또한, 도 1 내지 도 3에서는 일 실시예에 따른 표시 장치가 반도체 공정을 이용하여 형성된 반도체 회로 기판(110) 상에 발광 다이오드 소자들을 배치한 LEDoS(Light Emitting Diode on Silicon)인 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않음에 주의하여야 한다.In addition, in FIGS. 1 to 3 , the display device according to an exemplary embodiment is mainly described as a Light Emitting Diode on Silicon (LEDoS) in which light emitting diode devices are disposed on a
또한, 도 1 내지 도 3에서 제1 방향(DR1)은 표시 패널(100)의 가로 방향을 가리키고, 제2 방향(DR2)은 표시 패널(100)의 세로 방향을 가리키며, 제3 방향(DR3)은 표시 패널(100)의 두께 방향 또는 반도체 회로 기판(110)의 두께 방향을 가리킨다. 이 경우, "좌", "우", "상", "하"는 표시 패널(100)을 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"은 제1 방향(DR1)의 일측, "좌측"은 제1 방향(DR1)의 타측, "상측"은 제2 방향(DR2)의 일측, "하측"은 제2 방향(DR2)의 타측을 나타낸다. 또한, "상부"는 제3 방향(DR3)의 일측을 가리키고, "하부"는 제3 방향(DR3)의 타측을 가리킨다.Also, in FIGS. 1 to 3 , a first direction DR1 indicates a horizontal direction of the
도 1 내지 도 3을 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 영역(DA)과 비표시 영역(NDA)을 포함하는 표시 패널(100)을 구비한다.1 to 3 , a
표시 패널(100)은 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변을 갖는 사각형의 평면 형태를 가질 수 있다. 다만, 표시 패널(100)의 평면 형태는 이에 한정되지 않으며, 사각형 이외의 다른 다각형, 원형, 타원형 또는 비정형의 평면 형태를 가질 수 있다.The
표시 영역(DA)은 화상이 표시되는 영역이고, 비표시 영역(NDA)은 화상이 표시되지 않는 영역일 수 있다. 표시 영역(DA)의 평면 형태는 표시 패널(100)의 평면 형태를 추종할 수 있다. 도 1에서는 표시 영역(DA)의 평면 형태가 사각형인 것을 예시하였다. 표시 영역(DA)은 표시 패널(100)의 중앙 영역에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다.The display area DA may be an area in which an image is displayed, and the non-display area NDA may be an area in which an image is not displayed. The planar shape of the display area DA may follow the planar shape of the
표시 패널(100)의 표시 영역(DA)은 복수의 화소(PX)들을 포함할 수 있다. 화소(PX)는 화이트 광을 표시할 수 있는 최소 발광 단위로 정의될 수 있다.The display area DA of the
복수의 화소(PX)들 각각은 광을 발광하는 복수의 발광 영역들(EA1, EA2, EA3)을 포함할 수 있다. 본 명세서의 실시예에서는 복수의 화소(PX)들 각각이 3 개의 발광 영역들(EA1, EA2, EA3)을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 복수의 화소(PX)들 각각은 4 개의 발광 영역들을 포함할 수 있다.Each of the plurality of pixels PX may include a plurality of light emitting areas EA1 , EA2 , and EA3 emitting light. In the exemplary embodiment of the present specification, each of the plurality of pixels PX includes three light emitting areas EA1 , EA2 , and EA3 , but the present disclosure is not limited thereto. For example, each of the plurality of pixels PX may include four emission areas.
복수의 발광 영역들(EA1, EA2, EA3) 각각은 제1 광을 발광하는 발광 소자(LE)를 포함할 수 있다. 발광 소자(LE)는 사각형의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 발광 소자(LE)는 사각형 이외의 다각형, 원형, 타원형, 또는 비정형의 형태를 가질 수 있다.Each of the plurality of light emitting areas EA1 , EA2 , and EA3 may include a light emitting element LE that emits the first light. Although the light emitting element LE has been exemplified to have a rectangular planar shape, embodiments of the present specification are not limited thereto. For example, the light emitting element LE may have a polygonal, circular, oval, or irregular shape other than a quadrangle.
제1 발광 영역(EA1)들 각각은 제1 광을 발광하는 영역을 가리킨다. 제1 발광 영역(EA1)들 각각은 발광 소자(LE)로부터 출력된 제1 광을 그대로 출력할 수 있다. 제1 광은 청색 파장 대역의 광일 수 있다. 청색 파장 대역은 대략 370㎚ 내지 460㎚일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.Each of the first light emitting areas EA1 indicates an area emitting the first light. Each of the first light emitting areas EA1 may output the first light output from the light emitting element LE as it is. The first light may be light of a blue wavelength band. The blue wavelength band may be approximately 370 nm to 460 nm, but embodiments of the present specification are not limited thereto.
제2 발광 영역(EA2)들 각각은 제2 광을 발광하는 영역을 가리킨다. 제2 발광 영역(EA2)들 각각은 발광 소자(LE)로부터 출력된 제1 광의 일부를 제2 광으로 변환하여 출력할 수 있다. 제2 광은 녹색 파장 대역의 광일 수 있다. 녹색 파장 대역은 대략 480㎚ 내지 560㎚일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.Each of the second light emitting areas EA2 indicates an area emitting the second light. Each of the second light emitting areas EA2 may convert a portion of the first light output from the light emitting device LE into second light and output the converted light. The second light may be light of a green wavelength band. The green wavelength band may be approximately 480 nm to 560 nm, but embodiments of the present specification are not limited thereto.
제3 발광 영역(EA3)들 각각은 제3 광을 발광하는 영역을 가리킨다. 제3 발광 영역(EA2)들 각각은 발광 소자(LE)로부터 출력된 제1 광의 일부를 제3 광으로 변환하여 출력할 수 있다. 제3 광은 적색 파장 대역의 광일 수 있다. 적색 파장 대역은 대략 600㎚ 내지 750㎚일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.Each of the third light emitting areas EA3 indicates an area emitting the third light. Each of the third light emitting areas EA2 may convert a portion of the first light output from the light emitting device LE into third light and output the converted light. The third light may be light of a red wavelength band. The red wavelength band may be approximately 600 nm to 750 nm, but embodiments of the present specification are not limited thereto.
제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들은 제1 방향(DR1)에서 교대로 배열될 수 있다. 예를 들어, 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 제3 발광 영역(EA3)들은 제1 방향(DR1)에서 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)의 순서로 배치될 수 있다.The first light-emitting areas EA1 , the second light-emitting areas EA2 , and the third light-emitting areas EA3 may be alternately arranged in the first direction DR1 . For example, the first light emitting areas EA1 , the second light emitting areas EA2 , and the third light emitting areas EA3 may include the first light emitting area EA1 and the second light emitting area EA1 in the first direction DR1 . EA2) and the third light emitting area EA3 may be disposed in the order.
제1 발광 영역(EA1)들은 제2 방향(DR2)으로 배열될 수 있다. 제2 발광 영역(EA2)들은 제2 방향(DR2)으로 배열될 수 있다. 제3 발광 영역(EA3)들은 제2 방향(DR2)으로 배열될 수 있다.The first emission areas EA1 may be arranged in the second direction DR2 . The second emission areas EA2 may be arranged in the second direction DR2 . The third emission areas EA3 may be arranged in the second direction DR2 .
복수의 발광 영역들(EA1, EA2, EA3)은 격벽(PW)에 의해 구획될 수 있다. 격벽(PW)은 발광 소자(LE)를 둘러싸도록 배치될 수 있다. 격벽(PW)은 발광 소자(LE)와 떨어져 배치될 수 있다. 격벽(PW)은 메쉬 형태, 그물망 형태 또는 격자 형태의 평면 형태를 가질 수 있다.The plurality of light emitting areas EA1 , EA2 , and EA3 may be partitioned by the partition wall PW. The partition wall PW may be disposed to surround the light emitting device LE. The barrier rib PW may be disposed apart from the light emitting device LE. The partition wall PW may have a mesh shape, a mesh shape, or a planar shape of a grid shape.
도 2와 도 3에서는 격벽(PW)에 의해 정의되는 복수의 발광 영역들(EA1, EA2, EA3) 각각은 사각형의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 격벽(PW)에 의해 정의되는 복수의 발광 영역들(EA1, EA2, EA3) 각각은 사각형 이외의 다각형, 원형, 타원형, 또는 비정형의 형태를 가질 수 있다.2 and 3 illustrate that each of the plurality of light emitting areas EA1 , EA2 , and EA3 defined by the barrier rib PW has a rectangular planar shape, but the embodiment of the present specification is not limited thereto. For example, each of the plurality of light emitting areas EA1 , EA2 , and EA3 defined by the barrier rib PW may have a polygonal, circular, oval, or irregular shape other than a quadrangle.
공통 연결 전극(CCE)은 제3 방향(DR3)에서 격벽(PW)과 중첩하게 배치될 수 있다. 공통 연결 전극(CCE)은 발광 소자(LE)를 둘러싸도록 배치될 수 있다. 공통 연결 전극(CCE)은 발광 소자(LE)와 떨어져 배치될 수 있다. 공통 연결 전극(CCE)은 메쉬 형태, 그물망 형태 또는 격자 형태의 평면 형태를 가질 수 있다.The common connection electrode CCE may be disposed to overlap the partition wall PW in the third direction DR3 . The common connection electrode CCE may be disposed to surround the light emitting element LE. The common connection electrode CCE may be disposed apart from the light emitting device LE. The common connection electrode CCE may have a planar shape of a mesh shape, a mesh shape, or a grid shape.
제1 방향(DR1) 또는 제2 방향(DR2)에서 공통 연결 전극(CCE)의 폭(Wcce)은 격벽(PW)의 폭(Wpw)보다 넓을 수 있다. 격벽(PW)은 제3 방향(DR3)에서 공통 연결 전극(CCE)과 완전히 중첩될 수 있다. 공통 연결 전극(CCE)의 일부는 제3 방향(DR3)에서 격벽(PW)과 중첩할 수 있다.The width Wcce of the common connection electrode CCE in the first direction DR1 or the second direction DR2 may be wider than the width Wpw of the partition wall PW. The partition wall PW may completely overlap the common connection electrode CCE in the third direction DR3 . A portion of the common connection electrode CCE may overlap the partition wall PW in the third direction DR3 .
비표시 영역(NDA)은 제1 패드부(PDA1)와 제2 패드부(PDA2)를 포함할 수 있다.The non-display area NDA may include a first pad part PDA1 and a second pad part PDA2 .
제1 패드부(PDA1)는 비표시 영역(NDA)에 배치될 수 있다. 제1 패드부(PDA1)는 표시 패널(100)의 상측에 배치될 수 있다. 제1 패드부(PDA1)는 외부의 회로 보드(도 4의 CB)와 연결되는 제1 패드(PD1)들을 포함할 수 있다.The first pad part PDA1 may be disposed in the non-display area NDA. The first pad part PDA1 may be disposed above the
제2 패드부(PDA2)는 비표시 영역(NDA)에 배치될 수 있다. 제2 패드부(PDA2)는 반도체 회로 기판(110)의 하측에 배치될 수 있다. 제2 패드부(PDA2)는 외부의 회로 보드(도 4의 CB)와 연결되기 위한 제2 패드들을 포함할 수 있다. 제2 패드부(PDA2)는 생략될 수 있다.The second pad part PDA2 may be disposed in the non-display area NDA. The second pad part PDA2 may be disposed under the
도 4는 도 2의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 5는 도 4의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 6은 도 5의 발광 소자의 일 예를 상세히 보여주는 확대 단면도이다. 도 7은 도 5의 격벽의 일 예를 상세히 보여주는 확대 단면도이다.4 is a cross-sectional view illustrating an example of the display panel taken along line A-A' of FIG. 2 . 5 is a cross-sectional view illustrating an example of a display panel taken along line B-B' of FIG. 4 . 6 is an enlarged cross-sectional view illustrating an example of the light emitting device of FIG. 5 in detail. 7 is an enlarged cross-sectional view illustrating an example of the partition wall of FIG. 5 in detail.
도 4 내지 도 7을 참조하면, 표시 패널(100)은 반도체 회로 기판(110), 도전 연결층(130)과 발광 소자층(120)을 포함할 수 있다.4 to 7 , the
반도체 회로 기판(110)은 복수의 화소 회로부(PXC)들과 화소 전극(111)들을 포함할 수 있다. 도전 연결층(130)은 연결 전극(112)들, 제1 패드(PD1)들, 공통 연결 전극(CCE), 제1 절연막(INS1), 및 도전 패턴(112R)을 포함할 수 있다.The
반도체 회로 기판(110)은 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판일 수 있다. 반도체 회로 기판(110)의 복수의 화소 회로부(PXC)들은 반도체 공정을 이용하여 형성될 수 있다.The
복수의 화소 회로부(PXC)들은 표시 영역(DA)에 배치될 수 있다. 복수의 화소 회로부(PXC)들 각각은 그에 대응되는 화소 전극(111)에 연결될 수 있다. 즉, 복수의 화소 회로부(PXC)들과 복수의 화소 전극(111)들은 일대일로 대응되게 연결될 수 있다. 복수의 화소 회로부(PXC)들 각각은 제3 방향(DR3)에서 발광 소자(LE)와 중첩할 수 있다.The plurality of pixel circuit units PXC may be disposed in the display area DA. Each of the plurality of pixel circuit units PXC may be connected to a
복수의 화소 회로부(PXC)들 각각은 반도체 공정으로 형성된 적어도 하나의 트랜지스터를 포함할 수 있다. 또한, 복수의 화소 회로부(PXC)들 각각은 반도체 공정으로 형성된 적어도 하나의 커패시터를 더 포함할 수 있다. 복수의 화소 회로부(PXC)들 각각은 화소 전극(111)에 화소 전압 또는 애노드 전압을 인가할 수 있다.Each of the plurality of pixel circuit units PXC may include at least one transistor formed by a semiconductor process. In addition, each of the plurality of pixel circuit units PXC may further include at least one capacitor formed by a semiconductor process. Each of the plurality of pixel circuit units PXC may apply a pixel voltage or an anode voltage to the
화소 전극(111)들 각각은 그에 대응되는 화소 회로부(PXC) 상에 배치될 수 있다. 화소 전극(111)들 각각은 화소 회로부(PXC)로부터 노출된 노출 전극일 수 있다. 즉, 화소 전극(111)들 각각은 화소 회로부(PXC)의 상면으로부터 돌출될 수 있다. 화소 전극(111)들 각각은 화소 회로부(PXC)와 일체로 형성될 수 있다. 화소 전극(111)들 각각은 화소 회로부(PXC)로부터 화소 전압 또는 애노드 전압을 공급받을 수 있다. 화소 전극(111)들은 알루미늄(Al)으로 형성될 수 있다.Each of the
연결 전극(112)들 각각은 그에 대응되는 화소 전극(111) 상에 배치될 수 있다. 연결 전극(112)들 각각은 화소 전극(111) 상에 배치될 수 있다. 연결 전극(112)들은 화소 전극(111)들과 발광 소자(LE)들을 접착하기 위한 금속 물질을 포함할 수 있다. 예를 들어, 연결 전극(112)들은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함할 수 있다. 또는, 연결 전극(112)들은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 어느 하나를 포함하는 제1 층과 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 다른 하나를 포함하는 제2 층을 포함할 수 있다. 이 경우, 제2 층은 제1 층 상에 배치될 수 있다.Each of the
공통 연결 전극(CCE)은 화소 전극(111) 및 연결 전극(112)과 떨어져 배치될 수 있다. 공통 연결 전극(CCE)은 화소 전극(111) 및 연결 전극(112)을 둘러싸도록 배치될 수 있다.The common connection electrode CCE may be disposed apart from the
공통 연결 전극(CCE)은 비표시 영역(NDA)의 제1 패드부(PDA1)의 제1 패드(PD1)들 중 어느 하나 또는 제2 패드부(PDA2)의 제2 패드(PD2)들 중 어느 하나에 연결되어 공통 전압을 공급받을 수 있다. 공통 연결 전극(CCE)은 연결 전극(112)들과 동일한 물질을 포함할 수 있다. 예를 들어, 공통 연결 전극(CCE)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함할 수 있다. 연결 전극(112)들 각각이 제1 층과 제2 층을 포함하는 경우, 공통 연결 전극(CCE)은 연결 전극(112)들 각각의 제1 층과 동일한 물질을 포함할 수 있다.The common connection electrode CCE may be any one of the first pads PD1 of the first pad part PDA1 of the non-display area NDA or the second pads PD2 of the second pad part PDA2 of the non-display area NDA. It may be connected to one to receive a common voltage. The common connection electrode CCE may include the same material as the
공통 연결 전극(CCE) 상에는 제1 절연막(INS1)이 배치될 수 있다. 제1 절연막(INS1)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다. 제1 방향(DR1) 또는 제2 방향(DR2)에서 제1 절연막(INS1)의 폭(Wins1)은 공통 연결 전극(CCE)의 폭(Wcce)보다 작을 수 있다. 이로 인해, 공통 연결 전극(CCE)의 상면 일부는 제1 절연막(INS1)에 의해 덮이지 않고 노출될 수 있다. 제1 절연막(INS1)에 의해 덮이지 않고 노출된 공통 연결 전극(CCE)의 상면 일부는 공통 전극(CE)과 접촉할 수 있다. 그러므로, 공통 전극(CE)은 공통 연결 전극(CCE)에 연결될 수 있다.A first insulating layer INS1 may be disposed on the common connection electrode CCE. The first insulating layer INS1 may be formed of an inorganic layer such as a silicon oxide layer (SiO 2 ), an aluminum oxide layer (Al 2 O 3 ), or a hafnium oxide layer (HfO x ). The width Wins1 of the first insulating layer INS1 in the first direction DR1 or the second direction DR2 may be smaller than the width Wcce of the common connection electrode CCE. Accordingly, a portion of the top surface of the common connection electrode CCE may be exposed without being covered by the first insulating layer INS1 . A portion of the top surface of the common connection electrode CCE that is not covered by the first insulating layer INS1 and is exposed may be in contact with the common electrode CE. Therefore, the common electrode CE may be connected to the common connection electrode CCE.
제1 절연막(INS1) 상에 도전 패턴(112R)이 배치될 수 있다. 도전 패턴(112R)은 제1 절연막(INS1)과 격벽(PW) 사이에 배치될 수 있다. 도전 패턴(112R)의 폭은 제1 절연막(INS1)의 폭(Wins1) 또는 격벽(PW)의 폭(Wpw)과 실질적으로 동일할 수 있다.A
도전 패턴(112R)은 연결 전극(112)들 및 공통 연결 전극(CCE)과 동일한 공정으로 형성되는 잔존물에 해당한다. 그러므로, 도전 패턴(112R)은 연결 전극(112)들 및 공통 연결 전극(CCE)과 동일한 물질을 포함할 수 있다. 예를 들어, 도전 패턴(112R)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함할 수 있다. 연결 전극(112)들 각각이 제1 층과 제2 층을 포함하는 경우, 도전 패턴(112R)은 연결 전극(112)들 각각의 제2 층과 동일한 물질을 포함할 수 있다.The
제1 패드(PD1)들 각각은 그에 대응되는 와이어(WR)와 같은 도전 연결 부재를 통해 회로 보드(CB)의 패드(CPD)에 연결될 수 있다. 즉, 제1 패드(PD1)들, 와이어(WR)들, 및 회로 보드(CB)의 패드(CPD)들은 서로 일대일로 연결될 수 있다.Each of the first pads PD1 may be connected to the pad CPD of the circuit board CB through a conductive connection member such as a wire WR corresponding thereto. That is, the first pads PD1 , the wires WR, and the pads CPD of the circuit board CB may be connected to each other one-to-one.
제1 패드(PD1)들 각각은 제1 패드 전극(PDE1)과 제2 패드 전극(PDE2)을 포함할 수 있다. 제1 패드 전극(PDE1)은 화소 전극(111)과 동일한 물질을 포함할 수 있다. 제2 패드 전극(PDE2)은 연결 전극(112)들과 동일한 물질을 포함할 수 있다. 예를 들어, 제2 패드 전극(PDE2)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함할 수 있다. 연결 전극(112)들 각각이 제1 층과 제2 층을 포함하는 경우, 제2 패드 전극(PDE2) 역시 제1 층과 제2 층을 포함할 수 있다.Each of the first pads PD1 may include a first pad electrode PDE1 and a second pad electrode PDE2 . The first pad electrode PDE1 may include the same material as the
반도체 회로 기판(110)과 회로 보드(CB)는 베이스 기판(BSUB) 상에 배치될 수 있다. 반도체 회로 기판(110)과 회로 보드(CB)는 압력 민감 점착제와 같은 접착 부재를 이용하여 베이스 기판(BSUB)의 상면에 부착될 수 있다.The
회로 보드(CB)는 연성 인쇄 회로 기판(flexible printed circuit board, FPCB), 인쇄 회로 기판(printed circuit board, PCB), 연성 인쇄 회로(flexible printed circuit, FPC) 또는 칩온 필름(chip on film, COF)과 같은 연성 필름(flexible film)일 수 있다.A circuit board (CB) is a flexible printed circuit board (FPCB), a printed circuit board (PCB), a flexible printed circuit (FPC), or a chip on film (COF). It may be a flexible film such as
한편, 제2 패드부(PDA2)의 제2 패드들은 도 4 및 도 5를 결부하여 설명한 제1 패드(PD1)와 실질적으로 동일할 수 있으므로, 이에 대한 설명은 생략한다.Meanwhile, since the second pads of the second pad unit PDA2 may be substantially the same as the first pads PD1 described with reference to FIGS. 4 and 5 , a description thereof will be omitted.
발광 소자층(120)은 발광 소자(LE)들, 격벽(PW), 제2 절연막(INS2), 공통 전극(CE), 반사막(RF), 보호막(PTF), 파장 변환층(QDL), 및 복수의 컬러필터들(CF1, CF2, CF3)을 포함할 수 있다.The light emitting
발광 소자층(120)은 격벽(PW)에 의해 구획된 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들을 포함할 수 있다. 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에는 발광 소자(LE), 보호막(PTF), 파장 변환층(QDL), 및 복수의 컬러필터들(CF1, CF2, CF3) 중 어느 하나가 배치될 수 있다.The light emitting
발광 소자(LE)는 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에서 연결 전극(112) 상에 배치될 수 있다. 발광 소자(LE)는 제3 방향(DR3)으로 연장되는 수직 발광 다이오드 소자일 수 있다. 즉, 발광 소자(LE)의 제3 방향(DR3)의 길이는 수평 방향의 길이보다 길 수 있다. 수평 방향의 길이는 제1 방향(DR1)의 길이 또는 제2 방향(DR2)의 길이를 가리킨다. 예를 들어, 발광 소자(LE)의 제3 방향(DR3)의 길이는 대략 1 내지 5㎛일 수 있다. The light emitting element LE may be disposed on the
발광 소자(LE)는 마이크로 발광 다이오드(micro light emitting diode) 소자일 수 있다. 발광 소자(LE)는 도 6과 같이 제3 방향(DR3)에서 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(SEM2)을 포함한다. 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(SEM2)은 제3 방향(DR3)으로 순차적으로 적층될 수 있다.The light emitting device LE may be a micro light emitting diode device. The light emitting device LE includes a first semiconductor layer SEM1, an electron blocking layer EBL, an active layer MQW, a superlattice layer SLT, and a second semiconductor layer SEM1 in the third direction DR3 as shown in FIG. 6 . SEM2). The first semiconductor layer SEM1 , the electron blocking layer EBL, the active layer MQW, the superlattice layer SLT, and the second semiconductor layer SEM2 may be sequentially stacked in the third direction DR3 .
제1 반도체층(SEM1)은 연결 전극(112) 상에 배치될 수 있다. 제1 반도체층(SEM1)은 Mg, Zn, Ca, Se, Ba 등과 같은 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제1 반도체층(31)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제1 반도체층(31)의 두께는 대략 30 내지 200㎚일 수 있다.The first semiconductor layer SEM1 may be disposed on the
전자 저지층(EBL)은 제1 반도체층(SEM1) 상에 배치될 수 있다. 전자 저지층(EBL)은 너무 많은 전자가 활성층(MQW)으로 흐르는 것을 억제 또는 방지하기 위한 층일 수 있다. 예를 들어, 전자 저지층(EBL)은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층(EBL)의 두께는 대략 10 내지 50㎚일 수 있다. 전자 저지층(EBL)은 생략될 수 있다. The electron blocking layer EBL may be disposed on the first semiconductor layer SEM1 . The electron blocking layer EBL may be a layer for suppressing or preventing too many electrons from flowing into the active layer MQW. For example, the electron blocking layer (EBL) may be p-AlGaN doped with p-type Mg. The thickness of the electron blocking layer (EBL) may be approximately 10 to 50 nm. The electron blocking layer EBL may be omitted.
활성층(MQW)은 전자 저지층(EBL) 상에 배치될 수 있다. 활성층(MQW)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 활성층(MQW)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 제1 광, 즉 청색 파장 대역의 광을 방출할 수 있다. The active layer MQW may be disposed on the electron blocking layer EBL. The active layer MQW may emit light by combining electron-hole pairs according to an electric signal applied through the first semiconductor layer SEM1 and the second semiconductor layer SEM2 . The active layer MQW may emit first light having a central wavelength range of 450 nm to 495 nm, that is, light of a blue wavelength band.
활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 우물층의 두께는 대략 1 내지 4㎚이고, 배리어층의 두께는 3 내지 10㎚일 수 있다.The active layer MQW may include a material having a single or multiple quantum well structure. When the active layer MQW includes a material having a multi-quantum well structure, a plurality of well layers and barrier layers may be alternately stacked. In this case, the well layer may be formed of InGaN, and the barrier layer may be formed of GaN or AlGaN, but is not limited thereto. The thickness of the well layer may be approximately 1 to 4 nm, and the thickness of the barrier layer may be 3 to 10 nm.
또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(MQW)이 방출하는 광은 제1 광(청색 파장 대역의 광)으로 제한되지 않고, 경우에 따라 제2 광(녹색 파장 대역의 광) 또는 제3 광(적색 파장 대역의 광)을 방출할 수도 있다.Alternatively, the active layer MQW may have a structure in which a type of semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked. Group V semiconductor materials may be included. The light emitted by the active layer MQW is not limited to the first light (light in the blue wavelength band), and in some cases, the second light (light in the green wavelength band) or the third light (light in the red wavelength band) is emitted You may.
활성층(MQW) 상에는 초격자층(SLT)이 배치될 수 있다. 초격자층(SLT)은 제2 반도체층(SEM2)과 활성층(MQW) 사이의 응력을 완화하기 위한 층일 수 있다. 예를 들어, 초격자층(SLT)은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SLT)의 두께는 대략 50 내지 200㎚일 수 있다. 초격자층(SLT)은 생략될 수 있다.A superlattice layer SLT may be disposed on the active layer MQW. The superlattice layer SLT may be a layer for relieving stress between the second semiconductor layer SEM2 and the active layer MQW. For example, the superlattice layer SLT may be formed of InGaN or GaN. The thickness of the superlattice layer SLT may be approximately 50 to 200 nm. The superlattice layer SLT may be omitted.
제2 반도체층(SEM2)은 초격자층(SLT) 상에 배치될 수 있다. 제2 반도체층(SEM2)은 Si, Ge, Sn 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 예를 들어, 제2 반도체층(32)은 n형 Si로 도핑된 n-GaN일 수 있다. 제2 반도체층(32)의 두께는 대략 2 내지 4㎛일 수 있다.The second semiconductor layer SEM2 may be disposed on the superlattice layer SLT. The second semiconductor layer SEM2 may be doped with a second conductivity type dopant such as Si, Ge, or Sn. For example, the second semiconductor layer 32 may be n-GaN doped with n-type Si. The thickness of the second semiconductor layer 32 may be approximately 2 to 4 μm.
격벽(PW)은 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에 배치되는 발광 소자(LE)와 떨어져 배치될 수 있다. 격벽(PW)은 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에 배치되는 발광 소자(LE)를 둘러싸도록 배치될 수 있다.The barrier rib PW may be disposed apart from the light emitting device LE disposed in each of the first light emitting areas EA1 , the second light emitting areas EA2 , and the third light emitting areas EA3 . The barrier rib PW may be disposed to surround the light emitting element LE disposed in each of the first light emitting areas EA1 , the second light emitting areas EA2 , and the third light emitting areas EA3 .
격벽(PW)은 공통 전극 연결 전극(CCE)들 상에 배치될 수 있다. 제1 방향(DR1)과 제2 방향(DR2)에서 격벽(PW)의 폭(Wpw)은 공통 연결 전극(CCE)의 폭(Wcce)보다 작을 수 있다. 격벽(PW)은 발광 소자(LE)들과 떨어져 배치될 수 있다.The partition wall PW may be disposed on the common electrode connection electrodes CCE. The width Wpw of the partition wall PW in the first direction DR1 and the second direction DR2 may be smaller than the width Wcce of the common connection electrode CCE. The partition wall PW may be disposed apart from the light emitting devices LE.
격벽(PW)은 제1 격벽(PW1), 제2 격벽(PW2), 및 제3 격벽(PW3)을 포함할 수 있다.The partition wall PW may include a first partition wall PW1 , a second partition wall PW2 , and a third partition wall PW3 .
제1 격벽(PW1)은 제1 절연막(INS1) 상에 배치될 수 있다. 제1 격벽(PW1)은 발광 소자(LE)와 동일한 공정으로 형성되므로, 제1 격벽(PW1)의 적어도 일부 영역은 발광 소자(LE)와 동일한 물질을 포함할 수 있다.The first partition wall PW1 may be disposed on the first insulating layer INS1 . Since the first barrier rib PW1 is formed by the same process as that of the light emitting device LE, at least a portion of the first barrier rib PW1 may include the same material as that of the light emitting device LE.
제1 격벽(PW1)은 제3 방향(DR3)에서 순차적으로 적층되는 복수의 서브 격벽들(SPW1~SPW6)을 포함할 수 있다. 예를 들어, 제1 격벽(PW1)은 제1 서브 격벽(SPW1), 제2 서브 격벽(SPW2), 제3 서브 격벽(SPW3), 제4 서브 격벽(SPW4), 제5 서브 격벽(SPW5), 및 제6 서브 격벽(SPW6)을 포함할 수 있다.The first partition wall PW1 may include a plurality of sub partition walls SPW1 to SPW6 sequentially stacked in the third direction DR3 . For example, the first partition wall PW1 includes the first sub partition wall SPW1 , the second sub partition wall SPW2 , the third sub partition wall SPW3 , the fourth sub partition wall SPW4 , and the fifth sub partition wall SPW5 . , and a sixth sub partition wall SPW6.
제1 서브 격벽(SPW1)은 발광 소자(LE)의 제1 반도체층(SEM1)과 동일한 물질로 형성될 수 있다. 제1 서브 격벽(SPW1)은 발광 소자(LE)의 제1 반도체층(SEM1)과 동일한 공정으로 형성될 수 있다. 제1 서브 격벽(SPW1)의 두께(Tspw1)는 발광 소자(LE)의 제1 반도체층(SEM1)의 두께(Tsem1)와 실질적으로 동일할 수 있다.The first sub barrier rib SPW1 may be formed of the same material as the first semiconductor layer SEM1 of the light emitting device LE. The first sub barrier rib SPW1 may be formed by the same process as that of the first semiconductor layer SEM1 of the light emitting device LE. The thickness Tspw1 of the first sub barrier rib SPW1 may be substantially the same as the thickness Tsem1 of the first semiconductor layer SEM1 of the light emitting device LE.
제2 서브 격벽(SPW2)은 발광 소자(LE)의 전자 저지층(EBL)과 동일한 물질로 형성될 수 있다. 제2 서브 격벽(SPW2)은 발광 소자(LE)의 전자 저지층(EBL)과 동일한 공정으로 형성될 수 있다. 제2 서브 격벽(SPW2)의 두께(Tspw2)는 발광 소자(LE)의 전자 저지층(EBL)의 두께(Tebl)와 실질적으로 동일할 수 있다. 전자 저지층(EBL)이 생략되는 경우, 제2 서브 격벽(SPW2) 역시 생략될 수 있다.The second sub barrier rib SPW2 may be formed of the same material as the electron blocking layer EBL of the light emitting device LE. The second sub barrier rib SPW2 may be formed by the same process as the electron blocking layer EBL of the light emitting device LE. The thickness Tspw2 of the second sub barrier rib SPW2 may be substantially the same as the thickness Tebl of the electron blocking layer EBL of the light emitting device LE. When the electron blocking layer EBL is omitted, the second sub barrier rib SPW2 may also be omitted.
제3 서브 격벽(SPW3)은 발광 소자(LE)의 활성층(MQW)과 동일한 물질로 형성될 수 있다. 제3 서브 격벽(SPW3)은 발광 소자(LE)의 활성층(MQW)과 동일한 공정으로 형성될 수 있다. 제3 서브 격벽(SPW3)의 두께(Tspw3)는 발광 소자(LE)의 활성층(MQW)의 두께(Tmqw)와 실질적으로 동일할 수 있다.The third sub barrier rib SPW3 may be formed of the same material as the active layer MQW of the light emitting device LE. The third sub barrier rib SPW3 may be formed in the same process as the active layer MQW of the light emitting device LE. The thickness Tspw3 of the third sub barrier rib SPW3 may be substantially the same as the thickness Tmqw of the active layer MQW of the light emitting device LE.
제4 서브 격벽(SPW4)은 발광 소자(LE)의 초격자층(SLT)과 동일한 물질로 형성될 수 있다. 제4 서브 격벽(SPW4)은 발광 소자(LE)의 초격자층(SLT)과 동일한 공정으로 형성될 수 있다. 제4 서브 격벽(SPW4)의 두께(Tspw4)는 발광 소자(LE)의 초격자층(SLT)의 두께(Tslt)와 실질적으로 동일할 수 있다.The fourth sub barrier rib SPW4 may be formed of the same material as the superlattice layer SLT of the light emitting device LE. The fourth sub barrier rib SPW4 may be formed in the same process as the superlattice layer SLT of the light emitting device LE. The thickness Tspw4 of the fourth sub barrier rib SPW4 may be substantially the same as the thickness Tslt of the superlattice layer SLT of the light emitting device LE.
제5 서브 격벽(SPW5)은 발광 소자(LE)의 제2 반도체층(SEM2)과 동일한 물질로 형성될 수 있다. 제5 서브 격벽(SPW5)은 발광 소자(LE)의 제2 반도체층(SEM2)과 동일한 공정으로 형성될 수 있다. 표시 패널(100)의 제조 공정에서 제5 서브 격벽(SPW5)은 제거되지 않으나, 발광 소자(LE)의 제2 반도체층(SEM2)의 일부는 제거되므로, 제5 서브 격벽(SPW5)의 두께(Tspw5)는 발광 소자(LE)의 제2 반도체층(SEM2)의 두께(Tsem2)보다 클 수 있다.The fifth sub barrier rib SPW5 may be formed of the same material as the second semiconductor layer SEM2 of the light emitting device LE. The fifth sub barrier rib SPW5 may be formed by the same process as that of the second semiconductor layer SEM2 of the light emitting device LE. In the manufacturing process of the
제6 서브 격벽(SPW6)은 도펀트가 도핑되지 않은 반도체층, 즉 비도핑(Undoped) 반도체층으로 형성될 수 있다. 예를 들어, 제6 서브 격벽(SPW6)은 도펀트가 도핑되지 않은 GaN일 수 있다. 제6 서브 격벽(SPW6)의 두께(Tspw6)는 발광 소자(LE)의 제2 반도체층(SEM2)의 두께(Tsem2)보다 클 수 있다. 제6 서브 격벽(SPW6)의 두께(Tspw6)는 대략 2 내지 3㎛일 수 있다.The sixth sub barrier rib SPW6 may be formed of a semiconductor layer that is not doped with a dopant, that is, an undoped semiconductor layer. For example, the sixth sub partition wall SPW6 may be GaN undoped with a dopant. A thickness Tspw6 of the sixth sub barrier rib SPW6 may be greater than a thickness Tsem2 of the second semiconductor layer SEM2 of the light emitting device LE. The thickness Tspw6 of the sixth sub partition wall SPW6 may be about 2 to 3 μm.
제2 격벽(PW2)과 제3 격벽(PW3)은 발광 소자(LE)와 격벽(PW)을 형성하기 위한 제조 공정에서 제1 격벽(PW1)이 식각되는 것을 방지하기 위한 마스크로 역할을 할 수 있다.The second barrier rib PW2 and the third barrier rib PW3 may serve as a mask for preventing the first barrier rib PW1 from being etched in a manufacturing process for forming the light emitting element LE and the barrier rib PW. have.
제2 격벽(PW2)은 제1 격벽(PW1) 상에 배치될 수 있다. 제2 격벽(PW2)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다. 제2 격벽(PW2)의 두께(Tpw2)는 대략 1 내지 2㎛일 수 있다.The second partition wall PW2 may be disposed on the first partition wall PW1 . The second barrier rib PW2 may be formed of an inorganic layer such as a silicon oxide layer (SiO 2 ), an aluminum oxide layer (Al 2 O 3 ), or a hafnium oxide layer (HfO x ). The thickness Tpw2 of the second partition wall PW2 may be about 1 to 2 μm.
제3 격벽(PW3)은 제2 격벽(PW2) 상에 배치될 수 있다. 제3 격벽(PW3)은 니켈(Ni)과 같은 도전성 물질을 포함할 수 있다. 제3 격벽(PW3)의 두께(Tpw3)는 대략 0.01 내지 1㎛일 수 있다.The third partition wall PW3 may be disposed on the second partition wall PW2 . The third barrier rib PW3 may include a conductive material such as nickel (Ni). The thickness Tpw3 of the third partition wall PW3 may be about 0.01 to 1 μm.
제2 절연막(INS2)은 공통 연결 전극(CCE)의 측면들, 격벽(PW)의 측면들, 화소 전극(111)들 각각의 측면들, 연결 전극(112)들 각각의 측면들, 및 발광 소자(LE)들 각각의 측면들 상에 배치될 수 있다. 제2 절연막(INS2)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다. 제2 절연막(INS2)의 두께는 대략 0.1㎛일 수 있다.The second insulating layer INS2 includes side surfaces of the common connection electrode CCE, side surfaces of the partition wall PW, side surfaces of each of the
공통 전극(CE)은 발광 소자(LE)들 각각의 상면과 측면들, 및 격벽(PW)의 상면과 측면들 상에 배치될 수 있다. 즉, 공통 전극(CE)은 발광 소자(LE)들 각각의 상면과 측면들, 및 격벽(PW)의 상면과 측면들을 덮도록 배치될 수 있다.The common electrode CE may be disposed on the top surface and side surfaces of each of the light emitting elements LE and the top surface and side surfaces of the partition wall PW. That is, the common electrode CE may be disposed to cover the top surface and side surfaces of each of the light emitting elements LE and the top surface and side surfaces of the partition wall PW.
공통 전극(CE)은 공통 연결 전극(CCE)의 측면들, 격벽(PW)의 측면들, 화소 전극(111)들 각각의 측면들, 연결 전극(112)들 각각의 측면들, 및 발광 소자(LE)들 각각의 측면들 상에 배치되는 제2 절연막(INS2)과 접촉할 수 있다. 또한, 공통 전극(CE)은 공통 연결 전극(CCE)의 상면, 발광 소자(LE)들 각각의 상면, 및 격벽(PW)의 상면과 접촉할 수 있다.The common electrode CE includes side surfaces of the common connection electrode CCE, side surfaces of the partition wall PW, side surfaces of each of the
공통 전극(CE)은 제2 절연막(INS2)에 의해 덮이지 않고 노출된 공통 연결 전극(CCE)의 상면 및 발광 소자(LE)의 상면과 접촉할 수 있다. 그러므로, 공통 연결 전극(CCE)에 공급된 공통 전압은 발광 소자(LE)에 인가될 수 있다. 즉, 발광 소자(LE)의 일 단은 연결 전극(112)을 통해 화소 전극(111)의 화소 전압 또는 애노드 전압을 공급받고, 타 단은 공통 전극(CE)을 통해 공통 전압을 공급받을 수 있다. 발광 소자(LE)는 화소 전압과 공통 전압 간의 전압 차에 따라 소정의 휘도로 광을 발광할 수 있다.The common electrode CE may be in contact with the exposed top surface of the common connection electrode CCE and the light emitting element LE that is not covered by the second insulating layer INS2 . Therefore, the common voltage supplied to the common connection electrode CCE may be applied to the light emitting device LE. That is, one end of the light emitting element LE may receive the pixel voltage or the anode voltage of the
공통 전극(CE)은 투명한 도전 물질을 포함할 수 있다. 공통 전극(CE)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 산화물(transparent conductive oxide, TCO)로 형성될 수 있다. 공통 전극(CE)의 두께는 대략 0.1㎛일 수 있다.The common electrode CE may include a transparent conductive material. The common electrode CE may be formed of a transparent conductive oxide (TCO) such as indium tin oxide (ITO) or indium zinc oxide (IZO). The thickness of the common electrode CE may be about 0.1 μm.
반사막(RF)은 발광 소자(LE)로부터 발광된 광 중에서 상부 방향이 아니라 상하좌우 측면 방향으로 진행하는 광을 반사하는 역할을 한다. 반사막(RF)은 알루미늄(Al)과 같은 반사율이 높은 금속 물질을 포함할 수 있다. 반사막(RF)의 두께는 대략 0.1㎛일 수 있다.The reflective layer RF serves to reflect the light traveling in the vertical, horizontal, left, and right side directions, not in the upper direction, among the light emitted from the light emitting element LE. The reflective layer RF may include a metal material having high reflectivity, such as aluminum (Al). The thickness of the reflective layer RF may be about 0.1 μm.
반사막(RF)은 공통 연결 전극(CCE)의 측면들, 격벽(PW)의 측면들, 화소 전극(111)들 각각의 측면들, 연결 전극(112)들 각각의 측면들, 및 발광 소자(LE)들 각각의 측면들 상에 배치될 수 있다. 반사막(RF)은 공통 연결 전극(CCE)의 측면들, 격벽(PW)의 측면들, 화소 전극(111)들 각각의 측면들, 연결 전극(112)들 각각의 측면들, 및 발광 소자(LE)들 각각의 측면들 상에 배치된 공통 전극(CE)과 접촉할 수 있다.The reflective layer RF includes side surfaces of the common connection electrode CCE, side surfaces of the partition wall PW, side surfaces of each of the
보호막(PTF)은 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에서 발광 소자(LE) 상에 배치될 수 있다. 보호막(PTF)은 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에서 발광 소자(LE)와 격벽(PW) 사이에 배치될 수 있다. 즉, 보호막(PTF)은 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에서 발광 소자(LE)와 격벽(PW) 사이의 이격 공간(ES)에 배치될 수 있다. 보호막(PTF)은 이격 공간(ES)에 배치되므로, 상하가 뒤집힌 U 자의 단면 형태 또는 의자의 단면 형태를 가질 수 있다. 또한, 보호막(PTF)은 이격 공간(ES)에서 실질적으로 90°로 형성될 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.The passivation layer PTF may be disposed on the light emitting element LE in each of the first light emitting areas EA1 , the second light emitting areas EA2 , and the third light emitting areas EA3 . The passivation layer PTF may be disposed between the light emitting element LE and the barrier rib PW in each of the first light emitting areas EA1 , the second light emitting areas EA2 , and the third light emitting areas EA3 . . That is, the passivation layer PTF is a space between the light emitting element LE and the barrier rib PW in each of the first light emitting areas EA1 , the second light emitting areas EA2 , and the third light emitting areas EA3 . (ES) can be placed. Since the protective layer PTF is disposed in the separation space ES, it may have an upside down U-shaped cross-sectional shape or a chair cross-sectional shape. Also, the passivation layer PTF may be formed at a substantially 90° angle in the separation space ES, but the embodiment of the present specification is not limited thereto.
보호막(PTF)은 발광 소자(LE)와 파장 변환층(QDL) 사이에 배치되므로, 보호막(PTF)으로 인해 발광 소자(LE)와 파장 변환층(QDL) 사이의 거리가 늘어날 수 있다. 그러므로, 파장 변환층(QDL)의 파장 변환 입자들(WCP1, WCP2)이 발광 소자(LE)의 발열로 인해 손상되는 것을 방지할 수 있다. 보호막(PTF)의 두께는 발광 소자(LE)의 상면으로부터 대략 1 내지 3㎛일 수 있다.Since the passivation layer PTF is disposed between the light emitting device LE and the wavelength conversion layer QDL, the distance between the light emitting device LE and the wavelength conversion layer QDL may increase due to the passivation layer PTF. Therefore, it is possible to prevent the wavelength conversion particles WCP1 and WCP2 of the wavelength conversion layer QDL from being damaged due to heat generation of the light emitting element LE. The thickness of the passivation layer PTF may be about 1 to 3 μm from the top surface of the light emitting device LE.
보호막(PTF)은 제1 베이스 수지(BRS1)와 제1 베이스 수지(BRS1) 내에 분산된 제1 산란체(SCP1)를 포함할 수 있다. 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각의 제1 방향(DR1)의 길이 또는 제2 방향(DR2)의 길이가 수 마이크로미터에 불과하므로, 제1 산란체(SCP1)의 직경은 수 내지 수십 나노미터일 수 있다. 보호막(PTF)은 제1 산란체(SCP1)를 포함함으로써, 발광 소자(LE)의 광을 랜덤한 방향으로 산란시킬 수 있다. 이로 인해, 파장 변환층(QDL)을 통과하는 광 경로 길이를 증가시킬 수 있으므로, 파장 변환층(QDL)에 의한 색 변환 효율을 증가시킬 수 있다.The passivation layer PTF may include a first base resin BRS1 and a first scatterer SCP1 dispersed in the first base resin BRS1. The length of each of the first light emitting areas EA1 , the second light emitting areas EA2 , and the third light emitting areas EA3 in the first direction DR1 or in the second direction DR2 is several micrometers. Since it is only , the diameter of the first scatterer SCP1 may be several to several tens of nanometers. The passivation layer PTF may include the first scatterer SCP1 to scatter light from the light emitting device LE in a random direction. Accordingly, since the length of an optical path passing through the wavelength conversion layer QDL may be increased, color conversion efficiency by the wavelength conversion layer QDL may be increased.
제1 베이스 수지(BRS1)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 베이스 수지(BRS1)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다. 제1 베이스 수지(BRS1)는 자외선 경화 또는 열 경화 가능한 수지일 수 있다.The first base resin BRS1 may include a light-transmitting organic material. For example, the first base resin BRS1 may include an epoxy-based resin, an acrylic resin, a cardo-based resin, or an imide-based resin. The first base resin BRS1 may be an ultraviolet curable or heat curable resin.
제1 산란체(SCP1)는 금속 산화물 입자 또는 유기 입자를 포함할 수 있다. 예를 들어, 금속 산화물은 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2)일 수 있다. 또한, 유기 입자는 아크릴계 수지 또는 우레탄계 수지를 포함할 수 있다.The first scatterer SCP1 may include metal oxide particles or organic particles. For example, metal oxides include titanium oxide (TiO 2 ), zirconium oxide (ZrO 2 ), aluminum oxide (Al 2 O 3 ), indium oxide (In 2 O 3 ), zinc oxide (ZnO), or tin oxide (SnO 2 ). ) can be In addition, the organic particles may include an acrylic resin or a urethane-based resin.
파장 변환층(QDL)은 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에서 보호막(PTF) 상에 배치될 수 있다. 파장 변환층(QDL)은 발광 소자(LE)로부터 입사된 제1 광의 일부를 제4 광으로 변환시켜 출사할 수 있다. 예를 들어, 제4 광은 노란색 파장 대역의 광일 수 있다. 제4 광은 녹색 파장 대역과 적색 파장 대역을 모두 포함하는 광일 수 있다. 즉, 제4 광은 제2 광과 제3 광을 혼합한 광일 수 있다.The wavelength conversion layer QDL may be disposed on the passivation layer PTF in each of the first emission regions EA1 , the second emission regions EA2 , and the third emission regions EA3 . The wavelength conversion layer QDL may convert a portion of the first light incident from the light emitting device LE into fourth light and then emit it. For example, the fourth light may be light of a yellow wavelength band. The fourth light may be light including both a green wavelength band and a red wavelength band. That is, the fourth light may be a mixture of the second light and the third light.
파장 변환층(QDL)은 제2 베이스 수지(BRS2)와 파장 변환 입자(WCP)를 포함할 수 있다. 제2 베이스 수지(BRS2)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제2 베이스 수지(BRS2)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다. 제2 베이스 수지(BRS2)는 제1 베이스 수지(BRS1)와 실질적으로 동일할 수 있으나, 이에 한정되지 않는다.The wavelength conversion layer QDL may include a second base resin BRS2 and wavelength conversion particles WCP. The second base resin BRS2 may include a light-transmitting organic material. For example, the second base resin BRS2 may include an epoxy-based resin, an acrylic-based resin, a cardo-based resin, or an imide-based resin. The second base resin BRS2 may be substantially the same as the first base resin BRS1, but is not limited thereto.
파장 변환 입자(WCP)는 발광 소자(LE)로부터 입사된 제1 광을 제4 광으로 변환할 수 있다. 예를 들어, 파장 변환 입자(WCP)는 청색 파장 대역의 광을 노란색 파장 대역의 광으로 변환할 수 있다. 파장 변환 입자(WCP)는 양자점(QD, quantum dot), 양자 막대, 형광 물질 또는 인광 물질일 수 있다. 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.The wavelength conversion particle WCP may convert the first light incident from the light emitting element LE into the fourth light. For example, the wavelength conversion particle (WCP) may convert light of a blue wavelength band into light of a yellow wavelength band. The wavelength conversion particle (WCP) may be a quantum dot (QD), a quantum bar, a fluorescent material, or a phosphorescent material. The quantum dots may include group IV nanocrystals, group II-VI compound nanocrystals, group III-V compound nanocrystals, group IV-VI nanocrystals, or a combination thereof.
양자점은 코어 및 코어를 오버 코팅하는 쉘을 포함하는 것일 수 있다. 코어는 이에 한정하는 것은 아니나, 예를 들어, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InP, InAs, InSb, SiC, Ca, Se, In, P, Fe, Pt, Ni, Co, Al, Ag, Au, Cu, FePt, Fe2O3, Fe3O4, Si, 및 Ge 중 적어도 하나일 수 있다. 쉘은 이에 한정하는 것은 아니나, 예를 들어, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, GaSe, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, PbS, PbSe 및 PbTe 중 적어도 하나를 포함할 수 있다.The quantum dot may include a core and a shell overcoating the core. The core includes, but is not limited to, for example, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InP, InAs, InSb, SiC, Ca, It may be at least one of Se, In, P, Fe, Pt, Ni, Co, Al, Ag, Au, Cu, FePt, Fe2O3, Fe3O4, Si, and Ge. Shells include, but are not limited to, for example, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, GaSe, InN, It may include at least one of InP, InAs, InSb, TlN, TlP, TlAs, TlSb, PbS, PbSe, and PbTe.
파장 변환층(QDL)은 발광 소자(LE)의 광을 랜덤한 방향으로 산란시키기 위한 산란체를 더 포함할 수 있다. 이 경우, 산란체는 금속 산화물 입자 또는 유기 입자를 포함할 수 있다. 예를 들어, 금속 산화물은 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2)일 수 있다. 또한, 유기 입자는 아크릴계 수지 또는 우레탄계 수지를 포함할 수 있다. 산란체의 직경은 수 내지 수십 나노미터일 수 있다.The wavelength conversion layer QDL may further include a scatterer for scattering the light of the light emitting device LE in a random direction. In this case, the scatterer may include metal oxide particles or organic particles. For example, metal oxides include titanium oxide (TiO 2 ), zirconium oxide (ZrO 2 ), aluminum oxide (Al 2 O 3 ), indium oxide (In 2 O 3 ), zinc oxide (ZnO), or tin oxide (SnO 2 ). ) can be In addition, the organic particles may include an acrylic resin or a urethane-based resin. The diameter of the scatterers may be several to several tens of nanometers.
파장 변환층(QDL)의 높이(Tqdl)는 보호막(PTF)의 높이(Tptf)보다 높을 수 있다. 파장 변환층(QDL)의 높이(Tqdl)가 높을수록 파장 변환층(QDL)에 포함된 파장 변환 입자(WCP)의 함량이 높아지므로, 파장 변환층(QDL)의 광 변환 효율이 증가할 수 있다. 그러므로, 파장 변환층(QDL)의 높이(Tqdl)와 보호막(PTF)의 높이(Tptf)는 파장 변환층(QDL)의 광 변환 효율을 고려하여 설정되는 것이 바람직하다.The height Tqdl of the wavelength conversion layer QDL may be higher than the height Tptf of the passivation layer PTF. As the height Tqdl of the wavelength conversion layer QDL increases, the content of the wavelength conversion particles WCP included in the wavelength conversion layer QDL increases, so that the light conversion efficiency of the wavelength conversion layer QDL may increase. . Therefore, the height Tqdl of the wavelength conversion layer QDL and the height Tptf of the passivation layer PTF are preferably set in consideration of the light conversion efficiency of the wavelength conversion layer QDL.
복수의 컬러필터들(CF1, CF2, CF3)은 제1 컬러필터(CF1)들, 제2 컬러필터(CF2)들, 및 제3 컬러필터(CF3)들을 포함할 수 있다.The plurality of color filters CF1 , CF2 , and CF3 may include first color filters CF1 , second color filters CF2 , and third color filters CF3 .
제1 컬러필터(CF1)들 각각은 제1 발광 영역(EA1)에서 파장 변환층(QDL) 상에 배치될 수 있다. 또한, 제1 컬러필터(CF1)들 각각은 격벽(PW) 상에 배치될 수 있다. 제1 컬러필터(CF1)들 각각은 제1 광을 투과시키고, 제4 광을 흡수 또는 차단할 수 있다. 예를 들어, 제1 컬러필터(CF1)들 각각은 청색 파장 대역의 광을 투과시키고, 녹색 및 적색 파장 대역의 광을 흡수 또는 차단할 수 있다. 그러므로, 제1 컬러필터(CF1)들 각각은 발광 소자(LE)로부터 발광된 제1 광 중에서 파장 변환층(QDL)에 의해 변환되지 않은 제1 광을 투과시키고, 파장 변환층(QDL)에 의해 변환된 제4 광을 흡수 또는 차단할 수 있다. 따라서, 제1 발광 영역(EA1)들 각각은 제1 광을 방출할 수 있다.Each of the first color filters CF1 may be disposed on the wavelength conversion layer QDL in the first emission area EA1 . In addition, each of the first color filters CF1 may be disposed on the partition wall PW. Each of the first color filters CF1 may transmit the first light and absorb or block the fourth light. For example, each of the first color filters CF1 may transmit light of a blue wavelength band and absorb or block light of a green and red wavelength band. Therefore, each of the first color filters CF1 transmits the first light that is not converted by the wavelength conversion layer QDL from among the first light emitted from the light emitting element LE, and transmits the first light that is not converted by the wavelength conversion layer QDL. The converted fourth light may be absorbed or blocked. Accordingly, each of the first light emitting areas EA1 may emit the first light.
제2 컬러필터(CF2)들 각각은 제2 발광 영역(EA2)에서 파장 변환층(QDL) 상에 배치될 수 있다. 또한, 제2 컬러필터(CF2)들 각각은 격벽(PW) 상에 배치될 수 있다. 제2 컬러필터(CF2)들 각각은 제2 광을 투과시키고, 제1 광과 제3 광을 흡수 또는 차단할 수 있다. 예를 들어, 제2 컬러필터(CF2)들 각각은 녹색 파장 대역의 광을 투과시키고, 청색 및 적색 파장 대역의 광을 흡수 또는 차단할 수 있다. 그러므로, 제2 컬러필터(CF2)들 각각은 발광 소자(LE)로부터 발광된 제1 광 중에서 파장 변환층(QDL)에 의해 변환되지 않은 제1 광을 흡수 또는 차단할 수 있다. 또한, 제2 컬러필터(CF2)들 각각은 파장 변환층(QDL)에 의해 변환된 제4 광 중에서 녹색 파장 대역에 해당하는 제2 광을 투과시키고, 청색 파장 대역에 해당하는 제3 광을 흡수 또는 차단할 수 있다. 따라서, 제2 발광 영역(EA1)들 각각은 제2 광을 방출할 수 있다.Each of the second color filters CF2 may be disposed on the wavelength conversion layer QDL in the second emission area EA2 . In addition, each of the second color filters CF2 may be disposed on the partition wall PW. Each of the second color filters CF2 may transmit the second light and absorb or block the first light and the third light. For example, each of the second color filters CF2 may transmit light of a green wavelength band and absorb or block light of a blue and red wavelength band. Therefore, each of the second color filters CF2 may absorb or block the first light that is not converted by the wavelength conversion layer QDL among the first light emitted from the light emitting element LE. In addition, each of the second color filters CF2 transmits the second light corresponding to the green wavelength band among the fourth light converted by the wavelength conversion layer QDL and absorbs the third light corresponding to the blue wavelength band. Or you can block it. Accordingly, each of the second light emitting areas EA1 may emit the second light.
제3 컬러필터(CF3)들 각각은 제3 발광 영역(EA3)에서 파장 변환층(QDL) 상에 배치될 수 있다. 또한, 제3 컬러필터(CF3)들 각각은 격벽(PW) 상에 배치될 수 있다. 제3 컬러필터(CF3)들 각각은 제3 광을 투과시키고, 제1 광과 제2 광을 흡수 또는 차단할 수 있다. 예를 들어, 제3 컬러필터(CF3)들 각각은 적색 파장 대역의 광을 투과시키고, 청색 및 녹색 파장 대역의 광을 흡수 또는 차단할 수 있다. 그러므로, 제3 컬러필터(CF3)들 각각은 발광 소자(LE)로부터 발광된 제1 광 중에서 파장 변환층(QDL)에 의해 변환되지 않은 제1 광을 흡수 또는 차단할 수 있다. 또한, 제3 컬러필터(CF3)들 각각은 파장 변환층(QDL)에 의해 변환된 제4 광 중에서 적색 파장 대역에 해당하는 제3 광을 투과시키고, 녹색 파장 대역에 해당하는 제2 광을 흡수 또는 차단할 수 있다. 따라서, 제3 발광 영역(EA3)들 각각은 제3 광을 방출할 수 있다.Each of the third color filters CF3 may be disposed on the wavelength conversion layer QDL in the third emission area EA3 . In addition, each of the third color filters CF3 may be disposed on the partition wall PW. Each of the third color filters CF3 may transmit the third light and absorb or block the first light and the second light. For example, each of the third color filters CF3 may transmit light of a red wavelength band and absorb or block light of a blue and green wavelength band. Therefore, each of the third color filters CF3 may absorb or block the first light that is not converted by the wavelength conversion layer QDL among the first light emitted from the light emitting device LE. In addition, each of the third color filters CF3 transmits the third light corresponding to the red wavelength band among the fourth light converted by the wavelength conversion layer QDL and absorbs the second light corresponding to the green wavelength band. Or you can block it. Accordingly, each of the third light emitting areas EA3 may emit the third light.
도 4 내지 도 7과 같이, 보호막(PTF)이 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에서 발광 소자(LE)와 파장 변환층(QDL) 사이에 배치된다. 그러므로, 보호막(PTF)으로 인해 발광 소자(LE)와 파장 변환층(QDL) 사이의 거리가 늘어날 수 있다. 따라서, 파장 변환층(QDL)의 파장 변환 입자들(WCP1, WCP2)이 발광 소자(LE)의 발열로 인해 손상되는 것을 방지할 수 있다.4 to 7 , the passivation layer PTF converts wavelengths to the light emitting element LE in each of the first light emitting areas EA1 , the second light emitting areas EA2 , and the third light emitting areas EA3 . It is disposed between the layers QDL. Therefore, the distance between the light emitting element LE and the wavelength conversion layer QDL may increase due to the passivation layer PTF. Accordingly, it is possible to prevent the wavelength conversion particles WCP1 and WCP2 of the wavelength conversion layer QDL from being damaged due to heat generation of the light emitting element LE.
또한, 보호막(PTF)은 제1 산란체(SCP1)를 포함함으로써, 발광 소자(LE)의 광을 랜덤한 방향으로 산란시킬 수 있다. 이로 인해, 파장 변환층(QDL)을 통과하는 광 경로 길이를 증가시킬 수 있으므로, 파장 변환층(QDL)에 의한 색 변환 효율을 증가시킬 수 있다.In addition, since the passivation layer PTF includes the first scatterer SCP1 , light from the light emitting element LE may be scattered in a random direction. Accordingly, since the length of an optical path passing through the wavelength conversion layer QDL may be increased, color conversion efficiency by the wavelength conversion layer QDL may be increased.
또한, 격벽(PW)의 적어도 일부 영역은 발광 소자(LE)들과 동일한 물질을 포함할 수 있다. 즉, 격벽(PW)은 발광 소자(LE)들과 동일한 공정으로 형성될 수 있으므로, 제조 공정을 간소화할 수 있다.Also, at least a portion of the partition wall PW may include the same material as the light emitting devices LE. That is, since the barrier rib PW may be formed in the same process as the light emitting devices LE, the manufacturing process may be simplified.
도 8은 도 5의 격벽의 또 다른 예를 상세히 보여주는 확대 단면도이다.FIG. 8 is an enlarged cross-sectional view illustrating in detail another example of the partition wall of FIG. 5 .
도 8의 실시예는 제1 격벽(PW1)의 제5 서브 격벽(SPW5)의 두께(Tspw5')가 발광 소자(LE)의 제2 반도체층(SEM2)의 두께(Tsem2)와 실질적으로 동일하고, 제1 격벽(PW1)의 제5 서브 격벽(SPW5)의 두께(Tspw5')는 제6 서브 격벽(SPW6)의 두께(Tspw6')보다 작은 것에서 도 7의 실시예와 차이가 있다. 도 8의 실시예는 제조 공정 중에서 발광 소자(LE) 상에 배치된 비도핑(Undoped) 반도체층만을 제거함으로써 발광 소자(LE)를 형성하는 것에서 도 7의 실시예와 구조적 차이를 갖는다.In the embodiment of FIG. 8 , the thickness Tspw5' of the fifth sub barrier rib SPW5 of the first barrier rib PW1 is substantially the same as the thickness Tsem2 of the second semiconductor layer SEM2 of the light emitting element LE, and , the thickness Tspw5' of the fifth sub partition wall SPW5 of the first partition wall PW1 is smaller than the thickness Tspw6' of the sixth sub partition wall SPW6, which is different from the embodiment of FIG. 7 . The embodiment of FIG. 8 has a structural difference from the embodiment of FIG. 7 in forming the light emitting device LE by removing only the undoped semiconductor layer disposed on the light emitting device LE during the manufacturing process.
도 9는 도 4와 도 5의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.9 is a cross-sectional view illustrating another example of the display panel taken along line B-B' of FIGS. 4 and 5 .
도 9의 실시예는 제1 발광 영역(EA)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에서 보호막(PTF)이 제1 산란체(SCP1)를 포함하지 않으며, 파장 변환층(QDL) 상에 산란층(SCL)이 더 포함되는 것에서 도 4 및 도 5의 실시예와 차이가 있다. 도 9에서는 도 4 및 도 5의 실시예와 중복된 설명은 생략한다.In the embodiment of FIG. 9 , the passivation layer PTF does not include the first scatterer SCP1 in each of the first light-emitting areas EA, the second light-emitting areas EA2 , and the third light-emitting areas EA3 . It is different from the embodiments of FIGS. 4 and 5 in that the scattering layer SCL is further included on the wavelength conversion layer QDL. In FIG. 9 , descriptions overlapping those of the embodiments of FIGS. 4 and 5 will be omitted.
도 9를 참조하면, 보호막(PTF)은 투광성 유기 물질을 포함할 수 있다. 예를 들어, 보호막(PTF)은 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다. 보호막(PTF)은 산란체를 포함하지 않을 수 있다.Referring to FIG. 9 , the passivation layer PTF may include a light-transmitting organic material. For example, the protective layer PTF may include an epoxy-based resin, an acrylic resin, a cardo-based resin, or an imide-based resin. The passivation layer PTF may not include a scatterer.
산란층(SCL)은 제3 베이스 수지(BRS3)와 제3 베이스 수지(BRS3) 내에 분산된 제2 산란체(SCP2)를 포함할 수 있다. 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각의 제1 방향(DR1)의 길이 또는 제2 방향(DR2)의 길이가 수 마이크로미터에 불과하므로, 제2 산란체(SCP2)의 직경은 수 내지 수십 나노미터일 수 있다. 보호막(PTF)은 제2 산란체(SCP2)를 포함함으로써, 파장 변환층(QDL)을 통과한 광을 랜덤한 방향으로 산란시킬 수 있다.The scattering layer SCL may include a third base resin BRS3 and a second scatterer SCP2 dispersed in the third base resin BRS3. The length of each of the first light emitting areas EA1 , the second light emitting areas EA2 , and the third light emitting areas EA3 in the first direction DR1 or in the second direction DR2 is several micrometers. , the diameter of the second scatterer SCP2 may be several to several tens of nanometers. The passivation layer PTF may include the second scatterer SCP2 to scatter light passing through the wavelength conversion layer QDL in a random direction.
제3 베이스 수지(BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제3 베이스 수지(BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다. 제3 베이스 수지(BRS3)는 보호막(PTF) 또는 제2 베이스 수지(BRS2)와 실질적으로 동일할 수 있으나, 이에 한정되지 않는다.The third base resin BRS3 may include a light-transmitting organic material. For example, the third base resin BRS3 may include an epoxy-based resin, an acrylic-based resin, a cardo-based resin, or an imide-based resin. The third base resin BRS3 may be substantially the same as the passivation layer PTF or the second base resin BRS2, but is not limited thereto.
제2 산란체(SCP2)는 금속 산화물 입자 또는 유기 입자를 포함할 수 있다. 예를 들어, 금속 산화물은 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2)일 수 있다. 또한, 유기 입자는 아크릴계 수지 또는 우레탄계 수지를 포함할 수 있다.The second scatterer SCP2 may include metal oxide particles or organic particles. For example, metal oxides include titanium oxide (TiO 2 ), zirconium oxide (ZrO 2 ), aluminum oxide (Al 2 O 3 ), indium oxide (In 2 O 3 ), zinc oxide (ZnO), or tin oxide (SnO 2 ). ) can be In addition, the organic particles may include an acrylic resin or a urethane-based resin.
한편, 산란층(SCL)의 배치 위치는 도 9에 도시된 바에 한정되지 않는다. 예를 들어, 산란층(SCL)은 보호막(PTF)과 파장 변환층(QDL) 사이에 배치될 수 있다. 또는, 산란층(SCL)은 생략될 수 있다.Meanwhile, the arrangement position of the scattering layer SCL is not limited to that illustrated in FIG. 9 . For example, the scattering layer SCL may be disposed between the passivation layer PTF and the wavelength conversion layer QDL. Alternatively, the scattering layer SCL may be omitted.
도 10은 도 4와 도 5의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.10 is a cross-sectional view illustrating another example of the display panel taken along line B-B' of FIGS. 4 and 5 .
도 10의 실시예는 제1 발광 영역(EA)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에서 파장 변환층(QDL)이 제1 파장 변환층(QDL1)과 제2 파장 변환층(QDL2)을 포함하는 것에서 도 4 및 도 5의 실시예와 차이가 있다. 도 10에서는 도 4 및 도 5의 실시예와 중복된 설명은 생략한다.In the embodiment of FIG. 10 , in each of the first light emitting areas EA, the second light emitting areas EA2 , and the third light emitting area EA3 , the wavelength conversion layer QDL is the first wavelength conversion layer QDL1 . and the second wavelength conversion layer QDL2 is different from the embodiments of FIGS. 4 and 5 . In FIG. 10, descriptions overlapping those of the embodiments of FIGS. 4 and 5 will be omitted.
도 10을 참조하면, 제1 파장 변환층(QDL1)은 보호막(PTF) 상에 배치될 수 있다. 제1 파장 변환층(QDL1)은 제4 베이스 수지(BRS4)와 제1 파장 변환 입자(WCP1)를 포함할 수 있다. 제4 베이스 수지(BRS4)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제4 베이스 수지(BRS4)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다. 제4 베이스 수지(BRS4)는 제1 베이스 수지(BRS1)와 실질적으로 동일할 수 있으나, 이에 한정되지 않는다. 제1 파장 변환 입자(WCP1)는 발광 소자(LE)로부터 입사된 제1 광을 제2 광으로 변환할 수 있다. 예를 들어, 제1 파장 변환 입자(WCP1)는 청색 파장 대역의 광을 녹색 파장 대역의 광으로 변환할 수 있다. 제1 파장 변환 입자(WCP1)는 양자점(QD, quantum dot), 양자 막대, 형광 물질 또는 인광 물질일 수 있다.Referring to FIG. 10 , the first wavelength conversion layer QDL1 may be disposed on the passivation layer PTF. The first wavelength conversion layer QDL1 may include a fourth base resin BRS4 and first wavelength conversion particles WCP1 . The fourth base resin BRS4 may include a light-transmitting organic material. For example, the fourth base resin BRS4 may include an epoxy-based resin, an acrylic resin, a cardo-based resin, or an imide-based resin. The fourth base resin BRS4 may be substantially the same as the first base resin BRS1, but is not limited thereto. The first wavelength conversion particle WCP1 may convert the first light incident from the light emitting element LE into the second light. For example, the first wavelength conversion particle WCP1 may convert light of a blue wavelength band into light of a green wavelength band. The first wavelength conversion particle WCP1 may be a quantum dot (QD), a quantum bar, a fluorescent material, or a phosphorescent material.
제2 파장 변환층(QDL2)은 제1 파장 변환층(QDL1) 상에 배치될 수 있다. 제2 파장 변환층(QDL2)은 제5 베이스 수지(BRS5)와 제2 파장 변환 입자(WCP2)를 포함할 수 있다. 제5 베이스 수지(BRS5)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제5 베이스 수지(BRS5)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다. 제5 베이스 수지(BRS5)는 제1 베이스 수지(BRS1)와 실질적으로 동일할 수 있으나, 이에 한정되지 않는다. 제2 파장 변환 입자(WCP2)는 발광 소자(LE)로부터 입사된 제1 광을 제3 광으로 변환할 수 있다. 예를 들어, 제2 파장 변환 입자(WCP2)는 청색 파장 대역의 광을 적색 파장 대역의 광으로 변환할 수 있다. 제2 파장 변환 입자(WCP2)는 양자점(QD, quantum dot), 양자 막대, 형광 물질 또는 인광 물질일 수 있다.The second wavelength conversion layer QDL2 may be disposed on the first wavelength conversion layer QDL1 . The second wavelength conversion layer QDL2 may include a fifth base resin BRS5 and second wavelength conversion particles WCP2 . The fifth base resin BRS5 may include a light-transmitting organic material. For example, the fifth base resin BRS5 may include an epoxy-based resin, an acrylic resin, a cardo-based resin, or an imide-based resin. The fifth base resin BRS5 may be substantially the same as the first base resin BRS1, but is not limited thereto. The second wavelength conversion particle WCP2 may convert the first light incident from the light emitting element LE into the third light. For example, the second wavelength conversion particle WCP2 may convert light of a blue wavelength band into light of a red wavelength band. The second wavelength conversion particle WCP2 may be a quantum dot (QD), a quantum bar, a fluorescent material, or a phosphorescent material.
발광 소자(LE)로부터 발광된 제1 광 중에서 제1 파장 변환층(QDL1)과 제2 파장 변환층(QDL2)에 의해 변환되지 않은 제1 광은 제1 컬러필터(CF1)를 투과할 수 있다. 발광 소자(LE)로부터 발광된 제1 광 중에서 제1 파장 변환층(QDL1)에 의해 변환된 제2 광과 제2 파장 변환층(QDL2)에 의해 변환된 제3 광은 제1 컬러필터(CF1)에 의해 흡수 또는 차단될 수 있다. 그러므로, 제1 발광 영역(EA1)은 제1 광을 방출할 수 있다.Among the first light emitted from the light emitting element LE, the first light that is not converted by the first wavelength conversion layer QDL1 and the second wavelength conversion layer QDL2 may pass through the first color filter CF1 . . Among the first light emitted from the light emitting element LE, the second light converted by the first wavelength conversion layer QDL1 and the third light converted by the second wavelength conversion layer QDL2 are generated by the first color filter CF1 . ) can be absorbed or blocked by Therefore, the first light emitting area EA1 may emit the first light.
발광 소자(LE)로부터 발광된 제1 광 중에서 제1 파장 변환층(QDL1)과 제2 파장 변환층(QDL2)에 의해 변환되지 않은 제1 광은 제2 컬러필터(CF2)에 의해 흡수 또는 차단될 수 있다. 또한, 발광 소자(LE)로부터 발광된 제1 광 중에서 제1 파장 변환층(QDL1)에 의해 변환된 제2 광은 제2 컬러필터(CF2)를 투과하나, 제2 파장 변환층(QDL2)에 의해 변환된 제3 광은 제2 컬러필터(CF2)에 의해 흡수 또는 차단될 수 있다. 그러므로, 제2 발광 영역(EA2)은 제2 광을 방출할 수 있다.Among the first light emitted from the light emitting element LE, the first light that is not converted by the first wavelength conversion layer QDL1 and the second wavelength conversion layer QDL2 is absorbed or blocked by the second color filter CF2 can be In addition, the second light converted by the first wavelength conversion layer QDL1 among the first light emitted from the light emitting element LE passes through the second color filter CF2, but passes through the second wavelength conversion layer QDL2. The third light converted by the light may be absorbed or blocked by the second color filter CF2 . Therefore, the second light emitting area EA2 may emit the second light.
발광 소자(LE)로부터 발광된 제1 광 중에서 제1 파장 변환층(QDL1)과 제2 파장 변환층(QDL2)에 의해 변환되지 않은 제1 광은 제2 컬러필터(CF2)에 의해 흡수 또는 차단될 수 있다. 또한, 발광 소자(LE)로부터 발광된 제1 광 중에서 제1 파장 변환층(QDL1)에 의해 변환된 제2 광은 제2 컬러필터(CF2)에 의해 흡수 또는 차단되나, 제2 파장 변환층(QDL2)에 의해 변환된 제3 광은 제2 컬러필터(CF2)를 투과할 수 있다. 그러므로, 제3 발광 영역(EA3)은 제3 광을 방출할 수 있다.Among the first light emitted from the light emitting element LE, the first light that is not converted by the first wavelength conversion layer QDL1 and the second wavelength conversion layer QDL2 is absorbed or blocked by the second color filter CF2 can be In addition, the second light converted by the first wavelength conversion layer QDL1 among the first light emitted from the light emitting device LE is absorbed or blocked by the second color filter CF2, but the second wavelength conversion layer ( The third light converted by QDL2 may pass through the second color filter CF2 . Therefore, the third light emitting area EA3 may emit the third light.
도 11은 도 4와 도 5의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.11 is a cross-sectional view illustrating another example of the display panel taken along line B-B' of FIGS. 4 and 5 .
도 11의 실시예는 제2 파장 변환층(QDL2)이 보호막(PTF) 상에 배치되고, 제1 파장 변환층(QDL1)이 제2 파장 변환층(QDL2) 상에 배치되는 것을 제외하고는, 도 10의 실시예와 실질적으로 동일할 수 있다. 그러므로, 도 11의 실시예에 대한 설명은 생략한다.In the embodiment of FIG. 11 , except that the second wavelength conversion layer QDL2 is disposed on the passivation layer PTF, and the first wavelength conversion layer QDL1 is disposed on the second wavelength conversion layer QDL2, It may be substantially the same as the embodiment of FIG. 10 . Therefore, the description of the embodiment of FIG. 11 is omitted.
도 12는 도 4와 도 5의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.12 is a cross-sectional view illustrating another example of the display panel taken along line B-B' of FIGS. 4 and 5 .
도 12의 실시예는 제1 발광 영역(EA1)들 각각에는 광 투과층(TPL)이 배치되고, 제2 발광 영역(EA2)들 각각에는 제1 파장 변환층(QDL1)이 배치되며, 제3 발광 영역(EA3)들 각각에는 제2 파장 변환층(QDL2)이 배치되는 것에서 도 4 및 도 5의 실시예와 차이가 있다. 도 12에서는 도 4 및 도 5의 실시예와 중복된 설명은 생략한다.In the embodiment of FIG. 12 , a light transmission layer TPL is disposed in each of the first emission areas EA1 , a first wavelength conversion layer QDL1 is disposed in each of the second emission areas EA2 , and the third It is different from the embodiments of FIGS. 4 and 5 in that the second wavelength conversion layer QDL2 is disposed in each of the emission areas EA3 . In FIG. 12 , descriptions overlapping those of the embodiments of FIGS. 4 and 5 will be omitted.
도 12를 참조하면, 광 투과층(TPL)은 제1 발광 영역(EA1)들 각각에서 보호막(PTF) 상에 배치될 수 있다. 광 투과층(TPL)은 투광성 유기 물질을 포함할 수 있다. 예를 들어, 보호막(PTF)은 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다.Referring to FIG. 12 , the light transmitting layer TPL may be disposed on the passivation layer PTF in each of the first light emitting areas EA1 . The light transmitting layer TPL may include a light transmitting organic material. For example, the protective layer PTF may include an epoxy-based resin, an acrylic resin, a cardo-based resin, or an imide-based resin.
제1 파장 변환층(QDL1)은 제2 발광 영역(EA2)들 각각에서 보호막(PTF) 상에 배치될 수 있다. 제1 파장 변환층(QDL1)은 제4 베이스 수지(BRS4)와 제1 파장 변환 입자(WCP1)를 포함할 수 있다. 제4 베이스 수지(BRS4)와 제1 파장 변환 입자(WCP1)는 도 10을 결부하여 설명한 바와 실질적으로 동일할 수 있다. 그러므로, 제4 베이스 수지(BRS4)와 제1 파장 변환 입자(WCP1)에 대한 설명은 생략한다.The first wavelength conversion layer QDL1 may be disposed on the passivation layer PTF in each of the second emission areas EA2 . The first wavelength conversion layer QDL1 may include a fourth base resin BRS4 and first wavelength conversion particles WCP1 . The fourth base resin BRS4 and the first wavelength conversion particles WCP1 may be substantially the same as those described with reference to FIG. 10 . Therefore, descriptions of the fourth base resin BRS4 and the first wavelength conversion particles WCP1 will be omitted.
제2 파장 변환층(QDL2)은 제3 발광 영역(EA3)들 각각에서 보호막(PTF) 상에 배치될 수 있다. 제2 파장 변환층(QDL2)은 제5 베이스 수지(BRS2)와 제2 파장 변환 입자(WCP2)를 포함할 수 있다. 제5 베이스 수지(BRS5)와 제2 파장 변환 입자(WCP2)는 도 10을 결부하여 설명한 바와 실질적으로 동일할 수 있다. 그러므로, 제5 베이스 수지(BRS5)와 제2 파장 변환 입자(WCP2)에 대한 설명은 생략한다.The second wavelength conversion layer QDL2 may be disposed on the passivation layer PTF in each of the third emission areas EA3 . The second wavelength conversion layer QDL2 may include a fifth base resin BRS2 and second wavelength conversion particles WCP2 . The fifth base resin BRS5 and the second wavelength conversion particles WCP2 may be substantially the same as those described with reference to FIG. 10 . Therefore, descriptions of the fifth base resin BRS5 and the second wavelength conversion particles WCP2 will be omitted.
제1 발광 영역(EA1)에서 발광 소자(LE)로부터 발광된 제1 광은 보호막(PTF)과 광 투과층(TPL)을 거쳐 제1 컬러필터(CF1)를 투과할 수 있다. 즉, 제1 발광 영역(EA1)에서 발광 소자(LE)로부터 발광된 제1 광은 별도의 파장 변환층에 의해 변환되지 않으므로, 제1 컬러필터(CF1)를 투과할 수 있다. 그러므로, 제1 발광 영역(EA1)은 제1 광을 방출할 수 있다.The first light emitted from the light emitting element LE in the first light emitting area EA1 may pass through the first color filter CF1 through the passivation layer PTF and the light transmission layer TPL. That is, since the first light emitted from the light emitting element LE in the first light emitting area EA1 is not converted by a separate wavelength conversion layer, it may pass through the first color filter CF1 . Therefore, the first light emitting area EA1 may emit the first light.
제2 발광 영역(EA2)에서 발광 소자(LE)로부터 발광된 제1 광 중에서 제1 파장 변환층(QDL1)에 의해 변환된 제2 광은 제2 컬러필터(CF2)를 투과할 수 있다. 제2 발광 영역(EA2)에서 발광 소자(LE)로부터 발광된 제1 광 중에서 제1 파장 변환층(QDL1)에 의해 변환되지 않은 제1 광은 제2 컬러필터(CF2)에 의해 흡수 또는 차단될 수 있다. 그러므로, 제2 발광 영역(EA2)은 제2 광을 방출할 수 있다.Among the first light emitted from the light emitting element LE in the second light emitting area EA2 , the second light converted by the first wavelength conversion layer QDL1 may pass through the second color filter CF2 . Among the first light emitted from the light emitting element LE in the second light emitting area EA2 , the first light that is not converted by the first wavelength conversion layer QDL1 may be absorbed or blocked by the second color filter CF2 . can Therefore, the second light emitting area EA2 may emit the second light.
제3 발광 영역(EA2)에서 발광 소자(LE)로부터 발광된 제1 광 중에서 제2 파장 변환층(QDL2)에 의해 변환된 제3 광은 제3 컬러필터(CF3)를 투과할 수 있다. 제3 발광 영역(EA3)에서 발광 소자(LE)로부터 발광된 제1 광 중에서 제2 파장 변환층(QDL2)에 의해 변환되지 않은 제1 광은 제3 컬러필터(CF3)에 의해 흡수 또는 차단될 수 있다. 그러므로, 제3 발광 영역(EA3)은 제3 광을 방출할 수 있다.Among the first light emitted from the light emitting device LE in the third light emitting area EA2 , the third light converted by the second wavelength conversion layer QDL2 may pass through the third color filter CF3 . Among the first light emitted from the light emitting element LE in the third light emitting area EA3 , the first light that is not converted by the second wavelength conversion layer QDL2 may be absorbed or blocked by the third color filter CF3 . can Therefore, the third light emitting area EA3 may emit the third light.
도 13은 도 4와 도 5의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.13 is a cross-sectional view illustrating another example of the display panel taken along line B-B' of FIGS. 4 and 5 .
도 13의 실시예는 제2 발광 영역(EA2)과 제3 발광 영역(EA3)에서 파장 변환층(QDL)들과 컬러필터들(CF1, CF2, CF3) 사이에 캡핑층(CPL)과 반사 투과막(RTF)이 배치된 것에서 도 4 및 도 5의 실시예와 차이가 있다.13 shows the capping layer CPL and reflective transmission between the wavelength conversion layers QDL and the color filters CF1 , CF2 , and CF3 in the second light emitting area EA2 and the third light emitting area EA3 . It is different from the embodiment of FIGS. 4 and 5 in that the film RTF is disposed.
도 13을 참조하면, 캡핑층(CPL)은 파장 변환층(QDL)들과 격벽(PW) 상에 배치될 수 있다. 캡핑층(CPL)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다.Referring to FIG. 13 , the capping layer CPL may be disposed on the wavelength conversion layers QDL and the partition wall PW. The capping layer CPL may be formed of an inorganic layer such as a silicon oxide layer (SiO 2 ), an aluminum oxide layer (Al 2 O 3 ), or a hafnium oxide layer (HfO x ).
반사 투과막(RTF)은 캡핑층(CPL) 상에 배치될 수 있다. 반사 투과막(RTF)은 제2 발광 영역(EA2)과 제3 발광 영역(EA3)에 배치될 수 있다. 반사 투과막(RTF)은 제2 발광 영역(EA2)과 제3 발광 영역(EA3) 각각에서 파장 변환층(QDL)과 제3 방향(DR3)으로 중첩할 수 있다. 반사 투과막(RTF)은 제2 발광 영역(EA2)과 제3 발광 영역(EA3) 사이에 배치된 격벽(PW) 상에 배치될 수 있다.The reflective transmissive layer RTF may be disposed on the capping layer CPL. The reflective transmissive layer RTF may be disposed in the second emission area EA2 and the third emission area EA3 . The reflective transmissive layer RTF may overlap the wavelength conversion layer QDL in the third direction DR3 in each of the second emission area EA2 and the third emission area EA3 . The reflective transmissive layer RTF may be disposed on the barrier rib PW disposed between the second light emitting area EA2 and the third light emitting area EA3 .
반사 투과막(RTF)은 파장 변환층(QDL)으로부터 출력되는 광의 일부를 반사하는 막일 수 있다. 예를 들어, 반사 투과막(RTF)은 제1 광을 반사하고, 제2 광과 제3 광을 투과시키는 막일 수 있다. 반사 투과막(RTF)은 분산 브래그 반사경(Distributed Bragg Reflector)일 수 있다. 반사 투과막(RTF)은 서로 다른 굴절률을 갖는 제1 무기막들과 제2 무기막들이 제3 방향(DR3)에서 교번하여 적층된 구조를 가질 수 있다. 제1 무기막들 각각은 실리콘 산화막(SiO2)이고, 제2 무기막들 각각은 티타늄 산화막(TiO2)일 수 있으나, 이에 한정되지 않는다.The reflective transmissive layer RTF may be a layer that reflects a portion of light output from the wavelength conversion layer QDL. For example, the reflective transmissive layer RTF may be a layer that reflects the first light and transmits the second light and the third light. The reflective transmissive layer RTF may be a distributed Bragg reflector. The reflective transmissive layer RTF may have a structure in which first inorganic layers and second inorganic layers having different refractive indices are alternately stacked in the third direction DR3 . Each of the first inorganic layers may be a silicon oxide layer (SiO 2 ), and each of the second inorganic layers may be a titanium oxide layer (TiO 2 ), but is not limited thereto.
반사 투과막(RTF)은 제2 발광 영역(EA2)과 제3 발광 영역(EA3) 각각에서 파장 변환층(QDL)에 의해 변환되지 않고 그대로 출력되는 제1 광의 일부는 반사 투과막(RTF)에 의해 반사되어 파장 변환층(QDL)으로 재입사할 수 있다. 그러므로, 제2 발광 영역(EA2)과 제3 발광 영역(EA3) 각각에서 발광 소자(LE)로부터 발광된 제1 광이 파장 변환층(QDL)에 의해 제2 광 또는 제3 광으로 변환되는 광 변환 효율을 높일 수 있다. 따라서, 제2 발광 영역(EA2)에서 출력되는 제2 광의 출력 효율과 제3 발광 영역(EA3)에서 출력되는 제3 광의 출력 효율을 높일 수 있다.In the reflective transmissive layer RTF, a portion of the first light that is not converted by the wavelength conversion layer QDL in each of the second light emitting area EA2 and the third light emitting area EA3 and is output as it is is transmitted to the reflective transmissive layer RTF. It can be reflected by the wavelength conversion layer (QDL) and re-incident. Therefore, the first light emitted from the light emitting element LE in each of the second light emitting area EA2 and the third light emitting area EA3 is converted into second light or third light by the wavelength conversion layer QDL. The conversion efficiency can be increased. Accordingly, the output efficiency of the second light output from the second light emitting area EA2 and the output efficiency of the third light output from the third light emitting area EA3 may be increased.
도 14는 도 4와 도 5의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.14 is a cross-sectional view illustrating another example of the display panel taken along line B-B' of FIGS. 4 and 5 .
도 14의 실시예는 캡핑층(CPL)과 반사 투과막(RTF)이 컬러필터들(CF1, CF2, CF3) 상에 배치되는 것에서 도 13의 실시예와 차이가 있을 뿐이므로, 도 14의 실시예에 대한 설명은 생략한다.14 is only different from the embodiment of FIG. 13 in that the capping layer CPL and the reflective and transmissive layer RTF are disposed on the color filters CF1, CF2, and CF3. A description of the example is omitted.
도 15는 일 실시예에 따른 표시 패널의 제조 방법을 보여주는 흐름도이다. 도 16 내지 도 27은 일 실시예에 따른 표시 패널의 제조 방법을 설명하기 위한 단면도들이다. 이하에서는, 도 15 내지 도 27을 결부하여 일 실시예에 따른 표시 패널의 제조 방법을 상세히 설명한다.15 is a flowchart illustrating a method of manufacturing a display panel according to an exemplary embodiment. 16 to 27 are cross-sectional views illustrating a method of manufacturing a display panel according to an exemplary embodiment. Hereinafter, a method of manufacturing a display panel according to an exemplary embodiment will be described in detail with reference to FIGS. 15 to 27 .
첫 번째로, 도 16과 같이 반도체 회로 기판(110) 상에 제1 연결 전극층(112L_1)을 형성하고, 제1 연결 전극층(112L)의 단차 영역을 평탄화하기 위한 제1 절연막(INS1)을 형성하며, 발광 소자 기판(ESUB)의 발광 소자층(120') 상에 제2 연결 전극층(112L_2)을 형성한다. (도 15의 S1)First, as shown in FIG. 16 , a first connection electrode layer 112L_1 is formed on the
구체적으로, 반도체 회로 기판(110)의 화소 전극(111)들을 덮도록 제1 연결 전극층(112L_1)을 증착한다. 제1 연결 전극층(112L_1)은 금(Au), 구리(Cu), 알루미늄(Al), 또는 주석(Sn)을 포함할 수 있다.Specifically, a first connection electrode layer 112L_1 is deposited to cover the
제1 연결 전극층(112L_1)은 화소 전극(111)들로 인하여 단차를 가질 수 있다. 예를 들어, 화소 전극(111)들 상에 배치되는 제1 연결 전극층(112L_1) 상면과 화소 전극(111)들이 배치되지 않은 반도체 회로 기판(110) 상에 배치되는 제1 연결 전극층(112L_1)의 상면 간에 높이 차이가 발생할 수 있다. 제1 절연막(INS1)은 제1 연결 전극층(112L_1)의 단차 영역을 평탄화하기 위해 제1 연결 전극층(112L_1)의 단차 영역에 형성될 수 있다. 제1 연결 전극층(112L_1)의 단차 영역은 제1 연결 전극층(112L_1)의 상면의 높이가 다른 영역에 비해 낮은 영역일 수 있다. 제1 절연막(INS1)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다.The first connection electrode layer 112L_1 may have a step difference due to the
또한, 발광 소자 기판(ESUB)의 일면 상에는 버퍼막(BF)이 형성될 수 있다. 발광 소자 기판(ESUB)은 실리콘으로 이루어진 실리콘 기판일 수 있다. 버퍼막(BF)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다.In addition, a buffer layer BF may be formed on one surface of the light emitting device substrate ESUB. The light emitting device substrate ESUB may be a silicon substrate made of silicon. The buffer layer BF may be formed of an inorganic layer such as a silicon oxide layer (SiO 2 ), an aluminum oxide layer (Al 2 O 3 ), or a hafnium oxide layer (HfO x ).
버퍼막(BF) 상에는 발광 소자층(120')이 배치될 수 있다. 발광 소자층(120')은 도 6과 같이 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(SEM2)을 포함할 수 있다. 또한, 발광 소자층(120')은 도펀트가 도핑되지 않은 반도체층을 더 포함할 수 있다. 이 경우, 버퍼막(BF) 상에는 도펀트가 도핑되지 않은 반도체층, 즉 비도핑(undoped) 반도체층이 배치되고, 비도핑(undoped) 반도체층 상에는 제2 반도체층(SEM2)이 배치되며, 제2 반도체층(SEM2) 상에는 초격자층(SLT)이 배치되며, 초격자층(SLT) 상에는 활성층(MQW)이 배치되고, 활성층(MQW) 상에는 전자 저지층(EBL)이 배치되며, 전자 저지층(EBL) 상에는 제1 반도체층(SEM1)이 배치될 수 있다. 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 제2 반도체층(SEM2), 및 비도핑 반도체층은 도 6 및 도 7을 결부하여 설명한 바와 실질적으로 동일하므로, 이에 대한 생략한다.A light emitting
발광 소자 기판(ESUB)의 발광 소자층(120')의 일면을 덮도록 제2 연결 전극층(112L_2)을 증착한다. 제2 연결 전극층(112L_2)은 금(Au), 구리(Cu), 알루미늄(Al), 또는 주석(Sn)을 포함할 수 있다.A second connection electrode layer 112L_2 is deposited to cover one surface of the light emitting
두 번째로, 도 17과 같이 반도체 회로 기판(110)의 제1 연결 전극층(112L_1)과 발광 소자 기판(ESUB)의 제2 연결 전극층(112L_2)을 접착함으로써 반도체 회로 기판(110)과 발광 소자 기판(ESUB)을 합착한다. (도 15의 S2)Second, as shown in FIG. 17 , by bonding the first connection electrode layer 112L_1 of the
구체적으로, 반도체 회로 기판(110)의 제1 연결 전극층(112L_1)과 발광 소자 기판(ESUB)의 제2 연결 전극층(112L_2)을 접촉시킨다. 그리고 나서, 제1 연결 전극층(112L_1)과 제2 연결 전극층(112L_2)을 소정의 온도에서 용융 접합함으로써 하나의 연결 전극층(112L)을 형성한다. 그러므로, 반도체 회로 기판(110)과 발광 소자 기판(ESUB)은 합착될 수 있다. 제1 절연막(INS1)은 연결 전극층(112L)에 의해 둘러싸일 수 있다.Specifically, the first connection electrode layer 112L_1 of the
세 번째로, 도 18과 같이 발광 소자 기판(ESUB)과 발광 소자층(120') 사이에 배치된 버퍼막(BF)을 제거한다. (도 15의 S3)Third, as shown in FIG. 18 , the buffer layer BF disposed between the light emitting device substrate ESUB and the light emitting
구체적으로, 발광 소자 기판(ESUB)은 실리콘(Si)으로 이루어진 실리콘 기판일 수 있다. 발광 소자 기판(ESUB)과 버퍼막(BF)은 CMP(Chemical Mechanical Polishing) 공정과 같은 연마 공정과 식각 공정을 통해 제거될 수 있다.Specifically, the light emitting device substrate ESUB may be a silicon substrate made of silicon (Si). The light emitting device substrate ESUB and the buffer layer BF may be removed through a polishing process such as a chemical mechanical polishing (CMP) process and an etching process.
네 번째로, 도 19와 같이 발광 소자층(120') 상에 제1 마스크 패턴(MP1)과 제2 마스크 패턴(MP2)을 형성한다. (도 16의 S4)Fourth, as shown in FIG. 19 , a first mask pattern MP1 and a second mask pattern MP2 are formed on the light emitting
구체적으로, 발광 소자층(120')의 상면 상에 제1 마스크 패턴(MP1)을 형성한다. 발광 소자층(120')의 상면은 발광 소자 기판(ESUB)과 버퍼막(BF)이 제거되어 상부로 노출된 면일 수 있다. 제1 마스크 패턴(MP1)은 추후 제1 격벽(PW1)과 발광 소자(LE)가 형성될 영역에 형성될 수 있다. 발광 소자(LE)의 폭이 제1 격벽(PW1)의 폭보다 넓기 때문에 발광 소자(LE)가 형성될 영역에 형성되는 제1 마스크 패턴(MP1)의 폭은 제1 격벽(PW1)이 형성될 영역에 형성되는 제1 마스크 패턴(MP1)의 폭보다 넓을 수 있다. 제1 마스크 패턴(MP1)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다. 제1 마스크 패턴(MP1)의 두께는 대략 1 내지 2㎛일 수 있다.Specifically, a first mask pattern MP1 is formed on the upper surface of the light emitting
제2 마스크 패턴(MP2)은 제1 마스크 패턴(MP1)의 일부 패턴 상에 배치될 수 있다. 제2 마스크 패턴(MP2)은 추후 제1 격벽(PW1)이 형성될 영역에 형성될 수 있다. 제2 마스크 패턴(MP2)은 니켈(Ni)과 같은 도전성 물질을 포함할 수 있다. 제2 마스크 패턴(MP2)의 두께는 대략 0.01 내지 1㎛일 수 있다.The second mask pattern MP2 may be disposed on a partial pattern of the first mask pattern MP1 . The second mask pattern MP2 may be formed in a region where the first partition wall PW1 will be formed later. The second mask pattern MP2 may include a conductive material such as nickel (Ni). The thickness of the second mask pattern MP2 may be about 0.01 to 1 μm.
다섯 번째로, 도 20과 같이 제1 마스크 패턴(MP1)과 제2 마스크 패턴(MP2)에 따라 발광 소자층(120')을 건식 식각하여 발광 소자(LE)들과 격벽(PW)을 형성한다. (도 15의 S5)Fifth, as shown in FIG. 20 , the light emitting
구체적으로, 제2 마스크 패턴(MP2)은 건식 식각에 이용되는 식각 가스에 의해 식각되지 않을 수 있다. 이로 인해, 제2 마스크 패턴(MP2)이 배치된 영역의 발광 소자층(120')은 식각되지 않으므로, 격벽(PW)이 형성될 수 있다.Specifically, the second mask pattern MP2 may not be etched by the etching gas used for dry etching. Accordingly, since the light emitting
건식 식각에 이용되는 식각 가스(EG)에 의한 발광 소자층(120')의 식각비는 제1 마스크 패턴(MP1)의 식각비보다 높을 수 있다. 제1 마스크 패턴(MP1)이 배치된 영역에서 발광 소자층(120')은 잔존하므로, 발광 소자(LE)들이 형성될 수 있다. 제1 마스크 패턴(MP1)이 배치되지 않은 영역에서 발광 소자층(120')은 완전히 제거될 수 있다.The etching ratio of the light emitting
도 6을 참조하면, 발광 소자층(120')은 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 제2 반도체층(SEM2), 및 도펀트가 도핑되지 않은 반도체층이 제3 방향(DR3)에서 순차적으로 적층된 구조를 가질 수 있다. 이 경우, 발광 소자(LE)들 각각은 도펀트가 도핑되지 않은 반도체층이 제거되고, 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(SEM2)이 제3 방향(DR3)에서 순차적으로 적층된 구조를 가질 수 있다.Referring to FIG. 6 , the light emitting
이에 비해, 격벽(PW)은 도 7과 같이 제1 반도체층(SEM1)에 대응되는 제1 서브 격벽(SPW1), 전자 저지층(EBL)에 대응되는 제2 서브 격벽(SPW2), 활성층(MQW)에 대응되는 제3 서브 격벽(SPW3), 초격자층(SLT)에 대응되는 제4 서브 격벽(SPW4), 제2 반도체층(SEM2)에 대응되는 제5 서브 격벽(SPW5), 및 도펀트가 도핑되지 않은 반도체층에 해당하는 제6 서브 격벽(SPW6)을 포함하는 제1 격벽(PW1)을 포함할 수 있다. 또한, 격벽(PW)은 제2 마스크 패턴(MP2)에 의해 보호되어 제거되지 않고 잔존하는 제1 마스크 패턴(MP1)에 해당하는 제2 격벽(PW2), 및 제2 마스크 패턴(MP2)에 해당하는 제3 격벽(PW3)을 더 포함할 수 있다.In contrast, the barrier rib PW includes a first sub barrier rib SPW1 corresponding to the first semiconductor layer SEM1 , a second sub barrier rib SPW2 corresponding to the electron blocking layer EBL, and an active layer MQW as shown in FIG. 7 . ), the fourth sub barrier rib SPW4 corresponding to the superlattice layer SLT, the fifth sub barrier rib SPW5 corresponding to the second semiconductor layer SEM2, and a dopant The first barrier rib PW1 including the sixth sub barrier rib SPW6 corresponding to the undoped semiconductor layer may be included. In addition, the barrier rib PW corresponds to the second barrier rib PW2 corresponding to the first mask pattern MP1 and the second mask pattern MP2 that are protected by the second mask pattern MP2 and remain unremoved. It may further include a third partition wall (PW3).
여섯 번째로, 도 21a 및 도 21b와 같이 연결 전극층(112L)을 식각하여 연결 전극(112)들과 공통 연결 전극(CCE)을 형성한다. (도 15의 S6)Sixth, as shown in FIGS. 21A and 21B , the
구체적으로, 도 21a와 같이 격벽(PW), 발광 소자(LE)들, 및 제1 절연막(INS1)은 식각에 이용되는 제1 식각 물질(EM1)에 의해 식각되지 않을 수 있다. 이로 인해, 격벽(PW)의 하부, 발광 소자(LE)들 각각의 하부, 및 제1 절연막(INS1)의 하부에 배치된 연결 전극층(112L)은 제1 식각 물질(EM1)에 의해 식각되지 않을 수 있다. 그러므로, 격벽(PW)의 하부에 배치된 도전 패턴(112R), 발광 소자(LE)들 각각의 하부에 배치된 연결 전극(112), 및 제1 절연막(INS1)의 하부에 배치된 공통 연결 전극(CCE)이 형성될 수 있다.Specifically, as shown in FIG. 21A , the barrier rib PW, the light emitting devices LE, and the first insulating layer INS1 may not be etched by the first etching material EM1 used for etching. Accordingly, the
그리고 나서, 도 21b와 같이 격벽(PW), 발광 소자(LE)들, 도전 패턴(112R), 및 공통 연결 전극(CCE)은 제1 절연막(INS1)을 식각하기 위한 제2 식각 물질(EM2)에 의해 식각되지 않을 수 있다. 그러므로, 도전 패턴(112R)에 의해 덮이지 않고 노출된 제1 절연막(INS1)은 제2 식각 물질(EM2)에 의해 식각될 수 있다. 그러므로, 공통 연결 전극(CCE)의 상면 일부가 제1 절연막(INS1)에 의해 덮이지 않고 노출될 수 있다.Then, as shown in FIG. 21B , the barrier rib PW, the light emitting elements LE, the
일곱 번째로, 도 22 및 도 23과 같이 복수의 발광 소자(LE)들 각각의 측면들과 격벽(PW)의 측면들 상에 제2 절연막(INS2)을 형성한다.Seventh, as shown in FIGS. 22 and 23 , a second insulating layer INS2 is formed on side surfaces of each of the plurality of light emitting devices LE and side surfaces of the partition wall PW.
구체적으로, 반도체 회로 기판(110) 상에 제2 절연막층(INSL2)을 전면 증착한다. 이 경우, 제2 절연막층(INSL2)은 공통 연결 전극(CCE)의 상면과 측면들, 격벽(PW)의 상면과 측면들, 화소 전극(111)들 각각의 측면들, 연결 전극(112)들 각각의 측면들, 발광 소자(LE)들 각각의 상면과 측면들, 및 화소 전극(111)과 공통 연결 전극(CCE) 사이의 반도체 회로 기판(110)의 상면 상에 배치될 수 있다.Specifically, a second insulating layer INSL2 is deposited over the entire
그리고 나서, 별도의 마스크 없이 제3 방향(DR3)에서 전압 차를 크게 형성하여 소정의 식각 가스(EG2)를 이용하여 식각하는 경우, 제1 방향(DR1)과 제2 방향(DR2)에 의해 정의되는 수평면에 배치되는 제2 절연막층(INSL2)은 제거될 수 있다. 이에 비해, 제3 방향(DR3)으로 정의되는 수직면에 배치되는 제2 절연막층(INSL2)은 제거되지 않을 수 있다.Then, in the case of etching using a predetermined etching gas EG2 by forming a large voltage difference in the third direction DR3 without a separate mask, it is defined by the first direction DR1 and the second direction DR2 . The second insulating layer INSL2 disposed on the horizontal plane may be removed. In contrast, the second insulating layer INSL2 disposed on a vertical plane defined in the third direction DR3 may not be removed.
즉, 공통 연결 전극(CCE)의 상면, 격벽(PW)의 상면, 발광 소자(LE)들 각각의 상면, 및 화소 전극(111)과 공통 연결 전극(CCE) 사이의 반도체 회로 기판(110)의 상면 상에 배치된 제2 절연막층(INSL2)은 제거될 수 있다. 이에 비해, 공통 연결 전극(CCE)의 측면들, 격벽(PW)의 측면들, 화소 전극(111)들 각각의 측면들, 연결 전극(112)들 각각의 측면들, 및 발광 소자(LE)들 각각의 측면들 상에 배치된 제2 절연막층(INSL2)은 제거되지 않을 수 있다. 따라서, 제2 절연막(INS2)은 공통 연결 전극(CCE)의 측면들, 격벽(PW)의 측면들, 화소 전극(111)들 각각의 측면들, 연결 전극(112)들 각각의 측면들, 및 발광 소자(LE)들 각각의 측면들 상에 형성될 수 있다.That is, the top surface of the common connection electrode CCE, the top surface of the barrier rib PW, the top surface of each of the light emitting devices LE, and the
제2 절연막(INS2)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다. 제2 절연막(INS2)의 두께는 대략 0.1㎛일 수 있다.The second insulating layer INS2 may be formed of an inorganic layer such as a silicon oxide layer (SiO 2 ), an aluminum oxide layer (Al 2 O 3 ), or a hafnium oxide layer (HfO x ). The thickness of the second insulating layer INS2 may be about 0.1 μm.
한편, 격벽(PW)의 측면들 상에 배치되는 제2 절연막층(INSL2)의 상부 일부가 식각 가스(EG2)에 의해 제거될 수 있으므로, 격벽(PW)의 측면들 상에 배치되는 제2 절연막(INS2)의 높이는 격벽(PW)의 상면의 높이보다 낮을 수 있다. 유사하게, 발광 소자(LE)들 각각의 측면들 상에 배치되는 제2 절연막층(INSL2)의 상부 일부가 식각 가스(EG2)에 의해 제거될 수 있으므로, 발광 소자(LE)들 각각의 측면들 상에 배치되는 제2 절연막(INS2)의 높이는 발광 소자(LE)의 상면의 높이보다 낮을 수 있다.Meanwhile, since an upper portion of the second insulating layer INSL2 disposed on the side surfaces of the partition wall PW may be removed by the etching gas EG2, the second insulating layer disposed on the side surfaces of the partition wall PW. The height of the INS2 may be lower than the height of the upper surface of the partition wall PW. Similarly, since an upper portion of the second insulating layer INSL2 disposed on the side surfaces of each of the light emitting devices LE may be removed by the etching gas EG2, the side surfaces of each of the light emitting devices LE may be removed. The height of the second insulating layer INS2 disposed thereon may be lower than the height of the upper surface of the light emitting element LE.
여덟 번째로, 도 24와 같이 복수의 발광 소자(LE)들 각각의 상면과 공통 연결 전극(CCE)을 연결하는 공통 전극(CE)을 형성한다.Eighth, as shown in FIG. 24 , a common electrode CE connecting the top surface of each of the plurality of light emitting devices LE and the common connection electrode CCE is formed.
구체적으로, 반도체 회로 기판(110)의 표시 영역(DA)의 전면에 공통 전극(CE)을 증착한다. 이 경우, 공통 전극(CE)은 공통 연결 전극(CCE)의 상면, 격벽(PW)의 상면, 및 화소 전극(111)과 공통 연결 전극(CCE) 사이의 반도체 회로 기판(110)의 상면 상에 배치될 수 있다. 또한, 공통 전극(CE)은 공통 연결 전극(CCE)의 측면들, 격벽(PW)의 측면들, 화소 전극(111)들 각각의 측면들, 연결 전극(112)들 각각의 측면들, 발광 소자(LE)들 각각의 측면들 상에 배치된 제2 절연막(INS2) 상에 배치될 수 있다.Specifically, the common electrode CE is deposited on the entire surface of the display area DA of the
공통 연결 전극(CCE)의 상면 일부는 제1 절연막(INS1)에 의해 덮이지 않고 노출되므로, 제1 절연막(INS1)에 의해 덮이지 않고 노출된 공통 연결 전극(CCE)의 상면 일부는 공통 전극(CE)과 접촉할 수 있다. 그러므로, 공통 전극(CE)은 공통 연결 전극(CCE)에 연결될 수 있다.Since a portion of the top surface of the common connection electrode CCE is exposed without being covered by the first insulating layer INS1 , a portion of the top surface of the common connection electrode CCE that is not covered by the first insulating layer INS1 and exposed is the common electrode ( CE) may be in contact. Therefore, the common electrode CE may be connected to the common connection electrode CCE.
공통 전극(CE)은 투명한 도전 물질을 포함할 수 있다. 공통 전극(CE)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 산화물(transparent conductive oxide, TCO)로 형성될 수 있다. 공통 전극(CE)의 두께는 대략 0.1㎛일 수 있다.The common electrode CE may include a transparent conductive material. The common electrode CE may be formed of a transparent conductive oxide (TCO) such as indium tin oxide (ITO) or indium zinc oxide (IZO). The thickness of the common electrode CE may be about 0.1 μm.
아홉 번째로, 도 25 및 도 26과 같이 복수의 발광 소자(LE)들 각각의 측면들과 격벽(PW)의 측면들 상에 반사막(RF)을 형성한다. (도 15의 S9)Ninth, as shown in FIGS. 25 and 26 , a reflective layer RF is formed on side surfaces of each of the plurality of light emitting devices LE and side surfaces of the partition wall PW. (S9 in Fig. 15)
구체적으로, 반도체 회로 기판(110) 상에 반사층(RL)을 전면 증착한다. 이 경우, 반사층(RL)은 공통 연결 전극(CCE)의 상면과 측면들, 격벽(PW)의 상면과 측면들, 화소 전극(111)들 각각의 측면들, 연결 전극(112)들 각각의 측면들, 발광 소자(LE)들 각각의 상면과 측면들, 및 화소 전극(111)과 공통 연결 전극(CCE) 사이의 반도체 회로 기판(110)의 상면 상에 배치된 공통 전극(CE) 상에 배치될 수 있다.Specifically, a reflective layer RL is deposited over the entire
그리고 나서, 별도의 마스크 없이 제3 방향(DR3)에서 전압 차를 크게 형성하여 소정의 식각 가스(EG3)를 이용하여 식각하는 경우, 제1 방향(DR1)과 제2 방향(DR2)에 의해 정의되는 수평면에 배치되는 반사층(RL)은 제거될 수 있다. 이에 비해, 제3 방향(DR3)에 의해 정의되는 수직면에 배치되는 반사층(RL)은 제거되지 않을 수 있다.Then, in the case of etching using a predetermined etching gas EG3 by forming a large voltage difference in the third direction DR3 without a separate mask, it is defined by the first direction DR1 and the second direction DR2 . The reflective layer RL disposed on the horizontal plane may be removed. In contrast, the reflective layer RL disposed on a vertical plane defined by the third direction DR3 may not be removed.
즉, 공통 연결 전극(CCE)의 상면, 격벽(PW)의 상면, 발광 소자(LE)들 각각의 상면, 및 화소 전극(111)과 공통 연결 전극(CCE) 사이의 반도체 회로 기판(110)의 상면 상에 배치된 반사층(RL)은 제거될 수 있다. 이에 비해, 공통 연결 전극(CCE)의 측면들, 격벽(PW)의 측면들, 화소 전극(111)들 각각의 측면들, 연결 전극(112)들 각각의 측면들, 및 발광 소자(LE)들 각각의 측면들 상에 배치된 반사층(RL)은 제거되지 않을 수 있다. 따라서, 제2 절연막(INS2)은 공통 연결 전극(CCE)의 측면들, 격벽(PW)의 측면들, 화소 전극(111)들 각각의 측면들, 연결 전극(112)들 각각의 측면들, 및 발광 소자(LE)들 각각의 측면들 상에 배치된 공통 전극(CE) 상에 형성될 수 있다.That is, the top surface of the common connection electrode CCE, the top surface of the barrier rib PW, the top surface of each of the light emitting devices LE, and the
반사막(RF)은 알루미늄(Al)과 같은 반사율이 높은 금속 물질을 포함할 수 있다. 반사막(RF)의 두께는 대략 0.1㎛일 수 있다.The reflective layer RF may include a metal material having high reflectivity, such as aluminum (Al). The thickness of the reflective layer RF may be about 0.1 μm.
한편, 격벽(PW)의 측면들 상에 배치되는 반사층(RL)의 상부 일부가 제거될 수 있으므로, 격벽(PW)의 측면들 상에 배치되는 반사막(RF)의 높이는 격벽(PW)의 상면의 높이보다 낮을 수 있다. 유사하게, 발광 소자(LE)들 각각의 측면들 상에 배치되는 반사층(RL)의 상부 일부가 제거될 수 있으므로, 발광 소자(LE)들 각각의 측면들에 배치되는 반사막(RF)의 높이는 발광 소자(LE)의 상면의 높이보다 낮을 수 있다.Meanwhile, since a portion of the upper portion of the reflective layer RL disposed on the side surfaces of the partition wall PW may be removed, the height of the reflective layer RF disposed on the side surfaces of the partition wall PW is that of the upper surface of the partition wall PW. may be lower than the height. Similarly, since the upper portion of the reflective layer RL disposed on the side surfaces of each of the light emitting devices LE may be removed, the height of the reflective layer RF disposed on the respective side surfaces of the light emitting devices LE is light emission. It may be lower than the height of the upper surface of the element LE.
열 번째로, 도 27과 같이 격벽(PW)에 의해 정의되는 복수의 발광 영역들(EA1, EA2, EA3) 각각에서 발광 소자(LE) 상에 보호막(PTF)을 형성하고, 보호막(PTF) 상에 파장 변환층(QDL)을 형성하며, 파장 변환층(QDL) 상에 컬러필터들(CF1, CF2, CF3)을 형성한다. (도 15의 S10)Tenth, as shown in FIG. 27 , a passivation layer PTF is formed on the light emitting element LE in each of the plurality of light emitting areas EA1 , EA2 , EA3 defined by the barrier rib PW, and the passivation layer PTF is formed on the passivation layer PTF. A wavelength conversion layer QDL is formed on the polarizer, and color filters CF1 , CF2 , and CF3 are formed on the wavelength conversion layer QDL. (S10 in FIG. 15)
구체적으로, 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에서 발광 소자(LE) 상에 보호막(PTF)을 형성한다. 보호막(PTF)은 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에서 발광 소자(LE)와 격벽(PW) 사이에 배치될 수 있다. 즉, 보호막(PTF)은 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에서 발광 소자(LE)와 격벽(PW) 사이의 이격 공간에 배치될 수 있다.Specifically, a passivation layer PTF is formed on the light emitting element LE in each of the first light emitting areas EA1 , the second light emitting areas EA2 , and the third light emitting areas EA3 . The passivation layer PTF may be disposed between the light emitting element LE and the barrier rib PW in each of the first light emitting areas EA1 , the second light emitting areas EA2 , and the third light emitting areas EA3 . . That is, the passivation layer PTF is a space between the light emitting element LE and the barrier rib PW in each of the first light emitting areas EA1 , the second light emitting areas EA2 , and the third light emitting areas EA3 . can be placed in
그리고 나서, 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에서 보호막(PTF) 상에 파장 변환층(QDL)을 형성한다. 보호막(PTF)으로 인해 발광 소자(LE)와 파장 변환층(QDL) 사이의 거리가 늘어날 수 있다. 그러므로, 파장 변환층(QDL)의 파장 변환 입자들(WCP1, WCP2)이 발광 소자(LE)의 발열로 인해 손상되는 것을 방지할 수 있다.Then, a wavelength conversion layer QDL is formed on the passivation layer PTF in each of the first light-emitting areas EA1 , the second light-emitting areas EA2 , and the third light-emitting areas EA3 . The distance between the light emitting element LE and the wavelength conversion layer QDL may increase due to the passivation layer PTF. Therefore, it is possible to prevent the wavelength conversion particles WCP1 and WCP2 of the wavelength conversion layer QDL from being damaged due to heat generation of the light emitting element LE.
또한, 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에 동일한 파장 변환층(QDL)이 배치되므로, 한 번의 공정으로 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에 파장 변환층(QDL)을 형성할 수 있다.In addition, since the same wavelength conversion layer QDL is disposed in each of the first light-emitting areas EA1 , the second light-emitting areas EA2 , and the third light-emitting areas EA3 , the first light-emitting area can be performed in one process. A wavelength conversion layer QDL may be formed in each of the EA1s, the second emission areas EA2 , and the third emission areas EA3 .
그리고 나서, 제1 발광 영역(EA1)에서 파장 변환층(QDL) 상에 제1 컬러필터(CF1)를 형성하고, 제2 발광 영역(EA2)에서 파장 변환층(QDL) 상에 제2 컬러필터(CF2)를 형성하며, 제3 발광 영역(EA3)에서 파장 변환층(QDL) 상에 제3 컬러필터(CF3)를 형성할 수 있다.Then, a first color filter CF1 is formed on the wavelength conversion layer QDL in the first light emitting area EA1 , and a second color filter is formed on the wavelength conversion layer QDL in the second light emission area EA2 . CF2 may be formed, and a third color filter CF3 may be formed on the wavelength conversion layer QDL in the third emission area EA3 .
도 15 내지 도 27을 결부하여 설명한 바와 같이, 제1 마스크 패턴(MP1)과 제2 마스크 패턴(MP2)을 이용하여 격벽(PW)과 발광 소자(LE)들을 동시에 형성함으로써, 제조 공정을 간소화할 수 있다.15 to 27 , by simultaneously forming the barrier ribs PW and the light emitting devices LE using the first mask pattern MP1 and the second mask pattern MP2, the manufacturing process can be simplified. can
또한, 제1 절연막(INS1)과 발광 소자(LE)들을 마스크로 이용하여 연결 전극층(112L)을 식각하여 연결 전극(112)들과 공통 연결 전극(CCE)을 동시에 형성함으로써, 제조 공정을 간소화할 수 있다.In addition, the
도 28은 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다. 도 28에는 일 실시예에 따른 표시 장치(10)가 적용된 가상 현실 장치(1)가 나타나 있다.28 is an exemplary diagram illustrating a virtual reality device including a display device according to an exemplary embodiment. 28 shows a
도 28을 참조하면, 일 실시예에 따른 가상 현실 장치(1)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(1)는 표시 장치(10), 좌안 렌즈(10a), 우안 렌즈(10b), 지지 프레임(20), 안경테 다리들(30a, 30b), 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.Referring to FIG. 28 , the
도 28에서는 안경테 다리들(30a, 30b)을 포함하는 가상 현실 장치(1)를 예시하였으나, 일 실시예에 따른 가상 현실 장치(1)는 안경테 다리들(30a, 30b) 대신에 머리에 장착할 수 있는 머리 장착 밴드를 포함하는 헤드 장착형 디스플레이(head mounted display)에 적용될 수도 있다. 즉, 일 실시예에 따른 가상 현실 장치(1)는 도 28에 도시된 것에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.28 exemplifies the
표시 장치 수납부(50)는 표시 장치(10)와 반사 부재(40)를 포함할 수 있다. 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.The display
도 28에서는 표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 이 경우 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(10a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.28 illustrates that the display
도 29는 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.29 is an exemplary diagram illustrating a smart device including a display device according to an embodiment.
도 29를 참조하면, 일 실시예에 따른 표시 장치(10)는 스마트 기기 중 하나인 스마트 워치(2)에 적용될 수 있다.Referring to FIG. 29 , the
도 30은 일 실시예에 따른 표시 장치를 포함하는 자동차를 보여주는 일 예시 도면이다. 도 30에는 일 실시예에 따른 표시 장치(10)가 적용된 자동차가 나타나 있다.30 is an exemplary view illustrating a vehicle including a display device according to an exemplary embodiment. 30 shows a vehicle to which the
도 30을 참조하면, 일 실시예에 따른 표시 장치(10_a, 10_b, 10_c)는 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또는, 된 표시 장치(10C)로 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치(10_d, 10_e)는 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.Referring to FIG. 30 , the display devices 10_a , 10_b , and 10_c according to an exemplary embodiment are applied to an instrument panel of a vehicle, applied to a center fascia of the vehicle, or a CID (Center) disposed on a dashboard of the vehicle. Information Display) can be applied. Alternatively, it may be used as the display device 10C. Also, the display devices 10_d and 10_e according to an exemplary embodiment may be applied to a room mirror display instead of a side mirror of a vehicle.
도 31은 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 보여주는 일 예시 도면이다.31 is an exemplary diagram illustrating a transparent display device including a display device according to an exemplary embodiment.
도 31을 참조하면, 일 실시예에 따른 표시 장치(10_3)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 그러므로, 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(10_3)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다. 표시 장치(10_3)가 투명 표시 장치에 적용되는 경우, 도 5에 도시된 표시 장치(10_3)의 제1 기판(SUB1)은 광을 투과시킬 수 있는 광 투과부를 포함하거나 광을 투과시킬 수 있는 재료로 형성될 수 있다.Referring to FIG. 31 , a display device 10_3 according to an exemplary embodiment may be applied to a transparent display device. The transparent display device may transmit light while displaying the image IM. Therefore, the user located on the front of the transparent display device can not only view the image IM displayed on the display device 10_3 but also view the object RS or the background located on the rear side of the transparent display device 10_3 . can When the display device 10_3 is applied to a transparent display device, the first substrate SUB1 of the display device 10_3 shown in FIG. 5 includes a light transmitting portion capable of transmitting light or a material capable of transmitting light. can be formed with
도 32는 일 실시예에 따른 화소 회로부와 발광 소자의 회로도이다.32 is a circuit diagram of a pixel circuit unit and a light emitting device according to an exemplary embodiment.
도 32에는 도 5의 화소 회로부(PXC)와 발광 소자(LE)의 일 예가 나타나 있다.32 shows an example of the pixel circuit unit PXC and the light emitting device LE of FIG. 5 .
도 32를 참조하면, 발광 소자(LE)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(LE)의 발광량은 구동 전류(Ids)에 비례할 수 있다. 발광 소자(LE)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 예를 들어, 발광 소자(LE)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.Referring to FIG. 32 , the light emitting element LE emits light according to the driving current Ids. The amount of light emitted from the light emitting element LE may be proportional to the driving current Ids. The light emitting device LE may be an inorganic light emitting device including an anode electrode, a cathode electrode, and an inorganic semiconductor disposed between the anode electrode and the cathode electrode. For example, the light emitting element LE may be a micro light emitting diode.
발광소자(EL)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 고전위 전압보다 낮은 저전위 전압이 공급되는 제2 전원 라인(VSL)에 접속될 수 있다.The anode electrode of the light emitting device EL may be connected to the source electrode of the driving transistor DT, and the cathode electrode may be connected to the second power line VSL to which a low potential voltage lower than the high potential voltage is supplied.
구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원전압이 공급되는 제1 전원 라인(VDL)으로부터 발광소자(EL)로 흐르는 전류를 조정한다. 구동 트랜지스터(DT)의 게이트 전극은 제1 트랜지스터(ST1)의 제1 전극에 접속되고, 소스 전극은 발광소자(EL)의 애노드 전극에 접속되며, 드레인 전극은 고전위 전압이 인가되는 제1 전원 라인(VSL)에 접속될 수 있다.The driving transistor DT adjusts a current flowing from the first power line VDL to which the first power voltage is supplied to the light emitting device EL according to a voltage difference between the gate electrode and the source electrode. The gate electrode of the driving transistor DT is connected to the first electrode of the first transistor ST1 , the source electrode is connected to the anode electrode of the light emitting device EL, and the drain electrode is a first power source to which a high potential voltage is applied. It may be connected to the line VSL.
제1 트랜지스터(ST1)는 스캔 라인(SL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DL)을 구동 트랜지스터(DT)의 게이트 전극에 접속시킨다. 제1 트랜지스터(ST1)의 게이트 전극은 스캔 라인(SL)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 제2 전극은 데이터 라인(DL)에 접속될 수 있다.The first transistor ST1 is turned on by the scan signal of the scan line SL to connect the data line DL to the gate electrode of the driving transistor DT. The gate electrode of the first transistor ST1 may be connected to the scan line SL, the first electrode may be connected to the gate electrode of the driving transistor DT, and the second electrode may be connected to the data line DL.
제2 트랜지스터(ST2)는 센싱 신호 라인(SSL)의 센싱 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 구동 트랜지스터(DT)의 소스 전극에 접속시킨다. 제2 트랜지스터(ST2)의 게이트 전극은 센싱 신호 라인(SSL)에 접속되고, 제1 전극은 초기화 전압 라인(VIL)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 소스 전극에 접속될 수 있다.The second transistor ST2 is turned on by the sensing signal of the sensing signal line SSL to connect the initialization voltage line VIL to the source electrode of the driving transistor DT. The gate electrode of the second transistor ST2 may be connected to the sensing signal line SSL, the first electrode may be connected to the initialization voltage line VIL, and the second electrode may be connected to the source electrode of the driving transistor DT. have.
제1 및 제2 트랜지스터들(ST1, ST2) 각각의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 및 제2 트랜지스터들(ST1, ST2) 각각의 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있다.The first electrode of each of the first and second transistors ST1 and ST2 may be a source electrode, and the second electrode may be a drain electrode, but it should be noted that the present invention is not limited thereto. That is, the first electrode of each of the first and second transistors ST1 and ST2 may be a drain electrode, and the second electrode may be a source electrode.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차전압을 저장한다.The capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT. The capacitor Cst stores a difference voltage between the gate voltage and the source voltage of the driving transistor DT.
도 32에서는 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)은 P 타입 MOSFET으로 형성될 수도 있다.In FIG. 32 , the driving transistor DT and the first and second transistors ST1 and ST2 have been mainly described as being formed of an N-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but it should be noted that the present invention is not limited thereto. The driving transistor DT and the first and second transistors ST1 and ST2 may be formed of a P-type MOSFET.
도 33은 또 다른 실시예에 따른 화소 회로부와 발광 소자의 회로도이다.33 is a circuit diagram of a pixel circuit unit and a light emitting device according to another exemplary embodiment.
도 33에는 도 5의 화소 회로부(PXC)와 발광 소자(LE)의 또 다른 예가 나타나 있다.33 shows another example of the pixel circuit unit PXC and the light emitting device LE of FIG. 5 .
도 33을 참조하면, 발광 소자(LE)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(LE)의 발광량은 구동 전류(Ids)에 비례할 수 있다. 발광 소자(LE)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 예를 들어, 발광 소자(LE)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.Referring to FIG. 33 , the light emitting element LE emits light according to the driving current Ids. The amount of light emitted from the light emitting element LE may be proportional to the driving current Ids. The light emitting device LE may be an inorganic light emitting device including an anode electrode, a cathode electrode, and an inorganic semiconductor disposed between the anode electrode and the cathode electrode. For example, the light emitting element LE may be a micro light emitting diode.
발광 소자(LE)의 애노드 전극은 제4 트랜지스터(ST4)의 제1 전극과 제6 트랜지스터(ST6)의 제2 전극에 접속되며, 캐소드 전극은 제1 전원 배선(VSL)에 접속될 수 있다. 발광 소자(LE)의 애노드 전극과 캐소드 전극 사이에는 기생 용량(Cel)이 형성될 수 있다.The anode electrode of the light emitting element LE may be connected to the first electrode of the fourth transistor ST4 and the second electrode of the sixth transistor ST6 , and the cathode electrode may be connected to the first power line VSL. A parasitic capacitance Cel may be formed between the anode electrode and the cathode electrode of the light emitting element LE.
화소 회로부(PXC)는 구동 트랜지스터(transistor)(DT), 스위치 소자들, 및 커패시터(C1)를 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함한다.The pixel circuit unit PXC includes a driving transistor DT, switch elements, and a capacitor C1. The switch elements include first to sixth transistors ST1 , ST2 , ST3 , ST4 , ST5 , and ST6 .
구동 트랜지스터(DT)는 게이트 전극, 제1 전극, 및 제2 전극을 포함한다. 구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)를 제어한다. The driving transistor DT includes a gate electrode, a first electrode, and a second electrode. The driving transistor DT controls a drain-source current (Ids, hereinafter referred to as a “driving current”) flowing between the first electrode and the second electrode according to the data voltage applied to the gate electrode.
커패시터(C1)는 구동 트랜지스터(DT)의 제2 전극과 제2 전원 배선(VSL) 사이에 형성된다. 커패시터(C1)의 일 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되고, 타 전극은 제2 전원 배선(VSL)에 접속될 수 있다.The capacitor C1 is formed between the second electrode of the driving transistor DT and the second power line VSL. One electrode of the capacitor C1 may be connected to the second electrode of the driving transistor DT, and the other electrode may be connected to the second power line VSL.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.When the first electrode of each of the first to sixth transistors ST1 , ST2 , ST3 , ST4 , ST5 , and ST6 and the driving transistor DT is a source electrode, the second electrode may be a drain electrode. Alternatively, when the first electrode of each of the first to sixth transistors ST1 , ST2 , ST3 , ST4 , ST5 , and ST6 and the driving transistor DT is a drain electrode, the second electrode may be a source electrode.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 반도체층이 폴리 실리콘으로 형성되는 경우, 그를 형성하기 위한 공정은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다.An active layer of each of the first to sixth transistors ST1, ST2, ST3, ST4, ST5, ST6, and the driving transistor DT is formed of any one of polysilicon, amorphous silicon, and an oxide semiconductor. it might be When the semiconductor layers of the first to sixth transistors ST1 , ST2 , ST3 , ST4 , ST5 , ST6 , and the driving transistor DT are each formed of polysilicon, a process for forming the semiconductor layer is low-temperature polysilicon (Low). Temperature Poly Silicon: LTPS) process.
또한, 도 33에서는 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다.In addition, in FIG. 33 , the first to sixth transistors ST1 , ST2 , ST3 , ST4 , ST5 , ST6 , and the driving transistor DT will be mainly described with a P-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor). However, the present invention is not limited thereto, and may be formed of an N-type MOSFET.
나아가, 제1 전원 배선(VSL)의 제1 전원 전압, 제2 전원 배선(VSL)의 제2 전원 전압, 및 제3 전원 배선(VIL)의 제3 전원 전압은 구동 트랜지스터(DT)의 특성, 발광 소자(LE)의 특성 등을 고려하여 설정될 수 있다.Furthermore, the first power voltage of the first power line VSL, the second power voltage of the second power line VSL, and the third power voltage of the third power line VIL are the characteristics of the driving transistor DT, It may be set in consideration of characteristics of the light emitting element LE, and the like.
도 34는 또 다른 실시예에 따른 화소 회로부와 발광 소자의 회로도이다.34 is a circuit diagram of a pixel circuit unit and a light emitting device according to another exemplary embodiment.
도 34의 실시예는 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)가 P 타입 MOSFET으로 형성되고, 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)가 N 타입 MOSFET으로 형성되는 것에서 도 33의 실시예와 차이가 있다.In the embodiment of FIG. 34 , the driving transistor DT, the second transistor ST2, the fourth transistor ST4, the fifth transistor ST5, and the sixth transistor ST6 are formed of a P-type MOSFET, and the first It is different from the embodiment of FIG. 33 in that the transistor ST1 and the third transistor ST3 are formed of an N-type MOSFET.
도 34를 참조하면, P 타입 MOSFET으로 형성되는 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6) 각각의 액티브층은 폴리 실리콘으로 형성되고, N 타입 MOSFET으로 형성되는 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3) 각각의 액티브층은 산화물 반도체로 형성될 수 있다.Referring to FIG. 34 , active layers of the driving transistor DT, the second transistor ST2 , the fourth transistor ST4 , the fifth transistor ST5 , and the sixth transistor ST6 formed of a P-type MOSFET Silver is formed of polysilicon, and each active layer of the first transistor ST1 and the third transistor ST3 formed of the N-type MOSFET may be formed of an oxide semiconductor.
도 34에서는 제2 트랜지스터(ST2)의 게이트 전극과 제4 트랜지스터(ST4)의 게이트 전극이 기입 스캔 배선(GWL)에 연결되고, 제1 트랜지스터(ST1)의 게이트 전극이 제어 스캔 배선(GCL)에 연결되는 것에서 도 33의 실시예와 차이점이 있다. 또한, 도 34에서는 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)가 N 타입 MOSFET으로 형성되므로, 제어 스캔 배선(GCL)과 초기화 스캔 배선(GIL)에는 게이트 하이 전압의 스캔 신호가 인가될 수 있다. 이에 비해, 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)가 P 타입 MOSFET으로 형성되므로, 기입 스캔 배선(GWL)과 발광 배선(EL)에는 게이트 로우 전압의 스캔 신호가 인가될 수 있다.In FIG. 34 , the gate electrode of the second transistor ST2 and the gate electrode of the fourth transistor ST4 are connected to the write scan line GWL, and the gate electrode of the first transistor ST1 is connected to the control scan line GCL. There is a difference from the embodiment of FIG. 33 in connection. In addition, in FIG. 34 , since the first transistor ST1 and the third transistor ST3 are formed of an N-type MOSFET, a scan signal of a gate high voltage may be applied to the control scan line GCL and the initialization scan line GIL. have. In contrast, since the second transistor ST2 , the fourth transistor ST4 , the fifth transistor ST5 , and the sixth transistor ST6 are formed of a P-type MOSFET, the write scan line GWL and the light emitting line EL ), a scan signal of a gate low voltage may be applied.
한편, 본 명세서의 실시예에 따른 화소 회로부(PXC)는 도 38 내지 도 40에 도시된 바에 한정되지 않음에 주의하여야 한다. 본 명세서의 실시예에 따른 화소 회로부(PXC)는 도 32 내지 도 34에 도시된 실시예 이외에 당업자가 채용 가능한 공지된 다른 회로 구조로 형성될 수 있다.Meanwhile, it should be noted that the pixel circuit unit PXC according to the exemplary embodiment of the present specification is not limited to that illustrated in FIGS. 38 to 40 . The pixel circuit unit PXC according to the exemplary embodiment of the present specification may be formed in other well-known circuit structures employable by those skilled in the art in addition to the exemplary embodiments illustrated in FIGS. 32 to 34 .
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기S술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those of ordinary skill in the art to which the present invention pertains may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. You will understand that you can. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.
10: 표시 장치
100: 표시 패널
110: 반도체 회로 기판
111: 화소 전극
112: 연결 전극
120: 발광 소자층
130: 도전 연결부
PW: 격벽
LE: 발광 소자
QDL: 파장 변환층
PTF: 보호막10: display device 100: display panel
110: semiconductor circuit board 111: pixel electrode
112: connection electrode 120: light emitting element layer
130: conductive connection PW: bulkhead
LE: light emitting element QDL: wavelength conversion layer
PTF: Shield
Claims (32)
상기 기판 상에 배치되는 격벽;
상기 기판 상에서 상기 격벽에 의해 구획되는 발광 영역에 배치되며, 상기 기판의 두께 방향으로 연장되는 발광 소자;
상기 발광 영역에서 상기 발광 소자 상에 배치되며, 상기 발광 소자로부터 발광된 광의 파장을 변환하는 파장 변환층; 및
상기 발광 영역에서 상기 발광 소자와 상기 파장 변환층 사이에 배치되는 보호막을 구비하고,
상기 보호막은 서로 마주보는 상기 발광 소자의 적어도 일 측면과 상기 격벽의 적어도 일 측면 사이에 배치되는 표시 장치.Board;
a barrier rib disposed on the substrate;
a light emitting device disposed in a light emitting area partitioned by the barrier rib on the substrate and extending in a thickness direction of the substrate;
a wavelength conversion layer disposed on the light emitting device in the light emitting region and converting a wavelength of light emitted from the light emitting device; and
and a protective film disposed between the light emitting element and the wavelength conversion layer in the light emitting region,
The passivation layer is disposed between at least one side of the light emitting device and at least one side of the barrier rib facing each other.
상기 보호막은 수 내지 수십 나노미터의 직경을 갖는 산란체를 포함하는 표시 장치.The method of claim 1,
The passivation layer includes a scatterer having a diameter of several to several tens of nanometers.
상기 보호막의 두께는 상기 파장 변환층의 두께보다 낮은 표시 장치.The method of claim 1,
A thickness of the passivation layer is lower than a thickness of the wavelength conversion layer.
상기 격벽과 중첩하며, 상기 발광 소자로부터 떨어져 배치되는 공통 연결 전극을 더 구비하는 표시 장치.The method of claim 1,
and a common connection electrode overlapping the barrier rib and disposed apart from the light emitting device.
상기 기판 상에 배치되는 화소 전극; 및
상기 화소 전극 상에 배치되며, 상기 발광 소자의 일 단에 연결되는 연결 전극을 더 구비하는 표시 장치.5. The method of claim 4,
a pixel electrode disposed on the substrate; and
and a connection electrode disposed on the pixel electrode and connected to one end of the light emitting device.
상기 공통 연결 전극은 상기 연결 전극과 동일한 물질을 포함하는 표시 장치.6. The method of claim 5,
The common connection electrode includes the same material as the connection electrode.
상기 격벽과 상기 공통 연결 전극 사이에 배치되는 제1 절연막을 포함하는 표시 장치.5. The method of claim 4,
and a first insulating layer disposed between the barrier rib and the common connection electrode.
상기 격벽은 상기 발광 소자와 동일한 물질을 갖는 일부 영역을 포함하는 제1 격벽을 포함하는 표시 장치.6. The method of claim 5,
and the barrier rib includes a first barrier rib including a partial region having the same material as that of the light emitting device.
상기 발광 소자는,
상기 연결 전극 상에 배치되는 제1 반도체층;
상기 제1 반도체층 상에 배치되는 활성층; 및
상기 활성층 상에 배치되는 제2 반도체층을 포함하는 표시 장치.9. The method of claim 8,
The light emitting device,
a first semiconductor layer disposed on the connection electrode;
an active layer disposed on the first semiconductor layer; and
and a second semiconductor layer disposed on the active layer.
상기 제1 격벽은,
상기 제1 반도체층과 동일한 물질을 갖는 제1 서브 격벽, 상기 활성층과 동일한 물질을 갖는 제2 서브 격벽, 및 상기 제2 반도체층과 동일한 물질을 갖는 제3 서브 격벽을 포함하는 표시 장치.10. The method of claim 9,
The first partition wall,
A display device comprising: a first sub barrier rib made of the same material as the first semiconductor layer, a second sub barrier rib made of the same material as the active layer, and a third sub barrier rib made of the same material as the second semiconductor layer.
상기 제3 서브 격벽의 두께는 상기 제2 반도체층의 두께 이상인 표시 장치.11. The method of claim 10,
A thickness of the third sub barrier rib is equal to or greater than a thickness of the second semiconductor layer.
상기 제1 격벽은 상기 제3 서브 격벽 상에 배치되며, 비도핑된 반도체 물질을 갖는 제4 서브 격벽을 더 포함하는 표시 장치.11. The method of claim 10,
The first barrier rib is disposed on the third sub barrier rib, and the display device further includes a fourth sub barrier rib including an undoped semiconductor material.
상기 제4 서브 격벽의 두께는 상기 제2 반도체층의 두께보다 큰 표시 장치.13. The method of claim 12,
A thickness of the fourth sub barrier rib is greater than a thickness of the second semiconductor layer.
상기 격벽은,
상기 제1 격벽 상에 배치되며, 절연 물질을 갖는 제2 격벽; 및
상기 제2 격벽 상에 배치되며, 도전 물질을 갖는 제3 격벽을 더 포함하는 표시 장치.9. The method of claim 8,
The partition wall,
a second barrier rib disposed on the first barrier rib and having an insulating material; and
The display device further comprising a third barrier rib disposed on the second barrier rib and having a conductive material.
상기 제2 격벽의 두께는 상기 제3 격벽의 두께보다 큰 표시 장치.15. The method of claim 14,
A thickness of the second barrier rib is greater than a thickness of the third barrier rib.
상기 격벽의 측면들과 상기 발광 소자의 측면들 상에 배치되는 제2 절연막을 더 구비하는 표시 장치.The method of claim 1,
The display device further comprising a second insulating layer disposed on side surfaces of the barrier rib and side surfaces of the light emitting device.
상기 격벽의 상면과 측면들, 및 상기 발광 소자의 상면과 측면들 상에 배치되는 공통 전극을 더 구비하는 표시 장치.13. The method of claim 12,
The display device further comprising: a top surface and side surfaces of the barrier rib; and a common electrode disposed on the top surface and side surfaces of the light emitting device.
상기 공통 전극은 상기 격벽의 측면들과 상기 발광 소자의 측면들 상에 배치되는 제2 절연막과 접촉하는 표시 장치.18. The method of claim 17,
The common electrode is in contact with side surfaces of the barrier rib and a second insulating layer disposed on side surfaces of the light emitting device.
상기 격벽의 측면들과 상기 발광 소자의 측면들 상에 배치되는 반사막을 더 구비하는 표시 장치.18. The method of claim 17,
and a reflective film disposed on side surfaces of the barrier rib and side surfaces of the light emitting device.
상기 반사막은 상기 격벽의 측면들과 상기 발광 소자의 측면들 상에 배치되는 공통 전극과 접촉하는 표시 장치.20. The method of claim 19,
The reflective layer is in contact with a common electrode disposed on side surfaces of the barrier rib and side surfaces of the light emitting device.
상기 파장 변환층 상에 배치되는 컬러필터를 더 구비하는 표시 장치.The method of claim 1,
The display device further comprising a color filter disposed on the wavelength conversion layer.
상기 파장 변환층과 상기 컬러필터 사이에 배치되는 캡핑층; 및
상기 캡핑층과 상기 컬러필터 사이에 배치되는 반사 투과막을 더 구비하는 표시 장치.22. The method of claim 21,
a capping layer disposed between the wavelength conversion layer and the color filter; and
The display device further comprising a reflective and transmissive layer disposed between the capping layer and the color filter.
상기 파장 변환층과 상기 컬러필터 사이에 배치되는 반사 투과막; 및
상기 반사 투과막과 상기 컬러필터 사이에 배치되는 캡핑층을 더 구비하는 표시 장치.23. The method of claim 22,
a reflective and transmissive film disposed between the wavelength conversion layer and the color filter; and
The display device further comprising a capping layer disposed between the reflective and transmissive layer and the color filter.
상기 파장 변환층은 상기 발광 소자로부터 발광된 제1 광 중에서 일부를 제2 광과 제3 광을 혼합한 제4 광으로 변환하는 표시 장치.The method of claim 1,
The wavelength conversion layer converts a portion of the first light emitted from the light emitting device into fourth light obtained by mixing the second light and the third light.
상기 파장 변환층은,
상기 보호막 상에 배치되고, 상기 발광 소자로부터 발광된 제1 광 중에서 일부를 제2 광으로 변환하는 제1 파장 변환층; 및
상기 제1 파장 변환층 상에 배치되고, 상기 제1 광 중에서 일부를 제3 광으로 변환하는 제2 파장 변환층을 포함하는 표시 장치.The method of claim 1,
The wavelength conversion layer,
a first wavelength conversion layer disposed on the passivation layer and configured to convert a portion of the first light emitted from the light emitting device into second light; and
and a second wavelength conversion layer disposed on the first wavelength conversion layer and configured to convert a portion of the first light into third light.
상기 제1 발광 영역, 상기 제2 발광 영역, 및 상기 제3 발광 영역을 구획하는 격벽; 및
상기 제1 발광 영역, 상기 제2 발광 영역, 및 상기 제3 발광 영역 각각에서 상기 격벽과 떨어져 배치되며, 상기 기판의 두께 방향으로 연장되는 발광 소자;
상기 제1 발광 영역, 상기 제2 발광 영역, 및 상기 제3 발광 영역 각각에서 상기 발광 소자 상에 배치되는 보호막; 및
상기 제1 발광 영역, 상기 제2 발광 영역, 및 상기 제3 발광 영역 중 적어도 어느 한 영역에서 상기 보호막 상에 배치되는 파장 변환층을 구비하고,
상기 보호막의 두께는 상기 파장 변환층의 두께보다 작은 표시 장치.a first light emitting area emitting a first light, a second light emitting area emitting a second light, and a third light emitting area emitting a third light;
a barrier rib partitioning the first light emitting area, the second light emitting area, and the third light emitting area; and
a light emitting device disposed apart from the barrier rib in each of the first light emitting area, the second light emitting area, and the third light emitting area and extending in a thickness direction of the substrate;
a protective layer disposed on the light emitting device in each of the first light emitting area, the second light emitting area, and the third light emitting area; and
a wavelength conversion layer disposed on the passivation layer in at least one of the first light emitting region, the second light emitting region, and the third light emitting region;
A thickness of the passivation layer is smaller than a thickness of the wavelength conversion layer.
상기 파장 변환층은 상기 제1 발광 영역, 상기 제2 발광 영역, 및 상기 제3 발광 영역에 배치되며,
상기 파장 변환층은 상기 제1 광 중에서 일부를 제2 광과 제3 광을 혼합한 제4 광으로 변환하는 표시 장치.27. The method of claim 26,
The wavelength conversion layer is disposed in the first light emitting region, the second light emitting region, and the third light emitting region,
The wavelength conversion layer converts a portion of the first light into fourth light obtained by mixing second light and third light.
상기 제1 발광 영역에 배치되며, 상기 제1 광을 투과시키는 제1 컬러필터;
상기 제2 발광 영역에 배치되며, 상기 제2 광을 투과시키는 제2 컬러필터; 및
상기 제3 발광 영역에 배치되며, 상기 제3 광을 투과시키는 제3 컬러필터를 더 구비하는 표시 장치.28. The method of claim 27,
a first color filter disposed in the first light emitting area and transmitting the first light;
a second color filter disposed in the second light emitting area and transmitting the second light; and
and a third color filter disposed in the third light emitting area and transmitting the third light.
상기 파장 변환층은,
상기 보호막 상에 배치되고, 상기 제1 광 중에서 일부를 제2 광으로 변환하는 제1 파장 변환층; 및
상기 제1 파장 변환층 상에 배치되고, 상기 제1 광 중에서 일부를 제3 광으로 변환하는 제2 파장 변환층을 포함하는 표시 장치.26. The method of claim 25,
The wavelength conversion layer,
a first wavelength conversion layer disposed on the passivation layer and configured to convert a portion of the first light into second light; and
and a second wavelength conversion layer disposed on the first wavelength conversion layer and configured to convert a portion of the first light into third light.
상기 제1 발광 영역에서 상기 보호막 상에 배치되는 광 투과층을 더 구비하고,
상기 보호막의 두께는 상기 광 투과층의 두께보다 작은 표시 장치.27. The method of claim 26,
Further comprising a light transmitting layer disposed on the passivation layer in the first light emitting region,
A thickness of the passivation layer is smaller than a thickness of the light transmitting layer.
상기 파장 변환층은 상기 제2 발광 영역에서 상기 보호막 상에 배치되며 상기 제1 광 중에서 일부를 상기 제2 광으로 변환하고, 제3 발광 영역에서 상기 보호막 상에 배치되며 상기 제1 광 중에서 일부를 상기 제3 광으로 변환하는 표시 장치.31. The method of claim 30,
The wavelength conversion layer is disposed on the passivation layer in the second light emitting region, converts some of the first light into the second light, is disposed on the passivation layer in the third light emitting area, and transmits a portion of the first light A display device for converting the third light.
상기 반도체 회로 기판의 제1 연결 전극층과 상기 발광 소자 기판의 제2 연결 전극층을 접착하여 연결 전극층을 형성함으로써 상기 반도체 회로 기판과 상기 발광 소자 기판을 합착하는 단계;
상기 발광 소자 기판을 제거하는 단계;
상기 발광 소자층 상에 제1 마스크 패턴과 제2 마스크 패턴을 형성하고, 상기 제1 마스크 패턴과 제2 마스크 패턴에 따라 상기 발광 소자층을 식각하여 복수의 발광 소자들과 격벽을 형성하는 단계;
상기 연결 전극층을 식각함으로써 연결 전극들과 공통 연결 전극을 형성하는 단계;
상기 복수의 발광 소자들 각각의 측면들과 격벽의 측면들 상에 제2 절연막을 형성하는 단계;
상기 복수의 발광 소자들 각각의 상면과 상기 공통 연결 전극을 연결하는 공통 전극을 형성하는 단계;
상기 복수의 발광 소자들 각각의 측면들과 격벽의 측면들 상에 반사 전극을 형성하는 단계; 및
상기 격벽에 의해 정의되는 복수의 발광 영역들 각각에서 상기 발광 소자 상에 보호막을 형성하고, 상기 보호막 상에 파장 변환층을 형성하며, 상기 파장 변환층 상에 컬러필터를 형성하는 단계를 포함하는 표시 장치의 제조 방법.forming a first connection electrode layer on a semiconductor circuit board, forming a first insulating film for planarizing a stepped region of the first connection electrode layer, and forming a second connection electrode layer on the light emitting device layer of the light emitting device substrate;
bonding the semiconductor circuit board and the light emitting device substrate by bonding the first connection electrode layer of the semiconductor circuit board and the second connection electrode layer of the light emitting device substrate to form a connection electrode layer;
removing the light emitting device substrate;
forming a first mask pattern and a second mask pattern on the light emitting element layer, and etching the light emitting element layer according to the first mask pattern and the second mask pattern to form a plurality of light emitting elements and barrier ribs;
forming connection electrodes and a common connection electrode by etching the connection electrode layer;
forming a second insulating film on side surfaces of each of the plurality of light emitting devices and side surfaces of the barrier rib;
forming a common electrode connecting an upper surface of each of the plurality of light emitting devices and the common connection electrode;
forming a reflective electrode on side surfaces of each of the plurality of light emitting devices and side surfaces of the barrier rib; and
A display comprising the steps of forming a protective film on the light emitting element in each of the plurality of light emitting regions defined by the barrier rib, forming a wavelength conversion layer on the protective film, and forming a color filter on the wavelength conversion layer A method of manufacturing the device.
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