KR20220126271A - Semiconductor device, fabrication method for a semiconductor device and electronic device - Google Patents
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- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
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- H01L2224/08058—Shape in side view being non uniform along the bonding area
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- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/0805—Shape
- H01L2224/0807—Shape of bonding interfaces, e.g. interlocking features
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08123—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting directly to at least two bonding areas
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- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
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- H01L2224/085—Material
- H01L2224/08505—Material outside the bonding interface
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- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
- H01L2224/0951—Function
- H01L2224/09515—Bonding areas having different functions
- H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8034—Bonding interfaces of the bonding area
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8034—Bonding interfaces of the bonding area
- H01L2224/80345—Shape, e.g. interlocking features
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8034—Bonding interfaces of the bonding area
- H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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Abstract
Description
본 기술은, 복수 기판을 맞붙임(bonding)에 의해 전극 사이 또는 배선 사이 접합이 이루어진 반도체 장치, 이와 같은 반도체 장치의 제조 방법 및 반도체 장치를 포함하는 전자 기기에 관한 것이다.TECHNICAL FIELD The present technology relates to a semiconductor device in which bonding between electrodes or wiring is formed by bonding a plurality of substrates, a method for manufacturing such a semiconductor device, and an electronic device including the semiconductor device.
종래, 2장의 웨이퍼 또는 기판을 맞붙여서, 각각의 반도체 기판에 형성된 접합 전극끼리를 접합하는 기술이 개발되어 있다(예를 들면, 특허 문헌 1 참조).BACKGROUND ART Conventionally, a technique has been developed in which two wafers or substrates are laminated and bonded electrodes formed on each semiconductor substrate are bonded together (see, for example, Patent Document 1).
또한, 반도체 장치의 더한층의 고집적화를 달성하기 위한 구조의 하나로서, 각각에 소자나 배선이 형성된 2장의 기판을 적층시켜서 맞붙이는 3차원 구조가 제안되어 있다. 이와 같은 3차원 구조의 반도체 장치를 제조하는 경우, 우선, 각각에 소자가 형성된 2장의 기판을 준비하고, 각각의 기판의 맞붙임면측에, 접합용의 전극(본딩 패드)를 인출한 상태로 한다. 이때, 예를 들면 매입 배선 기술(이른바 다마신(damascene) 처리)를 적용함에 의해, 구리(Cu)로 이루어지는 접합용의 전극이 절연막으로 둘러싸인 구성의 맞붙임면을 형성한다. 그 후, 맞붙임면을 대향시켜서 2장의 기판을 배치하고, 또한 각 맞붙임면에 마련한 전극끼리를 대응시켜서 2장의 기판을 적층시키고, 이 상태에서 열처리를 시행한다. 이에 의해, 전극 사이를 접합시킨 기판 사이의 맞붙임을 행한다(이상, 예를 들면 하기 특허 문헌 1 참조).Further, as one of the structures for achieving further high integration of the semiconductor device, a three-dimensional structure in which two substrates each having elements and wirings formed thereon are laminated and bonded together has been proposed. In the case of manufacturing a semiconductor device having such a three-dimensional structure, first, two substrates each having an element formed thereon are prepared, and the bonding electrode (bonding pad) is drawn out from the bonding surface side of each substrate. . At this time, for example, by applying a buried wiring technique (so-called damascene processing), a bonding surface of a structure in which a bonding electrode made of copper (Cu) is surrounded by an insulating film is formed. Then, two board|substrates are arrange|positioned by making a bonding surface oppose, and also the electrodes provided in each bonding surface are made to correspond, and two board|substrates are laminated|stacked, and heat processing is performed in this state. Thereby, bonding between the substrates to which the electrodes were bonded is performed (see above, for example,
여기서, 일반적인 매입 배선 기술에 의한 전극의 형성은, 예를 들면 다음과 같이 행하여진다. 우선, 기판의 표면을 덮는 절연막에 홈 패턴을 형성하고, 뒤이어 홈 패턴의 내벽을 덮는 상태로, 구리(Cu)에 대해 배리어성을 갖는 도전성의 하지층 또는 배리어 메탈층을 절연막상에 성막한다. 다음에, 배리어 메탈층의 상부에, 홈 패턴을 매입하는 상태로 구리(Cu)를 이용한 전극막을 성막한 후, 배리어 메탈층이 노출할 때까지 전극막을 연마하고, 또한 절연막이 노출할 때까지 배리어 메탈층과 전극막을 연마한다. 이에 의해, 절연막에 형성한 홈 패턴 내에 배리어 메탈층을 통하여 전극막이 매입된 매입 전극이 형성된다.Here, formation of an electrode by a general buried wiring technique is performed as follows, for example. First, a groove pattern is formed in an insulating film that covers the surface of the substrate, and then a conductive underlayer or barrier metal layer having a barrier property to copper (Cu) is formed on the insulating film while covering the inner wall of the groove pattern. Next, an electrode film using copper (Cu) is formed on top of the barrier metal layer in a state in which the groove pattern is embedded, and then the electrode film is polished until the barrier metal layer is exposed, and the barrier is further exposed until the insulating film is exposed. The metal layer and the electrode film are polished. Thereby, the buried electrode in which the electrode film is embedded through the barrier metal layer in the groove|channel pattern formed in the insulating film is formed.
이상의 매입 배선 기술에서는, 전극막을 연마하여 배리어 메탈층이 노출한 시점에서 전극막의 연마를 자동적으로 정지할 수 있는 것이지만, 계속해서 행하여지는 전극막과 배리어 메탈층과의 연마에서는 절연막이 노출한 시점에서 전극막의 연마를 자동적으로 정지할 수가 없다. 이 때문에, 연마면 내에서는, 홈 패턴 내의 전극막이 과잉하게 연마되는 디싱이나, 전극 레이아웃에 의존하여 홈 패턴 내의 전극막이 과잉하게 연마된 에로전이 발생하기 쉽고, 평탄한 연삭면을 얻는 것이 곤란하다. 그래서, 전극막을 성막하기 전에, 절연막상의 배리어 메탈층을 제거하여 홈 패턴의 내벽만으로 배리어 메탈층을 남기고, 이 상부에 전극막을 성막하여 연마를 행하는 방법이 제안되어 있다(이상, 하기 특허 문헌 2 참조).In the above buried wiring technique, polishing of the electrode film can be automatically stopped when the barrier metal layer is exposed by polishing the electrode film, but in the subsequent polishing of the electrode film and the barrier metal layer, when the insulating film is exposed The polishing of the electrode film cannot be automatically stopped. For this reason, in the polished surface, dishing in which the electrode film in the groove pattern is excessively polished or erosion in which the electrode film in the groove pattern is excessively polished depending on the electrode layout is likely to occur, and it is difficult to obtain a flat ground surface. Therefore, before forming the electrode film, a method has been proposed in which the barrier metal layer on the insulating film is removed to leave the barrier metal layer only on the inner wall of the groove pattern, and an electrode film is formed thereon to perform polishing (see
그런데 상술한 바와 같은 맞붙임에 의해 얻어지는 3차원 구조의 반도체 장치에서는, 절연막 안으로 전극 재료의 확산을 방지하면서, 2장의 기판끼리의 맞붙임 강도 및 전극 사이의 접합 강도가 확보된 구조가 요망되고 있다. 그러나, 상기 특허 문헌 1에 나타난 반도체 장치의 제조 방법에서는, 절연막 안으로 전극 재료의 확산을 방지할 수가 없다.However, in the semiconductor device having a three-dimensional structure obtained by bonding as described above, a structure in which bonding strength between two substrates and bonding strength between electrodes is ensured is desired while preventing diffusion of electrode material into the insulating film. . However, in the method for manufacturing a semiconductor device disclosed in
한편, 상기 특허 문헌 2에 나타난 매입 배선 기술에서는, 배리어 메탈층 또는 하지층을 통하여 전극막을 마련함에 의해, 절연막 안으로 전극 재료의 확산은 방지할 수 있다. 그러나, 이 매입 배선 기술은, 기판끼리의 맞붙임을 고려한 것이 아니고, 연마에 의해 얻어진 평탄화면에 전극 및 절연막과 함께 배리어 메탈층이 노출한 상태가 된다. 이 때문에, 평탄화면의 전면에서 충분한 맞붙임 강도를 확보하는 것은 곤란하다.On the other hand, in the buried wiring technique disclosed in
그래서 본 기술은, 2장의 기판의 맞붙임에 의해 전극 사이 접합이 이루어진 구성에 있어서, 절연막 안으로 전극 재료의 확산을 방지하면서도 맞붙임 강도가 확보되고, 이에 의해 신뢰성의 향상이 도모된 3차원 구조의 반도체 장치를 제공하는 것을 목적으로 한다. 또, 본 기술은 이와 같은 반도체 장치의 제조 방법 및 반도체 장치를 포함하는 전자 기기를 제공하는 것을 목적으로 한다.Therefore, the present technology is a three-dimensional structure in which bonding strength is secured while preventing diffusion of electrode material into the insulating film in a configuration in which bonding between electrodes is made by bonding two substrates, thereby improving reliability. An object of the present invention is to provide a semiconductor device. Another object of the present technology is to provide a method for manufacturing such a semiconductor device and an electronic device including the semiconductor device.
본 발명의 제 1 실시예에 관하여, 제 1 전극, 및 상기 제 1 전극에 대한 확산 방지 재료로 구성되고 상기 제 1 전극의 주위를 피복하는 제 1 절연막을 포함하고, 상기 제 1 전극과 상기 제 1 절연막으로 접합면을 구성하는 제 1 기판과, 상기 제 1 기판 상에 접합되어 설치되고, 상기 제 1 전극에 접합된 제 2 전극, 및 상기 제 2 전극에 대한 확산 방지 재료로 구성되고 상기 제 2 전극의 주위를 피복하는 제 2 절연막을 포함하고, 상기 제 2 전극과 상기 제 2 절연막으로 상기 제 1 기판에 대한 접합면을 구성하는 제 2 기판을 구비하는 반도체 장치를 제공한다.With respect to the first embodiment of the present invention, it comprises a first electrode and a first insulating film made of a diffusion preventing material for the first electrode and covering the periphery of the first electrode, wherein the first electrode and the first electrode are A first substrate constituting a bonding surface with a first insulating film, a second electrode bonded to and provided on the first substrate, and bonded to the first electrode, and a diffusion preventing material for the second electrode, A semiconductor device comprising: a second substrate including a second insulating film covering the periphery of two electrodes, the second electrode and the second insulating film forming a bonding surface to the first substrate;
본 발명의 제 1 실시예에 관하여, 전극 재료에 대한 확산 방지 재료로 구성된 절연막을 2장의 기판 각각의 상부에 형성하고, 상기 절연막 상에 홈 패턴을 형성하고, 전극막이 상기 절연막 상에 형성된 홈 패턴을 매입하는 상태에서 상기 전극 재료에 의해 구성된 상기 전극막을 상기 기판 각각의 상기 절연막 상에 형성하고, 상기 절연막이 노출될 때까지 상기 기판 각각의 상기 전극막을 연마하여, 상기 홈 패턴 내에 상기 전극막이 매입되도록, 상기 전극의 패턴을 형성하고, 상기 전극이 상부에 각각 형성된 2장의 상기 기판을, 상기 전극이 함께 접합된 상태에서, 접합하는 것으로 하는 반도체 장치의 제조 방법에 의하여 반도체 장치가 제조된다.With respect to the first embodiment of the present invention, an insulating film composed of a diffusion preventing material for an electrode material is formed on each of two substrates, a groove pattern is formed on the insulating film, and the electrode film is a groove pattern formed on the insulating film forming the electrode film made of the electrode material on the insulating film of each of the substrates in a state of burying A semiconductor device is manufactured by a semiconductor device manufacturing method in which patterns of the electrodes are formed as much as possible, and the two substrates each having the electrodes formed thereon are joined together in a state where the electrodes are joined together.
본 발명의 제 2의 실시예에 관하여, 제 1 전극 및 제 1 절연막이 노출되는 접합면을 갖는 제 1 기판과, 상기 제 1 기판의 접합면을 피복하는 절연성 박막과, 제 2 전극 및 제 2 절연막이 노출되는 접합면을 갖고, 상기 제 2 기판의 상기 접합면과 상기 제 1 기판의 상기 접합면의 사이에 상기 절연성 박막이 끼워지고 상기 제 1 전극과 상기 제 2 전극이 상기 절연성 박막을 관통하여 전기적으로 서로 접속된 상태에서, 상기 제 1 기판에 접합되는 제 2 기판을 구비한 반도체 장치를 제공한다.With respect to the second embodiment of the present invention, a first substrate having a bonding surface to which the first electrode and the first insulating film are exposed, an insulating thin film covering the bonding surface of the first substrate, the second electrode and the second It has a bonding surface to which an insulating film is exposed, and the insulating thin film is sandwiched between the bonding surface of the second substrate and the bonding surface of the first substrate, and the first electrode and the second electrode pass through the insulating thin film. to provide a semiconductor device including a second substrate bonded to the first substrate while being electrically connected to each other.
본 발명의 제 2의 실시예에 관하여, 전극 및 절연막이 노출되는 접합면을 각각 갖는 2장의 기판을 준비하고, 절연성 박막이 상기 2장의 기판 중 적어도 하나의 접합면을 피복하는 상태에서, 상기 절연성 박막을 형성하고, 상기 절연성 박막을 가로질러 상기 2장의 기판의 접합면을 서로 대향 배치하고, 상기 전극이 상기 절연성 박막을 관통하여 전기적으로 서로 접속된 상태에서 상기 2장의 기판을 정렬하고, 상기 2장의 기판을 상기 정열된 상태에서 접합하는 반도체 장치의 제조 방법에 의하여 반도체 장치가 제조된다.According to the second embodiment of the present invention, two substrates each having a bonding surface to which an electrode and an insulating film are exposed are prepared, and in a state where the insulating thin film covers at least one bonding surface of the two substrates, the insulating property forming a thin film, arranging the bonding surfaces of the two substrates to face each other across the insulating thin film, and aligning the two substrates with the electrodes passing through the insulating thin film and electrically connected to each other; A semiconductor device is manufactured by the method for manufacturing a semiconductor device in which long substrates are joined in the aligned state.
본 발명의 제 3의 실시예에 관하여, 접합 계면측 상의 표면 상에 형성된 제 1 금속막을 갖는 제 1 반도체부와, 상기 접합 계면 상에서 상기 제 1 금속막에 접합되며 상기 접합 계면측 상의 표면 면적이 상기 접합 계면측 상의 상기 제 1 금속막의 표면 면적보다 더 작은 제 2 금속막을 갖고, 상기 접합 계면 상의 상기 제 1 반도체부에 접합되는 상태로 마련되는 제 2 반도체부와, 상기 제 1 금속막이 상기 제 2 금속막에 대해 접합하지 않는 면 영역을 포함하는 상기 접합 계면측 상의 상기 제 1 금속막의 면 영역의 일부에 마련된 계면 배리어부를 갖는 반도체 장치와, 상기 반도체 장치의 출력 신호를 처리하는 신호 처리 회로를 갖는 전자 기기를 제공한다.With respect to the third embodiment of the present invention, a first semiconductor portion having a first metal film formed on the surface on the junction interface side, and bonded to the first metal film on the junction interface side, the surface area on the junction interface side is a second semiconductor portion having a second metal film smaller than a surface area of the first metal film on the junction interface side, and provided in a state of being joined to the first semiconductor portion on the junction interface, wherein the first metal film is the
본 발명의 제 3의 실시예에 관하여, 접합 계면측 상의 표면 상에 형성된 제 1 금속막을 갖는 제 1 반도체부를 제작하고, 상기 접합 계면측 상의 표면 면적이 상기 접합 계면측 상의 상기 제 1 금속막의 표면 면적보다 더 작은 제 2 금속막을 갖는 제 2 반도체부를 제작하고, 상기 제 1 금속막측 상의 상기 제 1 반도체부의 표면과 상기 제 2 금속막측 상의 상기 제 2 반도체부의 표면을 서로 접합하고, 상기 제 1 금속막과 상기 제 2 금속막을 서로 접합하고, 상기 제 1 금속막이 상기 제 2 금속막에 대해 접하지 않는 면 영역을 포함하는 상기 접합 계면측 상의 상기 제 1 금속막의 면 영역의 일부에 계면 배리어부를 마련하는 반도체 장치의 제조 방법에 의하여 반도체 장치가 제조된다.With respect to the third embodiment of the present invention, a first semiconductor portion having a first metal film formed on the surface on the junction interface side is fabricated, wherein the surface area on the junction interface side is the surface of the first metal film on the junction interface side A second semiconductor part having a second metal film smaller than the area is produced, the surface of the first semiconductor part on the first metal film side and the surface of the second semiconductor part on the second metal film side are joined to each other, and the first metal A film and the second metal film are bonded to each other, and an interface barrier portion is provided in a part of the surface region of the first metal film on the bonding interface side including a surface region where the first metal film does not contact the second metal film A semiconductor device is manufactured by the method for manufacturing a semiconductor device.
본 발명의 제 4의 실시예에 관하여, 반도체 기판과, 상기 반도체 기판 상에 형성된 절연층과, 상기 절연층의 표면 상에 형성된 접합 전극과, 상기 절연층의 표면 상에 형성되고, 상기 절연층에 의해 상기 접합 전극을 둘러싸는 보호층을 갖는 반도체 장치가 제공된다.With respect to a fourth embodiment of the present invention, a semiconductor substrate, an insulating layer formed on the semiconductor substrate, a bonding electrode formed on a surface of the insulating layer, and a surface of the insulating layer formed on the insulating layer, the insulating layer A semiconductor device having a protective layer surrounding the junction electrode is provided.
본 발명의 제 4의 실시예에 관하여, 반도체 기판 상에 절연층을 형성하고, 상기 절연층의 표면 상에 접합 전극을 형성하고, 상기 절연층에 의해 상기 접합 전극을 둘러싸는 상기 절연층의 상기 표면의 위치에 보호층을 형성하는 반도체 장치의 제조 방법에 의하여 반도체 장치가 제조된다.With respect to the fourth embodiment of the present invention, an insulating layer is formed on a semiconductor substrate, a junction electrode is formed on a surface of the insulating layer, and the insulating layer surrounds the junction electrode by the insulating layer. A semiconductor device is manufactured by a semiconductor device manufacturing method in which a protective layer is formed at a position on the surface.
본 발명의 제 5의 실시예에 관하여, 반도체 기판과, 상기 반도체 기판 상에 형성된 절연층과, 상기 절연층의 표면 상에 형성된 접합 전극과, 상기 절연층의 표면 상에 형성되고, 상기 절연층에 의해 상기 접합 전극을 둘러싸는 보호층을 갖는 반도체 장치와, 상기 반도체 장치의 출력 신호를 처리하는 신호 처리 회로를 갖는 전자 기기가 제공된다.With respect to a fifth embodiment of the present invention, a semiconductor substrate, an insulating layer formed on the semiconductor substrate, a bonding electrode formed on a surface of the insulating layer, and formed on a surface of the insulating layer, the insulating layer There is provided an electronic device including a semiconductor device having a protective layer surrounding the junction electrode and a signal processing circuit for processing an output signal of the semiconductor device.
본 발명의 반도체 소자 및 제조 방법에 의해서, 2장의 기판의 접합에 의해서 상기 전극이 함께 접합되고, 전극 재료의 확산을 막음으로써 접합 강도가 보장된다. 결과적으로, 3차원 구조의 반도체 장치는 신뢰성 향상을 도모할 수 있다.With the semiconductor device and manufacturing method of the present invention, the electrodes are bonded together by bonding two substrates, and the bonding strength is ensured by preventing diffusion of electrode materials. As a result, a semiconductor device having a three-dimensional structure can improve reliability.
본 발명의 반도체 장치(전자 기기) 및 그 제조방법에서, 제 1 금속막의 접합측 표면의 면적은 제 1 금속막에 접합하는 제 2 금속막의 접합측 표면의 면적보다 작게한다. 또한, 제 2 금속막에 접합되지 않는 제 1 금속막에서의 면 영역을 구비하는 접합 계면측 상에 제 1 금속막의 면 영역부에서, 계면 배리어막이 구비된다. 전술한 구성에 의하여, 접합 계면은 더욱 높은 신뢰성을 가지고, 접합 계면에서 전기 특성의 감소를 억제할 수 있다.In the semiconductor device (electronic device) and manufacturing method thereof of the present invention, the area of the bonding-side surface of the first metal film is made smaller than the area of the bonding-side surface of the second metal film bonded to the first metal film. Further, in the surface region portion of the first metal film, an interface barrier film is provided on the junction interface side having a surface region in the first metal film that is not joined to the second metal film. With the above-described configuration, the bonding interface has higher reliability, and a decrease in electrical properties at the bonding interface can be suppressed.
도 1은 본 발명이 적용되는 반도체 장치의 한 예를 도시하는 개략 구성도.
도 2는 본 발명의 제 1의 실시예에 관한 반도체 장치의 구성을 도시하는 부분 단면도.
도 3a 내지 도 3f는 도 2의 반도체 장치의 제조에서의 센서 기판의 각각의 제작 순서를 도시하는 단면도.
도 4a 내지 도 4e는 도 2의 반도체 장치의 제조에서의 회로 기판의 각각의 제작 순서를 도시하는 단면도.
도 5a 및 도 5b는 도 2의 반도체 장치의 제조에서의 맞붙임의 각각 순서를 도시하는 단면도.
도 6의 A 내지 C, A' 내지 C' 및 D는 도 2의 반도체 장치의 비교례로서 반도체 장치의 제조 방법의 한 예를 도시하는 단면도.
도 7은 도 2의 반도체 장치의 변형례가 되는 반도체 장치의 구성을 도시하는 부분 단면도.
도 8은 본 발명의 제 2의 실시예에 관한 반도체 장치의 구성을 도시하는 부분 단면도.
도 9a 내지 도 9e는 본 발명의 제 2의 실시예에 관한 반도체 장치의 제조에서의 제 1 기판 또는 센서 기판의 제작 순서를 도시하는 단면도.
도 10a 및 도 10b는 제 2의 실시예에 관한 반도체 장치의 제조에서의 제 2 기판 또는 회로 기판의 제작 순서를 도시하는 단면도.
도 11a 및 도 11b는 제 2의 실시예에 관한 반도체 장치의 제조에서의 맞붙임의 각각 순서를 도시하는 단면도.
도 12a 및 도 12b는 Cu-Cu 접합시에 발생하는 문제를 설명하기 위한 단면도.
도 13은 Cu-Cu 접합시에 발생하는 다른 문제를 설명하기 위한 단면도.
도 14는 본 발명의 제 3의 실시예의 제 1의 실시 형태에 관한 반도체 장치에서의 접합 계면 부근의 단면도.
도 15는 도 14의 반도체 장치의 접합 계면 부근의 상면도.
도 16a 내지 도 16m은 도 15의 반도체 장치의 각각의 제작 순서를 설명하기 위한 단면도.
도 17은 본 발명의 제 3의 실시예의 제 2의 실시 형태에 관한 반도체 장치에서의 접합 계면 부근의 단면도.
도 18은 도 17의 반도체 장치의 접합 계면 부근의 상면도.
도 19a 내지 도 19e는 도 17의 반도체 장치의 각각의 제작 순서를 설명하기 위한 단면도.
도 20은 본 발명의 제 3의 실시예의 제 3의 실시 형태에 관한 반도체 장치에서의 접합 계면 부근의 단면도.
도 21은 도 20의 반도체 장치의 접합 계면 부근의 상면도.
도 22a 내지 도 22h는 도 20의 반도체 장치의 각각의 제작 순서를 설명하기 위한 단면도.
도 23은 변형례 1의 반도체 장치에서의 접합 계면 부근의 단면도.
도 24는 도 23의 반도체 장치의 제작 순서를 설명하기 위한 단면도.
도 25 및 도 26은 변형례 3 및 4의 반도체 장치에서의 접합 계면 부근의 단면도.
도 27 및 도 28은 참고예 1 및 2의 반도체 장치에서의 접합 계면 부근의 단면도.
도 29 및 도 30은 종래의 Cu-Cu 접합 수법에서 발생할 수 있는 문제를 설명하기 위한 도면.
도 31은 본 발명의 제 3의 실시예의 제 4의 실시 형태에 관한 반도체 장치에서의 접합 계면 부근의 단면도.
도 32는 도 31의 반도체 장치의 접합 계면 부근의 상면도.
도 33a 내지 도 33d는 도 31의 반도체 장치의 각각의 제작 순서를 설명하기 위한 도면.
도 34는 본 발명의 제 3의 실시예의 제 5의 실시 형태에 관한 반도체 장치에서의 접합 계면 부근의 단면도.
도 35는 도 34의 반도체 장치의 접합 계면 부근의 상면도.
도 36a 내지 도 36d는 도 34의 반도체 장치의 각각의 제작 순서를 설명하기 위한 도면.
도 37은 본 발명의 Cu-Cu 접합 기술을 적용할 수 있는 응용례 1의 반도체 장치의 구성례를 도시하는 단면도.
도 38은 본 발명의 Cu-Cu 접합 기술을 적용할 수 있는 응용례 2의 반도체 장치의 구성례를 도시하는 단면도.
도 39는 본 발명의 제 4의 실시예에 관한 반도체 장치의 접합 전극의 개략 구성을 도시하는 단면도.
도 40a는, 도 39의 접합 전극을 구비하는 반도체 장치의 개략 구성을 도시하는 단면도이고, 도 40b는, 도 40a에 도시하는 제 1 접합부의 접합면의 평면도.
도 41a 내지 도 41k는, 도 41a의 반도체 장치의 각각의 제작 순서를 설명하기 위한 도면.
도 42a는, 도 39의 변형례 1의 접합 전극을 구비하는 반도체 장치의 개략 구성을 도시하는 단면도이고, 도 42b는, 도 42a에 도시하는 제 1 접합부의 접합면에서의 평면도.
도 43a 내지 도 43g는, 도 42a의 반도체 장치의 각각의 제작 순서를 설명하기 위한 도면.
도 44는 도 39의 변형례 2의 접합 전극을 구비하는 반도체 장치의 개략 구성을 도시하는 단면도.
도 45는 본 발명을 적용하여 얻어진 반도체 장치를 이용한 전자 기기를 나타내는 개략 구성도.1 is a schematic configuration diagram showing an example of a semiconductor device to which the present invention is applied;
Fig. 2 is a partial cross-sectional view showing the configuration of the semiconductor device according to the first embodiment of the present invention;
3A to 3F are cross-sectional views showing respective manufacturing procedures of the sensor substrate in the manufacturing of the semiconductor device of FIG. 2;
4A to 4E are cross-sectional views showing respective manufacturing procedures of a circuit board in manufacturing the semiconductor device of FIG. 2;
5A and 5B are cross-sectional views each showing a procedure of pasting in the manufacture of the semiconductor device of FIG. 2;
6A to C, A' to C', and D are cross-sectional views showing an example of a method of manufacturing the semiconductor device as a comparative example of the semiconductor device of FIG. 2;
Fig. 7 is a partial cross-sectional view showing the configuration of a semiconductor device serving as a modification of the semiconductor device of Fig. 2;
Fig. 8 is a partial cross-sectional view showing the configuration of a semiconductor device according to a second embodiment of the present invention;
9A to 9E are cross-sectional views showing a manufacturing procedure of a first substrate or a sensor substrate in manufacturing a semiconductor device according to a second embodiment of the present invention;
10A and 10B are cross-sectional views showing a manufacturing procedure of a second substrate or circuit board in the manufacturing of the semiconductor device according to the second embodiment;
11A and 11B are cross-sectional views each showing the procedure of pasting in the manufacture of the semiconductor device according to the second embodiment;
12A and 12B are cross-sectional views for explaining a problem occurring during Cu-Cu bonding;
13 is a cross-sectional view for explaining another problem occurring during Cu-Cu bonding.
Fig. 14 is a cross-sectional view of the vicinity of a junction interface in the semiconductor device according to the first embodiment of the third embodiment of the present invention;
Fig. 15 is a top view of the vicinity of a junction interface of the semiconductor device of Fig. 14;
16A to 16M are cross-sectional views for explaining respective manufacturing procedures of the semiconductor device of FIG. 15;
Fig. 17 is a cross-sectional view of the vicinity of a junction interface in the semiconductor device according to the second embodiment of the third embodiment of the present invention;
Fig. 18 is a top view of the semiconductor device of Fig. 17 in the vicinity of a junction interface;
19A to 19E are cross-sectional views for explaining respective manufacturing procedures of the semiconductor device of FIG. 17;
Fig. 20 is a cross-sectional view of the vicinity of a junction interface in the semiconductor device according to the third embodiment of the third embodiment of the present invention;
Fig. 21 is a top view of the vicinity of a junction interface of the semiconductor device of Fig. 20;
22A to 22H are cross-sectional views for explaining respective manufacturing procedures of the semiconductor device of FIG. 20;
Fig. 23 is a cross-sectional view in the vicinity of a junction interface in the semiconductor device of Modification Example 1;
Fig. 24 is a cross-sectional view for explaining a manufacturing procedure of the semiconductor device of Fig. 23;
25 and 26 are cross-sectional views in the vicinity of the junction interface in the semiconductor devices of Modification Examples 3 and 4;
27 and 28 are cross-sectional views in the vicinity of the junction interface in the semiconductor devices of Reference Examples 1 and 2;
29 and 30 are views for explaining problems that may occur in the conventional Cu-Cu bonding method.
Fig. 31 is a cross-sectional view of the vicinity of a junction interface in the semiconductor device according to the fourth embodiment of the third embodiment of the present invention;
Fig. 32 is a top view of the semiconductor device shown in Fig. 31 in the vicinity of the junction interface;
33A to 33D are views for explaining respective manufacturing procedures of the semiconductor device of FIG. 31;
Fig. 34 is a cross-sectional view of the vicinity of a junction interface in a semiconductor device according to a fifth embodiment of a third embodiment of the present invention;
Fig. 35 is a top view of the semiconductor device of Fig. 34 in the vicinity of the junction interface;
36A to 36D are views for explaining respective manufacturing procedures of the semiconductor device of FIG. 34;
Fig. 37 is a cross-sectional view showing a configuration example of a semiconductor device of Application Example 1 to which the Cu-Cu bonding technology of the present invention can be applied;
Fig. 38 is a cross-sectional view showing a configuration example of a semiconductor device of Application Example 2 to which the Cu-Cu bonding technology of the present invention can be applied.
Fig. 39 is a cross-sectional view showing a schematic configuration of a junction electrode of a semiconductor device according to a fourth embodiment of the present invention;
Fig. 40A is a cross-sectional view showing a schematic configuration of a semiconductor device including the junction electrode of Fig. 39, and Fig. 40B is a plan view of the bonding surface of the first junction portion shown in Fig. 40A.
41A to 41K are diagrams for explaining respective manufacturing procedures of the semiconductor device of FIG. 41A;
Fig. 42A is a cross-sectional view showing a schematic configuration of a semiconductor device including a junction electrode of
43A to 43G are views for explaining respective manufacturing procedures of the semiconductor device of FIG. 42A;
Fig. 44 is a cross-sectional view showing a schematic configuration of a semiconductor device including a junction electrode of Modification Example 2 in Fig. 39;
Fig. 45 is a schematic configuration diagram showing an electronic device using a semiconductor device obtained by applying the present invention;
제 1의 실시예first embodiment
<<1. 제 1의 실시예의 반도체 장치의 개략 구성례>><<1. Schematic structural example of the semiconductor device of the first embodiment >>
도 1은, 본 기술이 적용되는 3차원 구조의 반도체 장치의 한 예로서, 고체 촬상 장치의 개략 구성을 도시한다. 도 1에 도시하는 반도체 장치(1)는, 제 1 기판으로서의 센서 기판(2)과, 제 2 기판으로서의 회로 기판(7)을 포함하고, 이 센서 기판(2)에 대해 적층시킨 상태에서 맞붙여진 제 2 기판으로서의 회로 기판(7)을 구비한, 이른바 3차원 구조의 반도체 장치(고체 촬상 장치)이다. 이하, 제 1 기판으로서의 센서 기판(2)을 단지 센서 기판(2)이라고 칭하고, 제 2 기판으로서의 회로 기판(7)을 단지 회로 기판(7)이라고 칭한다.Fig. 1 shows a schematic configuration of a solid-state imaging device as an example of a semiconductor device having a three-dimensional structure to which the present technology is applied. The
센서 기판(2)의 일면측에는, 광전 변환부를 포함하는 복수 화소(3)가 규칙적으로 2차원적으로 배열된 화소 영역(4)이 마련되어 있다. 화소 영역(4)에는, 복수 화소 구동선(5)이 행방향으로 배선되고, 복수의 수직 신호선(6)이 열방향으로 배선되어 있고, 하나의 화소(3)가 1개의 화소 구동선(5)과 1개의 수직 신호선(6)에 접속되는 상태로 배치되어 있다. 이들의 각 화소(3)에는, 광전 변환부와, 전하 축적부와, 복수 트랜지스터(이른바 MOS(metal oxide semiconductor) 트랜지스터) 및 용량 소자 등으로 구성된 화소 회로가 마련되어 있다. 또한, 복수 화소로 화소 회로의 일부를 공유하고 있는 경우도 있다.On one surface side of the
또한 회로 기판(7)의 일면측에는, 센서 기판(2)에 마련된 각 화소(3)를 구동하기 위한 수직 구동 회로(8), 칼럼 신호 처리 회로(9), 수평 구동 회로(10), 및 시스템 제어 회로(11) 등의 주변 회로가 마련되어 있다.Further, on one side of the
<<2. 제 1의 실시예의 반도체 장치의 구성>><<2. Configuration of the semiconductor device of the first embodiment>>
도 2는, 제 1의 실시예의 반도체 장치의 구성을 도시하는 단면도이고, 도 1에서의 3화소분의 단면도이다. 이하, 도 2의 단면도에 의거하여 제 1의 실시예의 반도체 장치의 상세한 구성을 설명한다.FIG. 2 is a cross-sectional view showing the configuration of the semiconductor device of the first embodiment, and is a cross-sectional view for three pixels in FIG. 1. FIG. Hereinafter, the detailed configuration of the semiconductor device of the first embodiment will be described based on the cross-sectional view of FIG. 2 .
반도체 장치(1)는, 상술한 바와 같이 센서 기판(2)과 회로 기판(7)을 적층시킨 상태에서 맞붙인 3차원 구조의 고체 촬상 장치이다. 센서 기판(2)은, 반도체층(2a)과, 반도체층(2a)에서의 회로 기판(7)측의 면상에 배치된 배선층(2b) 및 전극층(2c)으로 구성되어 있다. 회로 기판(7)은, 반도체층(7a)과, 반도체층(7a)에서의 센서 기판(2)측의 면상에 배치된 제 1 배선층(7b), 제 2 배선층(7c), 및 전극층(7d)으로 구성되어 있다.The
이상과 같은 센서 기판(2)과 회로 기판(7)은, 전극층(2c)의 표면과 전극층(7d)의 표면을 맞붙임면으로 하여 맞붙여져 있고, 본 실시예의 반도체 장치(1)는 이후에 상세히 설명하는 바와 같이, 이들 전극층(2c) 및 전극층(7d)의 구성이 특징적이다.The
또한 센서 기판(2)에서의 회로 기판(7)과 반대측의 면에는, 보호막(15), 컬러 필터층(17), 및 온 칩 렌즈(19)가 이 순서로 적층되어있다.Further, on the surface of the
다음에, 센서 기판(2) 및 회로 기판(7)을 구성하는 각 층의 상세한 구성을 순차적으로 설명하고, 또한 보호막(15), 컬러 필터층(17), 및 온 칩 렌즈(19)의 구성을 차례로 설명한다.Next, the detailed configuration of each layer constituting the
[반도체층(2a)(센서 기판(2)측)][
센서 기판(2)측의 반도체층(2a)은, 예를 들면 단결정 실리콘으로 이루어지는 반도체 기판을 박막화한 것이다. 이 반도체층(2a)에서, 컬러 필터층(17)이나 온 칩 렌즈(19) 등이 배치되어 있는 제 1면측에는, 예를 들면 n형 불순물층(또는 p형 불순물층)으로 이루어지는 광전 변환부(21)가 화소마다 마련되어 있다. 또한, 반도체층(2a)의 제 2면측에는, n+형 불순물층으로 이루어지는 플로팅 디퓨전(FD) 및 트랜지스터(Tr)의 소스/드레인(23), 나아가서는 여기에서 도시를 생략한 다른 불순물층 등이 마련되어 있다.The
[배선층(2b)(센서 기판(2)측)][
센서 기판(2)에서의 반도체층(2a)상에 마련된 배선층(2b)은, 반도체층(2a)과의 계면측에, 게이트 절연막(25)을 통하여 마련된 전송 게이트(TG) 및 트랜지스터(Tr)의 게이트 전극(27), 나아가서는 여기에서 도시를 생략한 다른 전극을 갖고 있다. 또한 이들의 전송 게이트(TG) 및 게이트 전극(27)은, 층간 절연막(29)으로 덮여 있고, 이 층간 절연막(29)에 마련된 홈 패턴 내에 예를 들면 구리(Cu)를 이용한 매입 배선(31)이 마련되어 있다.The
이 경우, 층간 절연막(29)은, 예를 들면 산화 실리콘을 이용하여 구성된다. 또한, 매입 배선(31)의 레이아웃이 조밀한 경우, 매입 배선(31) 사이의 용량을 저감하기 위해 산화 실리콘보다도 유전율이 낮은 재료를 이용하여 구성되어 있어도 좋다. 이와 같은 층간 절연막(29)에는, 회로 기판(7)측에 개구하는 홈 패턴이 형성되고, 홈 패턴의 일부가 전송 게이트(TG)나 게이트 전극(27)에 달하는 구성으로 되어 있다.In this case, the
이와 같은 홈 패턴 내에, 배리어 메탈층(31a)을 통하여 구리(Cu)로 이루어지는 배선층(31b)이 마련되고, 이들의 2층에 의해 매입 배선(31)이 구성되어 있다. 여기서 배리어 메탈층(31a)은, 산화 실리콘이나 이것보다도 유전율이 낮은 재료로 이루어지는 층간 절연막(29)에 대한 구리(Cu)의 확산을 방지하기 위한 층이고, 예를 들면 탄탈(Ta)이나 질화 탄탈(TaN)을 이용하여 구성된다.In such a groove pattern, a
또한, 이상과 같은 배선층(2b)은, 또한 적층된 다층 배선층으로서 구성되어 있어도 좋다.In addition, the
[전극층(2c)(센서 기판(2)측)][
배선층(2b)상에 마련된 센서 기판(2)측의 전극층(2c)은, 센서 기판(2)에서, 회로 기판(7)측의 표면에 인출된 제 1 전극(33)과, 제 1 전극(33)의 주위를 덮는 제 1 절연막(35)을 갖고 있다. 이들의 제 1 전극(33) 및 제 1 절연막(35)은, 센서 기판(2)에서 회로 기판(7)에 대한 맞붙임면(41)을 구성하고 있다.The
이 중 제 1 전극(33)은, 단일한 재료층으로 구성된 것으로, 예를 들면 구리(Cu)를 이용하여 구성되어 있다. 이와 같은 제 1 전극(33)은, 제 1 절연막(35)에 매입된 매입 배선으로서 구성되어 있다.Among them, the
또한 제 1 절연막(35)은, 배선층(2b)을 덮는 상태로 마련되어 있고, 회로 기판(7)측에 개구하는 홈 패턴(35a)을 구비하고, 이 홈 패턴(35a) 내에 제 1 전극(33)이 매입되어 있다. 즉, 제 1 절연막(35)은, 제 1 전극(33)의 주위에 접하여 마련되어 있다. 또한, 여기에서 도시는 생략하였지만, 제 1 절연막(35)에 마련된 홈 패턴(35a)의 일부는, 배선층(2b)에 마련한 매입 배선(31)에 달하고 있고, 이 내부에 매입된 제 1 전극(33)이 필요에 응하여 매입 배선(31)에 접속된 상태로 되어 있다.Further, the first insulating
이상과 같은 제 1 절연막(35)은, 제 1 전극(35)를 구성하는 재료에 대한 확산 방지 재료로 구성되어 있다. 이와 같은 확산 방지 재료로서는, 제 1 전극(35)을 구성하는 재료에 대한 확산 계수가 작은 것이 사용된다. 특히 본 실시 형태에서는, 확산 방지 재료를 이용한 단일한 재료층으로서 제 1 절연막(35)이 구성되어 있다. 또한 본 실시 형태에서, 제 1 절연막(35)은, 제 1 전극(33)에 대한 확산 방지 재료임과 함께, 회로 기판(7)에서 센서 기판(2)측의 표면에 인출된 제 2 전극(67)을 구성하는 재료에 대한 확산 방지 재료로 구성되어 있다.The first insulating
예를 들면 제 1 전극(33) 및 제 2 전극(67)이 구리(Cu)를 이용하여 구성된 것인 경우, 제 1 절연막(35)을 구성하는 확산 방지 재료로서는, 산화 실리콘보다도 분자 구조가 조밀한 무기 절연성 재료 또는 유기 절연성 재료가 사용된다. 이와 같은 무기 절연성 재료로서는, 질화 실리콘(SiN), 탄질화 실리콘(SiCN), 산질화 실리콘(SiON), 탄화 실리콘(SiC)이 예시된다. 또한 유기 절연성 재료로서는, 벤조시클로부텐(BCB), 폴리벤조옥사졸(PBO), 폴리이미드, 폴리알릴에테르(PAE)가 예시된다. 또한, 전극층(2c)은, 센서 기판(2)측의 최상층이기 때문에, 제 1 전극(33)의 레이아웃도 러프하다. 이 때문에, 제 1 전극(33) 사이에 용량이 붙기 어렵고, 제 1 절연막(35)에 대해 저유전율이 요구되는 일은 없다.For example, when the
이상과 같이, 센서 기판(2)에서의 회로 기판(7)측의 표면은, 회로 기판(7)과의 맞붙임면(41)으로서 구성되고, 제 1 전극(33) 및 제 1 절연막(35)만으로 구성된 상태로 되어 있다. 이 맞붙임면(41)은, 평탄화된 면으로서 구성되어 있다.As described above, the surface of the
[반도체층(7a)(회로 기판(7)측)][
회로 기판(7)측의 반도체층(7a)은, 예를 들면 단결정 실리콘으로 이루어지는 반도체 기판을 박막화한 것이다. 이 반도체층(7a)에서, 센서 기판(2)측의 표면층에는, 트랜지스터(Tr)의 소스/드레인(51), 나아가서는 도 2에서 도시를 생략한 불순물층 등이 각 화소에 마련되어 있다.The
[제 1 배선층(7b)(회로 기판(7)측)][
회로 기판(7)측의 제 1 배선층(7b)은, 반도체층(7a)과의 계면측에, 게이트 절연막(53)을 통하여 마련된 게이트 전극(55), 나아가서는 여기에서 도시를 생략한 다른 전극을 갖고 있다. 이들의 게이트 전극(55) 및 다른 전극은, 층간 절연막(57)으로 덮여 있고, 이 층간 절연막(57)에 마련된 홈 패턴 내에는 예를 들면 구리(Cu)를 이용한 매입 배선(59)이 마련되어 있다.The
층간 절연막(57) 및 매입 배선(59)의 구성은, 센서 기판(2)측의 배선층(2b)과 마찬가지이다. 즉, 층간 절연막(57)에는, 센서 기판(2)측에 개구하는 홈 패턴이 형성되고, 홈 패턴의 일부가 게이트 전극(55)이나 소스/드레인(51)에 달하는 구성으로 되어 있다. 또한, 이와 같은 홈 패턴 내에, 배리어 메탈층(59a)을 통하여 구리(Cu)로 이루어지는 배선층(59b)이 마련되고, 이들의 2층에 의해 매입 배선(59)이 구성되어 있다.The structures of the
[제 2 배선층(7c)(회로 기판(7)측)][
회로 기판(7)측의 제 2 배선층(7c)은, 제 1 배선층(7b)과의 계면측에, 확산 방지 절연막(61)을 통하여 적층된 층간 절연막(63)을 구비하고 있다. 이들의 확산 방지 절연막(61) 및 층간 절연막(63)에 마련된 홈 패턴 내에 예를 들면 구리(Cu)를 이용한 매입 배선(65)이 마련되어 있다.The
확산 방지 절연막(61)은, 제 1 배선층(7b)에 마련된 매입 배선(59)을 구성하는 재료에 대한 확산 방지 재료로 구성되어 있다. 이와 같은 확산 방지 절연막(61)은, 예를 들면 질화 실리콘(SiN), 탄질화 실리콘(SiCN), 산질화 실리콘(SiON), 탄화 실리콘(SiC)으로 이루어진다.The diffusion preventing insulating
층간 절연막(63) 및 매입 배선(65)의 구성은, 센서 기판(2)측의 배선층(2b)과 마찬가지이다. 즉, 층간 절연막(63)에는, 센서 기판(2)측에 개구하는 홈 패턴이 형성되고, 홈 패턴의 일부가 제 1 배선층(7b)의 매입 배선(59)에 달하는 구성으로 되어 있다. 또한, 이와 같은 홈 패턴 내에, 배리어 메탈층(65a)을 통하여 구리(Cu)로 이루어지는 배선층(65b)이 마련되고, 이들의 2층에 의해 매입 배선(65)이 구성되어 있다.The structures of the
또한, 이상과 같은 제 1 배선층(7b), 제 2 배선층(7c)은, 또한 적층된 다층 배선층으로서 구성되어 있어도 좋다.In addition, the above-mentioned
[전극층(7d)(회로 기판(7)측)][
제 2 기판인 회로 기판(7)측의 전극층(7d)은, 회로 기판(7)에서, 센서 기판(2)측의 표면에 인출되어 제 1 전극(33)에 접합된 제 2 전극(67)과, 제 2 전극(67)의 주위를 덮는 제 2 절연막(69)을 갖고 있다. 이들의 제 2 전극(67) 및 제 2 절연막(69)은, 회로 기판(7)에서 센서 기판(2)에 대한 맞붙임면(71)을 구성하고 있고, 이하에 설명하는 바와 같이 센서 기판(2)측의 전극층(2c)과 마찬가지로 구성되어 있다.The
즉 제 2 전극(67)은, 단일한 재료층으로 구성된 것으로, 센서 기판(2)측에 마련한 제 1 전극(33)과 양호한 접합성이 유지되는 재료로 구성되어 있다. 이 때문에, 제 2 전극(67)은, 제 1 전극(33)과 동일 재료로 구성되어 있으면 좋고, 예를 들면 구리(Cu)를 이용하여 구성되어 있다. 이와 같은 제 2 전극(67)은, 제 2 절연막(69)에 매입된 매입 배선으로서 구성되어 있다.That is, the
또한 제 2 절연막(69)은, 제 2 배선층(7c)을 덮는 상태로 마련되어 있고, 각 화소에 센서 기판(2)측에 개구하는 홈 패턴(69a)을 구비하고, 이 홈 패턴(69a) 내에 제 2 전극(67)이 매입되어 있다. 즉, 제 2 절연막(69)은, 제 2 전극(67)의 주위에 접하여 마련되어 있다. 또한, 여기에서 도시는 생략하였지만, 제 2 절연막(69)에 마련된 홈 패턴(69a)의 일부는, 하층의 매입 배선(65)에 달하고 있고, 이 내부에 매입된 제 2 전극(67)이 필요에 응하여 매입 배선(65)에 접속된 상태로 되어 있다.Further, the second insulating
이상과 같은 제 2 절연막(69)은, 제 2 전극(67)을 구성하는 재료에 대한 확산 방지 재료로 구성되어 있다. 특히 본 실시 형태에서는, 확산 방지 재료를 이용한 단일한 재료층으로서 제 2 절연막(69)이 구성되어 있다. 또한 본 실시예에서, 제 2 절연막(69)은, 제 2 전극(67)과 함께, 센서 기판(2)에서 회로 기판(7)과의 맞붙임면에 인출된 제 1 전극(33)을 구성하는 재료에 대한 확산 방지 재료로 구성되어 있으면 좋다.The second insulating
이와 같은 제 2 절연막(69)은, 센서 기판(2)측에 마련한 제 1 절연막(35)으로서 예시한 재료 중에서 선택한 재료를 이용할 수 있다. 또한, 제 2 절연막(69)은, 센서 기판(2)측에서의 제 1 절연막(35)과 양호한 접합성이 유지되는 재료로 구성되어 있다. 이 때문에, 제 2 절연막(69)은, 제 1 절연막(35)과 동일 재료로 구성되어 있으면 좋다. 또한, 전극층(7d)은, 회로 기판(7)측의 최상층이기 때문에, 제 2 전극(67)의 레이아웃도 러프하다. 이 때문에, 제 2 전극(67) 사이에 용량이 붙기 어렵고, 제 2 절연막(69)에 대해 저유전율이 요구되는 일은 없다.For the second insulating
이상과 같이, 회로 기판(7)에서의 센서 기판(2)측의 표면은, 센서측 기판(2)과의 맞붙임면(71)으로서 구성되고, 제 2 전극(67) 및 제 2 절연막(69)만으로 구성된 상태로 되어 있다. 이 맞붙임면(71)은, 평탄화된 면으로서 구성되어 있다.As described above, the surface of the
[보호막(15)][Shield (15)]
센서 기판(2)의 광전 변환부(21)를 덮는 보호막(15)은, 패시베이션 특성을 갖는 재료막으로 구성되고, 예를 들면 산화 실리콘막, 질화 실리콘막, 또는 산질화 실리콘막 등이 사용된다.The
[컬러 필터층(17)][Color filter layer (17)]
컬러 필터층(17)은, 각 광전 변환부(21)에 대응하여 1:1로 마련된 각 색의 컬러 필터로 구성되어 있다. 각 색의 컬러 필터의 배열이 한정되는 일은 없다.The
[온 칩 렌즈(19)][On-Chip Lens (19)]
온 칩 렌즈(19)는, 각 광전 변환부(21) 및 컬러 필터층(17)을 구성하는 각 색의 컬러 필터에 대응하여 1:1로 마련되고, 각 광전 변환부(21)에 입사광이 집광되도록 구성되어 있다.The on-
[제 1의 실시예의 반도체 장치의 작용 효과][Operation and Effects of the Semiconductor Device of the First Embodiment]
이상과 같이 구성된 반도체 장치(1)에 의하면, 제 1 전극(33)에 대한 확산 방지 재료로 구성된 제 1 절연막(35)에 의해 제 1 전극(33)의 주위를 덮은 구조이기 때문에, 제 1 전극(33)과 제 1 절연막(35)과의 사이에 배리어 메탈층을 마련할 필요는 없다. 마찬가지로, 제 2 전극(67)에 대한 확산 방지 재료로 구성된 제 2 절연막(69)에 의해 제 2 전극(67)의 주위를 덮은 구조이기 때문에, 제 2 전극(67)과 제 2 절연막(69)과의 사이에 배리어 메탈층을 마련할 필요는 없다.According to the
이 때문에, 센서 기판(2)의 맞붙임면(41)과, 회로 기판(7)의 맞붙임면(71)의 각각을, 절연막(35, 69)과 전극(33, 67)만으로 구성하여 접합 강도를 확보하면서, 전극(33, 67)을 구성하는 재료의 절연막(35, 69)으로의 확산을 방지할 수 있다.For this reason, the bonding strength of each of the
이 결과, 센서 기판(2)과 회로 기판(7)과의 맞붙임에 의해 전극(33, 67) 사이 접합이 이루어진 3차원 구조의 반도체 장치(1)에서, 전극 재료의 절연막(35, 69) 안으로 확산을 방지하면서도 맞붙임 강도가 확보되고, 신뢰성의 향상을 도모하는 것이 가능해진다.As a result, in the
<<3. 제 1의 실시예의 반도체 장치의 구조에서 센서 기판의 제작 순서>><<3. Manufacturing sequence of the sensor substrate in the structure of the semiconductor device of the first embodiment>>
도 3a 내지 도 3f는, 제 1의 실시예에서 설명한 구성의 반도체 장치의 제조에 이용하는 센서 기판의 각각의 제작 순서를 나타낸다. 이하, 이들의 도면에 의거하여 본 실시예에 이용하는 센서 기판의 제작 순서를 설명한다.3A to 3F show the respective manufacturing procedures of the sensor substrate used for manufacturing the semiconductor device having the configuration described in the first embodiment. Hereinafter, the manufacturing procedure of the sensor board|substrate used for this embodiment is demonstrated based on these drawings.
[도 3a][Fig. 3a]
우선, 도 3a에 도시하는 바와 같이, 예를 들면 단결정 실리콘으로 이루어지는 반도체 기판(20)을 준비한다. 이 반도체 기판(20)의 소정 깊이에 n형 불순물층으로 이루어지는 광전 변환부(21)를 형성하고, 또한 광전 변환부(21)의 표면층에, n+형 불순물층으로 이루어지는 전하 전송부나 p+형 불순물층으로 이루어지는 정공용의 전하 축적부를 형성한다. 또한 반도체 기판(20)의 표면층에, n+형 불순물층으로 이루어지는 플로팅 디퓨전(FD), 및 소스/드레인(23), 나아가서는 여기에서 도시를 생략한 다른 불순물층을 형성한다.First, as shown in Fig. 3A, a
또한 반도체 기판(20)의 표면상에, 게이트 절연막(25)을 성막하고, 또한 이 상부에 전송 게이트(TG) 및 게이트 전극(27)을 형성한다. 전송 게이트(TG)는 플로팅 디퓨전(FD)과 광전 변환부(21)와의 사이에 형성되고, 게이트 전극(27)은, 소스/드레인(23) 사이에 형성된다. 또한 이것과 동일 공정에서, 여기에서 도시를 생략한 다른 전극을 형성한다.Further, a
그 후, 반도체 기판(20)상에, 전송 게이트(TG) 및 게이트 전극(27)을 덮는 상태로, 예를 들면 산화 실리콘으로 이루어지는 층간 절연막(29)을 성막한다.Thereafter, an
[도 3b][Fig. 3b]
다음에, 도 3b에 도시하는 바와 같이, 층간 절연막(29)에 홈 패턴(29a)을 형성한다. 이 홈 패턴(29a)은, 필요에 응한 개소에서 전송 게이트(TG)에 달하는 형상으로 형성된다. 또한 도 3b에서 도시는 생략하였지만, 층간 절연막(29) 및 게이트 절연막(25)에는, 필요 개소에서 소스/드레인(23))에 달하는 홈 패턴을 형성한다.Next, as shown in FIG. 3B , a
다음에 홈 패턴(29a)의 내벽을 덮는 상태로, 배리어 메탈층(31a)을 성막하고, 이 상부에 홈 패턴(29a)을 매입하는 상태로 구리(Cu)로 이루어지는 배선층(31b)을 성막한다.Next, a
[도 3c][Fig. 3c]
그 후 도 3c에 도시하는 바와 같이, 화학적 기계 연마(chemical mechanical polishing : 이하 CMP)법에 의해, 배리어 메탈층(31a)이 노출할 때까지 배선층(31b)을 평탄화 제거하고, 또한, 층간 절연막(29)이 노출할 때까지 배리어 메탈층(31a)을 평탄화 제거한다. 이에 의해, 홈 패턴(29a) 내에 배리어 메탈층(31a)을 통하여 배선층(31b)을 매입하여 이루어지는 매입 배선(31)을 형성하고, 매입 배선(31)을 구비한 배선층(2b)을 얻는다.Thereafter, as shown in FIG. 3C, the
이상까지의 공정은, 특히 공정 순서가 한정되는 일은 없고, 적절히 선택된 통상의 공정 순서로 행하면 좋다. 본 기술에서는, 다음의 공정부터가 특징적인 공정이 된다.The steps up to the above are not particularly limited in the step order, and may be performed in an appropriately selected normal step order. In this technique, the characteristic process is from the following process.
[도 3d][Fig. 3d]
즉 우선, 도 3d에 도시하는 바와 같이, 배선층(2b)상에, 제 1 절연막(35)을 성막한다. 제 1 절연막(35)은, 다음에 성막하는 제 1 전극막을 구성하는 재료에 대한 확산 방지 재료를 이용하여 성막된다. 예를 들면 제 1 전극막이 구리(Cu)로 이루어지는 경우, 제 1 절연막(35)은, 산화 실리콘보다도 분자 구조가 조밀한 무기 절연성 재료 또는 유기 절연성 재료가 사용된다. 이와 같은 무기 절연성 재료로서는, 질화 실리콘(SiN), 탄질화 실리콘(SiCN), 산질화 실리콘(SiON), 탄화 실리콘(SiC)이 예시된다. 또한 유기 절연성 재료로서는, 벤조시클로부텐(BCB), 폴리벤조옥사졸(PBO), 폴리이미드, 폴리알릴에테르(PAE)가 예시된다.That is, first, as shown in Fig. 3D, a first insulating
이상과 같은 각 재료로 이루어지는 제 1 절연막(35)은, 각각의 재료에 적합한 성막 방법으로 성막된다. 예를 들면, 무기 절연성 재료라면, 화학 기상 성장법(chemical vapor deposition : CVD)이 적용되고, 유기 절연성 재료라면 CVD법이나 도포법이 적용된다.The first insulating
다음에, 제 1 절연막(35)에, 홈 패턴(35a)을 형성한다. 이 홈 패턴(35a)은, 전극 패드가 매입된 형상을 가지며, 여기서는 도시되지 않은 필요 개소에서 하층의 매입 배선(31)에 달하고 있다.Next, a
이와 같은 홈 패턴(35a)은, 다음과 같이 하여 형성한다. 예를 들면 제 1 절연막(35)이 무기 절연 재료로 이루어지는 것이면, 우선 포토리소그래피법에 의해 제 1 절연막(35)상에 레지스트 패턴을 형성하고, 이것을 마스크로 하여 제 1 절연막(35)을 에칭한다. 한편, 제 1 절연막(35)이 유기 절연 재료로 이루어지는 것이면, 우선 제 1 절연막(35)상에 무기 재료층을 형성하고, 이 상부에 레지스트 패턴을 형성한다. 다음에, 레지스트 패턴을 마스크로 하여 무기 재료층을 에칭하여 무기 마스크를 형성한 후, 무기 마스크상에서 제 1 절연막(35)을 에칭한다. 이에 의해 홈 패턴(35a)을 형성하고, 홈 패턴(35a)을 형성한 후에, 제 1 절연막(35)상에서 무기 마스크를 제거한다.Such a
[도 3e][Fig. 3e]
다음에, 도 3e에 도시하는 바와 같이, 제 1 절연막(35)상에, 홈 패턴(35a)을 매입한 상태에서, 제 1 전극막(33a)을 직접 성막한다. 제 1 전극막(33a)은, 제 1 절연막(35)에 대한 확산이 방지된 재료로 이루어지고, 예를 들면 구리(Cu)를 이용하여 구성된다. 이와 같은 제 1 전극막(33a)의 성막은, 예를 들면 스퍼터법에 의해 얇은 시드(seed)층을 성막한 후, 이 시드층을 전극으로 하는 도금법에 의해 행하여진다.Next, as shown in FIG. 3E , a
[도 3f][Fig. 3f]
뒤이어, 도 3f에 도시하는 바와 같이, CMP법에 의해, 제 1 절연막(35)이 노출할 때까지 제 1 절연막(35)상에 직접 성막된 제 1 전극막(33a)을 평탄화 제거한다. 이때, 제 1 절연막(35)을 연마 스토퍼로 하고, 연마면 내에서 주위에 제 1 절연막(35)이 노출한 제 1 전극막(33a) 부분부터 차례로, 연마가 자동적으로 정지하는 CMP를 행한다. 이와 같은 CMP는, 제 1 전극막(33a)이 구리(Cu)로 대표된 화학적으로 활성한 재료라면 좋고, 다음과 같은 다양한 방법이 예시된다.Subsequently, as shown in Fig. 3F, the
예를 들면, 제 1 전극막(33a)의 CMP에 의한 연마의 진행에 의해 주위에 제 1 절연막(35)이 노출한 부분에서는, 연마 슬러리의 국소적인 온도 변화나, 연삭면에서의 제 1 절연막(33a)의 점유률의 국소적인 변화가 발생한다. 그래서, 이들의 국소적인 변화를 이용한 화학적 작용에 의해, 주위에 제 1 절연막(35)이 노출한 제 1 전극막(33a) 부분에서, 국소적으로 CMP에 의한 연마의 진행을 자동적으로 정지시키는 방법이 예시된다.For example, in the portion exposed to the periphery of the first insulating
또한 전극막(33a)의 표면만을 변질시켜서, 화학적인 에칭 작용을 이용하지 않고, 연마 패드가 접촉한 부분에서만 연마를 진행시키는 다른 방법이 예시된다. 이 경우, 제 1 전극막(33a)의 CMP에 의한 연마의 진행에 의해 주위에 제 1 절연막(35)이 노출한 제 1 전극막(33a) 부분에서는, 제 1 절연막(35)의 표면이 기준면이 되고, 그 이상 연마가 진행되는 일은 없다. 이 때문에, 주위에 제 1 절연막(35)이 노출한 제 1 전극막(33) 부분부터 차례로, 연마가 자동으로 정지한다. 구체적으로는, 연마 슬러리로서 지립(grain) 없는 Cu용 연마 슬러리 "HS-C430"(Hitachi Chemical Co., Ltd.의 상품명)를 이용함에 의해, 이와 같은 CMP가 행하여진다.Also, another method is exemplified in which only the surface of the
이상에 의해, 홈 패턴(35a) 내에 제 1 전극막(33a)을 매입하여 이루어지는 제 1 전극(33)을 매입 전극으로서 형성하고, 제 1 전극(33)을 구비한 전극층(2c)을 얻는다. 또한 이에 의해, 제 1 전극(33)과 제 1 절연막(35)으로 구성된 평탄한 맞붙임면(41)을 갖는 센서 기판(2)이, 제 1 기판으로서 제작된다.As described above, the
<<4. 제 1의 실시예의 반도체 장치의 제조에서의 회로 기판의 제작 순서>><<4. Manufacturing procedure of circuit board in the manufacturing of the semiconductor device of the first embodiment>>
도 4a 내지 도 4e는, 제 1의 실시예에서 설명한 구성의 반도체 장치의 제조에 이용하는 회로 기판의 제작 순서를 나타낸다. 이하, 도 4a 내지 도 4e에 의거하여 실시예에 이용하는 회로 기판의 제작 순서를 설명한다.4A to 4E show the manufacturing procedure of a circuit board used for manufacturing the semiconductor device having the configuration described in the first embodiment. Hereinafter, the manufacturing procedure of the circuit board used for an Example is demonstrated based on FIG.4A - FIG.4E.
[도 4a][Fig. 4a]
우선, 도 4a에 도시하는 바와 같이, 예를 들면 단결정 실리콘으로 이루어지는 반도체 기판(50)을 준비한다. 이 반도체 기판(50)의 표면층에, 각 도전형의 소스/드레인(51), 및 여기에서 도시를 생략한 다른 불순물층을 형성한다. 또한 반도체 기판(50)의 표면상에, 게이트 절연막(53)을 성막하고, 또한 이 상부에 게이트 전극(55)을 형성한다. 게이트 전극(55)은, 소스/드레인(51) 사이에 형성된다. 또한 이것과 동일 공정으로, 여기에서 도시를 생략한 다른 전극을 형성한다.First, as shown in Fig. 4A, a
그 후, 반도체 기판(50)상에, 게이트 전극(55)을 덮는 상태로, 예를 들면 산화 실리콘으로 이루어지는 층간 절연막(57)을 성막한다.Thereafter, on the
다음에, 층간 절연막(57)에 홈 패턴(57a)을 형성한다. 이 홈 패턴(57a)은, 필요에 응한 개소에서 게이트 전극(55)에 달하는 형상으로 형성된다. 또한 여기에서 도시는 생략하였지만, 층간 절연막(57) 및 게이트 절연막(53)에는, 필요 개소에서 소스/드레인(51))에 달하는 홈 패턴을 형성한다. 다음에 홈 패턴(57a)의 내벽을 덮는 상태로, 배리어 메탈층(59a)을 성막하고, 이 상부에 홈 패턴(57a)을 매입한 상태에서 구리(Cu)로 이루어지는 배선층(59b)을 성막한 후, CMP에 의해 배선층(59b) 및 배리어 메탈층(59a)을 순차적으로 평탄화 제거한다. 이에 의해, 홈 패턴(57a) 내에 배리어 메탈층(59a)을 통하여 배선층(59b)을 매입하여 이루어지는 매입 배선(59)을 형성하고, 매입 배선(59)을 구비한 제 1 배선층(7b)을 얻는다.Next, a
[도 4b][Fig. 4b]
다음에, 도 4b에 도시하는 바와 같이, 제 1 배선층(7b)상에 확산 방지 절연막(61)을 통하여 층간 절연막(63)을 적층시켜서 성막하고, 이 층간 절연막(63) 및 확산 방지 절연막(61)에 홈 패턴(63a)을 형성한다. 이 홈 패턴(63a)은, 필요에 응한 개소에서 하층의 매입 배선(59)에 달하여 형성된다. 그 후는, 제 1 배선층(7b)의 형성 순서와 마찬가지로 하여, 홈 패턴(63a) 내에 배리어 메탈층(65a)을 통하여 배선층(65b)을 매입하여 이루어지는 매입 배선(65)을 형성하고, 제 2 배선층(7c)을 얻는다.Next, as shown in Fig. 4B, an
이상까지의 공정은, 통상의 공정 순서로 행하면 좋고, 또한 특히 공정 순서가 한정되는 일은 없고, 알맞은 순서로 행할 수 있다. 본 기술에서는, 다음의 공정부터가 특징적인 공정이 된다.The steps up to the above may be performed in a normal step order, and the step sequence is not particularly limited, and can be performed in an appropriate order. In this technique, the characteristic process is from the following process.
[도 4c][Fig. 4c]
즉 우선, 도 4c에 도시하는 바와 같이, 제 2 배선층(7c)상에, 제 2 절연막(69)을 성막한다. 제 2 절연막(69)은, 다음에 성막하는 제 2 전극막을 구성하는 재료에 대한 확산 방지 재료를 이용하여 성막된다. 예를 들면 제 2 전극막이 구리(Cu)로 이루어지는 경우, 제 2 절연막(69)은, 앞서 설명한 센서 기판(2)측의 제 1 절연막(35)과 같은 재료가 사용되고, 마찬가지로 성막된다.That is, first, as shown in Fig. 4C, a second insulating
다음에, 제 2 절연막(69)에, 홈 패턴(69a)을 형성한다. 이 홈 패턴(69a)은, 전극 패드가 매입되는 형상을 가지며, 필요 개소에서 제 2 배선층(7c)에 형성된 매입 배선(65)에 달하고 있다. 이와 같은 홈 패턴(69a)의 형성은, 앞서 설명한 센서 기판(2)측의 제 1 절연막(35)에 형성한 홈 패턴(35a)과 마찬가지로 형성된다.Next, a
[도 4d][Fig. 4d]
다음에, 도 4d에 도시하는 바와 같이, 제 2 절연막(69)상에, 홈 패턴(69a)을 매입하는 상태로, 제 2 전극막(67a)을 직접 성막한다. 제 2 전극막(67a)은, 제 2 절연막(69)에 대한 확산이 방지된 재료로 이루어지고, 예를 들면 구리(Cu)를 이용하여 구성된다. 이와 같은 제 2 전극막(67a)의 성막은, 예를 들면 스퍼터법에 의해 얇은 시드층을 성막한 후, 이 시드층을 전극으로 하는 도금법에 의해 행하여진다.Next, as shown in Fig. 4D, a
[도 4e][Fig. 4e]
뒤이어, 도 4e에 도시하는 바와 같이, CMP법에 의해, 제 2 절연막(69)이 노출할 때까지 제 2 전극막(67a)을 평탄화 제거한다. 제 2 전극막(67a)의 평탄화는, 도 3f를 이용하여 설명한 제 1 전극막(33a)의 평탄화와 마찬가지로, 제 2 절연막(69)을 연마 스토퍼로 하고, 연마면 내에서 주위에 제 2 절연막(69)이 노출한 제 2 전극막(67a) 부분부터 차례로, 연마가 자동적으로 정지하는 CMP에 의해 행한다.Subsequently, as shown in Fig. 4E, the
이상에 의해, 홈 패턴(69a) 내에 제 2 전극막(67a)을 매입하여 이루어지는 제 2 전극(67)을 형성하고, 매입 전극으로서의 제 2 전극(67)을 구비한 전극층(7d)을 얻는다. 또한 이에 의해, 제 2 전극(67)과 제 2 절연막(69)으로 구성된 평탄한 맞붙임면(71)을 갖는 회로 기판(7)이, 제 2 기판으로서 제작된다.As a result, the
<<5. 제 1의 실시예의 반도체 장치의 제조에서의 기판의 맞붙임>><<5. Bonding of Substrates in Manufacturing of the Semiconductor Device of the First Embodiment>>
다음에, 도 5a 및 도 5b를 이용하여, 평탄한 맞붙임면(41)이 형성된 센서 기판(2)과, 평탄한 맞붙임면(71)이 형성된 회로 기판(7)과의 맏붙임 순서를 설명한다.Next, the assembly procedure of the sensor board|
[도 5a][Fig. 5a]
우선, 도 5a에 도시하는 바와 같이, 상술한 순서로 제작한 센서 기판(2)과 회로 기판(7)을, 평탄한 맞붙임면(41)-맞붙임면(71)끼리를 마주 대하게 하여 대향 배치한다. 또한, 센서 기판(2)측의 제 1 전극(33)과, 회로 기판(7)측의 제 2 전극(67)이 대응하도록, 센서 기판(2)과 회로 기판(7)을 위치 맞춤한다. 도시한 예에서는, 제 1 전극(33)과 제 2 전극(67)이 1:1로 대응하고 있는 상태를 나타냈지만, 대응 상태는 이것으로 한정되는 일은 없다.First, as shown in Fig. 5A, the
또한, 센서 기판(2)의 맞붙임면(41), 및 회로 기판(7)의 맞붙임면(71)에 대해서는, 필요에 응하여 웨트 처리 또는 플라즈마 처리에 의한 맞붙임의 전처리를 시행하여 둔다.In addition, about the
[도 5b][Fig. 5b]
다음에, 도 5b에 도시하는 바와 같이, 센서 기판(2)과 회로 기판(7)을, 맞붙임면(41)과 맞붙임면(71)끼리를 접촉시켜서 적층시킨다. 이 상태에서 열처리를 행함에 의해, 맞붙임면(41)의 제 1 전극(33)과, 맞붙임면(71)의 제 2 전극(67)을 접합시킨다. 맞붙임면(41)의 제 1 절연막(35)과 맞붙임면(71)의 제 2 절연막(69)을 접합시킨다. 이와 같은 열처리는, 제 1 전극(33)과 제 2 전극(67)을 구성하는 재료에 의해, 센서 기판(2) 및 회로 기판(7)에 형성된 소자나 배선에 영향이 없는 범위에서 이들의 전극(33, 67)이 충분히 접합하는 온도 및 시간에서 행하여진다.Next, as shown in FIG. 5B, the
예를 들면, 제 1 전극(33) 및 제 2 전극(67)이, 구리(Cu)를 주로 하는 재료로 구성되는 경우, 200℃ 내지 600℃에서 1 내지 5시간 정도의 열처리가 행하여진다. 이와 같은 열처리는, 가압 분위기하에서 행하여도 좋고, 센서 기판(2)과 회로 기판(7)을 양면측으로부터 가압한 상태에서 행하여도 좋다. 한 예로서, 400℃에서 4시간의 열처리를 행함으로써, Cu-Cu 접합을 행한다.For example, when the
이상과 같이 하여 센서 기판(2)과 회로 기판(7)을 적층시켜서, 이들의 사이를 접합면(41, 71) 사이에서 맞붙인 후, 센서 기판(2)측의 반도체 기판(20)을 박막화하여 반도체층(2a)으로 하고, 광전 변환부(21)를 노출시킨다. 또할 필요에 응하여 회로 기판(7)측의 반도체 기판(50)을 박막화하여 반도체층(7a)으로 한다.After laminating the
[도 2][Fig. 2]
그 후, 도 2에 도시한 바와 같이, 센서 기판(2)에서의 광전 변환부(21)의 노출면상에 보호막(15)을 성막하고, 또한 보호막(15)상에 컬러 필터층(17) 및 온 칩 렌즈(19)를 형성하고, 반도체 장치(고체 촬상 장치)를 완성시킨다.Thereafter, as shown in FIG. 2 , a
[제 1의 실시예의 반도체 장치의 제조 방법의 작용 효과][Operation and Effects of the Method for Manufacturing the Semiconductor Device of the First Embodiment]
이상 설명한 제 1의 실시예의 제조 방법에 의하면, 도 3f를 이용하여 설명한 바와 같이, 센서 기판(2)의 형성에 있어서, 제 1 절연막(35)상에 직접 성막된 제 1 전극막(33a)을, 제 1 절연막(35)을 연마 스토퍼로 한 CMP에 의해 평탄화 및 제거하고 있다. 이때, 주위에 제 1 절연막(35)이 노출한 제 1 전극막(33a) 부분부터 차례로, 연마를 자동적으로 정지시킨 CMP를 행함에 의해, 연삭면의 전면에서 디싱(dishing)이나 에로전(erosion)의 발생을 방지할 수 있고, 평탄한 연삭면을 맞붙임면(41)으로서 얻는 것이 가능해진다.According to the manufacturing method of the first embodiment described above, as described with reference to FIG. 3F , in the formation of the
또한, 도 4e를 이용하여 설명한 공정에서도, 상술과 마찬가지로 평탄한 연삭면을 맞붙임면(71)으로서 얻는 것이 가능해진다.Moreover, also in the process demonstrated using FIG. 4E, it becomes possible to obtain a flat grinding surface as the
따라서 도 5a 및 도 5b을 이용하여 설명한 맏붙임의 공정에서는, 센서 기판(2)과 회로 기판(7)과의 맞붙임을, 서로 평탄한 맞붙임면(41)과 맞붙임면(71)과의 사이에서 행할 수 있다. 이에 의해, 맞붙임면(41)과 맞붙임면(71)의 전면 사이에서, 양호한 전극(33-67) 사이 접합이 이루어진 맞붙임이 행하여지고, 센서 기판(2)과 회로 기판(7)과의 맞붙임 강도를 유지하는 것이 가능해진다.Therefore, in the bonding process described using FIGS. 5A and 5B, the bonding of the
또한, 센서 기판(2)측의 맞붙임면(41)을 구성하는 제 1 절연막(35)은, 제 1 전극(33)에 대한 확산 방지 재료로 구성되어 있다. 이 때문에, 제 1 절연막(35)에의 제 1 전극(33)의 확산을 방지할 수 있다. 마찬가지로, 회로 기판(7)측의 맞붙임면(71)을 구성하는 제 2 절연막(69)은, 제 2 전극(67)에 대한 확산 방지 재료로 구성되어 있다. 이 때문에, 제 2 전극(67)의 제 2 절연막(69)으로의 확산을 방지할 수 있다. 따라서 상술한 바와 같은 전극(33, 67) 사이의 접합 강도를 유지한 맞붙임을 실현 가능한 구성으로 되어 있다.Further, the first insulating
그 밖에도, 회로 기판(7)측의 제 2 전극(67)에 대한 확산 방지 재료에 의해 센서 기판(2)측의 제 1 절연막(35)을 구성하고, 센서 기판(2)측의 제 1 전극(33)에 대한 확산 방지 재료에 의해 회로 기판(7)측의 제 2 절연막(69)을 구성한다. 이에 의해, 센서 기판(2)과 회로 기판(7)과의 사이에서의 전극 재료의 상호 확산도 방지할 수 있다.In addition, the first insulating
더하여, 센서 기판(2)측의 맞붙임면(41)이 제 1 전극(33)과 제 1 절연막(35)만으로 구성되고, 회로 기판(7)측의 맞붙임면(71)이 제 2 전극(67)과 제 2 절연막(69)만으로 구성되어 있다. 이 때문에, 화학적으로 불활성이어서 접합 강도를 유지하기 어려운 배리어 메탈층에 의해 맞붙임면(41, 71)이 구성되는 일은 없고, 맞붙임면의 구성이 단순화되고, 이에 의해서도 접합 강도를 유지하는 것이 가능해진다.In addition, the
도 6의 A 내지 C, A' 내지 C' 및 D는, 비교예가 되는 반도체 장치의 제조 순서를 도시한다. 도 6의 A 내지 D에 도시한 비교예의 순서는, 다음과 같이 행한다.6A to C, A' to C', and D show a manufacturing procedure of a semiconductor device serving as a comparative example. The procedure of the comparative example shown in FIGS. 6A to 6D is performed as follows.
우선 도 6의 A에 도시하는 바와 같이, 한쪽의 기판 표면을 덮는 제 1 절연막(101)에 홈 패턴(101a)을 형성하고, 이 홈 패턴(101a)에 따라 전극 재료에 대한 배리어 메탈층(102)을 성막한 후, 이 상부에 구리(Cu)로 이루어지는 제 1 전극막(103a)을 성막한다. 뒤이어, 도 6의 B에 도시하는 바와 같이, 제 1 전극막(103a)을 CMP에 의해 평탄화 제거하고, 배리어 메탈층(102)을 노출시킨다. 이때, 배리어 메탈층(102)을 연마 스토퍼로 한 CMP를 행한다. 또한 이 CMP에서는, 연마면 내에서 주위에 배리어 메탈층(102)이 노출한 제 1 전극막(103a) 부분부터 차례로, 연마가 자동적으로 정지하는 CMP를 행한다.First, as shown in FIG. 6A, a
그 후, 도 6의 C에 도시하는 바와 같이, 배리어 메탈층(102)을 연마에 의해 평탄화 제거하고, 제 1 절연막(101)을 노출시킨다. 이상에 의해, 제 1 절연막(101)의 홈 패턴(101a) 내에, 배리어 메탈층(102)을 통하여 구리(Cu)로 이루어지는 제 1 전극막(103a)이 매입된 제 1 전극(103)을 형성한다.Thereafter, as shown in FIG. 6C , the
한편, 도 6의 A' 내지 도 6의 C'에 도시하는 바와 같이, 다른쪽의 기판의 표면측에도, 같은 순서로 제 2 절연막(201)의 홈 패턴(201a) 내에, 배리어 메탈층(202)을 통하여 구리(Cu)로 이루어지는 제 2 전극막(203a)이 매입된 제 2 전극(203)을 형성한다.On the other hand, as shown in FIGS. 6A' to 6C', the
그 후, 도 6의 D에 도시하는 바와 같이, 각각의 연삭면을 대향 배치하고, 제 1 전극(103)과 제 2 전극(203)을 대응시켜서 접합시켜서, 2개의 기판의 맞붙임을 행한다.Then, as shown in FIG. 6D, each grinding surface is arrange|positioned, and the
이와 같은 비교예의 순서에서는, 도 6의 B로부터 도 6의 C에 이르는 배리어 메탈층(102)과 제 1 전극막(103a)의 연마에 있어서, 화학적으로 활성인 구리(Cu)로 이루어지는 제 1 전극막(103a)의 급격한 노출 면적의 변화가 생기는 일이 없다. 이 때문에, 주위에 제 1 절연막(101)이 노출한 제 1 전극막(103a) 부분부터 차례로, 연마를 자동적으로 정지시키는 CMP를 행할 수는 없다. 따라서 연마면 내에서의 디싱이나 에로전의 발생을 방지할 수 없고, 평탄한 연삭면을 얻는 것이 곤란하다. 이것은, 도 6의 C'에 도시하는 공정도 마찬가지이다.In the procedure of this comparative example, in the polishing of the
따라서, 도 6의 D에 도시한 바와 같이, 평탄성에 뒤떨어지는 연삭면끼리를 대향시켜서 기판끼리 맞붙여도, 충분한 접착 강도를 얻을 수가 없고, 게다가 제 1 전극(103)과 제 2 전극(203)과의 접합 강도도 충분히 얻을 수가 없다.Therefore, as shown in Fig. 6D, even when substrates are bonded to each other with the grinding surfaces poor in flatness facing each other, sufficient adhesive strength cannot be obtained, and furthermore, the
또한, 도 6의 C에 도시한 연삭면은, 제 1 절연막(101), 배리어 메탈층(102), 및 제 1 전극(103)으로 구성된다. 한편, 도 6의 C'에 도시한 연삭면도, 제 2 절연막(201), 배리어 메탈층(202), 및 제 2 전극(203)으로 구성된다. 이 때문에, 연삭면끼리의 맞붙임 계면에는, 제 1 절연막(101) 및 제 1 전극(103)과 배리어 메탈층(202)과의 접합 계면, 제 2 절연막(201) 및 제 2 전극(203)과 배리어 메탈층(102)과의 접합 계면도 발생한다. 그러나, 배리어 메탈층(102, 202)은, 화학적으로 불활성이기 때문에, 맞붙임에 플라즈마 처리나 웨트 처리로의 전처리가 곤란하다. 이 때문에 맞붙임면에서 배리어 메탈층(102, 202)이 노출하고 있는 부분에서는, 접합 강도를 얻을 수가 없고, 기판 사이의 접착 강도의 저하를 초래하는 요인이 된다.In addition, the grinding surface shown in FIG. 6C is comprised with the 1st insulating
이상과 같은 비교예에 대해, 도 2에 도시한 본 실시예의 반도체 장치에서는, 제 1 전극(33) 및 제 1 절연막(35), 제 2 전극(67) 및 제 2 절연막(69)의, 각각 2종류로 단순화된 평탄한 맞붙임면(41)과 맞붙임면(71)과의 사이에서 맞붙임이 행하여진다. 그리고, 제 1 전극(33)과 제 2 전극(67) 사이, 제 1 절연막(35)과 제 2 절연막(69) 사이, 제 1 전극(33)과 제 2 절연막(69) 사이, 및 제 2 전극과 제 1 절연막(35) 사이는, 각각 충분한 접합 강도를 얻는 것이 가능하다. 이 때문에 센서 기판(제 1 기판)(2)과 회로 기판(제 2 기판)(7) 사이에는, 충분한 맞붙임 강도를 얻는 것이 가능한 것이다.With respect to the comparative example described above, in the semiconductor device of this embodiment shown in FIG. 2 , the
<<6. 제 1의 실시예의 반도체 장치의 변형례>><<6. Modifications of the semiconductor device of the first embodiment >>
도 7은, 제 1의 실시예의 변형례에 관한 반도체 장치(1')를 나타낸다. 도 7에 도시하는 바와 같이, 제 1 기판으로서의 센서 기판(2)에는, 층간 절연막(35-1)과 확산 방지 절연막(35-2)을 이용한 제 1 절연막(35')을 마련하여도 좋다. 이 경우, 예를 들면 산화 실리콘이나 저유전율 재료를 이용한 층간 절연막(35-1)에, 홈 패턴(35a)이 마련되고, 이 홈 패턴(35a)의 내벽을 포함하는 층간 절연막(35-1)을 덮는 상태로, 확산 방지 절연막(35-2)이 마련되어 있다. 그리고, 홈 패턴(35a) 내에, 확산 방지 절연막(35-2)을 통하여 제 1 전극(33)이 마련되어 있다. 이에 의해, 제 1 전극(33)의 주위는 확산 방지 절연막(35-2)으로 둘러싸이고, 제 1 전극(33)과 확산 방지 절연막(35-2)으로 맞붙임면(41)이 구성된 상태로 되어 있다.7 shows a semiconductor device 1' according to a modification of the first embodiment. As shown in Fig. 7, a first insulating film 35' using an interlayer insulating film 35-1 and a diffusion preventing insulating film 35-2 may be provided on the
또한 제 2 기판으로서의 회로 기판(7)에도, 마찬가지로 하여 층간 절연막(69-1)과 확산 방지 절연막(69-2)을 이용한 제 2 절연막(69')을 마련하여도 좋다. 이에 의해, 제 2 전극(67)의 주위는 확산 방지 절연막(69-2)으로 둘러싸이고, 제 2 전극(67)과 확산 방지 절연막(69-2)으로 맞붙임면(71)이 구성된 상태로 되어 있다.In the
또한, 상술한 구성의 반도체 장치(1')라 하여도, 센서 기판(2)의 맞붙임면(41)과, 회로 기판(7)의 맞붙임면(71)을, 확산 방지 절연막(35-2, 69-2)과 전극(33, 67)만으로 구성하여 접합 강도를 확보하는 것이 가능하다. 게다가, 전극(33, 67)을 구성하는 재료의 층간 절연막(35-1, 69-1)으로의 확산을 방지할 수 있다.Also, even in the semiconductor device 1' having the above-described configuration, the
이 결과, 2장의 기판(2-7)의 맞붙임에 의해 제 1 전극(33)-제 2 전극(67)끼리의 접합이 이루어진 3차원 구조의 반도체 장치(1')에서, 전극 재료의 확산을 방지하면서도 맞붙임 강도가 확보되고, 신뢰성의 향상을 도모하는 것이 가능해진다.As a result, in the semiconductor device 1' having a three-dimensional structure in which the
또한 이상과 같은 구성의 반도체 장치(1')의 제조에 있어서, 제 1 기판인 센서 기판(2)을 제작하는 경우, 확산 방지 절연막(35-2)을 스토퍼로 하여 제 1 전극(33)을 구성하는 막을 CMP에 의해 연마하면 좋다. 이 때문에, 확산 방지 절연막(35-2)이 노출한 시점을 연마의 종점으로서 정확하게 검출할 수 있고, 디싱을 발생시키는 일 없이 CMP를 종료시켜서 평탄한 연삭면을 맞붙임면(41)으로서 얻는 것이 가능해진다.In the case of manufacturing the
또한 제 2 기판인 회로 기판(7)을 제작하는 경우도 마찬가지로, 확산 방지 절연막(69-2)을 스토퍼로 하여 제 2 전극(67)을 구성하는 막을 CMP에 의해 연마하면 좋다. 이 때문에, 마찬가지로 평탄한 연삭면을 맞붙임면(71)으로서 얻는 것이 가능해진다.In the case of manufacturing the
이 결과, 앞의 제 1의 실시예의 제조 방법과 마찬가지로, 맞붙임면(41)과 맞붙임면(71)의 전면 사이에서 접합이 이루어진 맞붙임이 행하여지고, 센서 기판(2)과 회로 기판(7)과의 맞붙임 강도를 유지하는 것이 가능해진다. 게다가, 회로 기판(7)측의 제 2 전극(67)에 대한 확산 방지 재료에 의해 센서 기판(2)측의 확산 방지 절연막(35-2)을 구성하고, 센서 기판(2)측의 제 1 전극(33)에 대한 확산 방지 재료에 의해 회로 기판(7)측의 확산 방지 절연막(69-2)을 구성하여도 좋다. 이에 의해, 센서 기판(2)과 회로 기판(7)과의 사이에서의 전극 재료의 확산도 방지할 수 있다. 더하여, 센서 기판(2)측의 맞붙임면(41)이 제 1 전극(33)과 확산 방지 절연막(35-2)만으로 구성되고, 회로 기판(7)측의 맞붙임면(71)이 제 2 전극(67)과 확산 방지 절연막(69-2)만으로 구성되어 있다. 이 때문에, 맞붙임면의 구성이 단순화되고, 이에 의해서도 접합 강도를 유지하는 것이 가능해진다.As a result, in the same manner as in the manufacturing method of the first embodiment, bonding is performed between the front surfaces of the
제 2의 실시예second embodiment
<<1. 제 2의 실시예의 반도체 장치의 구성>><<1. Configuration of the semiconductor device of the second embodiment>>
도 8은 본 발명의 제 2의 실시예에 관한 반도체 장치의 부분 단면 구성을 나타낸다. 뒤에서 본 실시예의 반도체 장치의 상세 구성을 도 8을 참조하여 설명한다.Fig. 8 shows a partial cross-sectional configuration of a semiconductor device according to a second embodiment of the present invention. A detailed configuration of the semiconductor device of the present embodiment will be described later with reference to FIG. 8 .
도 8에 나타난 반도체 소자(301)는 절연성 박막(312)이 사이에 끼워진 상태에서, 제 1 기판(302)의 맞붙임면(341)과 제 2 기판(307)의 맞붙임면(371)이 서로 대향하는 관계로 배치하듯이, 제 1 기판(302)과 제 2 기판(307)을 서로 맞붙인 3차원 구조의 고체 촬상 소자이다. 본 실시예에서, 반도체 소자(301)는, 사이에 삽입된 절연성 박막(312)과 함께 제 1 기판(302)과 제 2 기판(307)이 서로 맞붙여진 구조에 특징이 있다.In the
제 1 기판(302)은 반대측부터 제 2 기판(307)으로 차례로 적층된 반도체층(302a), 배선층(302b) 및 전극층(302c)을 포함한다. 전극층(302c)의 표면은 제 2 기판(307)에 맞붙임면(341)으로써 구성되어 있다. 반면에, 제 2 기판(307)은 반대측부터 제 2 기판(307)으로 차례로 적층된 반도체층(307a), 배선층(307b) 및 전극층(307c)을 포함한다. 전극층(307c)의 표면은 제 1 기판(302)에 맞붙임면(371)으로써 구성되어 있다.The
제 2 기판(307)의 반대측 상의 제 1 기판(302)의 면상에, 도 8과 같이, 보호막(315), 컬러 필터층(317) 및 온 칩 렌즈(319)가 차례로 적층되어 있다.On the surface of the
이하, 제 1 기판(302), 제 2 기판(307) 및 절연성 박막(312)으로 구성된 층의 상세한 구성은 연속으로 설명하고, 이때 보호막(315), 컬러 필터층(317) 및 온 칩 렌즈(319)의 구성도 연속으로 설명한다.Hereinafter, the detailed configuration of the layers composed of the
[반도체층(302a)(제 1 기판(302)측)][
예를 들면, 제 1 기판(302)의 반도체층(302a)은 단결정 실리콘으로 이루어진 반도체 기판(320)의 박막이다. 컬러 필터층(317), 온 칩 렌즈(319) 등이 배치된 반도체층(302a)의 제 1면측 상에, 예를 들면, 각 화소에 n형 불수물 또는 p형 불순물으로부터 형성된 광전 변환부(321)이 구비된다. 반면에, 반도체층(302a)의 제 2면 상에, n+형 불순물층으로부터 트랜지스터(Tr)의 플로팅 디퓨전(FD) 및 소스/드레인(323)이 형성되고, 도시하지 않은 불순물층 등이 구비된다.For example, the
[배선층(302b)(제 1 기판(302)측)][
제 1 기판(302)의 반도체층(302a)상에 구비된 배선층(302b)은, 반도체층(302a)와 함께 계면측에, 트랜지스터(Tr)의 트랜지스터 게이트(TG) 및 게이트 전극(327)을 구비하고, 도시하지 않은 다른 전극은 서로 삽입된 게이트 절연막(325)을 갖는다. 트랜지스터 게이트(TG) 및 게이트 전극(327)은 층간 절연막(329)으로 덮여있고, 매입 배선(331)은 층간 절연막(329) 상에 형성된 홈 패턴에 구비된다. 매입 배선(331)은 홈 패턴의 내벽을 덮는 배리어 메탈층(331a) 및 구리(Cu)로 만들어지고 배리어 메탈층(331a) 사이에 끼인 홈 패턴에 매입된 배선층(331b)으로부터 구성된다.The
앞서 설명한 바와 같이, 배선층(302b)은 적층된 다층의 배선층으로 더 구비될 수 있다.As described above, the
[전극층(302c)(제 1 기판(302)측)][
제 1 기판(302)의 배선층(302b) 상에 구비된 전극층(302c)는, 배선층(302b)와의 계면측 상에, 구리(Cu)에 대한 확산 방지 절연막(332) 및 확산 방지 절연막(332) 상에 적층된 제 1 절연막(335)을 구비한다. 제 1 절연막(335)는 예를 들면 TEOS막으로 형성되고, 제 1 전극(333)은 매입된 전극으로써 제 1 절연막(335)에 형성된 홈 패턴에 구비된다. TEOS막은 TEOS 가스(Tetra Ethoxy Silane gas: 합성 Si(OC2H5)4)를 원료 가스로 한 화학 기상 성장법(chemical vapor deposition : CVD법)에 의하여 형성된 산화 실리콘막이다. 제 1 전극(333)은 홈 패턴의 내벽을 덮는 배리어 메탈층(333a) 및 구리(Cu)로 만들어지고 배리어 메탈층(333a) 사이에 끼인 홈 패턴에 매입된 제 1 전극막(333b)으로부터 구성된다.The
상술한 바와 같은 구성을 갖는 전극층(302c)은 제 2 기판(307)에 제 1 기판(302)측 상에 맞붙임면(341)으로써 이용된다. 맞붙임면(341)은 제 1 전극(333) 및 제 1 절연막(335)이 노출되어 구성되고, 예를 들어, 화학적 기계 연마(이하, CMP)에 의하여 평탄화 상태이다.The
도 8에 나타나지 않았지만, 제 1 절연막(335)에서 구비된 홈 패턴은 배선층(302b)에 구비된 매입 배선(331)으로 부분적으로 연장되고, 홈 패턴에 매입된 제 1 전극(333)은 경우에 따라 매입 배선(331)에 연결된 상태가 된다.Although not shown in FIG. 8 , the groove pattern provided in the first insulating
[반도체층(307a)(제 2 기판(307)측)][
반면에, 제 2 기판(307)의 반도체층(307a)은, 예를 들어, 단결정 실리콘으로 만든 반도체 기판(350)의 박막으로부터 형성된다. 제 1 기판(302)측 상의 반도체층(307a)의 표면층 상에는, 트랜지스터(Tr)의 소스/드레인(351) 및 도시하지 않은 불순물층이 구비된다.On the other hand, the
[배선층(307b)(제 2 기판(307)측)][
제 2 기판(307)의 반도체층(307a) 상에 구비된 배선층(307b)는, 반도체층(307a)와의 계면측 상에서, 게이트 절연막(353) 사이에 끼인 게이트 절연막(353)과 도시하지 않은 다른 전극을 구비한 게이트 전극(355)을 갖는다. 게이트 전극(355)과 다른 전극은 층간 절연막(357)로 덮여있고, 매입 배선(359)은 층간 절연막(357) 상에 형성된 홈 패턴에 구비된다. 매입 배선(359)은 홈 패턴의 내벽을 덮는 배리어 메탈층(359a) 및 구리(Cu)로 만들어지고 배리어 메탈층(359a)와의 사이에 끼인 홈 패턴에 매입된 배선층(359b)으로부터 구성된다.The
상기 설명한 배선층(307b)은 다층의 배선층 구조를 가질 수 있다.The
[전극층(307c)(제 2 기판(307)측)][
제 2 기판(307)의 배선층(307b) 상에 구비된 전극층(307c)은, 배선층(307b)과의 계면측 상에서, 구리(Cu)에 대한 확산 방지 절연막(361) 및 확산 방지 절연막(361) 상에 적층된 제 2 절연막(369)을 포함한다. 제 2 절연막(369)은, 예를 들면, TEOS막에 의해 형성되고, 매입된 전극으로써 제 2 전극(367)은 제 2 절연막(369)에 형성된 홈 패턴에 구비된다. 제 2 전극(367)는 홈 패턴의 내벽을 덮는 배리어 메탈층(367a) 및 구리(Cu)로 만들어지고 배리어 메탈층(367a) 사이에 끼인 홈 패턴에 매입된 제 2 전극막(367b)으로부터 구성된다. 제 2 전극(367)는 제 1 기판(302)측의 제 1 전극(333)에 상응하기 위해서 배치되고, 절연성 박막(312) 사이에 끼인 제 1 기판(302) 상의 제 1 전극(333)에 전기적으로 연결된다.The
상기 설명한 전극층(307c)의 표면은 제 1 기판(302)에 대한 제 2 기판(307) 상의 맞붙임면(371)으로서 형성된다. 맞붙임면(371)은 제 2 전극(367) 및 제 2 절연막(369)으로 노출되도록 구성되고, 예를 들면, CMP에 의하여 평탄화된 상태이다.The surface of the
[절연성 박막(312)][Insulating thin film 312]
절연성 박막(312)는 제 1 기판(302)의 맞붙임면(341) 및 제 2 기판(307) 상의 맞붙임면(371) 사이에 끼워지고, 맞붙임면(341) 및 맞붙임면(371)의 전면을 덮는다. 환언하면, 제 2 기판(307)의 제 1 기판(302)은 절연성 박막(312) 사이에 끼어 서로 맞붙여진다.The insulating
상기 설명한 바와 같이, 예를 들면, 절연성 박막(312)은 산화막 및 질화막에 의하여 형성되고, 반도체와 함께 일반적으로 사용되는 산화막 및 질화막은 절연성 박막(312)으로 사용된다. 뒤에서, 절연성 박막(312)의 구성 재료를 자세히 설명한다.As described above, for example, the insulating
절연성 박막(312)이 산화막에 의하여 형성된 경우에, 예를 들면, 산화 실리콘(SiO2) 또는 산화 하프늄(HfO2)이 사용된다. 절연성 박막(312)이 산화막에 의해서 형성되고 제 1 전극(333) 및 제 2 전극(367)이 구리(Cu)에 의해 만들어진 경우에, 전극 물질인 구리(Cu)는 절연성 박막(312)으로 확산되기 쉽다. 이러한 구리(Cu)의 확산에 의해 절연성 박막(312)의 전기 저항이 감소하므로, 절연성 박막(312) 사이에 끼인 제 1 전극(333) 및 제 2 전극(367) 사이의 유전성(dielectric)이 향상된다. 따라서, 절연성 박막(312)이 산화막에 의하여 형성된 경우에는, 절연성 박막(312)는 상당히 두껍게 형성될 수 있다.When the insulating
절연성 박막(312)이 질화막으로 형성된 경우에, 예를 들면, 질화 실리콘(SiN)이 사용된다. 질화막에 의하여 형성된 절연성 박막(312)은 제 1 전극(333) 및 제 2 전극(367)에 대한 확산 방지 특성을 갖는다.When the insulating
결과적으로, 동일 기판 안에서, 절연성 박막(312)을 통하여 동일 기판의 전극들 사이에 나타나는 누설 전류를 막을 수 있다. 환언하면, 제 1 기판(302)에서 절연성 박막(312)을 통하여 나타나는 근처의 제 1 전극(333) 사이의 누설 전류를 막을 수 있다. 동일하게, 제 2 기판(307)에서, 절연성 박막(312)을 통하여 나타나는 근처의 제 2 전극(367) 사이의 누설 전류를 막을 수 있다.As a result, it is possible to prevent a leakage current appearing between electrodes of the same substrate through the insulating
반면에, 다른 기판 사이에서, 대향 전극측 상의 절연성 박막으로의 전극 물질의 확산을 막을 수 있다. 환언하면, 대응하는 제 2 기판(307)측 상의 제 2 절연막(369)으로의 제 1 기판(302)측 상의 제 1 전극(333)의 확산을 막을 수 있다. 동일하게, 대응하는 제 1 기판(302)측 상의 제 1 절연막(335)으로의 제 2 기판(307)측 상의 제 2 전극(367)의 확산을 막을 수 있다. 따라서, 절연성 박막이 노출되는 기판의 각각의 맞붙임면의 부분에서 반대 전극측의 전극에 관하여 확산 방지 물질로 만들어진 배리어막을 구비할 필요가 없다.On the other hand, between different substrates, it is possible to prevent diffusion of the electrode material into the insulating thin film on the opposite electrode side. In other words, diffusion of the
또한, 특히 본 실시예에서, 제 1 기판(302)측의 제 1 전극(333) 및 제 2 기판(307)측의 제 2 전극(367)은 절연성 박막(312) 사이에 끼워져 서로 전기적으로 연결된다. 따라서, 절연성 박막(312)의 두께는 매우 작다. 절연성 박막(312)의 막두께는 절연성 박막(312)의 물질에 따라 다르며, 약 2㎚ 이하이다(예를 들면, 산화 실리콘(SiO2) 및 산화 하프늄(HfO2)과 같은 산화물 및 거의 모든 물질에 관하여). 그러나, 절연성 박막(312)의 막 품질에 따라서, 더 두꺼운 막이 사용될 수 있다. 절연성 박막(312) 사이에 싸인 반대 관계로 배치된 제 1 전극(333) 및 제 2 전극(367) 사이는 터널 전류가 흐른다. 또한, 고장을 일으키는 고정 레벨 이상의 전압이 인가되면, 제 1 전극(333) 및 제 2 전극(367)는 완전히 도체 상태로 위치하고 사이로 전류가 흐른다.Also, particularly in this embodiment, the
본 실시예의 반도체 소자(301)에서, 절연성 박막(312)은 필연적으로 위에 설명한 일층 구조를 가질 필요는 없고, 동일 물질의 적층 구조 또는 다른 물질의 적층 구조를 갖는다.In the
[보호막(315), 컬러 필터층(317) 및 온 칩 렌즈(319)][The
보호막(315)는 제 1 기판(302)의 광전 변환부(321)를 덮어 구비된다. 보호막(315)는 패시베이션 특성을 갖는 재료막으로 구성되고, 예를 들면 산화 실리콘막, 질화 실리콘막, 또는 산질화 실리콘막 등이 보호막(315)에 사용된다.The
컬러 필터층(317)은, 각 광전 변환부(321)에 대응하여 1:1로 마련된 각 색의 컬러 필터로 구성되어 있다. 각 색의 컬러 필터의 배열이 한정되는 일은 없다.The
온 칩 렌즈(319)는, 각 광전 변환부(321) 및 컬러 필터층(317)을 구성하는 각 색의 컬러 필터에 대응하여 1:1로 마련되고, 각 광전 변환부(321)에 입사광이 집광되도록 구성되어 있다.The on-
[본 실시예의 반도체 소자의 구성에 의한 효과][Effect by the configuration of the semiconductor element of the present embodiment]
전술한 방법으로 구성된 본 실시예의 반도체 소자(301)에서, 제 1 기판(302) 및 제 2 기판(307)는 도 8에서 본 바와 같이 절연성 박막(312)로 싸여 서로 맞붙여지므로, 제 1 기판(302)의 맞붙임면(341) 및 제 2 기판(307)의 맞붙임면(371)은 서로 직접 접촉되지 않는다. 따라서, 서로 직접적으로 접합하는 맞붙임면의 구조에서 통상 발생하는 접합 계면을 따른 보이드의 발생을 막을 수 있다. 결과적으로, 반도체 소자에서, 2개의 기판 사이에서의 접합 강도는 증가하고, 신뢰성의 향상이 도모된다.In the
특히 제 1 절연막(335) 및 제 2 절연막(369)이 TEOS막에 의하여 형성된 경우에, 많은 OH군이 TEOS막의 표면으로 나가므로, 탈수축합에 의한 보이드가 TEOS막 접합의 유형에서 서로 직접 접합하는 각 절연막을 따른 접합 계면을 따라서 발생한다. 또한 절연막이 TEOS막인 경우에, 본 실시예의 반도체 소자(301)에서, 기판은 절연성 박막(312)의 사이에 끼여 맞붙여지기 때문에, TEOS막은 서로 직접 접합되지 않고 탈수축합에 의한 보이드의 발생은 막을 수 있다. 결과적으로, 반도체 소자에서, 2개의 기판 사이에 접합 강도는 증가하고 신뢰성의 향상이 도모된다.In particular, when the first insulating
<<2. 제 2의 실시예의 반도체 장치의 제조에서의 제 1 기판(센서 기판)의 제작 순서>><<2. Manufacturing procedure of the first substrate (sensor substrate) in the manufacturing of the semiconductor device of the second embodiment>>
도 9a 내지 도 9e는 제 2의 실시예의 반도체 장치의 제조에 이용하는 제 1 기판(302)의 제작 순서를 도시한다. 이하, 도 9a 내지 도 9e에 의거하여 본 실시예에 이용하는 제 1 기판(302)(센서 기판)의 제작 순서를 설명한다.9A to 9E show the manufacturing procedure of the
도 9a에 도시하는 바와 같이, 예를 들면 단결정 실리콘으로 이루어지는 반도체 기판(320)을 준비한다. 이 반도체 기판(320)의 소정 깊이에 n형 불순물층으로 이루어지는 광전 변환부(321)를 형성하고, 또한 광전 변환부(321)의 표면층에, n+형 불순물층으로 이루어지는 전하 전송부나 p+형 불순물층으로 이루어지는 정공용의 전하 축적부를 형성한다. 또한 반도체 기판(320)의 표면층에, n+형 불순물층으로 이루어지는 플로팅 디퓨전(FD), 및 소스/드레인(323), 나아가서는 여기에서 도시를 생략한 다른 불순물층을 형성한다.As shown in Fig. 9A, a
다음에, 반도체 기판(320)상에, 게이트 절연막(325)을 성막하고, 또한 게이트 절연막(325)상에 전송 게이트(TG) 및 게이트 전극(327)을 형성한다. 여기서, 전송 게이트(TG)는 플로팅 디퓨전(FD)과 광전 변환부(321)와의 사이에 형성되고, 게이트 전극(327)은, 소스/드레인(323) 사이에 형성된다. 또한 이것과 동일 공정에 의해, 여기에서 도시를 생략한 다른 전극을 형성한다.Next, a
그리고, 여기까지의 공정은, 통상의 제작 순서를 적절히 선택하여 행하여도 좋다.Incidentally, the steps up to this point may be performed by appropriately selecting a normal production procedure.
그 후, 게이트 절연막(325)상에, 전송 게이트(TG) 및 게이트 전극(327)을 덮는 상태로, 예를 들면 산화 실리콘으로 이루어지는 층간 절연막(329)을 성막한다. 또한, 각 화소에 층간 절연막(329)에 홈 패턴을 형성하고, 이 홈 패턴 내에 배리어 메탈층(331a)을 통하여 배선층(331b)을 매입하여 이루어지는 매입 배선(31)을 형성한다. 이 매입 배선(331)은, 필요 부분에서 전송 게이트(TG)에 접속하여 형성된다. 또한 여기에서 도시는 생략하였지만, 일부의 매입 배선(331)은, 필요 개소에서 소스/드레인(323)에 접속하여 형성된다. 이상에 의해, 매입 배선(331)을 구비한 배선층(302b)을 얻는다. 또한, 이 매입 배선(331)의 형성에는, 도 9b 이하를 이용하여 설명하는 매입 배선 기술을 적용한다.Thereafter, an
계속되고, 배선층(302b)상에, 확산 방지 절연막(332)을 성막하고, 또한 그 위에 제 1 절연막(335)을 성막한다. 예를 들면 TEOS(tetraethylorthosilicate) 가스를 이용한 CVD법에 의해, TEOS막으로 이루어지는 제 1 절연막(335)을 성막한다. 그 후, 이 제 1 절연막(335)에, 이하에 설명하는 매입 배선 기술을 적용하여, 제 1 전극(333)을 형성한다.Subsequently, a diffusion preventing insulating
도 9b에 도시하는 바와 같이, 제 1 절연막(335)에 홈 패턴(335a)을 형성한다. 여기에서 도시는 생략하였지만, 홈 패턴(335a)은, 필요한 개소에서는 매입 배선(331)에 달하는 형상으로 형성된다.As shown in FIG. 9B , a
도 9c에 도시하는 바와 같이, 홈 패턴(335a)의 내벽을 덮는 상태로 배리어 메탈층(333a)을 성막하고, 이 상부에 홈 패턴(335a)을 매입하는 상태로 제 1 전극막(333b)을 성막한다. 배리어 메탈층(333a)은, 제 1 전극막(333b)이 제 1 절연막(335)으로 확산하는 것을 막는 배리어 특성이 있는 재료로 구성되고, 한편, 제 1 전극막(333b)은 구리(Cu)로 이루어지지만, 이것으로 한하지 않고, 도전성이 있는 재료에 의해 구성된다.As shown in FIG. 9C, a
도 9d에 도시하는 바와 같이, CMP법에 의해, 배리어 메탈층(333a)이 노출할 때까지 제 1 전극막(333b)을 평탄화 제거하고, 또한, 제 1 절연막(335)이 노출할 때까지 배리어 메탈층(33a)을 평탄화 및 제거한다. 이에 의해, 홈 패턴(335a) 내에 배리어 메탈층(333a)을 통하여 제 1 전극막(333b)을 매입하여 이루어지는 제 1 전극(333)을 형성한다. 이상에 의해, 제 1 전극(333)을 구비한 전극층(302c)을 얻는다.As shown in Fig. 9D, the
이상의 공정에 의해, 제 1 전극(333)과 제 1 절연막(335)이 노출된 평탄한 맞붙임면(341)을 갖는 제 1 기판(302)이, 센서 기판으로서 제작된다. 또한, 필요에 응하여, 맞붙임면(341)에 대해, 웨트 처리 또는 플라즈마 처리에 의한 전처리를 시행하여 둔다.Through the above steps, the
여기까지의 공정은, 통상의 공정 순서로 행하면 좋고, 또한 특히 공정 순서가 한정되는 일은 없고, 알맞은 순서로 행할 수 있다. 본 기술에서는, 다음의 절연성 박막의 성막이 특징적인 공정이 된다.The steps up to this point may be performed in a normal step sequence, and the step sequence is not particularly limited, and may be performed in an appropriate sequence. In this technique, the following film-forming of an insulating thin film becomes a characteristic process.
[절연성 박막의 성막 순서][Deposition procedure of insulating thin film]
도 9e에 도시하는 바와 같이, 제 1 기판(302)에서의 맞붙임면(341)의 전면을 덮는 상태로, 원자층 퇴적법(Atomic Layer Deposition : 이하 ALD법)에 의해 절연성 박막(312a)을 성막한다.As shown in FIG. 9E , an insulating
ALD법의 순서에 관해, 개략을 설명한다.The procedure of the ALD method will be outlined.
우선, 성막되는 박막의 구성 원소를 함유하는 제 1 반응물과 제 2 반응물을 준비한다. 성막 공정으로서, 기판상에, 제 1 반응물을 포함하는 가스를 공급하여 흡착 반응시키는 제 1 공정과, 제 2 반응물을 포함하는 가스 공급하여 흡착 반응시키는 제 2 공정이 있고, 이 공정의 사이에는 불활성 가스를 흘려서, 미흡착의 반응물을 퍼지(purge)한다. 이 성막 공정을 1사이클 행함으로써 원자층 1층을 퇴적시켜서, 반복함에 의해 소망 막두께의 성막을 한다. 또한, 제 1 공정과 제 2 공정은, 어느쪽을 먼저 행하여도 좋다.First, a first reactant and a second reactant containing elements constituting the thin film to be formed are prepared. As the film forming step, there are a first step of supplying a gas containing a first reactant to the substrate for an adsorption reaction, and a second step of supplying a gas containing a second reactant for an adsorption reaction. A gas is flowed to purge the unadsorbed reactants. One atomic layer is deposited by performing one cycle of this film-forming process, and by repeating it, a film of a desired film thickness is formed. In addition, as for a 1st process and a 2nd process, either may be performed first.
이상과 같은 성막 방법이 ALD법이고, 다음과 같은 특징이 있다.The film-forming method as described above is an ALD method, and has the following characteristics.
ALD법은, 상술한 바와 같이, 성막 공정의 사이클을 반복하여 성막하는 방법이고, 이 사이클 수의 조정에 의해, 성막하는 막두께를 원자층 단위로 고정밀도로 제어한 성막이 가능하다. 이와 같은 ALD법을 절연성 박막(312a)의 성막에 적용하면, 극히 얇은 절연성 박막(312a)이라도 막두께 제어성 좋게 성막할 수 있다.As described above, the ALD method is a method of forming a film by repeating the cycle of the film forming process, and by adjusting the number of cycles, it is possible to form a film in which the film thickness to be formed is controlled with high precision in units of atomic layers. If such an ALD method is applied to the film formation of the insulating
ALD법은, 또한 약 500℃ 이하의 저온 프로세스에서의 성막이 가능하는 방법이다. 절연성 박막(312a)의 성막시에는, 이미 전극층(302c)이 형성되어 있기 때문에, 전극층(302c)을 구성하는 금속에의 내열성을 고려할 필요가 있고, 절연성 박막(312a)의 성막에는 저온 프로세스가 요구된다. 그래서, 이와 같은 ALD법을 절연성 박막(312a)의 성막에 적용하면, 저온 프로세스에 의해 전극층(302c)을 열화시키는 일 없이 절연성 박막(312a)을 성막할 수 있다.The ALD method is also a method capable of film formation in a low-temperature process of about 500° C. or less. When forming the insulating
ALD법은, 상술한 바와 같이, 원자층을 1층씩 퇴적시켜서 성막하는 방법이다. 이와 같은 ALD법을 절연성 박막(312a)의 성막에 적용하면, CMP에 의해 초(超)평탄화된 기판 표면의 요철을 악화시키는 일 없고, 평탄하면서 균일한 절연성 박막(312)으로 맞붙임면(341)의 전면을 덮을 수 있다.The ALD method is a method of forming a film by depositing atomic layers one by one as described above. When such an ALD method is applied to the film formation of the insulating
이하에, 한 예로서, 산화막 또는 질화막으로 이루어지는 절연성 박막(312a)의 ALD법에 의한 성막 조건에 관해, 구체적으로 설명한다.Below, as an example, the film-forming conditions of the insulating
절연성 박막(12a)이 산화막(SiO2 또는 HfO2 등)으로 이루어지는 경우, 상술한 ALD법에서, 제 1 반응물을 Si 함유 반응물 또는 Hf 함유 반응물로 하고, 제 2 반응물을 O 함유 반응물이라고 한다. 이들의 반응물을 공급하여 흡착 반응시키는 공정을 교대로 반복함에 의해, 산화막(SiO2 또는 HfO2)으로 이루어지는 절연성 박막(312a)을 맞붙임면(341)상에 성막한다. 여기서, Si 함유 반응물은, 예를 들면, 실란(SiH4), 디클로로실란(H2SiCl2) 등의 가스 상태로 공급 가능한 물질을 이용한다. Hf 함유 반응물은, 테트라키스디메틸아미노하프늄(Hf[N(CH3)2]4) 등을 이용한다. O 함유 반응물은, 수증기 가스, 오존 가스 등을 이용한다.When the insulating thin film 12a is made of an oxide film (such as SiO2 or HfO2), in the above-described ALD method, the first reactant is referred to as a Si-containing reactant or Hf-containing reactant, and the second reactant is referred to as an O-containing reactant. By alternately repeating the process of supplying these reactants for an adsorption reaction, an insulating
한편, 절연성 박막(312a)이 질화막(SiN 등)으로 이루어지는 경우, 상술한 ALD법에서, 제 1 반응물을 Si 함유 반응물로 하고, 제 2 반응물을 N 함유 반응물로 한다. 이들의 반응물을 공급하여 흡착 반응시키는 공정을 교대로 반복함에 의해, 질화막(SiN)으로 이루어지는 절연성 박막(312a)을 맏붙임면(341)상에 성막한다. 여기서, N 함유 반응물은, 예를 들면, 질소 가스나 암모니아 가스 등을 이용한다. O 함유 반응물은, 수증기 가스, 오존 가스 등을 이용한다.On the other hand, when the insulating
이상에 의해, 제 1 기판(302)상에, 맏붙임면(341)의 전면을 덮는 상태로, 극히 얇은 균일한 절연성 박막(312a)을 성막한다.As described above, an extremely thin and uniform insulating
<<3. 제 2의 실시예의 반도체 장치의 제조에서의 제 2 기판(회로 기판)의 제작 순서>><<3. Manufacturing procedure of the second substrate (circuit board) in the manufacturing of the semiconductor device of the second embodiment>>
도 10a 및 도 10b는, 상술한 본 실시 형태의 반도체 장치의 제조에 이용되는 제 2 기판(307)의 제작 순서를 설명하기 위한 단면 공정도이다. 이하, 도 10a 및 도 10b에 의거하여 제 2의 실시예에 이용되는 제 2 기판(307)(회로 기판)의 제작 순서를 설명한다.10A and 10B are cross-sectional process diagrams for explaining the manufacturing procedure of the
도 10a에 도시하는 바와 같이, 예를 들면 단결정 실리콘으로 이루어지는 반도체 기판(350)을 준비한다. 이 반도체 기판(350)의 표면층에, 각 도전형의 소스/드레인(351), 및 여기에서 도시를 생략한 다른 불순물층을 형성한다. 이에 의해, 반도체층(307a)을 얻는다.As shown in Fig. 10A, a
다음에, 반도체층(307a)의 위에, 게이트 절연막(353)을 성막하고, 또한 이 상부에 게이트 전극(355)을 형성한다. 게이트 전극(355)은, 소스/드레인(351) 사이에 형성된다. 또한, 이것과 동일 공정에서, 여기에서 도시를 생략한 다른 전극을 형성한다.Next, a
계속해서, 게이트 절연막(353)의 위에, 게이트 전극(355)을 덮는 상태로, 예를 들면 산화 실리콘으로 이루어지는 층간 절연막(357)을 성막한다. 이 층간 절연막(357)의 홈 패턴 내에 배리어 메탈층(359a)을 통하여 배선층(359b)을 매입하여 이루어지는 매입 배선(359)을 형성하고, 매입 배선(359)을 구비한 배선층(307b)을 얻는다. 여기에서 매입 배선(359)의 형성은, 상술한 제 1 전극(333)의 형성과 마찬가지로, 매입 배선 기술을 적용하여 행한다.Subsequently, an
그 후, 배선층(307b)상에 확산 방지 절연막(361)을 통하여, 예를 들면 TEOS막로 이루어지는 제 2 절연막(369)을 적층시켜서 성막한다. 이에 의해, 제 2 절연막(369)의 홈 패턴 내에 배리어 메탈층(367a)을 통하여 제 2 전극막(367b)을 매입하여 이루어지는 제 2 전극(367)을 형성하고, 제 2 전극(367)을 구비한 전극층(307c)을 얻는다. 여기에서 제 2 전극(367)의 형성은, 상술한 제 1 전극(333)의 형성과 마찬가지로 행한다.Thereafter, a second
이상의 공정에 의해, 제 2 전극(367)과 제 2 절연막(369)이 노출된 평탄한 맞붙임면(371)을 갖는 제 2 기판(307)이, 회로 기판으로서 제작된다.Through the above steps, the
여기까지의 공정은, 통상의 공정 순서로 행하면 좋고, 또한 특히 공정 순서가 한정되는 일은 없고, 적절한 순서로 행할 수 있다. 본 기술에서는, 다음의 절연성 박막의 성막, 및 기판의 맞붙임이 특징적인 공정이 된다.The steps up to this point may be performed in a normal step sequence, and the step sequence is not particularly limited, and may be performed in an appropriate sequence. In this technique, the following film formation of an insulating thin film and lamination|pasting of a board|substrate become a characteristic process.
도 10b에 도시하는 바와 같이, 제 1 기판(302)측의 절연성 박막(312a)과 마찬가지로 하여, 맞붙임면(371)의 위에, ALD법에 의해 절연성 박막(312b)을 성막한다.As shown in Fig. 10B, in the same manner as for the insulating
이에 의해, 제 2 기판(307)상에, 맞붙임면(371)의 전면을 덮는 상태로, 극히 얇은 균일한 절연성 박막(312b)을 성막한다. 또한, 절연성 박막(312b)은, 제 1 기판(302)측의 절연성 박막(312a)과 다른 막이라도 좋지만, 같은 막이라도 좋다.Thereby, an extremely thin and uniform insulating
<<4. 본 실시 형태의 반도체 장치의 제조에서의 기판의 맞붙임 순서>><<4. The bonding procedure of the board|substrate in manufacture of the semiconductor device of this embodiment>>
도 11a 및 도 11b를 이용하여, 맏붙임면(341)상에 절연성 박막(312a)을 성막한 제 1 기판(302)과, 맞붙임면(371)상에 절연성 박막(312b)을 성막한 제 2 기판(307)과의 맞붙임 순서를 설명한다.11A and 11B, a
도 11a에 도시하는 바와 같이, 절연성 박막을 통한 상태로 제 1 기판(302)의 맏붙임면(341)과 제 2 기판(307)의 맞붙임면(371)을 대향 배치시키고, 또한, 제 1 기판(302)의 제 1 전극(333)과, 제 2 기판(307)의 제 2 전극(367)이 대응하도록 위치 맞춤한다. 도시한 예에서는, 제 1 전극(333)과 제 2 전극(367)이 1:1로 대응하고 있는 상태를 나타내지만, 대응 상태는 이것으로 한정되는 일은 없다.As shown in FIG. 11A , the
도 11b에 도시하는 바와 같이, 제 1 기판(302)상의 절연성 박막(312a)과, 제 2 기판(307)상의 절연성 박막(312b)을 대향시킨 상태로 열처리를 행함에 의해, 절연성 박막(312a)과 절연성 박막(312b)과의 사이의 접합을 한다. 이와 같은 열처리는, 제 1 기판(302) 및 제 2 기판(307)에 형성된 소자나 배선에 영향이 없는 범위에서, 절연성 박막(312)끼리가 충분히 접합하는 온도 및 시간에서 행하여진다.As shown in Fig. 11B, the insulating
예를 들면, 제 1 전극(333) 및 제 2 전극(367)이, 구리(Cu)를 주로 하는 재료로 구성되는 경우, 200℃ 내지 600℃에서 1 내지 5시간 정도의 열처리가 행하여진다. 이와 같은 열처리는, 가압 분위기하에서 행하여도 좋고, 또는, 제 1 기판(302)과 제 2 기판(307)을 양면측부터 가압한 상태로 행하여도 좋다. 한 예으로서, 400℃에서 4시간의 열처리를 행함으로써, 절연성 박막(312)을 통한 제 1 전극(333)과 제 2 전극(367)과의 사이의 접속를 행한다. 이에 의해, 절연성 박막(312a)과 절연성 박막(312b)과의 사이가 접합되고, 제 1 기판(302)과 제 2 기판(307)이 맞붙여진다.For example, when the
여기서, 상술한 바와 같이 제 1 기판(302) 및 제 2 기판(307)의 양쪽의 맞붙임면(341, 371)상에 절연성 박막(312a, 312b)이 성막되는 경우는, 그 절연성 박막(312a, 312b)이 같은 재료라도, 다른 재료라도 좋다.Here, when the insulating
또한, 본 실시예의 반도체 장치의 제조 방법에서는, 제 1 기판(302) 및 제 2 기판(307)중 어느 한쪽의 기판의 맞붙임면만으로 절연성 박막을 성막하여도 좋다. 예를 들면, 제 1 기판(302)의 맏붙임면(341)상만에 절연성 박막(312a)을 성막하여, 제 1 기판(302)측의 절연성 박막(312a)과 제 2 기판(307)측의 맞붙임면(371)과의 사이의 접합에 의해, 제 1 기판(302)과 제 2 기판(307)을 맞붙여도 좋다.In the semiconductor device manufacturing method of the present embodiment, the insulating thin film may be formed only on the bonding surface of one of the
이상과 같이, 제 1 기판(302)과 제 2 기판(307)을 맞붙인 후, 제 1 기판(302)측의 반도체 기판(320)을 박막화하여 반도체층(302a)으로 하고, 광전 변환부(321)을 노출시킨다. 또한, 필요에 응하여, 제 2 기판(307)측의 반도체층(307a)에서, 반도체 기판(350)을 박막화하여도 좋다.As described above, after bonding the
그 후, 제 1 기판(302)에서의 광전 변환부(321)의 노출면상에 보호막(315)을 성막하고, 또한 보호막(315)상에 컬러 필터층(317) 및 온 칩 렌즈(319)를 형성하여, 반도체 장치(1) 또는 고체 촬상 장치를 완성시킨다.Thereafter, a
[제 2의 실시예의 반도체 장치의 제조 방법에 의한 효과][Effect by the manufacturing method of the semiconductor device of the second embodiment]
상술한 바와 같은 본 실시 형태의 반도체 장치의 제조 방법에서는, 제 1 기판(302) 및 제 2 기판(307)의 위에 각각 절연성 박막(312a, 312b)을 성막하고, 이 절연성 박막(312a, 312b)이 성막된 면끼리를 접합함에 의해, 제 1 기판(302)과 제 2 기판(307)을 맞붙이고 있다. 이 때문에, CMP에 의해 평탄화 처리된 맞붙임면(341, 371)끼리를 직접 접합하는 경우와 비교하여, 절연성 박막(312a, 312b)이 성막된 면끼리의 접합에 의해, 제 1 기판(302)과 제 2 기판(307)을 맞붙이는 본 실시 형태의 반도체 장치(1)는 접합성이 좋다. 또한, 제 1 기판(302)의 맏붙임면(341)상에만 절연성 박막(12a)을 성막한 경우라도, 제 1 기판(302)측의 절연성 박막(312a)과 제 2 기판(307)측의 맞붙임면(371)과의 사이의 접합이 되고, 맞붙임면(341, 371)끼리를 직접 접합하는 경우보다도 기판의 접합성이 좋다.In the method for manufacturing the semiconductor device of the present embodiment as described above, insulating
예를 들면, CMP에 의해 평탄화 처리된 맞붙임면(341, 371)은, CMP의 공정에서 맞붙임면(341, 371)을 구성하는 제 1 절연막(335) 및 제 2 절연막(369)이 함수(含水)할 가능성이 있다. 또한, 이 맞붙임면(341, 371)을 구성하는 제 1 절연막(335) 및 제 2 절연막(369)이 TEOS막로 이루어지는 경우라면, 그 TEOS막의 성막 조건 때문에, 원래 함수율이 높은 막으로서 제 1 절연막(335) 및 제 2 절연막(369)이 형성된다. 따라서 이와 같은 함수하고 있는 맞붙임면(341, 371)끼리를 직접 접합하는 경우, 맞붙인 후의 열처리에서, 탈 가스(outgoing gas)가 접합 계면에 집중하여 보이드를 형성한다. 그러나, 본 실시 형태에서는, 맞붙임면(341, 371)의 전면을 절연성 박막(312a, 312b)으로 덮음에 의해, 탈 가스가 접합 계면에 집중하는 것을 방지하여 보이드의 발생를 억제하는 것이 가능하다.For example, in the bonding surfaces 341 and 371 planarized by CMP, the first insulating
특히, 제 1 기판(302)의 맞붙임면(341)상의 절연성 박막(312a)과 제 2 기판(307)의 맞붙임면(371)상의 절연성 박막(312b)이, 동일 재료 막으로 구성되어 있는 경우는, 동일 재료 막끼리의 접합이 되기 때문에, 보다 강고한 접합이 가능하게 된다. 이에 의해, 기판의 접합 강도가 증가하여 신뢰성의 향상이 도모된 반도체 장치를 얻을 수 있다.In particular, when the insulating
나아가서는, 절연성 박막(312a, 312b)의 성막을 ALD법에 의해 행하였음에 의해, 다음과 같은 효과도 있다.Furthermore, by forming the insulating
우선, ALD법은 원자층 단위의 성막에 의해 막두께 제어성이 좋은 방법이여서, 극히 얇은 절연성 박막을 성막 가능하다. 이에 의해, 제 1 기판(302)측의 제 1 전극(333)과 제 2 기판(307)측의 제 2 전극(367)이 절연성 박막(312)을 통하여 대향 배치된 구조라도, 이 절연성 박막(312)이 극히 얇은 막두께이기 때문에, 제 1 전극(333)과 제 2 전극(367)과의 사이의 전기적인 접속이 가능하게 된다.First, the ALD method is a method with good film thickness controllability by forming an atomic layer unit, so that an extremely thin insulating thin film can be formed. Accordingly, even in a structure in which the
다음에, ALD법은 원자층 단위의 성막에 의해 막두께 균일성이 좋은 방법이여서, CMP에 의해 평탄화된 맞붙임면(341, 371)의 평탄성을 유지하여, 균일한 절연성 박막(312a, 312b)을 제 1 기판(302) 및 제 2 기판(307)의 위에 성막한다. 이와 같은 절연성 박막(312a, 312b)의 성막된 평탄한 접합면끼리에 의해 접합이 도모되기 때문에, 밀착성에 우수한 접합이 행하여지고, 접합 강도가 향상한 기판의 접합이 가능하게 된다.Next, the ALD method is a method with good film thickness uniformity by forming an atomic layer unit, so that the flatness of the bonding surfaces 341 and 371 flattened by CMP is maintained, and uniform insulating
계속해서, ALD법은 저온 프로세스에서의 성막을 하는 방법이어서, 제 1 기판(302)측의 전극층(302c) 및 제 2 기판(307)측의 전극층(307c)을 구성하는 금속이 고열에 의해 열화하는 일 없이, 제 1 기판(302) 및 제 2 기판(307)의 위에 절연성 박막(312a, 312b)을 성막 가능하다.Subsequently, the ALD method is a method of forming a film in a low-temperature process, and the metal constituting the
최후로, ALD법은 원자층 단위의 성막 방법이여서, 성막된 절연성 박막(312a, 312b)은 치밀한 막이어서 함수율이 극히 낮고, 함수율이 낮은 절연성 박막(312a, 312b)이 성막된 접합면끼리에 의한 접합이 되기 때문에, 접합면에 보이드의 발생하는 우려는 전혀 없다.Lastly, since the ALD method is a film formation method in an atomic layer unit, the insulating
이상에 의해, 기판의 접합 강도가 증가하여 신뢰성의 향상이 도모된 반도체 장치가 얻어진다.As a result, a semiconductor device in which the bonding strength of the substrate is increased and the reliability is improved can be obtained.
제 3의 실시예third embodiment
<<1. 제 1의 실시 형태>><<1. First embodiment >>
[종래의 Cu-Cu 접합 기술의 문제점][Problems of conventional Cu-Cu bonding technology]
우선, 본 개시의 제 1의 실시 형태에 관한 반도체 장치에 관해 설명하기 전에, 종래의 Cu-Cu 접합 기술에서 발생할 수 있는 문제점를, 도 12a, 도 12b 및 도 13을 참조하면서 설명한다. 또한, 도 12a는, 2개의 반도체 부재를 접합하기 전의 각 반도체 부재의 개략 구성이고, 도 12b는, 접합 후의 접합 계면 부근의 개략 단면도이다. 또한, 도 13은, 2개의 반도체 부재의 맞붙임시에 접합 얼라인먼트 어긋남이 발생한 경우에 발생할 수 있는 문제를 설명하기 위한 도면이다.First, before describing the semiconductor device according to the first embodiment of the present disclosure, problems that may occur in the conventional Cu-Cu bonding technology will be described with reference to FIGS. 12A, 12B and 13 . 12A is a schematic configuration of each semiconductor member before bonding two semiconductor members, and FIG. 12B is a schematic cross-sectional view of the vicinity of a bonding interface after bonding. Moreover, FIG. 13 is a figure for demonstrating the problem which may arise when a bonding alignment misalignment arises at the time of bonding of two semiconductor members.
도 12a, 도 12b 및 도 13에서는, 제 1 SiO2층(611), 제 1 Cu 전극(612), 및, 제 1 Cu 배리어층(613)을 포함하는 제 1 반도체 부재(610)와, 제 2 SiO2층(621), 제 2 Cu 전극(622), 및, 제 2 Cu 배리어층(623)을 포함하는 제 2 반도체 부재(620)를 접합하는 예를 도시한다.12A, 12B and 13 , a
또한, 도 12a 및 도 12b에 도시하는 예에서는, 각 반도체 부재에서, Cu 전극은, SiO2층의 한쪽의 표면에 매립하도록 하여 형성된다. 즉, Cu 전극은, SiO2층의 한쪽의 표면에 노출하고, 또한, 그 노출면이 SiO2층의 한쪽의 표면과 개략 같은면이 되도록 형성된다. 또한, Cu 배리어층은, Cu 전극과 SiO2층과의 사이에 마련된다. 그리고, 제 1 반도체 부재(610)의 제 1 Cu 전극(612)측의 표면과, 제 2 반도체 부재(620)의 제 2 Cu 전극(622)측의 표면이 맞붙여진다.In the example shown in Figs. 12A and 12B, in each semiconductor member, the Cu electrode is formed so as to be embedded in one surface of the SiO2 layer. That is, the Cu electrode is exposed on one surface of the SiO2 layer, and the exposed surface is formed so as to be substantially flush with the one surface of the SiO2 layer. In addition, the Cu barrier layer is provided between the Cu electrode and the SiO2 layer. And the surface of the 1st Cu electrode 612 side of the
제 1 반도체 부재(610)와 제 2 반도체 부재(620)를 접합할 때, 양자의 사이에 접합 얼라인먼트 어긋남이 발생하면, 도 12b에 도시하는 바와 같이, 접합 계면(Sj)에서, 한쪽의 반도체 부재의 Cu 전극과 다른쪽의 반도체 부재의 SiO2층과의 접촉 영역이 생성된다.When the
이 경우, 접합시의 어닐 처리 등에 의해, 도 13에 도시하는 바와 같이, 각 Cu 전극으로부터 SiO2층에 Cu(630)가 확산하여, 접합 계면(Sj)에서, 이웃하는 Cu 전극 사이가 단락할 가능성이 있다. 또한, 각 Cu 전극으로부터 SiO2층에의 Cu(630)의 확산 량이 크면 Cu 전극 내의 Cu의 량이 감소하기 때문에, 예를 들면, 접촉 저항의 상승이나 도통 불량 등의 부적합함이 생기는 경우도 생각된다.In this case, as shown in Fig. 13, Cu 630 diffuses from each Cu electrode to the SiO2 layer due to annealing treatment during bonding, etc., and there is a possibility that adjacent Cu electrodes may be short-circuited at the bonding interface Sj There is this. In addition, since the amount of Cu in the Cu electrode decreases when the diffusion amount of Cu 630 from each Cu electrode to the
상술한 바와 같은 접합 계면(Sj)에서의 전기 특성의 부적합함이 생기면, 반도체 장치의 성능이 열화한다. 그래서, 본 실시 형태에서는, 상술한 바와 같은 접합 계면(Sj)에서의 전기 특성의 부적합함을 해소할 수 있는 반도체 장치의 구성에 관해 설명한다.When the above-described mismatch of electrical characteristics at the junction interface Sj occurs, the performance of the semiconductor device deteriorates. Therefore, in the present embodiment, a configuration of a semiconductor device capable of resolving the inconsistency of the electrical characteristics at the junction interface Sj as described above will be described.
[반도체 장치의 구성][Configuration of semiconductor device]
도 14 및 도 15에, 제 1의 실시 형태에 관한 반도체 장치의 개략 구성을 도시한다. 도 14는, 제 1의 실시 형태의 반도체 장치의 접합 계면 부근의 개략 단면도이고, 도 15는, 각 Cu 접합부 및 후술하는 계면 Cu 배리어막 사이의 배치 관계를 도시하는 접합 계면 부근의 개략 상면도이다. 또한, 도 14 및 도 15에서는, 설명을 간략화하기 위해, 하나의 접합 계면 부근의 구성만을 도시한다.14 and 15 show a schematic configuration of a semiconductor device according to the first embodiment. 14 is a schematic cross-sectional view of the vicinity of the junction interface of the semiconductor device of the first embodiment, and FIG. 15 is a schematic top view of the vicinity of the junction interface showing the arrangement relationship between each Cu junction portion and an interfacial Cu barrier film to be described later. . In addition, in FIGS. 14 and 15, in order to simplify description, only the structure near one bonding interface is shown.
반도체 장치(401)는, 도 14에 도시하는 바와 같이, 제 1 반도체 부재(410)(제 1 반도체부)와, 제 2 반도체 부재(420)(제 2 반도체부)를 구비한다. 그리고, 본 실시 형태의 반도체 장치(401)에서는, 제 1 반도체 부재(410)의 후술하는 제 1층간 절연막(415)측의 면이, 제 2 반도체 부재(420)의 후술하는 계면 Cu 배리어막(428)측의 면과 접합된다.As shown in FIG. 14 , the
제 1 반도체 부재(410)는, 제 1 반도체 기판(도시 생략), 제 1 SiO2층(411), 제 1 Cu 배선부(412), 제 1 Cu 배리어막(413), 제 1 Cu 확산 방지막(414), 제 1층간 절연막(415), 제 1 Cu 접합부(416), 및, 제 1 Cu 배리어층(417)을 갖는다.The
제 1 SiO2층(411)은, 제 1 반도체 기판상에 형성된다. 제 1 Cu 배선부(412)는, 제 1 SiO2층(411)의 제 1 반도체 기판측과는 반대측의 표면에 매립하도록 하여 형성된다. 또한, 제 1 Cu 배선부(412)는, 도 15에 도시하는 바와 같이, 소정 방향으로 연재한 Cu막이고, 예를 들면, 도시하지 않은 반도체 장치(401) 내 또는 반도체 장치(401)를 포함하는 전자 기기 내의 소정의 디바이스, 신호 처리 회로 등에 접속된다.The
제 1 Cu 배리어막(413)은, 제 1 SiO2층(411)과 제 1 Cu 배선부(412)와의 사이에 형성된다. 또한, 제 1 Cu 배리어막(413)은, 제 1 Cu 배선부(412)로부터 제 1 SiO2층(411)으로의 Cu(구리)의 확산을 방지하기 위한 박막이고, 예를 들면, Ti, Ta, Ru, 또는, 그들의 질화물(TiN, TaN, RuN)로 형성된다.The first
제 1 Cu 확산 방지막(414)은, 제 1 SiO2층(411) 및 제 1 Cu 배선부(412)의 영역상이고, 또한, 제 1 Cu 배리어층(417)의 형성 영역 이외의 영역상에 형성된다. 또한, 제 1 Cu 확산 방지막(414)은, 제 1 Cu 배선부(412)로부터 제 1층간 절연막(415)으로의 Cu의 확산을 방지하기 위한 박막이고, 예를 들면 SiC, SiN, 또는, SiCN 등의 박막으로 구성된다.The first Cu
제 1층간 절연막(415)은, 제 1 Cu 확산 방지막(414)상에 형성되고, 예를 들면 SiO2막 등의 산화막으로 구성된다.The first
제 1 Cu 접합부(416)(제 1 금속막)는, 제 1층간 절연막(415)의 제 1 Cu 확산 방지막(414)측과는 반대측의 표면에 매립하도록 하여 마련된다. 또한, 본 실시 형태에서는, 제 1 Cu 접합부(416)를, 도 15에 도시하는 바와 같이, 표면(막면)이 정방형상의 Cu막으로 구성한다. 단, 본 개시는 이것으로 한정되지 않고, 제 1 Cu 접합부(416)의 표면 형상은, 예를 들면, 필요로 하는 접촉 저항, 디자인 룰 등의 조건를 고려하여 적절히 변경할 수 있다.The first Cu junction portion 416 (first metal film) is provided so as to be buried in the surface of the first
제 1 Cu 배리어층(417)은, 제 1 Cu 접합부(416)와, 제 1 Cu 배선부(412), 제 1 Cu 확산 방지막(414) 및 제 1층간 절연막(415)과의 사이에 마련되고, 제 1 Cu 접합부(416)를 덮도록 마련된다. 이에 의해, 제 1 Cu 접합부(416)는, 제 1 Cu 배리어층(417)을 통하여 제 1 Cu 배선부(412)에 전기적으로 접속된다. 또한, 제 1 Cu 배리어층(417)은, 제 1 Cu 접합부(416)로부터 제 1층간 절연막(415)으로의 Cu의 확산을 방지하기 위한 박막이고, 예를 들면, Ti, Ta, Ru, 또는, 그들의 질화물로 형성된다.The first
제 2 반도체 부재(420)는, 제 2 반도체 기판(도시 생략), 제 2 SiO2층(421), 제 2 Cu 배선부(422), 제 2 Cu 배리어막(423), 제 2 Cu 확산 방지막(424), 제 2 층간 절연막(425), 제 2 Cu 접합부(426), 제 2 Cu 배리어층(427), 및, 계면 Cu 배리어막(428)을 갖는다.The
또한, 제 2 반도체 부재(420)의 제 2 반도체 기판, 제 2 SiO2층(421), 및, 제 2 Cu 배선부(422)는, 각각, 제 1 반도체 부재(410)의 제 1 반도체 기판, 제 1 SiO2층(411), 및, 제 1 Cu 배선부(412)와 같은 구성이다. 또한, 제 2 반도체 부재(420)의 제 2 Cu 배리어막(423), 제 2 Cu 확산 방지막(424), 및, 제 2 층간 절연막(425)은, 각각, 제 1 반도체 부재(410)의 제 1 Cu 배리어막(413), 제 1 Cu 확산 방지막(414), 및, 제 1층간 절연막(415)과 같은 구성이다.In addition, the second semiconductor substrate of the
제 2 Cu 접합부(426)(제 2 금속막)는, 제 2 층간 절연막(425)(절연막)의 제 2 Cu 확산 방지막(424)측과는 반대측의 표면에 매립하도록 하여 마련된다. 또한, 본 실시 형태에서는, 제 2 Cu 접합부(426)를, 도 15에 도시하는 바와 같이, 표면이 정방형상의 Cu막으로 구성한다. 단, 본 발명은 이것으로 한정되지 않고, 제 2 Cu 접합부(426)의 표면 형상은, 예를 들면, 필요로 하는 접촉 저항, 디자인 룰 등의 조건를 고려하여 적절히 변경할 수 있다.The second Cu junction portion 426 (second metal film) is provided so as to be buried in the surface of the second interlayer insulating film 425 (insulating film) opposite to the second Cu
또한, 본 실시 형태에서는, 도 14 및 도 15에 도시하는 바와 같이, 제 2 Cu 접합부(426)의 접합측(접합 계면(Sj)측)의 표면 면적(접합측 표면의 치수)을, 제 1 Cu 접합부(416)의 그것보다 작게 한다. 이때, 제 1 반도체 부재(410) 및 제 2 반도체 부재(420) 사이에서 상정되는 최대의 접합 얼라인먼트 어긋남이 발생하여도, 접합 계면(Sj)에서, 제 2 Cu 접합부(426)와 제 1층간 절연막(415)과 접촉하지 않도록, 제 2 Cu 접합부(426)의 사이즈를 설정한다. 보다 구체적으로는, 예를 들면, 도 14에 도시하는 바와 같이, 제 2 Cu 접합부(426)의 측면과 제 1 Cu 배리어층(417)의 측면과의 최단 거리를 △a로 하였을 때, △a가 상정되는 최대의 접합 얼라인먼트 어긋남 이상의 치수가 되도록, 제 2 Cu 접합부(426)의 사이즈를 설정한다.In addition, in this embodiment, as shown in FIGS. 14 and 15, the surface area (dimension of the bonding-side surface) of the bonding side (junction interface Sj side) of the 2nd
제 2 Cu 배리어층(427)은, 제 2 Cu 접합부(426)와, 제 2 Cu 배선부(422), 제 2 Cu 확산 방지막(424) 및 제 2 층간 절연막(425)과의 사이에 마련되고, 제 2 Cu 접합부(426)를 덮도록 마련된다. 이에 의해, 제 2 Cu 접합부(426)는, 제 2 Cu 배리어층(427)을 통하여 제 2 Cu 배선부(422)에 전기적으로 접속된다. 또한, 제 2 Cu 배리어층(427)은, 제 1 Cu 배리어층(417)과 마찬가지로, 제 2 Cu 접합부(426)로부터 제 2 층간 절연막(425)으로의 Cu의 확산을 방지하기 위한 박막이고, 예를 들면, Ti, Ta, Ru, 또는, 그들의 질화물로 형성된다.The second
계면 Cu 배리어막(428)(계면 배리어막, 계면 배리어부)은, 제 2 층간 절연막(425)상에 형성된다. 이때, 계면 Cu 배리어막(428)의 표면과, 제 2 Cu 접합부(426)의 접합측의 표면이 개략 같은면이 되도록, 계면 Cu 배리어막(428)을 형성한다. 즉, 계면 Cu 배리어막(428)은, 제 1 Cu 접합부(416)의 접합 계면(Sj)측의 면 영역중 제 2 Cu 접합부(426)와 접합하지 않는 면 영역을 포함하는 영역에 마련된다. 이와 같은 영역(위치)에 계면 Cu 배리어막(428)을 마련함에 의해, 접합 계면(Sj)에서의 제 1 Cu 접합부(416)와 제 2 층간 절연막(425)과의 대향 영역을 통하여, Cu 접합부로부터 층간 절연막(SiO2막)에 Cu가 확산하는 것을 방지할 수 있다.An interfacial Cu barrier film 428 (interface barrier film, interfacial barrier portion) is formed on the second
또한, 계면 Cu 배리어막(428)은, 예를 들면, SiN, SiON, SiCN, 유기계 수지 등의 재료로 형성할 수 있다. 단, Cu막과의 밀착성 향상이라는 관점에서는, 특히, 계면 Cu 배리어막(428)을 SiN으로 형성하는 것이 바람직하다.In addition, the interfacial
[반도체 장치의 제조 수법][Semiconductor device manufacturing method]
다음에, 본 실시 형태의 반도체 장치(401)의 제조 수법을, 도 16a 내지 고 16m을 참조하면서 설명한다. 또한, 도 16a 내지 16l에는, 각 공정에서 제작되는 반도체 부재의 Cu 접합부 부근의 개략 단면을 도시하고, 도 16m에는, 제 1 반도체 부재(410)와 제 2 반도체 부재(420)와의 접합 처리의 양상을 도시한다.Next, the manufacturing method of the
최초에, 도 16a 내지 도 16f을 참조하면서, 제 1 반도체 부재(410)의 제작 수법을 설명한다. 본 실시 형태에서는, 도시하지 않지만, 우선, 제 1 SiO2층(411)(하지 절연층)의 한쪽의 표면의 소정 영역에, 제 1 Cu 배리어막(413), 및, 제 1 Cu 배선부(412)를 이 순서로 형성한다. 이때, 제 1 Cu 배선부(412)를, 제 1 SiO2층(411)의 한쪽의 표면에 매입하도록(제 1 Cu 배선부(412)가 그 표면에 노출하도록) 형성한다.First, a manufacturing method of the
뒤이어, 도 16a에 도시하는 바와 같이, 제 1 SiO2층(411), 제 1 Cu 배선부(412), 및, 제 1 Cu 배리어막(413)으로 이루어지는 반도체 부재의 제 1 Cu 배선부(412)측의 표면상에, 제 1 Cu 확산 방지막(414)을 형성한다. 또한, 제 1 SiO2층(411), 제 1 Cu 배선부(412), 제 1 Cu 배리어막(413), 및, 제 1 Cu 확산 방지막(414)은, 종래의 예를 들면 고체 촬상 장치 등의 반도체 장치의 제조 수법(예를 들면 일본 특개2004-63859호 공보 참조)과 마찬가지로 형성할 수 있다.Subsequently, as shown in FIG. 16A , the first
뒤이어, 제 1 Cu 확산 방지막(414)상에, 제 1층간 절연막(415)을 형성한다. 구체적으로는, 예를 들면, 제 1 Cu 확산 방지막(414)상에, 두께가 약 50 내지 500nm 정도의 SiO2막 또는 탄소 함유 산화 실리콘(SiOC)막을 성막하여 제 1층간 절연막(415)을 형성한다. 또한, 이와 같은 제 1층간 절연막(415)은, 예를 들면 CVD(chemical vapor deposition)법, 또는, 스핀 코트법으로 형성할 수 있다.Subsequently, a first
뒤이어, 도 16b에 도시하는 바와 같이, 제 1층간 절연막(415)상에 레지스트막(450)을 형성한다. 그리고, 포토리소그래피 기술을 이용하여, 레지스트막(450)에 대해 패터닝 처리를 시행하고, 제 1 Cu 접합부(416)의 형성 영역의 레지스트막(450)을 제거하여 개구부(450a)를 형성한다.Subsequently, a resist
뒤이어 레지스트막(450)이 형성된 반도체 부재의 개구부(150a)측의 표면에 대해, 예를 들면 종래 기지의 마그네트론 방식의 에칭 장치를 이용하여, 드라이 에칭 처리를 행한다. 이에 의해, 레지스트막(450)의 개구부(450a)에 노출한 제 1층간 절연막(415)의 영역이 에칭된다. 이 에칭 처리에서는, 도 16c에 도시하는 바와 같이, 레지스트막(450)의 개구부(450a)의 영역의 제 1층간 절연막(415), 및, 제 1 Cu 확산 방지막(414)을 제거하고, 제 1층간 절연막(415)의 개구부(415a)에 제 1 Cu 배선부(412)를 노출시킨다. 또한, 본 실시 형태에서는, 제 1층간 절연막(415)의 개구부(415a)의 개구 지름을, 예를 들면, 약 4 내지 100㎛ 정도로 한다.Subsequently, the surface of the semiconductor member on the side of the opening 150a on which the resist
그 후, 에칭 처리된 면에 대해, 예를 들면 산소(O2) 플라즈마를 이용한 애싱 처리, 및, 유기 아민계의 약액를 이용한 세정 처리를 시행한다. 이에 의해, 제 1층간 절연막(415)상에 잔류한 레지스트막(450), 및, 상기 에칭 처리에서 발생한 잔류 부착물을 제거한다.Thereafter, the etched surface is subjected to, for example, an ashing treatment using oxygen (O2) plasma and a cleaning treatment using an organic amine-based chemical solution. Thereby, the resist
뒤이어 도 16d에 도시하는 바와 같이, 제 1층간 절연막(415)상, 및, 제 1층간 절연막(415)의 개구부(15a)에 노출한 제 1 Cu 배선부(412)상에, Ti, Ta, Ru, 또는, 그들의 질화물로 이루어지는 제 1 Cu 배리어층(417)을 형성한다. 구체적으로는, 예를 들면 RF(Radio Frequency) 스퍼터링법 등의 수법을 이용하여, Ar/N2 분위기중에서, 두께가 약 5 내지 50nm의 제 1 Cu 배리어층(417)을, 제 1층간 절연막(415) 및 제 1 Cu 배선부(412)상에 형성한다.Subsequently, as shown in FIG. 16D, on the first
뒤이어 도 16e에 도시하는 바와 같이, 제 1 Cu 배리어층(417)상에, 예를 들면 스퍼터링법 및 전해 도금법 등의 수법을 이용하여, Cu막(451)을 형성한다. 이 처리에 의해, 제 1층간 절연막(415)의 개구부(415a)의 영역에 Cu막(451)이 매입된다.Subsequently, as shown in FIG. 16E , a
뒤이어 Cu막(451)이 형성된 반도체 부재를, 예를 들면 핫 플레이트나 신터 어닐 장치 등의 가열 장치를 이용하여, 질소 분위기중 또는 진공중에서, 약 100 내지 400℃에서 1 내지 60분 정도 가열한다. 이 가열처리에 의해, Cu막(451)을 죄여서 치밀한 막질의 Cu막(451)을 형성한다.Subsequently, the semiconductor member on which the
그 후, 도 16f에 도시하는 바와 같이, Cu막(451) 및 제 1 Cu 배리어층(417)의 불필요한 부분를 화학 기계 연마(CMP)법에 의해 제거한다. 구체적으로는, 제 1층간 절연막(415)이 표면에 노출할 때까지, Cu막(451)측의 표면을 CMP법으로 연마한다.Thereafter, as shown in Fig. 16F, unnecessary portions of the
본 실시 형태에서는, 상술한 도 16a 내지 16f의 각종 공정을 행하여, 제 1 반도체 부재(410)를 제작한다. 다음에, 제 2 반도체 부재(420)의 제작 수법을, 도 16g 내지 16l을 참조하면서 설명한다.In the present embodiment, the
우선, 제 1 반도체 부재(410)와 마찬가지로 하여(도 16a의 공정), 제 2 SiO2층(421)의 한쪽의 표면의 소정 영역에, 제 2 Cu 배리어막(423), 및, 제 2 Cu 배선부(422)를 이 순서로 형성한다. 뒤이어 제 2 SiO2층(421), 제 2 Cu 배선부(422), 및, 제 2 Cu 배리어막(423)으로 이루어지는 반도체 부재의 제 2 Cu 배선부(422)측의 표면상에, 제 2 Cu 확산 방지막(424)을 형성한다.First, in the same manner as in the first semiconductor member 410 (step of FIG. 16A ), a second
뒤이어 제 2 Cu 확산 방지막(424)상에, 제 2 층간 절연막(425)을 형성한다. 구체적으로는, 예를 들면, 제 2 Cu 확산 방지막(424)상에, 두께가 약 50 내지 500nm 정도의 SiO2막 또는 SiOC막을 성막하여 제 2 층간 절연막(425)을 형성한다. 또한, 이와 같은 제 2 층간 절연막(425)은, 예를 들면 CVD법 또는 스핀 코트법으로 형성할 수 있다. 뒤이어 제 2 층간 절연막(425)상에, 예를 들면 CVD법 또는 스핀 코트법 등의 수법을 이용하여, 두께가 약 5 내지 100nm 정도의 계면 Cu 배리어막(428)을 형성한다. 뒤이어 계면 Cu 배리어막(428)상에, 예를 들면 CVD법 또는 스핀 코트법 등의 수법을 이용하여, 두께가 약 50 내지 200nm 정도의 SiO2막 또는 SiOC막을 성막하여 절연막(452)을 형성한다.Subsequently, a second
뒤이어 도 16g에 도시하는 바와 같이, 절연막(452)상에 레지스트막(453)을 형성한다. 그리고, 포토리소그래피 기술을 이용하여, 레지스트막(453)에 대해 패터닝 처리를 시행하고, 제 2 Cu 접합부(426)의 형성 영역의 레지스트막(453)을 제거하여 개구부(453a)를 형성한다. 또한, 개구부(453a)의 개구 지름은, 도 16b의 공정에서 형성한 레지스트막(450)의 개구부(450a)의 그것보다 작게 한다.Subsequently, a resist
단, 상술한 레지스트막(453)에 개구부(453a)가 형성된 반도체 부재의 제작 공정은, 도 16g에 도시하는 예로 한정되지 않고, 예를 들면, 계면 Cu 배리어막(428)상에 직접, 레지스트막(453)을 마련하고, 다시, 개구부(453a)를 형성하여도 좋다. 도 16h에, 그 수법으로 개구부(453a)를 형성한 때의 반도체 부재의 개략 단면도를 도시한다.However, the manufacturing process of the semiconductor member in which the
단, 도 16h에 도시하는 수법을 채용한 경우, 계면 Cu 배리어막(428)상에 직접, 제 2 Cu 배리어층(427)을 통하여 Cu막이 형성되고, 그 후, 그 Cu막을 CMP 처리로 연마함에 의해 제 2 Cu 접합부(426)가 형성된다. 그러나, 통상, 계면 Cu 배리어막(428)은 CMP 처리로 연마하는 것이 곤란한 막이기 때문에, 도 16h에 도시하는 수법을 채용한 경우에는, CMP 처리시에, Cu막의 깎임 잔사가 계면 Cu 배리어막(428)상에 발생하는 경우도 있다.However, when the method shown in Fig. 16H is adopted, a Cu film is formed directly on the interface
그에 대해, 도 16g에 도시하는 개구부(453a)의 형성 수법에서는, 계면 Cu 배리어막(428)상에 절연막(452)이 형성되기 때문에, Cu막의 CMP 처리시에 절연막(452)도 함께 연마함에 의해, Cu막의 깎임 잔사를 보다 확실하게 없앨 수 있다. 즉, 제 2 Cu 접합부(426)를 형성할 때의 Cu막의 깎임 잔사를 방지하는 관점에서는, 도 16g에 도시하는 개구부(453a)의 형성 수법이 도 12에 도시하는 개구부(453a)의 형성 수법 보다 알맞다.In contrast, in the method of forming the
뒤이어 레지스트막(453)이 형성된 반도체 부재의 개구부(453a)측의 표면에 대해, 예를 들면 종래 기지의 마그네트론 방식의 에칭 장치를 이용하여, 드라이 에칭 처리를 행한다. 이에 의해, 레지스트막(453)의 개구부(453a)에 노출한 절연막(452)의 영역이 에칭된다. 이 에칭 처리에서는, 도 16i에 도시하는 바와 같이, 개구부(453a)의 영역의 절연막(452), 계면 Cu 배리어막(428), 제 2 층간 절연막(425), 및, 제 2 Cu 확산 방지막(424)을 제거하여, 제 2 층간 절연막(425)의 개구부(425a)에 제 2 Cu 배선부(422)를 노출시킨다. 또한, 본 실시 형태에서는, 제 2 층간 절연막(425)의 개구부(425a)의 개구 지름은, 예를 들면, 약 1 내지 95㎛ 정도로 한다.Subsequently, the surface of the semiconductor member on which the resist
그 후, 에칭 처리된 면에 대해, 예를 들면 산소(O2) 플라즈마를 이용한 애싱 처리, 및, 유기 아민계의 약액를 이용한 세정 처리를 시행한다. 이에 의해, 절연막(452)상에 잔류한 레지스트막(453), 및, 상기 에칭 처리에서 발생한 잔류 부착물을 제거한다.Thereafter, the etched surface is subjected to, for example, an ashing treatment using oxygen (O2) plasma and a cleaning treatment using an organic amine-based chemical solution. Thereby, the resist
뒤이어 도 16j에 도시하는 바와 같이, 절연막(452)상, 및, 제 2 층간 절연막(425)의 개구부(425a)에 노출한 제 2 Cu 배선부(422)상에, Ti, Ta, Ru, 또는, 그들의 질화물로 이루어지는 제 2 Cu 배리어층(427)을 형성한다. 구체적으로는, 예를 들면 RF 스퍼터링법 등의 수법을 이용하여, Ar/N2 분위기중에서, 두께가 약 5 내지 50nm의 제 2 Cu 배리어층(427)을, 절연막(452) 및 제 2 Cu 배선부(422)상에 형성한다.Subsequently, as shown in FIG. 16J, Ti, Ta, Ru, or , a second
뒤이어 도 16j에 도시하는 바와 같이, 제 2 Cu 배리어층(427)상에, 예를 들면 스퍼터링법 및 전해 도금법 등의 수법을 이용하여, Cu막(454)을 형성한다. 이 처리에 의해, 제 2 층간 절연막(425)의 개구부(425a)의 영역에 Cu막(454)이 매입된다.Subsequently, as shown in Fig. 16J, a
뒤이어 Cu막(454)이 형성된 반도체 부재를, 예를 들면 핫 플레이트나 신터 어닐 장치 등의 가열 장치를 이용하여, 질소 분위기중 또는 진공중에서, 약 100 내지 400℃에서 1 내지 60분 정도 가열한다. 이 가열처리에 의해, Cu막(454)을 죄여서 치밀한 막질의 Cu막(454)을 형성한다.Subsequently, the semiconductor member on which the
그리고, 도 16l에 도시하는 바와 같이, Cu막(454), 제 2 Cu 배리어층(427) 및 절연막(452)의 불필요한 부분를 화학 기계 연마(CMP)법에 의해 제거한다. 구체적으로는, 계면 Cu 배리어막(428)이 표면에 노출할 때까지, Cu막(454)측의 표면을 CMP법으로 연마한다. 본 실시 형태에서는, 상술한 도 16g 내지 16l의 각종 공정을 행하여, 제 2 반도체 부재(420)를 제작한다.Then, as shown in Fig. 16L, unnecessary portions of the
뒤이어 상기 순서로 제작된 제 1 반도체 부재(410)(도 16f)와 제 2 반도체 부재(420)(도 16l)를 맞붙인다. 이 맞붙임 공정(접합 공정)의 구체적인 처리 내용은, 다음과 같다.Subsequently, the first semiconductor member 410 (FIG. 16F) and the second semiconductor member 420 (FIG. 16L) manufactured in the above order are bonded together. The specific processing contents of this pasting process (joining process) are as follows.
우선, 제 1 반도체 부재(410)의 제 1 Cu 접합부(416)측의 표면, 및, 제 2 반도체 부재(420)의 제 2 Cu 접합부(426)측의 표면에 대해 환원 처리를 시행하여, 각 Cu 접합부의 표면의 산화막(산화물)을 제거한다. 이에 의해, 각 Cu 접합부의 표면에 청정한 Cu를 노출시킨다. 또한, 이때, 환원 처리로서는, 예를 들면 포름산 등의 약액를 이용한 웨트 에칭 처리, 또는, 예를 들면 Ar, NH3, H2 등의 플라즈마를 이용한 드라이 에칭 처리가 이용된다.First, the surface of the
뒤이어 도 16m에 도시하는 바와 같이, 제 1 반도체 부재(410)의 제 1 Cu 접합부(416)측의 표면과, 제 2 반도체 부재(420)의 제 2 Cu 접합부(426)측의 표면을 접촉시킨다(또는 맞붙인다). 이때, 제 1 Cu 접합부(416)와, 그것에 대응하는 제 2 Cu 접합부(426)가 대향하도록 위치 맞춤을 행하고 나서 양자를 맞붙인다.Subsequently, as shown in FIG. 16M , the surface on the side of the first
뒤이어 제 1 반도체 부재(410) 및 제 2 반도체 부재(420)를 맞붙인 상태로, 예를 들면 핫 플레이트나 RTA(Rapid Thermal Annealing) 장치 등의 가열 장치를 이용하여 맞붙임 부재를 어닐하여, 제 1 Cu 접합부(416)와 제 2 Cu 접합부(426)를 접합한다. 구체적으로는, 예를 들면, 대기압의 N2 분위기중, 또는, 진공중에서 약 100 내지 400℃에서 5분 내지 2시간 정도, 맞붙임 부재를 가열한다.Subsequently, in a state in which the
또한, 이 접합 처리에 의해, 제 1 Cu 접합부(416)의 접합 계면(Sj)측의 면 영역중 제 2 Cu 접합부(426)와 접합하지 않는 면 영역을 포함하는 영역에 계면 Cu 배리어막(428)이 배치된다. 보다 구체적으로는, 도 14에 도시하는 바와 같이, 제 1 Cu 접합부(416)와, 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역을 포함하는 영역에 계면 Cu 배리어막(428)이 배치된다.In addition, by this bonding process, the interfacial
본 실시 형태에서는, 이와 같이 하여, Cu-Cu 접합 처리를 행한다. 또한, 상술한 접합 공정 이외의 반도체 장치(401)의 제조 공정은, 종래의 예를 들면 고체 촬상 장치 등의 반도체 장치의 제조 수법(예를 들면 일본 특개2007-234725호 공보 참조)과 마찬가지로 할 수 있다.In this embodiment, in this way, Cu-Cu bonding processing is performed. In addition, the manufacturing process of the
상술한 바와 같이, 본 실시 형태의 반도체 장치(401)에서는, 제 1 반도체 부재(410)의 제 1 Cu 접합부(416)와, 제 2 반도체 부재(420)의 제 2 층간 절연막(425)이 대향하는 접합 계면 영역을 포함하는 영역에는, 계면 Cu 배리어막(428)이 마련된다. 그 때문에, 본 실시 형태에서는, 반도체 부재의 접합시에, 접합 얼라인먼트 어긋남이 발생하여도, 접합 계면(Sj)에서, Cu 접합부와 층간 절연막과의 접촉 영역이 발생하지 않아, 상술한 접합 계면(Sj)에서의 전기 특성의 부적합함을 해소할 수 있다.As described above, in the
또한, 본 실시 형태에서는, 상술한 바와 같이, 제 1 Cu 접합부(416)의 접합측의 표면 면적을, 제 2 Cu 접합부(426)의 그것보다 충분히 크게 한다. 그 때문에, 본 실시 형태에서는, 제 1 반도체 부재(410) 및 제 2 반도체 부재(420)의 접합시에 접합 얼라인먼트 어긋남이 발생하여도, Cu 접합부 사이의 접촉 면적(접촉 저항)은 변화하지 않아, 반도체 장치(401)의 전기 특성(또는 성능)의 열화를 억제할 수 있다. 즉, 본 실시 형태에서는, 접합 계면(Sj)에서의 접촉 저항의 증대를 억제할 수 있기 때문에, 반도체 장치(401)의 소비 전력의 증대, 및, 처리 속도의 지연를 억제할 수 있다.In this embodiment, as described above, the surface area of the junction side of the first
또한, 본 실시 형태에서는, 제 1 Cu 접합부(416)와 제 2 층간 절연막(425)과의 사이에는, 계면 Cu 배리어막(428)이 마련되기 때문에, 양자 사이의 밀착력을 향상시킬 수 있다. 이에 의해, 본 실시 형태에서는, 제 1 반도체 부재(410) 및 제 2 반도체 부재(420) 사이의 접합 강도를 증대시킬 수 있다.In addition, in this embodiment, since the interface
이상의 것으로부터, 본 실시 형태에서는, 접합 계면에서의 전기 특성의 열화를 보다 한층 억제할 수 있고, 보다 신뢰성이 높은 접합 계면(Sj)을 갖는 반도체 장치(401)를 제공할 수 있다.From the above, in the present embodiment, it is possible to further suppress the deterioration of the electrical properties at the junction interface, and it is possible to provide the
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[반도체 장치의 구성][Configuration of semiconductor device]
도 17 및 도 18에, 제 3의 실시예의 제 2의 실시 형태에 관한 반도체 장치의 개략 구성을 도시한다. 도 17은, 제 2의 실시 형태에 관한 반도체 장치의 접합 계면 부근의 개략 단면도이고, 도 18은, 각 Cu 접합부 및 계면 Cu 배리어막 사이의 배치 관계를 도시하는 접합 계면 부근의 개략 상면도이다. 또한, 도 17 및 18에서는, 설명을 간략화하기 위해, 하나의 접합 계면 부근의 구성만을 도시한다. 또한, 도 17 및 18에 도시하는 본 실시 형태의 반도체 장치(402)에서, 도 14 및 15에 도시하는 제 1의 실시 형태의 반도체 장치(401)와 같은 구성에는, 같은 부호를 붙여서 도시한다.17 and 18 show a schematic configuration of a semiconductor device according to a second embodiment of the third embodiment. Fig. 17 is a schematic cross-sectional view of the vicinity of the junction interface of the semiconductor device according to the second embodiment, and Fig. 18 is a schematic top view of the vicinity of the junction interface showing the arrangement relationship between each Cu junction portion and the interfacial Cu barrier film. In addition, in Figs. 17 and 18, only the configuration in the vicinity of one bonding interface is shown in order to simplify the explanation. In addition, in the
반도체 장치(402)는, 도 17에 도시하는 바와 같이, 제 1 반도체 부재(430)(제 1 반도체부)와, 제 2 반도체 부재(440)(제 2 반도체부)와, 계면 Cu 배리어막(450)(계면 배리어막 또는 계면 배리어부)를 구비한다.As shown in FIG. 17 , the
제 1 반도체 부재(430)는, 제 1 반도체 기판(도시 생략), 제 1 SiO2층(411), 제 1 Cu 배선부(412), 제 1 Cu 배리어막(413), 제 1 Cu 확산 방지막(414), 제 1층간 절연막(415), 제 1 Cu 접합부(416), 제 1 Cu 배리어층(417), 및, 제 1 Cu 시드층(431)을 갖는다.The
도 17과 도 14와의 비교로부터 분명한 바와 같이, 본 실시 형태의 제 1 반도체 부재(430)는, 제 1의 실시 형태의 제 1 반도체 부재(410)에서, 제 1 Cu 접합부(416)와 제 1 Cu 배리어층(417)과의 사이에 제 1 Cu 시드층(431)을 마련한 구성으로 된다. 그 이외의 제 1 반도체 부재(430)의 구성은, 상기 제 1의 실시 형태의 제 1 반도체 부재(410)의 대응하는 구성과 같다. 그 때문에, 여기서는, 제 1 Cu 시드층(431)의 구성에 관해서만 설명한다.As is clear from the comparison with FIG. 17 and FIG. 14 , the
제 1 Cu 시드층(431)(시드층)은, 상술한 바와 같이, 제 1 Cu 접합부(416)와 제 1 Cu 배리어층(417)과의 사이에 마련되고, 제 1 Cu 접합부(416)를 덮도록 형성된다.As described above, the first Cu seed layer 431 (seed layer) is provided between the first
제 1 Cu 시드층(431)은, 산소와 반응하기 쉬운 금속 재료를 함유하는 Cu층(Cu 합금층)으로 형성된다. 제 1 Cu 시드층(431)에 함유하는 금속 재료로서는, 예를 들면, 산소에 대해 수소보다도 반응하기 쉬운 금속 재료를 이용할 수 있다. 구체적으로는, Fe, Mn, V, Cr, Mg, Si, Ce, Ti, Al 등의 금속 재료를 이용할 수 있다. 또한, 이들의 금속 재료중, Mn, Mg, Ti, 또는, Al은, 반도체 장치에 알맞는 재료이다. 또한, 접합 계면 Si의 배선 저항의 저하라는 관점에서는, 제 1 Cu 시드층(431)에 함유하는 금속 재료로서, Mn, 또는, Ti를 이용하는 것이 특히 바람직하다.The first
제 2 반도체 부재(440)는, 제 2 반도체 기판(도시 생략), 제 2 SiO2층(421), 제 2 Cu 배선부(422), 제 2 Cu 배리어막(423), 제 2 Cu 확산 방지막(424), 제 2 층간 절연막(425), 제 2 Cu 접합부(426), 제 2 Cu 배리어층(427), 및, 제 2 Cu 시드층(441)을 갖는다.The
도 17과 도 14와의 비교로부터 분명한 바와 같이, 본 실시 형태의 제 2 반도체 부재(440)는, 제 1의 실시 형태의 제 2 반도체 부재(420)에서, 계면 Cu 배리어막(428)을 생략하고, 또한, 제 2 Cu 접합부(426) 및 제 2 Cu 배리어층(427) 사이에 제 2 Cu 시드층(441)을 마련한 구성으로 된다. 그 이외의 제 2 반도체 부재(440)의 구성은, 상기 제 1의 실시 형태의 제 2 반도체 부재(420)의 대응하는 구성과 같다. 그 때문에, 여기서는, 제 2 Cu 시드층(441)의 구성에 관해서만 설명한다.As is clear from the comparison between FIG. 17 and FIG. 14 , the
제 2 Cu 시드층(441)은, 상술한 바와 같이, 제 2 Cu 접합부(426)와 제 2 Cu 배리어층(427)과의 사이에 마련되고, 제 2 Cu 접합부(426)를 덮도록 형성된다. 제 2 Cu 시드층(441)은, 제 1 Cu 시드층(431)과 마찬가지로, 산소와 반응하기 쉬운 금속 재료를 함유하는 Cu층(Cu 합금층)으로 형성된다. 또한, 제 2 Cu 시드층(441)에 함유하는 금속 재료는, 상기 제 1 Cu 시드층(431)에서 설명한 각종 금속 재료로부터 적절히 선택할 수 있다. 또한, 본 실시 형태에서는, 제 2 Cu 시드층(441)에 함유하는 금속 재료는, 제 1 Cu 시드층(431)에 포함되는 금속 재료와 마찬가지로 한다.As described above, the second
계면 Cu 배리어막(450)은, 제 1 반도체 부재(430)와 제 2 반도체 부재(440)를 접합할 때의 열처리(어닐 처리)에 의해, 각 Cu시드층에 함유하는 금속 재료와 각 층간 절연막(주로 제 2 층간 절연막(425))중의 산소와 반응하여 생성되는 막(자기(自己) 형성막)이다. 그 때문에, 계면 Cu 배리어막(450)은, 제 1 반도체 부재(430)의 제 1 Cu 접합부(416)와, 제 2 반도체 부재(440)의 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역에 형성되고, 예를 들면, MnOx, MgOx, TiOx, AlOx 등의 산화막으로 구성된다.The interfacial
또한, 도 17에서는, 계면 Cu 배리어막(450)의 형성 위치를 명확히 하기 위해, 계면 Cu 배리어막(450)이, 접합 계면(Sj)에 따라서, 제 2 Cu 접합부(426)의 측면로부터 제 1 Cu 배리어층(417)의 측면에 걸쳐서 형성된 예를 도시한다. 그러나, 계면 Cu 배리어막(450)의 형성 영역은, 이 예로 한정되지 않는다.In addition, in FIG. 17 , in order to clarify the formation position of the interfacial
계면 Cu 배리어막(450)은, 제 1 Cu 접합부(416)와 제 2 층간 절연막(425)과의 대향 영역을 통하여, Cu 접합부로부터 층간 절연막에 Cu가 확산하는 것을 방지하기 위한 막이다. 그 때문에, 접합 계면(Sj)에서, 적어도, 제 1 Cu 접합부(416)와 제 2 층간 절연막(425)과의 대향 영역에 계면 Cu 배리어막(450)을 형성하면 좋다. 또한, 계면 Cu 배리어막(450)의 형성 영역은, 예를 들면, 제 1 반도체 부재(430)와 제 2 반도체 부재(440)와의 접합 처리시의 어닐 조건이나, 각 Cu 시드층중의 금속 재료의 함유량 등을 조정함에 의해 적절히 설정할 수 있다.The interfacial
[반도체 장치의 제조 수법][Semiconductor device manufacturing method]
다음에, 본 실시 형태의 반도체 장치(402)의 제조 수법을, 도 19a 내지 도 19e를 참조하면서 설명한다. 또한, 도 19a 내지 도 19e에는, 각 공정에서 제작되는 반도체 부재의 Cu 접합부 부근의 개략 단면을 도시하고, 도 19e에는, 제 1 반도체 부재(430)와 제 2 반도체 부재(440)와의 접합 처리의 양상을 도시한다. 또한, 하기 설명에서, 상기 제 1의 실시 형태의 반도체 장치의 제조 수법과 같은 공정의 설명에서는, 상기 제 1의 실시 형태의 공정의 도면(도 16a 내지 도 16m)을 적절히 참조한다.Next, the manufacturing method of the
우선, 본 실시 형태에서는, 상기 도 16a에서 설명한 제 1의 실시 형태의 제 1 반도체 부재(410)의 제작 공정과 마찬가지로 하여, 제 1 SiO2층(411)상에, 제 1 Cu 배리어막(413), 제 1 Cu 배선부(412), 및, 제 1 Cu 확산 방지막(414)을 이 순서로 형성한다. 뒤이어 상기 도 16b 및 도 16c에서 설명한 제 1의 실시 형태의 제 1 반도체 부재(410)의 제작 공정과 마찬가지로 하여, 제 1 Cu 확산 방지막(414)상에, 제 1층간 절연막(415)(제 1 산화막), 및, 그 개구부(415a)를 형성한다. 또한, 본 실시 형태에서도, 제 1층간 절연막(415)의 개구부(415a)의 개구 지름은, 예를 들면, 약 4 내지 100㎛ 정도로 한다. 그리고, 상기 도 16d에서 설명한 제 1의 실시 형태의 제 1 반도체 부재(410)의 제작 공정과 마찬가지로 하여, 제 1층간 절연막(415)상, 및, 그 개구부(415a)에 노출한 제 1 Cu 배선부(412)상에, 제 1 Cu 배리어층(417)을 형성한다.First, in the present embodiment, the first
뒤이어 도 19a에 도시하는 바와 같이, 제 1 Cu 배리어층(417)상에, 예를 들면 RF 스퍼터링법 등의 수법을 이용하여, Ar/N2 분위기중에서, 두께가 약 5 내지 50nm의 제 1 Cu 시드층(431)(예를 들면 CuMn층, CuAl층, CuMg층, CuTi층 등)을 형성한다.Subsequently, as shown in Fig. 19A, on the first
뒤이어 도 19b에 도시하는 바와 같이, 제 1 Cu 시드층(431)상에, 예를 들면 스퍼터링법 및 전해 도금법 등의 수법을 이용하여, Cu막(455)을 형성한다. 이 처리에 의해, 제 1층간 절연막(415)의 개구부(415a)의 영역에 Cu막(455)이 매입된다.Subsequently, as shown in FIG. 19B , a
뒤이어 Cu막(455)이 형성된 반도체 부재를, 예를 들면 핫 플레이트나 신터 어닐 장치 등의 가열 장치를 이용하여, 질소 분위기중 또는 진공중에서, 약 100 내지 400℃에서 1 내지 60분 정도 가열한다. 이 가열처리에 의해, Cu막(455)을 죄여서 치밀한 막질의 Cu막(455)을 형성한다.Subsequently, the semiconductor member on which the
뒤이어 도 19c에 도시하는 바와 같이, Cu막(455), 제 1 Cu 시드층(431) 및 제 1 Cu 배리어층(417)의 불필요한 부분를 CMP법에 의해 제거한다. 구체적으로는, 제 1층간 절연막(415)이 표면에 노출할 때까지, Cu막(455)측의 표면을 CMP법으로 연마한다.Subsequently, as shown in FIG. 19C, unnecessary portions of the
본 실시 형태에서는, 상술한 바와 같이 하여, 제 1 반도체 부재(430)를 제작한다. 또한, 본 실시 형태에서는, 상술한 제 1 반도체 부재(430)와 마찬가지로 제 2 반도체 부재(440)를 제작한다.In the present embodiment, the
도 19d에, 본 실 시 형태로 제작된 제 2 반도체 부재(440)의 개략 단면도를 도시한다. 단, 본 실시 형태에서는, 제 2 반도체 부재(440)의 제작 도중에서, 제 2 층간 절연막(425)(제 2 산화막)에 개구부를 형성할 때에, 그 개구부의 개구 지름을, 도 16c에서 설명한 제 1층간 절연막(415)의 개구 지름(약 4 내지 100㎛ 정도)보다 작게 한다. 구체적으로는, 제 2 층간 절연막(425)에 개구부의 개구 지름을 약 1 내지 95㎛ 정도로 한다.19D is a schematic cross-sectional view of the
그 후, 상술한 바와 같이 하여 제작된 제 1 반도체 부재(430)(도 19c)와 제 2 반도체 부재(440)(도 19d)를, 상기 제 1의 실시 형태와 마찬가지로 하여 맞붙인다.Thereafter, the first semiconductor member 430 ( FIG. 19C ) and the second semiconductor member 440 ( FIG. 19D ) produced as described above are bonded together in the same manner as in the first embodiment.
구체적으로는, 우선, 제 1 반도체 부재(430)의 제 1 Cu 접합부(416)측의 표면, 및, 제 2 반도체 부재(440)의 제 2 Cu 접합부(426)측의 표면에 대해 환원 처리를 시행하여, 각 Cu 접합부의 표면의 산화막(산화물)을 제거하여, 각 Cu 접합부의 표면에 청정한 Cu를 노출시킨다. 또한, 이때, 환원 처리로서는, 예를 들면 포름산 등의 약액를 이용한 웨트 에칭 처리, 또는, 예를 들면 Ar, NH3, H2 등의 플라즈마를 이용한 드라이 에칭 처리가 이용된다.Specifically, first, a reduction treatment is performed on the surface of the
뒤이어 도 19e에 도시하는 바와 같이, 제 1 반도체 부재(430)의 제 1 Cu 접합부(416)측의 표면과, 제 2 반도체 부재(440)의 제 2 Cu 접합부(426)측의 표면을 접촉시킨다(또는 맞붙인다). 그리고, 제 1 반도체 부재(430)와 제 2 반도체 부재(440)를 맞붙인 상태에서, 예를 들면 핫 플레이트나 RTA 장치 등의 가열 장치를 이용하여 맞붙임 부재를 어닐하여, 제 1 Cu 접합부(416)와 제 2 Cu 접합부(426)를 접합한다. 구체적으로는, 예를 들면, 대기압의 N2 분위기중, 또는, 진공중에서 약 100 내지 400℃에서 5분 내지 2시간 정도, 맞붙임 부재를 가열한다.Subsequently, as shown in FIG. 19E , the surface on the side of the first
또한, 상술한 접합 처리시에는, 각 Cu시드층중의 금속 재료(예를 들면 Mn, Mg, Ti, Al 등)가 층간 절연막(주로, 제 2 층간 절연막(425))중의 산소와 선택적으로 반응한다. 이에 의해, 제 1 반도체 부재(430)의 제 1 Cu 접합부(416)와, 제 2 반도체 부재(440)의 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역에, 계면 Cu 배리어막(450)이 형성된다. 즉, 상기 접합 처리에 의해, 제 1 Cu 접합부(416)의 접합 계면(Sj)측의 면 영역중 제 2 Cu 접합부(426)와 접합하지 않는 면 영역을 포함하는 영역에 계면 Cu 배리어막(450)이 마련된다.In addition, in the bonding treatment described above, the metal material (eg, Mn, Mg, Ti, Al, etc.) in each Cu seed layer selectively reacts with oxygen in the interlayer insulating film (mainly the second interlayer insulating film 425). do. Accordingly, in the region of the junction interface Sj where the first
본 실시 형태에서는, 상술한 바와 같이 하여, Cu-Cu 접합 처리를 행한다. 또한, 상술한 접합 공정 이외의 반도체 장치(402)의 제조 공정은, 종래의 예를 들면 고체 촬상 장치 등의 반도체 장치의 제조 수법(예를 들면 일본 특개2007-234725호 공보 참조)과 마찬가지로 할 수 있다.In the present embodiment, Cu-Cu bonding processing is performed as described above. In addition, the manufacturing process of the
상술한 바와 같이, 본 실시 형태의 반도체 장치(402)에서도, 상기 제 1의 실시 형태와 마찬가지로, 제 1 반도체 부재(430)의 제 1 Cu 접합부(416)와, 제 2 반도체 부재(440)의 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역에는, 계면 Cu 배리어막(450)이 마련된다. 그 때문에, 본 실시 형태에서도, 제 1의 실시 형태와 같은 효과를 얻을 수 있다.As described above, also in the
또한, 본 실시 형태와 같이, Cu시드층을 마련하고, 또한 Cu시드층상에 Cu 접합부를 전해 도금법으로 형성한 경우, Cu시드층중의 Cu가, Cu 도금막의 핵이 된다. 그 때문에, 본 실시 형태에서는, Cu 접합부 및 층간 절연막 사이의 밀착력을 향상시킬 수 있다.Further, as in the present embodiment, when a Cu seed layer is provided and a Cu junction is formed on the Cu seed layer by an electrolytic plating method, Cu in the Cu seed layer becomes the nucleus of the Cu plating film. Therefore, in this embodiment, the adhesive force between the Cu junction part and the interlayer insulating film can be improved.
<<3. 제 3의 실시 형태>><<3. Third embodiment >>
[반도체 장치의 구성][Configuration of semiconductor device]
도 20 및 도 21에, 제 3의 실시 형태에 관한 반도체 장치의 개략 구성을 도시한다. 도 20은, 제 3의 실시 형태에 관한 반도체 장치의 접합 계면 부근의 개략 단면도이고, 도 21은, 각 Cu 접합부 및 후술하는 제 2 Cu 배리어층의 계면층부 사이의 배치 관계를 도시하는 접합 계면 부근의 개략 상면도이다. 또한, 도 20 및 도 21에서는, 설명을 간략화하기 위해, 하나의 접합 계면 부근의 구성만을 도시한다. 또한, 도 20 및 도 21에 도시하는 본 실시 형태의 반도체 장치(403)에서, 도 14 및 도 15에 도시하는 제 1의 실시 형태의 반도체 장치(401)와 같은 구성에는, 같은 부호를 붙여서 도시한다.20 and 21 show a schematic configuration of a semiconductor device according to a third embodiment. 20 is a schematic cross-sectional view of the vicinity of the junction interface of the semiconductor device according to the third embodiment, and FIG. 21 is a junction interface vicinity showing the arrangement relationship between each Cu junction portion and an interface layer portion of a second Cu barrier layer to be described later. is a schematic top view of In addition, in FIG. 20 and FIG. 21, in order to simplify description, only the structure of the vicinity of one bonding interface is shown. In addition, in the
반도체 장치(403)는, 도 20에 도시하는 바와 같이, 제 1 반도체 부재(410)(제 1 반도체부)와, 제 2 반도체 부재(460)(제 2 반도체부)를 구비한다. 또한, 본 실시 형태의 반도체 장치(403)에서의 제 1 반도체 부재(410)의 구성은, 상기 제 1의 실시 형태(도 14)의 그것과 같은 구성이기 때문에, 여기서는, 제 1 반도체 부재(410)의 설명은 생략한다.As shown in FIG. 20 , the
제 2 반도체 부재(460)는, 제 2 반도체 기판(도시 생략), 제 2 SiO2층(421), 제 2 Cu 배선부(422), 제 2 Cu 배리어막(423), 제 2 Cu 확산 방지막(424), 제 2 층간 절연막(425), 제 2 Cu 접합부(426), 및, 제 2 Cu 배리어층(461)(배리어 메탈층)을 갖는다.The
도 20와 도 14와의 비교로부터 분명한 바와 같이, 본 실시 형태의 제 2 반도체 부재(460)는, 제 1의 실시 형태의 제 2 반도체 부재(420)에서, 계면 Cu 배리어막(428)을 생략하고, 또한, 제 2 Cu 배리어층(427)의 구성을 바꾼 것으로 된다. 그 이외의 제 2 반도체 부재(460)의 구성은, 상기 제 1의 실시 형태의 제 2 반도체 부재(420)의 대응하는 구성과 같다. 그 때문에, 여기서는, 제 2 Cu 배리어층(461)의 구성에 관해서만 설명한다.As is clear from the comparison between FIG. 20 and FIG. 14 , the
제 2 Cu 배리어층(461)은, 도 20에 도시하는 바와 같이, 제 2 Cu 접합부(426)를 피복하도록 마련된 배리어 본체부(461a)와, 그 배리어 본체부(461a)의 접합 계면(Sj)측의 단부로부터 접합 계면(Sj)에 따라서 연재하여 형성된 계면층부(461b)(계면 배리어부)를 갖는다.As shown in FIG. 20, the second
즉, 본 실시 형태에서는, 제 1 반도체 부재(410)의 제 1 Cu 접합부(416)와, 제 2 반도체 부재(460)의 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역에, 제 2 Cu 배리어층(461)의 계면층부(461b)를 배치한다. 그리고, 제 2 Cu 배리어층(461)의 계면층부(461b)가, 제 1 Cu 접합부(416)와 제 2 층간 절연막(425)과의 대향 영역을 통하여, Cu 접합부로부터 층간 절연막에 Cu가 확산하는 것을 방지한다. 그 때문에, 본 실시 형태에서는, 접합시에 상정되는 최대의 접합 얼라인먼트 어긋남이 발생하여도, 접합 계면(Sj)에, 제 1 Cu 접합부(416)와 제 2 층간 절연막(425)과의 접촉 영역이 발생하지 않도록, 계면층부(461b)의 접합 계면(Sj)에 따르는 방향의 폭을 설정한다. 또한, 제 2 Cu 배리어층(461)은, 상기 제 1의 실시 형태와 마찬가지로, 예를 들면, Ti, Ta, Ru, 또는, 그들의 질화물 등으로 형성된다.That is, in the present embodiment, in the region of the junction interface Sj where the first
[반도체 장치의 제조 수법][Semiconductor device manufacturing method]
다음에, 본 실시 형태의 반도체 장치(403)의 제조 수법을, 도 22a 내지 도 22h를 참조하면서 설명한다. 또한, 도 22a 내지 도22g에는, 각 공정에서 제작되는 반도체 부재의 Cu 접합부 부근의 개략 단면을 도시하고, 도 22h에는, 제 1 반도체 부재(410)와 제 2 반도체 부재(460)와의 접합 처리의 양상을 도시한다. 또한, 하기 설명에서, 상기 제 1의 실시 형태의 반도체 장치의 제조 수법과 같은 공정의 설명에서는, 상기 제 1의 실시 형태의 공정의 도면(도 16a 내지 도 16m)을 적절히 참조한다. 또한, 본 실시 형태의 제 1 반도체 부재(410)의 제작 수법은, 상기 제 1의 실시 형태의 그것과(도 16a 내지 도 16f)와 마찬가지이기 때문에, 여기서는, 제 1 반도체 부재(410)의 제작 수법의 설명을 생략하고, 제 2 반도체 부재(460)의 제작 수법, 및, Cu-Cu 접합 수법에 관해 설명한다.Next, the manufacturing method of the
우선, 본 실시 형태에서는, 상기 도 16a에서 설명한 제 1의 실시 형태의 제 1 반도체 부재(410)의 제작 공정과 마찬가지로 하여, 제 2 SiO2층(421)상에, 제 2 Cu 배리어막(423), 제 2 Cu 배선부(422), 및, 제 2 Cu 확산 방지막(424)을 이 순서로 형성한다. 뒤이어 상기 도 16b에서 설명한 제 1의 실시 형태의 제 1 반도체 부재(410)의 제작 공정과 마찬가지로 하여, 제 2 Cu 확산 방지막(424)상에, 제 2 층간 절연막(425)을 형성한다.First, in the present embodiment, the second
뒤이어 도 22a에 도시하는 바와 같이, 제 2 층간 절연막(425)상에 레지스트막(456)을 형성한다. 그리고, 포토리소그래피 기술을 이용하여, 레지스트막(456)에 대해 패터닝 처리를 시행하고, 제 2 Cu 배리어층(461)의 형성 영역의 레지스트막(456)을 제거하여 개구부(456a)를 형성한다. 이에 의해, 레지스트막(456)의 개구부(456a)에 제 2 층간 절연막(425)이 노출한다.Subsequently, a resist
뒤이어 레지스트막(456)이 형성된 반도체 부재의 개구부(456a)측의 표면에 대해, 예를 들면 종래 기지의 마그네트론 방식의 에칭 장치를 이용하여, 드라이 에칭 처리를 행한다. 이에 의해, 레지스트막(456)의 개구부(456a)에 노출한 제 2 층간 절연막(425)의 영역이 에칭된다. 이때, 제 2 층간 절연막(425)을, 약 10 내지 50nm 정도, 에칭하여 제거한다. 이 결과, 도 22b에 도시하는 바와 같이, 제 2 층간 절연막(425)의 표면에는, 깊이가 약 10 내지 50nm 정도의 오목부(425b)가 형성된다.Subsequently, the surface of the semiconductor member on the side of the
그 후, 에칭 처리된 면에 대해, 예를 들면 산소(O2) 플라즈마를 이용한 애싱 처리, 및, 유기 아민계의 약액를 이용한 세정 처리를 시행한다. 이에 의해, 제 2 층간 절연막(425)상에 잔류한 레지스트막(456), 및, 상기 에칭 처리에서 발생한 잔류 부착물을 제거한다.Thereafter, the etched surface is subjected to, for example, an ashing treatment using oxygen (O2) plasma and a cleaning treatment using an organic amine-based chemical solution. Thereby, the resist
뒤이어 도 22c에 도시하는 바와 같이, 재차, 제 2 Cu 확산 방지막(424)상에 레지스트막(457)을 형성한다. 그리고, 포토리소그래피 기술을 이용하여, 레지스트막(457)에 대해 패터닝 처리를 시행하고, 제 2 Cu 배리어층(461)의 배리어 본체부(461a)의 형성 영역의 레지스트막(457)을 제거하여 개구부(457a)를 형성한다. 이에 의해, 레지스트막(457)의 개구부(457a)에 제 2 층간 절연막(425)의 오목부(425b)의 저부가 노출한다.Subsequently, as shown in FIG. 22C, a resist
뒤이어 레지스트막(457)이 형성된 반도체 부재의 개구부(457a)측의 표면에 대해, 예를 들면 종래 기지의 마그네트론 방식의 에칭 장치를 이용하여, 드라이 에칭 처리를 행한다. 이에 의해, 레지스트막(457)의 개구부(457a)에 노출한 제 2 층간 절연막(425)의 오목부(425b)의 일부 영역이 에칭된다.Subsequently, the surface of the semiconductor member on which the resist
이 에칭 처리에서는, 도 22d에 도시하는 바와 같이, 개구부(457a)의 영역의 제 2 층간 절연막(425) 및 제 2 Cu 확산 방지막(424)을 제거하여, 제 2 층간 절연막(425)의 개구부(425a)에 제 2 Cu 배선부(422)를 노출시킨다. 또한, 본 실시 형태에서는, 제 2 층간 절연막(425)의 개구부(425a)의 개구 지름은, 예를 들면, 약 1 내지 95㎛ 정도로 한다. 또한, 이 에칭 처리에서 제거되지 않는 제 2 층간 절연막(425)의 오목부(425b)의 영역은, 제 2 Cu 배리어층(461)의 계면층부(461b)의 형성 영역이 된다.In this etching process, as shown in Fig. 22D, the second
그 후, 에칭 처리된 면에 대해, 예를 들면 산소(O2) 플라즈마를 이용한 애싱 처리, 및, 유기 아민계의 약액를 이용한 세정 처리를 시행한다. 이에 의해, 제 2 층간 절연막(425)상에 잔류한 레지스트막(457), 및, 상기 에칭 처리에서 발생한 잔류 부착물을 제거한다.Thereafter, the etched surface is subjected to, for example, an ashing treatment using oxygen (O2) plasma and a cleaning treatment using an organic amine-based chemical solution. Thereby, the resist
뒤이어 도 22e에 도시하는 바와 같이, 제 2 층간 절연막(425)상, 및, 제 2 층간 절연막(425)의 개구부(425a)에 노출한 제 2 Cu 배선부(422)상에, Ti, Ta, Ru, 또는, 그들의 질화물로 이루어지는 제 2 Cu 배리어층(461)을 형성한다. 구체적으로는, 예를 들면 RF 스퍼터링법 등의 수법을 이용하여, Ar/N2 분위기중에서, 두께가 약 5 내지 50nm의 제 2 Cu 배리어층(461)을, 제 2 층간 절연막(425)상, 및, 제 2 Cu 배선부(422)상에 형성한다. 이 처리에 의해, 제 2 층간 절연막(425)의 개구부(425a)에 노출한 제 2 Cu 배선부(422)상, 및, 제 2 층간 절연막(425)의 측면상에, 배리어 본체부(461a)가 형성된다. 또한, 이 처리에 의해, 제 2 층간 절연막(425)의 오목부(425b)상에, 계면층부(461b)가 형성된다.Subsequently, as shown in Fig. 22E, on the second
뒤이어 도 22f에 도시하는 바와 같이, 제 2 Cu 배리어층(461)상에, 예를 들면 스퍼터링법 및 전해 도금법 등의 수법을 이용하여, Cu막(458)을 형성한다. 이 처리에 의해, 제 2 층간 절연막(425)의 개구부(425a)의 영역에 Cu막(458)이 매입된다.Subsequently, as shown in FIG. 22F , a
뒤이어 Cu막(458)이 형성된 반도체 부재를, 예를 들면 핫 플레이트나 신터 어닐 장치 등의 가열 장치를 이용하여, 질소 분위기중 또는 진공중에서, 약 100 내지 400℃에서 1 내지 60분 정도 가열한다. 이 가열처리에 의해, Cu막(458)을 죄여서 치밀한 막질의 Cu막(458)을 형성한다.Subsequently, the semiconductor member on which the
그리고, 도 22g에 도시하는 바와 같이, Cu막(458) 및 제 2 Cu 배리어층(461)의 불필요한 부분를 화학 기계 연마(CMP)법에 의해 제거한다. 이때, 제 2 층간 절연막(425)의 오목부(425b)상에, 계면층부(461b)가 남도록, CMP법의 처리 조건를 조정한다. 구체적으로는, 제 2 층간 절연막(425)이 표면에 노출할 때까지, Cu막(458)측의 표면을 CMP법으로 연마한다. 본 실시 형태에서는, 상술한 바와 같이 하여 제 2 반도체 부재(460)를 제작한다.Then, as shown in Fig. 22G, unnecessary portions of the
그 후, 상술한 바와 같이 하여 제작된 제 2 반도체 부재(460)(도 22g)와, 상기 제 1의 실시 형태와 마찬가지로 제작된 제 1 반도체 부재(410)(도 16f)를, 상기 제 1의 실시 형태와 마찬가지로 하여 맞붙인다.Thereafter, the second semiconductor member 460 (FIG. 22G) fabricated as described above and the first semiconductor member 410 (FIG. 16F) fabricated in the same manner as in the first embodiment are combined with the first It is pasted in the same manner as in the embodiment.
구체적으로는, 우선, 제 1 반도체 부재(410)의 제 1 Cu 접합부(416)측의 표면, 및, 제 2 반도체 부재(460)의 제 2 Cu 접합부(426)측의 표면에 대해 환원 처리를 시행하고, 각 Cu 접합부의 표면의 산화막(산화물)을 제거하여, 각 Cu 접합부의 표면에 청정한 Cu를 노출시킨다. 또한, 이때, 환원 처리로서는, 예를 들면 포름산 등의 약액를 이용한 웨트 에칭 처리, 또는, 예를 들면 Ar, NH3, H2 등의 플라즈마를 이용한 드라이 에칭 처리가 이용된다.Specifically, first, the surface of the
뒤이어 도 22h에 도시하는 바와 같이, 제 1 반도체 부재(410)의 제 1 Cu 접합부(416)측의 표면과, 제 2 반도체 부재(460)의 제 2 Cu 접합부(426)측의 표면을 접촉시킨다(또는 맞붙인다). 그리고, 제 1 반도체 부재(410)와 제 2 반도체 부재(460)를 맞붙인 상태에서, 예를 들면 핫 플레이트나 RTA 장치 등의 가열 장치를 이용하여 맞붙임 부재를 어닐하여, 제 1 Cu 접합부(416)와 제 2 Cu 접합부(426)를 접합한다. 구체적으로는, 예를 들면, 대기압의 N2 분위기중, 또는, 진공중에서 약 100 내지 400℃에서 5분 내지 2시간 정도, 맞붙임 부재를 가열한다.Subsequently, as shown in FIG. 22H , the surface on the side of the first
또한, 이 접합 처리에 의해, 제 1 Cu 접합부(416)의 접합 계면(Sj)측의 면 영역중 제 2 Cu 접합부(426)와 접합하지 않는 면 영역을 포함하는 영역에 제 2 Cu 배리어층(461)의 계면층부(461b)가 배치된다. 보다 구체적으로는, 도 20에 도시하는 바와 같이, 제 1 Cu 접합부(416)와, 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역을 포함하는 영역에 제 2 Cu 배리어층(461)의 계면층부(461b)가 배치된다.In addition, by this bonding treatment, the second Cu barrier layer ( An
본 실시 형태에서는, 상술한 바와 같이 하여, Cu-Cu 접합 처리를 행한다. 또한, 상술한 접합 공정 이외의 반도체 장치(402)의 제조 공정은, 종래의 예를 들면 고체 촬상 장치 등의 반도체 장치의 제조 수법(예를 들면 일본 특개2007-234725호 공보 참조)과 마찬가지로 할 수 있다.In the present embodiment, Cu-Cu bonding processing is performed as described above. In addition, the manufacturing process of the
상술한 바와 같이, 본 실시 형태에서도, 상기 제 1의 실시 형태와 마찬가지로, 제 1 반도체 부재(410)의 제 1 Cu 접합부(416)와, 제 2 반도체 부재(460)의 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역에는, 제 2 Cu 배리어층(461)의 계면층부(461b)가 마련된다. 그 때문에, 본 실시 형태에서도, 제 1의 실시 형태와 같은 효과를 얻을 수 있다.As described above, also in this embodiment, similarly to the first embodiment, the first
<<4. 각종 변형례 및 참고예>><<4. Various modifications and reference examples>>
다음에, 상술한 각종 실시 형태의 반도체 장치의 변형례를 설명한다.Next, modified examples of the semiconductor devices of the various embodiments described above will be described.
[변형례 1][Variation example 1]
상기 제 1의 실시 형태의 반도체 장치(401)(도 14)에서는, 제 2 반도체 부재(420)의 제 2 Cu 배선부(422)상에, 제 2 Cu 확산 방지막(424), 제 2 층간 절연막(425), 및, 계면 Cu 배리어막(428)을 마련하는 구성례를 설명하였지만, 본 발명은 이것으로 한정되지 않는다. 예를 들면, 제 2 Cu 배선부(422)상에, 계면 Cu 배리어막만을 마련하는 구성으로 하여도 좋다.In the semiconductor device 401 (FIG. 14) of the first embodiment, on the second
도 23에, 그 한 예(변형례 1)를 도시한다. 도 23은, 변형례 1의 반도체 장치(404)의 접합 계면(Sj) 부근의 개략 구성 단면도이다. 또한, 변형례 1의 반도체 장치(404)에서, 도 14에 도시하는 제 1의 실시 형태의 반도체 장치(401)와 같은 구성에는, 같은 부호를 붙여서 도시한다.Fig. 23 shows one example (modified example 1). 23 is a schematic structural cross-sectional view of the vicinity of the junction interface Sj of the
이 예의 반도체 장치(404)는, 도 23에 도시하는 바와 같이, 제 1 반도체 부재(410)와, 제 2 반도체 부재(470)를 구비한다. 또한, 본 변형례 1의 반도체 장치(404)에서의 제 1 반도체 부재(410)의 구성은, 상기 제 1의 실시 형태(도 14)의 그것과 같은 구성이기 때문에, 여기서는, 제 1 반도체 부재(410)의 설명은 생략한다.The
제 2 반도체 부재(470)는, 제 2 반도체 기판(도시 생략), 제 2 SiO2층(421), 제 2 Cu 배선부(422), 제 2 Cu 배리어막(423), 계면 Cu 배리어막(471)(계면 배리어막 또는 계면 배리어부), 제 2 Cu 접합부(426), 및, 제 2 Cu 배리어층(427)을 갖는다. 또한, 이 예의 제 2 반도체 부재(470)에서, 계면 Cu 배리어막(471) 이외의 구성은, 상기 제 1의 실시 형태의 제 2 반도체 부재(420)의 대응하는 구성과 같은 구성이다.The
계면 Cu 배리어막(471)(Cu 확산 방지막)은, 제 2 SiO2층(421), 제 2 Cu 배선부(422) 및 제 2 Cu 배리어막(423)상에 마련되고, 또한, 제 2 Cu 배리어층(427)의 측부를 덮도록 마련된다. 그 때문에, 이 예에서는, 계면 Cu 배리어막(471)은, Cu 접합부로부터 층간 절연막으로의 Cu의 확산을 방지할 뿐만 아니라, 상기 제 1의 실시 형태의 제 2 반도체 부재(420)의 제 2 Cu 확산 방지막(424) 및 제 2 층간 절연막(425)과 같은 역할도 겸한다.An interfacial Cu barrier film 471 (Cu diffusion prevention film) is provided on the
또한, 계면 Cu 배리어막(471)은, 상기 제 1의 실시 형태의 계면 Cu 배리어막(428)과 마찬가지로, 예를 들면, SiN, SiON, SiCN, 유기계 수지 등의 재료로 형성할 수 있다.In addition, the interfacial
이 예의 제 2 반도체 부재(470)는, 예를 들면, 다음과 같이 하여 제작할 수 있다. 우선, 상기 도 16a에서 설명한 제 1의 실시 형태의 제 1 반도체 부재(410)의 제작 공정과 마찬가지로 하여, 제 2 SiO2층(421)상에, 제 2 Cu 배리어막(423), 및, 제 2 Cu 배선부(422)를 이 순서로 형성한다. 뒤이어 제 2 SiO2층(421), 제 2 Cu 배선부(422) 및 제 2 Cu 배리어막(423)상에, 두께가 약 5 내지 500nm의 계면 Cu 배리어막(471)을 형성한다.The
뒤이어 도 24에 도시하는 바와 같이, 계면 Cu 배리어막(471)상에 레지스트막(459)을 형성한다. 그 후, 포토리소그래피 기술을 이용하여, 레지스트막(459)에 대해 패터닝 처리를 시행하고, 제 2 Cu 접합부(426)의 형성 영역의 레지스트막(459)을 제거하여 개구부(459a)를 형성한다. 이에 의해, 레지스트막(459)의 개구부(459a)에 계면 Cu 배리어막(471)이 노출한다. 그 후는, 상기 도 16i 내지 도 16l에서 설명한 상기 제 1의 실시 형태의 제 2 반도체 부재(420)의 제작 공정과 마찬가지로 하여, 이 예의 제 2 반도체 부재(470)를 제작한다.Subsequently, as shown in FIG. 24, a resist
이 예의 구성에서는, 제 1 Cu 접합부(416)의 접합 계면(Sj)측의 면 영역중 제 2 Cu 접합부(426)와 접합하지 않는 면 영역은, 계면 Cu 배리어막(471)과 접촉한 상태가 된다. 그 때문에, 이 예의 구성에서도, 각 Cu 접합부의 Cu가 외부의 산화막으로 확산하는 일이 없기 때문에, 제 1의 실시 형태와 같은 효과를 얻을 수 있다.In the configuration of this example, among the surface regions on the junction interface Sj side of the first
[변형례 2][Variation 2]
상기 제 2의 실시 형태에서는, 제 1 반도체 부재(430) 및 제 2 반도체 부재(440)의 어느 것에도, Cu시드층을 마련하는 예(도 17 참조)를 설명하였지만, 본 개시는 이것으로 한정되지 않는다. 적어도, Cu 접합부의 접합측의 표면 면적이 큰 편의 반도체 부재에 Cu시드층을 마련하면 좋다. 예를 들면, 도 17에 도시하는 반도체 장치(402)에서는, 제 1 반도체 부재(430)의 제 1 Cu 접합부(416)와, 제 1 Cu 배리어층(417)과의 사이에만 Cu시드층을 마련하면 좋다.In the second embodiment, an example in which a Cu seed layer is provided on either of the
이 경우에도, 접합시의 어닐 처리에 의해, 제 1 반도체 부재(430)의 Cu시드층중의 예를 들면 Mn, Mg, Ti, Al 등의 금속 재료가, 접합 계면(Sj)을 끼우고 대향하는 제 2 반도체 부재(440)의 제 2 층간 절연막(425)중의 산소와 반응한다. 그 결과, 이 예에서도, 상기 제 2의 실시 형태와 마찬가지로, 제 1 반도체 부재(430)의 제 1 Cu 접합부(416)와, 제 2 반도체 부재(440)의 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역에 계면 배리어막이 형성되고, 제 1의 실시 형태와 같은 효과를 얻을 수 있다.Also in this case, the metal material such as Mn, Mg, Ti, or Al in the Cu seed layer of the
[변형례 3][Variation example 3]
상기 제 3의 실시 형태에서는, 제 2 반도체 부재(460)에서, 제 2 Cu 배리어층(461)의 계면층부(461b)를 제 2 층간 절연막(425)의 접합측 표면에 매립하도록 형성하는 예를 설명하였지만, 본 발명은 이것으로 한정되지 않는다. 예를 들면, 계면층부(461b)를, 제 2 층간 절연막(425)의 접합측 표면상에 마련하는 구성으로 하여도 좋다.In the third embodiment, in the
도 25에, 그 한 예(변형례 3)를 도시한다. 도 25은, 변형례 3의 반도체 장치(405)의 접합 계면(Sj) 부근의 개략 구성 단면도이다. 또한, 도 25에 도시하는 이 예의 반도체 장치(405)에서, 도 20에 도시하는 제 3의 실시 형태의 반도체 장치(403)와 같은 구성에는, 같은 부호를 붙여서 도시한다.Fig. 25 shows one example (modified example 3). 25 is a schematic structural cross-sectional view of the
이 예의 반도체 장치(405)는, 도 25에 도시하는 바와 같이, 제 1 반도체 부재(410)와, 제 2 반도체 부재(480)를 구비한다. 또한, 본 변형례의 반도체 장치(405)에서의 제 1 반도체 부재(410)의 구성은, 상기 제 3의 실시 형태(도 20)의 그것과 같은 구성이기 때문에, 여기서는, 제 1 반도체 부재(410)의 설명은 생략한다.The
제 2 반도체 부재(480)는, 제 2 반도체 기판(도시 생략), 제 2 SiO2층(421), 제 2 Cu 배선부(422), 제 2 Cu 배리어막(423), 제 2 Cu 확산 방지막(424), 제 2 층간 절연막(481), 제 2 Cu 접합부(426), 제 2 Cu 배리어층(461), 및, 계면 Cu 배리어막(482)을 갖는다.The
또한, 이 예의 제 2 반도체 부재(480)에서, 제 2 반도체 기판(도시 생략), 제 2 SiO2층(421), 제 2 Cu 배선부(422), 제 2 Cu 배리어막(423), 및, 제 2 Cu 확산 방지막(424)의 구성은, 상기 제 3의 실시 형태의 제 2 반도체 부재(460)의 대응하는 구성과 같은 구성이다. 또한, 이 예의 제 2 Cu 접합부(426), 및, 제 2 Cu 배리어층(461)의 구성은, 상기 제 3의 실시 형태의 제 2 반도체 부재(460)의 대응하는 구성과 같은 구성이다.Further, in the
본 변형례에서는, 제 2 Cu 배리어층(461)의 계면층부(461b)는, 제 2 층간 절연막(481)의 접합측 표면상에 마련된다. 그 때문에, 제 2 층간 절연막(481)의 표면에는, 상기 제 3의 실시 형태와 같이 오목부(425b)는 형성되지 않는다.In this modification, the
또한, 이 예에서는, 계면 Cu 배리어막(482)이, 제 2 층간 절연막(481)의 표면상에 형성되고, 또한, 제 2 Cu 배리어층(461)의 계면층부(461b)의 측부(또는 측면)를 덮도록 마련된다. 또한, 이때, 계면 Cu 배리어막(482)의 막두께와 계면층부(461b)의 막두께를 개략 같게 하여, 계면 Cu 배리어막(482)의 접합 계면(Sj)측의 표면과, 계면층부(461b)의 접합 계면(Sj)측의 표면이 개략 같은면이 되도록 한다. 또한, 계면 Cu 배리어막(482)은, 상기 제 1의 실시 형태의 계면 Cu 배리어막(428)과 마찬가지로, 예를 들면, SiN, SiON, SiCN, 유기계 수지 등의 재료로 형성할 수 있다.Incidentally, in this example, an interfacial
이 예에서는, 접합 계면(Sj)에서, 제 1 Cu 접합부(416)와 제 2 Cu 접합부(426)와의 접합 영역 이외의 영역에서는, 제 1 Cu 접합부(416)는, 제 2 Cu 배리어층(461)의 계면층부(461b) 및/또는 계면 Cu 배리어막(482)과 접촉한 상태가 된다. 그 때문에, 이 예의 구성에서도, 각 Cu 접합부의 Cu가 층간 절연막으로 확산하는 것을 방지할 수 있기 때문에, 제 1의 실시 형태와 같은 효과를 얻을 수 있다.In this example, in the region other than the junction region between the first
또한, 이 예에서는, 계면 Cu 배리어막(482)을 마련하지 않는 구성으로 하여도 좋다. 이 경우, 제 2 Cu 배리어층(461)의 계면층부(461b)의 측부의 주위에는 공극이 형성되는데, 이 공극에 의해, 각 Cu 접합부의 Cu가 층간 절연막으로 확산하는 것을 방지할 수 있기 때문에, 제 1의 실시 형태와 같은 효과를 얻을 수 있다. 단, 접합 계면(Sj)의 접합 강도의 관점에서는, 도 25에 도시하는 바와 같이, 계면층부(461b)의 측부를 덮도록 계면 Cu 배리어막(482)을 마련하는 것이 바람직하다.In addition, in this example, it is good also as a structure which does not provide the interface
[변형례 4][Variation 4]
상기 각종 실시 형태 및 각종 변형례에서는, 각 접합부의 전극막을 Cu막으로 구성하는 예를 설명하였지만, 본 개시는 이것으로 한정되지 않는다. 접합부를, 예를 들면, Al, W, Ti, TiN, Ta, TaN, Ru 등으로 형성된 금속막, 또는, 이들의 적층막으로 구성하고 있어도 좋다.In the above various embodiments and various modified examples, examples in which the electrode film of each junction portion is formed of a Cu film has been described, but the present disclosure is not limited thereto. The joint portion may be formed of, for example, a metal film formed of Al, W, Ti, TiN, Ta, TaN, Ru, or the like, or a laminated film thereof.
예를 들면, 상기 제 1의 실시 형태에서, 접합부의 전극 재료로서 Al(알루미늄)을 이용할 수 있다. 이 경우에는, 계면 Cu 배리어막(428)을, 상기 제 1의 실시 형태와 마찬가지로, 예를 들면, SiN, SiON, SiCN, 수지 등의 재료로 형성할 수 있다. 또한, 이 경우, Al 접합부를 피복하는 메탈 배리어층은, Al 접합부측부터 Ti막 및 TiN막을 이 순서로 적층한 다층막(Ti/TiN 적층막)으로 구성하는 것이 바람직하다.For example, in the first embodiment, Al (aluminum) can be used as the electrode material for the joint portion. In this case, the interfacial
또한, 예를 들면, 상기 제 2의 실시 형태의 구성에서도, 접합부의 전극 재료로서 Al을 이용할 수 있다. 단, 이 경우에는, Al은 산소와 반응하기 쉬운 재료이기 때문에, 계면 배리어막을 생성하기 위한 시드층(Cu시드층)을 마련할 필요가 없다.Moreover, for example, Al can be used as an electrode material of a junction part also in the structure of the said 2nd Embodiment. However, in this case, since Al is a material that easily reacts with oxygen, it is not necessary to provide a seed layer (Cu seed layer) for forming the interface barrier film.
여기서, 도 26에, 상기 제 2의 실시 형태의 구성에서, 접합부를 Al로 형성한 경우의 반도체 장치의 접합 계면(Sj) 부근의 개략 구성 단면을 도시한다. 또한, 도 26에서는, 설명을 간략화하기 위해, Al 접합부 부근의 구성만을 도시하고, 배선부의 구성은 생략한다. 또한, 도 26에 도시하는 반도체 장치(406)에서, 도 17에 도시하는 제 2의 실시 형태의 반도체 장치(402)와 같은 구성에는, 같은 부호를 붙여서 도시한다.Here, Fig. 26 shows a schematic structural cross section of the semiconductor device in the vicinity of the junction interface Sj in the case where the junction portion is formed of Al in the configuration of the second embodiment. In addition, in FIG. 26, in order to simplify description, only the structure of Al junction part vicinity is shown, and the structure of a wiring part is abbreviate|omitted. In addition, in the
이 예의 반도체 장치(406)는, 도 26에 도시하는 바와 같이, 제 1 반도체 부재(491)와, 제 2 반도체 부재(492)와, 계면 배리어막(497)을 구비한다. 제 1 반도체 부재(491)는, 제 1층간 절연막(415)과, 그 접합측 표면에 매립하도록 하여 형성된 제 1 Al 접합부(493)와, 제 1층간 절연막(415) 및 제 1 Al 접합부(493) 사이에 마련된 제 1 배리어 메탈층(494)을 갖는다. 또한, 제 2 반도체 부재(492)는, 제 2 층간 절연막(425)과, 그 접합측 표면에 매립하도록 하여 형성된 제 2 Al 접합부(495)와, 제 2 층간 절연막(425) 및 제 2 Al 접합부(495) 사이에 마련된 제 2 배리어 메탈층(496)을 갖는다.As shown in FIG. 26 , the
그리고, 도 26에 도시하는 변형예에서도, 제 1 반도체 부재(491)와 제 2 반도체 부재(492)와의 접합시에 행하는 어닐 처리에 의해, 제 1 Al 접합부(493) 내의 Al의 일부가, 접합 계면(Sj)을 끼우고 대향하는 제 2 반도체 부재(492)의 제 2 층간 절연막(425) 중의 산소와 반응한다. 그 결과, 제 1 Al 접합부(493)와, 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역에는, 계면 배리어막(497)이 형성된다. 그 때문에, 이 구성례에서도, 제 1의 실시 형태와 마찬가지로, 제 1 반도체 부재(491) 및 제 2 반도체 부재(492) 사이의 접합 강도를 증대시킬 수 있고, 보다 신뢰성이 높은 접합 계면을 갖는 반도체 장치(406)를 얻을 수 있다.Also in the modified example shown in FIG. 26 , part of Al in the first
또한, 예를 들면, 상기 제 1의 실시 형태에서, 접합부의 전극 재료로서 예를 들면 W(텅스텐)를 이용할 수 있다. 이 경우에는, 계면 Cu 배리어막(428)을, 상기 제 1의 실시 형태와 마찬가지로, 예를 들면, SiN, SiON, SiCN, 수지 등의 재료로 형성할 수 있다. 또한, 이 경우, W 접합부를 피복하는 메탈 배리어층은, W 접합부측부터 Ti막 및 TiN막을 이 순서로 적층한 다층막(Ti/TiN 적층막)으로 구성하는 것이 바람직하다. 또한, W는 산소와 반응하기 어려운(계면 배리어막을 자기 생성하기 어려운) 금속 재료이기 때문에, 상기 제 2의 실시 형태의 구성의 접합부에 W를 이용하는 것은 곤란하다.Moreover, for example, W (tungsten) can be used as an electrode material of a junction part in the said 1st Embodiment. In this case, the interfacial
[변형예 5][Modified Example 5]
상기 각종 실시 형태 및 각종 변형예에서는, 신호가 공급되는 금속막끼리를, 접합 계면(Sj)에서 접합하는 예를 설명 하였지만, 본 개시는 이것으로 한정되지 않는다. 신호가 공급되지 않는 금속막끼리를 접합 계면(Sj)에서 접합하는 경우도, 상기 각종 실시 형태 및 각종 변형예에서 설명한 Cu-Cu 접합 기술을 적용할 수 있다.In the above various embodiments and various modifications, examples of bonding the metal films to which signals are supplied at the bonding interface Sj have been described, but the present disclosure is not limited thereto. The Cu-Cu bonding technique described in the above various embodiments and various modifications can also be applied to the case where the metal films to which no signal is supplied are bonded at the bonding interface Sj.
예를 들면, 더미 전극끼리를 접합하는 경우에도, 상기 각종 실시 형태 및 각종 변형예에서 설명한 Cu-Cu 접합 기술을 적용할 수 있다. 또한, 예를 들면, 고체 촬상 소자에서, 센서부와 로직 회로부와의 사이에서 금속막끼리를 접합하여, 차광막을 형성하는 경우에도, 상기 각종 실시 형태 및 각종 변형예에서 설명한 Cu-Cu 접합 기술을 적용할 수 있다.For example, even when bonding dummy electrodes to each other, the Cu-Cu bonding technique described in the above various embodiments and various modifications can be applied. Further, for example, in a solid-state imaging device, even when metal films are bonded between a sensor unit and a logic circuit unit to form a light-shielding film, the Cu-Cu bonding technique described in the above various embodiments and various modifications can be applied. can be applied.
[참고예 1][Reference Example 1]
상기 제 2의 실시 형태에서는, 제 1 Cu 접합부(416)의 접합 계면(Sj)측 표면의 치수(표면 면적)와, 제 2 Cu 접합부(426)의 그것이 다른 예를 설명하였다. 그러나, 상기 제 2의 실시 형태에서 설명한 Cu-Cu 접합 기술은, 제 1 Cu 접합부의 접합 계면(Sj)측의 표면 형상 및 치수와, 제 2 Cu 접합부의 그들이 같은 반도체 장치에도 적용 가능하다.In the second embodiment, an example in which the dimension (surface area) of the surface on the side of the bonding interface Sj of the first
도 27에, 그 한 예, 즉 참고예 1을 도시한다. 또한, 도 27은, 이 예의 반도체 장치(500)의 접합 계면(Sj) 부근의 개략 구성 단면도이다. 또한, 도 27에 도시하는 참고예의 반도체 장치(500)에서, 도 17에 도시하는 제 2의 실시 형태의 반도체 장치(402)와 같은 구성에는, 같은 부호를 붙여서 도시한다.Fig. 27 shows an example thereof, that is, Reference Example 1. 27 is a schematic structural cross-sectional view of the vicinity of the junction interface Sj of the
이 참고예의 반도체 장치(500)는, 도 27에 도시하는 바와 같이, 제 1 반도체 부재(501)와, 제 2 반도체 부재(440)와, 계면 Cu 배리어막(505)을 구비한다. 또한, 이 예의 반도체 장치(500)에서의 제 2 반도체 부재(440)의 구성은, 도 17을 참조로 설명된 상기 제 2의 실시 형태의 그것과 같은 구성이기 때문에, 여기서는, 제 2 반도체 부재(440)의 설명은 생략한다.As shown in FIG. 27 , the
제 1 반도체 부재(501)는, 제 1 반도체 기판(도시 생략), 제 1 SiO2층(411), 제 1 Cu 배선부(412), 제 1 Cu 배리어막(413), 제 1 Cu 확산 방지막(414), 제 1층간 절연막(415), 제 1 Cu 접합부(502), 제 1 Cu 배리어층(503), 및, 제 1 Cu 시드층(504)을 갖는다.The
또한, 이 예에서는, 제 1 Cu 접합부(502)의 접합 계면(Sj)측의 표면 형상 및 치수를, 제 2 Cu 접합부(426)의 그것들과 같게 한다. 그 이외의 제 1 반도체 부재(501)의 구성은, 상기 제 2의 실시 형태의 제 1 반도체 부재(430)의 대응하는 구성과 같은 구성이다.In addition, in this example, the surface shape and dimension of the bonding interface Sj side of the 1st
그리고, 이 예에서도, 상기 제 2의 실시 형태와 마찬가지로, 제 1 반도체 부재(501)의 제 1 Cu 접합부(502)측의 표면과, 제 2 반도체 부재(440)의 제 2 Cu 접합부(426)측의 표면을 접합함에 의해, 반도체 장치(500)가 제작된다. 이 때, 양 Cu 접합부 사이에, 접합 얼라인먼트 어긋남이 발생하면, 접합시의 어닐 처리에 의해, 각 Cu시드층 중의 예를 들면 Mn, Mg, Ti, Al 등의 금속 재료가 접합 계면(Sj)을 끼우고 대향하는 층간 절연막의 산소와 선택적으로 반응한다. 이 결과, 도 27에 도시하는 바와 같이, 제 1 Cu 접합부(502)와 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역, 및, 제 2 Cu 접합부(426)와 제 1층간 절연막(415)이 대향하는 접합 계면(Sj)의 영역에 각각, 계면 Cu 배리어막(505)이 형성된다.Also in this example, similarly to the second embodiment, the first
상술한 바와 같이, 이 예의 반도체 장치(500)에서도, 한쪽의 반도체 부재의 Cu 접합부와, 다른쪽의 반도체 부재의 층간 절연막이 대향하는 접합 계면(Sj)의 영역에는, 계면 Cu 배리어막(505)이 마련된다. 그 때문에, 이 예에서도, 제 2의 실시 형태와 같은 효과를 얻을 수 있다.As described above, also in the
[참고예 2][Reference Example 2]
상기 참고예 1에서는, 제 1 Cu 접합부의 접합 계면(Sj)측의 표면 형상 및 치수와, 제 2 Cu 접합부의 그들이 같은 반도체 장치에, 상기 제 2의 실시 형태에서 설명한 Cu-Cu 접합 기술을 적용하는 예를 설명하였다. 여기서는, 참고예 1의 반도체 장치(500)에 또한, 상기 제 1의 실시 형태에서 설명한 Cu-Cu 접합 기술을 조합한 구성례를 설명한다.In Reference Example 1, the Cu-Cu bonding technique described in the second embodiment is applied to a semiconductor device in which the surface shape and dimension of the junction interface (Sj) side of the first Cu junction are the same as those of the second Cu junction. An example has been described. Here, a configuration example in which the
도 28에, 그 한 예, 즉 참고예 2를 도시한다. 또한, 도 28은, 이 예의 반도체 장치(510)의 접합 계면(Sj) 부근의 개략 구성 단면도이다. 또한, 도 28에 도시하는 이 예의 반도체 장치(510)에서, 도 27에 도시하는 참고예 1의 반도체 장치(500)와 같은 구성에는, 같은 부호를 붙여서 도시한다.28 shows an example thereof, that is, Reference Example 2. As shown in FIG. 28 is a schematic structural cross-sectional view of the vicinity of the junction interface Sj of the
이 예의 반도체 장치(510)는, 도 28에 도시하는 바와 같이, 제 1 반도체 부재(501)와, 제 2 반도체 부재(520)와, 제 1 계면 Cu 배리어막(521)을 구비한다. 또한, 이 예의 반도체 장치(510)에서의 제 1 반도체 부재(501)의 구성은, 상기 참고예 1(도 27)의 그것과 같은 구성이기 때문에, 여기서는, 제 1 반도체 부재(501)의 설명은 생략한다.As shown in FIG. 28 , the
제 2 반도체 부재(520)는, 제 2 반도체 기판(도시 생략), 제 2 SiO2층(421), 제 2 Cu 배선부(422), 제 2 Cu 배리어막(423), 제 2 Cu 확산 방지막(424), 제 2 층간 절연막(425), 제 2 Cu 접합부(426), 제 2 Cu 배리어층(427), 및, 제 2 Cu 시드층(441)을 갖는다. 또한, 제 2 반도체 부재(520)는, 제 2 계면 Cu 배리어막(522)을 갖는다.The
도 28과 도 27의 비교로부터 분명한 바와 같이, 이 예의 제 2 반도체 부재(520)는, 상기 참고예 1의 제 2 반도체 부재(440)에서, 제 2 층간 절연막(425)상에 제 2 계면 Cu 배리어막(522)을 마련한 구성이다. 또한, 이 예에서는, 제 2 Cu 접합부(426)의 접합 계면(Sj)측의 표면과, 제 2 계면 Cu 배리어막(522)의 표면이 개략 같은 면이 되도록, 제 2 계면 Cu 배리어막(522)을 형성한다. 또한, 제 2 계면 Cu 배리어막(522) 이외의 제 2 반도체 부재(520)의 구성은, 상기 참고예 1의 제 2 반도체 부재(440)의 대응하는 구성과 같다.As is clear from the comparison of Figs. 28 and 27, the
또한, 제 2 계면 Cu 배리어막(522)은, 상기 제 1의 실시 형태의 계면 Cu 배리어막(428)과 마찬가지로, 예를 들면, SiN, SiON, SiCN, 유기계 수지 등의 재료로 형성할 수 있다. 단, Cu막과의 밀착성이라는 관점에서는, 특히, 제 2 계면 Cu 배리어막(522)을 SiN으로 형성하는 것이 바람직하다.The second interfacial
그리고, 이 예에서도, 상기 제 2의 실시 형태와 마찬가지로, 제 1 반도체 부재(501)의 제 1 Cu 접합부(502)측의 표면과, 제 2 반도체 부재(520)의 제 2 Cu 접합부(426)측의 표면을 맞붙임에 의해, 반도체 장치(510)가 제작된다. 이 때, 양 Cu 접합부 사이에, 접합 얼라인먼트 어긋남이 발생하면, 접합시의 어닐 처리에 의해, 각 Cu시드층 중의 예를 들면 Mn, Mg, Ti, Al 등의 금속 재료가 접합 계면(Sj)을 끼우고 대향하는 층간 절연막의 산소와 선택적으로 반응한다. 이 결과, 한쪽의 반도체 부재의 Cu 접합부와, 다른쪽의 반도체 부재의 층간 절연막이 대향하는 접합 계면(Sj) 영역에, 제 1 계면 Cu 배리어막(521)이 형성된다.Also in this example, similarly to the second embodiment, the first
단, 이 예에서는, 상술한 바와 같이, 제 2 반도체 부재(520)의 접합 계면(Sj)의 표면에 제 2 계면 Cu 배리어막(522)을 마련한다. 그 때문에, 이 예에서는, 제 1 Cu 접합부(502)와 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역, 및, 제 2 Cu 접합부(426)와 제 1층간 절연막(415)이 대향하는 접합 계면(Sj)의 영역의 한쪽에, 제 1 계면 Cu 배리어막(521)이 형성된다. 또한, 제 1 Cu 접합부(502)와 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역, 및, 제 2 Cu 접합부(426)와 제 1층간 절연막(415)이 대향하는 접합 계면(Sj)의 영역의 다른쪽에, 제 2 계면 Cu 배리어막(522)이 배치된다. 도 28에 도시하는 예에서는, 전자의 접합 계면(Sj)의 영역에, 제 2 계면 Cu 배리어막(522)이 마련되고, 후자의 접합 계면(Sj)의 영역에, 제 1 계면 Cu 배리어막(521)이 마련된다.However, in this example, as described above, the second interface
상술한 바와 같이, 이 예의 반도체 장치(510)에서도, 한쪽의 반도체 부재의 Cu 접합부와, 다른쪽의 반도체 부재의 층간 절연막이 대향하는 접합 계면(Sj)의 영역에는, 제 1 계면 Cu 배리어막(521) 또는 제 2 계면 Cu 배리어막(522)이 마련된다. 그 때문에, 이 예에서도, 제 1 및 제 2의 실시 형태와 같은 효과를 얻을 수 있다.As described above, also in the
<<5. 제 4의 실시 형태>><<5. Fourth embodiment >>
통상, Cu 접합부의 면적이 서로 다른 제 1 반도체 부재 및 제 2 반도체 부재를 맞붙여서 Cu-Cu 접합을 행하는 경우, 한쪽의 반도체 부재의 Cu 접합부와, 다른쪽의 반도체 부재의 층간 절연막과 접촉한다. 도 29에, 그 접합예에서의 접합 계면 부근의 개략 단면도를 도시한다. 또한, 도 29에 도시하는 반도체 장치(650)에서, 도 14에 도시하는 제 1의 실시 형태의 반도체 장치(401)와 같은 구성에는, 같은 부호를 붙여서 도시한다.Usually, when Cu-Cu bonding is performed by bonding a first semiconductor member and a second semiconductor member having different Cu junction areas to each other, the Cu junction portion of one semiconductor member and the interlayer insulating film of the other semiconductor member come into contact with each other. Fig. 29 shows a schematic cross-sectional view of the vicinity of the bonding interface in the bonding example. In addition, in the
이 경우, 도 29에 도시하는 바와 같이, 제 2 Cu 접합부(426)보다 면적이 큰 제 1 Cu 접합부(416)로부터 제 2 층간 절연막(425)에 Cu가 확산하여(도 29 중의 점선 화살표), 접합 계면(Sj)에서의 전기 특성이 열화하여, Cu 접합부 및 반도체 장치(650)의 신뢰성이 손상된다. 그에 대해, 상기 각종 실시 형태에서는, 제 1 Cu 접합부(416)와 제 2 층간 절연막(425)과의 접합 계면에 계면 배리어막을 형성하여, 제 1 Cu 접합부(416)로부터 제 2 층간 절연막(425)으로의 Cu의 확산을 방지할 수 있고, 상기 문제를 해소할 수 있다.In this case, as shown in FIG. 29, Cu diffuses into the second
또한, 상술한 접합 계면에서의 Cu의 확산을 방지하는 다른 수법으로서는, 제 1 반도체 부재 및 제 2 반도체 부재의 적어도 한쪽의 접합계면측의 층간 절연막의 표면을 Cu 접합부의 접합측 표면보다 후퇴시킨 상태로, 양자를 맞붙이는 수법도 생각된다. 즉, 제 1 반도체 부재 및 제 2 반도체 부재의 적어도 한쪽의 Cu 접합부를 접합계면측으로 돌출시킨 상태로, 양자를 맞붙이는 수법도 생각된다.Further, as another method for preventing diffusion of Cu at the junction interface described above, the surface of the interlayer insulating film on the junction interface side of at least one of the first semiconductor member and the second semiconductor member is retreated from the junction surface of the Cu junction part. Therefore, a method of sticking the two together is also conceivable. That is, a method in which at least one Cu junction portion of the first semiconductor member and the second semiconductor member protrudes toward the junction interface side, and a method of bonding them together is also conceivable.
도 30에, 제 1 반도체 부재 및 제 2 반도체 부재의 양쪽의 Cu 접합부를 접합계면측으로 돌출시킨 상태로 양자를 맞붙인 경우의, 접합 계면 부근의 개략 단면도를 도시한다. 또한, 도 30에 도시하는 반도체 장치(660)에서, 도 14에 도시하는 제 1의 실시 형태의 반도체 장치(401)와 같은 구성에는, 같은 부호를 붙여서 도시한다.Fig. 30 is a schematic cross-sectional view of the vicinity of the junction interface when the Cu junctions of both the first semiconductor member and the second semiconductor member are bonded to each other in a state where they protrude toward the junction interface. In addition, in the
이 경우에는, 제 1 반도체 부재(661) 및 제 2 반도체 부재(662) 사이, 특히, 제 1층간 절연막(663)과 제 2 층간 절연막(664) 사이의 접합 계면(Sj)에 간극이 생긴다. 이에 의해, 제 2 층간 절연막(664)과 제 1 Cu 접합부(416)와의 사이에는 공극이 형성되어, 제 1 Cu 접합부(416)로부터 제 2 층간 절연막(664)으로의 Cu의 확산이 방지된다. 그러나, 이 경우에는, 속이 흰 화살표로 도시하는 바와 같이, 접합 계면(Sj)의 간극에 외기가 침입하여 제 1 Cu 접합부(416)의 표면을 오염하고, 이에 의해, 접합 계면(Sj)에서의 전기 특성이 열화하여, Cu 접합부 및 반도체 장치의 신뢰성이 손상된다.In this case, a gap is formed at the junction interface Sj between the
그래서, 제 4의 실시 형태에서는, 제 2 층간 절연막과 제 1 Cu 접합부와의 사이에 공극을 형성한 구성을 갖는 반도체 장치에서, 상술한 외기의 영향를 방지할 수 있는 구성례를 설명한다.Therefore, in the fourth embodiment, in a semiconductor device having a configuration in which a gap is formed between the second interlayer insulating film and the first Cu junction portion, a configuration example capable of preventing the above-described influence of external air will be described.
[반도체 장치의 구성][Configuration of semiconductor device]
도 31 및 도 32에, 제 4의 실시 형태에 관한 반도체 장치의 개략 구성을 도시한다. 도 31은, 제 4의 실시 형태에 관한 반도체 장치의 접합 계면 부근의 개략 단면도이고, 도 32는, 각 Cu 접합부와 접합 계면에 구획되는 공극과의 배치 관계를 도시하는 접합 계면 부근의 개략 상면도이다. 또한, 도 31 및 도 32에서는, 설명을 간략화하기 위해, 하나의 접합 계면 부근의 구성만을 도시한다. 또한, 도 31에 도시하는 본 실시 형태의 반도체 장치(530)에서, 도 14에 도시하는 제 1의 실시 형태의 반도체 장치(401)와 같은 구성에는, 같은 부호를 붙여서 도시한다.31 and 32 show a schematic configuration of a semiconductor device according to the fourth embodiment. Fig. 31 is a schematic cross-sectional view of the vicinity of the junction interface of the semiconductor device according to the fourth embodiment, and Fig. 32 is a schematic top view of the vicinity of the junction interface showing the arrangement relationship between each Cu junction and the void defined in the junction interface. to be. In addition, in FIGS. 31 and 32, only the structure of the vicinity of one bonding interface is shown in order to simplify description. In addition, in the
반도체 장치(530)는, 도 31에 도시하는 바와 같이, 제 1 반도체 부재(531)(제 1 반도체부)와, 제 2 반도체 부재(532)(제 2 반도체부)를 구비한다.As shown in FIG. 31 , the
제 1 반도체 부재(531)는, 제 1 반도체 기판(도시 생략), 제 1 SiO2층(411), 제 1 Cu 배선부(412), 제 1 Cu 배리어막(413), 제 1 Cu 확산 방지막(414), 제 1층간 절연막(415), 제 1 Cu 접합부(533), 및, 제 1 Cu 배리어층(417)을 갖는다.The
도 31과 도 14의 비교로부터 분명한 바와 같이, 본 실시 형태의 제 1 반도체 부재(531)는, 제 1의 실시 형태의 제 1 반도체 부재(410)의 접합 계면(Sj)측의 표면 영역에서, 제 2 층간 절연막(425)과 대향하는 제 1 Cu 접합부(416)의 표면 영역에 오목부를 마련한 구성으로 된다. 그 이외의 제 1 반도체 부재(531)의 구성은, 상기 제 1의 실시 형태의 제 1 반도체 부재(410)의 대응하는 구성과 같다.As is clear from the comparison between FIG. 31 and FIG. 14 , the
제 2 반도체 부재(532)는, 제 2 반도체 기판(도시 생략), 제 2 SiO2층(421), 제 2 Cu 배선부(422), 제 2 Cu 배리어막(423), 제 2 Cu 확산 방지막(424), 제 2 층간 절연막(425), 및, 제 2 Cu 접합부(426)를 갖는다.The
도 31과 도 14의 비교로부터 분명한 바와 같이, 본 실시 형태의 제 2 반도체 부재(532)는, 제 1의 실시 형태의 제 2 반도체 부재(420)에서, 계면 Cu 배리어막(428)을 생략한 구성으로 된다. 그 이외의 제 2 반도체 부재(532)의 구성은, 상기 제 1의 실시 형태의 제 2 반도체 부재(420)의 대응하는 구성과 같다.As is clear from the comparison between FIG. 31 and FIG. 14 , in the
본 실시 형태의 반도체 장치(530)에서는, 도 31에 도시하는 바와 같이, 제 1 반도체 부재(531)의 접합 계면(Sj)측의 표면 영역에서, 제 2 반도체 부재(532)의 제 2 층간 절연막(425)과 대향하는 제 1 Cu 접합부(533)의 표면 영역에 오목부(534)를 마련한다. 이에 의해, 제 1 반도체 부재(531)의 제 1 Cu 접합부(533)와, 제 2 반도체 부재(532)의 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역에 공극이 형성되고, 제 1 Cu 접합부(533)가, 제 2 층간 절연막(425)과 직접 접촉하지 않는 구조를 형성할 수 있다.In the
즉, 본 실시 형태의 반도체 장치(530)에서는, 제 1 Cu 접합부(533)의 오목부(534)와, 오목부(534)와 대향하는 제 2 반도체 부재(532)의 접합 계면(Sj)측의 표면 영역부(면 영역부)에 의해 계면 배리어부가 구성된다. 또한, 본 실시 형태에서는, 도 31에 도시하는 바와 같이, 제 1 Cu 접합부(533)의 오목부(534)와 제 2 층간 절연막(425)의 접합 계면(Sj)측의 표면에 의해 구획된 공극이, 그 주변의 각종 막에 의해 밀봉된 상태가 된다.That is, in the
[반도체 장치의 제조 수법][Semiconductor device manufacturing method]
다음에, 본 실시 형태의 반도체 장치(530)의 제조 수법을, 도 33a 내지 도 33d를 참조하면서 설명한다. 또한, 도 33a 및 도 33b에는, 각 공정에서 제작되는 반도체 부재의 Cu 접합부 부근의 개략 단면을 도시하고, 도 33c 및 도 33d에는, 제 1 반도체 부재(531)와 제 2 반도체 부재(532)와의 접합 처리의 양상을 도시한다.Next, the manufacturing method of the
우선, 본 실시 형태에서는, 도 16a 내지 도 16f에서 설명한 제 1의 실시 형태의 제 1 반도체 부재(410)의 제작 공정과 마찬가지로 하여, 도 33a에 도시된 바와 같이 제 1 반도체 부재(531)를 제작한다.First, in the present embodiment, as shown in FIG. 33A , the
또한, 본 실시 형태에서는, 도 16a 내지 도 16f에서 설명한 제 1의 실시 형태의 제 1 반도체 부재(410)의 제작 공정과 마찬가지로 하여, 도 33b에 도시된 바와 같이 제 2 반도체 부재(532)를 제작한다. 단, 이 때, 제 2 층간 절연막(425)에, 제 2 Cu 접합부(426) 및 제 2 Cu 배리어층(427)의 형성 영역에 대응하는 개구부를 형성하는 공정(도 16c의 공정에 대응)에서는, 개구부의 개구지름을 약 1 내지 95㎛ 정도로 한다.In this embodiment, the
뒤이어 제 1 반도체 부재(531)의 제 1 Cu 접합부(533)측의 표면, 및, 제 2 반도체 부재(532)의 제 2 Cu 접합부(426)측의 표면에 대해 환원 처리를 시행하고, 각 Cu 접합부의 표면의 산화막(산화물)을 제거하여, 각 Cu 접합부의 표면에 청정한 Cu를 노출시킨다. 또한, 이 때, 환원 처리로서는, 예를 들면 포름산 등의 약액를 이용한 웨트 에칭 처리, 또는, 예를 들면 Ar, NH3, H2 등의 플라즈마를 이용한 드라이 에칭 처리가 이용된다.Subsequently, the surface of the first
뒤이어 도 33c에 도시하는 바와 같이, 제 1 반도체 부재(531)의 제 1 Cu 접합부(533)측의 표면과, 제 2 반도체 부재(532)의 제 2 Cu 접합부(426)측의 표면을 접촉또는 맞붙인다.Subsequently, as shown in FIG. 33C , the surface on the side of the first
그리고, 제 1 반도체 부재(531)와 제 2 반도체 부재(532)를 맞붙인 상태에서, 예를 들면 핫 플레이트나 RTA 장치 등의 가열 장치(어닐 장치)를 이용하여 맞붙임 부재를 어닐하여, 도 33d에 도시된 바와 같이 제 1 Cu 접합부(533)와 제 2 Cu 접합부(426)를 접합한다. 구체적으로는, 예를 들면, 대기압의 N2 분위기 중, 또는, 진공 중에서 약 100 내지 400℃에서 5분 내지 2시간 정도, 맞붙임 부재를 가열한다.Then, in the state where the
본 실시 형태에서는, 도 33d에 도시하는 어닐 처리에 의해, 제 1 Cu 접합부(533)의 Cu막을 더욱 죄인다. 또한, 접합 계면(Sj)에서, 제 1 Cu 접합부(533)와 제 2 층간 절연막(425)과의 접촉 영역은, 다른 영역에 비하여 밀착력이 약한 영역이다. 그 때문에, 도 33d에 도시하는 어닐 처리에 의해, 이 접촉 영역에서는, 제 1 Cu 접합부(533)가 수축하여, 제 1 Cu 접합부(533)의 표면이 접합 계면(Sj)으로부터 멀어지는 방향으로 후퇴한다. 이 결과, 도 33d에 도시하는 바와 같이, 제 1 반도체 부재(531)의 접합 계면(Sj)측의 표면 영역에서, 제 2 층간 절연막(425)과 대향하는 제 1 Cu 접합부(533)의 표면 영역에 오목부(534)가 형성된다.In the present embodiment, the Cu film of the first
즉, 도 33d에 도시하는 어닐 처리에 의해, 제 1 Cu 접합부(533) 및 제 2 층간 절연막(425) 사이의 접합 계면(Sj)에 공극이 형성됨과 함께, 그 공극이, 그 주변의 각종 막에 의해, 반도체 장치(530) 내에 밀봉된 구조가 형성된다. 또한, 도 33d에 도시하는 어닐 처리에 의해 오목부(534)를 형성하기 위해서는, 예를 들면, 각 반도체 부재의 제작시에 치밀한 막질의 Cu 접합부를 형성하기 위해 행한 어닐 처리의 어닐 온도 보다 높은 온도로 어닐하는 것이 바람직하다.That is, by the annealing treatment shown in FIG. 33D , a void is formed at the junction interface Sj between the first
본 실시 형태에서는, 상술한 바와 같이 하여, Cu-Cu 접합 처리를 행한다. 또한, 상술한 접합 공정 이외의 반도체 장치(530)의 제조 공정은, 종래의 예를 들면 고체 촬상 장치 등의 반도체 장치의 제조 수법(예를 들면 일본 특개2007-234725호 공보 참조)과 마찬가지로 할 수 있다.In the present embodiment, Cu-Cu bonding processing is performed as described above. In addition, the manufacturing process of the
상술한 바와 같이, 본 실시 형태의 반도체 장치(530)에서는, 제 1 Cu 접합부(533) 및 제 2 층간 절연막(425) 사이의 접합 계면(Sj)에 공극을 형성하여, 양자가 직접 접촉하지 않는 구조를 형성한다. 그 때문에, 본 실시 형태에서도, 제 1의 실시 형태와 마찬가지로, 제 1 Cu 접합부(533)로부터 제 2 층간 절연막(425)으로의 Cu의 확산을 방지할 수 있다. 또한, 접합 계면(Sj)에 형성되는 공극의 영역은 접합 계면(Sj)의 전 영역에 비하여 충분히 작기 때문에 본 실시 형태의 구성에서의 접합 계면(Sj)의 밀착 성능은, 상기 각종 실시 형태의 그것과 같은 정도가 된다.As described above, in the
또한, 본 실시 형태의 반도체 장치(530)에서는, 제 1 Cu 접합부(533) 및 제 2 층간 절연막(425) 사이의 접합 계면(Sj)에 형성된 공극이, 그 주변의 각종 막에 의해 밀봉된 상태가 된다. 그 때문에, 본 실시 형태에서는, Cu 접합부에의 외기의 침입을 방지할 수 있고, 반도체 장치(530)의 신뢰성을 확보할 수 있다.Further, in the
<6. 제 5의 실시 형태><6. Fifth embodiment>
제 5의 실시 형태에서는, 제 1 반도체 부재의 제 1 Cu 접합부와, 제 2 반도체 부재의 제 2 층간 절연막과의 사이의 접합 계면에 공극을 마련한 반도체 장치의 다른 구성례를 설명한다.In the fifth embodiment, another structural example of a semiconductor device in which a void is provided at the junction interface between the first Cu junction portion of the first semiconductor member and the second interlayer insulating film of the second semiconductor member will be described.
[반도체 장치의 구성][Configuration of semiconductor device]
도 34 및 도 35에, 제 5의 실시 형태에 관한 반도체 장치의 개략 구성을 도시한다. 도 34는, 제 5의 실시 형태에 관한 반도체 장치의 접합 계면 부근의 개략 단면도이고, 도 35는, 각 Cu 접합부 및 계면 Cu 배리어막과 접합 계면에 구획되는 공극과의 사이의 배치 관계를 도시하는 접합 계면 부근의 개략 상면도이다. 또한, 도 34 및 도 35에서는, 설명을 간략화하기 위해, 하나의 접합 계면 부근의 구성만을 도시한다. 또한, 도 34에 도시하는 본 실시 형태의 반도체 장치(540)에서, 도 31에 도시하는 제 4의 실시 형태의 반도체 장치(530)와 같은 구성에는, 같은 부호를 붙여서 도시한다.34 and 35 show a schematic configuration of a semiconductor device according to a fifth embodiment. Fig. 34 is a schematic cross-sectional view of the vicinity of the bonding interface of the semiconductor device according to the fifth embodiment, and Fig. 35 is a diagram showing the arrangement relationship between each Cu junction portion and the interfacial Cu barrier film, and the void defined at the bonding interface. It is a schematic top view of the vicinity of a bonding interface. In addition, in FIG. 34 and FIG. 35, in order to simplify description, only the structure of the vicinity of one bonding interface is shown. In addition, in the
반도체 장치(540)는, 도 34에 도시하는 바와 같이, 제 1 반도체 부재(531)(제 1 반도체부)와, 제 2 반도체 부재(420)(제 2 반도체부)를 구비한다.As shown in FIG. 34 , the
제 1 반도체 부재(531)의 구성은, 제 4의 실시 형태(도 31)의 그것과 같은 구성이다. 즉, 제 1 반도체 부재(531)의 구성은, 제 1의 실시 형태(도 14)의 제 1 반도체 부재(410)의 접합 계면(Sj)측의 표면 영역에서, 제 2 반도체 부재(420)의 제 2 층간 절연막(425)과 대향하는 제 1 Cu 접합부(533)의 표면 영역에 오목부(534)를 마련한 구성으로 된다. 한편, 제 2 반도체 부재(420)의 구성은, 제 1의 실시 형태(도 14)의 그것과 같은 구성이고, 제 2 층간 절연막(425)의 접합 계면(Sj)측의 표면에, 계면 Cu 배리어막(428)이 마련된 구성으로 된다.The configuration of the
본 실시 형태의 반도체 장치(540)에서는, 상술한 바와 같이, 제 1 반도체 부재(531)의 접합 계면(Sj)측의 표면 영역에서, 제 2 반도체 부재(420)의 계면 Cu 배리어막(428)과 대향하는 제 1 Cu 접합부(533)의 표면 영역에 오목부(534)를 마련한다. 이에 의해, 제 1 반도체 부재(531)의 제 1 Cu 접합부(533)와, 제 2 반도체 부재(420)의 계면 Cu 배리어막(428)이 대향하는 접합 계면(Sj)에 공극이 형성된다. 또한, 본 실시 형태에서는, 도 34에 도시하는 바와 같이, 제 1 Cu 접합부(533)의 오목부(534)와 계면 Cu 배리어막(428)의 접합 계면(Sj)측의 표면에 의해 구획된 공극이, 그 주변의 각종 막에 의해 밀봉된 상태가 된다.In the
즉, 본 실시 형태에서도, 제 1 Cu 접합부(533)의 오목부(534)와, 오목부(534)와 대향하는 제 2 반도체 부재(420)의 접합 계면(Sj)측의 표면 영역부(면 영역부)에 의해 계면 배리어부가 구성된다. 그리고, 본 실시 형태에서는, 이 계면 배리어부에 구획되는 공극, 및, 계면 Cu 배리어막(428)에 의해, 제 1 Cu 접합부(533)로부터 제 2 층간 절연막(425)으로의 Cu의 확산이 방지된다.That is, also in this embodiment, the
[반도체 장치의 제조 수법][Semiconductor device manufacturing method]
다음에, 본 실시 형태의 반도체 장치(540)의 제조 수법을, 도 36a 내지 도 36d를 참조하면서 설명한다. 또한, 도 36a 및 도 36b에는, 각 공정에서 제작되는 반도체 부재의 Cu 접합부 부근의 개략 단면을 도시하고, 도 36c 및 도 36d에는, 제 1 반도체 부재(531)와 제 2 반도체 부재(420)와의 접합 처리의 양상을 도시한다.Next, a method of manufacturing the
우선, 본 실시 형태에서는, 도 16a 내지 16f에서 설명한 제 1의 실시 형태의 제 1 반도체 부재(410)의 제작 공정과 마찬가지로 하여, 도 36a에 도시된 바와 같이 제 1 반도체 부재(531)를 제작한다.First, in this embodiment, the
또한, 본 실시 형태에서는, 도 16g 내지 16l에서 설명한 제 1의 실시 형태의 제 2 반도체 부재(420)의 제작 공정과 마찬가지로 하여, 도 36b에 도시된 바와 같이 제 2 반도체 부재(420)를 제작한다. 단, 본 실시 형태에서는, 계면 Cu 배리어막(428)(예를 들면 SiN 막, SiCN막 등)의 막두께는, 약 10 내지 100nm로 하고, CVD법 또는 스핀 코트법에 의해 계면 Cu 배리어막(428)을 형성한다. 또한, 본 실시 형태에서, 제 2 층간 절연막(425)에, 제 2 Cu 접합부(426) 및 제 2 Cu 배리어층(427)의 형성 영역에 대응하는 개구부를 형성하는 공정(도 16i의 공정에 대응)에서는, 개구부의 개구지름을 약 4 내지 100㎛ 정도로 한다.In this embodiment, the
뒤이어 제 1 반도체 부재(531)의 제 1 Cu 접합부(533)측의 표면, 및, 제 2 반도체 부재(420)의 제 2 Cu 접합부(426)측의 표면에 대해 환원 처리를 시행하여, 각 Cu 접합부의 표면의 산화막(산화물)을 제거하여, 각 Cu 접합부의 표면에 청정한 Cu를 노출시킨다. 또한, 이 때, 환원 처리로서는, 예를 들면 포름산 등의 약액를 이용한 웨트 에칭 처리, 또는, 예를 들면 Ar, NH3, H2 등의 플라즈마를 이용한 드라이 에칭 처리가 이용된다.Subsequently, reduction treatment is performed on the surface of the first
뒤이어 도 36c에 도시하는 바와 같이, 제 1 반도체 부재(531)의 제 1 Cu 접합부(533)측의 표면과, 제 2 반도체 부재(420)의 제 2 Cu 접합부(426)측의 표면을 접촉 또는 맞붙인다.Subsequently, as shown in FIG. 36C , the surface on the side of the first
그리고, 제 1 반도체 부재(531)와 제 2 반도체 부재(420)를 맞붙인 상태에서, 예를 들면 핫 플레이트나 RTA 장치 등의 가열 장치(어닐 장치)를 이용하여 맞붙임 부재를 어닐하여, 도 36d에 도시된 바와 같이 제 1 Cu 접합부(533)와 제 2 Cu 접합부(426)를 접합한다. 구체적으로는, 예를 들면, 대기압의 N2 분위기 중, 또는, 진공 중에서 약 100 내지 400℃에서 5분 내지 2시간 정도, 맞붙임 부재를 가열한다.Then, in the state where the
본 실시 형태에서도, 도 36d에 도시하는 어닐 처리에 의해, 상기 제 4의 실시 형태와 마찬가지로, 제 1 Cu 접합부(533)의 Cu막을 더욱 죄인다. 이 때, 접합 계면(Sj)에서, 제 1 Cu 접합부(533)와 계면 Cu 배리어막(428)과의 접촉 영역에서는, 그 영역의 제 1 Cu 접합부(533)가 수축하여, 제 1 Cu 접합부(533)의 표면이 접합 계면(Sj)으로부터 멀어지는 방향으로 후퇴한다. 이 결과, 도 36d에 도시하는 바와 같이, 제 1 반도체 부재(531)의 접합 계면(Sj)측의 표면 영역에서, 계면 Cu 배리어막(428)과 대향하는 제 1 Cu 접합부(533)의 표면 영역에 오목부(534)가 형성된다.Also in this embodiment, the Cu film of the first
즉, 도 36d에 도시하는 어닐 처리에 의해, 제 1 Cu 접합부(533) 및 계면 Cu 배리어막(428) 사이의 접합 계면(Sj)에 공극이 형성됨과 함께, 그 공극이, 그 주변의 각종 막에 의해, 반도체 장치(540) 내에 밀봉된 구조가 형성된다. 또한, 도 36d에 도시하는 어닐 처리에 의해 오목부(534)를 형성하기 위해서는, 예를 들면, 각 반도체 부재의 제작시에 치밀한 막질의 Cu 접합부를 형성하기 위해 행한 어닐 처리의 어닐 온도 보다 높은 온도로 어닐하는 것이 바람직하다.That is, by the annealing treatment shown in FIG. 36D , a void is formed in the junction interface Sj between the first
본 실시 형태에서는, 상술한 바와 같이 하여, Cu-Cu 접합 처리를 행한다. 또한, 상술한 접합 공정 이외의 반도체 장치(540)의 제조 공정은, 종래의 예를 들면 고체 촬상 장치 등의 반도체 장치의 제조 수법(예를 들면 일본 특개2007-234725호 공보 참조)과 마찬가지로 할 수 있다.In the present embodiment, Cu-Cu bonding processing is performed as described above. In addition, the manufacturing process of the
상술한 바와 같이, 본 실시 형태의 반도체 장치(540)에서는, 제 1 Cu 접합부(533) 및 계면 Cu 배리어막(428) 사이의 접합 계면(Sj)의 영역에 공극을 형성하여, 양자가 직접 접촉하지 않는 구조를 형성한다. 또한, 본 실 시 형태에서는, 제 1 Cu 접합부(533)의 오목부(534)와 대향하는 영역에 계면 Cu 배리어막(428)이 형성된다. 그 때문에, 본 실시 형태에서는, 제 1 Cu 접합부(533)로부터 제 2 층간 절연막(425)으로의 Cu의 확산을 보다 확실하게 방지할 수 있다.As described above, in the
또한, 본 실시 형태의 반도체 장치(540)에서는, 제 1 Cu 접합부(533) 및 계면 Cu 배리어막(428) 사이의 접합 계면(Sj)에 형성된 공극이, 그 주변의 각종 막에 의해 밀봉된 상태가 된다. 그 때문에, 본 실시 형태에서는, 상기 제 4의 실시 형태와 마찬가지로, Cu 접합부에의 외기의 침입을 방지할 수 있고, 반도체 장치(540)의 신뢰성을 확보할 수 있다.Further, in the
또한, 본 실시 형태에서는, 제 1의 실시 형태의 반도체 장치(401)(도 14)에, 상기 제 4의 실시 형태에서 설명한 계면 배리어부의 형성 기술을 적용한 예를 설명하였지만, 본 개시는 이것으로 한정되지 않는다. 예를 들면, 제 2의 실시 형태의 반도체 장치(402)(도 17)나 제 3의 실시 형태의 반도체 장치(403)(도 20)에, 상기 제 4의 실시 형태에서 설명한 계면 배리어부의 형성 기술을 적용하여도 좋다. 또한, 예를 들면, 상기 각종 변형예의 반도체 장치(도 23 내지 도 26 등)에, 상기 제 4의 실시 형태에서 설명한, 계면 배리어부의 형성 기술을 적용하여도 좋다.In addition, in this embodiment, the example in which the forming technique of the interface barrier part demonstrated in the said 4th embodiment was applied to the semiconductor device 401 (FIG. 14) of 1st Embodiment was demonstrated, but this indication is limited to this doesn't happen For example, in the semiconductor device 402 (FIG. 17) of the second embodiment or the semiconductor device 403 (FIG. 20) of the third embodiment, the technique for forming the interface barrier portion described in the fourth embodiment may be applied. Note that, for example, the technique for forming an interface barrier portion described in the fourth embodiment may be applied to the semiconductor devices (FIGS. 23 to 26, etc.) of the various modifications described above.
또한, 상기 제 4의 실시 형태에서 설명한 계면 배리어부의 형성 기술은 상기 각종 참고예의 반도체 장치(도 27 및 도 34)에도 적용 가능하다. 단, 이 경우에는, 접합 계면(Sj)에서, 제 2 층간 절연막과 대향하는, 제 1 Cu 접합부의 표면 영역 뿐만 아니라, 제 1층간 절연막과 대향하는, 제 2 Cu 접합부의 표면 영역에도 오목부가 형성된다.In addition, the technique for forming the interface barrier part described in the fourth embodiment is applicable to the semiconductor devices (FIGS. 27 and 34) of the various reference examples described above. However, in this case, at the bonding interface Sj, not only the surface region of the first Cu junction facing the second interlayer insulating film, but also the surface region of the second Cu junction facing the first interlayer insulating film, a recess is formed. do.
<7. 각종 응용례><7. Various application examples>
상기 각종 실시 형태 및 각종 변형예에서 설명한 반도체 장치, 및, 그 제조 수법(Cu-Cu 접합 수법)은, 제조시에 2장의 기판를 맞붙여서 Cu-Cu 접합 처리를 필요로 하는 각종 전자 기기에 적용 가능하다. 특히, 상술한 각종 실시 형태 및 상기 각종 변형예의 Cu-Cu 접합 수법은, 예를 들면, 고체 촬상 장치의 제조에 알맞다.The semiconductor device described in the above various embodiments and various modifications, and its manufacturing method (Cu-Cu bonding method) can be applied to various electronic devices requiring Cu-Cu bonding by bonding two substrates together during manufacturing. do. In particular, the Cu-Cu bonding method of the various embodiments and the various modifications described above is suitable for, for example, manufacture of a solid-state imaging device.
[응용례 1][Application Example 1]
도 37에, 상기 각종 실시 형태 및 각종 변형예에서 설명한 반도체 장치, 및, 그 제조 수법이 적용 가능한 반도체 이미지 센서 모듈의 구성례를 도시한다. 도 37에 도시하는 반도체 이미지 센서 모듈(700)은, 제 1 반도체 칩(701)과, 제 2 반도체 칩(702)을 접합하여 구성된다.Fig. 37 shows a configuration example of the semiconductor device described in the above various embodiments and various modifications, and a semiconductor image sensor module to which the manufacturing method can be applied. The semiconductor
제 1 반도체 칩(701)은, 포토다이오드 형성 영역(703)과, 트랜지스터 형성 영역(704)과, 아날로그/디지털 변환기 어레이(705)를 내장한다. 그리고, 포토다이오드 형성 영역(703)상에, 트랜지스터 형성 영역(704), 및, 아날로그/디지털 변환기 어레이(705)는 이 순서로 적층된다.The
또한, 아날로그/디지털 변환기 어레이(705)에는, 관통 콘택트부(706)가 형성된다. 관통 콘택트부(706)는, 그 한쪽의 단부가, 아날로그/디지털 변환기 어레이(705)의 제 2 반도체 칩(702)측의 표면에 노출하도록 형성된다.Further, in the analog/digital converter array 705, a through
한편, 제 2 반도체 칩(702)은, 메모리 어레이로 구성되고, 그 내부에는, 콘택트부(707)가 형성된다. 콘택트부(707)는, 그 한쪽의 단부가, 제 2 반도체 칩(702)의 제 1 반도체 칩(701)측의 표면에 노출하도록 형성된다.On the other hand, the
그리고, 관통 콘택트부(706)와 콘택트부(707)를 맞댄 상태로, 가열 압착함에 의해, 제 1 반도체 칩(701)과 제 2 반도체 칩(702)이 접합되고, 반도체 이미지 센서 모듈(700)이 제작된다. 이와 같은 구성의 반도체 이미지 센서 모듈(700)에서는, 단위 면적당의 화소수를 늘릴 수 있음과 함께, 그 두께를 얇게 할 수 있다.Then, the
이 예의 반도체 이미지 센서 모듈(700)에서는, 예를 들면 제 1 반도체 칩(701)과 제 2 반도체 칩(702)과의 접합 공정에서, 상기 각종 실시 형태 및 각종 변형예의 Cu-Cu 접합 수법을 적용할 수 있다. 이 경우에는, 제 1 반도체 칩(701) 및 제 2 반도체 칩(702) 사이의 접합 계면의 신뢰성을 보다 향상시킬 수 있다.In the semiconductor
[응용례 2][Application Example 2]
도 38에, 상기 각종 실시 형태 및 각종 변형예에서 설명한 반도체 장치, 및, 그 제조 수법이 적용 가능한 이면 조사형의 고체 촬상 장치의 주요부의 개략 단면도를 도시한다.Fig. 38 is a schematic cross-sectional view of a main part of the semiconductor device described in the above various embodiments and various modifications, and a backside-illuminated solid-state imaging device to which the manufacturing method can be applied.
도 38에 도시하는 고체 촬상 장치(800)는, 반제품 상태의 화소 어레이를 구비한 제 1의 반도체 기판(810)과, 반제품 상태의 로직 회로를 구비한 제 2의 반도체 기판(820)을 접합하여 구성된다. 또한, 도 38에 도시하는 고체 촬상 장치(800)에서는, 제 1의 반도체 기판(810)의 제 2의 반도체 기판(820)측과는 반대측의 표면상에, 평탄화막(830), 온 칩 컬러 필터(831), 및, 온 칩 마이크로 렌즈(832)가 이 순서로 적층된다.In the solid-
제 1의 반도체 기판(810)은, P형의 반도체 웰 영역(811), 및, 다층 배선층(812)을 가지며, 평탄화막(830)측에, 반도체 웰 영역(811)이 배치된다. 반도체 웰 영역(811) 내에는, 예를 들면 포토다이오드(PD), 플로팅 디퓨전(FD), 화소를 구성하는 MOS 트랜지스터(Tr1, Tr2), 및, 제어 회로를 구성하는 MOS 트랜지스터(Tr3, Tr4)가 형성된다. 또한, 다층 배선층(812) 내에는, 층간 절연막(813)을 통하여 형성된 복수의 메탈 배선(814), 및, 메탈 배선(814)과 대응하는 MOS 트랜지스터를 접속하기 위해 층간 절연막(813)에 형성된 접속 도체(815)가 형성된다.The
한편, 제 2의 반도체 기판(820)은, 예를 들면 실리콘 기판의 표면에 형성된 반도체 웰 영역(821)과, 반도체 웰 영역(821)의 제 1의 반도체 기판(810)측에 형성된 다층 배선층(822)을 갖는다. 반도체 웰 영역(821)에는, 로직 회로를 구성하는 MOS 트랜지스터(Tr6, Tr7, Tr8)가 형성된다. 또한, 다층 배선층(822) 내에는, 층간 절연막(823)을 통하여 형성된 복수의 메탈 배선(824), 및, 메탈 배선(824)과 대응하는 MOS 트랜지스터를 접속하기 위해 층간 절연막(823)에 형성된 접속 도체(825)가 형성된다.On the other hand, the
상술한 구성의 이면 조사형의 고체 촬상 장치(800)에도, 상술한 본 개시에 관한 각종 실시 형태 및 상기 각종 변형예의 Cu-Cu 접합 기술을 적용할 수 있다.The Cu-Cu bonding technique of the various embodiments of the present disclosure described above and the various modifications described above can also be applied to the backside-illuminated solid-
제 4의 실시예4th embodiment
<<1. 반도체 장치의 개요>><<1. Overview of semiconductor devices>>
반도체 장치의 접합 전극의 구성의 개요에 관해 설명한다.The outline of the structure of the junction electrode of a semiconductor device is demonstrated.
도 39에, 종래의 일반적인 접합 전극의 구성을 도시한다. 도 39는 접합 전극을 구비하는 접합부의 구성을 도시하는 단면도이다.Fig. 39 shows the configuration of a conventional general bonding electrode. Fig. 39 is a cross-sectional view showing the configuration of a junction part provided with a junction electrode.
제 1 접합부(910)는, 도시하지 않은 반도체 기체 상에 형성되어 있다. 그리고, 제 1 접합부(910)는, 제 1 배선층(912)과, 제 1 배선층(912)에 비어(913)를 통하여 접속하는 제 1 접합 전극(911)을 구비한다.The
제 1 배선층(912)은, 층간 절연층(919) 내에 형성되어 있다. 그리고, 층간 절연층(919)상에 중간층(918)을 통하여, 층간 절연층(917)이 형성되어 있다. 또한, 층간 절연층(917)상에 중간층(916)을 통하여, 층간 절연층(915)을 구비한다.The
제 1 접합 전극(911)은, 층간 절연층(915) 내에 형성되고, 제 1 접합 전극(911)의 표면이, 층간 절연층(915)의 표면으로부터 노출되어 있다. 이 노출면은, 층간 절연층(915)의 표면과 동일면에 형성되어 있다.The
또한, 중간층(916), 층간 절연층(917) 및 중간층(918)을 관통하는 비어(913)에 의해, 제 1 배선층(912)과 제 1 접합 전극(911)이 전기적으로 접속되어 있다.Further, the
제 1 접합 전극(911), 비어(913)와 층간 절연층(915 및 917), 중간층(916)과의 사이에는, 전극 재료의 절연층으로의 확산을 막기 위한 배리어 메탈층(914)을 구비한다. 또한, 제 1 배선층(912)과 층간 절연층(919)과의 사이에 배리어 메탈층(931)을 구비한다.A
제 2 접합부(920)는, 상술한 제 1 접합부(910)와 마찬가지로, 도시하지 않은 반도체 기체 상에 형성되어 있다. 그리고, 제 2 접합부(920)는, 제 2 배선층(922)과, 제 2 배선층(922)에 비어(923)를 통하여 접속하는 제 2 접합 전극(921)을 구비한다.The
제 2 배선층(922)은, 층간 절연층(929) 내에 형성되어 있다. 그리고, 층간 절연층(929)상에 중간층(928)을 통하여, 층간 절연층(927)이 형성되어 있다. 또한, 층간 절연층(927)상에 중간층(926)을 통하여, 층간 절연층(925)을 구비한다.The
제 2 접합 전극(921)은, 층간 절연층(925) 내에 형성되고, 제 2 접합 전극(921)의 표면이, 층간 절연층(925)의 표면으로부터 노출되어 있다. 이 노출면은, 층간 절연층(925)의 표면과 동일면에 형성되어 있다.The
또한, 중간층(926), 층간 절연층(927) 및 중간층(928)을 관통하는 비어(923)에 의해, 제 2 배선층(922)과 제 2 접합 전극(921)이 전기적으로 접속되어 있다.Further, the
제 2 접합 전극(921), 비어(923)와 층간 절연층(925, 927), 중간층(926)과의 사이에는, 전극 재료의 절연층으로의 확산을 막기 위한 배리어 메탈층(924)을 구비한다. 또한, 제 2 배선층(922)과 층간 절연층(929)과의 사이에 배리어 메탈층(932)을 구비한다.A
상술한 바와 같이, 제 1 접합 전극(911)과 제 2 접합 전극(921)이 접합된 상태에서, 제 1 접합부(910)와 제 2 접합부(920)가 맞붙여져 있다.As described above, in the state where the
또한, 제 1 접합 전극(911)과 제 2 접합 전극(921)과의 접합에서는, 접합 신뢰성을 확보하기 위해, 한쪽의 전극의 면적을 크게 함에 의해, 접합 위치가 어긋난 경우에도, 접합 면적에 차가 발생하지 않도록 설계되어 있다. 도 39에 도시하는 구성에서는, 제 2 접합 전극(921)의 면적을 크게 함에 의해, 위치 어긋남에 대한 접속 신뢰성을 확보하고 있다.In the bonding between the
도 39에 도시하는 구성에서는, 상술한 바와 같이 제 1 접합 전극(911)과 제 2 접합 전극(921)에서 면적차를 갖는 구성을 위해, 면적이 큰 편의 제 2 접합 전극(921)은, 그 표면에 제 1 접합부(910)의 층간 절연층(915)과 직접 접촉하는 접촉부(933)를 갖는다.In the configuration shown in FIG. 39, in order to have a configuration having an area difference between the
이 접촉부(933)는, Cu 등의 금속층이 층간 절연층(915)과 직접 접촉하고 있는 구성으로 된다.The
또한, 일반적으로 층간 절연층(915) 등을 구성하는 SiO2는, 흡습하기 쉬운 성질을 갖기 때문에,층 내에 물(H2O)이 포함되기 쉽다. 또한, 근래의 고성능 디바이스에 사용되는 low-k(k<2.4) 재료는, 흡습성이 더욱 크다.In addition, in general, SiO 2 constituting the
이 때문에, 제 2 접합 전극(921)과 층간 절연층(915)이 직접 접하는 접촉부(933)에서는, 층간 절연층(915) 등에 함유되는 물(930)과 제 2 접합 전극(921)이 접촉한다. 이 경우, 제 2 접합 전극(921)을 구성하는 Cu 등의 금속이 부식할 가능성이 있다.For this reason, in the
상술한 바와 같이, 반도체 기체를 금속의 접합 전극끼리 접합하는 구성의 반도체 장치에서는, 층간 절연층에 포함되는 물에 의한 접합 전극의 부식이 발생한다. 접합 전극이 수분에 의해 부식되면, 전극 사이의 저항 상승, 도통 불량 등이 야기되고, 반도체 장치의 정상적인 기능를 방해하는 원인이 된다.As described above, in a semiconductor device having a structure in which a semiconductor substrate is bonded to metal bonding electrodes, corrosion of the bonding electrode by water contained in the interlayer insulating layer occurs. When the bonding electrode is corroded by moisture, resistance between the electrodes increases, poor conduction, and the like are caused, and it becomes a cause of interfering with the normal function of the semiconductor device.
이 때문에, 접합 전극에 의해 접합된 반도체 장치에서는, 층간 절연층에 포함되는 물에 의한 접합 전극의 부식을 막는 구성이 요구되고 있다.For this reason, in the semiconductor device joined by the bonding electrode, the structure which prevents corrosion of the bonding electrode by the water contained in an interlayer insulating layer is calculated|required.
<<2. 반도체 장치의 실시 형태>><<2. Embodiment of semiconductor device>>
이하, 접합 전극을 구비하는 반도체 장치의 실시 형태에 관해 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of the semiconductor device provided with a junction electrode is demonstrated.
도 40a 및 도 40b에, 본 실시 형태의 접합 전극을 구비하는 반도체 장치의 개략 구성을 도시한다. 도 40a는, 본 실시 형태의 반도체 장치의 접합 전극 영역 부근의 단면도이다. 도 40b는, 도 40a에 도시하는 제 1 접합부(940)의 접합면(950)의 평면도이다. 또한, 도 40a 및 도 40b에서는, 접합 전극의 형성 영역 부근의 개략 구성만을 도시하고, 접합 전극이 형성되는 반도체 기체 및 접합 전극 주위에 마련되는 각 구성부의 도시를 생략한다.40A and 40B show a schematic configuration of a semiconductor device including the junction electrode of the present embodiment. 40A is a cross-sectional view of the vicinity of the junction electrode region of the semiconductor device of the present embodiment. 40B is a top view of the
도 40a에 도시하는 바와 같이, 제 1 접합부(940)와 제 2 접합부(960)가 전극 형성면을 대향시켜서 접합된 반도체 장치가 형성되어 있다.As shown in Fig. 40A, a semiconductor device is formed in which the
제 1 접합부(940)는, 접합면(950)에 제 1 접합 전극(941), 제 2 접합 전극(942), 및, 제 3 접합 전극(943)을 구비한다. 또한, 제 2 접합부(960)는, 접합면(950)에, 제 4 접합 전극(961), 제 5 접합 전극(962), 및, 제 6 접합 전극(963)을 구비한다.The
그리고, 제 1 접합부(940)의 제 1 접합 전극(941)과, 제 2 접합부(960)의 제 4 접합 전극(961)이 접합되어 있다. 또한, 제 2 접합 전극(942)과 제 5 접합 전극(962)이 접합되고, 제 3 접합 전극(943)과 제 6 접합 전극(963)이 접합되어 있다.Then, the
[절연층][insulation layer]
제 1 접합부(940) 및 제 2 접합부(960)는, 복수의 배선층과 절연층이 적층되어 구성되어 있다.The
제 1 접합부(940)의 절연층은, 접합면(950)측부터 차례로, 제 1층간 절연층(951), 제 1 중간층(952), 제 2 층간 절연층(953), 제 2 중간층(954), 및, 제 3 층간 절연층(955)으로 구성되어 있다. 또한, 제 2 접합부(960)의 절연층은, 접합면(950)측부터 차례로, 제 4 층간 절연층(971), 제 3 중간층(972), 제 5 층간 절연층(973), 제 4 중간층(974), 및, 제 6 층간 절연층(975)으로 구성되어 있다.The insulating layers of the
[도체층 : 제 1 접합부][Conductor layer: first junction]
제 1 접합부(940)의 제 1 접합 전극(941), 제 2 접합 전극(942), 및, 제 3 접합 전극(943)은, 제 1층간 절연층(951)에 형성되어 있다. 그리고, 접합면(950)에, 제 1 접합 전극(941), 제 2 접합 전극(942), 및, 제 3 접합 전극(943)의 표면이 노출하고, 제 1층간 절연층(951)과 동일면에 형성되어 있다.The
제 1 배선(946), 제 2 배선(947), 및, 제 3 배선(948)은, 제 3 층간 절연층(955) 내에 제 2 중간층(954)과 접하는 위치에 형성되어 있다.The
제 1 접합 전극(941)과 제 1 배선(946)은, 제 1 중간층(952), 제 2 층간 절연층(953) 및 제 2 중간층(954)을 관통하는 제 1 비어(956)에 의해 전기적으로 접속되어 있다. 마찬가지로, 제 2 접합 전극(942)과 제 2 배선(947)은, 제 2 비어(957)에 의해 전기적으로 접속되어 있다. 제 3 접합 전극(943)과 제 3 배선(948)은, 제 3 비어(958)에 의해 전기적으로 접속되어 있다.The
또한, 제 1 접합 전극(941)과 제 1층간 절연층(951)과의 사이에는, 제 1 접합 전극(941)의 절연층으로의 확산을 막기 위한 배리어 메탈층(941A)이 마련되어 있다. 그리고, 제 2 접합 전극(942) 및 제 3 접합 전극(943)과 제 1층간 절연층(951)과의 사이에 배리어 메탈층(942A, 943A)이 마련되어 있다. 또한, 제 1 배선(946)과 제 3 층간 절연층(955)과의 사이에 배리어 메탈층(946A), 제 2 배선(947)과 제 3 층간 절연층(955)과의 사이에 배리어 메탈층(947A), 제 3 배선(948)과 제 3 층간 절연층(955)과의 사이에 배리어 메탈층(948A)이 마련되어 있다.A
또한, 제 1 비어(956), 제 2 비어(957), 및, 제 3 비어(958)와 제 1 중간층(952), 제 5 층간 절연층(973), 및, 제 2 중간층(954)과의 사이에도, 각각 배리어 메탈층(956A), 배리어 메탈층(957A), 및, 배리어 메탈층(958A)이 마련되어 있다. 제 1 비어(956), 제 2 비어(957), 및, 제 3 비어(958)는, 각각 배리어 메탈층(956A), 배리어 메탈층(957A), 및, 배리어 메탈층(958A)을 통하여, 제 1 배선(946), 제 2 배선(947), 및, 제 3 배선(948)과 접속하고 있다.Further, the first via 956 , the second via 957 , the third via 958 , the first
[도체층 : 제 2 접합부][Conductor Layer: Second Joint]
제 2 접합부(960)의 제 4 접합 전극(961), 제 5 접합 전극(962), 및, 제 6 접합 전극(963)은, 제 4 층간 절연층(971)에 형성되어 있다. 그리고, 접합면(950)에 제 4 접합 전극(961), 제 5 접합 전극(962), 및, 제 6 접합 전극(963)의 표면이 노출하고, 제 4 층간 절연층(971)과 동일면에 형성되어 있다.The
제 4 배선(966), 제 5 배선(967), 및, 제 6 배선(968)은, 제 6 층간 절연층(975) 내에 제 4 중간층(974)과 접하는 위치에 형성되어 있다.The
제 4 접합 전극(961)과 제 4 배선(966)은, 제 3 중간층(972), 제 5 층간 절연층(973) 및 제 4 중간층(974)을 관통하는 제 4 비어(976)에 의해 전기적으로 접속되어 있다. 마찬가지로, 제 5 접합 전극(962)과 제 5 배선(967)은, 제 5 비어(977)에 의해 전기적으로 접속되어 있다. 제 6 접합 전극(963)과 제 6 배선(968)은, 제 6 비어(978)에 의해 전기적으로 접속되어 있다.The
또한, 제 4 접합 전극(961)과 제 4 층간 절연층(971)과의 사이에는, 제 4 접합 전극(961)의 절연층으로의 확산을 막기 위한 배리어 메탈층(961A)이 마련되어 있다. 그리고, 제 5 접합 전극(962) 및 제 6 접합 전극(963)과 제 4 층간 절연층(971)과의 사이에 배리어 메탈층(962A, 963A)이 마련되어 있다. 또한, 제 4 배선(966)과 제 6 층간 절연층(975)과의 사이에 배리어 메탈층(966A), 제 5 배선(967)과 제 6 층간 절연층(975)과의 사이에 배리어 메탈층(967A), 제 6 배선(968)과 제 6 층간 절연층(975)과의 사이에 배리어 메탈층(968A)을 구비한다.A
또한, 제 4 비어(976), 제 5 비어(977), 및, 제 6 비어(978)와 제 3 중간층(972), 제 5 층간 절연층(973), 및, 제 4 중간층(974)과의 사이에도, 각각 배리어 메탈층(976A), 배리어 메탈층(977A), 및, 배리어 메탈층(978A)이 마련되어 있다. 제 4 비어(976), 제 5 비어(977), 및, 제 6 비어(978)는, 각각 배리어 메탈층(976A), 배리어 메탈층(977A), 및, 배리어 메탈층(978A)을 통하여, 제 4 배선(966), 제 5 배선(967), 및, 제 6 배선(968)과 접속하고 있다.Further, the fourth via 976 , the fifth via 977 , the sixth via 978 , the third
[재료][ingredient]
상술한 제 1 배선(946), 제 2 배선(947), 제 3 배선(948), 제 4 배선(966), 제 5 배선(967), 및, 제 6 배선(968)은, 반도체 장치의 배선으로서 일반적으로 이용되는 재료, 예를 들면 Al, Cu 등으로 형성된다.The
또한, 제 1 접합 전극(941), 제 2 접합 전극(942), 제 3 접합 전극(943), 제 4 접합 전극(961), 제 5 접합 전극(962), 및, 제 6 접합 전극(963)은, 반도체 기체의 접합이 가능한 도전체, 예를 들면 Cu로 형성된다.In addition, the
각 배리어 메탈층은, 반도체 장치에 배리어 메탈층으로서 일반적으로 적용되는 재료, 예를 들면, Ta, Ti, Ru, TaN, TiN 등으로 형성된다.Each barrier metal layer is formed of a material generally applied as a barrier metal layer in semiconductor devices, for example, Ta, Ti, Ru, TaN, TiN, or the like.
제 1층간 절연층(951), 제 2 층간 절연층(953), 제 3 층간 절연층(955), 제 4 층간 절연층(971), 제 5 층간 절연층(973), 및, 제 6 층간 절연층(975)은, 예를 들면, SiO2, 및, 불소 함유 산화 실리콘(FSG), 폴리아릴에테르(PAE)로 대표되는 유기 실리콘계의 폴리머, 하이드로겐실세스퀴옥산(HSQ), 및, 메틸실세스퀴옥산(MSQ)으로 대표되는 무기계 재료 등, 비유전율 2.7 정도 또는 그 이하의 저유전율(Low-k) 재료에 의해 구성된다.A first
도 40a에 도시하는 바와 같이, 상술한 제 1 내지 6 층간 절연층(951, 953, 955, 971, 973, 975)에는, 절연층의 흡습에 의해 물(H2O)(970)이 포함되기 쉽다.As shown in FIG. 40A , the first to sixth
제 1 중간층(952), 제 2 중간층(954), 제 3 중간층(972), 및, 제 4 중간층(974)은, 배선 등을 구성하는 금속 재료의 확산 방지층으로서, 반도체 장치에 일반적으로 사용 되는 재료에 의해 구성된다. 또한, 각 중간층은 층간 절연층에 함유되는 물(970)을 투과하기 어려운 고밀도 절연층이다. 이와 같은, 확산 방지층이 되는 고밀도 절연층 로서는, 예를 들면, 스핀 코트법이나 CVD법으로 성막된 비유전율 4 내지 7의 P-SiN이나, 이것에 C가 함유된 비유전율 4 이하의 SiCN 등으로 구성한다.The first
[접합부][copula]
상술한 바와 같이, 제 1 접합 전극(941), 제 2 접합 전극(942) 및 제 3 접합 전극(943)과, 제 4 접합 전극(961), 제 5 접합 전극(962) 및 제 6 접합 전극(963)이 접합된 상태에서, 반도체 기체끼리가 접합된 반도체 장치가 구성된다.As described above, the
또한, 도 40a에 도시하는 바와 같이, 제 1 접합부(940)의 접합 전극과, 제 2 접합부(960)의 접합 전극은, 접합 신뢰성을 확보하기 위해, 대향하는 접합 전극의 한쪽의 전극의 면적이 크게 형성되어 있다. 이 구성에 의해, 접합 위치가 어긋난 경우에도, 각 전극의 접합 면적이 변하지 않도록 설계되어 있다.In addition, as shown in FIG. 40A , in the bonding electrode of the
도 40a에 도시하는 구성에서는, 제 2 접합 전극(942), 제 4 접합 전극(961), 및, 제 6 접합 전극(963)이, 대향하는 접합 전극보다도 큰 면적으로 형성되어 있다. 이 때문에, 제 2 접합 전극(942)에는, 제 4 층간 절연층(971)과 직접 접촉하는 접촉부(949)가 형성된다. 또한, 제 4 접합 전극(961), 및, 제 6 접합 전극(963)의 표면에는, 제 1층간 절연층(951)과 직접 접촉하는 접촉부(969, 979)가 형성된다.In the configuration shown in FIG. 40A , the
[보호층][protective layer]
제 1 접합부(940)는, 제 1 접합 전극(941)의 주위에, 제 1 보호층(944)을 구비한다. 또한, 제 2 접합 전극(942)과 제 3 접합 전극(943)의 주위를 둘러싸는 제 2 보호층(945)을 구비한다.The
제 1 보호층(944) 및 제 2 보호층(945)은, 도 40b에 도시하는 바와 같이, 제 1 접합 전극(941)의 주위를 둘러싸는 일련의 층으로 형성된다. 그리고, 도 40a에 도시하는 바와 같이, 제 1 보호층(944)은, 제 1 접합부(940)의 접합면(950)으로부터, 제 1층간 절연층(951)을 관통하여, 제 1 중간층(952)에 달하는 깊이의 오목부 내에 형성되어 있다. 제 2 보호층(945)은, 제 1 접합부(940)의 접합면(950)으로부터, 제 1층간 절연층(951), 제 1 중간층(952), 및, 제 2 층간 절연층(953)을 관통하여, 제 2 중간층(954)에 달하는 깊이의 오목부 내에 형성되어 있다.The first
또한, 도 40a에 도시하는 바와 같이, 제 2 접합부(960)에도 상술한 제 1 보호층(944)과 대응하는 위치에, 제 3 보호층(964)을 구비한다. 그리고, 제 2 보호층(945)과 대응하는 위치에 제 4 보호층(965)을 구비한다.Moreover, as shown in FIG. 40A, also in the
제 3 보호층(964)은, 제 4 접합 전극(961)의 주위를 둘러싸고, 제 2 접합부(960)의 접합면(950)으로부터, 제 4 층간 절연층(971)을 관통하여, 제 3 중간층(972)에 달하는 깊이의 오목부 내에 형성되어 있다.The third
제 4 보호층(965)은, 제 5 접합 전극(962)과 제 6 접합 전극(963)의 주위를 둘러싸고, 제 2 접합부(960)의 접합면(950)으로부터, 제 4 층간 절연층(971)을 관통하여, 제 3 중간층(972)에 달하는 깊이의 오목부 내에 형성되어 있다.The fourth
그리고, 접합면(950)에서, 제 1 보호층(944)과 제 3 보호층(964)이, 각각 접촉하는 위치에 마련되어 있다. 이 구성에 의해, 제 1 접합 전극(941)과 제 4 접합 전극(961)과의 접합부가, 제 1 보호층(944), 제 3 보호층(964), 제 1 중간층(952), 및 제 3 중간층(972)에 의해 둘러 싸여진다.And in the
또한, 접합면(950)에서, 제 2 보호층(945)과 제 4 보호층(965)이, 각각 접촉하는 위치에 마련되어 있다. 이 때문에, 제 2 접합 전극(942)과 제 5 접합 전극(962)과의 접합부, 및 제 3 접합 전극(943)과 제 6 접합 전극(963)과의 접합부가 제 2 보호층(945), 제 4 보호층(965), 제 2 중간층(954), 및 제 3 중간층(972)에 의해 둘러 싸여진다.Further, on the
제 1 보호층(944), 제 2 보호층(945), 제 3 보호층(964), 및 제 4 보호층(965)은, 상술한 각 배리어 메탈층과 같은 재료, 예를 들면, Ta, Ti, Ru, TaN, TiN 등으로 형성된다.The first
[보호층 : 작용][Protection layer: action]
상술한 바와 같이, 제 1 층간 절연층(951)이나 제 4 층간 절연층(971) 등에 적용되는 SiO2나 low-k 재료 등은, 흡습하기 쉬운 성질을 갖는다. 특히, 층간 절연층끼리를 플라즈마 접합법을 이용하여 접합한 경우에는, 절연층의 표면 처리 및 열처리에 의해, 접합면에 물이 발생한다. 이 때문에, 절연층 재료의 흡습에 의해 물(H2O)(970)이, 제 1 층간 절연층(951)이나 제 4 층간 절연층(971) 등에 포함되기 쉽다.As described above, SiO 2 or a low-k material applied to the first
본 실시예의 반도체 장치의 구성에서는, 접합 전극의 주위에, 제 1 보호층(944), 제 2 보호층(945), 제 3 보호층(964), 및 제 4 보호층(965)을 구비한다. 각 보호층은, 배리어 메탈층과 같은 재료로 구성됨에 의해, 절연층 중에 함유되는 물(970)의 투과를 막을 수 있다. 또한, 제 1 중간층(952), 및 제 3 중간층(972)이, 물(970)을 투과하기 어려운 P-SiN 등의 고밀도 절연층에 의해 구성된다.In the configuration of the semiconductor device of this embodiment, a first
이 때문에, 제 1 보호층(944), 제 3 보호층(964), 제 1 중간층(952), 및 제 3 중간층(972)에 의해, 제 1 층간 절연층(951)이나 제 4 층간 절연층(971)에 포함되어 있는 물(970)을 차단할 수 있다.For this reason, the first
또한, 제 2 보호층(945), 제 4 보호층(965), 제 2 중간층(954), 및 제 3 중간층(972)에 의해 제 1 층간 절연층(951)이나 제 4 층간 절연층(971)에 포함되어 있는 물(970)을 차단할 수 있다.In addition, the first
상술한 구성에 의해, 제 1 접합 전극(941)과 제 4 접합 전극(961)과의 접합부에서, 제 4 접합 전극(961)과 제 1 층간 절연층(951)과의 접촉부(969)에의 물(970)의 접촉을 억제할 수 있다. 마찬가지로, 제 2 접합 전극(942)과 제 5 접합 전극(962)과의 접합부에서, 제 2 접합 전극(942)과 제 4 층간 절연층(971)과의 접촉부(949)에의 물(970)의 접촉을 억제할 수 있다. 그리고, 제 3 접합 전극(943)과 제 6 접합 전극(963)과의 접합부에서, 제 6 접합 전극(963)과 제 1 층간 절연층(951)과의 접촉부(979)에의 물(970)의 접촉을 억제할 수 있다.With the above configuration, at the junction between the
또한, 상술한 구성에서는, 제 4 접합 전극(961)의 접촉부(969)는, 제 1 보호층(944), 제 3 보호층(964), 제 1 중간층(952), 및 제 3 중간층(972)에 둘러 싸여진 영역 내의 제 1 층간 절연층(951)에 함유되는 물(970)과 접촉한다. 이 때문에, 제 1 접합 전극(941)과 제 1 보호층(944)과의 거리, 및 제 4 접합 전극(961)과 제 3 보호층(964)과의 거리를, 가능한 한 가깝게 하는 구성으로 하는 것이 바람직하다. 예를 들면, 배선의 디자인 룰에서 가능한 최근접 거리로 함에 의해, 제 1 보호층(944) 및 제 3 보호층(964) 등에 둘러 싸여진 영역 내에서, 절연층이 존재 가능한 영역을 최소화한다. 접합 전극과 보호층은 최근접 거리로서는, 최소로 50nm 정도로할 수 있고, 일반적인 반도체 장치의 디자인 룰에서는 2㎛ 내지 4㎛ 정도로 할 수 있다.In addition, in the above configuration, the
또한, 제 2 접합 전극(942)의 접촉부(949)나, 제 6 접합 전극(963)의 접촉부(979)에서도, 제 3 보호층(964) 및 제 4 보호층(965) 등의 영역 내의 제 1 층간 절연층(951) 및 제 4 층간 절연층(971)에 함유되는 물(970)과 접촉한다. 이 때문에, 배선의 디자인 룰로 가능한 한 제 2 보호층(945) 및 제 4 보호층(965)을, 제 2 접합 전극(942) 및 제 6 접합 전극(963)에 근접시키는 것이 바람직하다.In addition, in the
또한, 접합 전극을 둘러싸는 보호층은, 적어도 흡습하기 쉬운 재료로 이루어지는 절연층을 차단하도록 형성될 필요가 있다. 이 때문에, 보호층은, 적어도 접합 전극이 마련되어 있는 층간 절연층의 표면으로부터, 즉, 접합면으로부터, 그 상층의 절연층, 즉, 중간층까지의 깊이까지 형성하는 것이 바람직하다.Further, the protective layer surrounding the bonding electrode needs to be formed so as to at least block the insulating layer made of a material that is liable to absorb moisture. For this reason, it is preferable to form the protective layer to a depth from at least the surface of the interlayer insulating layer provided with the bonding electrode, that is, from the bonding surface, to the insulating layer of the upper layer, ie, the intermediate|middle layer.
또한, 보호층은, 접합 전극이 형성되어 있는 층간 절연층 보다 더 깊은 위치까지 형성하여도 좋다. 예를 들면, 제 2 보호층(945)과 같이, 접합면(950)으로부터 제 1 층간 절연층(951), 제 1 중간층(952), 및 제 2 층간 절연층(953)을 관통하여 제 2 중간층(954)과 접하는 위치까지 형성하여도 좋다. 제 2 보호층(945)의 구성에 의하면, 제 2 층간 절연층(953) 내의 물을 차단할 수 있기 때문에, 제 2 층간 절연층(953)으로부터, 제 1 중간층(952)을 투과하는 물(970)을 막을 수 있다.In addition, the protective layer may be formed to a position deeper than the interlayer insulating layer in which the bonding electrode is formed. For example, like the
또한, 접합면(950)에서, 접촉하는 한쪽의 보호층의 폭을, 다른 쪽의 폭보다 더 크게 함에 의해, 반도체 기체의 접합 위치의 어긋남이 발생한 경우에도, 보호층끼리의 접속 신뢰성을 확보할 수 있다. 도 40a에 도시하는 본 실시예의 반도체 장치의 구성에서는, 제 3 보호층(964) 및 제 4 보호층(965)의 접합면에서의 폭을, 제 1 보호층(944) 및 제 2 보호층(945)보다 더 크게 구성하고 있다.In addition, by making the width of one protective layer in contact with the
구체적으로는, 제 3 보호층(964)의 접합 전극측, 즉, 내측이, 제 1 보호층(944)보다 더 접합 전극에 가깝게 되도록, 또한, 제 3 보호층(964)의 접합 전극과 반대측, 즉, 외측이, 제 1 보호층(944)보다 더 접합 전극으로부터 멀게 되도록 구성한다. 이와 같이, 제 3 보호층(964)의 폭을 크게 함에 의해, 접합 위치에 어긋남이 발생한 경우에도, 제 3 보호층(964)의 폭 내에서 제 1 보호층(944)이 접촉한다.Specifically, the bonding electrode side of the third
또한, 제 4 보호층(965)의 접합 전극측, 즉, 내측이, 제 2 보호층(945)보다더 접합 전극에 가깝게 되도록, 또한, 제 4 보호층(965)의 접합 전극과 반대측, 즉, 외측이, 제 2 보호층(945)보다도 접합 전극으로부터 멀게 되도록 구성한다. 이와 같이, 제 4 보호층(965)의 폭을 크게 함에 의해, 접합 위치에 어긋남이 발생한 경우에도, 제 4 보호층(965)의 폭 내에서 제 2 보호층(945)이 접촉한다.Further, the bonding electrode side of the fourth
상술한 구성에 의해, 위치 어긋남에 대한 보호층의 접속 신뢰성을 확보할 수 있다.With the above-described configuration, it is possible to secure the connection reliability of the protective layer against position shift.
[보호층 : 효과][Protection Layer: Effect]
상술한 본 실시예의 반도체 장치의 구성에 의하면, 접합 전극을 둘러싸는 보호층을 형성함에 의해, 접합부의 부식의 요인이 되는 수분과 접합 전극의 접촉을 최소한으로 억제할 수 있다. 이 때문에, 접합 전극의 부식을 억제할 수 있고, 양호한 전기 특성과 신뢰성을 갖는 반도체 장치를 구성할 수 있다.According to the configuration of the semiconductor device of the present embodiment described above, by forming the protective layer surrounding the bonding electrode, the contact between the bonding electrode and moisture, which is a cause of corrosion of the bonding portion, can be minimized. For this reason, corrosion of a junction electrode can be suppressed, and the semiconductor device which has favorable electrical characteristics and reliability can be comprised.
따라서, 반도체 장치의 전기 특성, 및 신뢰성의 향상이 가능하게 된다. 또한, 부식에 의한 저항 치의 상승을 억제할 수 있고, 반도체 장치의 처리 속도의 향상이나, 소비 전력의 저하가 가능하게 된다.Accordingly, it is possible to improve the electrical characteristics and reliability of the semiconductor device. In addition, it is possible to suppress an increase in the resistance value due to corrosion, and it is possible to improve the processing speed of the semiconductor device and reduce the power consumption.
또한, 접합 전극을 보호층으로 둘러쌈에 의해, 전극 접합부를 흐르는 전기 신호에 대해 외부로부터의 혼신도 저감할 수 있다. 따라서, 반도체 장치의 노이즈 저감이 가능하게 된다.In addition, by surrounding the bonding electrode with the protective layer, interference from the outside with respect to the electric signal flowing through the electrode bonding portion can also be reduced. Accordingly, noise reduction of the semiconductor device becomes possible.
또한, 접합 전극이나 보호층의 형상은, 상술한 실시예에 기재된 구성으로 한정되지 않는다. 보호층은 접합 전극의 접합면에서, 접합 전극과 둘러싸는 일련의 형상이라면, 도 40b에 도시하는 원형으로 한정되지 않고, 기타의 형상로 하여도 좋다. 또한, 접합 전극의 형상도, 도 40b에 도시하는 원형에 한정되지 않고, 기타의 형상도 할 수 있다.In addition, the shape of a bonding electrode or a protective layer is not limited to the structure described in the Example mentioned above. The protective layer is not limited to the circular shape shown in Fig. 40B, as long as it has a series of shapes surrounding the bonding electrode on the bonding surface of the bonding electrode, and may have other shapes. Note that the shape of the bonding electrode is not limited to the circular shape shown in Fig. 40B, and other shapes can also be used.
<3. 반도체 장치의 제조 방법><3. Manufacturing method of semiconductor device>
다음에, 실시예의 반도체 장치의 제조 방법의 한 예를 설명한다. 또한, 이하의 제조 방법의 설명에서는, 상술한 도 40a 및 도 40b에 도시하는 제 1 접합 전극(941)과, 제 4 접합 전극(961)과의 접합부 부근의 제조 방법만을 나타내고, 기타 구성의 제조 방법은 설명을 생략한다. 제 2 접합 전극(942)과 제 5 접합 전극(962)과의 접합부, 및 제 3 접합 전극(943)과 제 6 접합 전극(963)과의 접합부 등에 관해서는, 제 1 접합 전극(941)과 제 4 접합 전극(961)과의 접합부 부근의 제조 방법과 같이 제조할 수 있다. 또한, 반도체 기체, 배선층, 다른 각종 트랜지스터, 각종 소자의 제작 방법에 관해서는 설명을 생략한다. 이들은 종래 공지의 방법에 의해 제작할 수 있다.Next, an example of a method of manufacturing the semiconductor device of the embodiment will be described. In addition, in the description of the manufacturing method below, only the manufacturing method near the junction part of the
또한, 상술한 도 40a 및 도 40b에 도시하는 본 실시예의 반도체 장치의 구성과 같은 구성에는 같은 부호를 붙여서 각 구성의 상세한 설명은 생략한다.In addition, the same code|symbol is attached|subjected to the structure similar to the structure of the semiconductor device of this embodiment shown in FIG. 40A and FIG. 40B mentioned above, and detailed description of each structure is abbreviate|omitted.
우선, 도 41a에 도시하는 바와 같이, 하지 디바이스에 접속된 배리어 메탈층(946A) 및 제 1 배선(946)을 포함하는 제 3 층간 절연층(955)을 형성한다. 이 제 1 배선(946)을 포함하는 제 3 층간 절연층(955)의 형성 방법은, 일반적인 반도체 장치의 제조 방법에 적용되는 다마신 프로세스(예를 들면 일본국 특개2004-63859호 공보 참조) 등을 이용하여 형성할 수 있다. 그리고, 제 1 배선(946) 및 제 3 층간 절연층(955)상에, 10 내지 100nm의 제 2 중간층(954)을 형성한다.First, as shown in Fig. 41A, a third
다음에, 도 41b에 도시하는 바와 같이, 제 2 중간층(954)상에, 20 내지 200nm의 SiO2층 및 SiOC층 등에 의한 제 2 층간 절연층(953)을 형성한다. 그리고, 제 2 층간 절연층(953)상에 10 내지 100nm의 SiN층 및 SiCN층 등으로 이루어지는 제 1 중간층(952)을 형성한다. 제 1 중간층(952)상에, 20 내지 200nm의 SiO2층 및 SiOC층으로 이루어지는 제 1 층간 절연층(951)을 형성한다. Next, as shown in FIG. 41B, on the second
상술한 제 1 층간 절연층(951), 제 1 중간층(952), 제 2 층간 절연층(953), 제 2 중간층(954), 및 제 3 층간 절연층(955)의 각 층은, 예를 들면 CVD법 또는 스핀 코트법을 이용하여 형성한다.Each of the above-described first interlayer insulating
또한, 도 41b에 도시하는 바와 같이, 제 1 층간 절연층(951)상에 레지스트층(991)을 형성한다. 레지스트층(991)은, 제 1 배선(946) 등의 하층 배선 구조에 접속하는 제 1 비어(956) 등의 형성 위치를 개구하는 패턴으로 형성한다.Further, as shown in FIG. 41B, a resist
다음에, 도 41c에 도시하는 바와 같이, 레지스트층(991)의 위로부터 일반적인 마그네트론 방식의 에칭 장치를 이용한 드라이 에칭법에 의해, 제 1 층간 절연층(951), 제 1 중간층(952), 및 제 2 층간 절연층(953)을 에칭한다.Next, as shown in FIG. 41C, the first
제 1 층간 절연층(951), 제 1 중간층(952), 및 제 2 층간 절연층(953)을 에칭한 후, 예를 들면 산소(O2) 플라즈마를 베이스로 하는 애싱 처리와 유기 아민계의 약액 처리를 시행한다. 이 처리에 의해, 레지스트층(991) 및 에칭 처리할 때에 생긴 잔류 부착물을 완전히 제거한다.After etching the first
다음에, 도 41d에 도시하는 바와 같이, 50nm 내지 1㎛ 두께의 유기 수지를 스핀 코트법으로 도포하여 도포 장치 내에 있는 히터로 30 내지 200℃에서 소성하여 유기 재료층(992)을 형성한다. 그리고, 유기 재료층(992)상에, 20nm 내지 200nm의 SiO2층을, CVD법 또는 스핀 코트법으로 형성하여, 산화물층(993)을 형성한다.Next, as shown in Fig. 41D, an organic resin having a thickness of 50 nm to 1 mu m is applied by a spin coating method and baked at 30 to 200 DEG C with a heater in a coating apparatus to form an
다음에, 도 41e에 도시하는 바와 같이, 산화물층(993)상에, 레지스트층(994)을 형성한다. 레지스트층(994)은, 접합부의 제 1 접합 전극(941), 및 제 1 보호층(944)을 형성하는 위치를 개구한 패턴으로 형성한다.Next, as shown in FIG. 41E , a resist
다음에, 상기 레지스트층(994)상부터 일반적인 마그네트론 방식의 에칭 장치를 이용한 드라이 에칭법에 의해, 산화물층(993)을 에칭한다. 에칭된 산화물층(993)은 일반적인 마그네트론 방식의 에칭 장치를 이용한 드라이 에칭법에 의해 유기 재료층(992)과 제 1 층간 절연층(951)을 에칭하는데 사용된다.Next, the
그 후, 예를 들면 산소(O2) 플라즈마를 베이스로 하는 애싱 처리와 유기 아민계의 약액 처리를 시행함에 의해, 산화물층(993), 유기 재료층(992) 및 에칭 처리할 때에 생긴 잔류 부착물을 완전히 제거한다. 또한, 이 처리에 의해, 제 1 배선(946) 상의 제 2 중간층(954)을 동시에 에칭하여, 제 1 배선(946)을 노출시켜서 도 41g에 도시하는 형상으로 한다.Thereafter, for example, by performing an ashing treatment based on oxygen (O 2 ) plasma and an organic amine-based chemical treatment, the
다음에, 도 41h에 도시하는 바와 같이, 배리어 메탈층(956A), 및 제 1 보호층(944)을 형성하기 위한 배리어 재료층(995)을 형성한다. 배리어 재료층(995)은, RF 스퍼터링 처리에 의해, Ar/N2 분위기하에서, Ti, Ta 및 Ru 또는 그 질화물을 5 내지 50nm 형성한다.Next, as shown in FIG. 41H, a
다음에, 도 41i에 도시하는 바와 같이, 전해 도금법 또는 스퍼터링법을 이용하여, 배리어 재료층(995)상에 Cu 등으로 이루어지는 전극 재료층(996)을 형성한다. 전극 재료층(996)은, 제 1 층간 절연층(951), 제 1 중간층(952), 제 2 층간 절연층(953), 및 제 2 중간층(954)에 형성되어 있는 개구부를 매입하여 형성한다. 그리고, 전극 재료층(996)의 형성 후, 핫 플레이트나 신터 어닐링 장치를 이용하여, 100℃ 내지 400℃에서 1분 내지 60분 정도 열처리를 행한다.Next, as shown in Fig. 41I, an
다음에, 도 41j에 도시하는 바와 같이, 퇴적한 배리어 재료층(995), 및 전극 재료층(996) 중, 배선 패턴으로서 불필요한 부분를 화학 기계 연마(CMP)법에 의해 제거한다. 이 공정에 의해, 제 1 비어(956)를 통하여 제 1 배선(946)과 접속하는 제 1 접합 전극(941)을 형성한다. 동시에 배리어 메탈층(941A) 및 배리어 메탈층(956A)을 형성한다.Next, as shown in FIG. 41J, among the deposited
또한, 제 1 층간 절연층(951)의 개구부에 잔존하는 배리어 재료층(995)에 의해, 제 1 보호층(944)을 형성한다.Further, a first
이상의 공정에 의해 제 1 접합부(940)를 형성한다.The
또한, 상술한 도 41a 내지 도 41j에서 기술한 방법과 같은 공정을 반복하여, 제 2 접합부(960)를 갖는 반도체 장치를 준비한다.In addition, the semiconductor device having the
그리고, 상술한 방법에 의해 형성한 2장의 반도체 기체의 표면에, 즉, 제 1 접합부(940) 및 제 2 접합부(960)의 표면에, 예를 들면 포름산을 이용한 웨트 처리, 또는, Ar, NH3, H2 등의 플라즈마를 이용한 드라이 처리를 시행한다. 이 처리에 의해, 제 1 접합 전극(941), 및 제 4 접합 전극(961)의 표면의 산화막을 제거하여, 청정한 금속면을 노출시킨다.Then, on the surfaces of the two semiconductor substrates formed by the method described above, that is, on the surfaces of the
그리고, 도 41k에 도시하는 바와 같이, 2장의 반도체 기체의 표면끼리를 대향시킨 후, 양자를 접촉시킴에 의해, 제 1 접합부(940)와 제 2 접합부(960)의 접합을 행한다.And, as shown in FIG. 41K, after making the surfaces of two semiconductor substrates oppose each other, the
그 때, 핫 플레이트나 RTA 등의 어닐링 장치로, 예를 들면 대기압에서 N2 분위기 또는 진 공중에서, 100℃ 내지 400℃에서 5분 내지 2시간 정도 열처리를 행한다.In that case, heat treatment is performed with an annealing apparatus such as a hot plate or RTA, for example, in an N 2 atmosphere or vacuum at atmospheric pressure, at 100° C. to 400° C. for about 5 minutes to 2 hours.
또한, 상술한 제 1 접합부(940)와 제 2 접합부(960)의 접합에서는, 플라즈마 접합법을 이용하여, 제 1 층간 절연층(951)과 제 4 층간 절연층(971)을 접합하여도 좋다. 예를 들면, 제 1 층간 절연층(951)과 제 4 층간 절연층(971)의 표면에, 산소 플라즈마를 조사하여, 표면을 개질한다. 개질 후, 제 1 층간 절연층(951)과 제 4 층간 절연층(971)의 표면을 순수로 30초간 세정하여, 표면에 실란올기(Si-OH기)를 형성한다. 그리고, 실란올기를 형성한 면끼리를 마주 대하게 하여 일부를 꽉 눌러서, 반데르발스력에 의해 접합한다. 그 후, 접합 계면의 밀착력을 더욱 높이기 위해, 예를 들면 400℃/60min의 열처리를 가하여 실란올기끼리를 탈수축합 반응시킨다.In the above-described bonding of the
이상의 공정에 의해, 도 41k에 도시하는 본 실시예의 반도체 장치를 제조할 수 있다.Through the above steps, the semiconductor device of the present embodiment shown in Fig. 41K can be manufactured.
상술한 제조 방법에서는, 배리어 메탈층(956A)과 제 1 보호층(944)을 동시에 형성할 수 있다. 또한, 제 1 보호층(944)을 형성하기 위한 제 1 층간 절연층(951)의 오목부를, 제 1 접합 전극(941)을 형성하기 위한 오목부와 동시에 형성할 수 있다.In the above-described manufacturing method, the
이 때문에, 종래의 반도체 장치의 제조 방법로부터, 보호층을 형성하기 위한 공정을 추가하는 일 없이, 본 실시예의 반도체 장치를 제조할 수 있다.For this reason, the semiconductor device of this embodiment can be manufactured from the conventional semiconductor device manufacturing method without adding a step for forming a protective layer.
도 41k에 도시하는 반도체 장치에서, 각 구성의 치수의 한 예를 나타낸다.In the semiconductor device shown in FIG. 41K, an example of the dimensions of each configuration is shown.
제 1 배선(946) 또는 제 4 배선(966)과 접속하는 제 1 비어(956), 제 4 비어(976)의 개구 지름은 50nm 내지 200nm이다. 제 1 접합 전극(941), 및 제 4 접합 전극(961)의 개구 지름은 200nm 내지 20㎛이다. 제 1 접합 전극(941), 및 제 4 접합 전극(961)의 주위에 형성되고, 접합부를 둘러싸는 제 1 보호층(944) 및 제 3 보호층(964)의 개구 폭은 10nm 내지 20㎛이다.The opening diameters of the first via 956 and the fourth via 976 connected to the
<4. 반도체 장치의 변형예 1><4. Modification Example 1 of Semiconductor Device>
다음에, 본 실시예의 반도체 장치의 변형예 1에 관해 설명한다. 도 42a 및 도 42b에 변형예 1의 반도체 장치의 구성을 도시한다. 또한, 도 42a 및 도 42b에 도시하는 반도체 장치에서, 상술한 실시 형태의 반도체 장치와 같은 구성에는, 같은 부호를 붙여서 상세한 설명을 생략한다. 또한, 도 42a 및 도 42b에 도시하는 변형예 1의 반도체 장치의 구성은, 보호층 이외의 구성이 상술한 실시 형태의 반도체 장치와 같다. 이 때문에, 보호층 이외의 구성의 설명은 생략한다.Next,
[보호층][protective layer]
도 42a에 도시하는 바와 같이, 제 1 접합부(940)는, 제 1 접합 전극(941)의 주위에, 제 1 보호층(981)을 구비한다. 그리고, 제 2 접합 전극(942)과 제 3 접합 전극(943)의 주위를 둘러싸는 제 2 보호층(982)을 구비한다.As shown in FIG. 42A , the
또한, 제 1 보호층(981)은, 도 42b에 도시하는 바와 같이, 제 1 접합 전극(941)의 주위를 둘러싸는 일련의 층으로 형성되어 있다. 또한, 제 2 보호층(982)은, 제 2 접합 전극(942) 및 제 3 접합 전극(943)의 주위를 둘러싸는 일련의 층으로 형성되어 있다.Further, the first
제 1 보호층(981)은, 도 42a에 도시하는 바와 같이, 제 1 층간 절연층(951)에 형성된 오목부의 내면을 피복하는 배리어 메탈층(981B)과, 이 배리어 메탈층(981B) 내를 매입하여 형성된 도체층(981A)으로 이루어진다.As shown in FIG. 42A, the first
그리고, 제 1 보호층(981)은, 제 1 접합부(940)의 접합면(950)으로부터, 제 1 층간 절연층(951)을 관통하여, 제 1 중간층(952)에 달하는 깊이로 형성되어 있다.The first
또한, 제 2 보호층(982)은, 제 1 층간 절연층(951), 제 1 중간층(952), 및 제 2 층간 절연층(953)에 형성된 오목부의 내면을 피복하는 배리어 메탈층(982B)과, 이 배리어 메탈층(982B) 내를 매입하여 형성된 도체층(982A)으로 이루어진다. 그리고, 제 2 보호층(982)은, 제 1 접합부(940)의 접합면(950)으로부터, 제 1 층간 절연층(951), 제 1 중간층(952), 및 제 2 층간 절연층(953)을 관통하여, 제 2 중간층(954)에 달하는 깊이로 형성되어 있다.In addition, the second
또한, 도 42a에 도시하는 바와 같이, 제 2 접합부(960)에도 상술한 제 1 보호층(981)과 대응하는 위치에, 제 3 보호층(964)을 구비한다. 그리고, 제 2 보호층(982)과 대응하는 위치에 제 4 보호층(965)을 구비한다. 이들 제 3 보호층(964), 및 제 4 보호층(965)은, 상술한 도 40a 및 도 40b에 도시하는 실시 형태와 같은 구성이다.Moreover, as shown in FIG. 42A, the 3rd
접합면(950)에서, 제 1 보호층(981)과 제 3 보호층(964)은, 각각 접촉하는 위치에 마련되어 있다. 또한, 접합면(950)에서, 제 2 보호층(982)과 제 4 보호층(965)은, 각각 접촉하는 위치에 마련되어 있다.In the
그리고, 이 구성에 의해, 제 1 보호층(981), 제 3 보호층(964), 제 1 중간층(952), 및 제 3 중간층(972)에 의해 둘러 싸여진 영역 내에, 제 1 접합 전극(941)과 제 4 접합 전극(961)과의 접합부가 형성된다. 또한, 제 2 보호층(982), 제 4 보호층(965), 제 2 중간층(954), 및 제 3 중간층(972)에 의해 둘러 싸여진 영역 내에, 제 2 접합 전극(942)과 제 5 접합 전극(962)과의 접합부, 및 제 3 접합 전극(943)과 제 6 접합 전극(963)과의 접합부가 형성된다.And with this configuration, in the region surrounded by the first
제 1 보호층(981) 및 제 2 보호층(982)의 배리어 메탈층(981B, 982B)은, 상술한 각 배리어 메탈층과 같은 재료, 예를 들면, Ta, Ti, Ru, TaN, 또는 TiN 등으로 형성된다. 또한, 제 1 보호층(981) 및 제 2 보호층(982)의 도체층(981A, 982A)은, 상술한 접합 전극과 같은 재료, 예를 들면, Cu로 형성된다.The
[보호층 : 효과][Protection Layer: Effect]
도 42a에 도시하는 본 실시예의 반도체 장치의 구성에서는, 제 1 보호층(981) 및 제 2 보호층(982)의 접합면에서의 폭을, 제 3 보호층(964) 및 제 4 보호층(965)의 폭보다도 크게 함에 의해, 위치 어긋남에 대한 접속 신뢰성을 확보하고 있다.In the configuration of the semiconductor device of this embodiment shown in FIG. 42A , the width at the bonding surface of the first
제 1 보호층(981) 및 제 2 보호층(982)의 구성은, 예를 들면, 보호층끼리의 접속 신뢰성을 확보하기 위해, 접합하는 한쪽의 보호층의 폭을 다른 쪽의 폭보다 더 크게 하는 경우에 알맞다. 예를 들면, 제 1 보호층(981)의 개구 지름 또는 폭을 30nm 정도 내지 20㎛ 정도로 한 경우에는, 배리어 메탈층(981B, 982B)에 의한 매입만으로는, 절연층에 형성한 개구부를 매입하기가 어렵다. 이 때문에, 개구부의 내면을 배리어 메탈층(981B, 982B)으로 피복한 후, 이 배리어 메탈층(981B, 982B) 내를 도체층(981A. 982A)으로 매입함에 의해, 접합면의 폭이 큰 제 1 보호층(981) 및 제 2 보호층(982)을 구성할 수 있다.In the configuration of the first
<5. 반도체 장치의 변형예 1의 제조 방법><5. Manufacturing Method of Modification Example 1 of Semiconductor Device>
다음에, 상술한 변형예 1의 반도체 장치의 제조 방법을 설명한다. 이하의 제조 방법의 설명에서는, 상술한 도 42a 및 도 42b에 도시하는 제 1 접합 전극(941)과, 제 4 접합 전극(961)과의 접합부 부근의 제조 방법만을 나타내고, 기타 구성의 제조 방법은 설명을 생략한다.Next, the manufacturing method of the semiconductor device of the above-mentioned
우선, 상술한 도 41a 내지 도 41d와 같은 공정에 의해, 제 1 배선(946)이 형성된 제 3 층간 절연층(955)상에, 제 2 중간층(954), 제 2 층간 절연층(953), 제 1 중간층(952), 제 1 층간 절연층(951), 유기 재료층(992), 및 산화물층(993)을 형성한다. 제 2 층간 절연층(953), 제 1 중간층(952), 및 제 1 층간 절연층(951)에는, 제 1 비어(956)를 형성하기 위한 개구부가 형성되어 있다.First, a second
다음에, 도 43a에 도시하는 바와 같이, 산화물층(993)상에, 레지스트층(997)을 형성한다. 레지스트층(997)은, 접합부의 제 1 접합 전극(941), 및 제 1 보호층(981)을 형성하는 위치를 개구하는 패턴으로 형성한다.Next, as shown in FIG. 43A , a resist
다음에, 도 43b에 도시하는 바와 같이, 레지스트층(997)상으로부터 일반적인 마그네트론 방식의 에칭 장치를 이용한 드라이 에칭법에 의해, 산화물층(993)을 에칭한다. 그리고, 에칭한 산화물층(993)을 마스크로 이용하여, 유기 재료층(992)과 제 1 층간 절연층(951)을, 일반적인 마그네트론 방식의 에칭 장치를 이용한 드라이 에칭법에 의해 에칭한다.Next, as shown in FIG. 43B, the
그 후, 예를 들면 산소(O2) 플라즈마를 베이스로 하는 애싱 처리와 유기 아민계의 약액 처리를 시행함에 의해, 산화물층(993), 유기 재료층(992) 및 에칭 처리할 때에 생긴 잔류 부착물을 완전히 제거한다. 또한, 이 처리에 의해, 제 1 배선(946) 상의 제 2 중간층(954)을 동시에 에칭하여, 제 1 배선(946)을 노출시켜서 도 43c에 도시하는 형상으로 한다.Thereafter, for example, by performing an ashing treatment based on oxygen (O 2 ) plasma and an organic amine-based chemical treatment, the
다음에, 도 43d에 도시하는 바와 같이, 배리어 메탈층(956A), 및 제 1 보호층(981)의 배리어 메탈층(981B)을 형성하기 위한 배리어 재료층(998)을 형성한다. 배리어 재료층(998)은, RF 스퍼터링 처리에 의해, Ar/N2 분위기하에서, Ti, Ta 및 Ru 또는 그 질화물을 5 내지 50nm 형성한다.Next, as shown in FIG. 43D, a
다음에, 도 43e에 도시하는 바와 같이, 전해 도금법 또는 스퍼터링법을 이용하여, 배리어 재료층(998)상에 Cu 등으로 이루어지는 전극 재료층(999)을 형성한다. 전극 재료층(999)은, 제 1 접합 전극(941)이 되는 개구부, 및 제 1 보호층(981)이 되는 개구부를 매입하여 형성한다. 그리고, 전극 재료층(999)의 형성 후, 핫 플레이트나 신터 어닐링 장치를 이용하여, 100℃ 내지 400℃에서 1분 내지 60분 정도 열처리를 행한다.Next, as shown in Fig. 43E, an
다음에, 도 43f에 도시하는 바와 같이, 퇴적된 배리어 재료층(998), 및 전극 재료층(999) 중, 배선 패턴으로서 불필요한 부분를 화학 기계 연마(CMP)법에 의해 제거한다. 이 공정에 의해, 제 1 비어(956)를 통하여 제 1 배선(946)과 접속하는 제 1 접합 전극(941)을 형성한다. 동시에 배리어 메탈층(941A) 및 배리어 메탈층(956A)을 형성한다.Next, as shown in FIG. 43F, a portion unnecessary as a wiring pattern among the deposited
또한, 제 1 층간 절연층(951)의 개구부에 잔존하는 배리어 재료층(998)과 전극 재료층(999)으로, 제 1 보호층(981)을 형성한다.Further, a first
이상의 공정에 의해 제 1 접합부(940)을 형성한다.The
또한, 상술한 도 41a 내지 도 41j에서 기술한 방법과 같은 공정을 반복하여, 제 2 접합부(960)를 갖는 반도체 장치를 준비한다.In addition, the semiconductor device having the
그리고, 상술한 방법에 의해 형성한 2장의 반도체 기체의 표면에, 즉, 제 1 접합부(940) 및 제 2 접합부(960)의 표면에, 예를 들면 포름산을 이용한 웨트 에칭 처리, 또는, Ar, NH3, H2 등의 플라즈마를 이용한 드라이 에칭 처리를 시행한다. 이 처리에 의해, 제 1 접합 전극(941), 및 제 4 접합 전극(961)의 표면의 산화막을 제거하여, 청정한 금속층을 노출시킨다.Then, on the surfaces of the two semiconductor substrates formed by the above-described method, that is, on the surfaces of the
그리고, 도 43g에 도시하는 바와 같이, 2장의 반도체 기체의 표면끼리를 대향시킨 후, 양자를 접촉시킴에 의해, 제 1 접합부(940)와 제 2 접합부(960)의 접합을 행한다.Then, as shown in Fig. 43G, after the surfaces of the two semiconductor substrates are made to face each other, the
그 때, 핫 플레이트나 RTA 등의 어닐링 장치로, 예를 들면 대기압에서 N2 분위기 또는 진공 중에서, 100℃ 내지 400℃에서 5분 내지 2시간 정도 열처리를 행한다.In that case, it heat-processes for about 5 minutes to 2 hours at 100 degreeC - 400 degreeC in N2 atmosphere or vacuum at atmospheric pressure, for example with an annealing apparatus, such as a hotplate or RTA.
이상의 공정에 의해, 도 43g에 도시하는 본 실시예의 반도체 장치를 제조할 수 있다.Through the above steps, the semiconductor device of the present embodiment shown in Fig. 43G can be manufactured.
<6. 반도체 장치의 변형예 2><6. Modification Example 2 of Semiconductor Device>
다음에, 본 실시예의 반도체 장치의 변형예 2에 관해 설명한다. 도 44에 변형예 2의 반도체 장치의 구성을 도시한다. 또한, 도 44에 도시하는 반도체 장치에서, 상술한 실시 형태의 반도체 장치와 같은 구성에는, 같은 부호를 붙여서 상세한 설명을 생략한다. 또한, 도 44에 도시하는 변형예 2의 반도체 장치의 구성은, 층간 절연층 이외의 구성이 상술한 실시 형태의 반도체 장치와 같다. 이 때문에, 층간 절연층이 외의 구성의 설명은 생략한다.Next, a second modification of the semiconductor device of the present embodiment will be described. 44 shows the configuration of the semiconductor device of the second modification. In addition, in the semiconductor device shown in FIG. 44, the same code|symbol is attached|subjected to the same structure as the semiconductor device of the above-mentioned embodiment, and detailed description is abbreviate|omitted. The configuration of the semiconductor device of Modification Example 2 shown in FIG. 44 is the same as that of the semiconductor device of the above-described embodiment except for the interlayer insulating layer. For this reason, description of the structure other than an interlayer insulating layer is abbreviate|omitted.
[절연층][insulation layer]
제 1 접합부(940) 및 제 2 접합부(960)는, 복수의 배선층과 절연층이 적층되어 구성되어 있다.The
제 1 접합부(940)의 절연층은, 접합면(950)측으로부터 차례로, 제 1 층간 절연층(983), 및 제 2 층간 절연층(984)으로 구성된다. 또한, 제 2 접합부(960)의 절연층은, 접합면(950)측으로부터 차례로, 제 3 층간 절연층(985), 및 제 4 층간 절연층(986)으로 구성되어 있다.The insulating layer of the
제 1 접합부(940)에서는, 제 2 층간 절연층(984) 내에 제 1 배선(946), 제 2 배선(947), 및 제 3 배선(948)이 형성되어 있다. 그리고, 제 1 층간 절연층(983) 내에, 제 1 접합부(940)의 제 1 접합 전극(941), 제 2 접합 전극(942), 및 제 3 접합 전극(943)이 형성되어 있다. 그리고, 접합면(950)에, 제 1 접합 전극(941), 제 2 접합 전극(942), 및 제 3 접합 전극(943)의 표면이 노출되고, 제 1 층간 절연층(983)과 동일면에 형성되어 있다.In the
또한, 제 1 층간 절연층(983) 내에, 제 1 비어(956), 제 2 비어(957), 및 제 3 비어(958)가 형성되어 있다.Further, in the first
또한, 제 1 층간 절연층(983) 내에, 제 1 접합 전극(941)의 주위를 둘러싸는 제 1 보호층(944)과, 제 2 접합 전극(942)과 제 3 접합 전극(943)의 주위를 둘러싸는 제 2 보호층(945)을 구비한다.Further, in the first
제 2 접합부(960)에서는, 제 4 층간 절연층(986) 내에 제 4 배선(966), 제 5 배선(967), 및 제 6 배선(968)이 형성되어 있다. 그리고, 제 3 층간 절연층(985) 내에, 제 4 접합 전극(961), 제 5 접합 전극(962), 및 제 6 접합 전극(963)이 형성되어 있다. 그리고, 접합면(950)에 제 4 접합 전극(961), 제 5 접합 전극(962), 및 제 6 접합 전극(963)의 표면이 노출되고, 제 3 층간 절연층(985)과 동일면에 형성되어 있다.In the
또한, 제 3 층간 절연층(985) 내에, 제 4 비어(976), 제 5 비어(977), 및 제 6 비어(978)가 형성되어 있다.Further, in the third
또한, 제 3 층간 절연층(985) 내에, 제 4 접합 전극(961)의 주위를 둘러싸는 제 3 보호층(964)과, 제 5 접합 전극(962)과 제 6 접합 전극(963)의 주위를 둘러싸는 제 4 보호층(965)을 구비한다.Further, in the third
제 1 층간 절연층(983), 및 제 3 층간 절연층(985)은, 상술한 실시 형태의 반도체 장치의 중간층과 같은 재료에 의해 구성한다. 예를 들면, 일반적으로 반도체 장치에 배선 등을 구성하는 금속 재료의 확산 방지층으로서 사용되는 재료에 의해 구성된다. 또한, 제 1 층간 절연층(983), 및 제 3 층간 절연층(985)은 층간 절연층에 함유되는 물(970)을 투과하기 어려운 고밀도 절연층이다. 이와 같은, 확산 방지층이 되는 고밀도 절연층으로서는, 예를 들면, 스핀 코트법이나 CVD법으로 성막된 비유전율 4 내지 7의 P-SiN이나, 이것에 C가 함유된 비유전율 4 이하의 SiCN 등으로 구성한다.The first
또한, 제 2 층간 절연층(984), 및 제 4 층간 절연층(986)은, 상술한 실시 형태의 반도체 장치의 층간 절연층과 같은 재료에 의해 구성한다. 예를 들면, SiO2 , 및 불소 함유 산화 실리콘(FSG), 폴리아릴에테르(PAE)로 대표되는 유기 실리콘계의 폴리머, 하이드로겐실세스퀴옥산(HSQ), 및 메틸실세스퀴옥산(MSQ)로 대표되는 무기계 재료 등, 비유전율 2.7 정도 또는 그 이하의 저유전율(low-k) 재료에 의해 구성한다.The second
상술한 변형예 2의 반도체 장치의 구성에 의하면, 접합면(950)이 되는 제 1 층간 절연층(983), 및 제 3 층간 절연층(985)이 물을 투과하기 어려운 층이다. 이 때문에, 제 1 접합 전극(941)과 제 4 접합 전극(961)과의 접합부에서, 제 4 접합 전극(961)과 제 1 층간 절연층(983)과의 접촉부(969)에의 물(970)의 접촉을 억제할 수 있다. 마찬가지로, 제 2 접합 전극(942)과 제 5 접합 전극(962)과의 접합부에서, 제 2 접합 전극(942)과 제 4 층간 절연층(971)과의 접촉부(949)에의 물(970)의 접촉을 억제할 수 있다.According to the configuration of the semiconductor device of Modification Example 2 described above, the first
또한, 제 1 보호층(944), 제 2 보호층(945), 제 3 보호층(964), 및 제 4 보호층(965)을 구비함에 의해, 플라즈마 접합할 때에 접합면에 발생하는 물이나 층간 절연층 내에 포함되는 물의 전극 접합부에의 이동를 억제할 수 있다. 이 때문에, 접합 전극의 부식을 억제할 수 있고, 양호한 전기 특성과 신뢰성을 갖는 반도체 장치를 구성할 수 있다.In addition, by providing the first
[제조 방법][Manufacturing method]
도 44에 도시하는 변형예 2의 반도체 장치는, 상술한 실시 형태의 반도체 장치의 제조 방법에서, 적층하는 층간 절연층의 재료와, 층간 절연층의 에칭 조건을 변경함에 의해 제조할 수 있다. 예를 들면, 상술한 도 41a 및 도 41b에 도시하는 층간 절연층과 중간층을 형성하는 공정에서, 단일층의 층간 절연층을 형성한다. 그리고, 에칭하는 공정에서, 에칭 시간을 제어함에 의해, 층간 절연층의 소망하는 깊이에 오목부를 형성한다. 이와 같이 제조 공정을 변경함에 의해, 상술한 실시 형태의 반도체 장치와 같은 방법로, 변형예 2의 반도체 장치를 제조할 수 있다.The semiconductor device of the second modification shown in FIG. 44 can be manufactured by changing the material of the interlayer insulating layer to be laminated and the etching conditions of the interlayer insulating layer in the semiconductor device manufacturing method of the above-described embodiment. For example, in the step of forming the interlayer insulating layer and the intermediate layer shown in Figs. 41A and 41B described above, a single interlayer insulating layer is formed. Then, in the etching step, the recess is formed at a desired depth of the interlayer insulating layer by controlling the etching time. By changing the manufacturing process in this way, the semiconductor device of Modification Example 2 can be manufactured in the same manner as the semiconductor device of the above-described embodiment.
<7. 전자 기기의 실시 형태><7. Embodiment of electronic device>
상술한 실시 형태의 반도체 장치는, 2개의 반도체 부재를 맞붙여서 배선 접합을 행하는 임의의 전자 기기, 예를 들면, 고체 촬상 장치, 반도체 메모리, 반도체 로직 디바이스(IC 등)에 적용 가능하다.The semiconductor device of the above-described embodiment can be applied to any electronic device that bonds two semiconductor members to perform wiring bonding, for example, a solid-state imaging device, a semiconductor memory, and a semiconductor logic device (such as an IC).
제 5의 실시예Fifth embodiment
≪실시예의 반도체 장치를 이용한 전자 기기의 한 예≫«An example of an electronic device using the semiconductor device of the embodiment»
상술한 실시 형태에서 설명한 본 기술에 관한 고체 촬상 장치 등의 반도체 장치는, 예를 들면 디지털 카메라나 비디오 카메라 등의 카메라 시스템, 나아가서는 촬상 기능를 갖는 휴대전화, 또는 촬상 기능를 구비한 다른 기기 등의 전자 기기에 적용할 수 있다.The semiconductor device such as a solid-state imaging device according to the present technology described in the above embodiments is, for example, a camera system such as a digital camera or a video camera, furthermore, a mobile phone having an imaging function, or other device having an imaging function, etc. Applicable to devices.
도 45는, 본 기술에 관한 전자 기기의 한 예로서, 고체 촬상 장치를 이용한 카메라의 구성도를 도시한다. 본 실시예예에 관한 카메라는, 정지화상 또는 동화 촬영 가능한 비디오 카메라를 예로 한 것이다. 이 카메라(90)는, 고체 촬상 장치(91)와, 고체 촬상 장치(91)의 수광 센서부에 입사광을 유도하는 광학계(93)와, 셔터 장치(94)와, 고체 촬상 장치(91)를 구동하는 구동 회로(95)와, 고체 촬상 장치(91)의 출력 신호를 처리하는 신호 처리 회로(96)를 갖는다.Fig. 45 shows a configuration diagram of a camera using a solid-state imaging device as an example of the electronic device according to the present technology. The camera according to the present embodiment is a video camera capable of capturing still images or moving images as an example. The
고체 촬상 장치(91)는, 상술한 실시예 및 변형예에서 설명한 구성의 반도체 장치 중의 어느 것이라도 적용하여 구성된다. 광학 렌즈를 포함하는 광학계(93)는, 피사체로부터의 상광(image light), 즉, 입사광을 고체 촬상 장치(91)의 촬상면상에 결상시킨다. 이에 의해, 고체 촬상 장치(91) 내에, 일정 기간 신호 전하가 축적된다. 이와 같은 광학계(93)는, 복수의 광학 렌즈로 구성된 광학 렌즈계로 하여도 좋다. 셔터 장치(94)는, 고체 촬상 장치(91)에의 광조사 기간 및 차광 기간을 제어한다. 구동 회로(95)는, 고체 촬상 장치(91) 및 셔터 장치(94)에 구동 신호를 공급하고, 공급한 구동 신호 또는 타이밍 신호에 의해, 고체 촬상 장치(91)의 신호 처리 회로(96)에의 신호 출력 동작의 제어, 및 셔터 장치(94)의 셔터 동작을 제어한다. 즉, 구동 회로(95)는, 구동 신호 또는 타이밍 신호의 공급에 의해, 고체 촬상 장치(91)로부터 신호 처리 회로(96)에의 신호 전송 동작을 행한다. 신호 처리 회로(96)는, 고체 촬상 장치(91)로부터 전송된 신호에 대해, 각종의 신호 처리를 행한다. 신호 처리가 행하여진 영상 신호는, 메모리 등의 기억 매체에 기억되거나 또는 모니터에 출력된다.The solid-
본 발명은 공개된 일본 특허청에 2011년 7월 5일, 2011년 8월 1일, 2011년 8월 4일, 2011년 9월 27일 및 2012년 1월 16일에 출원되어 우선권 주장된 일본 특허 출원 JP2011-148883, JP2011-168021, JP2011-170666, JP2011-210142 및 JP2012-006356과 관계된 주제를 포함하며, 이는 참조로서 전체 내용에 포함된다.The present invention was filed on July 5, 2011, August 1, 2011, August 4, 2011, September 27, 2011, and January 16, 2012 to the published Japanese Patent Office, and priority was claimed in Japanese Patents applications JP2011-148883, JP2011-168021, JP2011-170666, JP2011-210142 and JP2012-006356, including the subject matter, which is incorporated by reference in its entirety.
다양한 수정, 조합, 하위 조합 및 변경은 관련 기술분야의 기술자의 설계의 요구 및 첨부된 청구항과 그 균등물 범위 내에 있는 다른 요인에 의하여 발생할 수 있음을 이해해야 한다.It should be understood that various modifications, combinations, subcombinations and changes may occur due to the design requirements of those skilled in the art and other factors falling within the scope of the appended claims and their equivalents.
Claims (17)
제2의 배선층을 포함하고, 상기 제2의 배선층은 제2의 전극, 제2의 층간 절연막 및 제2의 보호층을 포함하는 제2의 기판을 구비하고,
상기 제1의 기판 및 상기 제2의 기판은 상기 제1의 배선층 및 상기 제2의 배선층이 서로 마주 대하도록 서로 접합되고,
상기 제1의 보호층은 평면에서 볼 때 상기 제1의 전극의 주위를 둘러싸고,
상기 제1의 층간 절연막은 평면에서 볼 때 상기 제1의 막과 상기 제1의 전극 사이에 배치되고,
상기 제2의 보호층은 평면에서 볼 때 상기 제2의 전극의 주위를 둘러싸고,
상기 제2의 층간 절연막은 평면에서 볼 때 상기 제2의 막과 상기 제2의 전극 사이에 배치되는 것을 특징으로 하는 반도체 장치.a first substrate including a plurality of pixels and a first wiring layer, wherein the first wiring layer includes a first electrode, a first interlayer insulating film, and a first protective layer; and
a second wiring layer, wherein the second wiring layer includes a second substrate including a second electrode, a second interlayer insulating film, and a second protective layer;
the first substrate and the second substrate are bonded to each other so that the first wiring layer and the second wiring layer face each other;
The first protective layer surrounds the periphery of the first electrode in a plan view,
the first interlayer insulating film is disposed between the first film and the first electrode in a plan view,
The second protective layer surrounds the periphery of the second electrode in a plan view,
and the second interlayer insulating film is disposed between the second film and the second electrode in a plan view.
상기 제1의 보호층은 상기 제2의 보호층과 접하는 것을 특징으로 하는 반도체 장치.According to claim 1,
The first passivation layer is in contact with the second passivation layer.
상기 제1의 보호층의 폭은 단면에서 볼 때 상기 제2의 보호층의 폭과 다른 것을 특징으로 하는 반도체 장치.According to claim 1,
The semiconductor device of claim 1, wherein a width of the first passivation layer is different from a width of the second passivation layer in a cross-sectional view.
상기 제1의 보호층 및 상기 제2의 보호층은 Ti, Ta 및 Ru 중 어느 하나, 또는 Ti, Ta 및 Ru 중 어느 하나의 질화물을 포함하는 것을 특징으로 하는 반도체 장치.According to claim 1,
The first passivation layer and the second passivation layer include any one of Ti, Ta, and Ru, or a nitride of any one of Ti, Ta, and Ru.
상기 제1의 보호층은 단면에서 볼 때 제1의 영역 및 제2의 영역을 포함하고, 상기 제1의 전극은 단면에서 볼 때 상기 제1의 영역과 상기 제2의 영역 사이에 배치되는 것을 특징으로 하는 반도체 장치.According to claim 1,
wherein the first protective layer includes a first region and a second region when viewed in cross-section, and wherein the first electrode is disposed between the first region and the second region when viewed in cross-section. Characterized by a semiconductor device.
상기 제2의 보호층은 단면에서 볼 때 제3의 영역 및 제4의 영역을 포함하고, 상기 제2의 전극은 상기 제3의 영역과 상기 제4의 영역 사이에 배치되는 것을 특징으로 하는 반도체 장치.According to claim 1,
The second passivation layer includes a third region and a fourth region when viewed in cross section, and the second electrode is disposed between the third region and the fourth region. Device.
상기 평면은 상기 제1의 배선층 및 상기 제2의 배선층의 접합면인 것을 특징으로 하는 반도체 장치.According to claim 1,
wherein the plane is a bonding surface of the first wiring layer and the second wiring layer.
상기 제1의 보호층은 평면에서 볼 때 원형인 것을 특징으로 하는 반도체 장치.According to claim 1,
The first protective layer is a semiconductor device, characterized in that when viewed in a circular shape.
상기 제2의 보호층은 평면에서 볼 때 원형인 것을 특징으로 하는 반도체 장치.According to claim 1,
The second protective layer is a semiconductor device, characterized in that when viewed in a circular shape.
상기 제1의 보호층 및 상기 제2의 보호층은 상기 제1의 전극 및 상기 제2의 전극을 수분으로부터 보호하도록 구성되는 것을 특징으로 하는 반도체 장치.According to claim 1,
and the first protective layer and the second protective layer are configured to protect the first electrode and the second electrode from moisture.
상기 제1의 전극과 상기 제1의 층간 절연막 사이에 배치된 배리어 메탈을 더 구비하는 것을 특징으로 하는 반도체 장치.According to claim 1,
and a barrier metal disposed between the first electrode and the first interlayer insulating film.
상기 배리어 메탈은 Ti, Ta 및 Ru 중 어느 하나, 또는 Ti, Ta 및 Ru 중 어느 하나의 질화물을 포함하는 것을 특징으로 하는 반도체 장치.12. The method of claim 11,
The barrier metal comprises any one of Ti, Ta, and Ru, or a nitride of any one of Ti, Ta, and Ru.
상기 제1의 배선층은 제3의 전극을 포함하고,
상기 제3의 전극은 상기 제1의 전극과 접하는 것을 특징으로 하는 반도체 장치.According to claim 1,
The first wiring layer includes a third electrode,
The third electrode is in contact with the first electrode.
상기 제2의 배선층은 제4의 전극을 포함하고,
상기 제4의 전극은 상기 제2의 전극과 접하는 것을 특징으로 하는 반도체 장치.According to claim 1,
The second wiring layer includes a fourth electrode,
and the fourth electrode is in contact with the second electrode.
상기 제1의 전극 및 상기 제2의 전극을 크기가 다른 것을 특징으로 하는 반도체 장치.According to claim 1,
The semiconductor device according to claim 1, wherein the first electrode and the second electrode have different sizes.
상기 반도체 장치의 출력 신호를 처리하도록 구성되는 신호 처리 회로를 구비하고,
상기 반도체 장치는,
복수의 화소 및 제1의 배선층을 포함하고, 상기 제1의 배선층은 제1의 전극, 제1의 층간 절연막 및 제1의 보호층을 포함하는 제1의 기판; 및
제2의 배선층을 포함하고, 상기 제2의 배선층은 제2의 전극, 제2의 층간 절연막 및 제2의 보호층을 포함하는 제2의 기판을 포함하고,
상기 제1의 기판 및 상기 제2의 기판은 상기 제1의 배선층 및 상기 제2의 배선층이 서로 마주 대하도록 서로 접합되고,
상기 제1의 보호층은 평면에서 볼 때 상기 제1의 전극의 주위를 둘러싸고,
상기 제1의 층간 절연막은 평면에서 볼 때 상기 제1의 막과 상기 제1의 전극 사이에 배치되고,
상기 제2의 보호층은 평면에서 볼 때 상기 제2의 전극의 주위를 둘러싸고,
상기 제2의 층간 절연막은 평면에서 볼 때 상기 제2의 막과 상기 제2의 전극 사이에 배치되는 것을 특징으로 하는 전자 장치.semiconductor devices and
a signal processing circuit configured to process an output signal of the semiconductor device;
The semiconductor device is
a first substrate including a plurality of pixels and a first wiring layer, wherein the first wiring layer includes a first electrode, a first interlayer insulating film, and a first protective layer; and
a second wiring layer, wherein the second wiring layer includes a second substrate including a second electrode, a second interlayer insulating film, and a second protective layer;
the first substrate and the second substrate are bonded to each other so that the first wiring layer and the second wiring layer face each other;
The first protective layer surrounds the periphery of the first electrode in a plan view,
the first interlayer insulating film is disposed between the first film and the first electrode in a plan view,
The second protective layer surrounds the periphery of the second electrode in a plan view,
and the second interlayer insulating layer is disposed between the second layer and the second electrode in a plan view.
제2의 배선층을 포함하고, 상기 제2의 배선층은 제2의 전극, 제2의 층간 절연막 및 제2의 보호층을 포함하는 제2의 기판을 제조하고,
상기 제1의 배선층 및 상기 제2의 배선층이 서로 마주 대하도록 상기 제1의 기판 및 상기 제2의 기판을 서로 접합하고,
상기 제1의 보호층은 평면에서 볼 때 상기 제1의 전극의 주위를 둘러싸고,
상기 제1의 층간 절연막은 평면에서 볼 때 상기 제1의 막과 상기 제1의 전극 사이에 배치되고,
상기 제2의 보호층은 평면에서 볼 때 상기 제2의 전극의 주위를 둘러싸고,
상기 제2의 층간 절연막은 평면에서 볼 때 상기 제2의 막과 상기 제2의 전극 사이에 배치되는 것을 특징으로 하는 반도체 장치의 제조 방법.manufacturing a first substrate including a plurality of pixels and a first wiring layer, wherein the first wiring layer includes a first electrode, a first interlayer insulating film, and a first protective layer;
manufacturing a second substrate including a second wiring layer, wherein the second wiring layer includes a second electrode, a second interlayer insulating film, and a second protective layer;
bonding the first substrate and the second substrate to each other so that the first wiring layer and the second wiring layer face each other;
The first protective layer surrounds the periphery of the first electrode in a plan view,
the first interlayer insulating film is disposed between the first film and the first electrode in a plan view,
The second protective layer surrounds the periphery of the second electrode in a plan view,
and the second interlayer insulating film is disposed between the second film and the second electrode in a plan view.
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