KR20220100771A

KR20220100771A - 발광 표시 장치

Info

Publication number: KR20220100771A
Application number: KR1020210002779A
Authority: KR
Inventors: 이창수; 정보용; 이탁영
Original assignee: 삼성디스플레이 주식회사
Priority date: 2021-01-08
Filing date: 2021-01-08
Publication date: 2022-07-18
Also published as: US11985855B2; CN114792710A; US20220223672A1

Abstract

실시예들에 따르면, 발광 표시 장치는 제1 구동 트랜지스터, 제1 입력 트랜지스터, 제1 초기화 트랜지스터, 제1 유지 커패시터, 및 제1 발광 다이오드를 포함하는 제1 화소; 및 제2 구동 트랜지스터, 제2 입력 트랜지스터, 제2 초기화 트랜지스터, 제2 유지 커패시터, 및 제2 발광 다이오드를 포함하는 제2 화소를 포함하며, 상기 제1 화소는 상기 제1 구동 트랜지스터의 제1 게이트 전극과 상기 제1 입력 트랜지스터를 연결하는 제1 게이트 전극 연결 부재를 더 포함하고, 상기 제2 화소는 상기 제2 구동 트랜지스터의 제2 게이트 전극과 상기 제2 입력 트랜지스터를 연결하는 제2 게이트 전극 연결 부재를 더 포함하며, 상기 제1 발광 다이오드는 제1 애노드를 포함하고, 상기 제2 발광 다이오드는 제2 애노드를 포함하고, 상기 제1 게이트 전극 연결 부재는 상기 제2 애노드와 평면도상 중첩하지 않는다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}

본 개시는 발광 표시 장치에 관한 것으로서, 보다 구체적으로 인접하는 화소간의 간섭을 줄이는 발광 표시 장치에 관한 것이다.

표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.

유기 발광 표시 장치는 자발광(self-luminance) 특성을 가지며, 액정 표시 장치와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 빠른 응답 속도 등의 고품위 특성을 가진다.

실시예들은 인접하는 화소간의 간섭을 줄여 표시 품질이 향상된 발광 표시 장치를 제공하기 위한 것이다.

실시예에 따른 발광 표시 장치는 제1 구동 트랜지스터, 제1 입력 트랜지스터, 제1 초기화 트랜지스터, 제1 유지 커패시터, 및 제1 발광 다이오드를 포함하는 제1 화소; 및 제2 구동 트랜지스터, 제2 입력 트랜지스터, 제2 초기화 트랜지스터, 제2 유지 커패시터, 및 제2 발광 다이오드를 포함하는 제2 화소를 포함하며, 상기 제1 화소는 상기 제1 구동 트랜지스터의 제1 게이트 전극과 상기 제1 입력 트랜지스터를 연결하는 제1 게이트 전극 연결 부재를 더 포함하고, 상기 제2 화소는 상기 제2 구동 트랜지스터의 제2 게이트 전극과 상기 제2 입력 트랜지스터를 연결하는 제2 게이트 전극 연결 부재를 더 포함하며, 상기 제1 발광 다이오드는 제1 애노드를 포함하고, 상기 제2 발광 다이오드는 제2 애노드를 포함하고, 상기 제1 게이트 전극 연결 부재는 상기 제2 애노드와 평면도상 중첩하지 않는다.

상기 제1 화소는 상기 제1 게이트 전극의 상부에 위치하는 제1 상부 유지 전극 및 상기 제1 게이트 전극의 하부에 위치하는 제1 하부 유지 전극을 더 포함하며, 상기 제2 화소는 상기 제2 게이트 전극의 상부에 위치하는 제2 상부 유지 전극 및 상기 제2 게이트 전극의 하부에 위치하는 제2 하부 유지 전극을 더 포함할 수 있다.

상기 제1 게이트 전극은 상기 제1 상부 유지 전극 또는 상기 제1 하부 유지 전극과 평면도 상 중첩하며, 상기 제1 유지 커패시터는 상기 제1 하부 유지 전극, 상기 제1 게이트 전극, 및 상기 제1 상부 유지 전극으로 구성되며, 상기 제2 게이트 전극은 상기 제2 상부 유지 전극 또는 상기 제2 하부 유지 전극과 평면도 상 중첩하며, 상기 제2 유지 커패시터는 상기 제2 하부 유지 전극, 상기 제2 게이트 전극, 및 상기 제2 상부 유지 전극으로 구성될 수 있다.

상기 제1 게이트 전극은 상기 제1 상부 유지 전극 또는 상기 제1 하부 유지 전극과 평면도 상 중첩하지 않는 제1 돌출부를 가지며, 상기 제1 돌출부는 상기 제1 게이트 전극 연결 부재와 전기적으로 연결되어 있고, 상기 제2 게이트 전극은 상기 제2 상부 유지 전극 또는 상기 제2 하부 유지 전극과 평면도 상 중첩하지 않는 제2 돌출부를 가지며, 상기 제2 돌출부는 상기 제2 게이트 전극 연결 부재와 전기적으로 연결될 수 있다.

상기 제1 게이트 전극은 평면도 상 상기 제1 돌출부를 제외하고 상기 제1 상부 유지 전극 또는 상기 제1 하부 유지 전극의 경계 내에 위치하며, 상기 제2 게이트 전극은 평면도 상 상기 제2 돌출부를 제외하고 상기 제2 상부 유지 전극 또는 상기 제2 하부 유지 전극의 경계 내에 위치할 수 있다.

상기 제1 초기화 트랜지스터는 상기 제1 상부 유지 전극과 전기적으로 연결되어 있으며, 상기 제2 초기화 트랜지스터는 상기 제2 상부 유지 전극과 전기적으로 연결될 수 있다.

상기 제1 상부 유지 전극과 상기 제1 하부 유지 전극은 전기적으로 연결되어 있으며, 상기 제2 상부 유지 전극과 상기 제2 하부 유지 전극은 전기적으로 연결될 수 있다.

상기 제2 게이트 전극 연결 부재는 상기 제1 애노드와 평면도상 중첩하지 않을 수 있다.

제3 구동 트랜지스터, 제3 입력 트랜지스터, 제3 초기화 트랜지스터, 제3 유지 커패시터, 및 제3 발광 다이오드를 포함하는 제3 화소를 더 포함하며, 상기 제3 화소는 상기 제3 구동 트랜지스터의 제3 게이트 전극과 상기 제3 입력 트랜지스터를 연결하는 제3 게이트 전극 연결 부재를 더 포함하며, 상기 제3 발광 다이오드는 제3 애노드를 포함하고, 상기 제3 게이트 전극 연결 부재는 상기 제2 애노드 및 상기 제3 애노드와 평면도상 중첩하지 않을 수 있다.

상기 제3 애노드는 상기 제1 게이트 전극 연결 부재 및 상기 제2 게이트 전극 연결 부재와 평면도상 중첩하지 않을 수 있다.

상기 제1 입력 트랜지스터의 게이트 전극과 상기 제2 입력 트랜지스터의 게이트 전극은 일체로 형성되며, 상기 제1 초기화 트랜지스터의 게이트 전극과 상기 제2 초기화 트랜지스터의 게이트 전극은 일체로 형성될 수 있다.

상기 제1 입력 트랜지스터의 게이트 전극과 상기 제1 초기화 트랜지스터의 게이트 전극은 서로 동일한 제어 신호를 인가 받거나 서로 다른 타이밍의 제어 신호를 인가 받으며, 상기 제2 입력 트랜지스터의 게이트 전극과 상기 제2 초기화 트랜지스터의 게이트 전극은 서로 동일한 제어 신호를 인가 받거나 서로 다른 타이밍의 제어 신호를 인가 받을 수 있다.

상기 제1 화소는 상기 제1 발광 다이오드의 양단과 연결되어 있는 제1 발광부 커패시터를 더 포함하고, 상기 제2 화소는 상기 제2 발광 다이오드의 양단과 연결되어 있는 제2 발광부 커패시터를 더 포함할 수 있다.

실시예에 따른 발광 표시 장치는 제1 구동 트랜지스터, 제1 입력 트랜지스터, 제1 초기화 트랜지스터, 제1 유지 커패시터, 및 제1 발광 다이오드를 포함하는 제1 화소; 제2 구동 트랜지스터, 제2 입력 트랜지스터, 제2 초기화 트랜지스터, 제2 유지 커패시터, 및 제2 발광 다이오드를 포함하는 제2 화소; 및 제3 구동 트랜지스터, 제3 입력 트랜지스터, 제3 초기화 트랜지스터, 제3 유지 커패시터, 및 제3 발광 다이오드를 포함하는 제3 화소를 포함하며, 상기 제1 화소는 상기 제1 구동 트랜지스터의 제1 게이트 전극과 상기 제1 입력 트랜지스터를 연결하는 제1 게이트 전극 연결 부재를 더 포함하고, 상기 제2 화소는 상기 제2 구동 트랜지스터의 제2 게이트 전극과 상기 제2 입력 트랜지스터를 연결하는 제2 게이트 전극 연결 부재를 더 포함하고, 상기 제3 화소는 상기 제3 구동 트랜지스터의 제3 게이트 전극과 상기 제3 입력 트랜지스터를 연결하는 제3 게이트 전극 연결 부재를 더 포함하며, 상기 제1 발광 다이오드는 제1 애노드를 포함하고, 상기 제2 발광 다이오드는 제2 애노드를 포함하며, 상기 제3 발광 다이오드는 제3 애노드를 포함하고, 상기 제1 애노드 및 상기 제1 게이트 전극 연결 부재는 평면도상 서로 중첩하고, 상기 제2 애노드 및 상기 제2 게이트 전극 연결 부재는 평면도상 서로 중첩하며, 상기 제3 애노드 및 상기 제3 게이트 전극 연결 부재는 평면도상 서로 중첩하지 않는다.

상기 제1 화소는 상기 제1 게이트 전극의 상부에 위치하는 제1 상부 유지 전극 및 상기 제1 게이트 전극의 하부에 위치하는 제1 하부 유지 전극을 더 포함하며, 상기 제2 화소는 상기 제2 게이트 전극의 상부에 위치하는 제2 상부 유지 전극 및 상기 제2 게이트 전극의 하부에 위치하는 제2 하부 유지 전극을 더 포함하며, 상기 제3 화소는 상기 제3 게이트 전극의 상부에 위치하는 제3 상부 유지 전극 및 상기 제3 게이트 전극의 하부에 위치하는 제3 하부 유지 전극을 더 포함할 수 있다.

상기 제1 게이트 전극은 상기 제1 상부 유지 전극 또는 상기 제1 하부 유지 전극과 평면도 상 중첩하며, 상기 제1 유지 커패시터는 상기 제1 하부 유지 전극, 상기 제1 게이트 전극, 및 상기 제1 상부 유지 전극으로 구성되며, 상기 제2 게이트 전극은 상기 제2 상부 유지 전극 또는 상기 제2 하부 유지 전극과 평면도 상 중첩하며, 상기 제2 유지 커패시터는 상기 제2 하부 유지 전극, 상기 제2 게이트 전극, 및 상기 제2 상부 유지 전극으로 구성되며, 상기 제3 게이트 전극은 상기 제3 상부 유지 전극 또는 상기 제3 하부 유지 전극과 평면도 상 중첩하며, 상기 제3 유지 커패시터는 상기 제3 하부 유지 전극, 상기 제3 게이트 전극, 및 상기 제3 상부 유지 전극으로 구성될 수 있다.

상기 제1 게이트 전극은 상기 제1 상부 유지 전극 또는 상기 제1 하부 유지 전극과 평면도 상 중첩하지 않는 제1 돌출부를 가지며, 상기 제1 돌출부는 상기 제1 게이트 전극 연결 부재와 전기적으로 연결되어 있고, 상기 제2 게이트 전극은 상기 제2 상부 유지 전극 또는 상기 제2 하부 유지 전극과 평면도 상 중첩하지 않는 제2 돌출부를 가지며, 상기 제2 돌출부는 상기 제2 게이트 전극 연결 부재와 전기적으로 연결되어 있으며, 상기 제3 게이트 전극은 상기 제3 상부 유지 전극 또는 상기 제3 하부 유지 전극과 평면도 상 중첩하지 않는 제3 돌출부를 가지며, 상기 제3 돌출부는 상기 제3 게이트 전극 연결 부재와 전기적으로 연결될 수 있다.

상기 제1 게이트 전극은 평면도 상 상기 제1 돌출부를 제외하고 상기 제1 상부 유지 전극 또는 상기 제1 하부 유지 전극의 경계 내에 위치하며, 상기 제2 게이트 전극은 평면도 상 상기 제2 돌출부를 제외하고 상기 제2 상부 유지 전극 또는 상기 제2 하부 유지 전극의 경계 내에 위치하고, 상기 제3 게이트 전극은 평면도 상 상기 제3 돌출부를 제외하고 상기 제3 상부 유지 전극 또는 상기 제3 하부 유지 전극의 경계 내에 위치할 수 있다.

상기 제1 애노드는 상기 제2 게이트 전극 연결 부재 및 상기 제3 게이트 전극 연결 부재와 평면도상 중첩하지 않으며, 상기 제2 애노드는 상기 제1 게이트 전극 연결 부재 및 상기 제3 게이트 전극 연결 부재와 평면도상 중첩하지 않으며, 상기 제3 애노드는 상기 제1 게이트 전극 연결 부재 및 상기 제2 게이트 전극 연결 부재와 평면도상 중첩하지 않을 수 있다.

상기 제1 입력 트랜지스터의 게이트 전극, 상기 제2 입력 트랜지스터의 게이트 전극, 및 상기 제3 입력 트랜지스터의 게이트 전극은 일체로 형성되며, 상기 제1 초기화 트랜지스터의 게이트 전극, 상기 제2 초기화 트랜지스터의 게이트 전극, 및 상기 제3 초기화 트랜지스터의 게이트 전극은 일체로 형성될 수 있다.

실시예들에 따르면, 인접하는 화소의 애노드와 본 화소의 구동 트랜지스터의 게이트 전극 노드 중 적어도 일부와 중첩하지 않도록 하여 인접하는 화소에 의하여 본 화소 구동 트랜지스터의 출력 전류가 변경되지 않도록 하여 표시 품질의 저하를 막을 수 있다.

도 1은 일 실시예에 의한 발광 표시 장치의 화소의 회로도이다.
도 2는 일 실시예에 의한 발광 표시 장치의 일부를 도시한 평면도이다.
도 3은 도 2의 III-III선을 따라 나타낸 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 4는 인접하는 화소 간의 애노드와 구동 트랜지스터의 게이트 노드의 관계를 도시한 회로도이다.
도 5는 녹색 화소의 애노드와 구동 트랜지스터의 게이트 노드를 도시한 회로도이다.
도 6은 도 2의 VI-VI선을 따라 나타낸 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 7은 청색 화소의 애노드와 구동 트랜지스터의 게이트 노드를 도시한 회로도이다.
도 8은 도 2의 VIII-VIII선을 따라 나타낸 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 9는 적색 화소의 애노드와 구동 트랜지스터의 게이트 노드를 도시한 회로도이다.
도 10은 도 2의 X-X선을 따라 나타낸 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 11은 또 다른 실시예에 의한 발광 표시 장치의 화소의 회로도이다.
도 12는 일 실시예에 의한 발광 표시 장치를 전체적으로 도시한 단면도이다.

이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.

또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.

또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.

또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.

이하에서는 도면을 통하여 발광 표시 장치의 실시예를 중심으로 구체적으로 살펴본다.

도 1은 일 실시예에 의한 발광 표시 장치의 화소의 회로도이다.

도 1에서는 한 그룹의 발광 다이오드(EDa, EDb, EDc)를 포함하는 세 화소(PXa, PXb, PXc)의 회로도를 도시하고 있다.

복수의 화소는 제1 화소(PXa), 제2 화소(PXb) 및 제3 화소(PXc)를 포함할 수 있다. 제1 화소(PXa), 제2 화소(PXb) 및 제3 화소(PXc) 각각은 발광 다이오드(EDa, EDb, EDc)를 구동하기 위하여 3개의 트랜지스터(T1, T2, T3) 및 하나의 커패시터(유지 커패시터(Cst))만을 포함하여 하나의 화소가 차지하는 면적을 감소시켜 표시 장치가 높은 해상도를 가질 수 있도록 한다. 실시예에 따라서는 발광 다이오드(EDa, EDb, EDc)의 양단에 발광부 커패시터(Cleda, Cledb, Cledc)를 더 포함할 수 있다. 발광 다이오드(EDa, EDb, EDc) 및 발광부 커패시터(Cleda, Cledb, Cledc)는 3개의 트랜지스터(T1, T2, T3) 및 하나의 커패시터(유지 커패시터(Cst))와 중첩되면서 형성될 수 있어 하나의 화소가 차지하는 면적을 증가시키지 않는다.

보다 구체적으로 제1 화소(PXa), 제2 화소(PXb) 및 제3 화소(PXc) 각각은 복수의 트랜지스터(T1, T2, T3), 유지 커패시터(Cst) 및 발광 소자인 발광 다이오드(EDa, EDb, EDc)를 포함한다. 여기서, 하나의 화소(PXa, PXb, PXc)는 발광 다이오드(EDa, EDb, EDc)와 화소 회로부로 구분될 수 있으며, 화소 회로부는 도 1에서 복수의 트랜지스터(T1, T2, T3) 및 유지 커패시터(Cst)를 포함할 수 있다. 또한, 실시예에 따라서는 발광 다이오드(EDa, EDb, EDc)의 양단에 연결되어 있는 커패시터(Cleda, Cledb, Cledc; 이하 발광부 커패시터라고 함)를 더 포함할 수 있으며, 발광부 커패시터(Cleda, Cledb, Cledc)는 화소 회로부에 포함되지 않을 수 있으며, 발광 다이오드(EDa, EDb, EDc)에 포함될 수 있다.

복수의 트랜지스터(T1, T2, T3)는 하나의 구동 트랜지스터(T1; 제1 트랜지스터라고도 함)와 두 개의 스위칭 트랜지스터(T2, T3)로 형성되며, 두 개의 스위칭 트랜지스터는 입력 트랜지스터(T2; 제2 트랜지스터라고도 함)와 초기화 트랜지스터(T3; 제3 트랜지스터라고도 함)로 구분된다. 각 트랜지스터(T1, T2, T3)는 게이트 전극, 제1 전극 및 제2 전극을 각각 포함하며, 채널을 포함하는 반도체층도 포함하여 게이트 전극의 전압에 따라서 반도체층의 채널에 전류가 흐르거나 차단된다. 실시예에 따라서 제1 전극 및 제2 전극은 반도체층의 채널 양측에 위치할 수 있다. 또한, 제1 전극과 제2 전극은 각 트랜지스터(T1, T2, T3)에 인가되는 전압에 따라서 두 전극 중 하나가 소스 전극이고 다른 하나가 드레인 전극일 수 있다.

구동 트랜지스터(T1)의 게이트 전극은 유지 커패시터(Cst)의 일단과 연결되어 있으며, 입력 트랜지스터(T2)의 제2 전극(출력측 전극)과도 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제1 전극은 구동 전압(ELVDD)을 전달하는 구동 전압선(172)과 연결되어 있고, 구동 트랜지스터(T1)의 제2 전극은 발광 다이오드(EDa, EDb, EDc)의 애노드, 유지 커패시터(Cst)의 타단, 제3 트랜지스터(T3)의 제1 전극, 및 발광부 커패시터(Cleda, Cledb, Cledc)의 일단과 연결되어 있다. 여기서, 구동 트랜지스터(T1)의 게이트 전극 및 이와 연결되어 있는 유지 커패시터(Cst)의 일단 및 입력 트랜지스터(T2)의 제2 전극(출력측 전극)과 구동 트랜지스터(T1)의 게이트 전극을 연결하는 연결 부재(도 2의 게이트 전극 연결 부재(176a, 176b, 176c) 참고)를 합하여 게이트 노드라고 한다. 또한, 구동 트랜지스터(T1)의 제2 전극 및 이와 연결되어 있는 발광 다이오드(EDa, EDb, EDc)의 애노드, 유지 커패시터(Cst)의 타단, 및 제3 트랜지스터(T3)의 제1 전극을 합하여 애노드 노드라고 한다. 애노드 노드에는 발광부 커패시터(Cleda, Cledb, Cledc)의 일단이 포함될 수도 있다. 게이트 노드와 애노드 노드는 각각 구동 트랜지스터(T1)의 게이트 전극 및 발광 다이오드(EDa, EDb, EDc)의 애노드와 전기적으로 연결되며, 동일한 전압 레벨을 가지는 부분을 포함한다. 게이트 노드와 애노드 노드를 결정함에 있어서 전기적으로 연결되어 있는지 여부는 일체로 형성되거나 오프닝을 통하여 직접 연결되는 경우를 포함하며, 반도체의 채널을 지나서 연결되는 것은 포함되지 않을 수 있다.

구동 트랜지스터(T1)는 입력 트랜지스터(T2)의 스위칭 동작에 따라 데이터 전압(DVa, DVb, DVc)을 게이트 전극으로 전달받으며, 게이트 전극의 전압에 따라 발광 다이오드(EDa, EDb, EDc)에 구동 전류를 공급할 수 있다. 이 때, 유지 커패시터(Cst)는 구동 트랜지스터(T1)의 게이트 전극의 전압을 저장하고 유지한다.

입력 트랜지스터(T2)의 게이트 전극은 제1 스캔 신호(SC)를 전달하는 제1 스캔 신호선(151)과 연결되어 있다. 입력 트랜지스터(T2)의 제1 전극은 데이터 전압(DVa, DVb, DVc)을 전달하는 데이터선(171a, 171b, 171c)과 연결되어 있고, 입력 트랜지스터(T2)의 제2 전극은 유지 커패시터(Cst)의 일단 및 구동 트랜지스터(T1)의 게이트 전극과 연결되어 있다. 복수의 데이터선(171a, 171b, 171c)은 서로 다른 데이터 전압(DVa, DVb, DVc)을 각각 전달하며, 각 화소(PXa, PXb, PXc)의 입력 트랜지스터(T2)는 서로 다른 데이터선(171a, 171b, 171c)에 연결되어 있다. 각 화소(PXa, PXb, PXc)의 입력 트랜지스터(T2)의 게이트 전극은 동일한 제1 스캔 신호선(151)에 연결되어 동일한 타이밍의 제1 스캔 신호(SC)를 입력받을 수 있다. 동일한 타이밍의 제1 스캔 신호(SC)에 의하여 각 화소(PXa, PXb, PXc)의 입력 트랜지스터(T2)는 동시에 턴 온되어도, 서로 다른 데이터선(171a, 171b, 171c)을 통하여 서로 다른 데이터 전압(DVa, DVb, DVc)이 각 화소(PXa, PXb, PXc)의 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 일단으로 전달된다.

도 1의 실시예는 초기화 트랜지스터(T3)의 게이트 전극이 입력 트랜지스터(T2)의 게이트 전극과 다른 스캔 신호를 전달받는 실시예이다.

초기화 트랜지스터(T3)의 게이트 전극은 제2 스캔 신호(SS)를 전달하는 제2 스캔 신호선(151-1)과 연결되어 있다. 초기화 트랜지스터(T3)의 제1 전극은 유지 커패시터(Cst)의 타단, 구동 트랜지스터(T1)의 제2 전극, 발광 다이오드(EDa, EDb, EDc)의 애노드 및 발광부 커패시터(Cleda, Cledb, Cledc)의 일단과 연결되어 있고, 초기화 트랜지스터(T3)의 제2 전극은 초기화 전압(VINT)을 전달하는 초기화 전압선(173)과 연결되어 있다. 초기화 트랜지스터(T3)는 제2 스캔 신호(SS)에 따라 턴 온되어 초기화 전압(VINT)을 발광 다이오드(EDa, EDb, EDc)의 애노드, 발광부 커패시터(Cleda, Cledb, Cledc)의 일단, 및 유지 커패시터(Cst)의 타단에 전달하여 발광 다이오드(EDa, EDb, EDc)의 애노드의 전압을 초기화시킨다.

초기화 전압선(173)은 초기화 전압(VINT)을 인가하기 전에 발광 다이오드(EDa, EDb, EDc)의 애노드의 전압을 감지하는 동작을 수행하여 감지 배선(SL)으로의 역할을 수행할 수도 있다. 감지 동작을 통하여 애노드의 전압이 타겟 전압으로 유지되고 있는지 확인할 수 있다. 감지 동작과 초기화 전압(VINT)을 전달하는 초기화 동작은 시간적으로 구분되어 진행될 수 있으며, 감지 동작이 수행된 후 초기화 동작이 수행될 수 있다.

도 1의 실시예에서는 초기화 트랜지스터(T3)와 입력 트랜지스터(T2)의 턴 온 구간이 구분될 수 있어, 입력 트랜지스터(T2)가 수행하는 기입 동작과 초기화 트랜지스터(T3)가 수행하는 초기화 동작(및/또는 감지 동작)이 서로 다른 타이밍에 수행될 수 있다.

유지 커패시터(Cst)의 일단은 구동 트랜지스터(T1)의 게이트 전극 및 입력 트랜지스터(T2)의 제2 전극과 연결되어 있고, 타단은 초기화 트랜지스터(T3)의 제1 전극, 구동 트랜지스터(T1)의 제2 전극, 발광 다이오드(EDa, EDb, EDc)의 애노드 및 발광부 커패시터(Cleda, Cledb, Cledc)의 일단과 연결되어 있다. 도 1에서는 유지 커패시터(Cst)의 일단 및 타단에 도면 부호를 도시하고 있으며, 이는 도 2 등에서 어느 부분이 유지 커패시터(Cst)에 대응하는지 명확하게 나타내기 위하여 도시한 것이다. 간략하게 살펴보면, 유지 커패시터(Cst)의 일단은 구동 트랜지스터(T1)의 게이트 전극(155a, 155b, 155c)과 일체로 형성되어 있으며, 유지 커패시터(Cst)의 타단은 하부 유지 전극(125a, 125b, 125c)과 상부 유지 전극(175a, 175b, 175c)에 위치한다. 도 3을 참고하면, 유지 커패시터(Cst)의 단면 구조는, 제일 아래에는 하부 유지 전극(125a, 125b, 125c)이 위치하고, 그 위에 절연되어 구동 트랜지스터(T1)의 게이트 전극(155a, 155b, 155c)이 위치하며, 그 위에 절연되어 상부 유지 전극(175a, 175b, 175c)이 위치한다. 이들 세 층의 사이에 위치하는 절연층(120, 140, 160)은 유전층으로 역할하며, 하부 유지 전극(125a, 125b, 125c)과 상부 유지 전극(175a, 175b, 175c)은 전기적으로 서로 연결되어 동일한 전압을 가질 수 있다.

발광 다이오드(EDa, EDb, EDc)의 캐소드는 구동 저전압선(174)을 통하여 구동 저전압(ELVSS)을 전달받으며, 발광 다이오드(EDa, EDb, EDc)는 구동 트랜지스터(T1)의 출력 전류에 따라 빛을 방출하여 계조를 표시한다.

또한, 발광 다이오드(EDa, EDb, EDc)의 양단에는 발광부 커패시터(Cleda, Cledb, Cledc)가 형성되어 있어 발광 다이오드(EDa, EDb, EDc)의 양단 전압이 일정하게 유지될 수 있도록 하여 발광 다이오드(EDa, EDb, EDc)가 일정한 휘도를 표시할 수 있도록 한다.

이하에서는 도 1과 같은 회로를 가지는 화소의 동작에 대하여 간단하게 살펴본다.

도 1에서는 각 트랜지스터(T1, T2, T3)가 N형 트랜지스터인 실시예이며, 하이 레벨의 전압이 게이트 전극으로 인가되면 턴 온되는 특징을 가진다. 하지만, 실시예에 따라서는 각 트랜지스터(T1, T2, T3)가 P형 트랜지스터 일 수 있다.

발광 구간이 종료하면서 한 프레임이 시작된다. 그 후, 하이 레벨의 제2 스캔 신호(SS)가 공급되어 초기화 트랜지스터(T3)가 턴 온 된다. 초기화 트랜지스터(T3)가 턴 온 되면, 초기화 동작 및/또는 감지 동작이 수행될 수 있다.

초기화 동작과 감지 동작이 모두 수행되는 실시예를 중심으로 살펴보면 아래와 같다.

초기화 동작이 수행되기 전 먼저 감지 동작이 수행될 수 있다. 즉, 초기화 트랜지스터(T3)가 턴 온 되면서 초기화 전압선(173)이 감지 배선(SL)의 역할을 수행하여 발광 다이오드(EDa, EDb, EDc)의 애노드의 전압을 감지한다. 감지 동작을 통하여 애노드의 전압이 타겟 전압으로 유지되고 있는지 확인할 수 있다.

그 후, 초기화 동작이 수행될 수 있으며, 유지 커패시터(Cst)의 타단, 구동 트랜지스터(T1)의 제2 전극 및 발광 다이오드(EDa, EDb, EDc)의 애노드의 전압이 초기화 전압선(173)으로부터 전달된 초기화 전압(VINT)으로 변경되도록 하여 초기화를 수행한다.

이와 같이, 감지 동작과 초기화 전압(VINT)을 전달하는 초기화 동작은 시간적으로 구분되어 진행되어 최소한의 트랜지스터를 사용하여 화소가 차지하는 면적을 줄이면서 화소가 다양한 동작을 수행하도록 할 수 있다. 그 결과 표시 패널의 해상도가 향상될 수 있다.

초기화 동작과 함께 또는 별도의 타이밍에 제1 스캔 신호(SC)도 하이 레벨으로 변경되면서 인가되어, 입력 트랜지스터(T2)가 턴 온 되고, 기입 동작이 수행된다. 즉, 턴 온된 입력 트랜지스터(T2)를 통해 데이터선(171a, 171b, 171c)으로부터의 데이터 전압(DVa, DVb, DVc)이 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 일단으로 입력되고 저장된다.

초기화 동작 및 기입 동작에 의하여 유지 커패시터(Cst)의 양단에는 각각 데이터 전압(DVa, DVb, DVc)과 초기화 전압(VINT)이 인가된다. 초기화 트랜지스터(T3)가 턴 온되어 있는 상태에서는 구동 트랜지스터(T1)에서 출력 전류가 생성되더라도 초기화 트랜지스터(T3) 및 초기화 전압선(173)을 통하여 외부로 출력될 수 있어 발광 다이오드(EDa, EDb, EDc)로 입력되지 않을 수 있다. 또한, 실시예에 따라서는 하이 레벨의 제1 스캔 신호(SC)가 공급되는 기입 구간 동안 구동 전압(ELVDD)을 로우 레벨의 전압으로 인가하거나, 구동 저전압(ELVSS)을 하이 레벨의 전압으로 인가하여 발광 다이오드(EDa, EDb, EDc)에 전류가 흐르지 않도록 할 수 있다.

그 후, 제1 스캔 신호(SC)가 로우 레벨로 변경되면, 구동 트랜지스터(T1)에 인가되는 하이 레벨의 구동 전압(ELVDD) 및 유지 커패시터(Cst)에 저장된 구동 트랜지스터(T1)의 게이트 전압에 의하여 구동 트랜지스터(T1)가 출력 전류를 생성하고 출력한다. 구동 트랜지스터(T1)의 출력 전류는 발광 다이오드(EDa, EDb, EDc)로 입력되어 발광 다이오드(EDa, EDb, EDc)가 빛을 방출하게 되는 발광 구간이 진행된다.

도 1과 같은 회로 구조를 가지는 화소(PXa, PXb, PXc) 중 화소 회로부의 구체적인 구조를 도 2 및 도 3을 통하여 구체적으로 살펴본다.

도 2는 일 실시예에 의한 발광 표시 장치의 일부를 도시한 평면도이고, 도 3은 도 2의 III-III선을 따라 나타낸 일 실시예에 의한 발광 표시 장치의 단면도이다.

도 2 및 도 3에서는 기판(110)의 위에 형성된 복수의 트랜지스터(T1, T2, T3) 및 유지 커패시터(Cst)를 포함하는 화소 회로부의 구조를 도시하고 있으며, 그 위에 위치하는 발광 다이오드(EDa, EDb, EDc)의 애노드 및 캐소드 연결부(194)를 추가적으로 도시하고 있다. 발광 다이오드(EDa, EDb, EDc)의 애노드 및 캐소드 연결부(194)가 속하는 애노드 도전층의 위에 추가적으로 형성되는 구조는 도시하고 있지 않다.

도 2에서 도시하고 있는 바와 같이 각 화소 회로부는 y축 방향으로 배열되어 있다. 도 2를 참고하면, 제1 화소(PXa)에 속하는 제1 화소 회로부가 제일 위에 위치하고, 제2 화소(PXb)에 속하는 제2 화소 회로부는 그 아래에 위치하며, 제3 화소(PXc)에 속하는 제3 화소 회로부가 제일 아래에 위치한다. 이하에서는 3개의 화소(PXa, PXb, PXc)를 한 그룹의 화소라고도 한다.

먼저, 도 2 및 도 3을 참고하여 발광 표시 장치(10)의 적층 구조를 개략적으로 살펴본다.

일 실시예에 의한 발광 표시 장치는 기판(110)을 포함할 수 있다. 기판(110)은 유리, 플라스틱 등의 절연 물질을 포함할 수 있고, 유연성(flexibility)을 가질 수 있다.

기판(110)의 위에는 제1 도전층, 제1 절연층(120), 반도체층, 제2 절연층(140), 제2 도전층, 제3 절연층(160), 제3 도전층, 제4 절연층(180), 및 애노드 도전층(또는 제4 도전층이라고도 함)이 순차적으로 형성되어 있다. 여기서, 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)은 무기 절연 물질을 포함하는 무기 절연층일 수 있으며, 제4 절연층(180)은 유기 절연 물질을 포함하는 유기 절연층일 수 있다. 실시예에 따라서 각 절연층은 복수의 층으로 형성될 수 있으며, 실시예에 따라서는 제3 절연층(160)이 유기 절연층일 수도 있다. 여기서 무기 절연 물질로는 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등을 포함할 수 있으며, 유기 절연 물질로는 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등을 포함할 수 있다. 또한, 제1 도전층, 제2 도전층 및 제3 도전층은 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 이들의 합금 등 금속 중 적어도 하나를 포함할 수 있다. 제1 도전층, 제2 도전층 및 제3 도전층 각각은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 티타늄을 포함하는 하부층과 구리를 포함하는 상부층을 포함하는 다중층 구조를 가질 수 있다. 한편, 제4 도전층(애노드 도전층)은 제1 도전층, 제2 도전층 및 제3 도전층과 동일한 물질을 포함하여 단일층 또는 다중층으로 형성될 수 있으며, 추가적으로 투명 도전 물질을 포함할 수 있다. 한편, 반도체층은 비정질 규소, 다결정 규소, 또는 산화물 반도체 등의 반도체 물질을 포함할 수 있다. 본 실시예에서는 산화물 반도체를 포함하는 반도체층을 중심으로 설명한다.

이하에서는, 도 2 및 도 3을 참고하여 한 그룹의 화소 중 화소 회로부에 포함되어 있는 각 구성 요소에 대하여 구체적으로 살펴본다.

제1 스캔 신호선(151)은 x축 방향으로 연장되어 있으며, 한 그룹의 화소 회로부마다 마다 하나씩 형성되며, 단일층으로 제3 도전층에 형성되어 있다. 또한, 제2 스캔 신호선(151-1)도 x축 방향으로 연장되어 있으며, 한 그룹의 화소 회로부마다 마다 하나씩 형성되며, 단일층으로 제3 도전층에 형성되어 있다. 한편, 실시예에 따라서 제1 스캔 신호선(151) 및 제2 스캔 신호선(151-1)은 이중층 구조와 같은 복수의 층으로 형성될 수도 있다.

제1 스캔 신호선(151)은 오프닝을 통하여 제2 도전층에 위치하고 있는 제2 게이트 전극(156)과 전기적으로 연결되어 있다. 제1 스캔 신호(SC)는 제1 스캔 신호선(151)을 따라 전달되며, 제1 스캔 신호선(151)과 전기적으로 연결된 제2 게이트 전극(156)을 통하여 한 그룹의 화소 회로부에 포함되는 복수의 입력 트랜지스터(T2)를 한꺼번에 제어한다. 이와 같은 구조에 의하면, 3개의 화소를 포함하는 한 그룹의 화소 회로부마다 하나의 제1 스캔 신호선(151)만을 형성하여도 되므로 화소 회로부가 차지하는 면적을 감소시킬 수 있다.

한편, 제2 스캔 신호선(151-1)은 오프닝을 통하여 제2 도전층에 위치하고 있는 제3 게이트 전극(157)과 전기적으로 연결되어 있다. 제2 스캔 신호(SS)는 제2 스캔 신호선(151-1)을 따라 전달되며, 제2 스캔 신호선(151-1)과 전기적으로 연결된 제3 게이트 전극(157)을 통하여, 한 그룹의 화소 회로부에 포함되는 복수의 초기화 트랜지스터(T3)를 한꺼번에 제어한다. 이와 같은 구조에 의하면, 3개의 화소를 포함하는 한 그룹의 화소 회로부마다 하나의 제2 스캔 신호선(151-1)만을 형성하여도 되므로 화소 회로부가 차지하는 면적을 감소시킬 수 있다.

데이터선(171a, 171b, 171c)은 y축 방향으로 연장되어 있으며, 화소 회로부의 일측(도 2에서는 우측)에 3개의 데이터선(171a, 171b, 171c)이 모두 위치하고 있다. 데이터선(171a, 171b, 171c)은 단일층 구조를 가지며, 제1 도전층에 형성되어 있다. 실시예에 따라서는 이중층 구조와 같은 복수의 층으로 형성될 수도 있다.

데이터선(171a, 171b, 171c)은 제3 도전층에 위치하는 연결 부재(177a, 177b, 177c)를 통하여 각각 제2 반도체(132a, 132b, 132c)와 전기적으로 연결되어 있다. 이와 같은 구조를 통하여 한 그룹의 화소에 속하는 3개의 화소(PXa, PXb, PXc)가 하나의 제1 스캔 신호선(151)에 의하여 제어되더라도, 서로 다른 데이터선(171a, 171b, 171c)을 통하여 서로 다른 데이터 전압(DVa, DVb, DVc)을 인가받을 수 있다. 그 결과 각 화소(PXa, PXb, PXc)에 속하는 각 발광 다이오드(EDa, EDb, EDc)가 서로 다른 휘도를 표시할 수 있다.

구동 전압(ELVDD)을 전달하는 구동 전압선(172)은 y축 방향으로 연장되어 있는 구동 전압선(172v)과 x축 방향으로 연장되어 있는 추가 구동 전압선(172h)을 포함할 수 있다. 이와 같은 메쉬 구조에 구동 전압(ELVDD)이 x축 및 y축 방향으로 전달되도록 하여 특정 위치에서 구동 전압(ELVDD)의 전압값이 떨어지는 것을 방지할 수 있다. 추가 구동 전압선(172h)은 제3 도전층에 위치할 수 있다. 즉, 제1 도전층에 위치하는 구동 전압선(172v)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제3 도전층에 위치하는 추가 구동 전압선(172h)과 전기적으로 연결되어 있다.

도 2의 실시예에 의하면, y축 방향으로 연장되어 있는 구동 전압선(172v)은 제1 도전층으로 형성되어 있으며, 일부 구간에서는 이중층 구조를 가진다. 즉, 제1 도전층에 위치하는 구동 전압선(172v)의 위에 제3 도전층에 위치하는 구동 전압 연결부(172-3va, 172-3vb, 172-3vc)를 더 포함한다. 구동 전압 연결부(172-3va, 172-3vb, 172-3vc)는 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 구동 전압선(172v)과 전기적으로 연결되어 있어 일부 구간에서 구동 전압(ELVDD)이 구동 전압선(172v) 및 구동 전압 연결부(172-3va, 172-3vb, 172-3vc)의 이중층으로 전달되기 때문에 배선 저항이 감소되는 장점이 있다. 또한, 구동 전압 연결부(172-3va, 172-3vb, 172-3vc)는 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 각각 제1 반도체(131a, 131b, 131c)와 전기적으로 연결되어 있다. 그 결과, 구동 전압(ELVDD)이 제1 반도체(131a, 131b, 131c)로 전달되도록 한다. 본 실시예의 구동 전압 연결부(172-3va, 172-3vb, 172-3vc)는 한 그룹의 화소에 총 3개 형성되고 있지만, 실시예에 따라서 구동 전압 연결부(172-3va, 172-3vb, 172-3vc)는 일체로 형성되어 한 그룹의 화소에 한 개만 형성될 수도 있다.

초기화 전압(VINT)을 전달하는 초기화 전압선(173)은 화소 회로부의 좌측에 위치하고, 제1 도전층에 위치하며, y축 방향으로 연장되어 있다. 본 실시예의 초기화 전압선(173)은 이중층 구조를 가지는 구간을 포함한다. 즉, 제1 도전층에 위치하는 초기화 전압선(173)의 위에 제3 도전층에 위치하는 초기화 전압 연결부(173-3)를 더 포함한다. 초기화 전압 연결부(173-3)는 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 초기화 전압선(173)과 전기적으로 연결되어 있다. 일부 구간에서 초기화 전압(VINT)이 초기화 전압선(173) 및 초기화 전압 연결부(173-3)의 이중층으로 전달되기 때문에 배선 저항이 감소되는 장점이 있다. 또한, 초기화 전압 연결부(173-3)는 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제3 반도체(133a, 133b, 133c)와 전기적으로 연결되어 초기화 전압(VINT)이 제3 반도체(133a, 133b, 133c)로 전달되도록 한다.

한편, 도 2의 실시예를 참고하면, 발광 다이오드(EDa, EDb, EDc)의 캐소드(도 12의 270 참조)에 인가되는 구동 저전압(ELVSS)을 전달하는 구동 저전압선(174)이 화소 회로부에 형성되어 있다.

구동 저전압(ELVSS)을 전달하는 구동 저전압선(174)은 y축 방향으로 연장되어 있는 구동 저전압선(174v)과 x축 방향으로 연장되어 있는 추가 구동 저전압선(174h)을 포함할 수 있다. 제1 도전층에 위치하는 구동 저전압선(174v)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제3 도전층에 위치하는 추가 구동 저전압선(174h)과 전기적으로 연결되어 있다. 이와 같은 메쉬 구조로 구동 저전압(ELVSS)이 x축 및 y축 방향으로 전달되도록 하여 특정 위치에서 구동 저전압(ELVSS)의 전압값이 떨어지는 것을 방지할 수 있다.

또한, 제3 도전층에 위치하는 추가 구동 저전압선(174h)은 제4 절연층(180)에 위치하는 오프닝(186)에 의하여 제4 도전층(애노드 도전층)에 위치하는 캐소드 연결부(194)와 전기적으로 연결되어 있다. 캐소드 연결부(194)를 통하여 구동 저전압(ELVSS)이 발광 다이오드(EDa, EDb, EDc)의 캐소드(도 12의 270 참조)로 전달된다.

한편, 도 1을 참고하면, 발광부 커패시터의 일측 전극에도 구동 저전압(ELVSS)이 인가될 수 있다.

복수의 트랜지스터(T1, T2, T3)는 동일한 적층 구조를 가지며, 제2 도전층에 위치하는 게이트 전극과 반도체층에 위치하는 채널, 채널의 양측에 위치하며 도핑되어 도체와 동일/유사한 특성을 가지는 제1 영역 및 제2 영역을 포함한다. 여기서, 반도체층에 위치하는 제1 영역 및 제2 영역은 도 1에서 설명한 제1 전극 및 제2 전극에 대응할 수 있다.

구체적으로 각 트랜지스터에 대하여 살펴보면 아래와 같다.

구동 트랜지스터(T1)는 제1 절연층(120)위에 위치하는 제1 반도체(131a, 131b, 131c)에 채널, 제1 영역, 제2 영역을 가지며, 제1 영역 및 제2 영역은 도핑되어 도체와 동일 또는 유사한 도전 특성을 가진다. 제1 반도체(131a, 131b, 131c)의 제1 영역은 오프닝 및 구동 전압 연결부(172-3va, 172-3vb, 172-3vc)를 통하여 구동 전압선(172v)과 전기적으로 연결되어 구동 전압(ELVDD)을 인가 받는다. 구체적으로, 구동 전압선(172v)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 구동 전압 연결부(172-3va, 172-3vb, 172-3vc)와 연결되며, 구동 전압 연결부(172-3va, 172-3vb, 172-3vc)는 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제1 반도체(131a, 131b, 131c)와 전기적으로 연결되어 있다. 한편, 제1 반도체(131a, 131b, 131c)의 제2 영역은 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 상부 유지 전극(175a, 175b, 175c)과 전기적으로 연결된다. 한편, 상부 유지 전극(175a, 175b, 175c)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 하부 유지 전극(125a, 125b, 125c)과 전기적으로 연결되며, 또한, 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제3 반도체(133a, 133b, 133c)와 전기적으로 연결되어 있다. 그 결과, 제1 반도체(131a, 131b, 131c)는 하부 유지 전극(125a, 125b, 125c) 및 제3 반도체(133a, 133b, 133c)의 제1 영역과도 전기적으로 연결되어 있다.

제1 반도체(131a, 131b, 131c)는 제2 절연층(140)에 의하여 덮여 있으며, 제2 절연층(140)의 위에는 게이트 전극(155a, 155b, 155c)이 형성되어 있다. 평면도상 게이트 전극(155a, 155b, 155c)과 중첩하는 제1 반도체(131a, 131b, 131c)에는 채널이 형성되며 채널은 게이트 전극(155a, 155b, 155c)에 의하여 가려져 도핑되지 않는다. 게이트 전극(155a, 155b, 155c)은 돌출부를 가지며, 돌출부는 오프닝 및 게이트 전극 연결 부재(176a, 176b, 176c)를 통하여 제2 반도체(132a, 132b, 132c)와 전기적으로 연결되어 있다. 구체적으로, 제2 도전층에 위치하는 게이트 전극(155a, 155b, 155c)의 돌출부는 제3 절연층(160)에 형성된 오프닝을 통하여 제3 도전층에 위치하는 게이트 전극 연결 부재(176a, 176b, 176c)와 전기적으로 연결되며, 게이트 전극 연결 부재(176a, 176b, 176c)는 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제2 반도체(132a, 132b, 132c)와 전기적으로 연결되어 있다.

도 2의 실시예에 의하면, 3개의 화소(PXa, PXb, PXc)에 포함되는 3개의 게이트 전극(155a, 155b, 155c)은 서로 다른 평면 구조를 가질 수 있다.

도 2의 실시예에 따른 3개의 게이트 전극(155a, 155b, 155c)은 돌출부의 위치가 서로 다르게 형성되어 있다. 즉, 제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)의 돌출부는 상측으로 돌출되어 제2 반도체(132a)와 전기적으로 연결되는 구조를 가지며, 제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)의 돌출부는 중앙에서 x축 방향을 돌출되어 제2 반도체(132b)와 전기적으로 연결되는 구조를 가지며, 제3 화소(PXc)의 구동 트랜지스터(T1)의 게이트 전극(155c)의 돌출부는 하측으로 돌출되어 제2 반도체(132c)와 전기적으로 연결되는 구조를 가진다.

또한, 도 2를 참고하면, 세 화소의 연결 부재(177a, 177b, 177c)간의 간격이 최대한으로 멀리 형성되는 특징을 가지며, 제2 반도체(132a, 132b, 132c)의 배치도 최대한 멀리 형성되는 구조를 가진다. 제1 화소(PXa)에 포함되어 있는 제2 반도체(132a)는 가장 상측에 위치하고, 제3 화소(PXc)에 포함되어 있는 제2 반도체(132c)는 가장 하측에 위치하고, 제2 화소(PXb)에 포함되어 있는 제2 반도체(132b)는 중앙 부분에 위치하여 3개의 게이트 전극 연결 부재(176a, 176b, 176c)가 멀리 형성되도록 구성되어 있다. 이와 같이 데이터 전압(DVa, DVb, DVc)이 인가되는 제2 반도체(132a, 132b, 132c)가 서로 멀리 위치하는 구조에 의하면, 데이터 전압(DVa, DVb, DVc)이 동일한 타이밍에 각 화소(PXa, PXb, PXc)에 입력될 때 서로 영향을 적게 주게 되어 충분한 전압이 유지 커패시터(Cst)에 입력될 수 있도록 한다. 특히, 이러한 현상은 각 화소(PXa, PXb, PXc)에 입력되는 데이터 전압(DVa, DVb, DVc)의 차이가 클 때 더욱 큰 영향을 줄 수 있는데, 도 2와 같이 제1 화소(PXa) 및 제3 화소(PXc)의 제2 반도체(132a, 132c)를 각각 최대한 멀리 위치하도록 하면 이러한 영향을 최소화시킬 수 있다.

또한, 제1 화소(PXa) 및 제2 화소(PXb)에서는 게이트 전극(155a, 155b)이 제1 반도체(131a, 131b)와 중첩하기 위하여 상측으로 돌출되는 구조를 가지지만, 제3 화소(PXc)에서는 게이트 전극(155c)이 제1 반도체(131c)와 중첩하기 위하여 하측으로 돌출되는 구조를 가진다.

각 게이트 전극(155a, 155b, 155c)의 구조를 상세하게 살펴보면 아래와 같다.

제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)은 제1 반도체(131a)와 중첩하는 부분 및 이로부터 연장되어 하부 유지 전극(125a) 및 상부 유지 전극(175a)과 중첩하면서 유지 커패시터(Cst)의 타측 전극을 구성하는 부분을 포함한다. 또한, 제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)은 돌출되어 제3 절연층(160)에 형성된 오프닝을 통하여 게이트 전극 연결 부재(176a)와 전기적으로 연결되는 돌출부를 더 포함한다. 또한, 제1 반도체(131a)의 제2 영역이 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 상부 유지 전극(175a)과 전기적으로 연결될 수 있도록 제거되어 있는 부분을 포함할 수 있다. 또한, 상부 유지 전극(175a)이 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 하부 유지 전극(125a)과 전기적으로 연결될 수 있도록 제거되어 있는 부분을 포함할 수 있다.

여기서, 제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)의 경계선은 돌출부를 제외하고는 이와 중첩하는 하부 유지 전극(125a)의 경계선 및/또는 상부 유지 전극(175a)의 경계선보다 평면도상 내측에 위치할 수 있다. 그 결과, 제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)은 하부 유지 전극(125a) 및/또는 상부 유지 전극(175a)에 의하여 보호되는 구조를 가질 수 있어 인접하는 화소(PXb)와 기생 커패시턴스를 상대적으로 적게 형성한다. 이는 제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)이 상하에 위치하는 하부 유지 전극(125a) 및/또는 상부 유지 전극(175a)에 의하여 가려져, 생성되는 전력선의 대부분이 게이트 전극(155a)으로 진입되기 전에 하부 유지 전극(125a) 및/또는 상부 유지 전극(175a)과 연결되기 때문이다.

제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)은 제1 반도체(131b)와 중첩하는 부분 및 이로부터 연장되어 하부 유지 전극(125b) 및 상부 유지 전극(175b)과 중첩하면서 유지 커패시터(Cst)의 타측 전극을 구성하는 부분을 포함한다. 또한, 제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)은 돌출되어 제3 절연층(160)에 형성된 오프닝을 통하여 게이트 전극 연결 부재(176b)와 전기적으로 연결되는 돌출부를 더 포함한다. 또한, 제1 반도체(131b)의 제2 영역이 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 상부 유지 전극(175b)과 전기적으로 연결될 수 있도록 제거되어 있는 부분을 포함할 수 있다. 또한, 상부 유지 전극(175b)이 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 하부 유지 전극(125b)과 전기적으로 연결될 수 있도록 제거되어 있는 부분을 포함할 수 있다.

여기서, 제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)의 경계선은 돌출부를 제외하고는 이와 중첩하는 하부 유지 전극(125b)의 경계선 및/또는 상부 유지 전극(175b)의 경계선보다 평면도상 내측에 위치할 수 있다. 그 결과, 제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)은 인접하는 화소(PXa, PXc)와 기생 커패시턴스를 상대적으로 적게 형성한다. 이는 생성되는 전력선의 대부분이 게이트 전극(155b)으로 진입되기 전에 하부 유지 전극(125b) 및/또는 상부 유지 전극(175b)과 연결되기 때문이다.

제3 화소(PXc)의 구동 트랜지스터(T1)의 게이트 전극(155c)은 제1 반도체(131c)와 중첩하는 부분 및 이로부터 연장되어 하부 유지 전극(125c) 및 상부 유지 전극(175c)과 중첩하면서 유지 커패시터(Cst)의 타측 전극을 구성하는 부분을 포함한다. 또한, 제3 화소(PXc)의 구동 트랜지스터(T1)의 게이트 전극(155c)은 돌출되어 제3 절연층(160)에 형성된 오프닝을 통하여 게이트 전극 연결 부재(176c)와 전기적으로 연결되는 돌출부를 더 포함한다. 또한, 제1 반도체(131c)의 제2 영역이 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 상부 유지 전극(175c)과 전기적으로 연결될 수 있도록 제거되어 있는 부분을 포함할 수 있다. 또한, 상부 유지 전극(175c)이 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 하부 유지 전극(125c)과 전기적으로 연결될 수 있도록 제거되어 있는 부분을 포함할 수 있다.

여기서, 제3 화소(PXc)의 구동 트랜지스터(T1)의 게이트 전극(155c)의 경계선은 돌출부를 제외하고는 이와 중첩하는 하부 유지 전극(125c)의 경계선 및/또는 상부 유지 전극(175c)의 경계선보다 평면도상 내측에 위치할 수 있다. 그 결과, 제3 화소(PXc)의 구동 트랜지스터(T1)의 게이트 전극(155c)은 인접하는 화소(PXb)와 기생 커패시턴스를 상대적으로 적게 형성한다. 이는 생성되는 전력선의 대부분이 게이트 전극(155c)으로 진입되기 전에 하부 유지 전극(125c) 및/또는 상부 유지 전극(175c)과 연결되기 때문이다.

한편, 실시예에 따라서는 게이트 전극(155a, 155b, 155c)의 돌출부 외에 일 부분에서 하부 유지 전극(125a, 125b, 125c) 및/또는 상부 유지 전극(175a, 175b, 175c)의 경계선 보다 외측으로 위치할 수 있다. 즉, 도 2에 의하면, 제1 화소(PXa), 제2 화소(PXbc), 및 제3 화소(PXc)의 게이트 전극(155a, 155c)은 하부 유지 전극(125a, 125b, 125c) 및 상부 유지 전극(175a, 175b, 175c)의 경계선 보다 외측으로 위치하는 추가 돌출부를 더 포함한다. 즉, 제1 화소(PXa)의 게이트 전극(155a)은 하측으로 돌출되는 추가 돌출부를 더 포함하고, 제2 화소(PXb)의 게이트 전극(155b)은 x축 방향으로 연장되는 추가 돌출부를 더 포함하며, 제3 화소(PXc)의 게이트 전극(155c)은 상측으로 돌출되는 추가 돌출부를 더 포함한다. 이러한 추가 돌출부의 구조는 유지 커패시터(Cst)의 커패시턴스값을 일정하게 하는 장점을 가질 수 있다. 즉, 게이트 전극(155a, 155b, 155c)을 실제로 형성할 때, 일측으로 이동되면서 형성되는 경우 하부 유지 전극(125a, 125b, 125c) 및/또는 상부 유지 전극(175a, 175b, 175c)과 중첩하는 면적이 변경되면서 유지 커패시터(Cst)의 커패시턴스값이 변경될 수 있다. 하지만, 게이트 전극(155a, 155b, 155c)의 일 부분이 하부 유지 전극(125a, 125b, 125c) 및/또는 상부 유지 전극(175a, 175b, 175c)의 외측에 형성되는 경우 게이트 전극(155a, 155b, 155c)이 일측으로 이동되면서 형성되더라도 하부 유지 전극(125a, 125b, 125c) 및/또는 상부 유지 전극(175a, 175b, 175c)과 중첩하는 면적을 일정하게 하도록 할 수 있다.

한편, 도 2에 의하면, 하부 유지 전극(125a, 125b, 125c)이 상부 유지 전극(175a, 175b, 175c)보다 더 외측에 경계가 위치할 수 있지만, 상부 유지 전극(175a, 175b, 175c)이 제3 반도체(133a, 133b, 133c)와 연결되는 측면에서만 하부 유지 전극(125a, 125b, 125c)보다 경계가 더 외측에 위치할 수 있다.

입력 트랜지스터(T2)는 제1 절연층(120)위에 위치하는 제2 반도체(132a, 132b, 132c)에 채널, 제1 영역, 제2 영역을 가지며, 제1 영역 및 제2 영역은 도핑되어 도체와 동일 또는 유사한 도전 특성을 가진다. 제2 반도체(132a, 132b, 132c)의 제1 영역은 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 연결 부재(177a, 177b, 177c)와 전기적으로 연결되며, 연결 부재(177a, 177b, 177c)는 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 데이터선(171a, 171b, 171c)과 전기적으로 연결되어 데이터 전압(DVa, DVb, DVc)을 인가 받는다. 제2 반도체(132a, 132b, 132c)의 제2 영역은 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝 및 게이트 전극 연결 부재(176a, 176b, 176c)와 전기적으로 연결되며, 게이트 전극 연결 부재(176a, 176b, 176c)는 제3 절연층(160)에 형성된 오프닝을 통하여 게이트 전극(155a, 155b, 155c)과 전기적으로 연결되어 있다. 실시예에 따라서 게이트 전극 연결 부재(176a, 176b, 176c)는 제2 반도체(132a, 132b, 132c)의 채널을 향하여 연장되어 제2 반도체(132a, 132b, 132c)의 채널을 덮는 구조를 가질 수 있다.

제2 반도체(132a, 132b, 132c)는 제2 절연층(140)에 의하여 덮여 있으며, 제2 절연층(140)의 위에는 제2 게이트 전극(156)이 형성되어 있다. 평면도상 제2 게이트 전극(156)과 중첩하는 제2 반도체(132a, 132b, 132c)에는 채널이 형성되며 채널은 제2 게이트 전극(156)에 의하여 가려져 도핑되지 않는다. 제2 게이트 전극(156)은 연장되어 제3 절연층(160)에 형성된 오프닝을 통하여 제3 도전층에 위치하는 제1 스캔 신호선(151)과 전기적으로 연결되어 있다. 또한, 한 그룹의 화소에 속하는 복수의 입력 트랜지스터(T2)의 제2 게이트 전극(156)은 일체로 형성되어 있다.

제2 반도체(132a, 132b, 132c)의 제1 영역과 데이터선(171a, 171b, 171c)을 연결하는 연결 부재(177a, 177b, 177c)는 한 그룹의 화소 회로부 내에서 서로 멀리 위치되어 간섭을 줄이는 구조를 가진다. 이와 같이 데이터 전압(DVa, DVb, DVc)이 인가되는 제2 반도체(132a, 132b, 132c)가 서로 멀리 위치하는 구조에 의하면, 데이터 전압(DVa, DVb, DVc)이 동일한 타이밍에 각 화소(PXa, PXb, PXc)에 입력될 때 서로 영향을 적게 주게 되어 충분한 전압이 유지 커패시터(Cst)에 입력될 수 있도록 한다. 특히, 이러한 현상은 각 화소(PXa, PXb, PXc)에 입력되는 데이터 전압(DVa, DVb, DVc)의 차이가 클 때 더욱 큰 영향을 줄 수 있는데, 도 2의 실시예에서는 최대한 멀리 위치하도록 하여 이러한 영향을 최소화시킨다.

초기화 트랜지스터(T3)는 제1 절연층(120)위에 위치하는 제3 반도체(133a, 133b, 133c)에 채널, 제1 영역, 제2 영역을 가지며, 제1 영역 및 제2 영역은 도핑되어 도체와 동일 또는 유사한 도전 특성을 가진다. 제3 반도체(133a, 133b, 133c)의 제1 영역은 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제3 도전층에 위치하는 상부 유지 전극(175a, 175b, 175c)과 전기적으로 연결된다. 한편, 상부 유지 전극(175a, 175b, 175c)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 하부 유지 전극(125a, 125b, 125c)과 전기적으로 연결되고, 또한, 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제1 반도체(131a, 131b, 131c)와도 전기적으로 연결되어 있다. 제3 반도체(133a, 133b, 133c)의 제2 영역은 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 초기화 전압 연결부(173-3)와 전기적으로 연결되어 초기화 전압(VINT)을 인가 받는다. 제3 반도체(133a, 133b, 133c)는 제2 절연층(140)에 의하여 덮여 있으며, 제2 절연층(140)의 위에는 제3 게이트 전극(157)이 형성되어 있다. 평면도상 제3 게이트 전극(157)과 중첩하는 제3 반도체(133a, 133b, 133c)에는 채널이 형성되며 채널은 제3 게이트 전극(157)에 의하여 가려져 도핑되지 않는다. 제3 게이트 전극(157)은 연장되어 제3 절연층(160)에 형성된 오프닝을 통하여 제3 도전층에 위치하는 제2 스캔 신호선(151-1)과 전기적으로 연결되어 있다. 또한, 한 그룹의 화소에 속하는 복수의 초기화 트랜지스터(T3)의 제3 게이트 전극(157)은 일체로 형성되어 있다.

유지 커패시터(Cst)는 도 3에서 도시하고 있는 바와 같이 제1 유지 커패시터(Cst1)와 제2 유지 커패시터(Cst2)를 포함한다.

제1 유지 커패시터(Cst1)는 제2 도전층에 위치하는 게이트 전극(155a, 155b, 155c), 그 위에 위치하는 제3 절연층(160) 및 그 위에 위치하는 상부 유지 전극(175a, 175b, 175c)으로 이루어진다. 또한, 제2 유지 커패시터(Cst2)는 제1 도전층에 위치하는 하부 유지 전극(125a, 125b, 125c), 그 위에 위치하는 제1 절연층(120)과 제2 절연층(140) 및 그 위에 위치하는 게이트 전극(155a, 155b, 155c)으로 이루어진다. 그 결과 게이트 전극(155a, 155b, 155c)을 공통으로 하면서 평면도상 상하로 중첩하는 두 유지 전극(상부 유지 전극(175a, 175b, 175c) 및 하부 유지 전극(125a, 125b, 125c)의 삼중층 구조를 가진다.

하부 유지 전극(125a, 125b, 125c)과 상부 유지 전극(175a, 175b, 175c)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 전기적으로 서로 연결되어 있으며, 게이트 전극(155a, 155b, 155c)이 제1 유지 커패시터(Cst1)와 제2 유지 커패시터(Cst2)에서 공통으로 포함되고 있으므로, 제1 유지 커패시터(Cst1)와 제2 유지 커패시터(Cst2)는 회로 구조상 병렬로 연결된 구조를 가진다. 회로 구조상 병렬로 연결된 구조를 가지므로, 유지 커패시터(Cst)의 전체 커패시턴스는 제1 유지 커패시터(Cst1)의 커패시턴스와 제2 유지 커패시터(Cst2)의 커패시턴스를 합한 값을 가진다.

상부 유지 전극(175a, 175b, 175c)은 일체로 형성되며, 제4 절연층(180)에 형성되어 있는 오프닝(185a, 185b, 185c)을 통하여 발광 다이오드(EDa, EDb, EDc)의 애노드(191a, 191b, 191c)와 전기적으로 연결되어 있다. 실시예에 따라서는 상부 유지 전극(175a, 175b, 175c)과 애노드를 연결하는 추가 부재(애노드 연결 부재)를 더 포함할 수도 있다.

발광 다이오드(EDa, EDb, EDc)는 애노드(191a, 191b, 191c), 발광층(도 12의 370 참조) 및 캐소드(도 12의 270 참조)를 포함하며, 애노드(191a, 191b, 191c)는 제4 절연층(180)의 위에 제4 도전층(애노드 도전층)에 위치한다. 추가적으로 격벽(도 12의 350 참조)이 형성되어 발광 다이오드를 서로 구분시킬 수 있으며, 격벽(350)은 오프닝(351)을 통하여 애노드(191a, 191b, 191c)를 노출시키고, 노출된 부분을 통하여 발광층(370)이 형성되고, 그 위에 캐소드(270)가 형성되는 구조를 가질 수 있다.

실시예에 따라서 발광층은 격벽의 오프닝 내에만 형성될 수도 있지만, 도 12의 실시예에 의하면, 발광층(370)은 노출된 애노드(191) 및 격벽(350)의 위에도 형성되어 있다. 캐소드(270)는 발광층(370)의 위에 형성되어 있다. 도 12의 실시예에 의하면, 발광층(370) 및 캐소드(270)는 전체적으로 형성되어 마스크를 사용하지 않을 수 있다.

발광 다이오드(EDa, EDb, EDc)의 상부에는 봉지층, 색변환층 또는 컬러 필터를 포함할 수 있는데, 이러한 구조에 대하여 후술하는 도 12에서 살펴본다.

도 2를 참고하면, 발광 다이오드(EDa, EDb, EDc)의 애노드(191a, 191b, 191c)는 각 화소(PXa, PXb, PXc)의 화소 회로부의 구조와 무관하게 형성되어 있어, 애노드(191a, 191b, 191c)가 본 화소외에 인접하는 화소와도 평면도상 중첩하는 구조를 가진다.

발광 다이오드(EDa, EDb, EDc)의 애노드(191a, 191b, 191c)와 본 화소 및 인접하는 화소의 평면상 중첩 구조에 대하여 도 4 내지 도 10을 참고하여 상세하게 살펴본다.

인접하는 화소와의 관계는 도 4에서 도시하고 있는 바와 같이 본 화소의 게이트 노드와 인접하는 화소의 애노드 노드 간의 관계에 의하여 주로 영향을 받으며, 이는 발광 다이오드(EDa, EDb, EDc)의 애노드(191a, 191b, 191c)와 인접하는 화소 회로부의 중첩 구조에 의하여 정해질 수 있다.

이하에서는 먼저 도 4를 통하여 인접하는 화소 간의 애노드 노드 및 게이트 노드에 대하여 간략하게 살펴본다.

도 4는 인접하는 화소 간의 애노드와 구동 트랜지스터의 게이트 노드의 관계를 도시한 회로도이다.

도 4에서는 제2 화소(PXb) 및 제3 화소(PXc)를 중심으로 도시하고 있으며, 제2 화소(PXb)와 제1 화소(PXa)간에도 동일할 수 있다.

도 4에 의하면, 인접하는 화소간에 크게 영향을 주고 받는 기생 커패시턴스는 일측 화소(PXc)의 애노드 노드(Anode_B)와 타측 화소(PXb)의 게이트 노드(Gate_R) 간에 발생한다.

제3 화소(PXc)의 게이트 노드(Gate_R)는 구동 트랜지스터(T1)의 게이트 전극(155c)뿐만 아니라, 이와 연결되어 있는 입력 트랜지스터(T2)의 제2 반도체(132c)와 구동 트랜지스터(T1)의 게이트 전극(155c)을 연결하는 게이트 전극 연결 부재(176c)를 포함한다. 또한, 게이트 노드(Gate_R)는 구동 트랜지스터(T1)의 게이트 전극(155c)과 항상 동일한 전압 레벨을 가지는 부분(제2 반도체(132c)의 일 부분)도 포함할 수 있다. 도 2 및 도 3을 참고하면, 제3 절연층(160)에 형성된 오프닝을 통하여 게이트 전극(155c)의 돌출부와 전기적으로 연결되어 있는 게이트 전극 연결 부재(176c)를 포함한다. 한편, 추가적으로 게이트 전극 연결 부재(176c)와 오프닝을 통하여 전기적으로 연결되어 있는 제2 반도체(132c)의 제2 영역도 게이트 노드에 추가적으로 포함될 수 있다.

한편, 제2 화소(PXb)의 애노드 노드(Anode_B)는 발광 다이오드(EDb)의 애노드(191b)뿐만 아니라, 이와 연결되어 있는 상부 유지 전극(175b) 및 하부 유지 전극(125b)을 포함한다. 또한, 애노드 노드(Anode_B)는 발광 다이오드(EDb)의 애노드(191b)와 항상 동일한 전압 레벨을 가지는 부분(제1 반도체(131b)의 일 부분, 제3 반도체(133b)의 일부분, 발광부 커패시터(Cledb)의 일단)도 포함할 수 있다. 도 2 및 도 3을 참고하면, 제4 절연층(180)에 형성된 오프닝(185b)을 통하여 애노드(191b)와 전기적으로 연결되는 상부 유지 전극(175b)과 상부 유지 전극(175b)과 오프닝을 통하여 전기적으로 연결되는 하부 유지 전극(125b)을 포함한다. 한편, 추가적으로 상부 유지 전극(175b)과 오프닝을 통하여 전기적으로 연결되어 있는 제1 반도체(131b)의 제2 영역 및 제3 반도체(133b)의 제1 영역도 애노드 노드에 추가적으로 포함될 수 있다.

여기서, 게이트 노드와 애노드 노드를 결정함에 있어서 전기적으로 연결되어 있는지 여부는 일체로 형성되거나 오프닝을 통하여 직접 연결되는 경우를 포함하며, 반도체의 채널을 지나서 연결되는 것은 포함되지 않을 수 있다.

도 4에서 도시하고 있는 일측 화소(PXc)의 애노드 노드(Anode_B)와 타측 화소(PXb)의 게이트 노드(Gate_R) 간의 기생 커패시턴스는 가급적 작게 형성되는 것이 적합하다. 즉, 기생 커패시턴스가 크면 일측 화소(PXc)의 애노드 노드(Anode_B)의 전압 변경이 타측 화소(PXb)의 게이트 노드(Gate_R)에 영향을 주어 타측 화소(PXb)의 구동 트랜지스터(T1)가 출력하는 출력 전류가 변할 수 있기 때문이다.

본 실시예에서는 인접하는 화소의 애노드 노드가 본 화소의 게이트 노드와 기생 커패시턴스가 적게 발생하도록 하여 인접하는 화소의 영향을 줄인 구조를 가지며, 이에 대해서는 구체적으로 도 5 내지 도 10을 통하여 살펴본다.

도 5 내지 도 10을 통하여 발광 다이오드(EDa, EDb, EDc)의 애노드(191a, 191b, 191c)와 본 화소의 중첩 구조를 살펴본다.

도 5는 녹색 화소의 애노드와 구동 트랜지스터의 게이트 노드를 도시한 회로도이고, 도 6은 도 2의 VI-VI선을 따라 나타낸 일 실시예에 의한 발광 표시 장치의 단면도이고, 도 7은 청색 화소의 애노드와 구동 트랜지스터의 게이트 노드를 도시한 회로도이고, 도 8은 도 2의 VIII-VIII선을 따라 나타낸 일 실시예에 의한 발광 표시 장치의 단면도이고, 도 9는 적색 화소의 애노드와 구동 트랜지스터의 게이트 노드를 도시한 회로도이고, 도 10은 도 2의 X-X선을 따라 나타낸 일 실시예에 의한 발광 표시 장치의 단면도이다.

여기서, 녹색 화소는 제1 화소(PXa)이고, 청색 화소는 제2 화소(PXb)이며, 적색 화소는 제3 화소(PXc)인 실시예를 이용하여 살펴본다. 하지만, 이와 달리 다양한 위치에 다양한 컬러의 화소가 위치할 수 있다.

도 5에서는 녹색 화소(제1 화소(PXa))의 게이트 노드(Gate_G) 및 애노드 노드(Anode_G)의 회로도상의 위치를 도시하고 있다.

녹색 화소(제1 화소(PXa))의 게이트 노드(Gate_G)는 구동 트랜지스터(T1)의 게이트 전극(155a)뿐만 아니라, 이와 연결되어 있는 입력 트랜지스터(T2)의 제2 반도체(132a)와 구동 트랜지스터(T1)의 게이트 전극(155a)을 연결하는 게이트 전극 연결 부재(176a)를 포함한다. 또한, 게이트 노드(Gate_G)는 구동 트랜지스터(T1)의 게이트 전극(155a)과 항상 동일한 전압 레벨을 가지는 부분(제2 반도체(132a)의 일 부분)도 포함할 수 있다.

한편, 녹색 화소(제1 화소(PXa))의 애노드 노드(Anode_G)는 발광 다이오드(EDa)의 애노드(191a)뿐만 아니라, 이와 연결되어 있는 상부 유지 전극(175a) 및 하부 유지 전극(125a)을 포함한다. 또한, 애노드 노드(Anode_G)는 발광 다이오드(EDa)의 애노드(191a)와 항상 동일한 전압 레벨을 가지는 부분(제1 반도체(131a)의 일 부분, 제3 반도체(133a)의 일부분, 발광부 커패시터(Cleda)의 일단)도 포함할 수 있다.

도 2를 참고하면, 애노드 노드에 포함되는 구성 요소 중 인접하는 화소에 영향을 주로 주는 것은 애노드(191a, 191b, 191c)임을 알 수 있다. 즉, 도 2와 같이, 애노드(191a, 191b, 191c)는 인접하는 화소의 화소 회로부의 상부에 위치하는 구조를 가지기 때문에 인접하는 화소에 영향을 많이 준다.

한편, 녹색 화소(제1 화소(PXa))의 게이트 노드(Gate_G)에 속하는 게이트 전극(155a)은 평면도 상 상부 유지 전극(175a)에 의하여 덮여 있어 인접하는 화소(PXb, PXc)의 애노드(191b, 191c)로부터 받는 영향은 적다. 그러므로, 녹색 화소(제1 화소(PXa))의 게이트 노드(Gate_G) 중 가장 상측에 위치하며 노출되어 있는 게이트 전극 연결 부재(176a)가 인접하는 화소(PXb, PXc)의 애노드(191b, 191c)로부터 가장 큰 영향을 받는다.

그러므로, 인접하는 애노드 노드에 의한 녹색 화소(제1 화소(PXa))의 게이트 노드(Gate_G)의 영향은 인접하는 화소(PXb, PXc)의 애노드(191b, 191c)와 녹색 화소(제1 화소(PXa))의 게이트 전극 연결 부재(176a)의 인접 정보에 기초하여 확인할 수 있다. 특히, 인접하는 화소(PXb, PXc)의 애노드(191b, 191c)와 녹색 화소(제1 화소(PXa))의 게이트 전극 연결 부재(176a)가 평면도상 중첩하는 구조를 가지는 경우에는 인접하는 화소(PXb, PXc)의 애노드 노드로부터 본 화소의 게이트 노드(Gate_G)에 영향이 커서 본 화소(PXa)의 구동 트랜지스터(T1)가 타겟 출력 전류를 출력하지 못하는 문제가 발생할 수 있다.

도 2를 참고하면, 인접하는 인접하는 화소(PXb, PXc)의 애노드(191b, 191c)와 녹색 화소(제1 화소(PXa))의 게이트 전극(155a) 및 게이트 전극 연결 부재(176a)는 평면도상 서로 중첩하지 않아, 인접하는 화소(PXb, PXc)의 애노드(191b, 191c)와 녹색 화소(제1 화소(PXa))의 게이트 전극(155a) 및 게이트 전극 연결 부재(176a)는 일정 간격을 유지하면서 형성된 것을 확인할 수 있다. 이와 같이 평면도상 서로 중첩하지 않으므로 인접하는 화소(PXb, PXc)의 애노드 노드로부터 본 화소(PXa)의 게이트 노드(Gate_G)에 영향이 적고, 본 화소(PXa)의 구동 트랜지스터(T1)가 타겟 출력 전류를 출력할 수 있다.

또한, 도 6을 참고하면, 녹색 화소(제1 화소(PXa))에서 게이트 노드(Gate_G)의 게이트 전극 연결 부재(176a)와 애노드 노드(Anode_G)의 애노드(191a)가 단면상 서로 중첩하고 있는 구조가 도시되어 있다. 즉, 녹색 화소(제1 화소(PXa))에서는 게이트 노드(Gate_G)의 게이트 전극 연결 부재(176a)가 애노드(191a)에 의하여 중첩되면서 보호되는 구조를 가진다. 그 결과 인접하는 화소(PXb, PXc)의 애노드(191b, 191c)가 수직으로 중첩하지 않으면서 전계를 통하여 측면에서 영향을 주는 것도 일정 수준 차단할 수 있는 구조를 가진다.

이와 같이, 녹색 화소(제1 화소(PXa))에서 게이트 노드(Gate_G)의 게이트 전극(155a) 및 게이트 전극 연결 부재(176a)는 인접하는 화소(PXb, PXc)의 애노드(191b, 191c)와 중첩하지 않고 본 화소(PXa)의 애노드(191a)와 중첩하는 구조에 의하여 인접하는 화소(PXb, PXc)의 애노드 노드(Anode_B, Anode_R)로부터의 영향이 최소화되어 본 화소(PXa)의 구동 트랜지스터(T1)는 타겟 출력 전류를 출력하고 본 화소(PXa)의 발광 다이오드(EDa)는 타겟 휘도를 표시할 수 있다.

한편, 도 6에 의하면, 녹색 화소(제1 화소(PXa))의 게이트 노드(Gate_G)와 애노드 노드(Anode_G)는 서로 중첩하고 있지만, 동일한 화소(제1 화소(PXa))에 형성되어 있어 종국적으로는 타겟 전압을 유지하게 되어 표시 품질에 영향을 주지 않는다.

이하에서는 도 7 및 도 8을 참고하여, 청색 화소(제2 화소(PXb))의 게이트 노드(Gate_B) 및 애노드 노드(Anode_B)에 대하여 살펴본다.

청색 화소(제2 화소(PXb))의 게이트 노드(Gate_B)는 구동 트랜지스터(T1)의 게이트 전극(155b)뿐만 아니라, 이와 연결되어 있는 입력 트랜지스터(T2)의 제2 반도체(132b)와 구동 트랜지스터(T1)의 게이트 전극(155b)을 연결하는 게이트 전극 연결 부재(176b)를 포함한다. 또한, 게이트 노드(Gate_B)는 구동 트랜지스터(T1)의 게이트 전극(155b)과 항상 동일한 전압 레벨을 가지는 부분(제2 반도체(132b)의 일 부분)도 포함할 수 있다.

한편, 청색 화소(제2 화소(PXb))의 애노드 노드(Anode_B)는 발광 다이오드(EDb)의 애노드(191b)뿐만 아니라, 이와 연결되어 있는 상부 유지 전극(175b) 및 하부 유지 전극(125b)을 포함한다. 또한, 애노드 노드(Anode_B)는 발광 다이오드(EDb)의 애노드(191b)와 항상 동일한 전압 레벨을 가지는 부분(제1 반도체(131b)의 일 부분, 제3 반도체(133b)의 일부분, 발광부 커패시터(Cledb)의 일단)도 포함할 수 있다.

한편, 청색 화소(제2 화소(PXb))의 게이트 노드(Gate_B)에 속하는 게이트 전극(155b)은 평면도 상 상부 유지 전극(175b)에 의하여 덮여 있어 인접하는 화소(PXa, PXc)의 애노드(191a, 191c)로부터 받는 영향은 적다. 그러므로, 청색 화소(제2 화소(PXb))의 게이트 노드(Gate_B) 중 가장 상측에 위치하며 노출되어 있는 게이트 전극 연결 부재(176b)가 인접하는 화소(PXa, PXc)의 애노드(191a, 191c)로부터 가장 큰 영향을 받는다.

그러므로, 인접하는 애노드 노드에 의한 청색 화소(제2 화소(PXb))의 게이트 노드(Gate_B)의 영향은 인접하는 화소(PXa, PXc)의 애노드(191a, 191c)와 청색 화소(제2 화소(PXb))의 게이트 전극 연결 부재(176b)의 인접 정보에 기초하여 확인할 수 있다. 특히, 인접하는 화소(PXa, PXc)의 애노드(191a, 191c)와 청색 화소(제2 화소(PXb))의 게이트 전극 연결 부재(176b)가 평면도상 중첩하는 구조를 가지는 경우에는 인접하는 화소(PXa, PXc)의 애노드 노드로부터 본 화소(PXb)의 게이트 노드(Gate_B)에 영향이 커서 본 화소(PXb)의 구동 트랜지스터(T1)가 타겟 출력 전류를 출력하지 못하는 문제가 발생할 수 있다.

도 2를 참고하면, 인접하는 인접하는 화소(PXa, PXc)의 애노드(191a, 191c)와 청색 화소(제2 화소(PXb))의 게이트 전극(155b) 및 게이트 전극 연결 부재(176b)는 평면도상 서로 중첩하지 않아, 인접하는 화소(PXa, PXc)의 애노드(191a, 191c)와 청색 화소(제2 화소(PXb))의 게이트 전극(155b) 및 게이트 전극 연결 부재(176b)는 일정 간격을 유지하면서 형성된 것을 확인할 수 있다. 이와 같이 평면도상 서로 중첩하지 않으므로 인접하는 화소(PXa, PXc)의 애노드 노드로부터 본 화소(PXb)의 게이트 노드(Gate_B)에 영향이 적고, 본 화소(PXb)의 구동 트랜지스터(T1)가 타겟 출력 전류를 출력할 수 있다.

또한, 도 8을 참고하면, 청색 화소(제2 화소(PXb))에서 게이트 노드(Gate_B)의 게이트 전극 연결 부재(176b)와 애노드 노드(Anode_B)의 애노드(191b)가 단면상 서로 중첩하고 있는 구조가 도시되어 있다. 즉, 청색 화소(제2 화소(PXb))에서는 게이트 노드(Gate_B)의 게이트 전극 연결 부재(176b)가 애노드(191b)에 의하여 중첩되면서 보호되는 구조를 가진다. 그 결과 인접하는 화소(PXa, PXc)의 애노드(191a, 191c)가 수직으로 중첩하지 않으면서 전계를 통하여 측면에서 영향을 주는 것도 일정 수준 차단할 수 있는 구조를 가진다.

이와 같이, 청색 화소(제2 화소(PXb))에서 게이트 노드(Gate_B)의 게이트 전극(155b) 및 게이트 전극 연결 부재(176b)는 인접하는 화소(PXa, PXc)의 애노드(191a, 191c)와 중첩하지 않고 본 화소(PXb)의 애노드(191b)와 중첩하는 구조에 의하여 인접하는 화소(PXa, PXc)의 애노드 노드(Anode_G, Anode_R)로부터의 영향이 최소화되어 본 화소(PXb)의 구동 트랜지스터(T1)는 타겟 출력 전류를 출력하고 본 화소(PXb)의 발광 다이오드(EDb)는 타겟 휘도를 표시할 수 있다.

도 8에 의하면, 청색 화소(제2 화소(PXb))의 게이트 노드(Gate_B)와 애노드 노드(Anode_B)는 서로 중첩하고 있지만, 동일한 화소(제2 화소(PXb))에 형성되어 있어 종국적으로는 타겟 전압을 유지하게 되어 표시 품질에 영향을 주지 않는다.

이하에서는 도 9 및 도 10을 참고하여, 적색 화소(제3 화소(PXc))의 게이트 노드(Gate_R) 및 애노드 노드(Anode_R)에 대하여 살펴본다.

도 9에서는 적색 화소(제3 화소(PXc))의 게이트 노드(Gate_R) 및 애노드 노드(Anode_R)의 회로도상의 위치를 도시하고 있다.

적색 화소(제3 화소(PXc))의 게이트 노드(Gate_R)는 구동 트랜지스터(T1)의 게이트 전극(155c)뿐만 아니라, 이와 연결되어 있는 입력 트랜지스터(T2)의 제2 반도체(132c)와 구동 트랜지스터(T1)의 게이트 전극(155c)을 연결하는 게이트 전극 연결 부재(176c)를 포함한다. 또한, 게이트 노드(Gate_R)는 구동 트랜지스터(T1)의 게이트 전극(155c)과 항상 동일한 전압 레벨을 가지는 부분(제2 반도체(132c)의 일 부분)도 포함할 수 있다.

한편, 적색 화소(제3 화소(PXc))의 애노드 노드(Anode_R)는 발광 다이오드(EDc)의 애노드(191c)뿐만 아니라, 이와 연결되어 있는 상부 유지 전극(175c) 및 하부 유지 전극(125c)을 포함한다. 또한, 애노드 노드(Anode_R)는 발광 다이오드(EDc)의 애노드(191c)와 항상 동일한 전압 레벨을 가지는 부분(제1 반도체(131c)의 일 부분, 제3 반도체(133c)의 일부분, 발광부 커패시터(Cledc)의 일단)도 포함할 수 있다.

한편, 적색 화소(제3 화소(PXc))의 게이트 노드(Gate_R)에 속하는 게이트 전극(155c)은 평면도 상 상부 유지 전극(175c)에 의하여 덮여 있어 인접하는 화소(PXa, PXb)의 애노드(191a, 191b)로부터 받는 영향은 적다. 그러므로, 적색 화소(제3 화소(PXc))의 게이트 노드(Gate_R) 중 가장 상측에 위치하며 노출되어 있는 게이트 전극 연결 부재(176c)가 인접하는 화소(PXa, PXc)의 애노드(191a, 191b)로부터 가장 큰 영향을 받는다.

그러므로, 인접하는 애노드 노드에 의한 적색 화소(제3 화소(PXc))의 게이트 노드(Gate_R)의 영향은 인접하는 화소(PXa, PXb)의 애노드(191a, 191b)와 적색 화소(제3 화소(PXc))의 게이트 전극 연결 부재(176c)의 인접 정보에 기초하여 확인할 수 있다. 특히, 인접하는 화소(PXa, PXb)의 애노드(191a, 191b)와 적색 화소(제3 화소(PXc))의 게이트 전극 연결 부재(176c)가 평면도상 중첩하는 구조를 가지는 경우에는 인접하는 화소(PXb, PXc)의 애노드 노드로부터 본 화소의 게이트 노드(Gate_G)에 영향이 커서 본 화소(PXa)의 구동 트랜지스터(T1)가 타겟 출력 전류를 출력하지 못하는 문제가 발생할 수 있다.

도 2를 참고하면, 적색 화소(제3 화소(PXc))의 게이트 전극(155c)은 제2 화소(PXb)의 애노드(191b)와 일부 영역에서 중첩하는 구조를 가진다. 하지만, 도 10을 참고하면, 게이트 전극(155c)과 애노드(191b)의 사이에는 상부 유지 전극(175c)이 위치하고 있어, 애노드(191b)가 게이트 전극(155c)에 영향을 주는 것을 상부 유지 전극(175c)이 막고 있다. 그 결과 게이트 전극(155c)과 애노드(191b)의 사이의 영향은 무시할 수 있을 정도이다.

도 2 및 도 10을 참고하면, 적색 화소(제3 화소(PXc))의 게이트 전극 연결 부재(176c)는 제2 화소(PXb)의 애노드(191b)와 평면도상 중첩하고 있지 않는 구조를 가진다. 또한, 인접하는 화소(PXa, PXb)의 애노드(191a, 191b)와 적색 화소(제3 화소(PXc))의 게이트 전극 연결 부재(176c)는 일정 간격을 유지하면서 형성되어 있다. 이와 같이 평면도상 서로 중첩하지 않으므로 인접하는 화소(PXa, PXb)의 애노드 노드로부터 본 화소(PXc)의 게이트 노드(Gate_R)에 영향이 적고, 본 화소(PXc)의 구동 트랜지스터(T1)가 타겟 출력 전류를 출력할 수 있다.

한편, 도 10을 참고하면, 적색 화소(제3 화소(PXc))에서 게이트 노드(Gate_R)의 게이트 전극 연결 부재(176c)는 애노드(191c)와 단면상 중첩하지 않는 구조를 가진다. 그 결과, 다른 화소(PXa, PXb)에 비하여 적색 화소(제3 화소(PXc))에서 게이트 노드(Gate_R)의 게이트 전극 연결 부재(176c)는 애노드(191c)에 의하여 보호되지 않는 구조를 가진다.

하지만, 제1 화소(PXa) 및 제2 화소(PXb)와 같이 반드시 본 화소의 애노드(191a, 191b)로 본 화소의 게이트 전극 연결 부재(176a, 176b)와 평면도상 중첩해야만 하는 것은 아니며, 적색 화소(제3 화소(PXc))와 같이 게이트 전극 연결 부재(176c)가 인접하는 화소의 애노드(191a, 191b)와 평면도상 중첩하지 않는 것만으로 본 화소(PXc)의 구동 트랜지스터(T1)가 타겟 출력 전류를 출력할 수 있도록 한다.

이와 같이, 적색 화소(제3 화소(PXc))에서 게이트 노드(Gate_R)의 게이트 전극 연결 부재(176c)는 인접하는 화소(PXa, PXb)의 애노드(191a, 191b)와 중첩하지 않는 구조에 의하여 인접하는 화소(PXa, PXb)의 애노드 노드(Anode_G, Anode_B)로부터의 영향이 최소화되어 본 화소(PXc)의 구동 트랜지스터(T1)는 타겟 출력 전류를 출력하고 본 화소(PXc)의 발광 다이오드(EDc)는 타겟 휘도를 표시할 수 있다.

이상의 내용을 종합하면, 인접하는 화소의 애노드 노드로부터 본 화소의 게이트 노드의 영향을 줄이기 위해서는 인접하는 화소의 애노드 노드에 포함되는 애노드(191)와 본 화소의 게이트 노드에 포함되는 게이트 전극 연결 부재(176)가 평면도상 서로 중첩하지 않도록 위치시킨다.

이 때, 실시예에 따라서는 인접하는 화소의 애노드(191)가 본 화소의 게이트 전극(155)과 중첩할 수 있지만, 게이트 전극(155)의 상부에는 상부 유지 전극(175)이 위치하고 있어 영향이 감소된다. 그 결과 인접하는 화소의 애노드(191)와 본 화소의 게이트 전극(155)은 평면도상 중첩할 수도 있으며, 중첩하지 않을 수도 있다.

이러한 화소의 배치를 통하면, 본 화소의 게이트 노드는 인접하는 화소의 애노드 노드로부터의 영향이 적어 본 화소의 구동 트랜지스터(T1)가 타겟 출력 전류를 일정하게 출력하고, 본 화소의 발광 다이오드(ED)가 타겟 휘도를 표시한다.

실시예에 따라서는 적색 화소(제3 화소(PXc))에서도 게이트 전극 연결 부재(176c)가 애노드(191c)에 의하여 가려져 있는 구조를 가질 수도 있다. 즉, 도 10과 달리, 게이트 전극 연결 부재(176c)가 본 화소(적색 화소(제3 화소(PXc)))의 애노드(191c)에 의하여 가려져 있어 인접하는 화소(제2 화소(PXb) 등)로부터의 영향을 차단하거나 최소화시키는 구조를 가질 수도 있다. 도 2의 구조에 기초하면, 세 개의 화소(PXa, PXb, PXc) 중 두 개의 화소는 애노드(191a, 191b)와 게이트 전극 연결 부재(176a, 176b)가 각각 중첩하고 있지만, 한 화소는 애노드(191c)와 게이트 전극 연결 부재(176c)가 중첩하지 않는 구조를 가진다.

이상에서는 도 1과 같은 회로를 가지는 실시예를 중심으로 살펴보았다. 도 1의 실시예에서는 초기화 트랜지스터(T3)의 게이트 전극이 입력 트랜지스터(T2)의 게이트 전극과 다른 스캔 신호를 전달받는 실시예이다.

하지만, 실시예에 따라서는 초기화 트랜지스터(T3)의 게이트 전극이 입력 트랜지스터(T2)의 게이트 전극과 동일한 스캔 신호(제1 스캔 신호(SC))를 인가 받을 수 있다.

이러한 변형 실시예에 대해서는 도 11을 기초로 살펴본다.

도 11은 또 다른 실시예에 의한 발광 표시 장치의 화소의 회로도이다.

도 11은 도 1과 달리 초기화 트랜지스터(T3)의 게이트 전극은 제1 스캔 신호(SC)를 전달하는 제1 스캔 신호선(151)과 연결되어 있다.

이와 같은 실시예에 의하면, 입력 트랜지스터(T2)가 턴 온 되면서 데이터 전압이 입력되는 기입 동작과 초기화 트랜지스터(T3)가 턴 온 되면서 발광 다이오드(EDa, EDb, EDc)의 애노드의 전압을 초기화 전압(VINT)으로 변경하는 초기화 동작 및/또는 발광 다이오드(EDa, EDb, EDc)의 애노드의 전압을 감지하는 감지 동작이 동일 구간내에 수행된다. 이 때, 초기화 동작 전에 감지 동작이 수행될 수 있다.

표시 패널이 고해상도를 표시하게 될수록 화소 회로부를 패널에 형성할 공간이 부족하게 된다. 그런데, 도 11에 의하면, 도 1의 실시예에 비하여 배선을 하나 줄일 수 있으므로 패널에 화소 회로부를 형성할 수 있는 공간을 확보할 수 있는 장점을 가질 수 있다.

한편, 발광 표시 장치는 제4 절연층(180)의 위에 애노드(191), 발광층 및 캐소드를 포함하는 발광 다이오드가 형성되며, 발광 다이오드의 위에 추가적으로 봉지층, 색변환층 또는 컬러 필터를 포함할 수 있다. 이하에서는 도 12를 통하여 전체 발광 표시 장치의 단면 구조에 대하여 구체적으로 살펴본다.

도 12는 일 실시예에 의한 발광 표시 장치를 전체적으로 도시한 단면도이다.

도 12에서는 앞서 설명한 일실시예에 의한 발광 표시 장치의 구성 중 화소 회로부는 생략하였으며, 발광 다이오드(EDa, EDb, EDc)를 구성하는 애노드(191)부터 개괄적으로 도시하고 있다.

도 12에 도시된 바와 같이, 기판(110) 위에는 각 화소(PXa, PXb, PXc)마다 애노드(191)가 형성되어 있다. 기판(110)과 애노드(191)사이에 위치하는 복수의 트랜지스터 및 절연층 등의 화소 회로부 구조는 생략하였으며, 예를 들면, 이들은 도 2 및 도 3 등에 도시된 바와 같이 배치될 수 있다.

애노드(191) 위에는 격벽(350)이 위치하며, 격벽(350)은 애노드(191)의 일 부분을 노출시키는 오프닝(351)을 포함한다.

애노드(191) 및 격벽(350) 위에는 발광층(370)이 위치할 수 있으며, 본 실시예에서는 전영역에 걸쳐 발광층(370)이 위치한다. 이 때, 발광층(370)은 청색 광일 수 있는 제1 색 광을 방출하는 발광층일 수 있다. 실시예에 따라서는 발광층(370)이 각 화소의 오프닝(351)을 중심으로 서로 분리되어 형성될 수도 있으며, 이 때에는 각 화소의 발광층은 서로 다른 색의 광을 방출할 수도 있다. 발광층(370) 위에는 전체적으로 캐소드(270)가 위치할 수 있다.

캐소드(270) 위에는 복수의 절연층(381, 382, 383)을 포함하는 봉지층(380)이 위치할 수 있다. 절연층(381)과 절연층(383)은 무기 절연 물질을 포함할 수 있고, 절연층(381)과 절연층(383) 사이에 위치하는 절연층(382)은 유기 절연 물질을 포함할 수 있다.

봉지층(380) 위에는 충진제를 포함하는 충진층(390)이 위치할 수 있다. 충진층(390) 위에는 절연 물질을 포함하는 덮개층(400), 그리고 복수의 색변환층(430a, 430b) 및 투과층(430c)이 위치할 수 있다.

투과층(430c)은 입사되는 광을 통과시킬 수 있다. 즉, 투과층(430c)은 청색 광일 수 있는 제1 색 광을 투과시킬 수 있다. 투과층(430c)은 제1 색 광을 투과시키는 폴리머 물질을 포함할 수 있다. 투과층(430c)이 위치하는 영역은 청색을 방출하는 발광 영역에 해당할 수 있고, 투과층(430c)은 별도의 반도체 나노 결정을 포함하지 않고 입사된 제1 색 광을 그대로 통과시킬 수 있다.

색변환층(430a, 430b)은 서로 다른 반도체 나노 결정을 포함할 수 있다. 예를 들어, 색변환층(430a)으로 입사되는 제1 색 광은 색변환층(430b)이 포함하는 반도체 나노 결정에 의해 제2 색 광으로 변환되어 방출될 수 있다. 색변환층(430b)으로 입사되는 제1 색 광은 색변환층(430b)이 포함하는 반도체 나노 결정에 의해 제3 색 광으로 변환되어 방출될 수 있다.

반도체 나노 결정은 입사되는 제1 색 광을 제2 색 광 또는 제3 색 광으로 변환하는 형광체 및 양자점(quantum dot) 물질 중 적어도 어느 하나를 포함할 수 있다.

양자점의 코어는 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.

II-VI족 화합물은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; AgInS, CuInS, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.

III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.

IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 SiC, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.

이때, 이원소 화합물, 삼원소 화합물 또는 사원소 화합물은 균일한 농도로 입자 내에 존재하거나, 농도 분포가 부분적으로 다른 상태로 나누어져 동일 입자 내에 존재하는 것일 수 있다. 또한 하나의 양자점이 다른 양자점을 둘러싸는 코어/쉘 구조를 가질 수도 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다.

몇몇 실시예에서, 양자점은 전술한 나노 결정을 포함하는 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 상기 양자점의 쉘은 상기 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층 역할 및/또는 양자점에 전기 영동 특성을 부여하기 위한 차징층(charging layer)의 역할을 수행할 수 있다. 상기 쉘은 단층 또는 다중층일 수 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다. 상기 양자점의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다.

예를 들어, 상기 금속 또는 비금속의 산화물은 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4, NiO 등의 이원소 화합물, 또는 MgAl2O4, CoFe2O4, NiFe2O4, CoMn2O4등의 삼원소 화합물을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.

또, 상기 반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnSeS, ZnTeS, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InGaP, InSb, AlAs, AlP, AlSb등을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.

양자점은 약 45nm 이하, 바람직하게는 약 40nm 이하, 더욱 바람직하게는 약 30nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 이 범위에서 색순도나 색재현성을 향상시킬 수 있다. 또한 이러한 양자점을 통해 발광되는 광은 전 방향으로 방출되는바, 광 시야각이 향상될 수 있다.

또한, 양자점의 형태는 당 분야에서 일반적으로 사용하는 형태의 것으로 특별히 한정하지 않지만, 보다 구체적으로 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노와이어, 나노 섬유, 나노 판상 입자 등의 형태의 것을 사용할 수 있다.

양자점은 입자 크기에 따라 방출하는 광의 색상을 조절 할 수 있으며, 이에 따라 양자점은 청색, 적색, 녹색 등 다양한 발광 색상을 가질 수 있다.

복수의 색변환층(430a, 430b) 및 투과층(430c) 위에는 절연층(440)이 위치하고 그 위에 복수의 컬러 필터(450a, 450b, 450c) 및 차광 부재(460)가 위치할 수 있다.

컬러 필터(450a)는 제2 색 광을 나타낼 수 있고, 컬러 필터(450b)는 제3 색 광을 나타낼 수 있고, 컬러 필터(450c)는 제1 색 광을 나타낼 수 있다.

차광 부재(460)는 이웃한 컬러 필터(450a, 450b, 450c) 사이에 위치할 수 있다.

복수의 컬러 필터(450a, 450b, 450c) 및 차광 부재(460) 위에는 기판(210)이 위치할 수 있다. 즉, 기판(110)과 기판(210) 사이에 복수의 색변환층(430a, 430b) 및 복수의 컬러 필터(450a, 450b, 450c)가 위치할 수 있다.

본 발명의 다른 실시예에 따르면, 복수의 색변환층(430a, 430b) 및 투과층(430c)을 포함하는 대신 발광층(370)이 양자점을 포함할 수도 있다.

기판(110, 210)은 동일한 물질로 형성될 수 있다. 기판(110)에서는 봉지층(380)까지 형성하고, 기판(210)에는 컬러 필터(450a, 450b, 450c), 차광 부재(460), 절연층(440), 색변환층(430a, 430b), 투과층(430c), 및 덮개층(400)까지 형성할 수 있다. 그 후 충진층(390)을 이용하여 상하의 기판 구조물을 부착시켜 형성할 수 있다. 이 때, 충진층(390)의 외측 또는 내측에는 실런트를 더 포함하여 상하의 구조물이 부착되도록 할 수 있다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

10: 발광 표시 장치 PXa, PXb, PXc: 화소
T1, T2, T3: 트랜지스터 Cst: 유지 커패시터
EDa, EDb, EDc: 발광 다이오드 Cleda, Cledb, Cledc: 발광부 커패시터
155: 게이트 전극 176: 게이트 전극 연결 부재
191: 애노드 125: 하부 유지 전극
175: 상부 유지 전극 131, 132, 133: 반도체
151, 151-1: 스캔 신호선 156: 제2 게이트 전극
157: 제3 게이트 전극 171: 데이터선
172: 구동 전압선 172-3v: 구동 전압 연결부
173: 초기화 전압선 173-3: 초기화 전압 연결부
174: 구동 저전압선 177: 연결 부재
110, 210: 기판 120, 140, 160, 180: 절연층
185, 186, 351: 오프닝 194: 캐소드 연결부
270: 캐소드 350: 격벽
370: 발광층 380: 봉지층
381, 382, 383, 440: 절연층 390: 충진층
400: 덮개층 430a, 430b: 색변환층
430c: 투과층 450: 컬러 필터
460: 차광 부재

Claims

제1 구동 트랜지스터, 제1 입력 트랜지스터, 제1 초기화 트랜지스터, 제1 유지 커패시터, 및 제1 발광 다이오드를 포함하는 제1 화소; 및
제2 구동 트랜지스터, 제2 입력 트랜지스터, 제2 초기화 트랜지스터, 제2 유지 커패시터, 및 제2 발광 다이오드를 포함하는 제2 화소를 포함하며,
상기 제1 화소는 상기 제1 구동 트랜지스터의 제1 게이트 전극과 상기 제1 입력 트랜지스터를 연결하는 제1 게이트 전극 연결 부재를 더 포함하고,
상기 제2 화소는 상기 제2 구동 트랜지스터의 제2 게이트 전극과 상기 제2 입력 트랜지스터를 연결하는 제2 게이트 전극 연결 부재를 더 포함하며,
상기 제1 발광 다이오드는 제1 애노드를 포함하고, 상기 제2 발광 다이오드는 제2 애노드를 포함하고,
상기 제1 게이트 전극 연결 부재는 상기 제2 애노드와 평면도상 중첩하지 않는 발광 표시 장치.
제1항에서,
상기 제1 화소는 상기 제1 게이트 전극의 상부에 위치하는 제1 상부 유지 전극 및 상기 제1 게이트 전극의 하부에 위치하는 제1 하부 유지 전극을 더 포함하며,
상기 제2 화소는 상기 제2 게이트 전극의 상부에 위치하는 제2 상부 유지 전극 및 상기 제2 게이트 전극의 하부에 위치하는 제2 하부 유지 전극을 더 포함하는 발광 표시 장치.
제2항에서,
상기 제1 게이트 전극은 상기 제1 상부 유지 전극 또는 상기 제1 하부 유지 전극과 평면도 상 중첩하며,
상기 제1 유지 커패시터는 상기 제1 하부 유지 전극, 상기 제1 게이트 전극, 및 상기 제1 상부 유지 전극으로 구성되며,
상기 제2 게이트 전극은 상기 제2 상부 유지 전극 또는 상기 제2 하부 유지 전극과 평면도 상 중첩하며,
상기 제2 유지 커패시터는 상기 제2 하부 유지 전극, 상기 제2 게이트 전극, 및 상기 제2 상부 유지 전극으로 구성되는 발광 표시 장치.
제3항에서,
상기 제1 게이트 전극은 상기 제1 상부 유지 전극 또는 상기 제1 하부 유지 전극과 평면도 상 중첩하지 않는 제1 돌출부를 가지며,
상기 제1 돌출부는 상기 제1 게이트 전극 연결 부재와 전기적으로 연결되어 있고,
상기 제2 게이트 전극은 상기 제2 상부 유지 전극 또는 상기 제2 하부 유지 전극과 평면도 상 중첩하지 않는 제2 돌출부를 가지며,
상기 제2 돌출부는 상기 제2 게이트 전극 연결 부재와 전기적으로 연결되어 있는 발광 표시 장치.
제4항에서,
상기 제1 게이트 전극은 평면도 상 상기 제1 돌출부를 제외하고 상기 제1 상부 유지 전극 또는 상기 제1 하부 유지 전극의 경계 내에 위치하며,
상기 제2 게이트 전극은 평면도 상 상기 제2 돌출부를 제외하고 상기 제2 상부 유지 전극 또는 상기 제2 하부 유지 전극의 경계 내에 위치하는 발광 표시 장치.
제3항에서,
상기 제1 초기화 트랜지스터는 상기 제1 상부 유지 전극과 전기적으로 연결되어 있으며,
상기 제2 초기화 트랜지스터는 상기 제2 상부 유지 전극과 전기적으로 연결되어 있는 발광 표시 장치.
제2항에서,
상기 제1 상부 유지 전극과 상기 제1 하부 유지 전극은 전기적으로 연결되어 있으며,
상기 제2 상부 유지 전극과 상기 제2 하부 유지 전극은 전기적으로 연결되어 있는 발광 표시 장치.
제1항에서,
상기 제2 게이트 전극 연결 부재는 상기 제1 애노드와 평면도상 중첩하지 않는 발광 표시 장치.
제8항에서,
제3 구동 트랜지스터, 제3 입력 트랜지스터, 제3 초기화 트랜지스터, 제3 유지 커패시터, 및 제3 발광 다이오드를 포함하는 제3 화소를 더 포함하며,
상기 제3 화소는 상기 제3 구동 트랜지스터의 제3 게이트 전극과 상기 제3 입력 트랜지스터를 연결하는 제3 게이트 전극 연결 부재를 더 포함하며,
상기 제3 발광 다이오드는 제3 애노드를 포함하고,
상기 제3 게이트 전극 연결 부재는 상기 제2 애노드 및 상기 제3 애노드와 평면도상 중첩하지 않는 발광 표시 장치.
제9항에서,
상기 제3 애노드는 상기 제1 게이트 전극 연결 부재 및 상기 제2 게이트 전극 연결 부재와 평면도상 중첩하지 않는 발광 표시 장치.
제1항에서,
상기 제1 입력 트랜지스터의 게이트 전극과 상기 제2 입력 트랜지스터의 게이트 전극은 일체로 형성되며,
상기 제1 초기화 트랜지스터의 게이트 전극과 상기 제2 초기화 트랜지스터의 게이트 전극은 일체로 형성되어 있는 발광 표시 장치.
제1항에서,
상기 제1 입력 트랜지스터의 게이트 전극과 상기 제1 초기화 트랜지스터의 게이트 전극은 서로 동일한 제어 신호를 인가 받거나 서로 다른 타이밍의 제어 신호를 인가 받으며,
상기 제2 입력 트랜지스터의 게이트 전극과 상기 제2 초기화 트랜지스터의 게이트 전극은 서로 동일한 제어 신호를 인가 받거나 서로 다른 타이밍의 제어 신호를 인가 받는 발광 표시 장치.
제1항에서,
상기 제1 화소는 상기 제1 발광 다이오드의 양단과 연결되어 있는 제1 발광부 커패시터를 더 포함하고,
상기 제2 화소는 상기 제2 발광 다이오드의 양단과 연결되어 있는 제2 발광부 커패시터를 더 포함하는 발광 표시 장치.
제1 구동 트랜지스터, 제1 입력 트랜지스터, 제1 초기화 트랜지스터, 제1 유지 커패시터, 및 제1 발광 다이오드를 포함하는 제1 화소;
제2 구동 트랜지스터, 제2 입력 트랜지스터, 제2 초기화 트랜지스터, 제2 유지 커패시터, 및 제2 발광 다이오드를 포함하는 제2 화소; 및
제3 구동 트랜지스터, 제3 입력 트랜지스터, 제3 초기화 트랜지스터, 제3 유지 커패시터, 및 제3 발광 다이오드를 포함하는 제3 화소를 포함하며,
상기 제1 화소는 상기 제1 구동 트랜지스터의 제1 게이트 전극과 상기 제1 입력 트랜지스터를 연결하는 제1 게이트 전극 연결 부재를 더 포함하고,
상기 제2 화소는 상기 제2 구동 트랜지스터의 제2 게이트 전극과 상기 제2 입력 트랜지스터를 연결하는 제2 게이트 전극 연결 부재를 더 포함하고,
상기 제3 화소는 상기 제3 구동 트랜지스터의 제3 게이트 전극과 상기 제3 입력 트랜지스터를 연결하는 제3 게이트 전극 연결 부재를 더 포함하며,
상기 제1 발광 다이오드는 제1 애노드를 포함하고, 상기 제2 발광 다이오드는 제2 애노드를 포함하며, 상기 제3 발광 다이오드는 제3 애노드를 포함하고,
상기 제1 애노드 및 상기 제1 게이트 전극 연결 부재는 평면도상 서로 중첩하고,
상기 제2 애노드 및 상기 제2 게이트 전극 연결 부재는 평면도상 서로 중첩하며,
상기 제3 애노드 및 상기 제3 게이트 전극 연결 부재는 평면도상 서로 중첩하지 않는 발광 표시 장치.
제14항에서,
상기 제1 화소는 상기 제1 게이트 전극의 상부에 위치하는 제1 상부 유지 전극 및 상기 제1 게이트 전극의 하부에 위치하는 제1 하부 유지 전극을 더 포함하며,
상기 제2 화소는 상기 제2 게이트 전극의 상부에 위치하는 제2 상부 유지 전극 및 상기 제2 게이트 전극의 하부에 위치하는 제2 하부 유지 전극을 더 포함하며,
상기 제3 화소는 상기 제3 게이트 전극의 상부에 위치하는 제3 상부 유지 전극 및 상기 제3 게이트 전극의 하부에 위치하는 제3 하부 유지 전극을 더 포함하는 발광 표시 장치.
제15항에서,
상기 제1 게이트 전극은 상기 제1 상부 유지 전극 또는 상기 제1 하부 유지 전극과 평면도 상 중첩하며,
상기 제1 유지 커패시터는 상기 제1 하부 유지 전극, 상기 제1 게이트 전극, 및 상기 제1 상부 유지 전극으로 구성되며,
상기 제2 게이트 전극은 상기 제2 상부 유지 전극 또는 상기 제2 하부 유지 전극과 평면도 상 중첩하며,
상기 제2 유지 커패시터는 상기 제2 하부 유지 전극, 상기 제2 게이트 전극, 및 상기 제2 상부 유지 전극으로 구성되며,
상기 제3 게이트 전극은 상기 제3 상부 유지 전극 또는 상기 제3 하부 유지 전극과 평면도 상 중첩하며,
상기 제3 유지 커패시터는 상기 제3 하부 유지 전극, 상기 제3 게이트 전극, 및 상기 제3 상부 유지 전극으로 구성되는 발광 표시 장치.
제16항에서,
상기 제1 게이트 전극은 상기 제1 상부 유지 전극 또는 상기 제1 하부 유지 전극과 평면도 상 중첩하지 않는 제1 돌출부를 가지며,
상기 제1 돌출부는 상기 제1 게이트 전극 연결 부재와 전기적으로 연결되어 있고,
상기 제2 게이트 전극은 상기 제2 상부 유지 전극 또는 상기 제2 하부 유지 전극과 평면도 상 중첩하지 않는 제2 돌출부를 가지며,
상기 제2 돌출부는 상기 제2 게이트 전극 연결 부재와 전기적으로 연결되어 있으며,
상기 제3 게이트 전극은 상기 제3 상부 유지 전극 또는 상기 제3 하부 유지 전극과 평면도 상 중첩하지 않는 제3 돌출부를 가지며,
상기 제3 돌출부는 상기 제3 게이트 전극 연결 부재와 전기적으로 연결되어 있는 발광 표시 장치.
제17항에서,
상기 제1 게이트 전극은 평면도 상 상기 제1 돌출부를 제외하고 상기 제1 상부 유지 전극 또는 상기 제1 하부 유지 전극의 경계 내에 위치하며,
상기 제2 게이트 전극은 평면도 상 상기 제2 돌출부를 제외하고 상기 제2 상부 유지 전극 또는 상기 제2 하부 유지 전극의 경계 내에 위치하고,
상기 제3 게이트 전극은 평면도 상 상기 제3 돌출부를 제외하고 상기 제3 상부 유지 전극 또는 상기 제3 하부 유지 전극의 경계 내에 위치하는 발광 표시 장치.
제14항에서,
상기 제1 애노드는 상기 제2 게이트 전극 연결 부재 및 상기 제3 게이트 전극 연결 부재와 평면도상 중첩하지 않으며,
상기 제2 애노드는 상기 제1 게이트 전극 연결 부재 및 상기 제3 게이트 전극 연결 부재와 평면도상 중첩하지 않으며,
상기 제3 애노드는 상기 제1 게이트 전극 연결 부재 및 상기 제2 게이트 전극 연결 부재와 평면도상 중첩하지 않는 발광 표시 장치.
제14항에서,
상기 제1 입력 트랜지스터의 게이트 전극, 상기 제2 입력 트랜지스터의 게이트 전극, 및 상기 제3 입력 트랜지스터의 게이트 전극은 일체로 형성되며,
상기 제1 초기화 트랜지스터의 게이트 전극, 상기 제2 초기화 트랜지스터의 게이트 전극, 및 상기 제3 초기화 트랜지스터의 게이트 전극은 일체로 형성되어 있는 발광 표시 장치.