KR20220045482A

KR20220045482A - 이미지 센서

Info

Publication number: KR20220045482A
Application number: KR1020200128276A
Authority: KR
Inventors: 정태섭; 이경호; 마사토 후지타; 설두식; 이경덕
Original assignee: 삼성전자주식회사
Priority date: 2020-10-05
Filing date: 2020-10-05
Publication date: 2022-04-12
Also published as: US20220109015A1; US12113084B2; CN114388543A

Abstract

이미지 센서가 개시된다. 이미지 센서는 반도체 기판 내부에 형성되고, 광전 변환 소자를 각각 형성하는 제1 픽셀 영역 및 제2 픽셀 영역, 제1 픽셀 영역 및 제2 픽셀 영역을 둘러싸도록 형성된 제1 소자 분리막, 제1 픽셀 영역 및 제2 픽셀 영역 사이에 형성된 제2 소자 분리막, 및 제1 픽셀 영역 및 제2 픽셀 영역 상에 배치된 하나의 마이크로렌즈를 포함하고, 제2 소자 분리막은 제1 픽셀 영역 및 제2 픽셀 영역 사이의 일부를 오픈하는 적어도 하나의 제1 오픈 영역을 포함한다.

Description

이미지 센서{IMAGE SENSOR}

본 발명의 기술적 사상은 이미지 센서에 관한 것으로, 더욱 상세하게는, 소자 분리막을 포함하는 이미지 센서에 관한 것이다.

화상을 촬영하여 전기적 신호로 변환하는 이미지 센서는 디지털 카메라, 휴대전화용 카메라 및 휴대용 캠코더와 같은 일반 소비자용 전자기기뿐만 아니라, 자동차, 보안장치 및 로봇에 장착되는 카메라에도 사용된다.

최근 이미지 센서의 초점을 자동으로 검출하는 자동초점 방식(auto focusing, AF)이 널리 활용되고 있다. 특히, 빠른 초점 검출속도라는 특성에 따라 위상차 자동 초점(phase difference auto focusing, PAF) 기술에 대한 연구가 다양하게 이루어지고 있다. PAF에서는 촬영렌즈를 투과한 빛을 분할하여 서로 다른 초점검출 화소에서 검출하고 상기 검출신호가 동일한 위상에서 서로 같은 세기를 갖도록 초점 렌즈(focusing lens)를 자동으로 구동하여 초점거리를 조절한다.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 오픈 영역을 포함하는 소자 분리막이 형성된 이미지 센서를 제공하는 데에 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 반도체 기판 내부에 형성되고, 광전 변환 소자를 각각 형성하는 제1 픽셀 영역 및 제2 픽셀 영역, 제1 픽셀 영역 및 제2 픽셀 영역을 둘러싸도록 형성된 제1 소자 분리막, 제1 픽셀 영역 및 제2 픽셀 영역 사이에 형성된 제2 소자 분리막, 및 제1 픽셀 영역 및 제2 픽셀 영역 상에 배치된 하나의 마이크로렌즈를 포함하고, 제2 소자 분리막은 제1 픽셀 영역 및 제2 픽셀 영역 사이의 일부를 오픈하는 적어도 하나의 제1 오픈 영역을 포함할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 제1 면 및 제1 면에 대향하는 제2 면을 갖는 반도체 기판, 반도체 기판 내부에 형성되고, 광전 변환 소자를 각각 형성하는 제1 픽셀 영역 및 제2 픽셀 영역, 제1 픽셀 영역 및 제2 픽셀 영역을 둘러싸도록 형성된 제1 소자 분리막, 및 제1 픽셀 영역 및 제2 픽셀 영역 사이에 형성된 제2 소자 분리막을 포함하고, 제1 소자 분리막 및 제2 소자 분리막은 제1 면으로부터 제2 면까지 연장되도록 형성되고, 제2 소자 분리막은 제1 픽셀 영역 및 제2 픽셀 영역 사이의 일부를 오픈하는 제1 오픈 영역을 포함할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 반도체 기판 내부에 형성되고, 광전 변환 소자를 각각 형성하는 제1 픽셀 영역 및 제2 픽셀 영역, 제1 픽셀 영역 및 제2 픽셀 영역을 둘러싸도록 형성된 제1 소자 분리막, 제1 픽셀 영역 및 제2 픽셀 영역 사이에 형성된 제2 소자 분리막, 및 제1 픽셀 영역 및 제2 픽셀 영역에 각각 형성된 광전 변환 소자들로부터 각각 형성된 광 전하를 축적하는 플로팅 디퓨젼 영역을 포함하고, 제2 소자 분리막은 제1 픽셀 영역 및 제2 픽셀 영역 사이의 일부를 오픈하는 오픈 영역을 포함할 수 있다.

본 개시의 기술적 사상에 따른 이미지 센서는, AF 기능을 수행하기 위한 픽셀 그룹을 포함하고, 픽셀 그룹에 포함된 제1 픽셀 및 제2 픽셀은 오픈 영역을 포함하는 소자 분리막에 의해 서로 분리될 수 있다. 소자 분리막에 오픈 영역이 형성되므로, 소자 분리막에 의한 광 산란을 감소시킬 수 있고, 픽셀 그룹 내의 수광 영역이 증가될 수 있다.

도 1은 본 개시의 예시적인 실시 예에 따른 이미지 센서의 구성을 나타내는 블록도이다.
도 2은 도 1의 픽셀 어레이에 포함된 픽셀 그룹에 대한 회로도이다.
도 3a 및 도 3b는 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀 그룹에 대한 도면이다.
도 4는 도 3a의 I-I' 단면도이다.
도 5는 도 3a의 II-II' 단면도이다.
도 6은 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀 그룹에 대한 도면이다.
도 7은 도 6의 III-IIII' 단면도이다.
도 8은 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀 그룹에 대한 도면이다.
도 9은 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀 그룹에 대한 도면이다.
도 10은 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀 그룹에 대한 도면이다.
도 11a 및 도 11b는 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀 그룹에 대한 도면이다.
도 12은 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀 그룹에 대한 도면이다.
도 13은 도 12의 IV-IV' 단면도이다.
도 14은 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀 그룹에 대한 도면이다.
도 15은 도 14의 V-V' 단면도이다.
도 16은 멀티 카메라 모듈을 포함하는 전자 장치의 블록도이다.
도 17은 도 16의 카메라 모듈의 상세 블록도이다.

이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.

도 1은 본 개시의 예시적인 실시 예에 따른 이미지 센서의 구성을 나타내는 블록도이다.

도 1을 참조하면, 이미지 센서(100)는 픽셀 어레이(110), 제어부(120), 신호 처리부(130), 로우 드라이버(140) 및 신호 독출부(150)를 포함할 수 있다. 신호 독출부(150)는 상관 이중 샘플러(Correlated-Double Sampling, 이하 CDS; 151), 아날로그-디지털 컨버터(Analog-Digital Converter, 이하 ADC; 153) 및 버퍼(155)를 포함할 수 있다.

픽셀 어레이(110)는 복수의 픽셀들을 포함할 수 있다. 복수의 픽셀들 각각은 객체에 대응하는 이미지 신호들을 생성할 수 있다. 픽셀 어레이(110)는 대응하는 제1 내지 제n-1 컬럼 출력 라인(CLO_0~CLO_n-1)을 통해 픽셀 신호를 CDS(151)으로 출력할 수 있다.

픽셀 어레이(110)는 복수의 픽셀 그룹(PG)들을 포함할 수 있다. 복수의 픽셀 그룹(PG)들 각각은 제1 소자 분리막에 의해 정의될 수 있다. 픽셀 그룹(PG)에 대응하는 예시적인 회로는 도 2에서 후술하겠다.

픽셀 그룹(PG)들 각각은 복수의 픽셀들, 예를 들어, 제1 픽셀(PX1) 및 제2 픽셀(PX2)을 포함할 수 있다. 제1 픽셀(PX1) 및 제2 픽셀(PX2)은 제2 소자 분리막에 의해 서로 분리될 수 있고, 제1 소자 분리막 및 제2 소자 분리막에 의해 정의될 수 있다.

예시적인 실시 예에서, 픽셀 그룹(PG)들 각각은 2개의 픽셀들을 포함할 수 있고, 또는 예시적인 실시 예에서, 픽셀 그룹(PG)들 각각은 4개의 픽셀들을 포함할 수 있다. 다만, 하나의 픽셀 그룹(PG)에 포함된 픽셀의 수는 다양하게 구성될 수 있다.

제1 픽셀(PX1) 및 제2 픽셀(PX2) 각각은 대응되는 광전 변환 소자를 포함할 수 있고, 광을 흡수하여 광전하를 생성할 수 있다. 예를 들어, 광전 변환 소자는 포토 다이오드일 수 있다. 예시적인 실시 예에서, 동일한 픽셀 그룹(PG)에 포함된 제1 픽셀(PX1) 및 제2 픽셀(PX2)은 광전 변환 소자에서 생성된 광전하가 축적되는 플로팅 디퓨젼 영역을 서로 공유할 수 있다. 다만, 이에 한정되지는 않으며, 제1 픽셀(PX1) 및 제2 픽셀(PX2)은 각각 별도의 플로팅 디퓨젼 영역을 포함할 수도 있다.

제2 소자 분리막은, 제1 픽셀(PX1)의 광전 변환 소자가 형성되는 제1 광전 변환 영역 및 제2 픽셀(PX2)의 광전 변환 소자가 형성되는 제2 광전 변환 영역 사이에 형성될 수 있다. 제2 소자 분리막은 제1 광전 변환 영역 및 제2 광전 변환 영역 사이의 일부를 오픈하는 오픈 영역을 포함할 수 있다. 본 개시에 따른 이미지 센서(100)는 제2 소자 분리막에 오픈 영역에 형성되므로, 제2 소자 분리막으로 인해 광 센싱 감도가 감소되는 것을 방지할 수 있다. 또한, 제2 소자 분리막의 오픈 영역에 형성되고 P형 불순물로 도핑된 패시베이션 막에 의해 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 풀 웰(full well)의 선형성이 향상될 수 있다.

예시적인 실시 예에서, 동일한 픽셀 그룹(PG)에 포함되는 제1 픽셀(PX1) 및 제2 픽셀(PX2)은 제1 방향(예를 들어, 로우 방향)으로 서로 나란하게 배치될 수 있다. 제1 픽셀(PX1)에서 출력되는 제1 픽셀 신호, 및 제2 픽셀(PX2)에서 출력되는 제2 픽셀 신호에 기초하여, 제2 방향(예를 들어, 칼럼 방향)의 AF 기능이 수행될 수 있다.

또는, 예시적인 실시 예에서, 동일한 픽셀 그룹(PG)에 포함되는 제1 픽셀(PX1) 및 제2 픽셀(PX2)은 제2 방향으로 서로 나란하게 배치될 수 있다. 제1 픽셀(PX1)에서 출력되는 제1 픽셀 신호, 및 제2 픽셀(PX2)에서 출력되는 제2 픽셀 신호에 기초하여, 제1 방향의 AF 기능이 수행될 수도 있다. 다만, 본 개시에 따른 이미지 센서(100)는 이에 한정되지 않으며, 또는 예시적인 실시 예에서, 동일한 픽셀 그룹(PG)에 포함되는 제1 픽셀(PX1) 및 제2 픽셀(PX2)은 제1 방향 및 제2 방향의 사이의 방향(대각선 방향)으로 서로 나란하게 배치될 수도 있다.

예시적인 실시 예에서, 픽셀 그룹(PG)들 각각에 포함된 제1 픽셀(PX1) 및 제2 픽셀(PX2) 각각은 위상 검출 픽셀일 수 있고, 이미지들 사이의 위상 차를 산출하기 위해 이용되는 위상 신호들을 생성할 수 있다. 픽셀 그룹(PG)들은 객체에 대한 초점을 맞추기 위해 이용될 수 있다. 위상 신호들은 이미지 센서(100)에 맺힌 이미지들의 위치들에 관한 정보를 포함할 수 있고, 위상 신호들은 이미지들 사이의 위상 차들을 산출하기 위해 이용될 수 있다. 산출된 위상 차들에 기초하여, 이미지 센서(100)가 구비된 전자 장치의 렌즈의 초점 위치가 산출될 수 있다. 예를 들어, 위상 차를 0으로 만드는 렌즈의 위치가 초점 위치일 수 있다.

픽셀 그룹(PG)들은 객체에 대한 초점 맞춤뿐만 아니라, 객체와 이미지 센서(100) 사이의 거리 측정에도 이용될 수 있다. 객체와 이미지 센서(100) 사이의 거리를 측정하기 위하여, 이미지 센서(100)에 맺힌 이미지들 사이의 위상 차들, 렌즈와 이미지 센서(100) 사이의 거리, 렌즈의 크기, 렌즈의 초점 위치 등과 같은 추가의 정보들이 참조될 수 있다.

제어부(120)는 픽셀 어레이(110)가 광을 흡수하여 광전하를 축적하게 하거나, 축적된 광전하를 임시로 저장하게 하고, 저장된 광전하에 따른 픽셀 신호를 픽셀 어레이(110)의 외부로 출력하게 하도록, 로우 드라이버(140)를 제어할 수 있다. 또한, 제어부(120)는 픽셀 어레이(110)가 제공하는 픽셀 신호의 레벨을 측정하도록, 신호 독출부(150)를 제어할 수 있다.

로우 드라이버(140)는 픽셀 어레이(110)를 제어하기 위한 신호들(RSs, TSs, SELSs)을 생성하고, 픽셀 그룹(PG)들에 제공할 수 있다. 예시적인 실시 예에서, 로우 드라이버(140)는 AF 기능 또는 거리 측정 기능을 수행할지 여부에 기초하여, 픽셀 그룹(PG)들에 제공되는 리셋 제어 신호들(RSs), 전송 제어 신호들(TSs), 선택 신호들(SELSs)의 활성화 및 비활성화 타이밍을 결정할 수 있다.

CDS(151)는 픽셀 어레이(110)에서 제공한 픽셀 신호를 샘플링 및 홀드할 수 있다. CDS(151)는 특정한 노이즈의 레벨과 픽셀 신호에 따른 레벨을 이중으로 샘플링하여, 그 차이에 해당하는 레벨을 출력할 수 있다. 또한, CDS(151)는 램프 신호 생성기(157)가 생성한 램프 신호를 입력 받아 서로 비교하여 비교 결과를 출력할 수 있다. 아날로그-디지털 컨버터(153)는 CDS(151)로부터 수신하는 레벨에 대응하는 아날로그 신호를 디지털 신호로 변환할 수 있다. 버퍼(155)는 디지털 신호를 래치(latch)할 수 있고, 래치된 신호는 순차적으로 신호 처리부(130) 또는 이미지 센서(100)의 외부로 출력될 수 있다.

신호 처리부(130)는 수신되는 픽셀 그룹(PG)들에서 출력되는 픽셀 신호에 기초하여, 신호 처리를 수행할 수 있다. 예를 들어, 신호 처리부(130)는 노이즈 저감 처리, 게인 조정, 파형 정형화 처리, 보간 처리, 화이트밸런스 처리, 감마 처리, 에지 강조 처리, 등을 수행할 수 있다. 또한, 신호 처리부(130)는 AF 동작 시에 신호 처리된 정보를 이미지 센서가 포함된 전자 장치의 프로세서로 출력하여, AF 동작을 위한 위상차 연산을 수행하도록 할 수 있다. 예시적인 실시 예에 있어서, 신호 처리부(130)는 이미지 센서(100) 외부의 프로세서에 구비될 수도 있다.

도 2은 도 1의 픽셀 어레이에 포함된 픽셀 그룹(PG)에 대한 회로도이다. 도 2에는 하나의 픽셀 그룹(PG)에 포함되는 2개의 픽셀들이 도시되어 있으나, 하나의 픽셀 그룹(PG)에는 2개 이상의 픽셀들이 포함될 수 있다.

도 2를 참조하면, 하나의 픽셀 그룹(PG)은 제1 광전 변환 소자(PD1), 제2 광전 변환 소자(PD2), 제1 전송 트랜지스터(TX1), 제2 전송 트랜지스터(TX2), 리셋 트랜지스터(RX), 증폭 트랜지스터(SF) 및 선택 트랜지스터(SX)를 포함할 수 있다. 도 2에 도시된 바와 달리, 리셋 트랜지스터(RX), 증폭 트랜지스터(SF) 및 선택 트랜지스터(SX) 중 적어도 하나가 생략될 수도 있다.

제1 광전 변환 소자(PD1) 및 제2 광전 변환 소자(PD2)는 광의 세기에 따라 가변되는 광전하를 생성할 수 있다. 예를 들어, 제1 광전 변환 소자(PD1) 및 제2 광전 변환 소자(PD2)는 P-N 접합 다이오드로서, 입사된 광량에 비례하여 전하, 즉, 음의 전하인 전자와 양의 전하인 정공을 생성할 수 있다. 제1 광전 변환 소자(PD1) 및 제2 광전 변환 소자(PD2)는 광전 변환 소자의 예로서, 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(pinned photo diode(PPD)) 및 이들의 조합 중에서 적어도 하나일 수 있다.

제1 전송 트랜지스터(TX1)는 제1 전송 제어 신호(TS1)에 따라 제1 광전 변환 소자(PD1)에서 생성된 광전하를 플로팅 디퓨젼 영역(FD)으로 전송할 수 있고, 제2 전송 트랜지스터(TX2)는 제2 전송 제어 신호(TS2)에 따라 제2 광전 변환 소자(PD2)에서 생성된 광전하를 플로팅 디퓨젼 영역(FD)으로 전송할 수 있다. 제1 전송 트랜지스터들(TX1) 및 제2 전송 트랜지스터(TX2) 각각이 턴-온(turn-on)되면, 제1 광전 변환 소자(PD1) 및 제2 광전 변환 소자(PD2) 각각에서 생성된 광 전하는 하나의 플로팅 디퓨젼 영역(FD)에 전송될 수 있고, 플로팅 디퓨젼 영역(FD)에 누적되어 저장될 수 있다.

리셋 트랜지스터(RX)는 플로팅 디퓨젼 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 드레인 전극은 플로팅 디퓨젼 영역(FD)과 연결되며 소스 전극은 전원 전압(VPIX)에 연결될 수 있다. 리셋 제어 신호(RS)에 따라 리셋 트랜지스터(RX)가 턴-온되면, 리셋 트랜지스터(RX)의 소스 전극과 연결된 전원 전압(VPIX)이 플로팅 디퓨젼 영역(FD)로 전달된다. 리셋 트랜지스터(RX)가 턴-온될 때 플로팅 디퓨젼 영역(FD)에 축적된 전하들이 배출되어 플로팅 디퓨젼 영역(FD)이 리셋될 수 있다.

플로팅 디퓨젼 영역(FD)에 축적된 광 전하들의 양에 따라 증폭 트랜지스터(SF)가 제어될 수 있다. 증폭 트랜지스터(SF)는 버퍼 증폭기(buffer amplifier)로서 플로팅 디퓨젼 영역(FD)에 충전된 전하에 따른 신호를 버퍼링할 수 있다. 증폭 트랜지스터(SF)는 플로팅 디퓨젼 영역(FD)에서의 전위 변화를 증폭하고 이를 컬럼 출력 라인(CLO_0~CLO_n-1 중 하나)으로 픽셀 신호(VOUT)로서 출력할 수 있다.

선택 트랜지스터(SX)는 드레인 단자가 증폭 트랜지스터(SF)의 소스 단자에 연결되고, 선택 신호(SELS)에 응답하여, 컬럼 출력 라인을 통해 CDS(151)로 픽셀 신호(VOUT)를 출력할 수 있다.

제1 픽셀(PX1)은 제1 광전 변환 소자(PD1) 및 제1 전송 트랜지스터(TX1)를 포함하고, 제2 픽셀(PX2)은 제2 광전 변환 소자(PD2) 및 제2 전송 트랜지스터(TX2)를 포함할 수 있다. 예시적인 실시 예에서, 하나의 픽셀 그룹(PG)에 포함된 제1 픽셀(PX1) 및 제2 픽셀(PX2)은 플로팅 디퓨젼 영역(FD)을 공유할 수 있고, 리셋 트랜지스터(RX), 증폭 트랜지스터(SF), 및 선택 트랜지스터(SX) 중 적어도 하나를 공유할 수 있다. 다만 이는 하나의 예시이며, 본 개시의 다른 이미지 센서(100)는 하나의 픽셀 그룹(PX)에 포함되는 제1 픽셀(PX1) 및 제2 픽셀(PX2) 각각이 별도의 플로팅 디퓨젼 영역(FD), 리셋 트랜지스터(RX), 증폭 트랜지스터(SF), 및 선택 트랜지스터(SX)를 포함할 수도 있다.

도 3a 및 도 3b는 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀 그룹에 대한 도면으로, 도 1의 픽셀 어레이에 포함되는 픽셀 그룹의 일 예를 나타내는 도면이다. 도 4 및 도 5는 본 개시의 예시적인 실시 예에 따른 이미지 센서의 픽셀 그룹에 대한 도면으로, 도 4는 도 3a의 I-I' 단면도이고, 도 5는 도 3a의 II-II' 단면도이다.

도 3a, 도 4 및 도 5를 참조하면, 픽셀 그룹(PG)은 서로 반대되는 제1 면(101) 및 제2 면(102)을 가지는 반도체 기판(100), 반도체 기판(100)에 형성되는 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2), 및 픽셀 그룹(PG)을 다른 픽셀 그룹과 분리하기 위해 형성된 제1 소자 분리막(DTI1)을 포함할 수 있다. 또한, 픽셀 그룹(PG)은 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2)을 서로 분리하기 위한 제2 소자 분리막(DTI2)을 포함할 수 있다. 제1 픽셀 영역(PXR1)은 반도체 기판(100)에서 픽셀 그룹(PG)에 포함된 제1 픽셀(예를 들어, 도 1의 PX1)의 적어도 일부 구성(예를 들어, 광전 변환 소자 및 전송 트랜지스터)이 형성되는 영역을 의미하고, 제2 픽셀 영역 (PXR2)은 반도체 기판(100)에서 픽셀 그룹(PG)에 포함된 제2 픽셀(예를 들어, 도 1의 PX2)의 적어도 일부 구성(예를 들어, 광전 변환 소자 및 전송 트랜지스터)이 형성되는 영역을 의미할 수 있다.

반도체 기판(100)은 예를 들면, Si, Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 예시적인 실시 예에서, 반도체 기판(210)은 제1 도전형을 가질 수 있다. 예를 들면, 상기 제1 도전형은 p형일 수 있다. 반도체 기판(100) 내에는 웰 영역이 더 형성될 수 있고, 웰 영역은 반도체 기판(100)에 제1 도전형을 가지는 불순물을 도핑하여 형성할 수 있다. 웰 영역의 불순물 농도는 웰 영역이외의 반도체 기판(100)의 부분의 불순물 농도보다 큰 값을 가질 수 있다.

예를 들어, 반도체 기판(100)의 제1 면(101)은 반도체 기판(100)의 전면이고, 반도체 기판(100)의 제2 면(102)은 반도체 기판(100)의 후면일 수 있다. 제1 면(1001) 상에는 회로들이 배치되고, 제2 면(102)으로 빛이 입사될 수 있다.

제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2)은 제1 방향(X)으로 나란하게 배치될 수 있다. 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2) 각각에는 하나의 광전 변환 영역(PCR1 또는 PCR2)이 형성될 수 있다. 광전 변환 영역(PCR1 또는 PCR2)들은 평면적 관점에서, 픽셀 어레이(예를 들어, 도 1의 110) 내에서 제1 방향(X) 및 제2 방향(Y)을 따라 매트릭스 형태로 배열될 수 있다.

제1 광전 변환 영역(PCR1) 및 제2 광전 변환 영역(PCR2)은 제2 도전형을 가질 수 있다. 예를 들면, 상기 제2 도전형은 n형일 수 있다. 예시적인 실시 예에서, 제1 도전형의 반도체 기판(100)과 제2 도전형의 제1 광전 변환 영역(PCR1)의 접합(junction)에 의해 제1 광전 변환 소자(예를 들어, 도 2의 PD1)가 형성될 수 있고, 제1 도전형의 반도체 기판(100)과 제2 도전형의 제2 광전 변환 영역(PCR2)의 접합에 의해 제2 광전 변환 소자(예를 들어, 도 2의 PD2)가 형성될 수 있다. 다만, 이에 한정되지 않으며 제1 도전형으로 도핑된 웰 영역과 제2 도전형의 제1 광전 변환 영역(PCR1)의 접합으로 제1 광전 변환 소자(PD1)가 형성되거나, 제1 도전형으로 도핑된 웰 영역과 제2 도전형의 제2 광전 변환 영역(PCR2)의 접합으로 제2 광전 변환 소자(PD2)가 형성될 수도 있다.

반도체 기판(100) 내에는 제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2)이 형성될 수 있다. 예시적인 실시 예에서, 제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2)은 반도체 기판(100)의 제1 면(101)으로부터 제2 면(102) 향하여 수직으로 연장되도록 형성될 수 있다. 예를 들어, 제1 면(101)과 맞닿은 제2 소자 분리막(DTI2)의 일면의 제1 폭(W1)은 제2 면(102)과 맞닿은 제2 소자 분리막(DTI2)의 다른 일면의 제2 폭(W2)보다 넓을 수 있다. 또한, 예를 들어, 제1 면(101)과 맞닿은 제1 소자 분리막(DTI1)의 일면의 제1 폭은 제2 면(102)과 맞닿은 제1 소자 분리막(DTI1)의 다른 일면의 제2 폭보다 넓을 수 있다. 다만, 본 개시에 따른 이미지 센서는 이에 한정되지 않으며, 예시적인 실시 예에서, 제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2)은 반도체 기판(100)의 제1 면(101)으로부터 제2 면(102)을 향하도록 수직으로 연장되도록 형성될 수도 있다. 제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2)의 형상과 제조 공정은 다양하게 구성될 수 있다.

제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2)은 반도체 기판(100)보다 굴절율이 낮은 절연 물질로 형성될 수 있다. 예를 들어, 제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2)은 언도프트 폴리실리콘(undoped polysilicon), 실리콘 산화물, 실리콘 질화물, 공기(air) 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시 예에서, 제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2)은 서로 동일한 물질을 포함하도록 형성될 수 있다.

제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2)은 각각의 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2)으로 입사되는 입사광을 굴절시킬 수 있다. 제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2)은 입사광에 의해 생성된 광전하들이 랜덤 드리프트(random drift)에 의해 인접한 픽셀 영역으로 이동하는 것을 방지할 수 있다.

제1 소자 분리막(DTI1)은 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역 (PXR2)을 둘러싸도록 형성됨으로써, 픽셀 그룹(PG)을 다른 픽셀 그룹과 분리시킬 수 있다. 즉, 제1 소자 분리막(DTI1)에 의하여 하나의 픽셀 그룹(PG)이 정의될 수 있다. 제1 소자 분리막(DTI1)은 제1 방향(X) 또는 제2 방향(Y)으로 연장되어 격자 형태로 형성될 수 있다.

제2 소자 분리막(DTI2)은 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2) 사이에 제2 방향(Y)으로 연장되도록 형성될 수 있다. 다만, 이는 예시적인 것으로, 제2 소자 분리막(DTI2)은 도 3a에 도시된 것과 달리 제1 방향(X)으로 연장되도록 형성될 수도 있으며, 예를 들어, 도 3a에 도시된 제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2)의 형상을 기준으로, 90도로 회전한 것과 유사한 형상으로 제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2)이 형성될 수도 있다.

제2 소자 분리막(DTI2)은 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2) 사이를 일부 오픈시키는 오픈 영역(OP)을 포함할 수 있다. 이 때, 오픈 영역(OP)은 제2 소자 분리막(DTI2)이 형성되지 않는 영역을 의미할 수 있고, 오픈 영역(OP)의 폭(OW)은 다양하게 구성될 수 있다.

제2 소자 분리막(DTI2)이 오픈 영역(OP)을 포함함으로써, 제2 소자 분리막(DTI2)으로 인하여 발생되는 광 산란을 감소시킬 수 있고 픽셀 그룹(PG) 내에서의 수광 영역이 증가될 수 있다. 예시적인 실시 예에서, 오픈 영역(OP)은 픽셀 그룹(PG) 내에서 중앙에 배치될 수 있다. 픽셀 그룹(PG)으로 입사되는 광량이 많은 중앙 영역에 제2 소자 분리막(DTI2)의 오픈 영역(OP)을 형성함으로써, 광 수광 영역을 증가시킬 수 있다.

예시적인 실시 예에서, 제2 소자 분리막(DTI2)의 오픈 영역(OP)에는 제1 픽셀(PX1) 및 제2 픽셀(PX2)이 공유하는 플로팅 디퓨젼 영역(FD)이 형성될 수 있다.

픽셀 그룹(PG)은 패시베이션(passivation) 막(PL)을 포함할 수 있다. 패시베이션 막(PL)은 제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2)을 둘러싸도록 형성될 수 있다. 패시베이션 막(PL)은 또한, 제1 픽셀 영역(PXR1)을 둘러싸도록 형성되고, 제2 픽셀 영역(PXR2)을 둘러싸도록 형성될 수 있다. 패시베이션 막(PL)은 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역 (PXR2) 사이에 배치될 수 있다. 예시적인 실시 예에서, 패시베이션 막(PL)은 제1 도전형, 예를 들어, p형으로 도핑된 실리콘을 포함할 수 있다.

패시베이션 막(PL)은 제2 소자 분리막(DTI2)의 오픈 영역(OP)에도 형성될 수 있다. 제2 소자 분리막(DTI2)의 오픈 영역(OP)에서 패시베이션 막(PL)은 반도체 기판(100)의 제2 면(102)으로부터 반도체 기판(100)과 수직인 수직 방향(Z)으로 특정 깊이(PLD)만큼 연장될 수 있다. 오픈 영역(OP)에서의 패시베이션 막(PL)의 깊이(PLD)는 오픈 영역(OP) 이외의 영역에서의 패시베이션 막(PL)의 깊이(PLD)보다 얕을 수 있다. 오픈 영역(OP)에서 패시베이션 막(PL)의 하부(예를 들어, Z방향의 역방향)에는 픽셀 그룹(PG)에 포함되는 플로팅 디퓨젼 영역(FD)이 배치될 수 있다.

제2 소자 분리막(DTI2)의 오픈 영역(OP)에서 형성된 패시베이션 막(PL)의 깊이(PLD)는 다양하게 변형될 수 있다. 예시적인 실시 예에서, 반도체 기판(100)의 제1 면(101)으로 제1 도전형과 반대되는 제2 도전형(n형)의 이온을 주입함으로써, 패시베이션 막(PL)의 깊이(PLD)를 감소시킬 수 있다. 또는, 예시적인 실시 예에서, 제1 도전형의 이온을 주입함으로써, 패시베이션 막(PL)의 깊이(PLD)를 증가시킬 수도 있다.

패시베이션 막(PL)은 제1 광전 변환 영역(PCR1) 및 제2 광전 변환 영역(PCR2)과 반대의 도전형을 가짐으로써, 제1 광전 변환 영역(PCR1) 및 제2 광전 변환 영역(PCR2) 사이에서 포텐셜 배리어(potential barrier)를 제공할 수 있다. 즉, 패시베이션 막(PL)에 의해 제1 광전 변환 영역(PCR1) 및 제2 광전 변환 영역(PCR2) 사이의 포텐셜 웰(potential well)이 형성될 수 있고, 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 풀 웰(full well)의 선형성이 향상될 수 있다.

픽셀 그룹(PG)은 반도체 기판(100)을 관통하도록 형성된 제1 전송 트랜지스터(TX1) 및 제2 전송 트랜지스터(TX2)를 포함할 수 있다. 제1 전송 트랜지스터(TX1) 및 제2 전송 트랜지스터(TX2)는 수직형 트랜지스터일 수 있다. 제1 전송 트랜지스터(TX1) 및 제2 전송 트랜지스터(TX2)가 각각 턴-온됨에 따라 제1 광전 변환 영역(PCR1) 및 제2 광전 변환 영역(PCR2)에서 각각 생성된 광전하가 플로팅 디퓨젼 영역(FD)에 축적될 수 있다.

반도체 기판(100)의 제2 면(102) 상에는 컬러 필터층(CF) 및 마이크로렌즈(ML)가 배치될 수 있다. 하나의 픽셀 그룹(PG)에 포함된 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2) 상에는 하나의 컬러 필터층(CF)가 배치될 수 있고, 하나의 마이크로렌즈(ML)가 배치될 수 있다.

픽셀 어레이(110)에는 픽셀 그룹(PG)들이 다양한 컬러를 센싱할 수 있도록 컬러 필터층(CF)를 포함할 수 있다. 예시적인 실시 예에서, 컬러 필터층(CF)는 레드(R), 그린(G) 및 블루(B)를 센싱하는 필터 중 하나일 수 있고, 베이어 패턴(Bayer pattern)에 대응되도록 컬러 필터층(CF)가 배치될 수 있다. 다만, 이는 예시적인 실시 예에 불과한 것으로서, 본 개시의 실시 예에 따른 픽셀 어레이(110)는 다양한 종류의 컬러 필터들을 포함할 수 있고, 예를 들어, 컬러 필터는 옐로우(yellow), 사이언(Cyan) 및 마젠타(Magenta) 컬러를 센싱하기 위한 필터들을 포함할 수 있다.

반도체 기판(100)의 제1 면(101) 상에는 적층되는 복수의 층간 절연막들, 및 배선 구조물들을 더 포함할 수 있다. 상기 배선 구조물들은 제1 픽셀(PX1) 및 제2 픽셀(PX2)을 구성하는 트랜지스터들을 연결하기 위한 배선 구조물들일 수 있다.

도 3b를 참조하면, 제2 소자 분리막(DTI2)의 오픈 영역(OP)에는 제1 픽셀(PX1) 및 제2 픽셀(PX2)에 접지 전압을 인가하기 위한 접지 컨택(GND)이 형성될 수도 있다. 예를 들어, 도 3a, 도 4, 및 도 5에 도시된 바와 달리, 픽셀 그룹(PG')에 포함된 제1 픽셀(PX1) 및 제2 픽셀(PX2)은 플로팅 디퓨젼 영역(FD)을 서로 공유하지 않고, 각각이 서로 분리되는 플로팅 디퓨젼 영역을 포함할 수 있다. 제2 소자 분리막(DTI2)의 오픈 영역(OP)에는 제1 픽셀(PX1) 및 제2 픽셀(PX2)에 접지 전압을 인가하기 위한 접지 컨택(GND)이 형성될 수도 있다.

또는, 도 3a 및 도 3b에서 도시된 바와 달리, 예시적인 실시 예에서, 제2 소자 분리막(DTI2)의 오픈 영역(OP)에는 제1 픽셀(PX1) 및 제2 픽셀(PX2)이 공유하는 트랜지스터들, 예를 들어, 리셋 트랜지스터(도 2의 RX), 증폭 트랜지스터(도 2의 SF) 및 선택 트랜지스터(도 2의 SX) 중 적어도 하나가 형성될 수 있다.

도 3a 및 도 3b에 도시된 바에 따라, 오픈 영역(OP)에서 패시베이션 막(PL)의 하부(예를 들어, Z방향의 역방향)에는 픽셀 그룹(PG')에 포함되는 플로팅 디퓨젼 영역(FD), 픽셀 그룹(PG)에 포함되는 트랜지스터들, 및 픽셀 그룹(PG)에 접지 전압을 인가하는 접지 콘택 중 적어도 하나가 배치될 수 있다.

도 6은 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀 그룹에 대한 도면으로, 도 1의 픽셀 어레이에 포함되는 픽셀 그룹의 일 예를 나타내는 도면이다. 도 7은 본 개시의 예시적인 실시 예에 따른 이미지 센서의 픽셀 그룹에 대한 도면으로, 도 7은 도 6의 III-IIII' 단면도이다. 도 6 및 도 7에 대한 설명에서는, 도 3a 내지 도 5와 동일한 부호에 대해 중복 설명을 생략하겠다.

도 6 및 도 7을 참조하면, 픽셀 그룹(PGa)은 반도체 기판(100), 반도체 기판(100)에 형성되고 서로 제1 방향(X)으로 나란하게 배치되는 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2), 및 픽셀 그룹(PGa)을 다른 픽셀 그룹과 분리하기 위해 형성된 제1 소자 분리막(DTI1)을 포함할 수 있다. 또한, 픽셀 그룹(PGa)은 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2)을 서로 분리하기 위한 제2 소자 분리막(DTI2a)을 포함할 수 있다. 제1 픽셀 영역(PXR1)은 기판(100)에서 픽셀 그룹(PGa)에 포함된 제1 픽셀(예를 들어, 도 1의 PX1)의 적어도 일부 구성이 형성되는 영역을 의미하고, 제2 픽셀 영역 (PXR2)은 기판(100)에서 픽셀 그룹(PGa)에 포함된 제2 픽셀(예를 들어, 도 1의 PX2)의 적어도 일부 구성이 형성되는 영역을 의미할 수 있다.

제2 소자 분리막(DTI2a)은 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2) 사이를 일부 노출시키는 오픈 영역(OPa)을 포함할 수 있다. 예시적인 실시 예에서, 제2 소자 분리막(DTI2a)의 오픈 영역(OPa)에는 제1 픽셀(PX1) 및 제2 픽셀(PX2)이 공유하는 플로팅 디퓨젼 영역(FD), 제1 픽셀(PX1) 및 제2 픽셀(PX2)이 공유하는 트랜지스터들, 및 제1 픽셀(PX1) 및 제2 픽셀(PX2)에 접지 전압을 인가하기 위한 접지 컨택(GND) 중 적어도 하나가 형성될 수도 있다. 예를 들어, 오픈 영역(OPa)에는 1 픽셀(PX1) 및 제2 픽셀(PX2)이 공유하는 플로팅 디퓨젼 영역(FD) 및 상기 접지 컨택(GND)이 형성될 수 있다.

패시베이션 막(PLa)은 제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2)을 둘러싸도록 형성될 수 있다. 예시적인 실시 예에서, 패시베이션 막(PLa)은 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2) 사이를 일부 노출시키는 오픈 영역(OPP)을 포함할 수 있다. 이 때, 오픈 영역(OPP)은 패시베이션 막(PLa)이 형성되지 않는 영역을 의미할 수 있다.

패시베이션 막(PLa)의 오픈 영역(OPP)은 제2 소자 분리막(DTI2a)의 오픈 영역(OPa)과 오버랩될 수 있다. 따라서, 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2)은 패시베이션 막(PLa)의 오픈 영역(OPP)에서 서로 접할 수 있다. 다만, 본 개시에 따른 이미지 센서에 포함된 패시베이션 막(PLa)은 도 6에 도시된 바에 한정되지 않으며, 패시베이션 막(PLa)은 도 5에 대한 설명에서 설명된 바와 같이 오픈 영역(OPP)을 포함하지 않을 수 있고, 패시베이션 막(PLa)은 제1 픽셀 영역(PXR1)을 둘러싸도록 형성되고, 제2 픽셀 영역(PXR2)을 둘러싸도록 형성될 수도 있다.

도 8은 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀 그룹에 대한 도면으로, 도 1의 픽셀 어레이에 포함되는 픽셀 그룹의 일 예를 나타내는 도면이다. 도 8에 대한 설명에서는, 도 3a 내지 도 5와 동일한 부호에 대해 중복 설명을 생략하겠다.

도 8을 참조하면, 픽셀 그룹(PGb)은 제1 방향(X)으로 서로 나란하게 배치되는 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2), 및 픽셀 그룹(PGb)을 다른 픽셀 그룹과 분리하기 위해 형성된 제1 소자 분리막(DTI1)을 포함할 수 있다. 또한, 픽셀 그룹(PGb)은 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2)을 서로 분리하기 위한 제2 소자 분리막(DTI2b)을 포함할 수 있다.

제2 소자 분리막(DTI2b)은 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2) 사이를 일부 노출시키는 오픈 영역(OPb)을 포함할 수 있다. 오픈 영역(OPb)은 픽셀 그룹(PGb)의 중앙에 배치되지 않고, 제2 방향(Y)으로 중앙으로부터 이동된 위치에 배치될 수 있다. 도 8에서 도시된 오픈 영역(OPb)의 위치는 설명을 위한 것이며, 오픈 영역(OPb)의 위치는 다양하게 변형될 수 있다.

예시적인 실시 예에서, 오픈 영역(OPb)에는 픽셀 그룹(PGb)에 포함된 플로팅 디퓨젼 영역(FDb)이 형성될 수 있다. 또는 예시적인 실시 예에서, 오픈 영역(OPb)에는 픽셀 그룹(PGb)에 포함된 트랜지스터들, 예를 들어, 리셋 트랜지스터(도 2의 RX), 증폭 트랜지스터(도 2의 SF) 및 선택 트랜지스터(도 2의 SX) 중 적어도 하나가 형성될 수 있다. 또는 예시적인 실시 예에서, 오픈 영역(OPb)에는 픽셀 그룹(PGb)에 접지 전압을 인가하기 위한 접지 컨택이 형성될 수도 있다.

픽셀 그룹(PGb)은 패시베이션 막(PLb)을 더 포함할 수 있다. 패시베이션 막(PLb)은 제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2b)을 둘러싸도록 형성될 수 있다. 패시베이션 막(PLb)은 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2)을 일부 노출시키는 오픈 영역을 포함할 수도 있고, 또는 패시베이션 막(PLb)은 오픈 영역을 포함하지 않고, 제1 픽셀 영역(PXR1)을 둘러싸도록 형성되고, 제2 픽셀 영역(PXR2)을 둘러싸도록 형성될 수도 있다.

도 9는 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀 그룹에 대한 도면으로, 도 1의 픽셀 어레이에 포함되는 픽셀 그룹의 일 예를 나타내는 도면이다. 도 9에 대한 설명에서는, 도 3a 내지 도 5와 동일한 부호에 대해 중복 설명을 생략하겠다.

도 9를 참조하면, 픽셀 그룹(PGc)은 제1 방향(X)으로 서로 나란하게 배치되는 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2), 및 픽셀 그룹(PGc)을 다른 픽셀 그룹과 분리하기 위해 형성된 제1 소자 분리막(DTI1)을 포함할 수 있다. 또한, 픽셀 그룹(PGc)은 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2)을 서로 분리하기 위한 제2 소자 분리막(DTI2bc)을 포함할 수 있다.

제2 소자 분리막(DTI2bc)은 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2) 사이를 일부 노출시키는 복수의 오픈 영역들, 예를 들어, 제1 오픈 영역(OPc1) 및 제2 오픈 영역(OPc2)을 포함할 수 있다. 제1 오픈 영역(OPc1) 및 제2 오픈 영역(OPc2)은 제2 방향(Y)으로 나란하게 배치될 수 있다. 도 9에서는 2개의 오픈 영역들(OPc1, OPc2)을 포함하는 제2 소자 분리막(DTI2bc)을 도시하였으나, 본 개시는 이에 한정되지는 않으며, 제2 소자 분리막(DTI2bc)에 형성되는 오픈 영역의 수는 다양하게 구성될 수 있다.

예시적인 실시 예에서, 제1 오픈 영역(OPc1) 및 제2 오픈 영역(OPc2) 각각에는 픽셀 그룹(PGb)에 포함된 플로팅 디퓨젼 영역(FDc), 픽셀 그룹(PGb)에 포함된 트랜지스터들(예를 들어, 리셋 트랜지스터(도 2의 RX), 증폭 트랜지스터(도 2의 SF) 및 선택 트랜지스터(도 2의 SX)), 및 픽셀 그룹(PGb)에 접지 전압을 인가하기 위한 접지 컨택(GNDc) 중 선택된 적어도 하나가 형성될 수 있다. 도 9에서는 제1 오픈 영역(OPc1)에 플로팅 디퓨젼 영역(FDc)이 형성되고, 제2 오픈 영역(OPc2) 에 접지 컨택(GNDc)이 형성되는 예를 도시하였으나, 이는 설명을 위한 것으로 본 개시에 따른 이미지 센서는 이에 한정되지 않는다.

픽셀 그룹(PGc)은 패시베이션 막(PLc)을 더 포함할 수 있다. 패시베이션 막(PLc)은 제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2bc)을 둘러싸도록 형성될 수 있다. 예시적인 실시 예에서, 패시베이션 막(PLc)은 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2)을 일부 노출시키는 오픈 영역을 포함할 수도 있고, 예를 들어, 제2 소자 분리막(DTI2bc)의 제1 오픈 영역(OPc1) 및 제2 오픈 영역(OPc2)과 각각 오버랩되는 적어도 하나의 오픈 영역을 포함할 수 있다. 또는, 예시적인 실시 예에서, 패시베이션 막(PLc)은 오픈 영역을 포함하지 않고, 제2 방향(Y)으로 연속적으로 연장되어 제1 소자 분리막(DTI1)과 양끝에서 맞닿도록 형성될 수도 있다.

도 10은 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀 그룹에 대한 도면으로, 도 1의 픽셀 어레이에 포함되는 픽셀 그룹의 일 예를 나타내는 도면이다. 도 10에 대한 설명에서는, 도 3a 내지 도 5와 동일한 부호에 대해 중복 설명을 생략하겠다.

도 10을 참조하면, 픽셀 그룹(PGd)은 제1 방향(X) 및 제2 방향(Y)으로부터 일정 각도로 기울어진 대각선 축 방향(XY)으로 서로 분리되는 제1 픽셀 영역(PXR1d) 및 제2 픽셀 영역(PXR2d)을 포함할 수 있다. 예시적인 실시 예에서, 제1 픽셀 영역(PXR1d) 및 제2 픽셀 영역(PXR2d)은 상기 대각선 축 방향(XY)으로 서로 대칭적으로 형성될 수 있다. 픽셀 그룹(PGd)의 제1 픽셀 영역(PXR1d) 및 제2 픽셀 영역(PXR2d) 각각에서 형성되는 광 전하에 따른 제1 픽셀 신호 및 제2 픽셀 신호를 기초로, 상기 대각선 축 방향(XY)의 수직 방향으로의 AF 기능이 수행될 수 있다.

픽셀 그룹(PGd)은 픽셀 그룹(PGd)을 다른 픽셀 그룹과 분리하기 위해 형성된 제1 소자 분리막(DTI1)을 포함할 수 있다. 제1 소자 분리막(DTI1)은 제1 방향(X) 및 제2 방향(Y)이 이루는 평면에서, 제1 방향(X) 및 제2 방향(Y) 각각으로 연장되는 격자 무늬의 패턴을 가질 수 있다.

픽셀 그룹(PGd)은 제1 픽셀 영역(PXR1d) 및 제2 픽셀 영역(PXR2d)을 서로 분리하기 위한 제2 소자 분리막(DTI2d)을 포함할 수 있다. 제2 소자 분리막(DTI2d)은 제1 픽셀 영역(PXR1d) 및 제2 픽셀 영역(PXR2d) 사이에 배치되고, 제2 소자 분리막(DTI2d)은 대각선 축 방향(XY)으로 연장되도록 형성될 수 있다.

제2 소자 분리막(DTI2d)은 제1 픽셀 영역(PXR1d) 및 제2 픽셀 영역(PXR2d) 사이를 일부 노출시키는 오픈 영역(OPd)을 포함할 수 있다. 예시적인 실시 예에서, 오픈 영역(OPd)은 픽셀 그룹(PGd)의 중앙에 배치될 수 있다. 다만, 이에 한정되지는 않으며, 오픈 영역(OPd)은 중앙으로부터 대각선 축 방향(XY)을 따라 이동된 위치에 배치될 수 있다.

예시적인 실시 예에서, 오픈 영역(OPd)에는 픽셀 그룹(PGd)에 포함된 플로팅 디퓨젼 영역(FDd), 픽셀 그룹(PGb)에 포함된 트랜지스터들, 픽셀 그룹(PGb)에 접지 전압을 인가하기 위한 접지 컨택 중 적어도 하나가 형성될 수 있다.

픽셀 그룹(PGd)은 패시베이션 막(PLd)을 더 포함할 수 있다. 패시베이션 막(PLd)은 제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2d)을 둘러싸도록 형성될 수 있다. 패시베이션 막(PLd)은 제1 픽셀 영역(PXR1d) 및 제2 픽셀 영역(PXR2d)을 일부 노출시키는 오픈 영역을 포함할 수도 있고, 또는 패시베이션 막(PLd)은 오픈 영역을 포함하지 않고, 대각선 축 방향(XY)을 따라 연속적으로 연장되어 제1 소자 분리막(DTI1)과 양끝에서 맞닿도록 형성될 수도 있다.

도 11a 및 도 11b는 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀 그룹에 대한 도면으로, 도 1의 픽셀 어레이에 포함되는 픽셀 그룹의 일 예를 나타내는 도면이다. 도 11a 및 도 11b에 대한 설명에서는, 도 3a 내지 도 5와 동일한 부호에 대해 중복 설명을 생략하겠다.

도 11a를 참조하면, 픽셀 그룹(PGe)은 제1 내지 제4 픽셀 영역(PXR1e~PXR4e), 및 픽셀 그룹(PGe)을 다른 픽셀 그룹과 분리하기 위해 형성된 제1 소자 분리막(DTI1)을 포함할 수 있다. 또한, 픽셀 그룹(PGe)은 제1 내지 제4 픽셀 영역(PXR1e~PXR4e) 각각을 서로 분리하기 위한 제2 소자 분리막(DTI2e)을 포함할 수 있다.

제1 내지 제4 픽셀 영역(PXR1e~PXR4e) 각각은 반도체 기판에서 픽셀 그룹(PGe)에 포함된 제1 내지 제4 픽셀의 적어도 일부 구성이 형성되는 영역을 의미할 수 있고, 예를 들어, 제1 내지 제4 픽셀에 포함된 광전 변환 소자들 각각이 형성되고, 전송 트랜지스터들이 형성되는 영역을 의미할 수 있다.

예시적인 실시 예에서, 픽셀 그룹(PGe)에 포함된 제1 내지 제4 픽셀 상에는 동일한 컬러 필터가 배치될 수 있고, 하나의 마이크로렌즈가 배치될 수 있다. 또한, 예시적인 실시 예에서, 픽셀 그룹(PGe)에 포함된 제1 내지 제4 픽셀은 플로팅 디퓨젼 영역(FDe), 리셋 트랜지스터(도 2의 RX), 증폭 트랜지스터(도 2의 SF) 및 선택 트랜지스터(도 2의 SX) 중 적어도 하나를 공유할 수 있다. 다만, 본 개시에 따른 이미지 센서는 이에 한정되지 않으며, 픽셀 그룹(PGe)에 포함된 제1 내지 제4 픽셀은 각각 개별적으로 플로팅 디퓨젼 영역, 리셋 트랜지스터(RX), 증폭 트랜지스터(SF) 및 선택 트랜지스터(SX)를 포함할 수 있다.

제1 픽셀 영역(PXR1e) 및 제2 픽셀 영역(PXR2e)은 제1 방향(X)으로 나란하게 배치될 수 있고, 제3 픽셀 영역(PXR3e) 및 제4 픽셀 영역(PXR4e)은 제1 방향(X)으로 나란하게 배치될 수 있다. 제1 픽셀 영역(PXR1e) 및 제3 픽셀 영역(PXR3e)은 제1 방향(X)과 수직인 제2 방향(Y)으로 나란하게 배치될 수 있고, 제2 픽셀 영역(PXR2e) 및 제4 픽셀 영역(PXR4e)은 제2 방향(Y)으로 나란하게 배치될 수 있다. 따라서, 제1 픽셀 영역(PXR1e) 및 제2 픽셀 영역(PXR2e) 각각에서 형성된 광 전하에 따른 픽셀 신호들에 기초하여, 제2 방향(Y)의 AF 기능이 수행될 수 있고, 제1 픽셀 영역(PXR1e) 및 제3 픽셀 영역(PXR3e) 각각에서 형성된 광 전하에 따른 픽셀 신호들에 기초하여, 제1 방향(X)의 AF 기능이 수행될 수 있다.

제2 소자 분리막(DTI2e)은 제1 픽셀 영역(PXR1e) 및 제2 픽셀 영역(PXR2e) 사이에서 제2 방향(Y)으로 연장되도록 형성될 수 있고, 제3 픽셀 영역(PXR3e) 및 제4 픽셀 영역(PXR4e) 사이에서 제2 방향(Y)으로 연장되도록 형성될 수 있다. 또한, 제2 소자 분리막(DTI2e)은 제1 픽셀 영역(PXR1e) 및 제3 픽셀 영역(PXR3e) 사이에서 제1 방향(X)으로 연장되도록 형성될 수 있고, 제2 픽셀 영역(PXR2e) 및 제4 픽셀 영역(PXR4e) 사이에서 제1 방향(X)으로 연장되도록 형성될 수 있다.

제2 소자 분리막(DTI2e)은 제1 픽셀 영역(PXR1e) 및 제2 픽셀 영역(PXR2e) 사이를 일부 노출시키고, 제3 픽셀 영역(PXR3e) 및 제4 픽셀 영역(PXR4e) 사이를 일부 노출시키는 적어도 하나의 오픈 영역(OPe)을 포함할 수 있다. 또한, 제2 소자 분리막(DTI2e)은 제1 픽셀 영역(PXR1e) 및 제3 픽셀 영역(PXR3e) 사이를 일부 노출시키고, 제3 픽셀 영역(PXR3e) 및 제4 픽셀 영역(PXR4e) 사이를 일부 노출시키는 적어도 하나의 오픈 영역(OPe)을 포함할 수 있다. 예시적인 실시 예에서, 적어도 하나의 오픈 영역(OPe)은 픽셀 그룹(PGe)의 중앙에 배치될 수 있다.

예시적인 실시 예에서, 오픈 영역(OPe)에는 픽셀 그룹(PGe)에 포함된 플로팅 디퓨젼 영역(FDe)이 형성될 수 있다. 예를 들어, 픽셀 그룹(PGe)에 포함된 제1 내지 제4 픽셀이 하나의 플로팅 디퓨젼 영역(FDe)을 공유하는 경우, 오픈 영역(OPe)에 플로팅 디퓨젼 영역(FDe)이 배치될 수 있다.

픽셀 그룹(PGe)은 패시베이션 막(PLe)을 더 포함할 수 있다. 패시베이션 막(PLe)은 제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2e)을 둘러싸도록 형성될 수 있다. 패시베이션 막(PLe)은 제1 내지 제4 픽셀 영역(PXR1e~PXR4e) 각각을 일부 노출시키는 오픈 영역을 포함할 수도 있고, 또는 패시베이션 막(PLe)은 오픈 영역을 포함하지 않고 제1 방향(X) 또는 제2 방향(Y)을 따라 연속적으로 연장되어 제1 소자 분리막(DTI1)과 양끝에서 맞닿도록 형성될 수도 있다.

도 11b를 참조하면, 오픈 영역(OPe)에는 픽셀 그룹(PGe')에 접지 전압을 인가하기 위한 접지 컨택(GNDe)이 형성될 수 있다. 접지 컨택(GND)을 통해 인가된 접지 전압이 제1 내지 제4 픽셀 영역(PXR1e~PXR4e) 각각에 형성된 제1 내지 제4 픽셀에 인가될 수 있다.

도 11a 및 도 11b를 참조하면, 예시적인 실시 예에서, 오픈 영역(OPe)에는 픽셀 그룹(PGe, PGe')에 포함된 플로팅 디퓨젼 영역(FDe), 픽셀 그룹(PGe)에 포함된 트랜지스터들, 픽셀 그룹(PGe)에 접지 전압을 인가하기 위한 접지 컨택(GNDe) 중 적어도 하나가 형성될 수 있다.

도 12는 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀 그룹에 대한 도면으로, 도 1의 픽셀 어레이에 포함되는 픽셀 그룹의 일 예를 나타내는 도면이다. 도 13은 본 개시의 예시적인 실시 예에 따른 이미지 센서의 픽셀 그룹에 대한 도면으로, 도 13은 도 12의 IV-IV' 단면도이다. 도 12 및 도 13에 대한 설명에서는, 도 3a 내지 도 5와 동일한 부호에 대해 중복 설명을 생략하겠다.

도 12 및 도 13을 참조하면, 픽셀 그룹(PGf)은 반도체 기판(100), 반도체 기판(100)에 형성되고 서로 제1 방향(X)으로 나란하게 배치되는 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2), 및 픽셀 그룹(PGf)을 다른 픽셀 그룹과 분리하기 위해 형성된 제1 소자 분리막(DTI1)을 포함할 수 있다. 또한, 픽셀 그룹(PGf)은 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2)을 서로 분리하기 위한 제2 소자 분리막(DTI2)을 포함할 수 있다.

제2 소자 분리막(DTI2)의 오픈 영역(OP)에는 제3 소자 분리막(DTI3)이 형성될 수 있다. 예시적인 실시 예에서, 제3 소자 분리막(DTI3)은 제2 소자 분리막(DTI2)에 접할 수 있다.

제3 소자 분리막(DTI3)은 반도체 기판(100)의 제2 면(102)으로부터 제1 면(101)을 향하여 수직 방향(Z)으로 연장되도록 형성될 수 있다. 제3 소자 분리막(DTI3)은 제1 면(101)으로부터 이격될 수 있다. 예시적인 실시 예에서, 제3 소자 분리막(DTI3)은 제2 면(102)에서 멀어질수록 폭이 감소할 수 있다.

제3 소자 분리막(DTI3)은 반도체 기판(100)보다 굴절율이 낮은 절연 물질로 형성될 수 있다. 예를 들어, 제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2)은 언도프트 폴리실리콘, 실리콘 산화물, 실리콘 질화물, 공기 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시 예에서, 제3 소자 분리막(DTI3)은 제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2)과 동일한 물질을 포함하도록 형성될 수 있다.

예시적인 실시 예에서, 제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2)은 제1 면(101) 및 제2 면(102)에 맞닿는 반면, 제3 소자 분리막(DTI3)은 제1 면(101)에 맞닿지 않을 수 있다. 즉, 제3 소자 분리막(DTI3)이 제2 면(102)으로부터 수직 방향(Z)으로 연장되는 깊이는, 제1 소자 분리막(DTI1) 및 제2 소자 분리막(DTI2) 각각이 제2 면(102)에서 연장되는 깊이보다 얕을 수 있다. 제3 소자 분리막(DTI3)의 하부(예를 들어, Z방향의 역방향)에는 패시베이션 막(PLf)이 배치될 수 있다. 오픈 영역(OP)에서의 패시베이션 막(PLf)에 의해 제1 픽셀(PX1) 및 제2 픽셀(PX2)의 풀 웰의 선형성이 향상될 수 있다.

패시베이션 막(PLf)은 제2 소자 분리막(DTI2)의 오픈 영역(OP)에도 형성될 수 있다. 제2 소자 분리막(DTI2)의 오픈 영역(OP)에서 패시베이션 막(PLf)은 반도체 기판(100)의 제2 면(102)으로부터 반도체 기판(100)과 수직 방향(Z)으로 특정 깊이만큼 연장될 수 있다. 오픈 영역(OP)에서 패시베이션 막(PLf) 및 제3 소자 분리막(DTI3)의 하부에는 픽셀 그룹(PGf)에 포함되는 플로팅 디퓨젼 영역(FD), 픽셀 그룹(PGf)에 포함되는 트랜지스터들, 및 픽셀 그룹(PGf)에 접지 전압을 인가하는 접지 콘택 중 적어도 하나가 배치될 수 있다.

패시베이션 막(PLf)은 제1 내지 제3 소자 분리막(DTI1~DTI3)을 둘러싸도록 형성될 수 있다. 예시적인 실시 예에서, 패시베이션 막(PLf)은 제1 픽셀 영역(PXR1) 및 제2 픽셀 영역(PXR2)을 일부 노출시키는 오픈 영역을 포함할 수도 있고, 예를 들어, 제2 소자 분리막(DTI2)의 오픈 영역(OP)과 오버랩되는 오픈 영역을 포함할 수 있다. 또는, 예시적인 실시 예에서, 패시베이션 막(PLf)은 오픈 영역을 포함하지 않고, 제2 방향(Y)으로 연속적으로 연장되어 제1 소자 분리막(DTI1)과 양끝에서 맞닿도록 형성될 수도 있다.

도 14는 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀 그룹에 대한 도면으로, 도 1의 픽셀 어레이에 포함되는 픽셀 그룹의 일 예를 나타내는 도면이다. 도 15은 본 개시의 예시적인 실시 예에 따른 이미지 센서의 픽셀 그룹에 대한 도면으로, 도 15는 도 13의 V-V' 단면도이다. 도 14 및 도 15에 대한 설명에서는, 도 3a 내지 도 5와 동일한 부호에 대해 중복 설명을 생략하겠다.

도 14 및 도 15를 참조하면, 픽셀 그룹(PGg)의 제2 소자 분리막(DTI2)의 오픈 영역(OP)에는 도핑 영역(DL)이 형성될 수 있다. 도핑 영역(DL)은 트랜치를 형성한 후 반도체 기판(100)에 제1 도전형, 예를 들어, p형의 이온을 주입 함으로써 형성될 수 있고, 이후에 패시베이션 막(PLg) 및 제2 소자 분리막(DTI2)이 차례로 트랜치에 형성될 수 있다. 도핑 영역(DL)은 반도체 기판(100)의 제1 면(101)보다 제2 면(102)에 가깝게 배치될 수 있다.

도핑 영역(DL)은 도핑된 실리콘을 포함할 수 있다. 도핑 영역(DL)에서의 도핑 농도는 패시베이션 막(PLg)에서의 도핑 농도보다 높을 수 있다.

패시베이션 막(PLg)은 제1 소자 분리막(DTI1) 및 제2 소자 분리막을 둘러싸도록 형성될 수 있다. 패시베이션 막(PLg)은 제2 소자 분리막(DTI2)의 오픈 영역(OP)에도 형성될 수 있고, 도핑 영역(DL)의 하부(예를 들어, 수직 방향(Z)의 역방향)에 배치될 수 있다.

도 16은 멀티 카메라 모듈을 포함하는 전자 장치의 블록도이다. 도 17은 도 16의 카메라 모듈의 상세 블록도이다. 도 17은 카메라 모듈(1100b)의 상세 구성에 대해 설명하나, 이하의 설명은 실시 예에 따라 다른 카메라 모듈들(1100a, 1100b)에 대해서도 동일하게 적용될 수 있다.

도 16을 참조하면, 전자 장치(1000)는 카메라 모듈 그룹(1100), 애플리케이션 프로세서(1200), PMIC(1300) 및 외부 메모리(1400)를 포함할 수 있다. 카메라 모듈 그룹(1100)은 복수의 카메라 모듈(1100a, 1100b, 1100c)을 포함할 수 있다. 비록 도면에는 3개의 카메라 모듈(1100a, 1100b, 1100c)이 배치된 실시 예가 도시되어 있으나, 실시 예들이 이에 제한되는 것은 아니다.

도 16 및 도 17을 참조하면, 카메라 모듈(1100b)은 프리즘(1105), 광학 경로 폴딩 요소(Optical Path Folding Element, 이하, ˝OPFE˝)(1110), 액츄에이터(1130), 이미지 센싱 장치(1140) 및 저장부(1150)를 포함할 수 있다.

프리즘(1105)은 광 반사 물질의 반사면(1107)을 포함하여 외부로부터 입사되는 광(L)의 경로를 변형시킬 수 있다. OPFE(1110)는 예를 들어 m(여기서, m은 자연수)개의 그룹으로 이루어진 광학 렌즈를 포함할 수 있다. 액츄에이터(1130)는 OPFE(1110) 또는 광학 렌즈(이하, 광학 렌즈로 지칭)를 특정 위치로 이동시킬 수 있다.

이미지 센싱 장치(1140)는 이미지 센서(1142), 제어 로직(1144) 및 메모리(1146)를 포함할 수 있다. 이미지 센서(1142)는 광학 렌즈를 통해 제공되는 광(L)을 이용하여 센싱 대상의 이미지를 센싱할 수 있다. 이미지 센서(1142)는 도 1 내지 도 15에서 설명된 픽셀 그룹들(PG, PG', PGa, PGb, PGc, PGd, PGe, PGe', PGf, PGg) 중 적어도 하나를 포함하는 이미지 센서일 수 있다.

제어 로직(1144)은 카메라 모듈(1100b)의 전반적인 동작을 제어할 수 있다. 예를 들어, 제어 로직(1144)은 제어 신호 라인(CSLb)을 통해 제공된 제어 신호에 따라 카메라 모듈(1100b)의 동작을 제어할 수 있다.

예시적인 실시 예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100b)은 앞서 설명한 프리즘(1105)과 OPFE(1110)를 포함하는 폴디드 렌즈(folded lens) 형태의 카메라 모듈이고, 나머지 카메라 모듈들(예를 들어, 1100a, 1100b)은 프리즘(1105)과 OPFE(1110)가 포함되지 않은 버티칼(vertical) 형태의 카메라 모듈일 수 있으나, 실시 예들이 이에 제한되는 것은 아니다.

예시적인 실시 예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100c)은 예를 들어, IR(Infrared Ray)을 이용하여 깊이(depth) 정보를 추출하는 버티컬 형태의 깊이 카메라(depth camera)일 수 있다. 이 경우, 애플리케이션 프로세서(1200)는 이러한 깊이 카메라로부터 제공받은 이미지 데이터와 다른 카메라 모듈(예를 들어, 1100a 또는 1100b)로부터 제공받은 이미지 데이터를 병합(merge)하여 3차원 깊이 이미지(3D depth image)를 생성할 수 있다.

예시적인 실시 예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 1100a, 1100b)은 서로 다른 관측 시야(Field of View, 시야각)를 가질 수 있다. 이 경우, 예를 들어, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 1100a, 1100b)의 광학 렌즈가 서로 다를 수 있으나, 이에 제한되는 것은 아니다.

또한, 예시적인 실시 예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각의 시야각은 서로 다를 수 있다. 이 경우, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 포함된 광학 렌즈 역시 서로 다를 수 있으나, 이에 제한되는 것은 아니다.

예시적인 실시 예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 서로 물리적으로 분리되어 배치될 수 있다. 즉, 하나의 이미지 센서(1142)의 센싱 영역을 복수의 카메라 모듈(1100a, 1100b, 1100c)이 분할하여 사용하는 것이 아니라, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각의 내부에 독립적인 이미지 센서(1142)가 배치될 수 있다.

다시 도 16을 참조하면, 애플리케이션 프로세서(1200)는 이미지 처리 장치(1210), 메모리 컨트롤러(1220), 내부 메모리(1230)를 포함할 수 있다. 애플리케이션 프로세서(1200)는 복수의 카메라 모듈(1100a, 1100b, 1100c)과 분리되어 구현될 수 있다. 예를 들어, 애플리케이션 프로세서(1200)와 복수의 카메라 모듈(1100a, 1100b, 1100c)은 별도의 반도체 칩으로 서로 분리되어 구현될 수 있다.

이미지 처리 장치(1210)는 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c), 이미지 생성기(1214) 및 카메라 모듈 컨트롤러(1216)를 포함할 수 있다.

이미지 처리 장치(1210)는 복수의 카메라 모듈(1100a, 1100b, 1100c)의 개수에 대응하는 개수의 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c)를 포함할 수 있다.

각각의 카메라 모듈(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터는 서로 분리된 이미지 신호 라인(ISLa, ISLb, ISLc)를 통해 대응되는 서브 이미지 프로세서(1212a, 1212b, 1212c)에 제공될 수 있다. 예를 들어, 카메라 모듈(1100a)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLa)을 통해 서브 이미지 프로세서(1212a)에 제공되고, 카메라 모듈(1100b)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLb)을 통해 서브 이미지 프로세서(1212b)에 제공되고, 카메라 모듈(1100c)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLc)을 통해 서브 이미지 프로세서(1212c)에 제공될 수 있다. 이러한 이미지 데이터 전송은 예를 들어, MIPI(Mobile Industry Processor Interface)에 기반한 카메라 직렬 인터페이스(CSI; Camera Serial Interface)를 이용하여 수행될 수 있으나, 실시 예들이 이에 제한되는 것은 아니다.

각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)에 제공된 이미지 데이터는 이미지 생성기(1214)에 제공될 수 있다. 이미지 생성기(1214)는 이미지 생성 정보(Generating Information) 또는 모드 신호(Mode Signal)에 따라 각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)로부터 제공된 이미지 데이터를 이용하여 출력 이미지를 생성할 수 있다.

구체적으로, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 적어도 일부를 병합(merge)하여 출력 이미지를 생성할 수 있다. 또한, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다.

카메라 모듈 컨트롤러(1216)는 각각의 카메라 모듈(1100a, 1100b, 1100c)에 제어 신호를 제공할 수 있다. 카메라 모듈 컨트롤러(1216)로부터 생성된 제어 신호는 서로 분리된 제어 신호 라인(CSLa, CSLb, CSLc)를 통해 대응되는 카메라 모듈(1100a, 1100b, 1100c)에 제공될 수 있다.

애플리케이션 프로세서(1200)는 수신된 이미지 신호, 다시 말해서 인코딩된 이미지 신호를 내부에 구비되는 메모리(1230) 또는 애플리케이션 프로세서(1200) 외부의 스토리지(1400)에 저장하고, 이후, 메모리(1230) 또는 스토리지(1400)로부터 인코딩된 이미지 신호를 독출하여 디코딩하고, 디코딩된 이미지 신호에 기초하여 생성되는 이미지 데이터를 디스플레이할 수 있다. 예를 들어 이미지 처리 장치(1210)의 복수의 서브 프로세서들(1212a, 1212b, 1212c) 중 대응하는 서브 프로세서가 디코딩을 수행할 수 있으며, 또한 디코딩된 이미지 신호에 대하여 이미지 처리를 수행할 수 있다.

PMIC(1300)는 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 전력, 예를 들어 전원 전압을 공급할 수 있다. 예를 들어, PMIC(1300)는 애플리케이션 프로세서(1200)의 제어 하에, 파워 신호 라인(PSLa)을 통해 카메라 모듈(1100a)에 제1 전력을 공급하고, 파워 신호 라인(PSLb)을 통해 카메라 모듈(1100b)에 제2 전력을 공급하고, 파워 신호 라인(PSLc)을 통해 카메라 모듈(1100c)에 제3 전력을 공급할 수 있다.

지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

반도체 기판 내부에 형성되고, 광전 변환 소자를 각각 형성하는 제1 픽셀 영역 및 제2 픽셀 영역;
상기 제1 픽셀 영역 및 상기 제2 픽셀 영역을 둘러싸도록 형성된 제1 소자 분리막;
상기 제1 픽셀 영역 및 상기 제2 픽셀 영역 사이에 형성된 제2 소자 분리막; 및
상기 제1 픽셀 영역 및 상기 제2 픽셀 영역 상에 배치된 하나의 마이크로렌즈를 포함하고,
상기 제2 소자 분리막은 상기 제1 픽셀 영역 및 상기 제2 픽셀 영역 사이의 일부를 오픈하는 적어도 하나의 제1 오픈 영역을 포함하는 것을 특징으로 하는 이미지 센서.
제1 항에 있어서,
상기 제1 소자 분리막 및 상기 제2 소자 분리막을 둘러싸도록 형성된 패시베이션 막을 더 포함하는 것을 특징으로 하는 이미지 센서.
제2 항에 있어서,
상기 패시베이션 막의 일부는 상기 제1 오픈 영역에 형성된 것을 특징으로 하는 이미지 센서.
제2 항에 있어서,
상기 패시베이션 막은 상기 제1 픽셀 영역 및 상기 제2 픽셀 영역 사이의 일부를 오픈하는 제2 오픈 영역을 포함하는 것을 특징으로 하는 이미지 센서.
제2 항에 있어서,
상기 패시베이션 막은 P형 불순물로 도핑된 실리콘을 포함하는 것을 특징으로 하는 이미지 센서.
제1 항에 있어서,
상기 제1 오픈 영역에는, 광 전하가 축적되는 플로팅 디퓨젼 영역, 접지 전압이 인가되는 접지 콘택, 상기 플로팅 디퓨젼 영역에 축적된 광 전하를 리셋시키는 리셋 트랜지스터, 상기 플로팅 디퓨젼 영역에 축적된 광 전하에 따른 신호를 증폭시키는 증폭 트랜지스터, 및 상기 증폭 트랜지스터와 연결되어 픽셀 신호를 출력하는 선택 트랜지스터 중 적어도 하나가 형성되는 것을 특징으로 하는 이미지 센서.
제1 항에 있어서,
상기 제1 오픈 영역은 상기 제1 소자 분리막으로 둘러싸인 영역의 중앙에 배치되는 것을 특징으로 하는 이미지 센서.
제1 항에 있어서,
상기 제2 소자 분리막은 상기 제1 픽셀 영역 및 상기 제2 픽셀 영역 사이의 일부를 오픈하는 복수의 제1 오픈 영역들을 포함하는 것을 특징으로 하는 이미지 센서.
제1 항에 있어서,
상기 제1 소자 분리막은 제1 방향 및 상기 제1 방향과 수직인 제2 방향으로 연장되는 격자 형태를 갖고,
상기 제2 소자 분리막은 상기 제1 방향 및 상기 제2 방향으로부터 일정 각도로 기울어진 방향으로 연장되는 것을 특징으로 하는 이미지 센서.
제1 항에 있어서,
상기 기판 내부에 형성되고, 광전 변환 소자를 각각 형성하는 제3 픽셀 영역 및 제4 픽셀 영역을 더 포함하고,
상기 마이크로렌즈는 상기 제3 픽셀 영역 및 상기 제4 픽셀 영역 상에 배치되고,
상기 제1 소자 분리막은, 상기 제3 픽셀 영역 및 상기 제4 픽셀 영역을 둘러싸도록 형성되고,
상기 제2 소자 분리막은 상기 제3 픽셀 영역 및 상기 제4 픽셀 영역 사이에 배치되고,
상기 제1 오픈 영역은 상기 제1 내지 상기 제4 픽셀 영역의 일부를 오픈하는 것을 특징으로 하는 이미지 센서.
제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판;
상기 반도체 기판 내부에 형성되고, 광전 변환 소자를 각각 형성하는 제1 픽셀 영역 및 제2 픽셀 영역;
상기 제1 픽셀 영역 및 상기 제2 픽셀 영역을 둘러싸도록 형성된 제1 소자 분리막; 및
상기 제1 픽셀 영역 및 상기 제2 픽셀 영역 사이에 형성된 제2 소자 분리막; 을 포함하고,
상기 제1 소자 분리막 및 상기 제2 소자 분리막은 상기 제1 면으로부터 상기 제2 면까지 연장되도록 형성되고,
상기 제2 소자 분리막은 상기 제1 픽셀 영역 및 상기 제2 픽셀 영역 사이의 일부를 오픈하는 제1 오픈 영역을 포함하는 것을 특징으로 하는 이미지 센서.
제11 항에 있어서,
상기 제1 소자 분리막 및 상기 제2 소자 분리막을 둘러싸도록 형성된 패시베이션 막을 더 포함하는 것을 특징으로 하는 이미지 센서.
제12 항에 있어서,
상기 패시베이션 막의 일부는 상기 제1 오픈 영역에 형성된 것을 특징으로 하는 이미지 센서.
제12 항에 있어서,
상기 패시베이션 막은 상기 제1 픽셀 영역 및 상기 제2 픽셀 영역 사이의 일부를 오픈하는 제2 오픈 영역을 포함하는 것을 특징으로 하는 이미지 센서.
제11 항에 있어서,
상기 제1 오픈 영역에는, 광 전하가 축적되는 플로팅 디퓨젼 영역, 접지 전압이 인가되는 접지 콘택, 상기 플로팅 디퓨젼 영역에 축적된 광 전하를 리셋시키는 리셋 트랜지스터, 상기 플로팅 디퓨젼 영역에 축적된 광 전하에 따른 신호를 증폭시키는 증폭 트랜지스터, 및 상기 증폭 트랜지스터와 연결되어 픽셀 신호를 출력하는 선택 트랜지스터 중 적어도 하나가 형성되는 것을 특징으로 하는 이미지 센서.
제11 항에 있어서,
상기 제1 오픈 영역에는 상기 제2 면으로부터 연장되고, 상기 제1 면과 이격되는 제3 소자 분리막이 형성되는 것을 특징으로 하는 이미지 센서.
제11 항에 있어서,
상기 제1 오픈 영역에는 P형 불순물로 도핑된 도핑 영역이 형성되고,
상기 도핑 영역은 상기 제1 면 보다 상기 제2 면에 가깝게 배치되는 것을 특징으로 하는 이미지 센서.
반도체 기판 내부에 형성되고, 광전 변환 소자를 각각 형성하는 제1 픽셀 영역 및 제2 픽셀 영역;
상기 제1 픽셀 영역 및 상기 제2 픽셀 영역을 둘러싸도록 형성된 제1 소자 분리막;
상기 제1 픽셀 영역 및 상기 제2 픽셀 영역 사이에 형성된 제2 소자 분리막; 및
상기 제1 픽셀 영역 및 상기 제2 픽셀 영역에 각각 형성된 광전 변환 소자들로부터 각각 형성된 광 전하를 축적하는 플로팅 디퓨젼 영역을 포함하고,
상기 제2 소자 분리막은 상기 제1 픽셀 영역 및 상기 제2 픽셀 영역 사이의 일부를 오픈하는 오픈 영역을 포함하는 것을 특징으로 하는 이미지 센서.
제18 항에 있어서,
상기 오픈 영역에 상기 플로팅 디퓨젼 영역이 배치되는 것을 특징으로 하는 이미지 센서.
제18 항에 있어서,
상기 오픈 영역에 상기 제1 픽셀 영역 및 상기 제2 픽셀 영역에 접지 전압을 제공하는 접지 콘택이 배치되는 것을 특징으로 하는 이미지 센서.