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KR20220031827A - 타일드 표시 장치 및 이에 채용되는 서브-표시 패널 - Google Patents

타일드 표시 장치 및 이에 채용되는 서브-표시 패널 Download PDF

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KR20220031827A
KR20220031827A KR1020200113128A KR20200113128A KR20220031827A KR 20220031827 A KR20220031827 A KR 20220031827A KR 1020200113128 A KR1020200113128 A KR 1020200113128A KR 20200113128 A KR20200113128 A KR 20200113128A KR 20220031827 A KR20220031827 A KR 20220031827A
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KR
South Korea
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sub
pixel
pixels
color light
unit
Prior art date
Application number
KR1020200113128A
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English (en)
Inventor
신동희
손선권
차나현
Original Assignee
삼성디스플레이 주식회사
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Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200113128A priority Critical patent/KR20220031827A/ko
Priority to US17/223,658 priority patent/US11683967B2/en
Priority to CN202110652624.1A priority patent/CN114141134A/zh
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Abstract

접합부에서 얼룩이 개선된 타일드 표시 장치 및 이에 채용되는 서브-표시 패널이 개시된다. 타일드 표시 장치는, 복수의 단위 픽셀들이 형성된 제1 서브-표시 패널; 및 상기 제1 서브-표시 패널에 인접하게 배치되고, 복수의 단위 픽셀들이 형성된 제2 서브-표시 패널을 포함하되, 상기 단위 픽셀들 각각은, 컬러광을 발광하는 표시 소자와, 상기 표시 소자를 구동하는 픽셀회로를 갖는 복수의 서브-픽셀들을 포함하고, 현재 로우에 대응하는 단위 픽셀들 내의 서브-픽셀들의 배열 순서와 이전 로우 또는 다음 로우에 대응하는 단위 픽셀들 내의 서브-픽셀들의 배열 순서는 서로 다른 것을 특징으로 한다. 이에 따라, 현재 로우에 대응하는 단위 픽셀들 내의 서브-픽셀들의 배열 순서와 이전 로우 또는 다음 로우에 대응하는 단위 픽셀들 내의 서브-픽셀들의 배열 순서를 서로 다르게 구성함으로써, 접합부 영역 근처에서 서브-픽셀 배치에 의해 얼룩이 시인되는 것을 개선할 수 있다.

Description

타일드 표시 장치 및 이에 채용되는 서브-표시 패널{TILED DISPLAY DEVICE AND SUB-DISPLAY PANEL EMPLOYED THEREIN}
본 발명은 타일드 표시 장치 및 이에 채용되는 서브-표시 패널에 관한 것으로, 보다 상세하게는 접합부에서 얼룩이 개선된 타일드 표시 장치 및 이에 채용되는 서브-표시 패널에 관한 것이다.
일반적으로 초대형 TV 등을 구현하기 위해 여러 개의 표시 패널들을 연결하여 배치한다. 이를 타일드 표시 장치(Tiled display device)라고 한다. 표시 패널들은 매트릭스 형태로 연결될 수도 있고, 스트라이프 형태로 연결될 수도 있다.
통상적으로, 표시 패널을 연결할 때 하부에 배치되는 표시 패널은 상부에 배치되는 표시 패널에 대해 180도 반전되어 부착된다. 표시 패널에 스트라이프 픽셀들이 형성된 경우, 접합부에서 픽셀 위치가 반전된다. 예를 들어, 상부 표시 패널의 픽셀은 레드 서브-픽셀, 그린 서브-픽셀, 블루 서브-픽셀의 순서로 배치되는 반면, 하부 표시 패널의 픽셀은 블루 서브-픽셀, 그린 서브-픽셀, 레드 서브-픽셀의 순서로 배치된다. 이에 따라, 접합부 영역에서는 픽셀 비대칭으로 인해 얼룩이 시인되는 문제점이 있다.
따라서, 하부 표시 패널을 180도 반전시켜 부착하더라도 접합부에서 비대칭이 발생되지 않도록 픽셀 배치를 변경할 필요가 있다.
다시 말해, 2n행에서 레드, 그린 및 블루의 순서로 배치하고, 2n+1행에서 블루, 그린 및 레드의 순서로 배치하면, 단색 및 혼색 얼룩이 시인되는 문제점이 있다. 즉, 레드 서브-픽셀과 블루 서브-픽셀은 엇갈림 배치되지만 그린 서브-픽셀이 중앙에 배치되므로 수직 방향으로 배치된 그린 서브-픽셀에 의해 얼룩이 시인되는 문제점이 있다.
0001)한국등록특허 제10-1157425호(2012. 06. 12.) 0002)한국등록특허 제10-1015275호(2011. 02. 09.) 0003)한국공개특허 제2019-0072196호(2019. 06. 25.)
이에 본 발명의 기술적 과제는 이러한 점에 착안한 것으로, 본 발명의 목적은 복수의 표시 패널들이 부착되는 접합부에서 얼룩이 개선된 타일드 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기한 타일드 표시 장치에 채용되는 서브-표시 패널을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위하여 일실시예에 따른 타일드 표시 장치는, 복수의 단위 픽셀들이 형성된 제1 서브-표시 패널; 및 상기 제1 서브-표시 패널에 인접하게 배치되고, 복수의 단위 픽셀들이 형성된 제2 서브-표시 패널을 포함하되, 상기 단위 픽셀들 각각은, 컬러광을 발광하는 표시 소자와, 상기 표시 소자를 구동하는 픽셀회로를 갖는 복수의 서브-픽셀들을 포함하고, 현재 로우에 대응하는 단위 픽셀들 내의 서브-픽셀들의 배열 순서와 이전 로우 또는 다음 로우에 대응하는 단위 픽셀들 내의 서브-픽셀들의 배열 순서는 서로 다른 것을 특징으로 한다.
일실시예에서, 컬럼 방향으로 배열된 상기 표시 소자들은 서로 다른 컬러광을 발광할 수 있다.
일실시예에서, n번째 로우와 m번째 컬럼(여기서, n 및 m은 자연수)에 대응하는 서브-픽셀은 제1 컬러광을 발광하고, n+1번째 로우와 m번째 컬럼에 대응하는 서브-픽셀은 제2 컬러광을 발광할 수 있다.
일실시예에서, 2n번째 로우(여기서, n은 자연수)에 대응하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C3-C1-C2(여기서, C1은 제1 컬러광을 발광하는 제1 서브-픽셀, C2는 제2 컬러광을 발광하는 제2 서브-픽셀, C3은 제3 컬러광을 발광하는 제3 서브-픽셀)이고, 2n-1번째 로우에 대응하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C1-C2-C3일 수 있다.
일실시예에서, 3n번째 로우(여기서, n은 자연수)에 대응하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C2-C3-C1(여기서, C1은 제1 컬러광을 발광하는 제1 서브-픽셀, C2는 제2 컬러광을 발광하는 제2 서브-픽셀, C3은 제3 컬러광을 발광하는 제3 서브-픽셀)이고, 3n-1번째 로우에 대응하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C3-C1-C2이고, 3n-2번째 로우에 대응하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C1-C2-C3일 수 있다.
일실시예에서, 4n번째 로우(여기서, n은 자연수)에 대응하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C3-C1-C2(여기서, C1은 제1 컬러광을 발광하는 제1 서브-픽셀, C2는 제2 컬러광을 발광하는 제2 서브-픽셀, C3은 제3 컬러광을 발광하는 제3 서브-픽셀)이고, 4n-1번째 로우에 대응하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C2-C3-C1이고, 4n-2번째 로우에 대응하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C3-C1-C2이고, 4n-3번째 로우에 대응하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C1-C2-C3일 수 있다.
일실시예에서, 상기 제1 서브-픽셀은 레드 컬러광을 발광하고, 제2 서브-픽셀은 그린 컬러광을 발광하고, 상기 제3 서브-픽셀은 그린 컬러광을 발광할 수 있다.
일실시예에서, 상기 단위 픽셀들 각각은 제1 서브-픽셀, 제2 서브-픽셀 및 제3 서브-픽셀을 포함하고, 상기 제1 서브-픽셀은 레드 컬러광을 발광하는 레드 서브-픽셀이고, 상기 제2 서브-픽셀은 그린 광을 발광하는 그린 서브-픽셀이고, 상기 제3 서브-픽셀은 블루 광을 발광하는 블루 서브-픽셀일 수 있다.
일실시예에서, 상기 서브-표시 패널의 수는 4개 이상일 수 있다.
일실시예에서, 상기 서브-픽셀은, 현재 스캔 라인, 제1 컬러광에 대응하는 데이터 신호를 전달하는 제1 데이터 라인, 제2 컬러광에 대응하는 데이터 신호를 전달하는 제2 데이터 라인 및 제3 컬러광에 대응하는 데이터 신호를 전달하는 제3 데이터 라인을 더 포함하고, 상기 픽셀회로는, 상기 표시 소자에 연결된 제1 트랜지스터; 및 상기 현재 스캔 라인에 연결된 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터의 소스전극은 상기 제1 데이터 라인, 상기 제2 데이터 라인 및 상기 제3 데이터 라인 중 어느 하나에 연결될 수 있다.
일실시예에서, 상기 표시 소자는 유기발광 다이오드 및 나노다이오드 중 어느 하나일 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위하여 일실시예에 따르면 타일드 표시 장치용 서브-표시 패널은 복수개가 부착되어 타일드 표시 장치를 형성한다. 타일드 표시 장치용 서브-표시 패널은, 평면상에 배열된 복수의 서브-픽셀들을 포함하는 제1 단위 픽셀; 및 상기 제1 단위 픽셀에 컬럼 방향으로 인접하게 배치되고, 평면상에 배열된 복수의 서브-픽셀들을 포함하는 제2 단위 픽셀을 포함하되, 상기 단위 픽셀들 각각은, 컬러광을 발광하는 표시 소자와, 상기 표시 소자를 구동하는 픽셀회로를 갖는 복수의 서브-픽셀들을 포함하고, 현재 로우에 대응하는 단위 픽셀들 내의 서브-픽셀들의 배열 순서와 이전 로우 또는 다음 로우에 대응하는 단위 픽셀들 내의 서브-픽셀들의 배열 순서는 서로 다른 것을 특징으로 한다.
일실시예에서, 상기 제1 단위 픽셀 및 상기 제2 단위 픽셀 각각은, 제1 컬러광을 발광하는 제1 서브-픽셀, 제2 컬러광을 발광하는 제2 서브-픽셀 및 제3 컬러광을 발광하는 제3 서브-픽셀을 포함하고, 상기 제1 단위 픽셀에 구비되는 제1 내지 제3 서브-픽셀들의 배열 순서와 상기 제2 단위 픽셀에 구비되는 제1 내지 제3 서브-픽셀들의 배열 순서는 서로 다를 수 있다.
일실시예에서, 상기 제1 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C3-C1-C2(여기서, C1은 제1 컬러광을 발광하는 제1 서브-픽셀, C2는 제2 컬러광을 발광하는 제2 서브-픽셀, C3은 제3 컬러광을 발광하는 제3 서브-픽셀)이고, 상기 제2 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C1-C2-C3일 수 있다.
일실시예에서, 상기 타일드 표시 장치용 서브-표시 패널은, 상기 제2 단위 픽셀에 컬럼 방향으로 인접하게 배치되고, 평면상에 로우 방향의 제3 순서로 배열된 복수의 서브-픽셀들을 포함하는 제3 단위 픽셀을 더 포함하고, 상기 제1 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C2-C3-C1(여기서, C1은 제1 컬러광을 발광하는 제1 서브-픽셀, C2는 제2 컬러광을 발광하는 제2 서브-픽셀, C3은 제3 컬러광을 발광하는 제3 서브-픽셀)이고, 상기 제2 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C3-C1-C2이고, 상기 제3 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C1-C2-C3일 수 있다.
일실시예에서, 상기 타일드 표시 장치용 서브-표시 패널은, 상기 제2 단위 픽셀에 컬럼 방향으로 인접하게 배치되고, 평면상에 로우 방향의 제3 순서로 배열된 복수의 서브-픽셀들을 포함하는 제3 단위 픽셀; 및 상기 제3 단위 픽셀에 컬럼 방향으로 인접하게 배치되고, 평면상에 로우 방향의 제4 순서로 배열된 복수의 서브-픽셀들을 포함하는 제4 단위 픽셀을 더 포함하고, 상기 제1 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C3-C1-C2(여기서, C1은 제1 컬러광을 발광하는 제1 서브-픽셀, C2는 제2 컬러광을 발광하는 제2 서브-픽셀, C3은 제3 컬러광을 발광하는 제3 서브-픽셀)이고, 상기 제2 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C2-C3-C1이고, 상기 제3 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C3-C1-C2이고, 상기 제4 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C1-C2-C3일 수 있다.
이러한 타일드 표시 장치 및 이에 채용되는 서브-패널에 의하면, 현재 로우에 대응하는 단위 픽셀들 내의 서브-픽셀들의 배열 순서와 이전 로우 또는 다음 로우에 대응하는 단위 픽셀들 내의 서브-픽셀들의 배열 순서를 서로 다르게 구성함으로써, 복수의 표시 패널들이 부착되는 접합부 영역 근처에서 서브-픽셀 배치에 의해 얼룩이 시인되는 것을 개선할 수 있다.
도 1은 본 발명의 일실시예에 따른 타일드 표시 장치를 개략적으로 설명하기 위한 평면도이다.
도 2는 도 1에 도시된 타일드 표시 장치의 접합부 영역에 대응하는 컬러 배치의 일례를 설명하기 위한 평면도이다.
도 3은 비교예에 따른 컬러 배치의 일례를 설명하기 위한 평면도이다.
도 4는 도 2에 도시된 서브-픽셀을 설명하기 위한 등가 회로도이다.
도 5는 도 2에 도시된 2개의 단위 픽셀들을 설명하기 위한 평면도이다. 특히, 동일 컬럼 상에 인접하는 2개의 단위 픽셀들이 도시된다.
도 6은 도 5에 도시된 2개의 단위 픽셀의 연결 관계를 설명하기 위한 등가 회로도이다.
도 7a 내지 도 7s는 도 4에 도시된 픽셀의 제조 방법을 설명하기 위한 평면도들이다.
도 8은 도 2에 도시된 컬러 배치에 대응하여 서브-픽셀들과 데이터 라인들간의 연결을 설명하기 위한 도면이다.
도 9는 도 1에 도시된 타일드 표시 장치의 접합부 영역에 대응하는 컬러 배치의 다른 예를 설명하기 위한 평면도이다.
도 10은 도 9에 도시된 컬러 배치에 대응하여 서브-픽셀들과 데이터 라인들간의 연결을 설명하기 위한 도면이다.
도 11은 도 1에 도시된 타일드 표시 장치의 접합부 영역에 대응하는 컬러 배치의 또 다른 예를 설명하기 위한 평면도이다.
도 12는 도 11에 도시된 컬러 배치에 대응하여 서브-픽셀들과 데이터 라인들간의 연결을 설명하기 위한 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일실시예에 따른 타일드 표시 장치를 개략적으로 설명하기 위한 평면도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 타일드 표시 장치는 복수의 픽셀들이 형성되어 영상 표시부를 정의하는 제1 서브-표시 패널(110), 제2 서브-표시 패널(120), 제3 서브-표시 패널(130) 및 제4 서브-표시 패널(140)을 포함한다.
제1 서브-표시 패널(110)은 관찰자 관점에서 1사분면 상에 배치되고, 제2 서브-표시 패널(120)은 관찰자 관점에서 2사분면 상에 배치된다. 제3 서브-표시 패널(130)은 관찰자 관점에서 3사분면 상에 배치되고, 제4 서브-표시 패널(140)은 관찰자 관점에서 4사분면 상에 배치된다.
제2 서브-표시 패널(120)은 제1 서브-표시 패널(110)에 비해 180도 반전되어 부착된다. 제4 서브-표시 패널(140)은 제3 서브-표시 패널(130)에 비해 180도 반전되어 부착된다.
제1 내지 제4 서브-표시 패널들(110, 120, 130, 140) 각각은 복수의 라인들에 대응하는 복수의 단위 픽셀들을 포함한다. 상기 단위 픽셀들 각각은 복수의 서브-픽셀들을 포함할 수 있다. 상기 서브-픽셀들은 제1 컬러광을 발광하는 제1 서브-픽셀, 제2 컬러광을 발광하는 제2 서브-픽셀, 제3 컬러광을 발광하는 제3 서브-픽셀을 포함할 수 있다. 예를 들어, 서브-픽셀들은 레드 광을 발광하는 레드 서브-픽셀, 그린 광을 발광하는 그린 서브-픽셀 및 블루 광을 발광하는 블루 서브-픽셀을 포함할 수 있다.
서브-표시 패널들(110, 120, 130, 140) 각각에서, 현재 로우에 대응하는 단위 픽셀들 내의 서브-픽셀들의 배열 순서와 이전 로우 또는 다음 로우에 대응하는 단위 픽셀들 내의 서브-픽셀들의 배열 순서는 서로 다르게 배치된다.
다시 말해, 단위 픽셀 내의 서브-픽셀을 관찰할 때, 현재의 서브-픽셀과 바로 하단의 서브-픽셀은 서로 다른 컬러광을 발광하도록 서브-픽셀들이 배치된다.
이에 따라, n번째 로우와 m번째 컬럼(여기서, n 및 m은 자연수)에 대응하는 서브-픽셀은 제1 컬러광을 발광하고, n+1번째 로우와 m번째 컬럼에 대응하는 서브-픽셀은 제2 컬러광을 발광한다.
도 2는 도 1에 도시된 타일드 표시 장치의 접합부 영역에 대응하는 컬러 배치의 일례를 설명하기 위한 평면도이고, 도 3은 비교예에 따른 컬러 배치의 일례를 설명하기 위한 평면도이다. 특히, 도 2 및 도 3은 타일드 표시 장치의 접합부 영역을 발췌하여 도시한다. 여기서, 접합부 영역은 서로 인접하는 서브-표시 패널들 사이의 영역으로 정의된다.
도 2를 참조하면, 홀수번째 로우에 대응하는 단위 픽셀들 각각에는 제1 컬러광을 발광하는 제1 서브-픽셀, 제2 컬러광을 발광하는 제2 서브-픽셀, 제3 컬러광을 발광하는 제3 서브-픽셀을 포함할 수 있다. 예를 들어, 상기 단위 픽셀들 각각에는 레드 광을 발광하는 레드 서브-픽셀(R), 그린 광을 발광하는 그린 서브-픽셀(G) 및 블루 광을 발광하는 블루 서브-픽셀(B)의 배열 순서로 서브-픽셀들이 배열되고, 짝수번째 로우에 대응하는 단위 픽셀들 각각에는 블루 서브-픽셀(B), 레드 서브-픽셀(R) 및 그린 서브-픽셀(G)의 배열 순서로 서브-픽셀들이 배열된다.
이러한 방식으로 서로 인접하는 라인에 대응하는 단위 픽셀들 내에서 서브-픽셀들이 서로 엇갈리게 배열된다. 다시 말해, 첫번째 로우에 대응하는 단위 픽셀들 내에는 서브-픽셀들이 R-G-B의 배열 순서로 배열되고, 두번째 로우에 대응하는 단위 픽셀들 내에는 서브-픽셀들이 B-R-G의 배열 순서로 배열된다.
따라서, 제1 서브-표시 패널(110)에 대해 180도 반전시켜 제2 서브-표시 패널(120)을 제1 서브-표시 패널(110)에 부착하더라도, 접합부의 픽셀 비대칭으로 인해 발생되는 얼룩 시인을 방지할 수 있다.
또한, 제1 서브-표시 패널(110)과 제2 서브-표시 패널(120)이 오정렬되더라도, 접합부의 픽셀 비대칭으로 인해 발생되는 얼룩 시인을 방지할 수 있다.
이에 반해, 도 3을 참조하면, 모든 라인에 대응하여 단위 픽셀들 각각에는 레드 서브-픽셀(R), 그린 서브-픽셀(G) 및 블루 서브-픽셀(B)의 배열 순서로 서브-픽셀들이 배열된다.
따라서, 제1 서브-표시 패널(110)에 대해 180도 반전시켜 제2 서브-표시 패널(120)을 제1 서브-표시 패널(110)에 부착하면, 접합부의 픽셀 비대칭으로 인해 발생되는 얼룩이 시인될 수 있다.
또한, 제1 서브-표시 패널(110)과 제2 서브-표시 패널(120)이 오정렬되면, 접합부의 픽셀 비대칭으로 인해 얼룩은 더욱 현저하게 시인될 수 있다.
도 4는 도 2에 도시된 서브-픽셀을 설명하기 위한 등가 회로도이다.
도 4를 참고하면, 단위 픽셀에 구비되는 서브-픽셀(PX)는 여러 신호 배선들에 연결되어 있는 복수의 트랜지스터(T1, T2, T3), 캐패시터(Cst) 및 다이오드(LED)를 포함한다. 본 실시예에서, 상기 다이오드(LED)는 유기발광 다이오드(OLED)일 수도 있고, 나노 다이오드일 수도 있다.
도 1의 실시예에 따른 표시 장치는 고해상도(4K 또는 8K)에서 사용되는 표시 장치를 도시하고 있으며, 데이터 라인(215)과 동일한 신호를 인가받는 현재 스캔 라인(211)에 의하여 상기 서브-픽셀(PX)이 제어된다. 본 실시예에서, 상기 데이터 라인(215)은 레드 광을 발광하는 레드 서브-픽셀에 연결된 레드 데이터 라인, 그린 광을 발광하는 그린 서브-픽셀에 연결된 그린 데이터 라인 및 블루 광을 발광하는 블루 서브-픽셀에 연결된 블루 데이터 라인 중 어느 하나일 수 있다.
하나의 서브-픽셀(PX)이 포함하는 복수의 트랜지스터(T1, T2, T3)는 구동 트랜지스터(T1)(또는 제1 트랜지스터(T1))를 포함하며, 현재 스캔 라인(211)에 연결되어 있는 스위칭 트랜지스터(T2)(또는 제2 트랜지스터(T2), 및 이전 스캔 라인(213)에 연결되어 있는 초기화 트랜지스터(T3)(또는 제3 트랜지스터(T3)(또는 감지 트랜지스터)를 포함한다. 상기 제3 트랜지스터(T3)는 이전 스캔 라인(213)과 다른 타이밍에 게이트 온 전압을 인가하는 신호 배선과 연결될 수도 있다.
하나의 서브-픽셀(PX)이 포함하는 복수의 신호 배선은 현재 스캔 라인(211), 이전 스캔 라인(213), 데이터 라인(215), 초기화 전압 라인(217)(또는 감지라인), 구동 고전압 라인(219) 및 구동 저전압 라인(221)을 포함할 수 있다.
상기 현재 스캔 라인(211)은 게이트 구동부(도시되지 않음)에 연결되어 스캔 신호(Sn)를 상기 제2 트랜지스터(T2)에 전달한다.
상기 이전 스캔 라인(213)은 상기 게이트 구동부에 연결되어 전단에 위치하는 서브-픽셀(PX)에 인가되는 스캔 신호(Sn-1)를 상기 제3 트랜지스터(T3)에 전달한다.
상기 데이터 라인(215)은 데이터 구동부(도시되지 않음)에서 생성되는 데이터 전압(Dm)을 전달하는 배선이다. 상기 데이터 라인(215)을 따라 서브-픽셀(PX)에 제공된 데이터 전압(Dm)에 따라서 다이오드가 발광하는 휘도가 변한다.
상기 구동 고전압 라인(219)은 구동 고전압(VDD)을 인가하며, 상기 구동 저전압 라인(221)은 구동 저전압(VSS)을 인가한다. 본 실시예에 따른 상기 구동 고전압 라인(219) 및 상기 구동 저전압 라인(221)은 가로 방향으로 연장되는 배선과 세로 방향으로 연장되는 배선을 포함하여 메쉬 구조로 형성될 수 있다. 상기 구동 고전압 라인(219) 및 상기 구동 저전압 라인(221)에 인가되는 전압은 각각 일정한 전압이 인가될 수 있다. 상기 구동 고전압(VDD)은 상기 구동 트랜지스터(T1)에서 출력 전류를 생성하도록 하는 입력 전압 역할을 수행하며, 출력 전류가 다이오드(LED)로 인가될 때, 타측 전극(이하 캐소드 라고도 함)에는 구동 저전압(VSS)이 인가된다.
도 5는 도 2에 도시된 2개의 단위 픽셀들을 설명하기 위한 평면도이다. 도 6은 도 5에 도시된 2개의 단위 픽셀의 연결 관계를 설명하기 위한 등가 회로도이다. 특히, 동일 컬럼 상에 인접하는 2개의 단위 픽셀들이 도시된다.
도 5 및 도 6을 참조하면, 표시 장치는 기판(SUB), 배선부 및 단위 픽셀들을 포함할 수 있다. 상기 단위 픽셀들 각각은 복수의 서브-픽셀들을 포함할 수 있다. 상기 서브-픽셀들 각각은 픽셀 회로 및 표시 소자(OLED)를 포함할 수 있다. 여기서, 서브-픽셀들은 레드 광을 발광하는 레드 서브-픽셀, 그린 광을 발광하는 그린 서브-픽셀 및 블루 광을 발광하는 블루 서브-픽셀을 포함할 수 있다. 픽셀 회로는 제1 트랜지스터(T1) 내지 제3 트랜지스터(T3) 및 스토리지 캐패시터(Cst)를 구비할 수 있다. 상기 표시 소자(OLED)는 유기발광 다이오드 및 나노다이오드 중 어느 하나일 수 있다.
단위 픽셀에 구비되는 서브-픽셀들 각각은 픽셀 회로 및 표시 소자(OLED)를 포함할 수 있다. 여기서, 서브-픽셀들은 레드 광을 발광하는 레드 서브-픽셀, 그린 광을 발광하는 그린 서브-픽셀 및 블루 광을 발광하는 블루 서브-픽셀을 포함할 수 있다. 픽셀 회로는 제1 트랜지스터(T1) 내지 제3 트랜지스터(T3) 및 스토리지 캐패시터(Cst)를 구비할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 기판(SUB)은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다.
또한, 기판(SUB)은 가요성(flexible) 기판일 수도 있다. 여기서, 기판(SUB)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다.
상기 배선부는 픽셀들 각각에 신호를 제공하며, 스캔 라인들(Sn-1, Sn), 데이터 라인(R, G, B), 수평 전원 라인(Pn-1, Pn), 전원 라인(PL), 초기화 전원 라인(IPL)을 포함할 수 있다.
상기 스캔 라인들(Sn-1, Sn)은 가로 방향으로 연장될 수 있다. 상기 스캔 라인들(Sn-1, Sn)은 세로 방향을 따라 순차적으로 배열된 n-1번째 스캔 라인(Sn-1), 및 n번째 스캔 라인(Sn)을 포함할 수 있다. 상기 스캔 라인들(Sn-1, Sn)은 스캔 신호를 인가받을 수 있다. 예를 들면, n-1번째 스캔 라인(Sn-1)은 n-1번째 스캔 신호를 인가받을 수 있으며, n번째 스캔 라인(Sn)은 n번째 스캔 신호를 인가받을 수 있다. n-1번째 스캔 라인(Sn-1)은 n-1번째 스캔 신호에 의해 n번째 행의 픽셀들이 초기화될 수 있다.
상기 수평 전원 라인(Pn-1, Pn)은 가로 방향으로 연장될 수 있다. 상기 수평 전원 라인(Pn-1, Pn)은 수직 방향으로 배열된 전원 라인(PL)과 연결되어 메쉬 타입의 전원 공급 라인을 형성할 수 있다.
상기 데이터 라인(R, G, B)은 세로 방향으로 연장되며 가로 방향을 따라 순차적으로 배열될 수 있다. 상기 데이터 라인(R, G, B)은 데이터 신호를 인가받을 수 있다.
상기 구동 고전압 라인(VDW)은 세로 방향을 따라 연장될 수 있다. 상기 구동 고전압 라인(VDW)은 데이터 라인(R, G, B)과 이격되도록 배치될 수 있다. 상기 구동 고전압 라인(VDW)은 구동 고전압(VDD)을 인가받을 수 있다.
상기 구동 저전압 라인(VSW1)은 세로 방향을 따라 연장될 수 있다. 상기 구동 저전압 라인(VSW1)은 상기 데이터 라인(R, G, B)과 이격되도록 배치될 수 있다. 상기 구동 저전압 라인(VSW1)은 구동 저전압(VSS)을 인가받을 수 있다.
상기 초기화 전원 라인(SLW)은 세로 방향을 따라 연장될 수 있다. 상기 초기화 전원 라인(SLW)은 초기화 전원(Vint)을 인가받을 수 있다.
도 7a 내지 도 7s는 도 5에 도시된 단위 픽셀의 제조 방법을 설명하기 위한 평면도들이다.
도 7a를 참조하면, 기판 상에 제1 도전막(미도시)을 형성한다. 기판은 투명한 글라스재를 사용하며, 통상 알칼리토 이온이 함유되어 있다. 기판의 상면에는 SiNx 및 SiO2 중 하나를 주성분으로 하는 버퍼층을 더 형성할 수도 있다. 제1 도전막은 전극 물질로 사용되는 고 도전성의 금속 물질을 사용할 수 있는 데, Al, Ti, Mo, Ag, Cr, Mo, Cu 등의 물질이 포함된 합금 등을 포함할 수 있으며, 상기 물질의 단일층 또는 다층 구조일 수 있다.
상기 제1 도전막은 제1 포토 마스크(미도시)에 의한 포토 공정에 의해 도전성패턴을 갖도록 패터닝된다. 포토 공정은 일반적인 포토 리소그래피 공정을 적용할 수 있다. 즉, 상기 제1 도전막 상에 제1 포토 레지스트막(미도시)을 형성하고, 제1 포토 마스크(미도시)를 통해 노광한 후, 현상 및 에칭 공정을 거쳐 제1 도전막을 도전성패턴으로 패터닝하고, 제1 도전막 위에 잔존하는 제1 포토 레지스트막을 제거한다.
상기 도전성패턴은 제1 구동 저전압 배선(VSW1), 초기화 배선(SLW), 구동 고전압 배선(VDW), 제1 스토리지 전극(SE1), 제2 스토리지 전극(SE2), 제3 스토리지 전극(SE3), 제1 데이터 배선(DW1), 제2 데이터 배선(DW2), 제3 데이터 배선(DW3) 및 제2 구동 저전압 배선(VSW2)을 포함한 각종 신호선을 포함하는 도전성패턴이다. 제1 구동 저전압 배선(VSW1)은 단위 픽셀의 일측에 구동 저전압을 제공하고, 제2 구동 저전압 배선(VSW2)은 단위 픽셀의 타측에 구동 저전압을 제공한다. 제1 데이터 배선(DW1)은 예를 들어 레드 데이터를 제1 서브-픽셀에 전달하고, 제2 데이터 배선(DW2)은 예를 들어, 그린 데이터를 제2 서브-픽셀에 전달하고, 제3 데이터 배선(DW3)은 예를 들어 블루 데이터를 제3 서브-픽셀에 전달할 수 있다.
도 7b 및 도 7c를 참조하면, 기판 상에 전술한 도전성패턴을 덮도록 제1 절연막(미도시)을 형성한 후 액티브층을 형성한다. 상기 액티브층은 비정질 실리콘, 다결정 실리콘 및 산화물 반도체 중 어느 하나를 포함할 수 있다.
본 실시예에서, 액티브층은 제1 액티브 패턴(AP11), 제2 액티브 패턴(AP12), 제3 액티브 패턴(AP13), 제4 액티브 패턴(AP21), 제5 액티브 패턴(AP22), 제6 액티브 패턴(AP23), 제7 액티브 패턴(AP31), 제8 액티브 패턴(AP32) 및 제9 액티브 패턴(AP33)을 포함한다.
제1 액티브 패턴(AP11)은 제1 서브-픽셀에 구비되는 제1 박막 트랜지스터의 채널층을 형성하고, 제2 액티브 패턴(AP12)은 제1 서브-픽셀에 구비되는 제2 박막 트랜지스터의 채널층을 형성하고, 제3 액티브 패턴(AP13)은 제1 서브-픽셀에 구비되는 제3 박막 트랜지스터의 채널층을 형성한다. 제4 액티브 패턴(AP21)은 제2 서브-픽셀에 구비되는 제1 박막 트랜지스터의 채널층을 형성하고, 제5 액티브 패턴(AP22)은 제2 서브-픽셀에 구비되는 제2 박막 트랜지스터의 채널층을 형성하고, 제6 액티브 패턴(AP23)은 제2 서브-픽셀에 구비되는 제3 박막 트랜지스터의 채널층을 형성한다. 제7 액티브 패턴(AP31)은 제3 서브-픽셀에 구비되는 제1 박막 트랜지스터의 채널층을 형성하고, 제8 액티브 패턴(AP32)은 제3 서브-픽셀에 구비되는 제2 박막 트랜지스터의 채널층을 형성하고, 제9 액티브 패턴(AP33)은 제3 서브-픽셀에 구비되는 제3 박막 트랜지스터의 채널층을 형성한다.
도 7d 및 도 7e를 참조하면, 도 7c에 도시된 결과물 위에 반도체층(ACT) 및 제1 게이트 절연막(GI)을 형성한 후 제2 도전막을 도포한다. 여기서, 제1 게이트 절연막(GI)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다. 제1 게이트 절연막(GI)은 상기한 물질의 단일층 또는 다층 구조일 수 있다. 상기 제2 도전막은 전극 물질로 사용되는 고 도전성의 금속 물질을 사용할 수 있는 데, Al, Ti, Mo, Ag, Cr, Mo, Cu 등의 물질이 포함된 합금 등을 포함할 수 있으며, 상기 물질의 단일층 또는 다층 구조일 수 있다. 상기 제2 도전막을 패터닝함으로써 제1 전원 연결 패턴(PCP1), 제2 전원 연결 패턴(PCP2), 제1 게이트 전극 패턴(GEP1), 제2 게이트 전극 패턴(GEP2), 제3 게이트 전극 패턴(GEP3) 제4 게이트 전극 패턴(GEP4) 및 제5 게이트 전극 패턴(GEP5)을 형성한다.
제1 전원 연결 패턴(PCP1) 및 제2 전원 연결 패턴(PCP2)은 수직 방향으로 연장되고, 제1 게이트 전극 패턴(GEP1), 제2 게이트 전극 패턴(GEP2), 제3 게이트 전극 패턴(GEP3) 및 제4 게이트 전극 패턴(GEP4)을 둘러싸도록 배치된다.
제1 게이트 전극 패턴(GEP1)은 제1 서브-픽셀의 제1 박막 트랜지스터의 게이트 전극을 형성한다. 제2 게이트 전극 패턴(GEP2)은 제2 서브-픽셀의 제1 박막 트랜지스터의 게이트 전극을 형성한다. 제3 게이트 전극 패턴(GEP3)은 제3 서브-픽셀의 제1 박막 트랜지스터의 게이트 전극을 형성한다. 제4 게이트 전극 패턴(GEP4)은 제1 서브-픽셀의 제3 박막 트랜지스터의 게이트 전극, 제2 서브-픽셀의 제3 박막 트랜지스터의 게이트 전극, 및 제3 서브-픽셀의 제3 박막 트랜지스터의 게이트 전극을 형성한다.
평면상에서 관찰할 때, 제5 게이트 전극 패턴(GEP5)은 반전된 L-자 형상으로 형성된다. 평면상에서 관찰할 때, 제5 게이트 전극 패턴(GEP5)의 수직 방향 연장부는 제2 전원 연결 패턴(PCP2)과 제1 내지 제3 게이트 전극 패턴(GEP3) 사이에 배치되고, 제5 게이트 전극 패턴(GEP5)의 수평 방향 연장부는 제3 게이트 전극 패턴(GEP3) 아래에 배치된다.
제5 게이트 전극 패턴(GEP5)은 제1 서브-픽셀의 제2 박막 트랜지스터의 게이트 전극, 제2 서브-픽셀의 제2 박막 트랜지스터의 게이트 전극, 및 제3 서브-픽셀의 제2 박막 트랜지스터의 게이트 전극을 형성한다.
도 7f를 참조하면, 제1 전원 연결 패턴(PCP1), 제2 전원 연결 패턴(PCP2), 제1 게이트 전극 패턴(GEP1), 제2 게이트 전극 패턴(GEP2), 제3 게이트 전극 패턴(GEP3), 제4 게이트 전극 패턴(GEP4) 및 제5 게이트 전극 패턴(GEP5)을 덮도록 제2 절연막을 제2 도전막 상에 형성한다.
이어, 포토 리소그래피 공정 및 에칭 공정 등을 이용하여 상기 제2 절연막을 패터닝하여 복수의 컨택홀들을 형성한다.
구체적으로, 제1 구동 저전압 배선(VSW1)의 일부 영역을 노출하는 제1 컨택홀(CT1) 및 제2 컨택홀(CT2), 초기화 배선(SLW)의 일부 영역을 노출하는 제3 컨택홀(CT3), 제4 컨택홀(CT4) 및 제5 컨택홀(CT5)이 형성된다.
또한 구동 고전압 배선(VDW)의 일부 영역을 노출하는 제6 컨택홀(CT6) 및 제7 컨택홀(CT7), 제1 스토리지 전극(SE1)의 일부 영역을 노출하는 제8 컨택홀(CT8), 제2 스토리지 전극(SE2)의 일부 영역을 노출하는 제9 컨택홀(CT9)이 형성된다.
또한 제3 스토리지 전극(SE3)의 일부 영역을 노출하는 제10 컨택홀(CT10), 제1 데이터 배선(DW1)의 일부 영역을 노출하는 제11 컨택홀(CT11), 제2 데이터 배선(DW2)의 일부 영역을 노출하는 제12 컨택홀(CT12)이 형성된다.
또한 제3 데이터 배선(DW3)의 일부 영역을 노출하는 제13 컨택홀(CT13), 그리고 제2 구동 저전압 배선(VSW2)의 일부 영역을 노출하는 제14 컨택홀(CT14) 및 제15 컨택홀(CT15)이 형성된다.
또한 제1 액티브 패턴(AP11)의 일부 영역을 노출하는 제16 컨택홀(CT16), 제17 컨택홀(CT17), 및 제18 컨택홀(CT18), 제2 액티브 패턴(AP12)의 일부 영역을 노출하는 제19 컨택홀(CT19) 및 제20 컨택홀(CT20), 그리고 제3 액티브 패턴(AP13)의 일부 영역을 노출하는 제21 컨택홀(CT21) 및 제22 컨택홀(CT22)이 형성된다.
또한 제4 액티브 패턴(AP21)의 일부 영역을 노출하는 제23 컨택홀(CT23) 및 제24 컨택홀(CT24), 제5 액티브 패턴(AP22)의 일부 영역을 노출하는 제25 컨택홀(CT25) 및 제26 컨택홀(CT26), 그리고 제6 액티브 패턴(AP23)의 일부 영역을 노출하는 제27 컨택홀(CT27) 및 제27 컨택홀(CT28)이 형성된다.
또한 제7 액티브 패턴(AP31)의 일부 영역을 노출하는 제29 컨택홀(CT29) 및 제30 컨택홀(CT30), 제8 액티브 패턴(AP32)의 일부 영역을 노출하는 제31 컨택홀(CT31) 및 제32 컨택홀(CT32), 그리고 제9 액티브 패턴(AP33)의 일부 영역을 노출하는 제33 컨택홀(CT33) 및 제34 컨택홀(CT34)이 형성된다.
또한 제1 전원 연결 패턴(PCP1)의 일부 영역을 노출하는 제35 컨택홀(CT35) 및 제36 컨택홀(CT36), 제2 전원 연결 패턴(PCP2)의 일부 영역을 노출하는 제37 컨택홀(CT37) 및 제38 컨택홀(CT38), 그리고 제5 게이트 전극 패턴(GEP5)의 일부 영역을 노출하는 제39 컨택홀(CT39) 및 제40 컨택홀(CT40)이 형성된다.
또한 제1 게이트 전극 패턴(GEP1)의 일부 영역을 노출하는 제41 컨택홀(CT41), 그리고 제2 게이트 전극 패턴(GEP2)의 일부 영역을 노출하는 제42 컨택홀(CT42)이 형성된다.
또한 제3 게이트 전극 패턴(GEP3)의 일부 영역을 노출하는 제43 컨택홀(CT43), 그리고 제4 게이트 전극 패턴(GEP4)의 일부 영역을 노출하는 제44 컨택홀(CT44)이 형성된다.
도 7g 및 도 7h를 참조하면, 상기 제2 절연막 상에 제3 도전막을 도포한 후, 상기 제3 도전막을 패터닝함으로써 도전성패턴을 형성한다. 여기서, 상기 제3 도전막은 전극 물질로 사용되는 고 도전성의 금속 물질을 사용할 수 있는 데, Al, Ti, Mo, Ag, Cr, Mo, Cu 등의 물질이 포함된 합금 등을 포함할 수 있으며, 상기 물질의 단일층 또는 다층 구조일 수 있다. 상기 도전성패턴은 일반적인 포토 리소그래피 공정 및 에칭 공정에 의해 형성될 수 있다.
즉, 상기 제2 절연막 상에 제3 도전막을 도포한 후, 상기 제3 도전막 상에 제5 레지스트막(미도시)을 도포한다. 상기 제5 레지스트막을 제4 포토 마스크(미도시)를 이용해 노광 및 현상해 제3 도전막의 일정 영역을 노출시키고, 노출된 제3 도전막을 에칭한 후, 잔존하는 제5 레지스트막을 제거함으로써 도전성패턴의 제3 도전막을 얻게 된다.
상기 도전성패턴은 제1 저전압 연결 패턴(LVP1), 제2 저전압 연결 패턴(LVP2), 초기화 연결 패턴(INTP), 고전압 연결 패턴(HVP), 스캔 라인 패턴(SLP), 수평 전원 라인 패턴(PWH), 제1 연결 전극(SD1), 제2 연결 전극(SD2), 제3 연결 전극(SD3), 제4 연결 전극(SD4), 제5 연결 전극(SD5), 제6 연결 전극(SD6), 제7 연결 전극(SD7), 제8 연결 전극(SD8), 제9 연결 전극(SD9), 제1 데이터 연결 패턴(DCP1), 제2 데이터 연결 패턴(DCP2), 및 제3 데이터 연결 패턴(DCP3)을 포함한다.
상기 제1 저전압 연결 패턴(LVP1), 상기 제2 저전압 연결 패턴(LVP2), 상기 초기화 연결 패턴(INTP), 및 상기 고전압 연결 패턴(HVP)은 수직 방향으로 연장된다.
상기 스캔 라인 패턴(SLP), 및 상기 수평 전원 라인 패턴(PWH)은 수평방향으로 연장된다. 상기 수평 전원 라인 패턴(PWH)은 수직 방향으로 배열된 제1 구동 저전압 배선(VSW1)과 제2 구동 저전압 배선(VSW2)을 연결하기 위해 배치될 수 있다. 이에 따라, 저전압을 공급하는 라인들은 메쉬 타입으로 형성되어 표시 장치에 저전압(VSS)을 제공할 수 있다.
한편, 상기 수평 전원 라인 패턴(PWH)은 수직 방향으로 배열된 구동 고전압 배선들(VDW)을 연결하기 위해 배치될 수 있다. 이에 따라, 고전압을 공급하는 라인들은 메쉬 타입으로 형성되어 표시 장치에 고전압(VDD)을 제공할 수 있다.
상기 제1 연결 전극(SD1)은 상기 제2 액티브 패턴(AP12)와 상기 제1 게이트 전극 패턴(GEP1)을 제19 컨택홀(CT19) 및 제41 컨택홀(CT41)을 통해 연결하도록 형성된다.
상기 제2 연결 전극(SD2)은 상기 제5 액티브 패턴(AP22)와 상기 제2 게이트 전극 패턴(GEP2)을 제25 컨택홀(CT25) 및 제42 컨택홀(CT42)을 통해 연결하도록 형성된다.
상기 제3 연결 전극(SD3)은 상기 제8 액티브 패턴(AP32)와 상기 제3 게이트 전극 패턴(GEP3)을 제31 컨택홀(CT31) 및 제43 컨택홀(CT43)을 통해 연결하도록 형성된다.
상기 제4 연결 전극(SD4)은 제22 컨택홀(CT22)을 통해 상기 제3 액티브 패턴(AP13)과 연결하고, 제8 컨택홀(CT8)을 통해 상기 제1 스토리지 전극(SE1)과 연결하고, 제18 컨택홀(CT18)을 통해 상기 제1 액티브 패턴(AP11)과 연결하도록 형성된다.
상기 제5 연결 전극(SD5)은 제28 컨택홀(CT28)을 통해 상기 제4 액티브 패턴(AP21)과 연결하고, 제9 컨택홀(CT9)을 통해 상기 제2 스토리지 전극(SE2)과 연결하고, 제24 컨택홀(CT24)을 통해 상기 제4 액티브 패턴(AP21)과 연결하도록 형성된다.
상기 제6 연결 전극(SD6)은 제34 컨택홀(CT34)을 통해 상기 제9 액티브 패턴(AP33)과 연결하고, 제10 컨택홀(CT10)을 통해 상기 제3 스토리지 전극(SE3)과 연결하고, 제30 컨택홀(CT30)을 통해 상기 제7 액티브 패턴(AP31)과 연결하도록 형성된다.
상기 제7 연결 전극(SD7)은 제11 컨택홀(CT11) 및 제20 컨택홀(CT20)을 통해 상기 제1 데이터 배선(DW1)과 상기 제2 액티브 패턴(AP12)을 연결한다. 상기 제8 연결 전극(SD8)은 제12 컨택홀(CT12) 및 제26 컨택홀(CT26)을 통해 상기 제2 데이터 배선(DW2)과 상기 제5 액티브 패턴(AP22)을 연결한다. 상기 제9 연결 전극(SD9)은 제13 컨택홀(CT13) 및 제32 컨택홀(CT32)을 통해 상기 제3 데이터 배선(DW3)과 상기 제8 액티브 패턴(AP32)을 연결한다.
한편, 상기 구조에 있어, 상기 제1 액티브 패턴(AP11), 상기 제1 게이트 전극 패턴(GEP1), 상기 제4 연결 전극(SD4), 상기 제1 연결 전극(SD1)이 상기 제1 서브-픽셀의 제1 박막 트랜지스터(T1)을 형성하고, 상기 제2 액티브 패턴(AP12), 상기 제5 게이트 전극 패턴(GEP5), 상기 제1 데이터 연결 패턴(DCP1), 상기 제1 연결 전극(SD1)이 상기 제1 서브-픽셀의 제2 박막 트랜지스터(T2)을 형성하고, 상기 제3 액티브 패턴(AP13), 상기 제4 게이트 전극 패턴(GEP4), 상기 초기화 연결 패턴(INTP), 상기 고전압 연결 패턴(HVP)이 상기 제1 서브-픽셀의 제3 박막 트랜지스터(T3)을 형성한다.
이와 유사하게, 상기 제2 서브-픽셀의 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 및 제3 박막 트랜지스터(T3)을 형성한다.
도 7i, 도 7j 및 도 7k를 참조하면, 도 7h에 도시된 결과물 위에 제3 절연막을 형성한 후, 공지의 포토 리소그래피 공정 및 에칭 공정을 이용하여 상기 제3 절연막을 패터닝하여 구동 트랜지스터들의 드레인 전극을 노출하는 비아홀들(VIA1, VIA2, VIA3)을 형성한다. 본 실시예에서, 제1 비아홀(VIA1)은 제1 서브-픽셀에 구비되는 구동 트랜지스터의 드레인 전극을 노출하고, 제2 비아홀(VIA2)은 제2 서브-픽셀에 구비되는 구동 트랜지스터의 드레인 전극을 노출하고, 제3 비아홀(VIA3)은 제3 서브-픽셀에 구비되는 구동 트랜지스터의 드레인 전극을 노출한다.
이어, 제4 도전막을 형성한 후 포토 마스크에 의한 포토 공정에 의해 제4 도전막을 패터닝하여 제1 저전원 전압 연결 배선(CL3), 제2 저전원 전압 연결 배선(CL4), 제3 저전원 전압 연결 배선(CL5), 제1 고전원 전압 연결 배선(CL6), 제2 고전원 전압 연결 배선(CL7) 및 제3 고전원 전압 연결 배선(CL8)을 형성한다. 여기서, 상기 제4 도전막은 전극 물질로 사용되는 고 도전성의 금속 물질을 사용할 수 있는 데, Al, Ti, Mo, Ag, Cr, Mo, Cu 등의 물질이 포함된 합금 등을 포함할 수 있으며, 상기 물질의 단일층 또는 다층 구조일 수 있다.
상기 제1 저전원 전압 연결 배선(CL3), 상기 제2 저전원 전압 연결 배선(CL4) 및 상기 제3 저전원 전압 연결 배선(CL5)은 콘택홀에 의해 상기 수평 전원 라인 패턴(PWH)과 전기적으로 연결될 수 있다. 이를 통해, 상기 제1 저전원 전압 연결 배선(CL3), 상기 제2 저전원 전압 연결 배선(CL4) 및 상기 제3 저전원 전압 연결 배선(CL5)에는 저전원 전압(ELVSS)이 인가될 수 있다. 상기 제1 저전원 전압 연결 배선(CL3), 상기 제2 저전원 전압 연결 배선(CL4) 및 상기 제3 저전원 전압 연결 배선(CL5)은 발광 소자의 캐소드 전극과 연결될 수 있다. 실시예들에 있어서, 상기 발광 소자는 유기 발광 다이오드(OLED), 퀀텀-닷 유기발광 다이오드(QDOLED), 퀀텀-낫 나노 발광 다이오드(QNED) 등을 포함할 수 있다.
상기 제1 고전원 전압 연결 배선(CL6)은 제1 비아홀(VIA1)에 의해 상기 제1 연결 전극(SD1)과 전기적으로 연결될 수 있다. 상기 제1 고전원 전압 연결 배선(CL6)은 상기 제1 연결 전극(SD1)으로부터 고전원 전압(ELVDD)을 전달받을 수 있다. 상기 제1 고전원 전압 연결 배선(CL6) 발광 소자의 제1 애노드 전극과 전기적으로 연결될 수 있다.
상기 제2 고전원 전압 연결 배선(CL7)은 제3 비아홀(VIA3)에 의해 상기 제7 연결 전극(SD7)과 전기적으로 연결될 수 있다. 상기 제2 고전원 전압 연결 배선(CL7)은 상기 제7 연결 전극(SD7)으로부터 고전원 전압(ELVDD)을 전달받을 수 있다. 상기 제2 고전원 전압 연결 배선(CL7) 발광 소자의 제2 애노드 전극과 전기적으로 연결될 수 있다.
상기 제3 고전원 전압 연결 배선(CL8)은 제2 비아홀(VIA2)에 의해 상기 제4 연결 전극(SD4)과 전기적으로 연결될 수 있다. 상기 제3 고전원 전압 연결 배선(CL8)은 상기 제4 연결 전극(SD4)으로부터 고전원 전압(ELVDD)을 전달받을 수 있다. 상기 제3 고전원 전압 연결 배선(CL8) 발광 소자의 제3 애노드 전극과 전기적으로 연결될 수 있다.
도 7l 및 도 7m을 참조하면, 도 7k에 도시된 결과물 위의 단위 픽셀 내에 복수의 격벽들을 형성한다. 여기서, 격벽들은 폴리아마이드(Polyamide)를 포함할 수 있다. 본 실시예에서, 격벽들은 제1 격벽(W1), 제2 격벽(W2), 제3 격벽(W3), 제4 격벽(W4), 제5 격벽(W5), 제6 격벽(W6), 제7 격벽(W7), 제8 격벽(W8) 및 제9 격벽(W9)을 포함하고, 단위 픽셀 내에서 관찰자 관점에서 수직 방향으로 형성된다. 상기 제1 내지 제9 격벽들(W1, W2, W3, W4, W5, W6, W7, W8, W9)의 상부면 및 측벽에는 반사 금속층(미도시)이 형성된다. 격벽들에는 상기 반사 금속층과 격벽들의 하부에 형성된 연결 전극과의 접촉을 위해 홀들이 형성될 수 있다.
도 7n 및 도 7o를 참조하면, 도 7m에 도시된 결과물 위에 제1 패시베이션층(미도시) 및 뱅크(BNK)를 형성한다. 여기서, 상기 제1 패시베이션층은 실리콘산화물(SiOx)을 포함할 수 있고, 상기 뱅크는 폴리아마이드(Polyamide)를 포함할 수 있다.
상기 제1 패시베이션층은 서로 인접하는 격벽들에 의해 정의되는 골짜기를 덮도록 부분적으로 형성된다.
뱅크(BNK)는 제1 서브-픽셀에 대응하는 영역을 개구하도록 형성된 제1 개구부(OP1), 제2 서브-픽셀에 대응하는 영역을 개구하도록 형성된 제2 개구부(OP2), 및 제3 서브-픽셀에 대응하는 영역을 개구하도록 형성된 제3 개구부(OP3)를 포함할 수 있다.
제1 패시베이션층과 뱅크를 형성한 후, 서로 인접하는 격벽들에 의해 정의되는 골짜기에 나노 크기의 다이오드들을 배치한다. 여기서, 다이오드들의 애노드 또는 캐소드는 동일한 방향으로 정렬된다.
도 7p 및 도 7q를 참조하면, 도 7o에 도시된 결과물 위에 픽셀층과 제2 패시베이션층을 형성한다. 여기서, 제2 패시베이션층은 실리콘산화물(SiOx)을 포함할 수 있다.
상기 픽셀층은 제1 픽셀라인(PL11), 제2 픽셀라인(PL12), 제3 픽셀라인(PL13), 제4 픽셀라인(PL21), 제5 픽셀라인(PL22), 제6 픽셀라인(PL23), 제7 픽셀라인(PL31), 제8 픽셀라인(PL32) 및 제9 픽셀라인(PL33)을 포함한다. 제1 내지 제3 픽셀라인들(PL11, PL12, PL13)은 제1 서브-픽셀 영역에 형성되고, 제4 내지 제6 픽셀라인들(PL21, PL22, PL23)은 제2 서브-픽셀 영역에 형성되고, 제7 내지 제9 픽셀라인들(PL31, PL32, PL33)은 제3 서브-픽셀 영역에 형성된다.
평면상에서 관찰할 때, 제1 픽셀라인(PL11) 및 제2 픽셀라인(PL12)은 I-자 형상을 갖고, 제3 픽셀라인(PL13)은 제2 픽셀라인(PL12)을 둘러싸는 U-자 형상을 갖는다. 평면상에서 관찰할 때, 제1 픽셀라인(PL11)은 제1 격벽(W1)의 일부 상면 및 우측벽에 형성되고, 제2 픽셀라인(PL12)은 제2 격벽(W2)의 일부 상면 및 우측벽에 형성된다. 제3 픽셀라인(PL13)은 제2 격벽(W2)의 일부 상면 및 좌측벽에 형성되고, 제3 격벽(W3)의 일부 상면 및 좌측벽에 형성된다. 이에 따라, 제1 내지 제3 픽셀라인들(PL11, PL12, PL13)의 일측 폭은 격벽들의 상부면에 형성된 반사 금속층에 접촉하고, 제1 내지 제3 픽셀라인들(PL11, PL12, PL13)의 타측 폭은 서로 인접하는 격벽들 사이의 골짜기 공간에 배치된 나노 크기의 다이오드들에 접촉한다.
평면상에서 관찰할 때, 제4 픽셀라인(PL21) 및 제5 픽셀라인(PL22)은 I-자 형상을 갖고, 제6 픽셀라인(PL23)은 제5 픽셀라인(PL22)을 둘러싸는 U-자 형상을 갖는다. 평면상에서 관찰할 때, 제4 픽셀라인(PL21)은 제4 격벽(W4)의 일부 상면 및 우측벽에 형성되고, 제5 픽셀라인(PL22)은 제5 격벽(W5)의 일부 상면 및 우측벽에 형성된다. 제6 픽셀라인(PL23)은 제5 격벽(W5)의 일부 상면 및 좌측벽에 형성되고, 제6 격벽(W6)의 일부 상면 및 좌측벽에 형성된다. 이에 따라, 제4 내지 제6 픽셀라인들(PL21, PL22, PL23)의 일측 폭은 격벽들의 상부면에 형성된 반사 금속층에 접촉하고, 제4 내지 제6 픽셀라인들(PL21, PL22, PL23)의 타측 폭은 서로 인접하는 격벽들 사이의 골짜기 공간에 배치된 나노 크기의 다이오드들에 접촉한다.
평면상에서 관찰할 때, 제7 픽셀라인(PL31) 및 제8 픽셀라인(PL32)은 I-자 형상을 갖고, 제9 픽셀라인(PL33)은 제8 픽셀라인(PL32)을 둘러싸는 U-자 형상을 갖는다. 평면상에서 관찰할 때, 제7 픽셀라인(PL31)은 제7 격벽(W7)의 일부 상면 및 우측벽에 형성되고, 제8 픽셀라인(PL32)은 제8 격벽(W8)의 일부 상면 및 우측벽에 형성된다. 제9 픽셀라인(PL33)은 제8 격벽(W8)의 일부 상면 및 좌측벽에 형성되고, 제9 격벽(W9)의 일부 상면 및 좌측벽에 형성된다. 이에 따라, 제7 내지 제9 픽셀라인들(PL31, PL32, PL33)의 일측 폭은 격벽들의 상부면에 형성된 반사 금속층에 접촉하고, 제7 내지 제9 픽셀라인들(PL31, PL32, PL33)의 타측 폭은 서로 인접하는 격벽들 사이의 골짜기 공간에 배치된 나노 크기의 다이오드들에 접촉한다.
제2 패시베이션층(미도시)은 서로 인접하는 픽셀라인들 사이에 형성되고, 서로 인접하는 격벽들 사이의 골짜기 공간에 배치된 다이오드를 커버한다. 상기 제2 패시베이션층은 다이오드 위에서 서로 다른 픽셀라인들이 서로 접촉하는 것을 차단하는 역할을 수행할 수 있다.
본 실시예에서, 하나의 격벽 위에 형성된 금속 반사층은 해당 격벽에 형성된 홀을 통해 하부의 박막 트랜지스터의 드레인 전극에 연결되고, 다른 하나의 격벽 위에 형성된 금속 반사층은 해당 격벽에 형성된 홀을 통해 하부의 저전압 연결 패턴에 연결된다. 이에 따라, 서로 인접하는 격벽들 사이의 골짜기 공간에 배치된 다이오드의 일측 단자는 하나의 격벽에 대응하여 형성된 픽셀라인 및 금속 반사층을 통해 박막 트랜지스터의 드레인 전극에 연결된다. 또한 서로 인접하는 격벽들 사이의 골짜기 공간에 배치된 다이오드의 타측 단자는 다른 하나의 격벽에 대응하여 형성된 픽셀라인 및 금속 반사층을 통해 저전압 연결 패턴에 연결된다.
도 7r 및 도 7s를 참조하면, 도 7q에 도시된 결과물 위에 복수의 차광창(BMW)들이 형성된 차광층(BML)과 상기 차광창(BMW)들 각각에 대응하는 레드 퀀텀닷(QDR), 그린 퀀텀닷(QDG) 및 블루 퀀텀닷(QDB)을 포함하는 퀀텀닷 층을 형성한다. 여기서, 퀀텀닷(quantum, QD)은 지름이 2-10 나노미터에 불과한 초미세 반도체입자로서 특이한 전기적, 광학적 성질을 지닌 입자를 말한다. 예를 들어, 퀀텀닷 결정은 빛에 노출되면 특정 주파수의 빛을 발출한다. 이러한 퀀텀닷은 밝은 부분은 더 밝게 어두운 부분은 더 세밀하고 정교하게 표시한다. 발광하는 빛의 파장도 크기에 따라 달라져 높은 컬러 구현성을 실현할 수 있다. 또한 전력 소모량을 줄일 수 있다.
차광층(BML)에 형성된 차광창(BMW)들은 픽셀라인들과 상기 픽셀라인들에 연결된 다이오드들이 형성된 영역들 각각을 노출한다.
레드 퀀텀닷(QDR)은 하나의 차광창(BMW)에 의해 노출되는 픽셀라인들과 해당 픽셀라인들에 연결된 다이오드를 덮도록 형성된다. 여기서, 상기 다이오드는 블루광을 출사할 수 있다. 동작시, 레드 퀀텀닷(QDR)은 다이오드에서 블루광이 출사됨에 따라 여기(exicitation)되어 레드 광을 방출한다.
그린 퀀텀닷(QDG)은 하나의 차광창(BMW)에 의해 노출되는 픽셀라인들과 해당 픽셀라인들에 연결된 다이오드를 덮도록 형성된다. 동작시, 그린 퀀텀닷(QDG)은 다이오드에서 블루광이 출사됨에 따라 여기(exicitation)되어 그린 광을 방출한다.
블루 퀀텀닷(QDB)은 하나의 차광창(BMW)에 의해 노출되는 픽셀라인들과 해당 픽셀라인들에 연결된 다이오드를 덮도록 형성된다. 동작시, 블루 퀀텀닷(QDB)은 다이오드에서 블루광이 출사됨에 따라 여기(exicitation)되어 블루 광을 방출한다. 본 실시예에서, 블루 퀀텀닷(QDB)이 형성된 영역은 레드 퀀텀닷(QDR)이 형성된 영역 또는 그린 퀀텀닷(QDG)이 형성된 영역보다 작다.
도시하지는 않지만, 차광층(BML), 레드 퀀텀닷(QDR), 그린 퀀텀닷(QDG) 및 블루 퀀텀닷(QDB)을 형성한 후 그 상부에 제1 평탄화층, 컬러필터층 및 제2 평탄화층을 순차적으로 형성할 수도 있다. 상기 컬러필터층은 서브-픽셀들 각각에 대응하여 레드 컬러필터층, 그린 컬러필터층 및 블루 컬러필터층 각각을 형성하는 방식으로 형성될 수 있다.
도 8은 도 2에 도시된 컬러 배치에 대응하여 서브-픽셀들과 데이터 라인들간의 연결을 설명하기 위한 도면이다.
도 2, 도 4 및 도 8을 참조하면, 2n번째(n은 자연수) 단위 픽셀은 블루, 레드 및 그린의 배열 순서로 배열된 복수의 서브-픽셀들을 포함하고, 2n-1번째 단위 픽셀은 레드, 그린 및 블루의 배열 순서로 배열된 복수의 서브-픽셀들을 포함한다. 2n번째 및 2n-1번째 단위 픽셀 각각은 레드 데이터를 전달하는 레드 데이터 라인, 그린 데이터를 전달하는 그린 데이터 라인 및 블루 데이터를 전달하는 블루 데이터 라인에 연결된다. 각 단위 픽셀의 픽셀 회로는, 도 4에 도시된 바와 같이, 제1, 제2 및 제3 트랜지스터들(T1, T2, T3) 및 캐패시터(Cst)를 포함하지만, 설명의 편의를 위해 스위칭 트랜지스터(T2) 만을 도시한다.
2n번째 단위 픽셀에서, 블루 데이터 라인에 인가된 블루 데이터는 스위칭 트랜지스터(T2)를 경유하여 블루 표시 소자(B)에 인가된다. 또한 레드 데이터 라인에 인가된 레드 데이터는 스위칭 트랜지스터(T2)를 경유하여 레드 표시 소자(R)에 인가된다. 또한 그린 데이터 라인에 인가된 그린 데이터는 스위칭 트랜지스터(T2)를 경유하여 그린 표시 소자(G)에 인가된다.
한편, 2n-1번째 단위 픽셀에서, 레드 데이터 라인에 인가된 레드 데이터는 스위칭 트랜지스터(T2)를 경유하여 레드 표시 소자(B)에 인가된다. 또한 그린 데이터 라인에 인가된 레드 데이터는 스위칭 트랜지스터(T2)를 경유하여 그린 표시 소자(R)에 인가된다. 또한 블루 데이터 라인에 인가된 블루 데이터는 스위칭 트랜지스터(T2)를 경유하여 블루 표시 소자(B)에 인가된다.
이러한 방식으로 서로 인접하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서를 엇갈리게 하더라도 표시 동작은 정상적으로 수행될 수 있다. 또한 컬럼 방향으로 서로 다른 컬러광을 발광하는 표시 소자들이 배치되므로 단색이나 얼룩이 시인되는 것을 방지할 수 있다.
도 9는 도 1에 도시된 타일드 표시 장치의 접합부 영역에 대응하는 컬러 배치의 다른 예를 설명하기 위한 평면도이다. 특히, 3주기로 반복하는 컬러 배치의 예가 도시된다. 도 9에서, 접합부 상부에 배치된 서브-표시패널은 예를 들어 도 1에 도시된 제1 서브-표시패널(110)이고, 접합부 하부에 배치된 서브-표시패널은 예를 들어 도 1에 도시된 제2 서브-표시패널(120)이다.
도 1 및 도 9를 참조하면, 서브-표시 패널들 각각은 복수의 라인들에 대응하는 복수의 단위 픽셀들을 포함한다. 여기서, 3n번째 로우에 대응하는 단위 픽셀들 각각에는 그린 서브-픽셀, 블루 서브-픽셀 및 레드 서브-픽셀의 배열 순서로 배열되고, 3n-1번째 로우에 대응하는 단위 픽셀들 각각에는 블루 서브-픽셀, 레드 서브-픽셀 및 그린 서브-픽셀의 배열 순서로 배열되고, 3n-2번째 로우에 대응하는 단위 픽셀들 각각에는 레드 서브-픽셀, 그린 서브-픽셀 및 블루 서브-픽셀의 배열 순서로 배열된다.
이러한 방식으로 서로 인접하는 라인에 대응하는 단위 픽셀들 내에서 서브-픽셀들이 서로 엇갈리게 배열된다. 다시 말해, 첫번째 로우에 대응하는 단위 픽셀들 내에는 서브-픽셀들이 R-G-B의 배열 순서로 배열되고, 두번째 로우에 대응하는 단위 픽셀들 내에는 서브-픽셀들이 B-R-G의 배열 순서로 배열되고, 세번째 로우에 대응하는 단위 픽셀들 내에는 서브-픽셀들이 G-B-R의 배열 순서로 배열된다.
따라서, 제1 서브-표시 패널(110)에 대해 180도 반전시켜 제2 서브-표시 패널(120)을 제1 서브-표시 패널(110)에 부착하더라도, 접합부의 픽셀 비대칭으로 인해 발생되는 얼룩 시인을 방지할 수 있다.
또한, 제1 서브-표시 패널(110)과 제2 서브-표시 패널(120)이 오정렬되더라도, 접합부의 픽셀 비대칭으로 인해 발생되는 얼룩 시인을 방지할 수 있다.
도 10은 도 9에 도시된 컬러 배치에 대응하여 서브-픽셀들과 데이터 라인들간의 연결을 설명하기 위한 도면이다. 특히, 도 9에 도시된 제1 서브-표시패널에 배치된 서브-픽셀들과 데이터 라인들을 도시한다.
도 9 및 도 10을 참조하면, 3n번째(n은 자연수) 단위 픽셀은 그린, 블루 및 레드의 배열 순서로 배열된 복수의 서브-픽셀들을 포함하고, 3n-1번째 단위 픽셀은 블루, 레드 및 그린의 배열 순서로 배열된 복수의 서브-픽셀들을 포함하고, 3n-2번째 단위 픽셀은 레드, 그린 및 블루의 배열 순서로 배열된 복수의 서브-픽셀들을 포함한다. 3n번째, 3n-1번째 및 3n-2번째 단위 픽셀 각각은 레드 데이터를 전달하는 레드 데이터 라인, 그린 데이터를 전달하는 그린 데이터 라인 및 블루 데이터를 전달하는 블루 데이터 라인에 연결된다. 각 단위 픽셀의 픽셀 회로는, 도 4에 도시된 바와 같이, 제1, 제2 및 제3 트랜지스터들(T1, T2, T3) 및 캐패시터(Cst)를 포함하지만, 설명의 편의를 위해 스위칭 트랜지스터(T2) 만을 도시한다.
3n번째 단위 픽셀에서, 그린 데이터 라인에 인가된 그린 데이터는 스위칭 트랜지스터(T2)를 경유하여 그린 표시 소자(B)에 인가된다. 또한 블루 데이터 라인에 인가된 블루 데이터는 스위칭 트랜지스터(T2)를 경유하여 블루 표시 소자(R)에 인가된다. 또한 레드 데이터 라인에 인가된 레드 데이터는 스위칭 트랜지스터(T2)를 경유하여 레드 표시 소자(G)에 인가된다.
3n-1번째 단위 픽셀에서, 블루 데이터 라인에 인가된 블루 데이터는 스위칭 트랜지스터(T2)를 경유하여 블루 표시 소자(B)에 인가된다. 또한 레드 데이터 라인에 인가된 레드 데이터는 스위칭 트랜지스터(T2)를 경유하여 레드 표시 소자(R)에 인가된다. 또한 그린 데이터 라인에 인가된 그린 데이터는 스위칭 트랜지스터(T2)를 경유하여 그린 표시 소자(G)에 인가된다.
한편, 3n-2번째 단위 픽셀에서, 레드 데이터 라인에 인가된 레드 데이터는 스위칭 트랜지스터(T2)를 경유하여 레드 표시 소자(B)에 인가된다. 또한 그린 데이터 라인에 인가된 레드 데이터는 스위칭 트랜지스터(T2)를 경유하여 그린 표시 소자(R)에 인가된다. 또한 블루 데이터 라인에 인가된 블루 데이터는 스위칭 트랜지스터(T2)를 경유하여 블루 표시 소자(B)에 인가된다.
이러한 방식으로 서로 인접하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서를 엇갈리게 하더라도 표시 동작은 정상적으로 수행될 수 있다. 또한 컬럼 방향으로 서로 다른 컬러광을 발광하는 표시 소자들이 배치되므로 단색이나 얼룩이 시인되는 것을 방지할 수 있다.
도 11은 도 1에 도시된 타일드 표시 장치의 접합부 영역에 대응하는 컬러 배치의 또 다른 예를 설명하기 위한 평면도이다. 특히, 4주기로 반복하는 컬러 배치의 예가 도시된다. 도 11에서, 접합부 상부에 배치된 서브-표시패널은 예를 들어 도 1에 도시된 제1 서브-표시패널(110)이고, 접합부 하부에 배치된 서브-표시패널은 예를 들어 도 1에 도시된 제2 서브-표시패널(120)이다.
도 1 및 도 11을 참조하면, 서브-표시 패널들 각각은 복수의 라인들에 대응하는 복수의 단위 픽셀들을 포함한다. 여기서, 4n번째 로우에 대응하는 단위 픽셀들 각각에는 블루 서브-픽셀, 래드 서브-픽셀 및 그린 서브-픽셀의 배열 순서로 배열되고, 4n-1번째 로우에 대응하는 단위 픽셀들 각각에는 그린 서브-픽셀, 블루 서브-픽셀 및 레드 서브-픽셀의 배열 순서로 배열되고, 4n-2번째 로우에 대응하는 단위 픽셀들 각각에는 블루 서브-픽셀, 레드 서브-픽셀 및 그린 서브-픽셀의 배열 순서로 배열되고, 4n-3번째 로우에 대응하는 단위 픽셀들 각각에는 레드 서브-픽셀, 그린 서브-픽셀 및 블루 서브-픽셀의 배열 순서로 배열된다.
이러한 방식으로 서로 인접하는 라인에 대응하는 단위 픽셀들 내에서 서브-픽셀들이 서로 엇갈리게 배열된다. 다시 말해, 첫번째 로우에 대응하는 단위 픽셀들 내에는 서브-픽셀들이 B-R-G의 배열 순서로 배열되고, 두번째 로우에 대응하는 단위 픽셀들 내에는 서브-픽셀들이 G-B-R의 배열 순서로 배열되고, 세번째 로우에 대응하는 단위 픽셀들 내에는 서브-픽셀들이 B-R-G의 배열 순서로 배열되고, 네번째 로우에 대응하는 단위 픽셀들 내에는 서브-픽셀들이 R-G-B의 배열 순서로 배열된다.
따라서, 제1 서브-표시 패널(110)에 대해 제2 서브-표시 패널(120)을 180도 반전시켜 제1 서브-표시 패널(110)에 부착하더라도, 접합부의 픽셀 비대칭으로 인해 발생되는 얼룩 시인을 방지할 수 있다.
또한, 제1 서브-표시 패널(110)과 제2 서브-표시 패널(120)이 오정렬되더라도, 접합부의 픽셀 비대칭으로 인해 발생되는 얼룩 시인을 방지할 수 있다.
도 12는 도 11에 도시된 컬러 배치에 대응하여 서브-픽셀들과 데이터 라인들간의 연결을 설명하기 위한 도면이다.
도 11 및 도 12를 참조하면, 4n번째(n은 자연수) 단위 픽셀은 블루, 레드 및 그린의 배열 순서로 배열된 복수의 서브-픽셀들을 포함하고, 4n-1번째 단위 픽셀은 그린, 블루 및 레드의 배열 순서로 배열된 복수의 서브-픽셀들을 포함한다. 4n-2번째 단위 픽셀은 블루, 레드 및 그린의 배열 순서로 배열된 복수의 서브-픽셀들을 포함하고, 4n-3번째 단위 픽셀은 레드, 그린 및 블루의 배열 순서로 배열된 복수의 서브-픽셀들을 포함한다. 4n번째, 4n-1번째, 4n-2번째 및 4n-3번째 단위 픽셀 각각은 레드 데이터를 전달하는 레드 데이터 라인, 그린 데이터를 전달하는 그린 데이터 라인 및 블루 데이터를 전달하는 블루 데이터 라인에 연결된다. 각 단위 픽셀의 픽셀 회로는, 도 4에 도시된 바와 같이, 제1, 제2 및 제3 트랜지스터들(T1, T2, T3) 및 캐패시터(Cst)를 포함하지만, 설명의 편의를 위해 스위칭 트랜지스터(T2) 만을 도시한다.
4n번째 단위 픽셀에서, 블루 데이터 라인에 인가된 블루 데이터는 스위칭 트랜지스터(T2)를 경유하여 블루 표시 소자(B)에 인가된다. 또한 레드 데이터 라인에 인가된 레드 데이터는 스위칭 트랜지스터(T2)를 경유하여 레드 표시 소자(R)에 인가된다. 또한 그린 데이터 라인에 인가된 그린 데이터는 스위칭 트랜지스터(T2)를 경유하여 그린 표시 소자(G)에 인가된다.
4n-1번째 단위 픽셀에서, 그린 데이터 라인에 인가된 그린 데이터는 스위칭 트랜지스터(T2)를 경유하여 그린 표시 소자(B)에 인가된다. 또한 블루 데이터 라인에 인가된 블루 데이터는 스위칭 트랜지스터(T2)를 경유하여 블루 표시 소자(R)에 인가된다. 또한 레드 데이터 라인에 인가된 레드 데이터는 스위칭 트랜지스터(T2)를 경유하여 레드 표시 소자(G)에 인가된다.
4n-2번째 단위 픽셀에서, 블루 데이터 라인에 인가된 블루 데이터는 스위칭 트랜지스터(T2)를 경유하여 블루 표시 소자(B)에 인가된다. 또한 레드 데이터 라인에 인가된 레드 데이터는 스위칭 트랜지스터(T2)를 경유하여 레드 표시 소자(R)에 인가된다. 또한 그린 데이터 라인에 인가된 그린 데이터는 스위칭 트랜지스터(T2)를 경유하여 그린 표시 소자(G)에 인가된다.
한편, 4n-3번째 단위 픽셀에서, 레드 데이터 라인에 인가된 레드 데이터는 스위칭 트랜지스터(T2)를 경유하여 레드 표시 소자(B)에 인가된다. 또한 그린 데이터 라인에 인가된 레드 데이터는 스위칭 트랜지스터(T2)를 경유하여 그린 표시 소자(R)에 인가된다. 또한 블루 데이터 라인에 인가된 블루 데이터는 스위칭 트랜지스터(T2)를 경유하여 블루 표시 소자(B)에 인가된다.
이러한 방식으로 서로 인접하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서를 엇갈리게 하더라도 표시 동작은 정상적으로 수행될 수 있다. 또한 컬럼 방향으로 서로 다른 컬러광을 발광하는 표시 소자들이 배치되므로 단색이나 얼룩이 시인되는 것을 방지할 수 있다.
이상에서 설명된 바와 같이, 본 발명에 따르면, 현재 로우에 대응하는 단위 픽셀들 내의 서브-픽셀들의 배열 순서와 이전 로우 또는 다음 로우에 대응하는 단위 픽셀들 내의 서브-픽셀들의 배열 순서를 서로 다르게 구성함으로써, 복수의 표시 패널들이 부착되는 접합부 영역 근처에서 서브-픽셀 배치에 의해 얼룩이 시인되는 것을 개선할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 : 제1 서브-표시 패널 120 : 제2 서브-표시 패널
130 : 제3 서브-표시 패널 140 : 제4 서브-표시 패널
PX : 서브-픽셀 T1, T2, T3 : 트랜지스터
Cst : 캐패시터 LED : 다이오드
211 : 현재 스캔 라인 213 : 이전 스캔 라인
215 : 데이터 라인 217 : 초기화 전압 라인
219 : 구동 고전압 라인 221 : 구동 저전압 라인

Claims (16)

  1. 복수의 단위 픽셀들이 형성된 제1 서브-표시 패널; 및
    상기 제1 서브-표시 패널에 인접하게 배치되고, 복수의 단위 픽셀들이 형성된 제2 서브-표시 패널을 포함하되,
    상기 단위 픽셀들 각각은, 컬러광을 발광하는 표시 소자와, 상기 표시 소자를 구동하는 픽셀회로를 갖는 복수의 서브-픽셀들을 포함하고,
    현재 로우에 대응하는 단위 픽셀들 내의 서브-픽셀들의 배열 순서와 이전 로우 또는 다음 로우에 대응하는 단위 픽셀들 내의 서브-픽셀들의 배열 순서는 서로 다른 것을 특징으로 하는 타일드 표시 장치.
  2. 제1항에 있어서, 컬럼 방향으로 배열된 상기 표시 소자들은 서로 다른 컬러광을 발광하는 것을 특징으로 하는 타일드 표시 장치.
  3. 제1항에 있어서, n번째 로우와 m번째 컬럼(여기서, n 및 m은 자연수)에 대응하는 서브-픽셀은 제1 컬러광을 발광하고, n+1번째 로우와 m번째 컬럼에 대응하는 서브-픽셀은 제2 컬러광을 발광하는 것을 특징으로 하는 타일드 표시 장치.
  4. 제1항에 있어서, 2n번째 로우(여기서, n은 자연수)에 대응하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C3-C1-C2(여기서, C1은 제1 컬러광을 발광하는 제1 서브-픽셀, C2는 제2 컬러광을 발광하는 제2 서브-픽셀, C3은 제3 컬러광을 발광하는 제3 서브-픽셀)이고,
    2n-1번째 로우에 대응하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C1-C2-C3인 것을 특징으로 하는 타일드 표시 장치.
  5. 제1항에 있어서, 3n번째 로우(여기서, n은 자연수)에 대응하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C2-C3-C1(여기서, C1은 제1 컬러광을 발광하는 제1 서브-픽셀, C2는 제2 컬러광을 발광하는 제2 서브-픽셀, C3은 제3 컬러광을 발광하는 제3 서브-픽셀)이고,
    3n-1번째 로우에 대응하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C3-C1-C2이고,
    3n-2번째 로우에 대응하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C1-C2-C3인 것을 특징으로 하는 타일드 표시 장치.
  6. 제1항에 있어서, 4n번째 로우(여기서, n은 자연수)에 대응하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C3-C1-C2(여기서, C1은 제1 컬러광을 발광하는 제1 서브-픽셀, C2는 제2 컬러광을 발광하는 제2 서브-픽셀, C3은 제3 컬러광을 발광하는 제3 서브-픽셀)이고,
    4n-1번째 로우에 대응하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C2-C3-C1이고,
    4n-2번째 로우에 대응하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C3-C1-C2이고,
    4n-3번째 로우에 대응하는 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C1-C2-C3인 것을 특징으로 하는 타일드 표시 장치.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서, 상기 제1 서브-픽셀은 레드 컬러광을 발광하고, 제2 서브-픽셀은 그린 컬러광을 발광하고, 상기 제3 서브-픽셀은 그린 컬러광을 발광하는 것을 특징으로 하는 타일드 표시 장치.
  8. 제1항에 있어서, 상기 단위 픽셀들 각각은 제1 서브-픽셀, 제2 서브-픽셀 및 제3 서브-픽셀을 포함하고,
    상기 제1 서브-픽셀은 레드 컬러광을 발광하는 레드 서브-픽셀이고, 상기 제2 서브-픽셀은 그린 컬러광을 발광하는 그린 서브-픽셀이고, 상기 제3 서브-픽셀은 블루 컬러광을 발광하는 블루 서브-픽셀인 것을 특징으로 하는　타일드 표시 장치.
  9. 제1항에 있어서, 상기 서브-표시 패널의 수는 4개 이상인 것을 특징으로 하는 타일드 표시 장치.
  10. 제1항에 있어서, 상기 서브-픽셀은, 현재 스캔 라인, 제1 컬러광에 대응하는 데이터 신호를 전달하는 제1 데이터 라인, 제2 컬러광에 대응하는 데이터 신호를 전달하는 제2 데이터 라인 및 제3 컬러광에 대응하는 데이터 신호를 전달하는 제3 데이터 라인을 더 포함하고,
    상기 픽셀회로는,
    상기 표시 소자에 연결된 제1 트랜지스터; 및
    상기 현재 스캔 라인에 연결된 제2 트랜지스터를 포함하고,
    상기 제2 트랜지스터의 소스전극은 상기 제1 데이터 라인, 상기 제2 데이터 라인 및 상기 제3 데이터 라인 중 어느 하나에 연결된 것을 특징으로 하는 타일드 표시 장치.
  11. 제1항에 있어서, 상기 표시 소자는 유기발광 다이오드 및 나노다이오드 중 어느 하나인 것을 특징으로 하는 타일드 표시 장치.
  12. 복수개가 부착되어 타일드 표시 장치를 형성하는 타일드 표시 장치용 서브-표시 패널에서,
    평면상에 배열된 복수의 서브-픽셀들을 포함하는 제1 단위 픽셀; 및
    상기 제1 단위 픽셀에 컬럼 방향으로 인접하게 배치되고, 평면상에 배열된 복수의 서브-픽셀들을 포함하는 제2 단위 픽셀을 포함하되,
    상기 단위 픽셀들 각각은, 컬러광을 발광하는 표시 소자와, 상기 표시 소자를 구동하는 픽셀회로를 갖는 복수의 서브-픽셀들을 포함하고,
    현재 로우에 대응하는 단위 픽셀들 내의 서브-픽셀들의 배열 순서와 이전 로우 또는 다음 로우에 대응하는 단위 픽셀들 내의 서브-픽셀들의 배열 순서는 서로 다른 것을 특징으로 하는 타일드 표시 장치용 서브-표시 패널.
  13. 제12항에 있어서, 상기 제1 단위 픽셀 및 상기 제2 단위 픽셀 각각은, 제1 컬러광을 발광하는 제1 서브-픽셀, 제2 컬러광을 발광하는 제2 서브-픽셀 및 제3 컬러광을 발광하는 제3 서브-픽셀을 포함하고,
    상기 제1 단위 픽셀에 구비되는 제1 내지 제3 서브-픽셀들의 배열 순서와 상기 제2 단위 픽셀에 구비되는 제1 내지 제3 서브-픽셀들의 배열 순서는 서로 다른 것을 특징으로 하는 타일드 표시 장치용 서브-표시 패널.
  14. 제12항에 있어서, 상기 제1 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C3-C1-C2(여기서, C1은 제1 컬러광을 발광하는 제1 서브-픽셀, C2는 제2 컬러광을 발광하는 제2 서브-픽셀, C3은 제3 컬러광을 발광하는 제3 서브-픽셀)이고,
    상기 제2 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C1-C2-C3인 것을 특징으로 하는 타일드 표시 장치용 서브-표시 패널.
  15. 제12항에 있어서, 상기 제2 단위 픽셀에 컬럼 방향으로 인접하게 배치되고, 평면상에 로우 방향의 제3 순서로 배열된 복수의 서브-픽셀들을 포함하는 제3 단위 픽셀을 더 포함하고,
    상기 제1 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C2-C3-C1(여기서, C1은 제1 컬러광을 발광하는 제1 서브-픽셀, C2는 제2 컬러광을 발광하는 제2 서브-픽셀, C3은 제3 컬러광을 발광하는 제3 서브-픽셀)이고,
    상기 제2 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C3-C1-C2이고,
    상기 제3 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C1-C2-C3인 것을 특징으로 하는 타일드 표시 장치용 서브-표시 패널.
  16. 제12항에 있어서, 상기 제2 단위 픽셀에 컬럼 방향으로 인접하게 배치되고, 평면상에 로우 방향의 제3 순서로 배열된 복수의 서브-픽셀들을 포함하는 제3 단위 픽셀; 및
    상기 제3 단위 픽셀에 컬럼 방향으로 인접하게 배치되고, 평면상에 로우 방향의 제4 순서로 배열된 복수의 서브-픽셀들을 포함하는 제4 단위 픽셀을 더 포함하고,
    상기 제1 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C3-C1-C2(여기서, C1은 제1 컬러광을 발광하는 제1 서브-픽셀, C2는 제2 컬러광을 발광하는 제2 서브-픽셀, C3은 제3 컬러광을 발광하는 제3 서브-픽셀)이고,
    상기 제2 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C2-C3-C1이고,
    상기 제3 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C3-C1-C2이고,
    상기 제4 단위 픽셀 내에서 서브-픽셀들의 배열 순서는 C1-C2-C3인 것을 특징으로 하는 타일드 표시 장치용 서브-표시 패널.
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