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KR20220022453A - 다이 스택 신호 라우팅을 위한 재분배 구조를 갖는 반도체 어셈블리 - Google Patents

다이 스택 신호 라우팅을 위한 재분배 구조를 갖는 반도체 어셈블리 Download PDF

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KR20220022453A
KR20220022453A KR1020210106668A KR20210106668A KR20220022453A KR 20220022453 A KR20220022453 A KR 20220022453A KR 1020210106668 A KR1020210106668 A KR 1020210106668A KR 20210106668 A KR20210106668 A KR 20210106668A KR 20220022453 A KR20220022453 A KR 20220022453A
Authority
KR
South Korea
Prior art keywords
die
semiconductor
redistribution structure
routing
substrate
Prior art date
Application number
KR1020210106668A
Other languages
English (en)
Inventor
오웬 알. 페이
메디슨 이. 웨일
제임스 엘. 보엘즈
딜런 더블유. 서던
더스틴 엘. 홀로웨이
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
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Abstract

재분배 구조를 갖는 반도체 디바이스, 및 관련 시스템 및 방법이 본 출원에 개시된다. 일부 실시예에서, 반도체 어셈블리는 복수의 반도체 다이를 포함하는 다이 스택, 및 다이 스택 상에 실장된 라우팅 기판을 포함한다. 라우팅 기판은 재분배 구조를 갖는 상부 표면을 포함한다. 반도체 어셈블리는 또한 재분배 구조를 반도체 다이의 적어도 일부에 결합하는 복수의 전기 커넥터를 포함한다. 반도체 어셈블리는 라우팅 기판 상에 실장된 컨트롤러 다이를 더 포함한다. 컨트롤러 다이는 라우팅 기판의 상부 표면을 마주하는 활성 표면을 포함하고 재분배 구조에 전기적으로 결합되어, 라우팅 기판 및 반도체 다이가 재분배 구조를 통해 컨트롤러 다이에 전기적으로 결합된다.

Description

다이 스택 신호 라우팅을 위한 재분배 구조를 갖는 반도체 어셈블리 {SEMICONDUCTOR ASSEMBLIES WITH REDISTRIBUTION STRUCTURES FOR DIE STACK SIGNAL ROUTING}
관련 출원에 대한 상호 참조
본 출원은 2020년 8월 17일에 출원된 미국 가특허 출원 번호 63/066,436의 이익을 주장하며, 이는 전체가 본 출원에 참조로 통합된다.
기술분야
본 기술은 전반적으로 반도체 디바이스에 관한 것으로, 보다 상세하게는 수직으로 적층된 반도체 다이 사이에서 신호를 라우팅하도록 구성된 재분배 구조를 갖는 반도체 디바이스에 관한 것이다.
메모리 칩, 마이크로프로세서 칩 및 이미저 칩(imager chip)을 포함하는 패키징된 반도체 다이는 전형적으로 기판에 실장되고 보호 덮개에 봉입된 반도체 다이를 포함한다. 반도체 다이는 메모리 셀, 프로세서 회로 및 이미저 디바이스와 같은 기능적 피처 뿐만 아니라 기능적 피처에 전기적으로 연결된 본드 패드(bond pad)를 포함할 수 있다. 본드 패드는 반도체 다이가 더 높은 레벨의 회로부에 연결될 수 있도록 보호 덮개 외부의 단자에 전기적으로 연결될 수 있다.
시장 압력으로 인해 반도체 제조업체는 전자 디바이스의 공간 제약에 맞도록 다이 패키지의 크기를 줄이는 동시에 동작 파라미터를 충족하기 위해 각각의 패키지의 기능 용량을 증가시켜야 한다. 패키지로 덮인 표면적(패키지의 "풋프린트(footprint)")을 실질적으로 증가시키지 않으면서 반도체 패키지의 프로세싱 능력을 증가시키는 한 가지 접근 방식은 단일 패키지에서 다수의 반도체 다이를 서로의 상부에 수직으로 적층하는 것이다. 이러한 수직으로 적층된 패키지의 다이는 와이어, 인터커넥트(interconnect) 또는 다른 전도성 구조를 통해 서로에 및/또는 기판에 전기적으로 결합될 수 있다. 그러나, 수직으로 적층된 반도체 다이로 신호를 라우팅하거나 그로부터 신호를 라우팅하는 종래 기술은 패키지 기판 내의 복잡한 다층 라우팅 구조에 의존할 수 있으며, 이는 신호 무결성 감소, 패키지 크기 증가 및 제조 비용 증가를 초래할 수 있다.
본 기술의 많은 양태는 이하의 도면을 참조하여 더 잘 이해될 수 있다. 도면의 컴포넌트는 반드시 축척과 일치해야 하는 것은 아니다. 대신, 본 기술의 원리를 명확하게 설명하는데 중점을 둔다.
도 1a는 본 기술의 실시예들에 따라 구성된 반도체 패키지의 측단면도이다.
도 1b는 도 1a의 반도체 패키지의 평면도이다.
도 1c는 도 1a의 반도체 패키지의 인터커넥트 구조의 근접도이다.
도 2a는 본 기술의 실시예에 따라 구성된 복수의 전기 커넥터를 포함하는 반도체 패키지의 측단면도이다.
도 2b는 본 기술의 실시예에 따라 구성된 복수의 전기 커넥터를 포함하는 다른 반도체 패키지의 측단면도이다.
도 2c는 본 기술의 실시예에 따라 구성된 복수의 전기 커넥터를 포함하는 다른 반도체 패키지의 측단면도이다.
도 3은 본 기술의 실시예들에 따라 구성된 반도체 패키지의 측단면도이다.
도 4는 본 기술의 실시예들에 따라 구성된 반도체 디바이스 또는 패키지를 포함하는 시스템의 개략도이다.
반도체 디바이스, 및 관련 시스템 및 방법의 여러 실시예의 특정 세부사항이 이하에서 설명된다. 일부 실시예에서, 예를 들어, 반도체 어셈블리는 하나 이상의 다이 스택을 포함하고, 각각의 다이 스택은 복수의 반도체 다이, 및 다이 스택(들) 상에 실장된 라우팅 기판(예를 들어, 다른 반도체 다이 또는 인터포저(interposer))을 갖는다. 라우팅 기판은 재분배 구조(redistribution structure)를 갖는 상부 표면 및 다이 스택(들)의 최상부 반도체 다이(들)에 결합된 하부 표면을 포함한다. 재분배 구조는 복수의 전기 커넥터(예를 들어, 와이어본드)를 통해 반도체 다이의 일부 또는 전부에 결합될 수 있다. 반도체 어셈블리는 (예를 들어, 플립 칩 프로세스를 통해) 라우팅 기판 상에 실장된 컨트롤러 다이를 더 포함할 수 있다. 컨트롤러 다이는 라우팅 기판의 상부 표면을 마주하는 활성 표면을 포함할 수 있고 재분배 구조에 전기적으로 결합되어, 라우팅 기판 및 반도체 다이가 재분배 구조를 통해 컨트롤러 다이에 전기적으로 결합된다. 따라서, 재분배 구조와 전기 커넥터는 컨트롤러 다이와 다이 스택(들) 사이에서 신호를 라우팅할 수 있다. 컨트롤러 다이가 패키지 기판에 실장되고 다이 스택(들)과 이격되는 디바이스와 달리, 본 출원에서 설명된 디바이스는 컨트롤러 다이가 패키지 기판 대신에 재분배 구조 및 와이어본드(또는 다른 전기 커넥터)를 통해 다이 스택과 통신할 수 있기 때문에 패키지 기판을 통한 신호 라우팅을 감소 및/또는 단순화할 수 있다. 결과적으로 더 얇고 덜 복잡한 패키지 기판을 사용할 수 있고, 이는 패키지 높이와 제조 비용을 줄일 수 있다. 본 기술은 또한 신호가 재분배 구조를 통해 라우팅되기 때문에, 기판 라우팅에서 발생할 수 있는 중첩 신호로 인한 누화(crosstalk)를 줄이거나 제거하는 것과 같이 신호 무결성 및 임피던스를 개선할 수 있다. 또한, 본 출원에서 설명된 기술을 통해 컨트롤러 다이는 임의의 개재 스페이서 또는 지지체 없이 플립 칩 프로세스를 통해 라우팅 기판에 직접 실장될 수 있으며, 이는 제조 프로세스를 단순화하고 패키지 크기를 추가로 줄일 수 있다. 또한 라우팅 기판을 사용하여 단일 패키지 기판에서 다수의 다이 스택을 물리적 및 전기적으로 브리징할 수 있고 이는 전체 패키지의 기계적 강도를 개선하고 뒤틀림(warpage)을 완화할 수 있다.
관련 기술 분야의 숙련자는 본 출원에서 설명된 방법의 적절한 단계가 웨이퍼 레벨에서 또는 다이 레벨에서 수행될 수 있음을 인식할 것이다. 따라서, 사용되는 상황에 따라 "기판"이라는 용어는 웨이퍼 레벨 기판 또는 단일화된 다이 레벨 기판을 나타낼 수 있다. 또한, 문맥이 달리 나타내지 않는 한, 본 출원에 개시된 구조는 통상적인 반도체 제조 기술을 사용하여 형성될 수 있다. 재료는 예를 들어, 화학 기상 증착, 물리적 기상 증착, 원자층 증착, 도금, 무전해 도금, 스핀 코팅 및/또는 다른 적절한 기술을 사용하여 증착될 수 있다. 유사하게, 재료는 예를 들어, 플라즈마 에칭, 습식 에칭, 화학적 기계적 평탄화, 또는 다른 적절한 기술을 사용하여 제거될 수 있다.
본 기술의 실시예에 대한 철저하고 가능한 설명을 제공하기 위해 다수의 특정 세부사항이 본 출원에 개시된다. 그러나, 당업자는 이 기술이 추가의 실시예를 가질 수 있고, 기술이 도 1a 내지 도 4를 참조하여 이하에서 설명되는 실시예의 세부사항 중 일부가 없이 실시될 수 있음을 이해할 것이다. 예를 들어, 본 기술을 불명료하게 하지 않도록 당해 기술 분야에 잘 알려진 반도체 디바이스 및/또는 패키지의 일부 세부 사항은 생략되었다. 일반적으로, 본 출원에 개시된 특정 실시예에 추가하여 다양한 다른 디바이스 및 시스템이 본 기술의 범위 내에 있을 수 있다는 것을 이해해야 한다.
본 출원에 사용되는, 용어 "수직", "측방", "상부", "하부", "위" 및 "아래"는 도면에 도시된 방위의 관점에서 볼 때 반도체 디바이스의 피처의 상대적인 방향 또는 위치를 나타낼 수 있다. 예를 들어, "상부" 또는 "최상부"는 다른 피처보다 페이지 상단에 더 가깝게 위치한 피처를 나타낼 수 있다. 그러나 이러한 용어는 방위에 따라 상부/바닥, 위에/아래에, 상에/밑에, 위쪽/아래쪽 및 왼쪽/오른쪽이 상호 교환될 수 있는 반전 또는 경사 방위와 같은 다른 방위를 갖는 반도체 디바이스를 포함하는 것으로 광범위하게 해석되어야 한다.
도 1a 및 도 1b는 본 기술의 실시예들에 따라 구성된 반도체 패키지(100)를 도시한다. 보다 구체적으로, 도 1a는 패키지(100)의 측단면도이고 도 1b는 패키지(100)의 평면도이다. 패키지(100)는 패키지 기판(104) 상에 실장된 다이 스택(102), 및 다이 스택(102) 상에 실장된 라우팅 기판(106)(예를 들어, 반도체 다이 또는 인터포저)을 포함한다. 다이 스택(102)은 수직으로 적층된 복수의 반도체 다이(108a-c)(총칭하여 "제1 다이(108)"; 제1 다이(108)는 명확성을 위해 도 1b에서 생략됨)를 포함한다. 제1 다이(108)는 이하에서 더 상세히 논의되는 바와 같이 전기적 상호접속을 허용하기 위해 각각의 다이가 아래의 다이로부터 수평으로 오프셋되는 슁글형(shingled) 또는 계단형(stepped) 구성으로 배열될 수 있다. 도 1a는 3개의 제1 다이(108a-c)를 포함하는 다이 스택(102)을 도시하지만, 다른 실시예에서, 다이 스택(102)은 더 적거나 더 많은 제1 다이(108)(예를 들어, 1, 2, 4, 5, 6, 7, 8, 9, 10개 이상의 다이)를 포함할 수 있다. 패키지(100)는 라우팅 기판(106) 상에 실장된 제2 반도체 다이(110)("제2 다이(110)")를 더 포함한다. 제2 다이(110)는 이하에서 더 상세히 논의되는 바와 같이, 라우팅 기판(106) 및/또는 제1 다이(108)의 동작을 제어하도록 구성된 컨트롤러 다이(예를 들어, 마이크로컨트롤러)일 수 있다.
제1 및 제2 다이(108, 110)는 각각 반도체 기판(예를 들어, 실리콘 기판, 갈륨 비소 기판, 유기 라미네이트 기판 등)을 포함할 수 있다. 일부 실시예에서, 제1 및 제2 다이(108, 110) 각각은 다양한 유형의 반도체 컴포넌트를 갖는 전면(front) 및/또는 활성 표면을 포함한다. 예를 들어, 제1 다이(108) 및/또는 제2 다이(100)는 각각 메모리 회로(예를 들어, 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 플래시 메모리(예를 들어, NAND, NOR), 또는 다른 유형의 메모리 회로), 컨트롤러 회로(예를 들어, DRAM 컨트롤러 회로), 로직 회로, 프로세싱 회로, 회로 엘리먼트(예를 들어, 와이어, 트레이스, 인터커넥트, 트랜지스터 등), 이미징 컴포넌트 및/또는 다른 반도체 피처를 가질 수 있다. 일부 실시예에서, 제1 다이(108)는 패키지 기판(104)으로부터 멀어지고 위쪽으로 배향된 전면 표면을 갖는 "페이스-업(face-up)" 구성으로 각각 배열될 수 있다. 그러나, 다른 실시예에서, 제1 다이(108) 중 하나 이상이 패키지 기판(104)을 향하여 하향으로 배향된 전면 표면을 갖는 "페이스다운(face-down)" 구성일 수 있다. 옵션으로, 제1다이(108) 중 하나 이상은 반도체 컴포넌트를 포함하지 않고 예컨대, 실리콘, 폴리실리콘, 산화 알루미늄(Al2O3), 사파이어 및/또는 다른 적절한 재료와 같은 결정질, 반 결정질 및/또는 세라믹 기판 재료로 형성된 "블랭크(blank)" 기판일 수 있다.
라우팅 기판(106)은 다이 스택(102)의 제2 다이(110)와 제1 다이(108) 사이에서 신호(예를 들어, 제어 신호, ONFI 신호, 전력 신호, 테스트 신호 등)를 라우팅하도록 구성된 재분배 구조(112)를 포함한다. 재분배 구조(112)는 또한 예를 들어, 라우팅 기판(106)이 반도체 다이 이거나 기능 컴포넌트를 포함하는 실시예에서 제2 다이(110)와 라우팅 기판(106) 사이에서 신호를 라우팅할 수 있다. 도 1a에 가장 잘 도시된 바와 같이, 라우팅 기판(106)은 상부(예를 들어, 전면(front)) 표면(114a) 및 하부(예를 들어, 후면(back)) 표면(114b)을 포함하고, 재분배 구조(112)는 상부 표면(114a)에 노출된 패드 또는 다른 단자를 가질 수 있다. 일부 실시예에서, 재분배 구조(112)는 RDL(redistribution layer)(예를 들어, 웨이퍼 프로브 테스트 후에 형성됨) 또는 iRDL(in-line redistribution layer)(예를 들어, 웨이퍼 프로브 테스트 전에 형성됨)이거나 이를 포함한다.
재분배 구조(112)는 컨택, 트레이스, 패드, 핀, 배선(wiring), 회로부 등과 같은 하나 이상의 전기 전도성 컴포넌트, 및 하나 이상의 유전체 재료를 포함할 수 있다. 재분배 구조(112)의 전기 전도성 컴포넌트는 임의의 적절한 전도성 재료 예컨대, 하나 이상의 금속(예를 들어, 구리, 금, 티타늄, 텅스텐, 코발트, 니켈, 백금 등), 금속 함유 조성물(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등), 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등)로 제조될 수 있다. 도 1a가 단일 라우팅 또는 금속화 층을 갖는 것으로 재분배 구조(112)를 예시하지만, 다른 실시예에서, 재분배 구조(112)는 다수의 라우팅 또는 금속화 층(예를 들어, 2, 3, 4, 5 또는 그 이상의 층)을 포함할 수 있다.
라우팅 기판(106)은 재분배 구조(112)를 제조하기 위한 적절한 기판인 임의의 컴포넌트일 수 있다. 일부 실시예에서, 라우팅 기판(106)은 반도체 다이, 예를 들어, 제1 및/또는 제2 다이(108, 110)와 유사한 피처를 갖는 반도체 다이이다. 예를 들어, 라우팅 기판(106)은 메모리 다이(예를 들어, NAND 다이, SRAM 다이 등)일 수 있고, 제1 다이(108)는 또한 메모리 다이(예를 들어, NAND 다이)일 수 있다. 대안적으로, 라우팅 기판(106)은 무기 인터포저(예를 들어, 실리콘, 유리, 세라믹 등) 또는 유기 인터포저(예를 들어, FR-4, 폴리이미드, 코어리스 라미네이트(coreless laminate) 등)와 같은 인터포저(interposer)일 수 있다. 재분배 구조(112)는 반도체 제조 프로세스(예를 들어, 라우팅 기판(106)이 반도체 다이, 무기 인터포저 또는 다른 무기 기판인 경우) 또는 회로 보드 제조 프로세스(예를 들어, 라우팅 기판(106)이 유기 인터포저 또는 다른 유기 기판인 경우)와 같은 당업자에게 알려진 임의의 적절한 기술을 사용하여 라우팅 기판(106) 상에 형성될 수 있다.
옵션으로, 라우팅 기판(106)은 재분배 구조(112)에 추가하여 다른 기능 컴포넌트를 포함할 수 있다. 예를 들어, 라우팅 기판(106)은 능동 회로 엘리먼트(예를 들어, 트랜지스터, 메모리 회로, 컨트롤러 회로, 로직 회로, 또는 다른 반도체 컴포넌트)를 포함할 수 있고 재분배 구조(112)는 능동 회로 소자 상에 또는 그 위에 형성된다. 일부 실시예에서, 라우팅 기판(106)은 메모리 다이(예를 들어, NAND 다이, SRAM 다이 등)이고, 재분배 구조(112)는 메모리 다이의 메모리 회로 상에 또는 그 위에 형성된다. 다른 예로서, 라우팅 기판(106)은 커패시터, 인덕터, 및/또는 저항기와 같은 수동 회로 엘리먼트를 포함할 수 있다. 수동 회로 엘리먼트는 반도체 제조 기술을 사용하여 라우팅 기판(106)에 형성될 수 있거나, 이하에서 더 상세히 논의되는 바와 같이 라우팅 기판(106)에 부착된 표면 실장 컴포넌트일 수 있다. 그러나, 다른 실시예에서, 라우팅 기판(106)은 다이 스택(102)의 제1 다이(108)와 제2 다이(110) 사이에서 신호를 라우팅하기 위해 단독으로 사용될 수 있고, 임의의 추가 능동 및/또는 수동 회로 엘리먼트를 포함하지 않을 수 있다.
제2 다이(110)는 인터커텍트 구조(118)에 의해 라우팅 기판(106) 상의 재분배 구조(112)에 전기적으로 및 기계적으로 결합된다. 도 1a에 가장 잘 도시된 바와 같이, 제2 다이(110)는 상부(예를 들어, 후면) 표면(116a) 및 하부(예를 들어, 활성 및/또는 전면) 표면(116b)을 포함할 수 있다. 제2 다이(110)는 제2 다이(110)의 하부 표면(116b)이 라우팅 기판(106)의 상부 표면(114a) 및 재분배 구조(112)를 마주하는 F2F(face-to-face) 구성으로 라우팅 기판(106)에 실장될 수 있다. 일부 실시예에서, 제 2 다이(110)는 제 2 다이(110)와 라우팅 기판(106) 사이에 어떠한 개재 스페이서, 지지체, 다른 다이 등도 없이 라우팅 기판(106)에 직접 연결된다.
도 1a 및 도 1c를 함께 참조하면(도 1c는 도 1a의 인터커텍트 구조(118)의 근접도이다), 인터커넥트 구조(118)는 제2 다이(110)의 하부 표면(116b)과 재분배 구조(112) 사이의 범프, 마이크로 범프, 필라(pillar), 필라, 스터드(stud) 등일 수 있다. 도 1c에 도시된 바와 같이, 각각의 인터커넥트 구조(118)는 제2 다이(110) 상의 핀 또는 패드(120)(예를 들어, 데이터 핀, 어드레스 핀, 제어 핀 등)를 재분배 구조(112)의 대응하는 컨택(122)에 연결할 수 있다. 도 1c는 단일 핀(120) 및 단일 컨택(122)을 도시하지만, 당업자는 제2 다이(110)가 복수의 핀(120)을 포함할 수 있고 재분배 구조(112)가 대응하는 복수의 컨택(122)를 포함할 수 있음을 이해할 것이다. 인터커넥트 구조(118)는 구리, 니켈, 금, 실리콘, 텅스텐, 솔더(solder)(예를 들어, SnAg계 솔더), 전도성 에폭시, 이들의 조합 등과 같은 임의의 적절한 전도성 재료를 포함할 수 있고 전기 도금, 무전해 도금 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 인터커넥트 구조(118)는 또한 인터커넥트 구조(118)의 단부 위에 형성된 배리어 재료(barrier material)(예를 들어, 니켈, 니켈계 금속간화합물(intermetallic), 및/또는 금; 미도시)를 포함한다. 배리어 재료는 본딩을 가능하게 할 수 있고 및/또는 인터커넥트 구조(118)를 형성하는데 사용되는 구리 또는 다른 금속의 전자이동(electromigration)을 방지하거나 적어도 억제한다. 옵션으로, 인터커넥트 구조(118)는 라우팅 기판(106)과 제2 다이(110) 사이의 언더필 재료(underfill material)(미도시)에 의해 둘러싸일 수 있다.
도 1b 및 도 1c를 함께 참조하면, 재분배 구조(112)는 제2 다이(110)로부터 라우팅 기판(106)의 주변부로 신호를 라우팅하기 위해 라우팅 기판(106)의 상부 표면(114a) 위로 연장하는 복수의 트레이스(trace)(124)를 포함할 수 있다. 제2 다이(110)는 라우팅 기판(106)의 내부 부분에 위치할 수 있고(도 1b), 트레이스(124)는 제2 다이(110) 아래의 인터커넥트 구조(118) 및 컨택(122)(도 1c)의 위치로부터 라우팅 기판(106)의 주변 부분에 있는 복수의 본드 패드(126)까지 연장될 수 있다. 각각의 트레이스(124)는 라우팅 기판(106)의 주변 부분에 있는 대응하는 본드 패드(126)(도 1b)에 개별 컨택(122)(도 1c)을 전기적으로 연결할 수 있다. 트레이스(124)는 개별 트레이스(124) 사이의 간섭 및/또는 누화를 줄이거나 제거하기 위해 절연 재료(예를 들어, 유전체 재료; 미도시)에 의해 서로 분리될 수 있다.
트레이스(124)의 수, 기하학적 구조 및 배열은 다른 신호 라우팅 구성을 제공하도록 디자인될 수 있고 특정 디바이스 또는 패키지에 대해 맞춤화될 수 있다. 도 1b에 도시된 트레이스(124)는 라우팅 기판(106)의 4개의 에지 각각으로 연장될 수 있다. 그러나, 다른 실시예에서, 트레이스(124)는 하나의 에지, 2개의 에지, 또는 3개의 에지와 같은 라우팅 기판(106)의 더 적은 수의 에지로 연장될 수 있다. 추가적으로, 트레이스(124)의 일부 또는 전부는 상이한 기하학적 구조(예를 들어, 상이한 길이, 폭, 형상 등)를 가질 수 있다. 예를 들어, 트레이스(124a)는 넓은 트레이스(124b)보다 넓고, 이는 트레이스(124c) 더 넓다. 일부 실시예에서, 상이한 유형의 신호를 수용하기 위해 상이한 기하학적 구조가 사용되며, 예를 들어, 더 넓은 트레이스가 전력 전달에 사용될 수 있는 반면, 더 좁은 트레이스가 고속 데이터 신호에 사용될 수 있다.
도 1a 및 도 1b를 함께 다시 참조하면, 패키지(100)는 재분배 구조(112), 패키지 기판(104), 및 제1 다이(108)를 서로 결합하여 이들 컴포넌트 사이에서 신호 (예를 들어, 제어 신호, ONFI 신호, 전력 신호, 테스트 신호 등) 를 라우팅하는 복수의 전기 커넥터(128a-d)(예를 들어, 와이어본드)를 더 포함한다. 일부 실시예에서, 각각의 전기 커넥터의 단부는 대응하는 패키지 컴포넌트 상의 개별 본드 패드에 부착된다(재분배 구조(112) 및 제1 다이(108) 상의 본드 패드는 단지 명료함을 위해 도 1a에서 생략된다). 예를 들어, 재분배 구조(112)는 재분배 구조(112)(도 1b)의 본드 패드(126)와 패키지 기판(104) 상의 대응하는 본드 패드(130) 사이에서 연장되는 하나 이상의 전기 커넥터(128a)를 통해 패키지 기판(104)에 전기적으로 결합될 수 있다. 따라서, 재분배 구조(112) 및 전기 커넥터(128a)는 제2 다이(110)와 패키지 기판(104) 사이에서 직접 신호(예를 들어, 전력 신호, 호스트 디바이스로 및/또는 호스트 디바이스로부터의 신호)를 라우팅할 수 있다.
재분배 구조(112) 및 전기 커넥터(128b-c)는 다이 스택(102)의 제2 다이(110)와 각각의 제1 다이(108) 사이에서 신호를 라우팅할 수 있다. 예시된 실시예에서, 예를 들어, 패키지(100)는 제2 다이(110)와 최상부의 제1 다이(108a) 사이에서 직접 신호를 라우팅하기 위해 재분배 구조(112)를 최상부의 제1 다이(108)에 전기적으로 결합하는 적어도 하나의 전기 커넥터(128b)를 포함한다. 패키지(100)는 또한 제1 다이(108a-c)를 서로 연결하는 전기 커넥터(128c)의 캐스케이딩 시리즈를 포함할 수 있다. 예를 들어, 최상부 제1 다이(108a)는 하나의 전기 커넥터(128c)에 의해 제1 다이(108b)에 전기적으로 결합되고, 제1 다이(108b)는 다른 전기 커넥터(128c)에 의해 최하부 제1 다이(108c)에 전기적으로 결합된다. 따라서, 재분배 구조(112), 전기 커넥터(128b-c), 및 최상부의 제1 다이(108a)는 제2 다이(110)와 제1 다이(108b) 사이에서 신호를 집합적으로 라우팅할 수 있다. 유사하게, 재분배 구조(112), 전기 커넥터(128b-c), 및 제1 다이(108a-b)는 제2 다이(110)와 최하부 제1 다이(108c) 사이에서 신호를 집합적으로 라우팅할 수 있다. 옵션으로, 패키지(100)는 최하부 제1 다이(108c)를 패키지 기판(104)에 직접 전기적으로 결합하는 적어도 하나의 전기 커넥터(128d)를 포함할 수 있다. 전기 커넥터(128d)는 최하부 제1 다이(108c)와 패키지 기판(104) 사이에서 직접 신호(예를 들어, 테스트 신호)를 라우팅할 수 있다.
도 1a 및 도 1b의 구성에서 전기 커넥터(128a-d)가 와이어본드로서 도시되어 있지만, 패키지(100)는 재분배 구조(112), 패키지 기판(104), 라우팅 기판(106), 및/또는 제1 다이(108)를 서로 전기적으로 결합하기 위한 다른 유형의 전기 커넥터를 포함할 수 있다. 다른 실시예에서, 예를 들어, 도 1a 및 1b에 도시된 다이-대-다이 연결(예를 들어, 라우팅 기판(106)과 최상부 제1 다이(108a) 사이 및/또는 임의의 제1 다이(108) 사이) 및/또는 다이-대-기판 연결(예를 들어, 최하부 제1 다이(108c)와 패키지 기판(104) 사이) 중 임의의 것은 대신에 TSV(through-silicon vias), 인터커넥트 구조(예를 들어, 범프, 마이크로 범프, 필라, 필라, 스터드 등), 및/또는 당업자에게 공지된 임의의 다른 상호접속 기술을 사용하여 구현될 수 있다. 더욱이, 다른 실시예에서, 전기 커넥터(128a-d) 중 하나 이상이 생략될 수 있다. 전기 커넥터(128a-d)에 대한 구성의 추가 예는 도 2a-2c와 관련하여 이하에서 더 논의된다.
패키지 기판(104)은 인터포저, 인쇄 회로 보드, 유전체 스페이서, 다른 반도체 다이(예를 들어, 로직 다이), 또는 다른 적절한 기판일 수 있거나 이를 포함할 수 있다. 일부 실시예에서, 패키지 기판(104)은 추가적인 반도체 컴포넌트(예를 들어, 도핑된 실리콘 웨이퍼 또는 갈륨 비소 웨이퍼), 비전도성 컴포넌트(예를 들어, 산화알루미늄(Al2O3) 등과 같은 다양한 세라믹 기판), 질화 알루미늄, 및/또는 전도성 부분(예를 들어, 인터커넥팅 회로부, TSV 등)를 포함한다. 패키지 기판(104)은 패키지 기판(104)에 전기적으로 결합되고 패키지(100)를 이하에서 더 논의되는 호스트 디바이스와 같은 외부 디바이스(미도시)에 전기적으로 결합하도록 구성된 전기 커넥터(134) (예를 들어, 솔더 볼, 전도성 범프, 전도성 필라, 전도성 에폭시 및/또는 다른 적절한 전기 전도성 엘리먼트)를 더 포함할 수 있다. 옵션으로, 패키지 기판(104)은 전기 커넥터(134)와 제2 다이(110) 및/또는 다이 스택(102) 사이에서 신호를 송신하는 트레이스, 비아 등과 같은 전기 전도성 컴포넌트를 포함하는 하나 이상의 신호 라우팅 구조 또는 층(미도시)을 포함할 수 있다. 앞에서 논의된 바와 같이, 본 출원에서 설명된 다이 스택(102), 제2 다이(110), 및 재분배 구조(112)의 구성은 패키지 기판(104)이 패키지 기판을 통해 컨트롤러 신호를 라우팅하는 기존 시스템과 비교하여 더 얇거나 덜 복잡할 수 있도록 패키지 기판(104)을 통한 라우팅 신호를 감소시킬 수 있다. 예를 들어, 패키지 기판(104)은 1개, 2개, 3개 또는 4개 이하의 신호 라우팅 층을 포함할 수 있다. 패키지 기판(104)은 250㎛, 200㎛, 150㎛, 125㎛, 100㎛, 또는 75㎛ 이하의 두께를 가질 수 있다.
패키지(100)는 패키지 기판(104)의 적어도 일부 위에 그리고/또는 라우팅 기판(106)과 제1 및 제2 다이(108, 110) 주위에 적어도 부분적으로 형성된 몰드 재료 또는 봉지재(encapsulant)(140)를 더 포함할 수 있다(몰드 재료(140)는 명확성을 위해 도 1b에서 생략됨). 몰드 재료(140)는 오염물 및/또는 물리적 손상으로부터 이러한 컴포넌트를 보호하기 위해 라우팅 기판(106), 제1 및 제2 다이(108, 110), 및/또는 패키지 기판(104)의 적어도 일부를 캡슐화하기에 적절한 수지, 에폭시 수지, 실리콘계 재료, 폴리이미드, 또는 임의의 다른 재료일 수 있다.
옵션으로, 패키지(100)는 커패시터, 저항기, 인덕터 및/또는 다른 회로 엘리먼트와 같은 표면 실장 컴포넌트(150)(도 1a 및 1b에서 가장 잘 보임)를 포함할 수 있다. 표면 실장 컴포넌트는 패키지 기판(104) 상에(예를 들어, 다이 스택(102) 및 본드 패드(130)로부터 떨어진 주변 부분에), 라우팅 기판(106) 상에(예를 들어, 도 1b- 트레이스(124) 및 제2 다이(110)로부터 떨어진 위치에) 및/또는 임의의 다른 적절한 위치에 있을 수 있다. 일부 실시예에서, 반도체 패키지(100)는 외부 히트 싱크, 케이싱(예를 들어, 열적 전도성 케이싱), EMI(electromagnetic interference) 차폐 컴포넌트 등과 같은 다른 컴포넌트를 포함한다.
일부 실시예에서, 패키지(100)는 전기 커넥터(134)를 통해 호스트 디바이스(미도시)에 동작 가능하게 연결된다. 호스트 디바이스는 컴퓨팅 디바이스 예컨대, 데스크탑 또는 휴대용 컴퓨터, 서버, 핸드 헬드 디바이스(예를 들어, 휴대폰, 태블릿, 디지털 리더, 디지털 미디어 플레이어), 또는 그 일부 컴포넌트 (예를 들어, 중앙 처리 유닛, 코프로세서, 전용 메모리 컨트롤러 등)일 수 있다. 호스트 디바이스는 네트워킹 디바이스(예를 들어, 스위치, 라우터 등), 디지털 이미지의 레코더, 오디오 및/또는 비디오, 차량, 가전기기, 장난감 또는 다른 여러 제품 중 하나일 수 있다. 일부 실시예에서, 호스트 디바이스는 패키지(100)에 직접 연결되는 반면, 다른 실시예에서 호스트 디바이스는 패키지(100)에 간접적으로 연결될 수 있다(예를 들어, 네트워크 연결을 통해 또는 중개 디바이스를 통해).
예를 들어, 일부 실시예에서 패키지(100)는 메모리 디바이스이고, 정보 또는 이들의 컴포넌트의 임시 또는 영구 저장을 위해 메모리를 활용하는 호스트 디바이스에 연결하도록 구성된다. 이러한 실시예에서 제1 다이(108)는 메모리 다이(예를 들어, NAND 메모리 다이)일 수 있고, 제2 다이(110)는 메모리 컨트롤러일 수 있다. 라우팅 기판(106)은 또한 메모리 다이(예를 들어, NAND 메모리 다이, SRAM 메모리 다이)일 수 있다. 예를 들어, 라우팅 기판(106)은 메모리 컨트롤러의 동작을 위한 데이터 저장을 제공하는 SRAM 메모리 다이 또는 다른 메모리 다이일 수 있다. 대안적으로, 라우팅 기판(106)은 임의의 메모리 회로를 포함하지 않을 수 있고, 메모리 컨트롤러와 개별 메모리 다이 사이의 신호를 라우팅하도록 단독으로 기능할 수 있다. 메모리 디바이스는 명령 신호(CMD) 및 어드레스 신호(ADDR)를 각각 수신하기 위해 명령 버스 및 어드레스 버스에 결합된 명령 및 어드레스 단자를 포함하는 복수의 외부 단자를 포함할 수 있다. 메모리 디바이스는 칩 선택 신호 CS를 수신하기 위한 칩 선택 단자, 클록 신호 CK 및 CKF를 수신하기 위한 클록 단자, 데이터 클록 신호 WCK 및 WCKF를 수신하기 위한 데이터 클록 단자, 데이터 신호를 수신하기 위한 데이터 단자 DQ, RDQS, DBI 및 DMI 및/또는 전력 공급 단자 VDD, VSS 및 VDDQ를 더 포함할 수 있다.
패키지(100)는 당업자에게 공지된 임의의 적절한 프로세스를 사용하여 제조될 수 있다. 일부 실시예에서, 예를 들어, 패키지(100)를 위한 제조 프로세스는 웨이퍼 레벨 또는 칩 레벨 프로세스를 사용하여 라우팅 기판(106) 상에 재분배 구조(112)를 형성하는 단계를 포함한다. 이어서, 라우팅 기판(106)은 (예를 들어, 다이 부착 필름 또는 다른 적절한 기술을 통해) 다이 스택(102) 상에 실장된다. 다이 스택(102)은 라우팅 기판(106)이 다이 스택(102) 상에 실장되기 전, 도중 또는 후에 패키지 기판(104) 상에 실장될 수 있다. 제2 다이(110)는 라우팅 기판(106)이 다이 스택(102) 상에 실장되기 전, 실장되는 동안, 또는 실장된 후에 라우팅 기판(106) 상에 실장될 수 있다. 일부 실시예에서, 제2 다이(110)는 TCB(thermocompression bonding) 동작을 사용하여 인터커넥트 구조(118)를 통해 라우팅 기판(106)에 기계적으로 및 전기적으로 결합된다. 그런 다음, 전기 커넥터(128a-d)가 형성되고 전술한 바와 같이 이들 컴포넌트를 서로 전기적으로 결합하기 위해 라우팅 기판(106), 제1 및 제2 다이(108, 110), 및 패키지 기판(104)에 부착된다.
도 2a 내지 도 2c는 본 기술의 실시예에 따라 구성된 전기 커넥터의 다양한 배열을 갖는 반도체 패키지를 예시한다. 도 2a 내지 도 2c에 도시된 패키지는 전반적으로 도 1a 내지 도 1c와 관련하여 설명된 패키지(100)와 유사할 수 있다. 따라서, 유사하거나 동일한 컴포넌트를 식별하기 위해 유사한 번호가 사용되며, 도 2a 내지 도 2c에 도시된 패키지의 설명은 도 1a 내지 도 1c의 패키지(100)와 상이한 피처로 제한될 것이다.
도 2a는 다이 스택(102), 패키지 기판(104), 라우팅 기판(106), 및 제2 다이(110)를 상호 연결하기 위한 복수의 전기 커넥터(248a-c)(예를 들어, 와이어본드)를 포함하는 반도체 패키지(200a)를 예시한다. 전기 커넥터 248a는 재분배 구조(112)를 패키지 기판(104)에 직접 결합하고; 전기 커넥터(248b)는 재분배 구조(112)를 최상부 제1 다이(108a)에 직접 결합하고; 캐스케이딩 전기 커넥터(248c)는 제1 다이(108a-c)를 서로 직렬로 결합한다. 도 1a 내지 도 1c의 패키지(100)와 달리, 패키지(200a)는 최하부 제1 다이(108c)를 패키지 기판(104)에 직접 결합하는 어떠한 전기 커넥터도 포함하지 않는다. 대신, 전기 커넥터(248a-c), 재분배 구조(112), 및 제1 다이(108a-b)는 최하부 제1 다이(108c)와 패키지 기판(104) 사이에서 신호를 집합적으로 라우팅한다.
도 2b는 다이 스택(102), 패키지 기판(104), 라우팅 기판(106), 및 제2 다이(110)를 상호 연결하기 위한 복수의 전기 커넥터(248a-c)(예를 들어, 와이어본드)를 포함하는 반도체 패키지(200b)를 예시한다. 전기 커넥터(258a)는 재분배 구조(112)를 패키지 기판(104)에 직접 결합한다. 예시된 실시예에서, 각각의 제1 다이(108)는 전기 커넥터의 각각의 세트를 통해 재분배 구조(112)에 직접 전기적으로 결합된다. 예를 들어, 전기 커넥터(258b)는 최상부 제1 다이(108a)를 재분배 구조(112)에 직접 결합하고; 전기 커넥터(258c)는 제1 다이(108b)를 재분배 구조(112)에 직접 결합하고; 전기 커넥터(258d)는 최하부 제1 다이(108c)를 재분배 구조(112)에 직접 결합한다. 따라서, 재분배 구조(112) 및 전기 커넥터(258b-d)는 각각의 제1 다이(108)와 제2 다이(1102) 사이에서 직접 신호를 송신할 수 있다.
도 2c는 다이 스택(102), 패키지 기판(104), 라우팅 기판(106), 및 제2 다이(110)를 상호 연결하기 위한 복수의 전기 커넥터(268a-c)(예를 들어, 와이어본드)를 포함하는 반도체 패키지(200c)를 예시한다. 전기 커넥터(268a)는 재분배 구조(112)를 패키지 기판(104)에 직접 결합한다. 예시된 실시예에서, 제1 다이(108)의 일부는 재분배 구조(112)에 직접 전기적으로 결합되는 반면, 제1 다이(108)의 일부는 다른 제1 다이(108)를 통해 간접적으로 결합된다. 예를 들어, 전기 커넥터(268b)는 제1 다이(108a-b)를 개별적으로 재분배 구조(112)에 직접 결합하여 제2 다이(110)와 각각의 제1 다이(108a-b) 사이에 직접적인 신호 송신을 제공한다. 그러나 최하부 제1 다이(108c)는 재분배 구조(112)에 직접 결합되지 않는다. 대신에, 전기 커넥터(268d)는 최하부 제1 다이(108c)를 제1 다이(108b)에 결합하고, 제 1 다이(108b)는 최하부 제 1 다이(108c)와 제 2 다이(110) 사이의 신호를 라우팅한다. 그러나, 다른 실시예에서, 패키지(200c)는 제 2 다이(110)와 제 1 다이(108) 사이에 상이한 라우팅 구성을 포함할 수 있다.
도 3은 본 기술의 실시예들에 따라 구성된 반도체 패키지(300)의 개략적인 단면도이다. 패키지(300)는 패키지(300)가 단일 다이 스택이 아닌 다수의 다이 스택(예를 들어, 제1 다이 스택(302a) 및 제2 다이 스택(302b))을 포함한다는 점을 제외하고는 도 1a 내지 도 2c와 관련하여 설명된 패키지와 전반적으로 유사할 수 있다. 따라서, 유사하거나 동일한 컴포넌트(예를 들어, 라우팅 기판(306) 대 라우팅 기판(106))를 식별하기 위해 유사한 번호가 사용되며, 패키지(300)의 설명은 도 1a 내지 도 2c의 패키지와 상이한 피처로 제한될 것이다.
제1 및 제2 다이 스택(302a-b)은 패키지 기판(104)에 실장된다. 제1 및 제2 다이 스택(302a-b)은 각각 도 1a-1c의 다이 스택(102)과 동일하거나 전반적으로 유사할 수 있다. 예를 들어, 제1 다이 스택(302a)은 제1 반도체 다이(308a)의 제1 세트(예를 들어, 메모리 다이의 제1 세트)를 포함하고, 제2 다이 스택(302b)은 제1 반도체 다이(308b)의 제2 세트(예를 들어, 메모리 다이의 제2 세트)를 포함한다. 도시된 실시예에서, 제1 및 제2 다이 스택(302a-b)은 둘 다 슁글형 구성으로 배열되고 서로를 향해 기울어진다. 다른 실시예에서, 제1 및 제2 다이 스택(302a-b)은 서로 멀어지게 기울어지거나, 평행한 방향으로 기울어지거나, 또는 임의의 다른 적절한 구성이 될 수 있다. 추가적으로, 제1 및 제2 다이 스택(302a-b)이 각각 4개의 다이를 포함하는 것으로 도시되어 있지만, 다른 실시예에서, 제1 및/또는 제2 다이 스택(302a-b)은 더 적거나 더 많은 다이(예를 들어, 1, 2, 3, 5개 이상)를 포함할 수 있다. 제1 및 제2 다이 스택(302a-b)은 동일한 수의 다이를 포함할 수 있고/있거나 그렇지 않으면 동일하거나 실질적으로 유사한 높이를 가질 수 있다.
패키지(300)는 상부 표면(314a) 상에 재분배 구조(312)가 형성된 라우팅 기판(306)(예를 들어, 다른 반도체 다이 또는 인터포저)을 더 포함한다. 라우팅 기판(306)은 라우팅 기판(306)이 다수의 다이 스택(예를 들어, 제1 및 제2 다이 스택(302a-b)) 상에 실장된다는 것을 제외하고는 도 1a 내지 도 2c의 라우팅 기판(106)과 동일하거나 전반적으로 유사할 수 있다. 도 3에 도시된 바와 같이, 라우팅 기판(306)의 하부 표면(314b)은 제1 및 제2 다이 스택(302a-b) 각각의 최상부 다이에 결합된다. 제 1 및 제 2 다이 스택(302a-b)을 브리징(briding)함으로써, 라우팅 기판(306)은 패키지(300)의 기계적 강도(예를 들어, 개선된 3개 지점 굽힘 성능)를 증가시키고 뒤틀림을 감소시킬 수 있다(예를 들어, 제조 및/또는 동작 중 가열로 인한).
재분배 구조(312)(예를 들어, iRDL 또는 RDL 구조)는 라우팅 기판(306) 상에 실장된 제1 및 제2 다이 스택(302a-b)과 제2 다이(310)(예를 들어, 컨트롤러 다이) 사이에서 신호를 라우팅하도록 구성된다. 재분배 구조(312)는 재분배 구조(312)가 신호를 다수의 다이 스택(예를 들어, 제1 및 제2 다이 스택(302a-b))으로 라우팅하는 것을 제외하고는 도 1a-2c의 재분배 구조(112)와 동일하거나 전반적으로 유사할 수 있다. 유사하게, 제2 다이(310)는 제2 다이(310)가 다수의 다이 스택(예를 들어, 제1 및 제2 다이 스택(302a-b))과 통신한다는 것을 제외하고는 도 1a 내지 도 2c의 제2 다이(110)와 동일하거나 전반적으로 유사할 수 있다. 제2 다이(310)는 라우팅 기판(306)으로부터 멀어지는 쪽을 향하는 상부(예를 들어, 후면) 표면(316a), 및 라우팅 기판(306)의 재분배 구조(312) 및 상부 표면(314a)을 쪽을 향하는 하부(예를 들어, 활성 및/또는 전면) 표면(316b)을 포함할 수 있다. 제2 다이(310)는 인터커넥트 구조(318)를 통해 재분배 구조(312)에 전기적으로 기계적으로 결합될 수 있다.
일부 실시예에서, 재분배 구조(312)는 복수의 전기 커넥터(328a-c)(예를 들어, 와이어본드)를 통해 패키지 기판(104), 제1 다이 스택(302a), 및/또는 제2 다이 스택(302b)에 전기적으로 결합된다. 예를 들어, 패키지(300)는 재분배 구조(312)를 패키지 기판(104)에 연결하는 전기 커넥터(328a)의 세트, 재분배 구조(312)를 제1 다이 스택(302a)의 제1 다이(308a)의 제1 세트에 연결하는 전기 커넥터(328b)의 세트 및/또는 재분배 구조(312)를 제2 다이 스택(302b)의 제1 다이(308b)의 제2 세트에 연결하는 전기 커넥터(328c)의 세트를 포함할 수 있다. 따라서, 전기 커넥터(328a-c) 및 재분배 구조(312)는 신호(예를 들어, 제어 신호 , ONFI 신호, 전력 신호, 테스트 신호 등)를 제 2 다이(310), 제 1 다이 스택(302a), 제 2 다이 스택(302b), 패키지 기판(104), 및/또는 라우팅 기판(306) 사이에서 라우팅할 수 있다. 예시된 실시예에서, 전기 커넥터(328b)는 캐스케이딩 시리즈로 배열되는 반면, 전기 커넥터(328c)는 캐스케이딩 커넥터와 개별 다이에 직접 연결되는 커넥터 둘 모두를 포함한다. 그러나, 다른 실시예에서, 전기 커넥터(328a-c) 중 임의의 것이 상이하게 배열될 수 있거나(예를 들어, 도 2a 내지 도 2c와 관련하여 이전에 논의된 바와 같이), 완전히 생략될 수 있다. 추가적으로, 패키지(300)는 도 3에 도시되지 않은 추가적인 전기 커넥터, 예컨대, 다이와 패키지 기판(104) 사이의 전기 커넥터를 포함할 수 있다.
옵션으로, 패키지(300)는 커패시터, 저항기, 인덕터, 및/또는 다른 회로 엘리먼트와 같은 하나 이상의 표면 실장 컴포넌트(150)를 포함할 수 있다. 표면 실장 컴포넌트는 패키지 기판(104) 상에(예를 들어, 제1 및 제2 다이 스택(302a-b)으로부터 떨어진 주변 부분, 제1 및 제2 다이 스택(302a-b) 사이), 라우팅 기판(106), 또는 임의의 다른 적절한 위치 상에 있을 수 있다.
패키지(300)는 당업자에게 공지된 임의의 적절한 프로세스를 사용하여 제조될 수 있다. 일부 실시예에서, 예를 들어, 패키지(300)에 대한 제조 프로세스는 패키지 기판(104) 상에 제1 및 제2 다이 스택(302a-b)을 실장하는 단계를 포함한다. 프로세스는 웨이퍼 레벨 또는 칩 레벨 프로세스를 사용하여 라우팅 기판(306) 상에 재분배 구조(312)를 형성하는 단계를 더 포함한다. 이어서, 라우팅 기판(306)은 제1 및 제2 다이 스택(302a-b) 상에 실장된다 (예를 들어, 다이 부착 필름 또는 다른 적절한 기술을 통해). 제 2 다이(310)는 라우팅 기판(306)이 제 1 및 제 2 다이 스택들(302a-b) 상에 실장되기 전, 실장되는 동안, 또는 실장된 후에 라우팅 기판(306) 상에 실장될 수 있다. 그런 다음, 전기 커넥터(328a-c)가 형성되고 전술한 바와 같이 이들 컴포넌트를 서로 전기적으로 결합하기 위해 라우팅 기판(306), 제1 및 제2 다이 스택(302a-b), 패키지 기판(104)에 부착될 수 있다.
도 3은 2개의 다이 스택 사이에서 신호를 송신하도록 구성된 라우팅 기판(306)을 갖는 패키지(300)를 도시하지만, 다른 실시예에서, 패키지(300)는 3개, 4개, 5개 또는 그 이상의 다이 스택과 같은 더 많은 수의 다이 스택을 포함할 수 있다. 이러한 실시예에서, 라우팅 기판(306)은 다이 스택, 컨트롤러 다이(예를 들어, 제2 다이(310)), 및/또는 패키지 기판(104) 사이에서 신호를 라우팅하기 위해 다이 스택 각각에 기계적으로 및 전기적으로 결합될 수 있다.
도 1a 내지 도 3을 참조하여 전술한 피처를 갖는 반도체 디바이스 및/또는 패키지 중 임의의 하나는 도 4에 개략적으로 도시된 시스템(400)의 대표적인 예인 수많은 더 크고/또는 더 복잡한 시스템 중 임의의 것에 통합될 수 있다. 시스템(400)은 프로세서(402), 메모리(404)(예를 들어, SRAM, DRAM, 플래시, 및/또는 다른 메모리 디바이스), 입력/출력 디바이스(406), 및/또는 다른 서브시스템 또는 컴포넌트(408)를 포함할 수 있다. 도 1a 내지 도 3을 참조하여 전술한 반도체 다이 및/또는 패키지는 도 4에 도시된 임의의 엘리먼트에 포함될 수 있다. 결과 시스템(400)은 다양한 적절한 컴퓨팅, 프로세싱, 저장, 감지, 이미징 및/또는 다른 기능 중 임의의 것을 수행하도록 구성될 수 있다. 따라서, 시스템(400)의 대표적인 예는 컴퓨터 및/또는 다른 데이터 프로세서 예컨대, 데스크톱 컴퓨터, 랩톱 컴퓨터, 인터넷 기기, 핸드헬드 디바이스(예를 들어, 팜톱(palm-top) 컴퓨터, 웨어러블 컴퓨터, 셀룰러 또는 모바일 전화, 개인 정보 단말기, 음악 플레이어 등), 태블릿, 다수의 프로세서 시스템, 프로세서 기반 또는 프로그래밍 가능한 소비자 전자 기기, 네트워크 컴퓨터 및 미니 컴퓨터를 포함하지만, 이에 한정되지 않는다. 시스템(400)의 추가적인 대표적인 예는 조명, 카메라, 차량 등을 포함한다. 이들 및 다른 예와 관련하여, 시스템(400)은 단일 유닛에 수용되거나, 예를 들어, 통신 네트워크를 통해 다수의 상호 연결된 유닛에 걸쳐 분산될 수 있다. 따라서, 시스템(400)의 컴포넌트는 로컬 및/또는 원격 메모리 저장 디바이스 및 다양한 적절한 컴퓨터 판독 가능 매체 중 임의의 것을 포함할 수 있다.
전술한 내용으로부터, 기술의 특정 실시예가 예시의 목적으로 본 출원에 설명되었지만, 본 개시를 벗어나지 않고 다양한 수정이 이루어질 수 있다는 것이 이해될 것이다. 따라서, 본 발명은 첨부된 청구범위에 의한 경우를 제외하고는 제한되지 않는다. 더욱이, 특정 실시예의 맥락에서 설명된 새로운 기술의 특정 양태는 또한 다른 실시예에서 결합되거나 제거될 수 있다. 더욱이, 비록 새로운 기술의 특정 실시예와 관련된 장점이 이러한 실시예의 맥락에서 설명되었지만, 다른 실시예도 이러한 장점을 나타낼 수 있고 모든 실시예가 기술의 범위 내에 속하는 그러한 장점을 반드시 나타낼 필요는 없다. 따라서, 본 개시 및 관련 기술은 본 출원에 명시적으로 도시되거나 설명되지 않은 다른 실시예를 포함할 수 있다.

Claims (24)

  1. 반도체 어셈블리에 있어서,
    복수의 반도체 다이를 포함하는 다이 스택(die stack);
    상기 다이 스택 상에 실장된 라우팅 기판(routing substrate)으로서, 상기 라우팅 기판은 재분배 구조(redistribution structure)를 갖는 상부 표면을 포함하는, 상기 라우팅 기판;
    상기 재분배 구조를 상기 다이 스택의 반도체 중 적어도 일부에 결합하는 복수의 전기 커넥터; 및
    상기 라우팅 기판 상에 실장된 컨트롤러 다이로서, 상기 컨트롤러 다이는 상기 라우팅 기판의 상부 표면을 마주하는 활성 표면을 포함하고, 상기 재분배 구조에 전기적으로 결합되어, 상기 라우팅 기판 및 상기 반도체 다이가 상기 재분배 구조를 통해 상기 컨트롤러 다이에 전기적으로 결합되는, 상기 컨트롤러 다이를 포함하는, 반도체 어셈블리.
  2. 청구항 1에 있어서, 상기 라우팅 기판은 반도체 다이인, 반도체 어셈블리.
  3. 청구항 2에 있어서, 상기 라우팅 기판은 메모리 다이인, 반도체 어셈블리.
  4. 청구항 1에 있어서, 상기 라우팅 기판은 유기 또는 무기 인터포저(interposer)인, 반도체 어셈블리.
  5. 청구항 1에 있어서, 상기 재분배 구조는 복수의 라우팅 층을 포함하는, 반도체 어셈블리.
  6. 청구항 1에 있어서, 상기 컨트롤러 다이의 상기 활성 표면을 상기 라우팅 기판의 상기 재분배 구조에 결합하는 복수의 인터커넥트 구조(interconnect structure)를 더 포함하는, 반도체 어셈블리.
  7. 청구항 6에 있어서, 상기 재분배 구조는,
    상기 라우팅 기판의 내부 부분에 있는 복수의 컨택(contact)으로서, 각각의 컨택은 개별 인터커넥트 구조에 결합된, 상기 복수의 컨택;
    상기 라우팅 기판의 주변 부분에 있는 복수의 본드 패드(bond pad)로서, 각각의 본드 패드는 개별 전기 커넥터에 결합된, 상기 복수의 본드 패드; 및
    복수의 트레이스(trace)로서, 각각의 트레이스는 개별 컨택을 개별 본드 패드에 연결하는, 상기 복수의 트레이스를 포함하는, 반도체 어셈블리.
  8. 청구항 7에 있어서, 상기 트레이스 중 적어도 일부는 상이한 폭을 갖는, 반도체 어셈블리.
  9. 청구항 1에 있어서, 상기 제2 다이는 메모리 다이인, 반도체 어셈블리.
  10. 청구항 1에 있어서,
    상기 다이 스택은 제1 다이 스택이고, 상기 반도체 다이는 제1 반도체 다이이고;
    상기 반도체 어셈블리는 복수의 제2 반도체 다이를 포함하는 제2 다이 스택을 더 포함하고; 및
    상기 라우팅 기판은 상기 제1 및 제2 다이 스택 상에 실장되어 상기 제2 반도체 다이가 상기 재분배 구조를 통해 상기 컨트롤러 다이에 전기적으로 결합된, 반도체 어셈블리.
  11. 청구항 10에 있어서, 상기 전기 커넥터는 제1 전기 커넥터이고, 상기 반도체 어셈블리는 상기 재분배 구조를 상기 제2 다이 스택의 상기 제2 반도체 다이 중 적어도 일부에 결합하는 복수의 제2 전기 커넥터를 더 포함하는, 반도체 어셈블리.
  12. 청구항 1에 있어서, 상기 다이 스택을 지지하는 패키지 기판을 더 포함하고, 상기 패키지 기판은 상기 재분배 구조 및 상기 전기 커넥터를 통해 상기 다이 스택 및 상기 컨트롤러 다이에 결합되는, 반도체 어셈블리.
  13. 청구항 11에 있어서, 상기 패키지 기판은 2개 이하의 라우팅 층을 포함하는, 반도체 어셈블리.
  14. 청구항 1에 있어서, 상기 라우팅 기판은 하나 이상의 수동 회로 소자를 더 포함하는, 반도체 어셈블리.
  15. 반도체 어셈블리를 제조하는 방법에 있어서, 상기 방법은,
    라우팅 기판의 상부 표면에 재분배 구조를 형성하는 단계;
    컨트롤러 다이의 활성 표면이 상기 상부 표면을 마주하고, 상기 재분배 구조에 전기적으로 결합되도록 상기 라우팅 기판의 상기 상부 표면에 상기 컨트롤러 다이를 실장하는 단계; 및
    상기 라우팅 기판의 하부 표면을 복수의 반도체 다이를 포함하는 다이 스택에 결합하는 단계를 포함하는, 방법.
  16. 청구항 15에 있어서, 상기 컨트롤러 다이의 상기 활성 표면은 열압착 본딩 프로세스(thermocompression bonding process)를 통해 상기 재분배 구조에 전기적으로 결합되는, 방법.
  17. 청구항 16에 있어서, 상기 열압착 본딩 프로세스는 복수의 인터커넥트 구조를 이용하여 상기 활성 표면을 상기 재분배 구조에 연결하는 단계를 포함하는, 방법.
  18. 청구항 15에 있어서, 복수의 와이어본드를 이용하여 상기 재분배 구조를 상기 반도체 다이의 적어도 일부에 전기적으로 결합하는 단계를 더 포함하는, 방법.
  19. 청구항 15에 있어서, 패키지 기판 상에 상기 다이 스택을 실장하는 단계를 더 포함하는, 방법.
  20. 청구항 18에 있어서, 하나 이상의 와이어본드를 이용하여 상기 재분배 구조를 상기 패키지 기판에 전기적으로 결합하는 단계를 더 포함하는, 방법.
  21. 청구항 15에 있어서, 상기 다이 스택은 제1 다이 스택이고, 상기 반도체 다이는 제1 반도체 다이이며, 상기 방법은 상기 라우팅 기판의 상기 하부 표면을 복수의 제2 반도체 다이를 포함하는 제2 다이 스택에 결합하는 단계를 더 포함하는, 방법.
  22. 청구항 15에 있어서, 상기 재분배 구조는 웨이퍼 레벨 프로세스(wafer-level process)를 사용하여 형성되는, 방법.
  23. 청구항 15에 있어서, 상기 재분배 구조를 형성하는 단계는 복수의 트레이스를 형성하는 단계를 포함하고, 상기 트레이스 중 적어도 일부는 상이한 폭을 갖는, 방법.
  24. 청구항 15에 있어서, 상기 재분배 구조는 상기 컨트롤러 다이와 상기 다이 스택 사이에서 신호를 라우팅하도록 구성되는, 방법.
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