KR20220002323A - 디스플레이의 휘도를 보상하는 방법 및 디스플레이 - Google Patents
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Abstract
장기간에 걸쳐 휘도의 변동을 억제하는 수직형 유기 발광 트랜지스터를 이용한 디스플레이의 휘도를 보상하는 방법 및 디스플레이가 제공된다. 이 방법은 복수의 수직형 유기 발광 트랜지스터와, 상기 수직형 유기 발광 트랜지스터의 특성 정보를 저장하는 메모리를 포함하는 디스플레이의 휘도를 보상하는 방법이다. 이 방법은 보정될 상기 수직형 유기 발광 트랜지스터의 게이트 전극에 휘도 검사용 전압을 인가하는 단계 (A), 보정될 상기 수직형 유기 발광 트랜지스터의 게이트 전극에 상기 휘도 검사용 전압을 인가하는 것에 의해 상기 수직형 유기 발광 트랜지스터의 소스 전극에 전류가 공급되는 전류 공급 라인을 통해 흐르는 전류를 측정하는 단계 (B), 및 상기 단계 (B)에서 측정된 전류의 값 및 상기 메모리에 저장된 상기 수직형 유기 발광 트랜지스터의 특성 정보에 기초하여 상기 수직형 유기 발광 트랜지스터의 게이트 전극에 인가되는 전압의 보정 값을 결정하는 단계 (C)를 포함한다.
Description
본 발명은 발광 디스플레이를 구동하고 동작시키는 방법 및 디스플레이에 관한 것이다.
최근, 유기 발광 다이오드와 같은 유기 반도체 소자를 광원 소자로서 이용한 디스플레이가 실용화되었고, 현재 시판되고 있다. 유기 반도체 소자를 광원으로서 이용한 디스플레이의 개발에 있어서는, 성능을 더욱 향상시키기 위해, 더 높은 휘도, 더 높은 해상도, 더 낮은 전력 소비, 및 더 긴 수명을 달성하기 위한 연구가 계속해서 이루어졌다.
종래, 유기 EL 디스플레이의 발광 요소("화소" 및/또는 "부화소"라고도 지칭됨)는 유기 발광 다이오드("OLED"라고도 지칭됨) 및 유기 발광 다이오드를 통해 흐르는 전류를 제어하는 트랜지스터로 구성된다. 유기 발광 다이오드는, 애노드 전극과 캐소드 전극 사이에 끼인 유기 EL 층에, 경성 또는 연성 기판 상에 형성된 박막 트랜지스터("TFT"라고도 지칭됨)로부터 입력된 전류에 응답하여 발광하는 디바이스이다.
그러나, 위의 구성에 대해, 하기의 특허 문헌 1에는, 제어 소자의 수를 감소시키고 발광 면적을 증가시켜 더 높은 휘도를 달성하기 위한 소자로서 기능하고 게이트 전극에 인가된 전압을 제어하여 트랜지스터를 통해 흐르는 전류를 조정하는 트랜지스터가 기재되어 있고, 수직형 유기 발광 트랜지스터(vertical organic light emitting transistor)("VOLET"라고도 지칭됨)를 통한 전류량에 따라 자체적으로 발광하는 수직형 유기 발광 트랜지스터가 기재되어 있다. 하기의 특허 문헌 2에는 수직형 유기 발광 트랜지스터를 이용한 디스플레이가 기재되어 있고, 디스플레이의 휘도를 크게 증가시킬 것으로 기대되고 있다.
전계 효과 트랜지스터와 유사하게, 수직형 유기 발광 트랜지스터는 소스 전극, 게이트 전극, 및 드레인 전극을 포함한다. 소스 전극은 애노드 전극에 대응하고, 드레인 전극은 캐소드 전극에 대응한다. 소스 전극과 드레인 전극 사이에는 EL 소자 및 유기 반도체 층이 형성되고, 각각의 전극은 EL 소자 및 유기 반도체 층을 통해 전류를 흐르게 하는 것에 의해 EL을 발광하도록 구성된다. 발광에 의해 얻어진 광이 외부로 출사되도록 소스 전극 및 드레인 전극 중 적어도 하나가 투명하도록 구성된다.
종래의 구성에서 사용되는 유기 발광 다이오드는 장기간 동안 계속 점등될 때, 주입된 전류에 비례하여 열화가 진행되고 휘도가 서서히 감소하는 것이 알려져 있다. 잠재적인 원인들은 유기 발광 다이오드에서 화학 변화, 각각의 유기 층 계면으로의 전하 축적 등으로 인한 층간 주입 효율의 변동이다. 위에 기술된 바와 같이 애노드 전극에 대응하는 소스 전극과 캐소드 전극에 대응하는 드레인 전극 사이에 끼인 EL 소자 및 유기 반도체 층을 통해 전류를 흐르게 하는 것에 의해 EL을 발광하는 수직형 유기 발광 트랜지스터에도 동일하게 적용된다.
그러나, 집중적인 연구를 통해 본 발명자들은, 상세 기술된 디바이스 구조들 및 사용되는 재료들에 따라서는, 수직형 유기 발광 트랜지스터를 이용한 디스플레이가 다음의 문제들을 겪을 수 있다는 것을 발견하였다. EL 소자 및 유기 반도체 층을 통해 전류를 흐르게 하는 것에 의해 EL을 발광하기 위해 수직형 유기 발광 트랜지스터가 게이트 전극에 전압을 인가할 때, 게이트 전극과 게이트 절연막 층 사이의 계면, 소스 전극과 유기 반도체 층과 표면 층 등 사이의 계면에, 그리고 게이트 절연막 층 및 표면 층 각각에 전하가 축적된다. 이들 계면에 전하가 축적될 때, 수직형 유기 발광 트랜지스터가 게이트 전극에 미리 결정된 전압을 인가하더라도, EL 소자 및 유기 반도체 층에 트랜지스터가 막 제조된 상태 또는 공장 출하시의 상태와 동등한 전하가 주입되지 않는 현상이 발생하므로, 유기 발광 다이오드보다 더 빠르게 휘도가 감소하게 된다. 따라서, 수직형 유기 발광 트랜지스터를 이용한 디스플레이는, 단기간에 특성 변동을 일으키는 경향이 있고 짧은 수명을 갖는 경향이 있으므로, 제품으로서의 신뢰성이 문제가 된다.
수직형 유기 발광 트랜지스터를 통해 흐르는 전류가 변화하더라도, 원하는 전류가 흐르도록 피드백 제어를 수행하는 회로를 구성하는 것이 가능하다. 그러나, 이는 복잡한 회로 구성을 추가하므로, 소자 배치를 위한 영역이 요구된다. 즉, 발광 영역이 작아지고, 더 높은 휘도의 달성이 저해된다.
위의 문제들을 감안하여, 본 발명의 목적은 복잡한 회로 구성 및 디스플레이를 추가하지 않고 장기간에 걸쳐 휘도의 변동을 억제하는 수직형 유기 발광 트랜지스터를 이용한 디스플레이의 휘도를 보상하는 방법을 제공하는 것이다.
본 발명에 따른 디스플레이의 휘도를 보상하는 방법은, 복수의 수직형 유기 발광 트랜지스터와, 상기 수직형 유기 발광 트랜지스터의 특성 정보를 저장하는 메모리를 포함하는 디스플레이의 휘도를 보상하는 방법이다.
이 방법은 보정될 상기 수직형 유기 발광 트랜지스터의 게이트 전극에 휘도 검사용 전압을 인가하는 단계 (A), 보정될 상기 수직형 유기 발광 트랜지스터의 게이트 전극에 상기 휘도 검사용 전압을 인가하는 것에 의해 상기 수직형 유기 발광 트랜지스터의 소스 전극에 전류가 공급되는 전류 공급 라인을 통해 흐르는 전류를 측정하는 단계 (B), 및 상기 단계 (B)에서 측정된 전류의 값 및 상기 메모리에 저장된 상기 수직형 유기 발광 트랜지스터의 특성 정보에 기초하여 상기 수직형 유기 발광 트랜지스터의 게이트 전극에 인가되는 전압의 보정 값을 결정하는 단계 (C)를 포함한다.
상기 메모리는 상기 디스플레이가 막 제조된 때 또는 공장 출하시의 상기 수직형 유기 발광 트랜지스터의 특성 정보를 저장한다. 여기서, 상기 수직형 유기 발광 트랜지스터의 특성 정보는, 예를 들어, 전자 이동도(μ), 컨덕턴스(gm = Id/Vg), 문턱 전압(Vt), 휘도-전압 및/또는 전류-전압 특성의 룩업 테이블 등을 포함한다. Id로서, 상기 수직형 유기 발광 트랜지스터의 소스 전극과 드레인 전극 사이에 흐르는 전류 값이 표현되고, Vg로서, 상기 수직형 유기 발광 트랜지스터의 게이트 전극에 인가되는 전압이 표현된다.
위에 기술된 바와 같이, 전류 공급 라인 또는 각각의 수직형 유기 발광 트랜지스터를 통해 흐르는 전류의 전류 값이 확인되고, 각각의 수직형 유기 발광 트랜지스터에서는, 상기 전류가 원하는 전류 값으로 흐르도록 상기 메모리에 저장된 상기 특성 정보에 기초하여 상기 게이트 전극에 인가되는 전압이 보정된다. 즉, 장기간에 걸쳐 수직형 유기 발광 트랜지스터의 유기 반도체 층에 공급되는 전류가 원하는 전류 값을 갖도록 조정된다. 따라서, 수직형 유기 발광 트랜지스터 자체, 및/또는 OLED 스택의 열화로 인한 휘도의 변동이 억제되고, 장시간 동안 휘도가 보상된다.
전류 값은 각각의 수직형 유기 발광 트랜지스터에 대해 개별적으로 측정될 수 있거나, 특정 영역에 또는 동일한 라인 상에 배열된 수직형 유기 발광 트랜지스터들에 대해 일괄적으로 측정될 수 있다. 각각의 수직형 유기 발광 트랜지스터의 소스 전극을 통해 흐르는 전류의 전류 값이 측정되고 게이트 전극에 인가되는 전압이 조정될 때, 소스 전극을 통해 흐르는 전류를 정확하게 보정하여 원하는 휘도를 획득할 수 있다.
그러나, 다수의 화소를 갖는 디스플레이는 수백만 내지 수천만 개의 수직형 유기 발광 트랜지스터로 구성되므로, 수직형 유기 발광 트랜지스터들이 개별적으로 보정될 때 모든 수직형 유기 발광 트랜지스터들을 보정하는 데 긴 시간이 걸린다. 따라서, 게이트 전극에 인가되는 전압이 보정되는 부분과 보정이 수행되지 않는 부분 사이에 휘도에 차이가 있고, 화질이 불균일할 가능성이 있다. 따라서, 특정 영역에 또는 동일한 라인 상에 배열된 수직형 유기 발광 트랜지스터들에 대해 단시간에 일괄적으로 보정이 수행되는 것이 바람직하다.
상기 휘도 보상 방법의 상기 단계 (A)는 보정되지 않을 수직형 유기 발광 트랜지스터로의 전류 공급을 차단하는 단계 (A1)을 포함할 수 있다.
상기 단계 (A) 및 상기 단계 (B)가 수행될 때, 표시될 화상에 대응하는 전압이 아니라 상기 휘도 검사용 전압이 상기 수직형 유기 발광 트랜지스터의 게이트 전극에 인가되므로, 한순간 화면 상에 의도하지 않은 표시가 표시된다. 이때, 순간적으로 밝은 화면이 표시되면, 디스플레이를 시청하는 사람은 화면의 깜박거림 등을 느끼는 경향이 있다. 따라서, 가능한 한 어두운 화면을 사용하는 것이 바람직하다.
위의 방법을 채택하는 것에 의해, 수직형 유기 발광 트랜지스터를 통해 흐르는 전류의 공급원으로서 기능하는 경로를 차단하고, 더 어두운 화면에 대해 보정 단계를 수행하고, 전류를 더 정확하게 측정하는 것이 가능하다.
상기 휘도 보상 방법의 상기 단계 (A) 및 상기 단계 (B)는 화상 갱신 간격 동안 수행된다.
수직형 유기 발광 트랜지스터의 특성은 온도에 의한 영향을 받기 쉽고, 전원이 켜질 때보다 온도가 더 높은 동작 동안에는, 수직형 유기 발광 트랜지스터의 게이트 전극에 동일한 전압이 인가될 때에도 흐르는 전류의 값이 상이하다. 따라서, 동작 동안의 온도에서 전류 값을 측정하고 보정할 필요가 있다.
위의 방법을 채택하는 것에 의해, 디스플레이가 동작을 개시하고 온도가 상승하는 동안 그리고 온도가 동작 온도까지 상승하는 상태에서, 원하는 휘도가 달성될 수 있도록 수직형 유기 발광 트랜지스터의 게이트 전극에 인가되는 전압이 보정되고, 그 결과, 보정 후에 원하는 휘도를 갖는 발광이 수행될 수 있다. 전원이 켜진 후에, 단일 전류 측정에 의해 보정 값이 결정되고, 각각의 수직형 유기 발광 트랜지스터의 오프셋 전압이 획득되어 저장되고, 시간의 경과와 온도에 따라 수직형 유기 발광 트랜지스터의 게이트 전극에 인가되는 전압을 오프셋시키도록 제어가 수행될 수 있다.
액정 디스플레이 또는 디스플레이에서는, 표시될 화상의 갱신 간격 동안 표시되는 화상과는 상이한 화면이 한순간 삽입되므로, 이전 화상이 다음 화상으로 전환될 때 잔상들이 감소될 수 있다고 하는 효과가 제공된다.
상기 휘도 보상 방법의 상기 단계 (B)는 상기 단계 (B)에서 측정된 전류 값을 상기 메모리에 저장하는 단계 (B1)를 포함할 수 있다.
위의 방법을 채택하는 것에 의해, 메모리에 저장된 각각의 수직형 유기 발광 트랜지스터의 초기 특성 정보만이 아니라, 이전 단계에서 측정된 전류 값 및 보정된 전압 값 등과의 차분도 조정되도록 보정을 수행하는 것이 가능하다. 따라서, 전원이 켜진 직후에도 수직형 유기 발광 트랜지스터의 소스 전극으로의 전류 값이 측정되지 않고, 최종 보정시의 전류 값에 기초하여 보정이 수행된 상태에서 화상 및 동화상이 표시될 수 있다.
본 발명의 디스플레이는:
어레이 형상으로 배열된 복수의 수직형 유기 발광 트랜지스터;
상기 복수의 수직형 유기 발광 트랜지스터의 게이트 전극을 제어하기 위한 전압을 공급하는 데이터 라인;
상기 복수의 수직형 유기 발광 트랜지스터의 소스 전극에 전류를 공급하는 전류 공급 라인;
상기 수직형 유기 발광 트랜지스터들 각각의 게이트 전극과 상기 데이터 라인 사이에 접속되어, 상기 수직형 유기 발광 트랜지스터의 게이트 전극으로의 전압 공급을 제어하는 제1 박막 트랜지스터;
상기 제1 박막 트랜지스터의 게이트 전극에 접속되어, 상기 제1 박막 트랜지스터를 제어하는 제1 게이트 라인;
적어도 상기 제1 게이트 라인에 인가되는 전압을 제어하는 제어기;
상기 전류 공급 라인을 통해 흐르는 전류를 측정하는 전류 측정부; 및
상기 수직형 유기 발광 트랜지스터들 각각의 특성 정보를 저장하는 메모리를 포함한다.
상기 제어기는 보정될 상기 수직형 유기 발광 트랜지스터의 게이트 전극에 휘도 검사용 전압이 인가되도록 제어를 수행하고,
상기 전류 측정부는 보정될 상기 수직형 유기 발광 트랜지스터의 상기 게이트 전극에 상기 휘도 검사용 전압을 인가하는 것에 의해 상기 수직형 유기 발광 트랜지스터의 소스 전극을 통해 흐르는 전류를 측정하고, 상기 측정된 전류의 값을 상기 메모리에 저장하고,
상기 제어기는 상기 측정된 전류 값 및 상기 메모리에 저장된 상기 수직형 유기 발광 트랜지스터의 특성 정보에 기초하여 상기 수직형 유기 발광 트랜지스터의 게이트 전극에 인가되는 전압의 보정 값을 결정한다.
예를 들어, 상기 제어기는 보정될 상기 수직형 유기 발광 트랜지스터에 접속된 상기 제1 박막 트랜지스터를 온 상태가 되도록 상기 제1 게이트 라인의 전압을 제어하고, 이 온 상태에서, 상기 전류 측정부에 의해 측정된 상기 전류 공급 라인의 전류 값 및 상기 메모리에 저장된 상기 수직형 유기 발광 트랜지스터의 특성 정보로부터 상기 데이터 라인에 인가되는 전압의 보정 값을 결정한다. 그 결과, 보정될 수직형 유기 발광 트랜지스터의 휘도를 보정할 수 있다.
위의 구성에 따르면, 원하는 화상을 표시하기 위해 데이터 라인에 인가되는 전압을 조정하는 것이 가능하다. 그 결과, 수직형 유기 발광 트랜지스터를 통해 흐르는 전류의 값이 보정되고, 장시간 사용에도 불구하고 화질 및 휘도가 변동하지 않는 디스플레이가 구성될 수 있고, 장시간 점등에 대해 휘도가 보상될 수 있다.
상기 디스플레이에서는, 상기 수직형 유기 발광 트랜지스터의 게이트 전극과 소스 전극 사이에 유전체 층이 형성될 수 있다.
디스플레이 상에 표시되는 화상은 각각의 수직형 유기 발광 트랜지스터에 접속된 제1 박막 트랜지스터의 온/오프 상태를 순차적으로 전환하고 각각의 화소에 따라 수직형 유기 발광 트랜지스터의 게이트 전극에 원하는 전압을 인가하는 것에 의해 갱신된다. 이때, 수직형 유기 발광 트랜지스터의 게이트 전극으로의 전압 인가가 완료되고 제1 박막 트랜지스터가 오프 상태로 전환된 후에, 수직형 유기 발광 트랜지스터는 미리 결정된 시간 동안 그 휘도를 유지해야 한다. 즉, 수직형 유기 발광 트랜지스터를 통해 흐르는 전류를 유지하기 위해, 수직형 유기 발광 트랜지스터의 게이트 전극과 소스 전극 사이의 전압을 유지할 필요가 있다.
이를 위해서는, 수직형 유기 발광 트랜지스터의 게이트 전극과 소스 전극 사이에 커패시터와 같은 전하를 유지하기 위한 소자가 접속되어야 한다. 반도체 회로로서 구성되는 커패시터가 전압을 유지하기 위한 커패시턴스 값을 획득하기 위해 사용된다면, 매우 큰 소자가 요구되고, 발광 영역이 압축된다.
따라서, 위의 구성에 의해, 발광 영역을 증가시키기 위해 큰 크기를 갖도록 형성된 수직형 유기 발광 트랜지스터에 기생 소자로서 커패시터를 구성할 수 있다. 즉, 별도로 전압을 유지하기 위한 커패시터를 접속할 필요가 없고, 발광 영역이 압축되지 않으므로, 더 높은 휘도를 갖는 디스플레이가 구성될 수 있다.
상기 디스플레이의 상기 수직형 유기 발광 트랜지스터에서는, 소스 전극 및/또는 드레인 전극이 카본을 함유하는 도전성 재료로 형성될 수도 있다.
또한, 상기 디스플레이의 상기 수직형 유기 발광 트랜지스터에서는, 소스 전극 및/또는 드레인 전극이 카본 나노튜브("CNT"라고도 지칭됨)로 형성될 수도 있다.
카본을 함유하는 도전성 재료, 특히 카본 나노튜브는 높은 전류 밀도를 운반하는 높은 용량을 가지고, 가시광에 투명한 도전성 막을 형성할 수 있다. 따라서, 위에 기술된 바와 같은 재료를 이용하는 것에 의해, 가시광에 투명하고 큰 전류를 흐르게 할 수 있는 수직형 유기 발광 트랜지스터를 구성하는 것이 가능하다. 카본 나노튜브는 높은 기계적 강도를 가지고 유연하므로, 유연한 디스플레이를 구성할 수도 있다.
상기 디스플레이는 상기 수직형 유기 발광 트랜지스터의 소스 전극과 상기 전류 공급 라인 사이에 접속되어, 상기 수직형 유기 발광 트랜지스터의 소스 전극으로의 전류 공급을 제어하는 제2 박막 트랜지스터 및 상기 제2 박막 트랜지스터의 게이트 전극에 접속되어, 상기 제2 박막 트랜지스터를 제어하는 제2 게이트 라인을 추가로 포함한다.
상기 제어기는 보정되지 않을 상기 수직형 유기 발광 트랜지스터에 접속된 상기 제2 박막 트랜지스터가 오프 상태가 되도록 제어를 수행할 수 있다.
또한, 상기 디스플레이의 상기 제2 박막 트랜지스터는 산화물 반도체로 형성될 수 있다.
통상 동작 동안, 온 상태에 있는 제2 박막 트랜지스터가 오프 상태로 전환됨으로써, 수직형 유기 발광 트랜지스터를 통해 흐르는 전류의 공급 경로가 차단될 수 있다. 또한, 제2 박막 트랜지스터가 오프 상태에서도 흐르는 소량의 전류(누설 전류)를 갖는 산화물 반도체로 형성될 때, 보정되지 않을 수직형 유기 발광 트랜지스터를 통해 흐르는 전류가 더 감소될 수 있다.
본 발명은 복잡한 회로 구성 및 디스플레이를 추가하지 않고 장기간에 걸쳐 휘도의 변동을 억제하는 수직형 유기 발광 트랜지스터를 이용한 디스플레이의 휘도를 보상하는 방법을 달성한다.
도 1은 디스플레이의 일 실시 형태의 일부의 모식적인 구성도이다.
도 2는 도 1의 발광 유닛의 회로도이다.
도 3은 도 1의 제어기의 구성도이다.
도 4는 기판 상에 구성된 발광 유닛의 모식적인 소자 구성의 상면도이다.
도 5는 도 4의 발광 유닛의 측면도이다.
도 6은 디스플레이의 휘도 보정 수순을 도시하는 플로차트이다.
도 7은 디스플레이의 다른 실시 형태의 일부의 모식적인 구성도이다.
도 2는 도 1의 발광 유닛의 회로도이다.
도 3은 도 1의 제어기의 구성도이다.
도 4는 기판 상에 구성된 발광 유닛의 모식적인 소자 구성의 상면도이다.
도 5는 도 4의 발광 유닛의 측면도이다.
도 6은 디스플레이의 휘도 보정 수순을 도시하는 플로차트이다.
도 7은 디스플레이의 다른 실시 형태의 일부의 모식적인 구성도이다.
이하, 본 발명의 디스플레이의 구성에 대해 도면들을 참조하여 설명한다. 다음의 도면들은 모식적으로 도시되어 있고, 도면들에서의 치수 비율 및 개수는 실제 치수 비율 및 실제 개수와 반드시 일치하는 것은 아니다.
구성
먼저, 디스플레이의 구성에 대해 설명한다. 도 1은 디스플레이(1)의 일 실시 형태의 일부의 모식적인 구성도이다. 도 1에 도시된 바와 같이, 본 실시 형태의 디스플레이(1)는 어레이 형상으로 배열된 수직형 유기 발광 트랜지스터들을 포함하는 발광 유닛(10), 수직형 유기 발광 트랜지스터의 게이트 전극에 전압을 공급하는 데이터 라인(11), 수직형 유기 발광 트랜지스터의 소스 전극에 전류를 공급하는 전류 공급 라인(12), 제1 박막 트랜지스터를 제어하는 제1 게이트 라인(13), 제2 박막 트랜지스터를 제어하는 제2 게이트 라인(14), 제어기(15), 상기 전류 공급 라인(12)을 통해 흐르는 전류를 측정하는 전류 측정부(16); 및 메모리(17)를 포함한다.
도 2는 도 1의 발광 유닛(10)의 회로도이다. 도 2에 도시된 바와 같이, 발광 유닛(10)은 수직형 유기 발광 트랜지스터(20), 수직형 유기 발광 트랜지스터(20)의 게이트 전극으로의 전압 공급을 제어하는 제1 박막 트랜지스터(21), 수직형 유기 발광 트랜지스터(20)의 소스 전극으로의 전류 공급을 제어하는 제2 박막 트랜지스터(22), 및 수직형 유기 발광 트랜지스터(20)의 소스 전극과 게이트 전극 사이에 접속된 커패시터(23)를 포함한다.
데이터 라인(11)은 표시될 화상에 따라 수직형 유기 발광 트랜지스터(20)의 발광 휘도를 조정하기 위해 제1 박막 트랜지스터(21)를 통해 수직형 유기 발광 트랜지스터(20)의 게이트 전극에 전압을 인가하기 위한 배선이다. 전류 공급 라인(12)은 제2 박막 트랜지스터(22)를 통해 수직형 유기 발광 트랜지스터(20)의 소스 전극에 전류를 공급하기 위한 배선이다.
제1 게이트 라인(13)은 제1 박막 트랜지스터(21)의 게이트 전극에 접속되어, 제1 박막 트랜지스터(21)의 온/오프를 제어하는데, 즉, 수직형 유기 발광 트랜지스터(20)의 게이트 전극과 데이터 라인(11) 간의 통전을 제어한다. 제2 게이트 라인(14)은 제2 박막 트랜지스터(22)의 게이트 전극에 접속되어, 제2 박막 트랜지스터(22)의 온/오프를 제어하는데, 즉, 수직형 유기 발광 트랜지스터(20)의 소스 전극과 전류 공급 라인(12) 간의 통전을 제어한다.
전류 측정부(16)는 동일한 전류 공급 라인(12)에 접속된 발광 유닛(10)(수직형 유기 발광 트랜지스터(20))에 흐르는 전류량의 합계 값을 측정하도록 배치된다.
도 3은 도 1의 제어기(15)의 구성도이다. 도 3에 도시된 바와 같이, 제어기(15)는 데이터 라인(11)을 구동하기 위한 복수의 게이트 드라이버(15a), 전류 공급 라인(12)을 구동하기 위한 복수의 소스 드라이버(15b), 제1 게이트 라인(13)의 전압과 제2 게이트 라인(14)의 전압을 제어하기 위한 복수의 게이트 컨트롤러(15c), 전류 측정부(16)에 의해 측정된 전류 값을 수신하고 전류 값을 메모리(17)에 저장하는 데이터 입력/출력 회로(15d), 및 전류 측정부(16)에 의해 측정된 전류 값과 메모리(17)에 저장된 수직형 유기 발광 트랜지스터(20)의 특성 정보로부터 수직형 유기 발광 트랜지스터(20)의 게이트 전극에 인가되는 전압의 보정 값을 산출하는 연산 처리 회로(15e)를 포함한다. 제어에 관한 상세는 제어 방법의 항목에서 후술한다.
제어기(15)를 구성하는 각각의 블록의 구체적인 구성은 전용 회로, 소프트웨어 프로그램에 의해 제어되는 프로세서, 또는 이들의 조합에 의해 구성된다. 예를 들어, 전용 회로는 전용 집적 회로(Application Specific Integrated Circuit, ASIC으로 약칭됨) 또는 프로그래머블 디바이스(PLD, CPLD, FPGA)일 수 있다. ASIC은 수직형 유기 발광 트랜지스터(20)가 구성된 기판 상에 구성된 제어 신호를 생성하는 로직 회로, 수직형 유기 발광 트랜지스터들(20) 각각을 구동하기 위한 드라이버 회로, 또는 각각의 라인(11, 12, 13, 14)에 전기적으로 접속되도록 구성된다. 프로그래머블 디바이스는 프로그래밍에 의해 전용 회로를 구축할 수 있다.
프로세서는 중앙 처리 유닛(CPU로 약칭됨), 다른 범용 프로세서, 디지털 신호 프로세서(DSP로 약칭됨), ASIC 등일 수 있다. 범용 프로세서는 마이크로프로세서일 수 있고, 프로세서는 임의의 표준 프로세서 등일 수 있다. 다양한 처리 단계들은 하드웨어 프로세서에 의해 직접 실행될 수 있거나, 프로세서에서의 하드웨어와 소프트웨어(또는 소프트웨어 기능 모듈)의 조합에 의해 실행될 수 있다. 또한, 마이크로컨트롤러와 같은 제어 디바이스가 사용될 수도 있다.
메모리(17)는 고속 RAM 메모리를 포함할 수 있고, 임의의 타입의 휘발성 또는 비휘발성 메모리 디바이스 또는 이들의 조합에 의해 실현될 수 있다. 예들은 스태틱 랜덤 액세스 메모리(SRAM), 전기적 소거가능한 프로그래밍 판독 전용 메모리(EEPROM), 소거가능한 프로그래밍 판독 전용 메모리(EPROM), 프로그래밍 판독 전용 메모리(PROM), 판독 전용 메모리(ROM), 자기 메모리, 플래시 메모리, 자기 디스크 및 광 디스크를 포함한다.
커패시터(23)는 제1 박막 트랜지스터(21)가 오프 상태인 동안 미리 결정된 시간 동안 표시된 화상을 유지하기 위해 배치되어 있는, 그리고 수직형 유기 발광 트랜지스터(20)의 게이트 전극과 소스 전극 사이의 전압을 유지하는 전압 유지 소자이다.
다음으로, 기판 상에 형성된 각각의 소자의 구조에 대해 설명한다. 도 4는 기판(30) 상에 구성된 발광 유닛(10)의 모식적인 소자 구성의 상면도이다. 도 5는 도 4의 발광 유닛(10)의 측면도이다. 도 4 및 도 5에 도시된 바와 같이, 수직형 유기 발광 트랜지스터(20), 제1 박막 트랜지스터(21), 및 제2 박막 트랜지스터(22)는 데이터 라인(11), 전류 공급 라인(12), 제1 게이트 라인(13), 및 제2 게이트 라인(14)에 의해 구획된 영역에 형성된다.
기판(30)은 유리 재료 또는 PET(Poly Ethylene Terephthalate), PEN(Poly Ethylene Naphthalate), 또는 폴리이미드와 같은 플라스틱 재료로 이루어질 수 있다.
이하의 설명에서는, 데이터 라인(11)과 전류 공급 라인(12)이 배선되는 방향이 X 방향이고, 제1 게이트 라인(13)과 제2 게이트 라인(14)이 배선되는 방향이 Y 방향이고, 그에 직교하는 방향이 Z 방향이고, 기판(30)으로부터 멀어지는 방향(+ Z 방향)을 향하는 측이 상층 측이라고 가정하여 설명한다.
수직형 유기 발광 트랜지스터(20)의 구성에서는, 소스 전극 층(20s)이 형성되고, 소스 전극 층(20s) 아래에 유전체로 형성된 게이트 절연막 층(20h)을 개재하여 게이트 전극 층(20g)이 더 형성된다. 소스 전극 층(20s)은 상층으로부터 캐소드 전극에 대응하는 드레인 전극 층(20d), 유기 EL 층(20c), 유기 반도체 층(20a), 및 표면 층(31)의 표면 상에 카본을 함유한 도전성 재료(본 실시 형태에서는, 카본 나노튜브)를 도포하도록 구성된다. 게이트 전극 층(20g)에 전압이 인가될 때, 유기 반도체 층(20a)과 소스 전극 층(20s) 사이의 쇼트키 장벽이 변화하고, 미리 결정된 문턱 값이 초과되면 소스 전극 층(20s)으로부터 유기 반도체 층(20a)으로 전류가 흐르므로, 수직형 유기 발광 트랜지스터(20)가 발광한다.
본 실시 형태의 디스플레이(1)에서, 기판(30)은 가시광에 투명한 재료로 이루어지고, 게이트 전극 층(20g)과 소스 전극 층(20s)은 가시광이 통과할 수 있는 간극을 갖도록 구성되므로, 유기 반도체 층(20a)으로부터 출사된 광이 기판(30)을 통과하여 외부로 출사되고, 그에 의해 화상을 표시하게 된다. 위에 기술된 바와 같이, 기판(30)을 통해 광을 통과시켜 광을 출사하는 방법은 "보텀 에미션 방식(bottom emission method)"이라고도 지칭되고, 전극들 간의 배선 접속이 용이하고 제조가 용이하다는 이점을 갖는다.
제1 박막 트랜지스터(21)와 제2 박막 트랜지스터(22)는 산화물 반도체 층(21a, 22a)을 사이에 두고 소스 전극 층(21s, 22s)과 드레인 전극 층(21d, 22d)에 각각 접속되고, 산화물 반도체 층(21a, 22a) 아래에 절연 층 또는 유전체 층을 사이에 두고 게이트 전극 층(21g, 22g)이 형성된다. 게이트 전극 층(21g, 22g)에 전압이 인가될 때, 산화물 반도체 층(21a, 22a)에 채널이 형성되고, 소스 전극 층(21s, 22s) 및 드레인 전극 층(21d, 22d)이 통전된다.
제1 박막 트랜지스터(21)에서는, 소스 전극 층(21s)이 데이터 라인(11)에 접속되고, 드레인 전극 층(21d)이 수직형 유기 발광 트랜지스터(20)의 게이트 전극 층(20g)에 접속되어 있다. 제2 박막 트랜지스터(22)에서는, 소스 전극 층(22s)이 전류 공급 라인(12)에 접속되고, 드레인 전극 층(22d)이 수직형 유기 발광 트랜지스터(20)의 소스 전극 층(20s)에 접속되어 있다. 제1 박막 트랜지스터(21)에서는, 소스 전극 층(21s)이 수직형 유기 발광 트랜지스터(20)의 게이트 전극 층(20g)에 접속될 수도 있고, 드레인 전극 층(21d)이 데이터 라인(11)에 접속될 수도 있다.
도 4에 도시된 바와 같이, 수직형 유기 발광 트랜지스터(20)는 높은 휘도를 달성하기 위해 발광 영역이 가능한 한 크도록 형성되고, 제1 박막 트랜지스터(21)와 제2 박막 트랜지스터(22)는 수직형 유기 발광 트랜지스터(20)의 발광 영역에 대하여 영향이 작도록 구분된 영역의 코너에 가능한 한 작게 형성되어 있다.
도 4 및 도 5에서, 커패시터(23)는 도시되어 있지 않지만, 도 5에 도시된 바와 같이, 본 실시 형태의 수직형 유기 발광 트랜지스터(20)에서는, 소스 전극 층(20s)과 게이트 전극 층(20g)이 게이트 절연막 층(20h)을 사이에 두고 서로 대향하여 배열되어 있으므로, 기생 소자로서 커패시터(23)가 제공된다. 그러한 기생 소자로서의 커패시터(23)에서는, 커패시턴스 값이 불충분할 때, 다른 커패시터가 추가로 형성될 수도 있다.
이하, 각 층에 사용되는 재료들을 예시한다.
수직형 유기 발광 트랜지스터(20)의 드레인 전극 층(20d)의 재료의 예들은, 단층 또는 다층 그래핀, 카본 나노튜브, 알루미늄(Al), 불화 리튬(LiF), 산화 몰리브덴(MoXOY), 산화 인듐 주석(ITO), 및 산화 아연(ZnO)을 포함한다.
수직형 유기 발광 트랜지스터(20)의 게이트 전극 층(20g)의 재료의 예들은, 알루미늄(Al), 주석(Sn), 이트륨(Y), 스칸듐(Sc), 또는 갈륨(Ga) 등의 금속으로 도핑된 산화 아연(ZnO), 산화 인듐(In2O3), 이산화 주석(SnO2), 및 산화 카드뮴(CdO) 등의 금속 도핑 및 비도핑 투명 도전성 산화물들, 및 이들의 조합들을 함유한 재료들을 포함한다. 대안적으로, 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt), 카드뮴(Cd), 니켈(Ni) 및 탄탈륨(Ta), 및 이들의 조합들뿐만 아니라, p- 또는 n-도핑된 규소(Si) 및 갈륨 비소(GaAs)가 채용될 수도 있다.
수직형 유기 발광 트랜지스터(20)의 표면 층(31)과 게이트 전극 층(20g) 사이의 게이트 절연막 층(20h)의 재료의 예들은, 산화 규소(SiOX), 산화 알루미늄(Al2O3), 질화 규소(Si3N4), 산화 이트륨(Y2O3), 티탄산 납(PbTiOX), 티탄산 알루미늄(AlTiOX), 유리 및 파릴렌 폴리머, 폴리스티렌, 폴리이미드, 폴리비닐페놀, 폴리메틸 메타크릴레이트, 및 플루오로폴리머 등의 유기 화합물들을 포함한다.
수직형 유기 발광 트랜지스터(20)의 유기 반도체 층(20a)의 재료의 예들은, 나프탈렌, 안트라센, 루브렌, 테트라센, 펜타센, 헥사센, 및 이들의 유도체들과 같은 선형 축합 다환 방향족 화합물들(또는 아센 화합물들), 구리 프탈로시아닌(CuPc) 화합물들, 아조 화합물들, 페릴렌 화합물들, 및 이들의 유도체들과 같은 안료들, 히드라존 화합물들, 트리페닐메탄 화합물들, 디페닐메탄 화합물들, 스틸벤 화합물들, 알릴 비닐 화합물들, 피라졸린 화합물들, 트리페닐아민 유도체들(TPD), 알릴아민 화합물들, 저분자량 아민 유도체들(a-NPD), 2,2',7,7'-테트라키스(디페닐아미노)-9,9'-스피로비플루오렌(스피로-TAD), N,N'-디(1-나프틸)-N,N'-디페닐-4,4'-디아미노비페닐(스피로-NPB), 4,4',4"-트리스[N-3-메틸페닐-N-페닐아미노]트리페닐아민(mMTDATA), 2,2',7,7'-테트라키스(2,2-디페닐비닐)-9,9-스피로비플루오렌(스피로-DPVBi), 4,4'-비스(2,2-디페닐비닐)비페닐(DPVBi), (8-퀴놀리놀라토)알루미늄(Alq), 트리스(8-퀴놀리놀라토)알루미늄(Alq3), 트리스(4-메틸-8퀴놀리놀라토)알루미늄(Almq3) 및 이들의 유도체들과 같은 저분자량 화합물들, 폴리티오펜, 폴리(p-페닐렌 비닐렌)(PPV), 비페닐 기를 함유한 폴리머, 디알콕시 기를 함유한 폴리머, 알콕시페닐 PPV, 페닐 PPV, 페닐/디알콕시 PPV 코폴리머, 폴리(2-메톡시-5-(2'-에틸헥실옥시)-1,4-페닐렌비닐렌)(MEH-PPV), 폴리(에틸렌디옥시티오펜)(PEDOT), 폴리(스티렌술폰산)(PSS), 폴리(아닐린)(PAM), 폴리(N-비닐카바졸), 폴리(비닐피렌), 폴리(비닐안트라센), 피렌포름알데히드 수지, 에틸카르바졸 포름알데히드 할로겐화 수지, 및 이들의 변성된 화합물들과 같은 폴리머 화합물들, 5,5_-디퍼플루오로헥실카르보닐-2,2_: 5_, 2_: 5_, 2_-쿼터티오펜(DFHCO-4T), DFH-4T, DFCO-4T, P(NDI2OD-T2), PDI8-CN2, PDIF-CN2, F16CuPc, 풀러린, 나프탈렌, 페릴렌, 및 올리고티오펜 유도체들과 같은 n형 수송 유기 저분자들, 올리고머들, 또는 폴리머, 뿐만 아니라 티에노[3,2-b]티오펜, 디나프틸[2,3-b: 2',3'-f]티에노[3,2-b]티오펜(DNTT), 및 2-데실-7-페닐[1]벤조티에노[3,2-b][1]벤조티오펜(BTBT)과 같은 티오펜 고리들을 갖는 방향족 화합물들을 포함한다.
여기서, 수직형 유기 발광 트랜지스터(20)에서는, 적절한 에너지 준위를 갖는 유기 반도체가 적절하게 선택되므로, OLED 디스플레이들에서 전형적으로 사용되는 정공 주입 층, 정공 수송 층, 유기 EL 층, 전자 수송 층, 전자 주입 층 등이 바람직하게 사용될 수 있다. 외부로 출사되는 광의 색은, 유기 EL 층(20c)을 구성하는 재료를 선택하는 것에 의해, 적색, 녹색, 및 청색과 같은 색의 광이 출사되도록 조정된다. 또한, 수직형 유기 발광 트랜지스터(20)는 백색광을 출사하도록 구성될 수 있고, 동일한 수직형 유기 발광 트랜지스터(20)를 갖는 화소에는 컬러 필터가 통합될 수 있고 이를 이용하여 원하는 색의 광을 선택하여 광을 출사할 수 있다. 또한, 수직형 유기 발광 트랜지스터(20)는 청색광과 같은 단파장의 광을 출사하도록 구성될 수 있고, 동일한 수직형 유기 발광 트랜지스터(20)를 갖는 화소에서는 양자점들과 같은 에너지 변환 재료들로 구성되는 층을 이용하여 출사된 광을 원하는 파장들로 변환하여 녹색 및 적색과 같은 원하는 색의 광을 출사할 수 있다.
표면 층(31)은 소스 전극 층(20s)(특히, CNT 층)을 고착할 목적으로 게이트 절연막 층(20h) 상에 형성된 층이다. 표면 층(31)은 실란 커플링 재료, 아크릴 수지 등으로 형성된 바인더 수지를 함유한 조성물을 도포하는 것에 의해 형성될 수 있다.
제1 박막 트랜지스터(21) 및 제2 박막 트랜지스터(22)에 의해 구성되는 산화물 반도체 층(21a, 22a)의 재료의 예들은, In-Ga-Zn-O-계 반도체, Zn-O-계 반도체(ZnO), In-Zn-O-계 반도체(IZO(등록 상표)), Zn-Ti-O-계 반도체(ZTO), Cd-Ge-O-계 반도체, Cd-Pb-O 반도체, CdO(산화 카드뮴), Mg-Zn-O-계 반도체, In-Sn-Zn-O-계 반도체(예를 들어, In2O3-SnO2-ZnO), 및 In-Ga-Sn-O-계 반도체를 포함한다.
본 실시 형태에서, 제1 박막 트랜지스터(21) 및 제2 박막 트랜지스터(22)는 각각 산화물 반도체로 이루어진 박막 트랜지스터이지만, 비정질 실리콘으로 이루어진 박막 트랜지스터일 수도 있다. p형 또는 n형 중 어느 하나가 사용될 수 있다. 또한, 구체적인 구성으로서, 스태거(staggered)형, 인버티드 스태거(inverted staggered)형, 코플래너(coplanar)형, 또는 인버티드 코플래너(inverted coplanar)형과 같은 임의의 구성이 채용될 수 있다.
수직형 유기 발광 트랜지스터(20)로서, 특허 문헌 1 및 2에 기재된 수직형 유기 발광 트랜지스터들(20)도 채용될 수 있다.
제어 방법
마지막으로, 디스플레이 제어 방법에 대해 설명한다. 본 실시 형태에서는, 도 1에 도시된 바와 같이, 발광 유닛들(10)이 어레이 형상으로 배열되어 있다. 도 1에서의 수직 방향에서의 열은 데이터 라인(11)과 전류 공급 라인(12)을 공유하고, 도 1에서의 수평 방향에서의 열은 제1 게이트 라인(13)과 제2 게이트 라인(14)을 공유하고 있다.
이하의 설명에서는, 위에 기술된 구성을 전제로 하여, 한번에 보정될 발광 유닛들(10)은 제1 게이트 라인(13)과 제2 게이트 라인(14)을 공유하는 도 1에서의 수평 행의 조합으로서 설명한다. 그러나, 한번에 보정될 발광 유닛(10)은 제1 게이트 라인(13)을 공유하는 도 1에서의 수평 방향에서의 복수의 조합에 의해 동시에 보정될 수도 있고, 또는 단일 발광 유닛(10)이 순서대로 보정될 수도 있다.
본 실시 형태에 따른 휘도 보상 방법은 디스플레이(1)가 화상을 표시하고 있는 동안 표시된 화상으로부터 다음 화상을 표시하기 위한 화상 갱신 간격 동안에 수행된다. 하기의 휘도 보상 방법은 임의의 타이밍에서 수행될 수도 있고, 전원이 켜질 때 수행될 수도 있고, 또는 전원이 켜진 후로부터 특정 시간 간격들에서 수행될 수도 있다. 전원이 막 켜질 때 휘도 보상 방법이 수행되는 경우, 디스플레이(1)가 임의의 신호 입력으로부터의 임의의 화상 또는 동영상을 표시하기 전에, 표준 휘도 보정 수순이 수행될 수 있고, 그 동안 디스플레이 내의 측정 대상인 화소들이 점등될 것이고, 디스플레이(1) 상에서 깜박거림 또는 컬러 시프팅 또는 롤링 패턴이 관찰될 것이다. 이는 디스플레이의 부트업 시퀀스로서 간주될 수 있는데, 그 이유는 그것이 임의의 신호 입력으로부터의 임의의 화상 또는 동영상이 디스플레이(1) 상에 표시되기 전에 행해지고, 디스플레이의 시청자들이 디스플레이 시청 경험의 최소 중단을 경험할 것이기 때문이다.
도 6은 디스플레이(1)의 휘도 보정 수순을 도시하는 플로차트이다. 도 6에 도시된 바와 같이, 디스플레이(1)가 통상의 화상 표시가 수행되는 상태로부터 보정 제어를 개시할 때, 제어기(15)의 게이트 컨트롤러(15c)는 보정될 수직형 유기 발광 트랜지스터(20)에 접속된 제2 박막 트랜지스터(22)를 온 상태로 전환하고, 보정되지 않을 수직형 유기 발광 트랜지스터(20)에 접속된 제2 박막 트랜지스터(22)를 오프 상태로 전환한다(S1).
단계 S1이 수행된 후에, 제어기(15)의 게이트 컨트롤러(15c)는 보정될 수직형 유기 발광 트랜지스터(20)에 접속된 제1 박막 트랜지스터(21)를 온 상태로 전환하고, 보정되지 않을 수직형 유기 발광 트랜지스터(20)에 접속된 제1 박막 트랜지스터(21)를 오프 상태로 전환한다(S2). 제어기(15)가 이와 같이 제어를 수행하므로, 보정되지 않을 수직형 유기 발광 트랜지스터(20)의 게이트 전극에 전압이 인가되지 않고, 소스 전극에 전류가 공급되지 않는다.
위에 기술된 바와 같이 제어가 수행되는 동안, 온 상태에 있는 제1 박막 트랜지스터(21)에 접속된 데이터 라인(11) 또는 모든 데이터 라인들(11)에 휘도 검사용 전압이 인가된다(S3). 따라서, 보정될 수직형 유기 발광 트랜지스터(20)에 휘도 검사용 전압이 인가될 때 획득되는 각각의 전류 값들의 합계에 대응하는 전류가 전류 공급 라인(12)을 통해 흐른다.
따라서, 전류 측정부(16)는 온 상태에 있는 제2 박막 트랜지스터(22)에 접속된 전류 공급 라인(12) 또는 모든 전류 공급 라인들(12)에 접속된 전류를 측정한다(S4). 이때, 이상적으로는, 제2 박막 트랜지스터(22)의 게이트 전극에 휘도 검사용 전압이 인가될 때, 전류 공급 라인(12)으로부터 소스 전극을 향해 흐르는 전류의 값에 보정될 수직형 유기 발광 트랜지스터들(20)의 개수를 곱하여 획득된 전류 값이 측정된다.
전류 값을 측정하는 방법의 구체적인 예들은, A/D 변환기에 의해 전류 값이 측정되는 방법, 전류 공급 라인(12) 상에 저항기가 배치되고 저항기 양단에 나타나는 전압이 원하는 전압 값과 비교되는 방법, 분류 경로가 제공되고, 전류 공급 라인(12)을 통해 미리 결정된 전류 값에 대응하는 전류가 흐를 때, 각각의 수직형 유기 발광 트랜지스터를 통해 흐르지 않고 분류 경로를 통해 흐르는 전류가 전류계로 측정되고, 측정된 전류 값과 미리 결정된 공급된 전류 값 간의 차이가 측정되는 방법을 포함한다.
제어기(15)는 데이터 입력/출력 회로(15d)에 의해 특성 정보로서 실제로 측정된 휘도 검사용 전압(Vc)에 대한 전류 값(I1)을 취득하고, 그 전류 값을 메모리(17)에 저장한다. 이때, 제어기(15)의 데이터 입력/출력 회로(15d)는 메모리(17)로부터 막 제조된 후의 상태 또는 공장 출하시의 휘도 검사용 전압(Vc)에 대한 전류 값(I0)을 판독한다. 그 후, 연산 처리 회로(15e)는 특성 정보로부터의 편차를 확인하고, 생성된 전류 값의 편차(ΔI = I1 - I0)가 감소되도록 데이터 라인(11)에 인가되는 전압의 보정 값을 결정한다(S5). 이때 비교에 이용되는 특성 정보는 연산 처리 회로(15e) 컨덕턴스에 의해 산출된 컨덕턴스(gm1 = I1/Vc)일 수 있다.
보정 값이 결정될 때, 제어는 통상의 화상 표시 제어로 복귀하고, 제어기(15)의 게이트 컨트롤러(15c)는 제2 박막 트랜지스터(22)를 온 상태로 전환하고, 제어기(15)의 게이트 드라이버(15a)에 의해 표시될 화상에 대응하는 전압인 보정된 전압이 데이터 라인(11)에 인가된다.
위에 기술된 바와 같이, 보정된 전압 값이 수직형 유기 발광 트랜지스터(20)의 게이트 전극에 인가되므로, 열화로 인해, 게이트 전극에 인가된 전압에 대하여 소스 전극을 통해 기대되는 전류가 흐르지 않는 경우에도, 기대되는 전류 값을 획득하도록 게이트 전극의 제어가 보정되고, 휘도의 변화를 억제하고 장시간의 점멸에 대해 휘도를 보상하는 것이 가능하다.
본 실시 형태의 휘도 보상 방법에서는, 위에 기술된 바와 같이, 보정되지 않을 수직형 유기 발광 트랜지스터(20)를 통해 거의 전류가 흐르지 않는다. 따라서, 한번에 보정 제어가 수행될 때, 발광 유닛(10)에서는, 제1 게이트 라인(13) 및 제2 게이트 라인(14)을 공유하는 도 1에서의 하나의 수평 행만이 약간 발광하지만, 다른 수직형 유기 발광 트랜지스터들(20)은 소등된다. 따라서, 이는 화상 갱신 간격에서의 검은 화면 삽입에 상당한다. 매 화상 표시 프레임 후에 검은 화면 삽입이 수행될 수 있는데, 즉, 디스플레이(1)의 동작 시간 동안 하나 걸러 하나의 프레임마다 검은 화면과 화상 표시 화면이 번갈아 나온다. 따라서, 각각의 검은 화면 삽입 시간에, 도 1에서의의 하나의 수평 행은 휘도 측정 및 보상 프로세스를 거칠 수 있고, 디스플레이 내의 모든 화소들이 연속적으로 롤링 방식으로 한 행씩 차례로 측정되고 보상될 것이다. 검은 화면 삽입 프레임에서 측정되고 보상되고 있는 행으로부터의 표시 품질의 영향을 최소화하기 위해, 해당 행 내의 각각의 화소들의 휘도에 대한 신호를 조정하여 해당 화소가 표시 내용이 요구하는 화소의 목표 휘도와 동등한 시간 평균 휘도를 방출하게 할 수 있다. 검은 화면 삽입으로 인해, 화소들은 일반적으로 시간 평균 휘도 요구를 충족시키기 위해 화상 표시 프레임 동안 2배 밝을 필요가 있다. 예를 들어, 화소가 도래하는 프레임들에서 표시 내용이 요구하는 100 cd/m^2의 목표 휘도를 가지고 있다면, 이 화소의 실제 출력 휘도는 화상 표시 프레임 동안 200 cd/m^2일 필요가 있고, 이는 이 화소가 검은 화면 삽입 프레임 동안 어떠한 광도 출사하지 않을 것이므로, 화상 표시 프레임 및 검은 화면 삽입 프레임 동안 이 화소의 평균 휘도가 100 cd/m^2이기 때문이다. 그러나, 다음 검은 화면 삽입 프레임 동안 측정 및 보상 시퀀스를 거칠 행 내의 화소가 표시 내용이 요구하는 100 cd/m^2의 목표 휘도까지 점등할 필요가 있다면, 이 화소는 검은 화면 삽입 프레임 동안에 방출하고 있을 것이므로, 화상 표시 프레임 및 검은 화면 삽입 프레임 동안의 이 화소의 휘도는 화상 표시 프레임 휘도 : 검은 화면 삽입 프레임 휘도 = 100 cd/m^2 : 100 cd/m^2, 또는 150 cd/m^2 : 50 cd/m^2, 또는 50 cd/m^2 : 150 cd/m^2, 또는 0 cd/m^2 : 200 cd/m^2 등과 같은 목표 값을 제공하도록 조정될 수 있다. 더 정확하고 효과적인 측정 및 보상을 수행할 필요에 맞도록 검은 화면 삽입 프레임 동안 화소의 적절한 휘도 값과, 따라서 전류 값이 사용될 수 있다.
화상 갱신 간격에서 검은 화면이 삽입될 때, 액정 디스플레이 또는 발광 디스플레이에서는, 표시될 화상의 갱신 간격 동안 표시되는 화상과는 상이한 화면이 한순간 삽입되므로, 이전 화상이 다음 화상으로 전환될 때 잔상들이 감소될 수 있다. 따라서, 이 디스플레이는 위의 방법에 의해 잔상들을 억제하는 것에 의해 화상들 및 동영상들을 더 선명하게 표시할 수 있다.
다른 실시 형태
이하, 다른 실시 형태에 대해 설명한다.
<1> 보정 값은 메모리(17)에 저장된 이전의 보정 제어 동안 측정된 전류 값 또는 컨덕턴스에 기초하여 결정될 수 있다. 이전의 보정 제어 동안 측정된 값에 기초하여, 디스플레이(1)는 시간의 경과에 따른 보정 값의 보정 및 결함의 검출을 위해 사용될 수도 있다.
<2> 도 7은 디스플레이(1)의 다른 실시 형태의 일부의 모식적인 구성도이다. 도 7에 도시된 바와 같이, 본 발명의 디스플레이(1)는 제2 박막 트랜지스터(22)를 포함하지 않을 수도 있다. 제2 박막 트랜지스터(22)는 보정되지 않을 수직형 유기 발광 트랜지스터(20)를 통해 전류가 흐르지 않도록 전류 경로를 차단한다. 데이터 라인(11) 상에 적절한 데이터 신호 전압을 인가하고 수직형 유기 발광 트랜지스터(20)의 게이트 전극에 적절한 전압을 공급하는 것에 의해, 수직형 유기 발광 트랜지스터(20)는 그것의 오프 상태로 될 수 있고, 이 상태에서는 디바이스를 통해 최소 전류가 흐른다. 다시 말해서, 그것의 오프 상태에서 보정되지 않을 수직형 유기 발광 트랜지스터(20)를 통해 흐르는 전류가 매우 작고 보정 산출에 영향을 줄 정도로 높은 값이 아니라면, 제2 박막 트랜지스터(22)가 필요하지 않을 수도 있다.
위의 구성에 의해, 배선 및 소자들이 삭감될 수 있고, 발광 영역이 더 증가될 수 있다. 따라서, 더 높은 휘도를 갖는 디스플레이(1)가 달성될 수 있다.
<3> 디스플레이(1)는 유기 반도체 층(20a)으로부터 출사된 광을 기판(30)의 반대 측에 출사하여 화상을 표시하도록 구성될 수도 있다. 이 구성은 "탑 에미션 방식(top emission method)"이라고도 불리고, 수직형 유기 발광 트랜지스터(20)와 기판(30) 사이에 소자를 구성할 수 있다는 이점을 갖는다.
<4> 위에 기술된 디스플레이(1)에 포함되는 구성은 예에 불과하고, 본 발명은 도시된 구성들로 한정되지 않는다.
Claims (13)
- 복수의 수직형 유기 발광 트랜지스터 및 상기 수직형 유기 발광 트랜지스터 성능 특성에 관한 특성 정보를 저장하는 메모리 소자를 포함하는 디스플레이의 휘도를 보상하는 방법으로서,
이 방법은:
보정될 상기 수직형 유기 발광 트랜지스터의 게이트 전극에 휘도 검사용 전압을 인가하는 단계 (A);
보정될 상기 수직형 유기 발광 트랜지스터의 게이트 전극에 상기 휘도 검사용 전압을 인가하는 것에 의해 상기 수직형 유기 발광 트랜지스터의 소스 전극에 전류가 공급되는 전류 공급 라인을 통해 흐르는 전류를 측정하는 단계 (B); 및
상기 단계 (B)에서 측정된 전류의 값 및 상기 메모리에 저장된 상기 수직형 유기 발광 트랜지스터의 특성 정보에 기초하여 상기 수직형 유기 발광 트랜지스터의 게이트 전극에 인가되는 전압의 보정 값을 결정하는 단계 (C)를 포함하는, 디스플레이의 휘도 보상 방법. - 제1항에 있어서,
상기 단계 (A)는 보정되지 않을 상기 수직형 유기 발광 트랜지스터로의 전류의 공급을 차단하는 단계 (A1)을 포함하는, 디스플레이의 휘도 보상 방법. - 제1항 또는 제2항에 있어서,
상기 단계 (A) 및 상기 단계 (B)는 화상 갱신 간격 동안 수행되는, 디스플레이의 휘도 보상 방법. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 단계 (B)는 상기 단계 (B)에서 측정된 전류 값을 상기 메모리에 저장하는 단계 (B1)을 포함하는, 디스플레이의 휘도 보상 방법. - 디스플레이로서,
복수의 수직형 유기 발광 트랜지스터;
상기 복수의 수직형 유기 발광 트랜지스터의 게이트 전극을 제어하기 위한 전압을 공급하는 데이터 라인;
상기 복수의 수직형 유기 발광 트랜지스터의 소스 전극에 전류를 공급하는 전류 공급 라인;
상기 수직형 유기 발광 트랜지스터들 각각의 게이트 전극과 상기 데이터 라인 사이에 접속되어, 상기 수직형 유기 발광 트랜지스터의 게이트 전극으로의 전압 공급을 제어하는 제1 박막 트랜지스터;
상기 제1 박막 트랜지스터의 게이트 전극에 접속되어, 상기 제1 박막 트랜지스터를 제어하는 제1 게이트 라인;
적어도 상기 제1 게이트 라인에 인가되는 전압을 제어하는 제어기;
상기 전류 공급 라인을 통해 흐르는 전류를 측정하는 전류 측정부; 및
상기 수직형 유기 발광 트랜지스터들 각각의 특성 정보를 저장하는 메모리를 포함하고,
상기 제어기는 보정될 상기 수직형 유기 발광 트랜지스터의 게이트 전극에 휘도 검사용 전압이 인가되도록 제어를 수행하고,
상기 전류 측정부는 보정될 상기 수직형 유기 발광 트랜지스터의 상기 게이트 전극에 상기 휘도 검사용 전압을 인가하는 것에 의해 상기 수직형 유기 발광 트랜지스터의 소스 전극을 통해 흐르는 전류를 측정하고, 상기 측정된 전류의 값을 상기 메모리에 저장하고,
상기 제어기는 상기 측정된 전류 값 및 상기 메모리에 저장된 상기 수직형 유기 발광 트랜지스터의 특성 정보에 기초하여 상기 수직형 유기 발광 트랜지스터의 게이트 전극에 인가되는 전압의 보정 값을 결정하는, 디스플레이. - 제5항에 있어서,
상기 수직형 유기 발광 트랜지스터의 게이트 전극과 소스 전극 사이에 유전체 층이 형성되어 있는, 디스플레이. - 제5항 또는 제6항에 있어서,
상기 수직형 유기 발광 트랜지스터에서는, 상기 소스 전극 및 상기 드레인 전극으로부터 선택된 적어도 하나가 카본을 함유하는 도전성 재료를 포함하는, 디스플레이. - 제7항에 있어서,
상기 수직형 유기 발광 트랜지스터에서는, 상기 소스 전극 및 상기 드레인 전극으로부터 선택된 적어도 하나가 카본 나노튜브 또는 그래핀을 포함하는, 디스플레이. - 제5항 내지 제8항 중 어느 한 항에 있어서,
상기 수직형 유기 발광 트랜지스터의 소스 전극과 상기 전류 공급 라인 사이에 접속되어, 상기 수직형 유기 발광 트랜지스터의 소스 전극으로의 전류 공급을 제어하는 제2 박막 트랜지스터; 및
상기 제2 박막 트랜지스터의 게이트 전극에 접속되어, 상기 제2 박막 트랜지스터를 제어하는 제2 게이트 라인을 추가로 포함하고,
상기 제어기는 보정되지 않을 상기 수직형 유기 발광 트랜지스터들에 접속된 상기 제2 박막 트랜지스터가 오프 상태가 되도록 제어를 수행하는, 디스플레이. - 제9항에 있어서,
열 내의 상기 제2 박막 트랜지스터들의 세트는 한번에 상기 열 내의 하나의 수직형 발광 트랜지스터를 통해서만 전류가 흐르는 것을 허용하는 시퀀스로 동작하는, 디스플레이. - 제10항에 있어서,
단일 제2 박막 트랜지스터를 통해 단일 수직형 발광 트랜지스터로 상기 전류 공급 라인을 통해 흐르는 전류는 패널의 주변에 있는 측정 회로에 의해 측정되는, 디스플레이. - 제9항에 있어서,
상기 제2 박막 트랜지스터는 산화물 반도체를 포함하는, 디스플레이. - 제9항에 있어서,
상기 제2 박막 트랜지스터는 비정질 실리콘 반도체를 포함하는, 디스플레이.
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