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KR20210157027A - 3차원 반도체 메모리 장치 - Google Patents

3차원 반도체 메모리 장치 Download PDF

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KR20210157027A
KR20210157027A KR1020200074797A KR20200074797A KR20210157027A KR 20210157027 A KR20210157027 A KR 20210157027A KR 1020200074797 A KR1020200074797 A KR 1020200074797A KR 20200074797 A KR20200074797 A KR 20200074797A KR 20210157027 A KR20210157027 A KR 20210157027A
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KR
South Korea
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vertical structures
portions
electrodes
electrode structure
connection region
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Application number
KR1020200074797A
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임주영
김종수
문제숙
김동우
심선일
조원석
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삼성전자주식회사
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Publication date
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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체로서, 상기 전극들 각각은 상기 연결 영역에서 패드부를 포함하되, 상기 전극들의 패드부들은 계단 구조로 적층되는 것; 상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 1 수직 구조체들; 및 상기 연결 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 2 수직 구조체들을 포함하되, 상기 제 2 수직 구조체들 각각은 제 1 방향으로 이격되는 제 1 부분들 및 상기 제 1 방향과 교차하는 제 2 방향으로 이격되며 상기 제 1 부분들을 연결하는 제 2 부분들을 포함하되, 상기 제 1 및 제 2 방향들은 상기 기판의 상면과 나란할 수 있다.

Description

3차원 반도체 메모리 장치{Three dimensional semiconductor memory device}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 전기적 특성이 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체로서, 상기 전극들 각각은 상기 연결 영역에서 패드부를 포함하되, 상기 전극들의 패드부들은 계단 구조로 적층되는 것; 상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 1 수직 구조체들; 및 상기 연결 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 2 수직 구조체들을 포함하되, 상기 제 2 수직 구조체들 각각은 제 1 방향으로 이격되는 제 1 부분들 및 상기 제 1 방향과 교차하는 제 2 방향으로 이격되며 상기 제 1 부분들을 연결하는 제 2 부분들을 포함하되, 상기 제 1 및 제 2 방향들은 상기 기판의 상면과 나란할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체로서, 상기 전극들 각각은 상기 연결 영역에서 패드부를 포함하되, 상기 전극들의 패드부들은 계단 구조로 적층되는 것; 상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 1 수직 구조체들; 및 상기 연결 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 2 수직 구조체들을 포함하되, 상기 제 2 수직 구조체들 각각은 제 1 방향으로 이격되는 제 1 부분들 상기 제 1 부분들을 연결하는 적어도 하나의 제 2 부분을 포함하고, 상기 제 2 수직 구조체들의 상기 제 2 부분들은 상기 패드부들의 측벽들을 각각 관통할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 반도체 기판 상에 집적된 주변 회로 회로들을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상에 배치되며, 셀 어레이 영역 및 연결 영역을 포함하는 수평막; 상기 수평막 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체로서, 상기 전극들 각각은 상기 연결 영역에서 패드부를 포함하되, 상기 전극들의 패드부들은 계단 구조로 적층되는 것; 상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 1 수직 구조체들; 상기 연결 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 2 수직 구조체들; 상기 전극들의 상기 패드부들에 각각 접속된 셀 콘택 플러그들; 및 상기 전극 구조체와 주변 회로 구조체를 연결하는 배선 구조체로서, 상기 배선 구조체는 상기 연결 영역에서 상기 전극 구조체를 관통하는 관통 절연 패턴 및 상기 관통 절연 패턴 내에 배치되며, 상기 주변 회로 구조체와 연결되는 관통 플러그들을 포함하되, 상기 제 2 수직 구조체들 각각은 서로 제 1 방향으로 인접하는 상기 셀 콘택 플러그들 사이에 배치되고, 상기 제 1 방향으로 서로 이격되는 제 1 부분들 및 상기 제 1 부분들을 연결하는 제 2 부분을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 연결 영역에 제공되는 수직 구조체들 각각이 제 1 부분들 및 제 1 부분들을 연결하는 제 2 부분을 포함하므로, 제 2 수직 구조체들이 형성되는 수직 홀들을 형성시 인접하는 수직 홀들이 서로 연결되거나 무너지는 것을 방지할 수 있다. 따라서, 3차원 반도체 메모리 장치의 신뢰성 및 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 4a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로서, 도 3의 I-I'선을 따라 자른 단면을 나타낸다.
도 4b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로서, 도 3의 II-II'선을 따라 자른 단면을 나타낸다.
도 5는 도 4b의 A 부분을 확대한 도면이다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도로서, 도 3의 P 부분을 확대한 도면이다.
도 7 내지 도 9는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로서, 도 6의 A-A' 선을 따라 자른 단면을 나타낸다.
도 10은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도로서, 도 3의 P 부분을 확대한 도면이다.
도 11은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로서, 도 10의 B-B' 선을 따라 자른 단면을 나타낸다.
도 12 내지 도 19는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도들로서, 도 3의 P 부분을 확대한 도면이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 회로 구조체(PS), 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS), 및 셀 어레이 구조체(CS)와 주변 회로 구조체(PS)를 연결하는 배선 구조체를 포함할 수 있다.
주변 회로 구조체(PS)는 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다.
셀 어레이 구조체(CS)는, 평면적 관점에서, 주변 회로 구조체(PS)와 오버랩될 수 있다. 셀 어레이 구조체(CS)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK0~BLKn) 각각은 3차원 구조(또는 수직 구조)를 갖는 메모리 셀 어레이를 포함한다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 2를 참조하면, 셀 스트링들(CSTR)이 제 1 및 제 2 방향들(D1, D2)을 따라 2차원적으로 배열될 수 있으며, 제 3 방향(D3)을 따라 연장될 수 있다. 복수개의 셀 스트링들(CSTR)이 비트 라인들(BL0-BL2) 각각에 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다.
셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST), 및 소거 제어 트랜지스터(ECT)를 포함할 수 있다. 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다. 셀 스트링들(CSTR) 각각은 제 1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터(MCT) 사이에 그리고, 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터(MCT) 사이에 각각 연결된 더미 셀들(DMC)을 더 포함할 수 있다.
제 1 스트링 선택 트랜지스터(SST1)는 제 1 스트링 선택 라인들(SSL1a, SSL1b, SSL1c) 중 하나에 의해 제어될 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인들(SSL2a, SSL2b, SSL2c)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL0-GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다. 도 4a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로서, 도 3의 I-I'선을 따라 자른 단면을 나타낸다. 도 4b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로서, 도 3의 II-II'선을 따라 자른 단면을 나타낸다. 도 5는 도 4b의 A 부분을 확대한 도면이다.
도 3, 도 4a, 및 도 4b를 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 회로 구조체(PS)는 반도체 기판(10)의 전면 상에 집적되는 주변 회로 회로들(PTR) 및 주변 회로 회로들(PTR)을 덮은 하부 매립 절연막(50)을 포함할 수 있다. 반도체 기판(10)은 실리콘 기판일 수 있다. 주변 회로 회로들(PTR)은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있다. 보다 상세하게, 주변 회로 회로들(PTR)은 NMOS 및 PMOS 트랜지스터들을 포함할 수 있다. 주변 회로 배선들(33)이 주변 콘택 플러그들(31)을 통해 주변 회로 회로들(PTR)과 전기적으로 연결될 수 있다.
하부 매립 절연막(50)이 반도체 기판(10) 전면 상에 제공될 수 있다. 하부 매립 절연막(50)은 반도체 기판(10) 상에서 주변 회로 회로들(PTR), 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)을 덮을 수 있다. 하부 매립 절연막(50)은 다층으로 적층된 절연막들을 포함할 수 있다.
셀 어레이 구조체(CS)는 수평막(100), 전극 구조체(ST), 제 1 및 제 2 수직 구조체들(VS1, VS2), 및 관통 배선 구조체(TS)를 포함할 수 있다.
수평막(100)은 셀 어레이 영역(CAR) 및 이에 인접한 연결 영역(CNR)을 포함할 수 있다. 수평막(100)은 하부 매립 절연막(50)의 상면 상에 배치될 수 있다. 수평막(100)은 반도체 물질, 절연 물질, 또는 도전 물질로 이루어질 수 있다. 수평막(100)은 제 1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
전극 구조체(ST)는 수평막(100) 상의 소오스 구조체(SST), 소오스 구조체(SST) 상의 셀 전극 구조체(CST)를 포함할 수 있다.
소오스 구조체(SST)는 소오스 도전 패턴(SC) 및 소오스 도전 패턴(SC) 상의 서포트 도전 패턴(SP)을 포함할 수 있다. 소오스 도전 패턴(SC)과 서포트 도전 패턴(SP) 사이에 절연막이 개재될 수 있다. 소오스 구조체(SST)는 수평막(100)의 상면과 평행할 수 있으며, 셀 어레이 영역(CAR)에서 셀 전극 구조체(CST)와 나란하게 제 1 방향(D1)으로 연장될 수 있다.
소오스 도전 패턴(SC)은 제 1 도전형을 갖는 도펀트들(예를 들어, 인(P) 또는 비소(As))이 도핑된 반도체 물질로 이루어질 수 있다. 일 예로, 소오스 도전 패턴은 n형 도펀트들이 도핑된 반도체막으로 이루어질 수 있다. 셀 어레이 영역(CAR)에서, 소오스 도전 패턴(SC)은 수직 반도체 패턴들(VS)의 일부분들과 접촉할 수 있다. 이에 대해서는 도 5를 참조하여 보다 상세히 설명하기로 한다.
서포트 도전 패턴(SP)은 소오스 도전 패턴(SC)의 상면을 덮을 수 있으며, 제 1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
셀 전극 구조체(CST)는 수평막(100) 상에서 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장될 수 있다. 셀 전극 구조체(CST)는 서로 교차하는 제 1 및 제 2 방향들(D1, D2)에 대해 수직하는 제 3 방향(D3; 즉, 수직 방향)을 따라 번갈아 적층된 전극들(EL) 및 절연막들(ILD)을 포함할 수 있다. 전극들(EL)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(ILD)은 실리콘 산화막 및/또는 저유전막을 포함할 수 있다. 실시예들에 따르면, 3차원 반도체 메모리 장치는 수직형 낸드 플래시 메모리 장치일 수 있으며, 이 경우, 전극 구조체(ST)의 전극들(EL)은 도 2를 참조하여 설명된 소거 제어 라인(ECL), 접지 선택 라인(GSL0-GSL2), 워드 라인들(WL0-WLn, DWL), 및 스트링 선택 라인들(SSL1a-SSL1c, SSL2a-SSL2c)로써 사용될 수 있다.
셀 전극 구조체(CST)는 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 상세하게, 셀 전극 구조체(CST)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록 감소될 수 있다. 또한, 전극들(EL)의 일측벽들은 제 1 방향(D1)을 따라 일정 간격으로 이격되어 배치될 수 있다. 전극들(EL) 각각은 연결 영역(CNR)에서 패드부(ELP)를 포함할 수 있으며, 전극들(EL)의 패드부들(ELP)은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다. 전극들(EL)의 패드부들(ELP)은 더미 분리 구조체들(DSS)에 의해 제 2 방향(D2)으로 이격될 수 있다.
분리 절연 패턴(115)이 셀 전극 구조체(CST)의 최상부에 위치하는 2개 또는 3개의 전극들(EL)을 관통할 수 있다. 분리 절연 패턴(115)은 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있으며, 이에 인접한 전극들(EL)은 제 2 방향(D2)으로 이격될 수 있다.
평탄 절연막(110)이 계단식 구조를 갖는 전극 구조체들(ST)의 패드부들(ELP)을 덮을 수 있다. 평탄 절연막(110)은 실질적으로 평탄한 상면을 가질 수 있다. 평탄 절연막(110)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 제 1 내지 제 4 층간 절연막들(120, 130, 140, 150)이 평탄 절연막(110) 상에 배치될 수 있다.
제 1 및 제 2 전극 분리 구조체들(ESS1, ESS2)이 수평막(100) 상에서 전극 구조체(ST)를 관통할 수 있다. 제 1 전극 분리 구조체들(ESS1)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장되며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 이격될 수 있다. 제 2 전극 분리 구조체(ESS2)가 셀 어레이 영역(CAR)에서 전극 구조체(ST)를 관통할 수 있다. 제 2 전극 분리 구조체(ESS2)는 제 1 전극 분리 구조체들(ESS1) 사이에 배치될 수 있다. 제 1 방향(D1)으로, 제 2 전극 분리 구조체(ESS2)의 길이는 제 1 전극 분리 구조체(ESS1)의 길이보다 작을 수 있다. 다른 예로, 제 1 전극 분리 구조체들(ESS1) 사이에 복수 개의 제 2 전극 분리 구조체들(ESS2)이 제공될 수도 있다. 제 1 및 제 2 전극 분리 구조체들(ESS1, ESS2) 각각은 전극 구조체(ST)의 측벽을 덮는 절연막을 포함할 수 있다.
더미 분리 구조체들(DSS)이 연결 영역(CNR)에서 제 1 및 제 2 전극 분리 구조체들(ESS1, ESS2)과 이격되어 평탄 절연막(110) 및 전극 구조체(ST)를 관통할 수 있다. 더미 분리 구조체들(DSS)은 제 1 방향(D1)을 따라 연장될 수 있다.
셀 콘택 플러그들(CPLG)은 제 1 내지 제 4 층간 절연막들(120, 130, 140, 150) 및 평탄 절연막(110)을 관통하여 전극들(EL)의 패드부들(ELP)에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 셀 콘택 플러그들(CPLG)의 상면들은 실질적으로 공면을 이룰 수 있다. 도전 라인들(CL)이 연결 영역(CNR)의 제 4 층간 절연막(150) 상에 배치될 수 있으며, 셀 콘택 플러그들(CPLG)에 접속될 수 있다.
관통 배선 구조체(TS)는 연결 영역(CNR)에서 전극 구조체(ST) 및 수평막(100)을 수직적으로 관통할 수 있다. 관통 배선 구조체(TS)는 관통 절연 패턴(TIP) 및 주변 회로 구조체(PS)에 연결된 관통 플러그들(TPLG)을 포함할 수 있다.
일부 실시예에 따르면, 관통 배선 구조체(TS)는 평면적 관점에서, 제 1 전극 분리 구조체들(ESS1) 사이에 제공될 수 있다. 관통 배선 구조체(TS)는 전극 구조체(ST)의 계단 구조 일부분을 관통할 수 있다.
관통 절연 패턴(TIP)은 하부 매립 절연막(50) 상에서 제 3 방향(D3)으로 연장될 수 있다. 관통 절연 패턴(TIP)의 바닥면은 주변 회로 구조체(PS)의 하부 매립 절연막(50)과 접촉할 수 있으며, 관통 절연 패턴(TIP)은 이에 인접하는 전극 구조체들(ST)의 측벽들을 덮을 수 있다. 관통 절연 패턴(TIP)은 평면적 관점에서, 전극 구조체(ST)에 의해 둘러싸일 수 있다. 관통 절연 패턴(TIP)의 하부 폭은 관통 절연 패턴(TIP)의 상부 폭보다 작을 수 있다. 관통 절연 패턴(TIP)은 실리콘 산화막 및 저유전막과 같은 절연 물질로 이루어질 수 있다.
복수 개의 관통 플러그들(TPLG)이 관통 절연 패턴(TIP)을 관통하여 주변 회로 구조체(PS)의 주변회로 배선들(33)에 연결될 수 있다. 관통 플러그들(TPLG)은 도전 라인들(CL) 및 셀 콘택 플러그들(CPLG)을 통해 전극 구조체(ST)의 전극들(EL)과 연결될 수 있다.
실시예들에 따르면, 복수 개의 제 1 수직 구조체들(VS1)이 셀 어레이 영역(CAR)에서 전극 구조체(ST)를 관통할 수 있으며, 복수 개의 제 2 수직 구조체들(VS2)이 연결 영역(CNR)에서 평탄 절연막(110) 및 전극 구조체(ST)를 관통할 수 있다.
제 1 수직 구조체들(VS1) 각각은 전극 구조체(ST)의 하부 영역을 관통하는 하부 수직 구조체(LVS) 및 전극 구조체(ST)의 상부 영역을 관통하는 상부 수직 구조체(UVS)를 포함할 수 있다. 하부 및 상부 수직 구조체들(LVS, UVS) 각각은 하부에서 상부로 갈수록 증가하는 폭(또는 직경)을 가질 수 있다.
도 5를 참조하면, 하부 및 상부 수직 구조체들(LVS, UVS) 각각은 수직 반도체 패턴(VP) 및 수직 반도체 패턴(VP)의 측벽을 둘러싸는 데이터 저장 패턴(DSP)을 포함할 수 있다.
상세하게, 수직 반도체 패턴(VP)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 수직 반도체 패턴(VP)은 U자 형태를 가질 수 있으며, 내부가 절연 물질로 채워질 수 있다. 수직 반도체 패턴(VP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 반도체 물질을 포함하는 수직 반도체 패턴(VP)은 도 2를 참조하여 설명된 소거 제어 트랜지스터(ECT), 스트링 및 접지 선택 트랜지스터들(SST, GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들로써 사용될 수 있다.
각 하부 수직 구조체(LVS)의 수직 반도체 패턴(VP)의 측벽 일부는 소오스 도전 패턴(SC)과 접촉할 수 있다. 각 하부 수직 구조체(LVS)에서 데이터 저장 패턴(DSP)의 바닥면은 최하층 전극(EL)의 바닥면보다 낮은 레벨에 위치할 수 있으며, 소오스 도전 패턴(SC)의 상면보다 높은 레벨에 위치할 수 있다.
데이터 저장 패턴(DSP)이 제 3 방향(D3)으로 연장되며 각 수직 반도체 패턴(VP)의 측벽을 둘러쌀 수 있다. 데이터 저장 패턴(DSP)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 데이터 저장 패턴(DSP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 데이터 저장 패턴(DSP)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 수직 반도체 패턴(VP)의 측벽 상에 차례로 적층된 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 예를 들어, 전하 저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 또한, 더미 데이터 저장 패턴(DSPR)이 데이터 저장 패턴(DSP)과 수직적으로 이격되어 수평막(100) 내에 배치될 수 있다.
수평 절연 패턴(HP)이 전극들(EL)의 일측벽들과 데이터 저장 패턴(DSP) 사이에 제공될 수 있다. 수평 절연 패턴(HP)은 전극들(EL)의 일측벽들 상에서 그것들의 상면들 및 하면들로 연장될 수 있다.
평면도들에서 비트 라인들이 생략되어 있으나, 도 4a 및 도 4b를 참조하면, 비트 라인들(BL)이 셀 어레이 영역(CAR)에서 제 4 층간 절연막(150) 상에 배치될 수 있으며, 전극 구조체(ST)를 가로질러 제 2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(BPLG)을 통해 제 1 수직 구조체들(VS1)과 전기적으로 연결될 수 있다.
다시, 도 4a를 참조하면, 제 2 수직 구조체들(VS2)은 전극 구조체(ST)의 계단 구조를 관통할 수 있으며, 제 2 수직 구조체들(VS2)이 셀 어레이 영역(CAR)으로부터 멀어질수록, 제 2 수직 구조체들(VS2)이 관통하는 전극들(EL)의 개수가 감소할 수 있다.
제 2 수직 구조체들(VS2)은 연결 영역(CNR)에서 전극들(EL)의 패드부들(ELP)을 관통할 수 있다. 제 2 수직 구조체들(VS2)의 일부분들은, 평면적 관점에서, 전극들(EL)의 패드부들(ELP) 측벽들을 관통할 수 있다.
제 2 수직 구조체들(VS2)은 제 1 수직 구조체들(VS1)과 다른 구조 및 다른 물질을 포함할 수 있다. 일 예로, 제 2 수직 구조체들(VS2)은 절연 물질로 이루어진 절연 기둥(pillar)일 수 있다. 예를 들어, 제 2 수직 구조체들(VS2)은 실리콘 산화물로 이루어 질 수 있다. 절연 기둥은 전극 구조체(ST)의 전극들(EL)과 접촉하는 측벽 및 수평막(100)과 접촉하는 바닥면을 가질 수 있다.
실시예들에서, 제 2 수직 구조체들(VS2)의 상면들은 제 1 수직 구조체들(VS1)의 상면들보다 높은 레벨에 위치할 수 있다. 또한, 제 2 수직 구조체들(VS2)의 상면들은 관통 플러그들(TPLG)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다.
일 예로, 제 1 층간 절연막(120)이 제 1 수직 구조체들(VS1)의 상면들을 덮을 수 있으며, 제 3 층간 절연막(140)이 제 2 수직 구조체들의 상면들 및 관통 플러그들(TPLG)의 상면들을 덮을 수 있다.
제 2 수직 구조체들(VS2)에 대해서는 도 6 내지 도 19를 참조하여 보다 상세히 설명하기로 한다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도로서, 도 3의 P 부분을 확대한 도면이다. 도 7 내지 도 9는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로서, 도 6의 A-A' 선을 따라 자른 단면을 나타낸다. 설명의 간략함을 위해 도 3, 도 4a, 도4b, 및 도 5를 참조하여 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 6 및 도 7을 참조하면, 전극 구조체(ST)의 전극들(EL)은 연결 영역(CNR)에서 패드부들(ELP)을 포함할 수 있다. 전극들(EL)의 패드부들(ELP)은 평명적 관점에서, 제 1 방향(D1)을 따라 배치될 수 있다. 전극들(EL)의 패드부들(ELP)은 제 2 방향(D2)으로 더미 분리 구조체들(DSS)에 의해 이격될 수 있다. 전극들(EL)의 패드부들(ELP)은 제 3 방향(D3)으로 서로 다른 레벨에 위치할 수 있다.
제 2 수직 구조체들(VS2)은 연결 영역(CNR)에서 전극 구조체(ST)를 관통할 수 있다. 제 1 방향(D1)을 따라 제 2 수직 구조체들(VS2)과 셀 콘택 플러그들(CPLG)이 번갈아 배치될 수 있다. 다시 말해, 제 1 방향(D1)으로 인접하는 제 2 수직 구조체들(VS2) 사이에 하나의 셀 콘택 플러그(CPLG)가 배치될 수 있다.
제 2 수직 구조체들(VS2) 각각은 제 1 방향(D1)으로 서로 이격되는 제 1 부분들(P1) 및 제 2 방향(D2)으로 서로 이격되며 제 1 부분들(P1)을 연결하는 제 2 부분들(P2)을 포함할 수 있다. 제 1 부분들(P1) 각각은 제 2 방향(D2)과 나란한 라인부 및 라인부의 양단에서 셀 콘택 플러그(CPLG)를 향해 돌출되는 돌출부들을 포함할 수 있다. 각 제 2 수직 구조체(VS2)에서, 제 1 부분들(P1)은 서로 거울 대칭될 수 있다.
제 2 수직 구조체들(VS2) 각각은 서로 인접하는 2개의 패드부들(ELP)을 공통으로 관통할 수 있다. 제 2 수직 구조체(VS2)의 제 1 부분들(P1)은 서로 다른 전극들(EL)의 패드부들(ELP)을 각각 관통할 수 있다. 제 2 수직 구조체(VS2)의 제 2 부분들(P2)은 각 패드부(ELP)의 측벽(SW)을 관통할 수 있다. 제 2 수직 구조체들(VS2) 각각은 제 2 방향(D2)으로 제 1 폭(W1)을 가질 수 있으며, 제 1 폭(W1)은 셀 콘택 플러그(CPLG)의 직경(W2)보다 클 수 있다.
실시예들에 따르면, 연결 영역(CNR)에서 전극들(EL)과 동일한 레벨에 몰드 패턴들(MP)이 배치될 수 있다. 몰드 패턴들(MP)은 제 2 수직 구조체(VS2)의 제 1 부분들(P1) 및 제 2 부분들(P2)에 의해 둘러싸일 수 있다. 몰드 패턴들(MP)은 전극 구조체(ST)의 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 일 예로, 전극 구조체(ST)의 절연막들(ILD)은 실리콘 산화물을 포함할 수 있으며, 몰드 패턴들(MP)은 실리콘 질화물을 포함할 수 있다. 몰드 패턴들(MP)의 측벽들은 제 2 수직 구조체(VS2)와 직접 접촉할 수 있다.
평면도에서 제 2 수직 구조체들(VS2)의 모서리를 직각으로 도시하였으나, 이는 제조 공정에 따라 형태가 변화될 수 있다. 예를 들어, 직각으로 도시된 모서리는 라운드지거나 소정 곡률을 가지는 형태일 수 있다.
도 8을 참조하면, 셀 전극 구조체(CST)의 전극들(EL) 중 4n(n은 양의 정수)번째 전극들(EL)의 패드부들(ELP)이 제 1 방향(D1)을 따라 배치될 수 있다. 4n-1, 4n-2, 4n-3번째 전극들(EL)의 측벽들은 4n번째 전극(EL)의 측벽에 정렬될 수 있다. 셀 콘택 플러그들(CPLG)은 4n번째 전극들(EL)의 패드부들(ELP)에 접속될 수 있다.
이와 달리, 셀 전극 구조체(CST)의 전극들(EL) 중 짝수 번째 또는 홀수번째 전극들(EL)의 패드부들(ELP)이 제 1 방향(D1)을 따라 배치될 수도 있으며, 셀 콘택 플러그들(CPLG)은 짝수번째 전극들(EL)의 패드부들(ELP)에 각각 접속될 수 있다.
도 9를 참조하면, 제 2 수직 구조체들(VS2)은 제 1 수직 구조체들(VS1)과 실질적으로 동일한 구조 및 물질을 포함할 수도 있다. 상세하게, 제 2 수직 구조체들(VS2) 각각은, 앞서 도 4a 및 도 4b를 참조하여 설명한 제 1 수직 구조체들(VS1)처럼 하부 수직 구조체들(LVS) 및 상부 수직 구조체들(UVS)을 포함할 수 있다.
제 2 수직 구조체들(VS2)의 하부 및 상부 수직 구조체들(LVS, UVS)은, 앞서 도 5를 참조하여 설명한 제 1 수직 구조체들(VS1)처럼, 수직 반도체 패턴(VP) 및 수직 반도체 패턴(VP)의 측벽을 둘러싸는 데이터 저장 패턴(DSP)을 포함할 수 있다.
도 10은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도로서, 도 3의 P 부분을 확대한 도면이다. 도 11은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로서, 도 10의 B-B' 선을 따라 자른 단면을 나타낸다. 설명의 간략함을 위해 앞서 도 6 내지 도 9를 참조하여 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 10 및 도 11을 참조하면, 제 2 수직 구조체들(VS2) 각각은 인접하는 2개의 전극의 패드부들(ELP)을 관통할 수 있다. 각각의 제 2 수직 구조체들(VS2)은 제 1 방향(D1)으로 이격되는 제 1 부분들(P1) 및 제 1 부분들(P1)을 연결하는 하나의 제 2 부분(P2)을 포함할 수 있다. 제 1 부분들(P1) 각각은 앞서 설명한 바와 같이 라인부 및 라인부 양단으로부터 돌출되는 돌출부들을 포함할 수 있다. 제 2 부분(P2)은 앞서 설명한 것처럼 각 패드부(ELP)의 측벽(SW)을 관통할 수 있다. 제 2 방향(D2)으로, 제 2 부분(P2)의 폭은 제 1 부분들(P1)의 폭보다 작을 수 있다.
도 12 내지 도 19는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도들로서, 도 3의 P 부분을 확대한 도면이다. 설명의 간략함을 위해 앞서 도 6 내지 도 9를 참조하여 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 12를 참조하면, 제 2 수직 구조체들(VS2) 각각은 제 1 방향(D1)으로 이격되는 제 1 부분들(P1) 및 제 1 부분들(P1)을 연결하는 3개의 제 2 부분들(P2)을 포함할 수 있다. 제 2 부분들(P2)은 제 1 부분들(P1) 사이에서 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다.
도 13을 참조하면, 서로 인접하는 2개의 셀 콘택 플러그들(CPLG) 사이에 한 쌍의 제 2 수직 구조체들(VS2)이 배치될 수 있다. 각 제 2 수직 구조체(VS2)는, 앞서 설명한 바와 같이, 제 1 방향(D1)으로 이격된 제 1 부분들(P1) 및 제 1 부분들(P1)을 연결하는 제 2 부분(P2)을 포함할 수 있다. 한쌍의 제 2 수직 구조체들(VS2)은, 평면적 관점에서, 서로 대칭적으로 배치될 수 있다. 각 제 1 부분들(P1)은 인접하는 셀 콘택 플러그(CPLG)를 향해 돌출된 돌출부를 포함할 수 있다.
도 14를 참조하면, 제 2 수직 구조체들(VS2) 각각은 제 1 방향(D1)으로 이격되는 제 1 부분들(P1) 및 제 2 방향(D2)으로 이격되며 제 1 부분들(P1)을 연결하는 3개의 제 2 부분들(P2)을 포함할 수 있다. 여기서, 제 1 부분들(P1)은 제 2 방향(D2)과 나란한 라인 형태를 가질 수 있으며, 제 2 부분들(P2)보다 제 2 방향(D2)으로 돌출될 수 있다.
도 15를 참조하면, 제 2 수직 구조체들(VS2) 각각은 도 14에 도시된 실시예와 유사하게 라인 형태의 제 1 부분들(P1)을 포함할 수 있으며, 제 1 부분들(P1)이 더미 분리 구조체들(DSS)과 접촉할 수 있다.
도 16을 참조하면, 제 2 수직 구조체들(VS2) 각각은 도 14에 도시된 실시예와 유사하게 라인 형태의 제 1 부분들(P1)을 포함할 수 있으며, 제 1 부분들(P1)을 연결하는 하나의 제 2 부분(P2)을 포함할 수 있다. 제 2 방향(D2)으로, 제 2 부분(P2)의 폭은 제 1 부분들(P1)의 폭보다 작을 수 있다.
도 17을 참조하면, 서로 인접하는 2개의 셀 콘택 플러그들(CPLG) 사이에 한 쌍의 제 2 수직 구조체들(VS2)이 배치될 수 있다. 여기서, 제 2 수직 구조체들(VS2) 각각은, 앞서 설명한 바와 같이, 제 1 방향(D1)으로 이격된 제 1 부분들(P1) 및 제 1 부분들(P1)을 연결하는 제 2 부분(P2)을 포함할 수 있으며, 제 1 부분들(P1)은 더미 분리 구조체들과 접촉할 수 있다.
도 18을 참조하면, 제 2 수직 구조체들(VS2) 각각은, 앞서 설명한 것처럼, 서로 인접하는 2개의 패드부들(ELP)을 관통할 수 있다. 셀 콘택 플러그들(CPLG) 각각은 서로 인접하는 제 2 수직 구조체들(VS2) 사이에서 해당 전극(EL)의 패드부(ELP)에 접속될 수 있다.
셀 콘택 플러그들(CPLG)은, 평면적 관점에서, 패드부(ELP)의 중심과 어긋나게 배치될 수 있으며, 각 셀 콘택 플러그(CPLG)에 인접하는 제 2 수직 구조체(VS2)와 접촉할 수도 있다.
도 19를 참조하면, 셀 콘택 플러그(CPLG)의 직경이 서로 인접하는 제 2 수직 구조체들(VS2) 간의 거리보다 클 수 있다. 각 셀 콘택 플러그(CPLG)는 이에 인접하는 2개의 제 2 수직 구조체들(VS2)과 접촉할 수 있다. 또한, 셀 콘택 플러그(CPLG)는 도시된 바와 같이, 타원형의 상면을 가질 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체로서, 상기 전극들 각각은 상기 연결 영역에서 패드부를 포함하되, 상기 전극들의 패드부들은 계단 구조로 적층되는 것;
    상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 1 수직 구조체들; 및
    상기 연결 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 2 수직 구조체들을 포함하되,
    상기 제 2 수직 구조체들 각각은 제 1 방향으로 이격되는 제 1 부분들 및 상기 제 1 방향과 교차하는 제 2 방향으로 이격되며 상기 제 1 부분들을 연결하는 제 2 부분들을 포함하되, 상기 제 1 및 제 2 방향들은 상기 기판의 상면과 나란한 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 2 수직 구조체들 각각에서, 상기 제 2 부분들은 상기 패드부의 측벽을 관통하는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 2 수직 구조체들 각각에서, 상기 제 1 부분들 각각은 라인부 및 상기 라인부의 양단에서 돌출되는 돌출부들을 포함하는 3차원 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 2 수직 구조체들 각각에서, 상기 제 1 부분들은 서로 거울 대칭되는 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 전극들의 패드부들에 각각 접속되는 셀 콘택 플러그들을 더 포함하되,
    상기 전극들의 패드부들은 상기 제 1 방향을 따라 배치되며,
    상기 제 2 수직 구조체들 각각은 상기 제 2 방향으로 제 1 폭을 갖되, 상기 제 1 폭은 상기 셀 콘택 플러그의 직경보다 큰 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 연결 영역에서 상기 전극들과 동일한 레벨에 위치하며, 상기 제 2 수직 구조체들의 상기 제 1 및 제 2 부분들에 의해 둘러싸인 몰드 패턴들을 더 포함하는 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 2 수직 구조체들의 상면들은 상기 제 1 수직 구조체들의 상면들과 다른 레벨에 위치하는 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 2 수직 구조체들 각각은 상기 전극들과 접촉하는 측벽 및 상기 기판과 접촉하는 바닥면을 갖는 절연 기둥을 포함하는 3차원 반도체 메모리 장치.
  9. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체로서, 상기 전극들 각각은 상기 연결 영역에서 패드부를 포함하되, 상기 전극들의 패드부들은 계단 구조로 적층되는 것;
    상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 1 수직 구조체들; 및
    상기 연결 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 2 수직 구조체들을 포함하되,
    상기 제 2 수직 구조체들 각각은 제 1 방향으로 이격되는 제 1 부분들 상기 제 1 부분들을 연결하는 적어도 하나의 제 2 부분을 포함하고,
    상기 제 2 수직 구조체들의 상기 제 2 부분들은 상기 패드부들의 측벽들을 각각 관통하는 3차원 반도체 메모리 장치.
  10. 반도체 기판 상에 집적된 주변 회로들을 포함하는 주변 회로 구조체;
    상기 주변 회로 구조체 상에 배치되며, 셀 어레이 영역 및 연결 영역을 포함하는 수평막;
    상기 수평막 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체로서, 상기 전극들 각각은 상기 연결 영역에서 패드부를 포함하되, 상기 전극들의 패드부들은 계단 구조로 적층되는 것;
    상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 1 수직 구조체들;
    상기 연결 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 2 수직 구조체들;
    상기 전극들의 상기 패드부들에 각각 접속된 셀 콘택 플러그들; 및
    상기 전극 구조체와 주변 회로 구조체를 연결하는 배선 구조체로서, 상기 배선 구조체는 상기 연결 영역에서 상기 전극 구조체를 관통하는 관통 절연 패턴 및 상기 관통 절연 패턴 내에 배치되며, 상기 주변 회로 구조체와 연결되는 관통 플러그들을 포함하되,
    상기 제 2 수직 구조체들 각각은 서로 제 1 방향으로 인접하는 상기 셀 콘택 플러그들 사이에 배치되고, 상기 제 1 방향으로 서로 이격되는 제 1 부분들 및 상기 제 1 부분들을 연결하는 제 2 부분을 포함하는 3차원 반도체 메모리 장치.


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