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KR20210116731A - 표시 장치 - Google Patents

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KR20210116731A
KR20210116731A KR1020200030769A KR20200030769A KR20210116731A KR 20210116731 A KR20210116731 A KR 20210116731A KR 1020200030769 A KR1020200030769 A KR 1020200030769A KR 20200030769 A KR20200030769 A KR 20200030769A KR 20210116731 A KR20210116731 A KR 20210116731A
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KR
South Korea
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signal line
transistor
gate
electrode
display device
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Application number
KR1020200030769A
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Inventor
이원세
전유진
Original Assignee
삼성디스플레이 주식회사
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Publication date
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Priority to US17/162,244 priority patent/US20210288135A1/en
Priority to CN202110269957.6A priority patent/CN113394234A/zh
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Abstract

표시 장치는 표시부, 표시부에 구동 신호를 제공하며, 제1 방향을 따라 배열된 제1 내지 제n 시프트 레지스터들을 포함하는 구동부(단, n은 2 이상의 자연수) 및 구동부 상에 배치되고, 제1 방향을 따라 연장되어 복수의 시프트 레지스터들에 제1 구동 신호를 전달하는 제1 신호 배선을 포함하고, 복수의 시프트 레지스터들 각각은 적어도 하나 이상의 구동부 트랜지스터를 포함하고, 제1 신호 배선은 제1 구동부 트랜지스터의 소스 전극과 전기적으로 연결되며, 제1 구동부 트랜지스터와 중첩한다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 비표시 영역이 감소된 표시 장치에 관한 것이다.
지금까지 디스플레이 장치에는 기존 브라운관 텔레비전(cathode ray tube: CRT)이 성능이나 가격 면에서 많은 장점을 가지고 널리 사용되었으나, 소형화 또는 휴대성의 측면에서 CRT의 단점을 극복하고, 소형화, 경량화 및 저전력 소비 등의 장점을 갖는 표시 장치, 예를 들면 플라즈마 표시 장치, 액정 표시 장치 및 유기 발광 표시 장치 등이 주목을 받고 있다.
상기 표시 장치의 베젤 영역을 줄이기 위한 연구가 진행되고 있다. 예를 들어, 베젤리스 표시 장치, 노치(notch)를 포함하는 형태의 표시 장치 등이 개발되고 있다. 상기 베젤 영역을 줄이기 위해서 상기 베젤 영역에 존재하는 배선들이 재배치될 수 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 비표시 영역이 감소된 표시 장치를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시부, 상기 표시부에 구동 신호를 제공하며, 제1 방향을 따라 배열된 제1 내지 제n 시프트 레지스터들을 포함하는 구동부(단, n은 2 이상의 자연수) 및 상기 구동부 상에 배치되고, 상기 제1 방향을 따라 연장되어 상기 복수의 시프트 레지스터들에 제1 구동 신호를 전달하는 제1 신호 배선을 포함하고, 상기 복수의 시프트 레지스터들 각각은 적어도 하나 이상의 구동부 트랜지스터를 포함하고, 상기 제1 신호 배선은 제1 구동부 트랜지스터의 소스 전극과 전기적으로 연결되며, 상기 제1 구동부 트랜지스터와 중첩할 수 있다.
일 실시예에 있어서, 상기 제1 구동 신호는 정전압일 수 있다.
일 실시예에 있어서, 상기 제1 신호 배선은 상기 제1 구동부 트랜지스터의 소스 전극과 중첩할 수 있다.
일 실시예에 있어서, 상기 제1 신호 배선은 상기 제1 구동부 트랜지스터의 소스 전극 및 게이트 전극과 중첩할 수 있다.
일 실시예에 있어서, 상기 제1 신호 배선은 상기 제1 구동부 트랜지스터의 소스 전극, 드레인 전극 및 게이트 전극과 중첩할 수 있다.
일 실시예에 있어서, 상기 제1 신호 배선은 둘 이상의 구동부 트랜지스터들과 중첩할 수 있다.
일 실시예에 있어서, 상기 제1 방향을 따라 연장되어 상기 제1 시프트 레지스터에 제2 구동 신호를 전달하는 제2 신호 배선을 더 포함하고, 상기 제2 신호 배선은 제2 구동부 트랜지스터와 중첩할 수 있다.
일 실시예에 있어서, 상기 제2 구동 신호는 개시 신호일 수 있다.
일 실시예에 있어서, 상기 제1 신호 배선 및 상기 제2 신호 배선은 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 상기 제1 신호 배선과 상기 제2 신호 배선은 상기 제1 방향에 수직한 제2 방향으로 이격되어 배치될 수 있다.
일 실시예에 있어서, 상기 제2 신호 배선은 상기 제2 구동부 트랜지스터의 소스 전극, 드레인 전극 또는 게이트 전극과 중첩할 수 있다.
일 실시예에 있어서, 상기 제2 신호 배선은 상기 제2 구동부 트랜지스터의 소스 전극 및 게이트 전극과 중첩할 수 있다.
일 실시예에 있어서, 상기 제2 신호 배선은 상기 제2 구동부 트랜지스터의 드레인 전극 및 게이트 전극과 중첩할 수 있다.
일 실시예에 있어서, 상기 제2 신호 배선은 상기 제2 구동부 트랜지스터의 소스 전극, 드레인 전극 및 게이트 전극과 중첩할 수 있다.
일 실시예에 있어서, 상기 제2 신호 배선은 둘 이상의 구동부 트랜지스터들과 중첩할 수 있다.
일 실시예에 있어서, 제2 구동부 트랜지스터로 클록 신호를 제공하며 상기 제1 방향을 따라 연장되는 클록 신호 배선을 더 포함할 수 있다.
일 실시예에 있어서, 상기 클록 신호 배선은 상기 제1 신호 배선과 동일한 층에 배치되고, 상기 클록 신호 배선은 상기 제1 및 제2 구동부 트랜지스터들과 중첩하지 않을 수 있다.
일 실시예에 있어서, 상기 클록 신호 배선은 상기 제2 구동부 트랜지스터의 소스 전극에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 클록 신호 배선은 상기 제1 구동부 트랜지스터의 소스 전극과 동일한 층에 배치되고, 상기 클록 신호 배선은 상기 제1 및 제2 구동부 트랜지스터들과 중첩하지 않을 수 있다.
일 실시예에 있어서, 상기 클록 신호 배선은 상기 제2 구동부 트랜지스터와 브릿지 전극에 의해 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 브릿지 전극은 상기 제1 구동부 트랜지스터의 게이트 전극과 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 상기 표시부는 발광 구조물, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 화소 구동 트랜지스터 및 상기 발광 구조물과 상기 화소 구동 트랜지스터의 드레인 전극을 전기적으로 연결하는 연결 전극을 포함하고, 상기 제1 신호 배선은 상기 연결 전극과 동일한 층에 배치될 수 있다.
본 발명의 실시예들에 따르면, 표시 장치는 표시부, 상기 표시부에 구동 신호를 제공하며, 제1 방향을 따라 배열된 제1 내지 제n 시프트 레지스터들을 포함하는 구동부(단, n은 2 이상의 자연수) 및 상기 구동부 상에 배치되고, 상기 제1 방향을 따라 연장되어 상기 복수의 시프트 레지스터들에 제1 구동 신호를 전달하는 제1 신호 배선을 포함하고, 상기 복수의 시프트 레지스터들 각각은 적어도 하나 이상의 구동부 트랜지스터를 포함하고, 상기 제1 신호 배선은 제1 구동부 트랜지스터의 소스 전극과 전기적으로 연결되며, 상기 제1 구동부 트랜지스터와 중첩할 수 있다. 이에 따라, 표시 장치의 비표시 영역(예를 들어, 데드 스페이스)이 감소할 수 있다. 또한, 신호 배선들의 길이가 감소함에 따라, 저항이 감소할 수 있다.
다만, 본 발명의 효과는 상기 효과로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 표시 장치와 전기적으로 연결된 외부 장치를 나타내는 블록도이다.
도 3은 도 1의 표시 장치의 게이트 구동부의 구성을 개략적으로 나타내는 평면도이다.
도 4는 도 1의 표시 장치에 포함된 구동부에 배치된 회로 구조물을 나타내는 회로도이다.
도 5는 도 1의 표시 장치의 화소 영역에 배치된 화소 회로 및 유기 발광 다이오드를 나타내는 회로도이다.
도 6은 도 1의 표시 장치를 I-I'라인을 따라 절단한 단면도이다.
도 7 내지 도 9는 도 1의 표시 장치의 게이트 구동부를 절단한 실시예들을 나타내는 단면도들이다.
도 10은 도 1의 표시 장치의 게이트 구동부를 절단한 다른 실시예를 나타내는 단면도들이다.
도 11은 도 1의 표시 장치의 게이트 구동부를 절단한 또 다른 실시예를 나타내는 단면도이다.
도 12는 도 1의 표시 장치의 게이트 구동부를 절단한 또 다른 실시예를 나타내는 단면도이다.
도 13은 도 1의 표시 장치의 게이트 구동부를 절단한 또 다른 실시예를 나타내는 단면도이다.
도 14는 도 1의 표시 장치의 게이트 구동부를 절단한 또 다른 실시예를 나타내는 단면도이다.
도 15는 도 1의 표시 장치의 게이트 구동부를 절단한 또 다른 실시예를 나타내는 단면도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에" 와 "바로 ~사이에" 또는 "~에 이웃하는" 과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 예시적인 실시예들에 따른 표시 장치(1000)를 나타내는 평면도이고, 도 2는 도 1의 표시 장치(1000)와 전기적으로 연결된 외부 장치(1100)를 나타내는 블록도이다.
도 1 및 2를 참조하면, 표시 장치(1000)는 게이트 구동부(200), 발광 제어 구동부(300), 복수의 패드 전극들(400), 패드 전극들(400)과 연결되는 복수의 배선들(410)을 더 포함할 수 있다. 표시부(10) 및 표시부(10)의 외곽에 위치하는 주변부(20)을 가질 수 있다. 예를 들면, 주변부(20)는 표시부(10)을 실질적으로 둘러쌀 수 있다.
표시부(10)는 복수의 화소 영역들(30)을 포함할 수 있다. 복수의 화소 영역들(30)은 매트릭스 형태로 표시부(10)에 전체적으로 배열될 수 있다. 예를 들면, 화소 영역들(30) 각각에는 도 5에 도시된 화소 회로(PIXEL CIRCUIT; PC)가 배치될 수 있고, 화소 회로(PC) 상에 유기 발광 다이오드(OLED)가 배치될 수 있다. 화소 회로(PC) 및 유기 발광 다이오드(OLED)를 통해 표시부(10)에 영상이 표시될 수 있다.
복수의 화소 영역들(30) 각각에는 적어도 하나의 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터, 적어도 하나의 커패시터 등이 배치될 수 있다. 예시적인 실시예들에 있어서, 화소 영역들(30) 각각에 하나의 구동 트랜지스터(예를 들어, 도 5의 제1 트랜지스터(TR1)) 및 6개의 스위칭 트랜지스터들(예를 들어, 도 5의 제2 내지 제7 트랜지스터들(TR2, TR3, TR4, TR5, TR6, TR7)), 하나의 스토리지 커패시터(예를 들어, 도 5의 스토리지 커패시터(CST)) 등이 배치될 수 있다.
다만, 본 발명의 표시부(10), 화소 영역(30) 및 주변부(20) 각각의 형상이 사각형의 평면 형상을 갖는 것으로 설명하였지만, 상기 형상이 이에 한정되는 것은 아니다. 예를 들면, 표시부(10), 화소 영역(30) 및 주변부(20) 각각의 형상은 다각형의 평면 형상, 원형의 평면 형상, 또는 타원형의 평면 형상을 가질 수도 있다.
주변부(20)에는 복수의 배선들(410)이 배치될 수 있다. 예를 들면, 배선들(410)은 데이터 신호 배선, 게이트 신호 배선, 발광 제어 신호 배선, 게이트 초기화 신호 배선, 초기화 전압 배선, 전원 전압 배선 등을 포함할 수 있다. 배선들(410)은 패드 전극들(400)로부터 표시부(10)로 연장되어 화소 회로(PC) 및 유기 발광 다이오드(OLED)와 전기적으로 연결될 수 있다. 또한, 배선들(410)은 패드 전극들(400)로부터 게이트 구동부(200) 및 발광 제어 구동부(300)로 연장되어 게이트 구동부(200) 및 발광 제어 구동부(300)와 전기적으로 연결될 수 있다. 일 실시예에서, 게이트 구동부(200)는 표시부(10)로 게이트 신호들(210)을 제공할 수 있고, 발광 제어 구동부(300)는 표시부(10)로 발광 신호들(320)을 제공할 수 있다.
또한, 표시부(10)의 제4 방향(DR4)에 위치하는 주변부(20)에는 패드 전극들(400)이 배치될 수 있다. 도 3에 도시된 바와 같이, 외부 장치(1100)는 표시 장치(1000)와 연성 인쇄 회로 기판 또는 인쇄 회로 기판을 통해 전기적으로 연결될 수 있다. 예를 들면, 상기 연성 인쇄 회로 기판의 일측은 패드 전극들(400)과 직접적으로 접촉할 수 있고, 상기 연성 인쇄 회로 기판의 타측은 외부 장치(1100)와 직접적으로 접촉할 수 있다. 외부 장치(1100)는 데이터 신호, 게이트 신호, 발광 제어 신호, 게이트 초기화 신호, 초기화 전압, 전원 전압 등을 생성할 수 있고, 상기 데이터 신호, 상기 게이트 신호, 상기 발광 제어 신호, 상기 게이트 초기화 신호, 상기 초기화 전압, 상기 전원 전압 등이 패드 전극들(400) 및 상기 연성 인쇄 회로 기판을 통해 화소 회로(PC) 및 유기 발광 다이오드(OLED)에 제공될 수 있다. 또한, 상기 연성 인쇄 회로 기판에는 구동 집적 회로가 실장될 수 있다. 다른 예시적인 실시예들에 있어서, 상기 구동 집적 회로가 패드 전극들(400)과 인접하여 표시 장치(1000)에 실장될 수도 있다.
일 실시예에서, 표시부(10)의 제2 방향(DR2)에 위치하는 주변부(20)에는 게이트 구동부(200)가 배치될 수 있다. 표시부(10)의 제3 방향(DR3)에 위치하는 주변부(20)에는 발광 제어 구동부(300)가 배치될 수 있다. 다른 실시예에서, 게이트 구동부(200) 및 발광 제어 구동부(300)는 표시부(10)의 제2 방향(DR2) 또는 제3 방향(DR3)에 함께 배치될 수 있다. 예를 들면, 발광 제어 구동부(300)보다 게이트 구동부(200)가 표시부(10)에 인접하여 위치할 수 있다. 다른 예시적인 실시예들에 있어서, 게이트 구동부(200) 및 발광 제어 구동부(300)가 표시부(10)의 제1 방향(DR1)에도 배치될 수도 있고, 발광 제어 구동부(300)가 게이트 구동부(200)보다 표시부(10)에 인접하여 위치할 수도 있다.
도 3은 도 1의 표시 장치(1000)의 게이트 구동부(200)의 구성을 개략적으로 나타내는 평면도이다.
도 1 및 3을 참조하면, 게이트 구동부(200)는 제1 내지 제n 시프트 레지스터들(220)을 포함할 수 있다(단, n은 2 이상의 자연수). 또한, 게이트 구동부(200)는 시프트 레지스터들(220)과 중첩하는 제1 신호 배선(201) 및 제2 신호 배선(202)을 더 포함할 수 있다.
제1 신호 배선(201)은 제1 방향(D1)으로 연장될 수 있다. 일 실시예에서, 제1 신호 배선(201)은 시프트 레지스터(220)에 포함된 구동부 트랜지스터와 중첩할 수 있다. 제1 신호 배선(201)은 콘택홀을 통해 구동부 트랜지스터와 전기적으로 연결될 수 있다. 또한, 일 실시예에서, 제1 신호 배선(201)에는 제1 구동 신호가 인가될 수 있다. 상기 제1 구동 신호는 정전압일 수 있다. 상기 제1 구동 신호는 제1 구동 전압(VGH) 및 제2 구동 전압(VGL)을 포함할 수 있다. 제1 신호 배선(201)에 정전압이 인가됨에 따라, 제1 신호 배선(201)과 구동부 트랜지스터 사이에 커플링 현상이 발생하지 않을 수 있다.
제2 신호 배선(202)은 제1 방향(D1)으로 연장될 수 있다. 일 실시예에서, 제2 신호 배선(202)은 시프트 레지스터(220)에 포함된 구동부 트랜지스터와 중첩할 수 있다. 또한, 일 실시예에서, 제2 신호 배선(202)에는 제2 구동 신호가 인가될 수 있다. 상기 제2 구동 신호는 개시 신호(FLM)일 수 있다. 개시 신호(FLM)는 시프트 레지스터들(200) 중 제1 방향(D1) 끝에 위치하는 제1 시프트 레지스터에 전달될 수 있다. 제2 신호 배선(202)에 주기가 긴 개시 신호(FLM)가 인가됨에 따라, 제2 신호 배선(202)과 구동부 트랜지스터 사이에 커플링 현상이 발생하지 않을 수 있다.
시프트 레지스터(220)의 제2 방향(D2)에 클록 신호 배선(203)이 배치될 수 있다. 클록 신호 배선(203)에는 클록 신호가 인가될 수 있다. 일 실시예에서, 클록 신호 배선(203)과 시프트 레지스터(220)는 브릿지 전극에 의해 연결될 수 있다. 다른 실시예에서, 클록 신호 배선(203)은 콘택홀에 의해 구동부 트랜지스터의 소스 전극에 연결될 수 있다.
도 4는 도 1의 표시 장치(1000)에 포함된 게이트 구동부(200)에 배치된 회로 구조물(800)을 나타내는 회로도이다.
도 1 및 4를 참조하면, 게이트 구동부(200)는 회로 구조물(800)을 포함할 수 있다. 게이트 구동부(200)는 외부 장치(1100)로부터 상기 게이트 신호를 수신할 수 있고, 상기 게이트 신호가 게이트 구동부(200)의 회로 구조물들(800)을 통해 화소 회로(PC)에 제공될 수 있다.
회로 구조물(800)은 적어도 하나의 회로 트랜지스터 및 적어도 하나의 커패시터를 포함할 수 있다. 예를 들면, 회로 구조물(800)은 제1 내지 제8 트랜지스터들(M1, M2, M3, M4, M5, M6, M7, M8) 및 제1 및 제2 커패시터들(C1, C2)을 포함하는 회로 구조를 가질 수 있다. 그러나, 본 발명의 회로 구조물(800)의 회로 구성이 이에 한정되는 것은 아니며, 회로 구조물(800)은 게이트 신호를 생성하기 위한 다양한 회로 구성 요소로 구성될 수 있다.
회로 구조물(800)은 제1 구동 영역(1210), 제2 구동 영역(1220) 및 출력 영역(1230)을 포함할 수 있다.
제1 구동 영역(1210)은 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)를 포함할 수 있다. 제1 구동 영역(1210)은 제1 입력 단자(1001), 제2 입력 단자(1002) 및 제3-a 입력 단자(1003a)로 공급되는 신호들에 기초하여 제3 노드(N3)의 전압을 제어할 수 있다. 일 실시예에서, 제1 입력 단자(1001)에는 개시 신호(FLM)가 인가될 수 있다. 또한, 일 실시예에서, 제2 입력 단자(1002) 및 제-3a 입력 단자(1003a)에는 클록 신호가 인가될 수 있다. 제2 트랜지스터(M2)는 제1 입력 단자(1001)와 제3 노드(N3) 사이에 연결될 수 있고, 제2 트랜지스터(M2)의 게이트 전극이 제2 입력 단자(1002)에 연결될 수 있다. 제2 트랜지스터(M2)는 제2 입력 단자(1002)로 공급되는 클록 신호에 기초하여 제1 입력 단자(1001)와 제3 노드(N3)의 연결을 제어할 수 있다. 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 제3 노드(N3)와 제1 구동 전압(VGH) 배선 사이에서 직렬로 연결될 수 있다. 제3 트랜지스터(M3)는 제4 트랜지스터(M4)와 제3 노드(N3) 사이에 연결될 수 있고, 제3 트랜지스터(M3)의 게이트 전극이 제3 입력 단자(1003)에 연결될 수 있다. 제3 트랜지스터(M3)는 제3 입력 단자(1003)로 공급되는 클록 신호에 기초하여 제4 트랜지스터(M4)와 제3 노드(N3)의 연결을 제어할 수 있다. 제4 트랜지스터(M4)는 제3 트랜지스터(M3)와 제1 구동 전압(VGH) 배선 사이에 연결될 수 있고, 제4 트랜지스터(M4)의 게이트 전극이 제1 노드(N1)에 연결될 수 있다. 제4 트랜지스터(M4)는 제1 노드(N1)의 전압에 기초하여 제3 트랜지스터(M3)와 제1 구동 전압(VGH) 배선의 연결을 제어할 수 있다.
제2 구동 영역(1220)은 제7 트랜지스터(M7), 제8 트랜지스터(M8), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다. 제2 구동 영역(1220)은 제2 입력 단자(1002) 및 제3 노드(N3)의 전압에 기초하여 제1 노드(N1)의 전압을 제어할 수 있다. 제1 커패시터(C1)는 제2 노드(N2)와 출력 단자(1004) 사이에 연결될 수 있다. 제1 커패시터(C1)는 제6 트랜지스터(M6)의 턴-온 및 턴-오프에 기초하는 전압을 충전할 수 있다. 제2 커패시터(C2)는 제1 노드(N1)와 제1 구동 전압(VGH) 배선 사이에 연결될 수 있다. 제2 커패시터(C2)는 제1 노드(N1)에 인가되는 전압을 충전할 수 있다. 제7 트랜지스터(M7)는 제1 노드(N1)와 제2 입력 단자(1002) 사이에 연결될 수 있고, 제7 트랜지스터(M7)의 게이트 전극이 제3 노드(N3)에 연결 될 수 있다. 제7 트랜지스터(M7)는 제3 노드(N3)의 전압에 기초하여 제1 노드(N1)와 제2 입력 단자(1002)의 연결을 제어할 수 있다. 제8 트랜지스터(M8)는 제1 노드(N1)와 제2 구동 전압(VGL) 배선 사이에 연결될 수 있고, 제8 트랜지스터(M8)의 게이트 전극이 제2 입력 단자(1002)에 연결될 수 있다. 제8 트랜지스터(M8)는 제2 입력 단자(1002)의 클록 신호에 기초하여 제1 노드(N1)와 제2 구동 전압(VGL) 배선의 연결을 제어할 수 있다. 제1 트랜지스터(M1)는 제3 노드(N3)와 제2 노드(N2) 사이에 연결될 수 있고, 제1 트랜지스터(M1)의 게이트 전극이 제2 구동 전압(VGL) 배선에 연결될 수 있다. 제1 트랜지스터(M1)는 턴-온 상태를 유지하면서 제3 노드(N3) 및 제2 노드(N2)의 전기적 연결을 유지할 수 있다. 선택적으로, 제1 트랜지스터(M1)는 제2 노드(N2)의 전압에 기초하여 제3 노드(N3)의 전압 하강 폭을 제한할 수도 있다. 다시 말하면, 제2 노드(N2)의 전압이 제2 구동 전압(VGL)보다 낮은 전압으로 하강하더라도 제3 노드(N3)의 전압은 제2 구동 전압(VGL)에서 제1 트랜지스터(M1)의 문턱 전압을 감한 전압보다 낮아지지 않을 수 있다.
출력 영역(1230)은 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)를 포함할 수 있다. 출력 영역(1230)은 제1 노드(N1) 및 제2 노드(N2) 전압에 기초하여 출력 단자(1004)로 공급되는 전압을 제어할 수 있다. 제5 트랜지스터(M5)는 제1 구동 전압(VGH) 배선과 출력 단자(1004) 사이에 연결될 수 있고, 제5 트랜지스터(M5)의 게이트 전극이 제1 노드(N1)에 연결될 수 있다. 제5 트랜지스터(M5)는 제1 노드(N1)에 인가되는 전압에 기초하여 제1 구동 전압(VGH) 배선과 출력 단자(1004)의 연결을 제어할 수 있다. 제6 트랜지스터(M6)는 출력 단자(1004)와 제3 입력 단자(1003) 사이에 연결될 수 있고, 제6 트랜지스터(M6)의 게이트 전극이 제2 노드(N2)에 연결될 수 있다. 제6 트랜지스터(M6)는 제2 노드(N2)에 인가되는 전압에 기초하여 출력 단자(1004)와 제3-b 입력 단자(1003b)의 연결을 제어할 수 있다. 출력 영역(1230)은 버퍼로 구동될 수 있다. 선택적으로, 제5 트랜지스터(M5) 및/또는 제6 트랜지스터(M6)는 복수의 트랜지스터가 병렬로 연결되는 구성을 가질 수도 있다. 일 실시예에서, 제3-b 입력 단자(1003b)에 클록 신호가 인가될 수 있다.
이에 따라, 회로 구조물(800)은 출력 단자(1004)로 게이트 신호(예를 들어, 도 5의 게이트 신호(GW))를 출력할 수 있다. 다만 이는 예시적인 것으로, 회로 구조물(800)이 출력할 수 있는 신호는 이에 한정되지 않는다. 예를 들어, 회로 구조물(800)은 출력 단자(1004)로 도 5의 게이트 초기화 신호(GI)를 출력할 수도 있다. 또한, 회로 구조물(800)은 출력 단자(1004)로 도 5의 다이오드 초기화 신호(GB)를 출력할 수도 있다.
다만, 회로 구조물(800)이 8개의 트랜지스터들 및 2개의 커패시터들을 포함하는 것으로 설명하였으나, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 회로 구조물(800)은 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 갖는 구성을 가질 수도 있다.
도 5는 도 1의 표시 장치(1000)의 화소 영역(30)에 배치된 화소 회로 및 유기 발광 다이오드를 나타내는 회로도이다.
도 5를 참조하면, 표시 장치(1000)의 화소 영역들(30) 각각에는 화소 회로(PIXEL CIRCUIT: PC) 및 유기 발광 다이오드(OLED)가 배치될 수 있고, 하나의 화소 회로(PC)는 유기 발광 다이오드(OLED), 제1 내지 제7 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7) 및 스토리지 커패시터(CST), 고전원 전압(ELVDD) 배선, 저전원 전압(ELVSS) 배선, 초기화 전압(VINT) 배선, 데이터 신호(DATA) 배선, 게이트 신호(GW) 배선, 게이트 초기화 신호(GI) 배선, 발광 제어 신호(EM) 배선, 다이오드 초기화 신호(GB) 배선 등을 포함할 수 있다. 제1 트랜지스터(TR1)는 구동 트랜지스터에 해당될 수 있고, 제2 내지 제7 트랜지스터들(TR2, TR3, TR4, TR5, TR6, TR7)은 스위칭 트랜지스터에 해당될 수 있다. 제1 내지 제7 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7) 각각은 제1 단자, 제2 단자, 채널 및 게이트 단자를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 단자가 소스 단자이고 상기 제2 단자가 드레인 단자일 수 있다. 선택적으로, 상기 제1 단자가 드레인 단자일 수 있고, 상기 제2 단자가 소스 단자일 수도 있다.
유기 발광 다이오드(OLED)는 구동 전류(ID)에 기초하여 광을 출력할 수 있다. 유기 발광 다이오드(OLED)는 제1 단자 및 제2 단자를 포함할 수 있다. 예시적인 실시예들에 있어서, 유기 발광 다이오드(OLED)의 제2 단자는 저전원 전압(ELVSS)을 공급받을 수 있고, 유기 발광 다이오드(OLED)의 제1 단자는 고전원 전압(ELVDD)을 공급받을 수 있다. 예를 들면, 유기 발광 다이오드(OLED)의 제1 단자는 애노드 단자이고, 유기 발광 다이오드(OLED)의 제2 단자는 캐소드 단자일 수 있다. 선택적으로, 유기 발광 다이오드(OLED)의 제1 단자는 캐소드 단자이고, 유기 발광 다이오드(OLED)의 제2 단자는 애노드 단자일 수도 있다. 예시적인 실시예들에 있어서, 유기 발광 다이오드(OLED)의 상기 애노드 단자는 도 6의 제1 전극(181)에 해당될 수 있고, 유기 발광 다이오드(OLED)의 상기 캐소드 단자는 도 6의 제2 전극(183)에 해당될 수 있다.
제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 예시적인 실시예들에 있어서, 제1 트랜지스터(TR1)는 포화 영역에서 동작할 수 있다. 이러한 경우, 제1 트랜지스터(TR1)는 상기 게이트 단자와 상기 소스 단자 사이의 전압 차에 기초하여 구동 전류(ID)를 생성할 수 있다. 또한, 유기 발광 다이오드(OLED)에 공급되는 구동 전류(ID)의 크기에 기초하여 계조가 표현될 수 있다. 선택적으로, 제1 트랜지스터(TR1)는 선형 영역에서 동작할 수도 있다. 이러한 경우, 일 프레임 내에서 유기 발광 다이오드(OLED)에 구동 전류가 공급되는 시간의 합에 기초하여 계조가 표현될 수 있다.
제2 트랜지스터(TR2)의 게이트 단자는 게이트 신호(GW)를 공급받을 수 있다. 예를 들면, 게이트 구동부에 포함된 도 4의 회로 구조물(800)로부터 게이트 신호(GW)가 제공될 수 있고, 게이트 신호(GW)가 게이트 신호(GW) 배선을 통해 제2 트랜지스터(TR2)의 게이트 단자에 인가될 수 있다. 제2 트랜지스터(TR2)의 제1 단자는 데이터 신호(DATA)를 공급받을 수 있다. 제2 트랜지스터(TR2)의 제2 단자는 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다. 예를 들면, 게이트 구동부로부터 게이트 신호(GW)가 제공될 수 있고, 게이트 신호(GW)가 게이트 신호(GW) 배선을 통해 제2 트랜지스터(TR2)의 게이트 단자에 인가될 수 있다. 제2 트랜지스터(TR2)는 게이트 신호(GW)의 활성화 구간 동안 데이터 신호(DATA)를 제1 트랜지스터(TR1)의 제1 단자로 공급할 수 있다. 이러한 경우, 제2 트랜지스터(TR2)는 선형 영역에서 동작할 수 있다.
제3 트랜지스터(TR3)의 게이트 단자는 게이트 신호(GW)를 공급받을 수 있다. 예를 들면, 게이트 구동부에 포함된 도 4의 회로 구조물(800)로부터 게이트 신호(GW)가 제공될 수 있고, 게이트 신호(GW)가 게이트 신호(GW) 배선을 통해 제3 트랜지스터(TR3)의 게이트 단자에 인가될 수 있다. 제3 트랜지스터(TR3)의 제1 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있다. 제3 트랜지스터(TR3)의 제2 단자는 제1 트랜지스터(TR1)의 제2 단자에 연결될 수 있다. 제3 트랜지스터(TR3)는 게이트 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자와 제1 트랜지스터(TR1)의 제2 단자를 연결할 수 있다. 이러한 경우, 제3 트랜지스터(TR3)는 선형 영역에서 동작할 수 있다. 즉, 제3 트랜지스터(TR3)는 게이트 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)를 다이오드 연결시킬 수 있다.
초기화 전압(VINT)이 제공되는 초기화 전압 배선의 입력단은 제4 트랜지스터(TR4)의 제1 단자 및 제7 트랜지스터(TR7)의 제1 단자와 연결될 수 있고, 상기 초기화 전압 배선의 출력단은 제4 트랜지스터(TR4)의 제2 단자 및 스토리지 커패시터(CST)의 제1 단자와 연결될 수 있다.
제4 트랜지스터(TR4)의 게이트 단자는 게이트 초기화 신호(GI)를 공급받을 수 있다. 제4 트랜지스터(TR4)의 제1 단자는 초기화 전압(VINT)을 공급받을 수 있다. 제4 트랜지스터(TR4)의 제2 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있다.
제4 트랜지스터(TR4)는 게이트 초기화 신호(GI)의 활성화 구간 동안 초기화 전압(VINT)을 제1 트랜지스터(TR1)의 게이트 단자에 공급할 수 있다. 이러한 경우, 제4 트랜지스터(TR4)는 선형 영역에서 동작할 수 있다. 즉, 제4 트랜지스터(TR4)는 게이트 초기화 신호(GI)의 활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다. 예시적인 실시예들에 있어서, 초기화 전압(VINT)의 전압 레벨은 이전 프레임에서 스토리지 커패시터(CST)에 의해 유지된 데이터 신호(DATA)의 전압 레벨보다 충분히 낮은 전압 레벨을 가질 수 있고, 상기 초기화 전압(VINT)이 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 다른 예시적인 실시예들에 있어서, 초기화 전압의 전압 레벨은 이전 프레임에서 스토리지 커패시터에 의해 유지된 데이터 신호의 전압 레벨보다 충분히 높은 전압 레벨을 가질 수 있고, 상기 초기화 전압이 제1 트랜지스터의 게이트 단자에 공급될 수 있다.
제5 트랜지스터(TR5)의 게이트 단자는 발광 제어 신호(EM)를 공급받을 수 있다. 예를 들면, 발광 제어 구동부로부터 발광 제어 신호(EM)가 제공될 수 있고, 발광 제어 신호(EM)가 발광 제어 신호(EM) 배선을 통해 제5 트랜지스터(TR5)의 게이트 단자에 인가될 수 있다. 제5 트랜지스터(TR5)의 제1 단자는 고전원 전압(ELVDD) 배선에 연결될 수 있다. 제5 트랜지스터(TR5)의 제2 단자는 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다. 제5 트랜지스터(TR5)는 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)의 제1 단자에 고전원 전압(ELVDD)을 공급할 수 있다. 이와 반대로, 제5 트랜지스터(TR5)는 발광 제어 신호(EM)의 비활성화 구간 동안 고전원 전압(ELVDD)의 공급을 차단시킬 수 있다. 이러한 경우, 제5 트랜지스터(TR5)는 선형 영역에서 동작할 수 있다. 제5 트랜지스터(TR5)가 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)의 제1 단자에 고전원 전압(ELVDD)을 공급함으로써, 제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 또한, 제5 트랜지스터(TR5)가 발광 제어 신호(EM)의 비활성화 구간 동안 고전원 전압(ELVDD)의 공급을 차단함으로써, 제1 트랜지스터(TR1)의 제1 단자에 공급된 데이터 신호(DATA)가 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
제6 트랜지스터(TR6)의 게이트 단자는 발광 제어 신호(EM)를 공급받을 수 있다. 예를 들면, 발광 제어 구동부로부터 발광 제어 신호(EM)가 제공될 수 있고, 발광 제어 신호(EM)가 발광 제어 신호(EM) 배선을 통해 제6 트랜지스터(TR6)의 게이트 단자에 인가될 수 있다. 제6 트랜지스터(TR6)의 제1 단자는 제1 트랜지스터(TR1)의 제2 단자에 연결될 수 있다. 제6 트랜지스터(TR6)의 제2 단자는 유기 발광 다이오드(OLED)의 제1 단자에 연결될 수 있다. 제6 트랜지스터(TR6)는 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 유기 발광 다이오드(OLED)에 공급할 수 있다. 이러한 경우, 제6 트랜지스터(TR6)는 선형 영역에서 동작할 수 있다. 즉, 제6 트랜지스터(TR6)가 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 유기 발광 다이오드(OLED)에 공급함으로써, 유기 발광 다이오드(OLED)는 광을 출력할 수 있다. 또한, 제6 트랜지스터(TR6)가 발광 제어 신호(EM)의 비활성화 구간 동안 제1 트랜지스터(TR1)와 유기 발광 다이오드(OLED)를 전기적으로 서로 분리시킴으로써, 제1 트랜지스터(TR1)의 제2 단자에 공급된 데이터 신호(DATA)(정확히 말하면, 문턱 전압 보상이 된 데이터 신호)가 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
제7 트랜지스터(TR7)의 게이트 단자는 다이오드 초기화 신호(GB)를 공급받을 수 있다. 제7 트랜지스터(TR7)의 제1 단자는 초기화 전압(VINT)을 공급받을 수 있다. 제7 트랜지스터(TR7)의 제2 단자는 유기 발광 다이오드(OLED)의 제1 단자에 연결될 수 있다. 제7 트랜지스터(TR7)는 다이오드 초기화 신호(GB)의 활성화 구간 동안 초기화 전압(VINT)을 유기 발광 다이오드(OLED)의 제1 단자에 공급할 수 있다. 이러한 경우, 제7 트랜지스터(TR7)는 선형 영역에서 동작할 수 있다. 즉, 제7 트랜지스터(TR7)는 다이오드 초기화 신호(GB)의 활성화 구간 동안 유기 발광 다이오드(OLED)의 제1 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다.
스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 스토리지 커패시터(CST)는 고전원 전압(ELVDD) 배선과 제1 트랜지스터(TR1)의 게이트 단자 사이에 연결될 수 있다. 예를 들면, 스토리지 커패시터(CST)의 제1 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있고, 스토리지 커패시터(CST)의 제2 단자는 고전원 전압(ELVDD) 배선에 연결될 수 있다. 스토리지 커패시터(CST)는 게이트 신호(GW)의 비활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자의 전압 레벨을 유지할 수 있다. 게이트 신호(GW)의 비활성화 구간은 발광 제어 신호(EM)의 활성화 구간을 포함할 수 있고, 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)는 유기 발광 다이오드(OLED)에 공급될 수 있다. 따라서, 스토리지 커패시터(CST)가 유지하는 전압 레벨에 기초하여 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)가 유기 발광 다이오드(OLED)에 공급될 수 있다.
다만, 본 발명의 화소 회로(PC)가 7개의 트랜지스터들 및 하나의 스토리지 커패시터를 포함하는 것으로 설명하였지만, 본 발명의 구성이 이에 한정되는 것을 아니다. 예를 들면, 화소 회로(PC)는 적어도 하나의 트랜지스터 및 적어도 하나의 스토리지 커패시터를 포함하는 구성을 가질 수도 있다.
도 6은 도 1의 표시 장치(1000)를 I-I'라인을 따라 절단한 단면도이고, 도 7 내지 도 9는 도 1의 표시 장치(1000)의 게이트 구동부(200)을 절단한 예시적인 실시예들을 나타내는 단면도들이다. 다만, 이하에서 서술할 내용들은 게이트 구동부(200)에 한정되지 않고, 발광 제어 구동부(300)에도 동일하게 적용될 수 있다.
도 6 및 7을 참조하면, 표시 장치(1000)는 기판(100), 버퍼층(110), 화소 구동 트랜지스터(105), 제1 구동부 트랜지스터(115), 제2 구동부 트랜지스터(125), 제1 게이트 절연층(120), 제2 게이트 절연층(130), 층간 절연층(140), 제1 비아 절연층(150), 제2 비아 절연층(160), 화소 정의막(170), 발광 구조물(180), 박막 봉지 구조물(190) 등을 포함할 수 있다. 여기서, 화소 구동 트랜지스터(105)는 액티브층(102), 게이트 전극(103), 소스 전극(101) 및 드레인 전극(104)을 포함할 수 있다. 제1 구동부 트랜지스터(115)는 제1 액티브 패턴(112), 제1 게이트 패턴(113), 제1 소스 패턴(111) 및 제1 드레인 패턴(114)을 포함할 수 있고, 제2 구동부 트랜지스터(125)는 제2 액티브 패턴(122), 제2 게이트 패턴(123), 제2 소스 패턴(121) 및 제2 드레인 패턴(124)을 포함할 수 있다. 발광 구조물(180)은 제1 전극(181), 발광층(182) 및 제2 전극(183)을 포함할 수 있고, 박막 봉지 구조물(190)은 제1 무기 박막 봉지층(191), 유기 박막 봉지층(192) 및 제2 무기 박막 봉지층(193)을 포함할 수 있다.
투명한 또는 불투명한 재료들을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 연성을 갖는 투명 수지 기판으로 이루어질 수 있다. 예를 들면, 기판(100)은 제1 유기층, 제1 베리어층, 제2 유기층 및 제2 베리어층이 순서대로 적층되는 구성을 가질 수 있다. 상기 제1 베리어층 및 상기 제2 베리어층은 실리콘 산화물과 같은 무기 물질을 포함할 수 있고, 상기 제1 및 제2 유기층들을 통해 침투하는 수분 및/또는 습기를 차단할 수 있다. 또한, 상기 제1 유기층 및 상기 제2 유기층은 폴리이미드계 수지와 같은 유기 물질을 포함할 수 있고, 가요성을 가질 수 있다.
선택적으로, 기판(100)은 석영(quartz) 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘(calcium fluoride) 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(sodalime) 유리 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수도 있다.
다만, 기판(100)이 4개의 층들을 갖는 것으로 설명하였으나, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 다른 예시적인 실시예들에 있어서, 기판(100)은 단일층 또는 복수의 층들로 구성될 수도 있다.
기판(100) 상에는 버퍼층(110)이 배치될 수 있다. 버퍼층(110)은 기판(100) 상의 표시부(10) 및 주변부(20)에 전체적으로 배치될 수 있다. 기판(100)의 유형에 따라 기판(100) 상에 두 개 이상의 버퍼층들(110)이 제공될 수 있거나 버퍼층(110)이 배치되지 않을 수 있다. 버퍼층(110)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 버퍼층(110)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN), 탄탈륨 산화물(TaO), 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 티타늄 산화물(TiO) 등을 포함할 수 있다.
액티브층(102)이 버퍼층(110) 상의 표시부(10)에 배치될 수 있고, 제1 액티브 패턴(112) 및 제2 액티브 패턴(122)이 버퍼층(110) 상의 주변부(20)에 배치될 수 있다. 다시 말하면, 액티브층(102)은 표시부(10)에서 서로 이격하여 위치할 수 있고, 제1 액티브 패턴(112)과 제2 액티브 패턴(122)은 주변부(20)에 이격하여 위치할 수 있다. 액티브층(102), 제1 액티브 패턴(112) 및 제2 액티브 패턴(122) 각각은 산화물 반도체, 무기물 반도체(예를 들면, 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon)) 또는 유기물 반도체 등을 포함할 수 있다. 액티브층(102), 제1 액티브 패턴(112) 및 제2 액티브 패턴(122) 각각은 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 가질 수 있다. 다른 일 실시예에서, 표시 장치(1000)는 산화물을 포함하는 별도의 액티브층을 더 포함할 수 있다. 이 경우, 표시 장치(1000)는 상기 별도의 액티브층을 포함하는 산화물 트랜지스터를 더 포함할 수 있다.
액티브층(102), 제1 액티브 패턴(112) 및 제2 액티브 패턴(122) 상에는 제1 게이트 절연층(120)이 배치될 수 있다. 제1 게이트 절연층(120)은 버퍼층(110) 상의 표시부(10)에서 액티브층(102)을 덮을 수 있으며, 표시부(10)으로부터 주변부(20)으로 연장되어 제1 액티브 패턴(112) 및 제2 액티브 패턴(122)을 덮을 수 있다. 예를 들면, 제1 게이트 절연층(120)은 버퍼층(110) 상에서 액티브층(102), 제1 액티브 패턴(112) 및 제2 액티브 패턴(122)을 충분히 덮을 수 있으며, 액티브층(102), 제1 액티브 패턴(112) 및 제2 액티브 패턴(122)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 제1 게이트 절연층(120)은 버퍼층(110) 상에서 액티브층(102), 제1 액티브 패턴(112) 및 제2 액티브 패턴(122)을 덮으며, 균일한 두께로 액티브층(102), 제1 액티브 패턴(112) 및 제2 액티브 패턴(122)의 프로파일을 따라 배치될 수도 있다. 제1 게이트 절연층(120)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 제1 게이트 절연층(120)은 복수의 절연층들 포함하는 다층 구조를 가질 수도 있다. 상기 절연층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
제1 게이트 절연층(120) 상의 표시부(10)에 게이트 전극(103)이 배치될 수 있고, 주변부(20)에 제1 게이트 패턴(113) 및 제2 게이트 패턴(123)이 배치될 수 있다. 다시 말하면, 게이트 전극(103)은 제1 게이트 절연층(120) 중에서 하부에 액티브층(102)이 위치하는 부분 상에 배치(예를 들어, 액티브층(102)의 상기 채널 영역과 중첩하도록 배치)될 수 있고, 제1 게이트 패턴(113)은 제1 게이트 절연층(120) 중에서 하부에 제1 액티브 패턴(112)이 위치하는 부분 상에 배치(예를 들어, 제2 액티브 패턴(122)의 상기 채널 영역과 중첩하도록 배치)될 수 있으며, 제2 게이트 패턴(123)은 제1 게이트 절연층(120) 중에서 하부에 제2 액티브 패턴(122)이 위치하는 부분 상에 배치(예를 들어, 제2 액티브 패턴(122)의 상기 채널 영역과 중첩하도록 배치)될 수 있다. 게이트 전극(103), 제1 게이트 패턴(113) 및 제2 게이트 패턴(123) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 게이트 전극(103), 제1 게이트 패턴(113) 및 제2 게이트 패턴(123) 각각은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
게이트 전극(103), 제1 게이트 패턴(113) 및 제2 게이트 패턴(123) 상에는 제2 게이트 절연층(130)이 배치될 수 있다. 제2 게이트 절연층(130)은 제1 게이트 절연층(120) 상의 표시부(10)에서 게이트 전극(103)을 덮을 수 있으며, 표시부(10)으로부터 주변부(20)으로 연장되어 제1 게이트 패턴(113) 및 제2 게이트 패턴(123)을 덮을 수 있다. 예를 들면, 제2 게이트 절연층(130)은 제1 게이트 절연층(120) 상에서 게이트 전극(103), 제1 게이트 패턴(113) 및 제2 게이트 패턴(123)을 충분히 덮을 수 있으며, 게이트 전극(103), 제1 게이트 패턴(113) 및 제2 게이트 패턴(123)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 제2 게이트 절연층(130)은 제1 게이트 절연층(120) 상에서 게이트 전극(103), 제1 게이트 패턴(113) 및 제2 게이트 패턴(123)을 덮으며, 균일한 두께로 게이트 전극(103), 제1 게이트 패턴(113) 및 제2 게이트 패턴(123)의 프로파일을 따라 배치될 수도 있다. 제2 게이트 절연층(130)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 제2 게이트 절연층(130)은 복수의 절연층들 포함하는 다층 구조를 가질 수도 있다. 상기 절연층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
제2 게이트 절연층(130) 상의 표시부(10)에 커패시터 전극(146)이 배치될 수 있다. 커패시터 전극(146)은 게이트 전극(103)과 중첩할 수 있다. 커패시터 전극(146)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
커패시터 전극(146) 상에는 층간 절연층(140)이 배치될 수 있다. 층간 절연층(140)은 제2 게이트 절연층(130) 상의 표시부(10)에서 커패시터 전극(146)을 덮을 수 있으며, 표시부(10)으로부터 주변부(20)으로 연장될 수 있다. 예를 들면, 층간 절연층(140)은 제2 게이트 절연층(130) 상에서 커패시터 전극(146)을 충분히 덮을 수 있으며, 커패시터 전극(146)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 층간 절연층(140)은 제2 게이트 절연층(130) 상에서 커패시터 전극(146)을 덮으며, 균일한 두께로 커패시터 전극(146)의 프로파일을 따라 배치될 수도 있다. 층간 절연층(140)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 층간 절연층(140)은 복수의 절연층들 포함하는 다층 구조를 가질 수도 있다. 상기 절연층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
층간 절연층(140) 상의 표시부(10)에 소스 전극(101) 및 드레인 전극(104)이 배치될 수 있고, 층간 절연층(140) 상의 주변부(20)에 제1 소스 패턴(111), 제1 드레인 패턴(114), 제2 소스 패턴(121) 및 제2 드레인 패턴(124)이 배치될 수 있다. 소스 전극(101)은 제1 게이트 절연층(120), 제2 게이트 절연층(130) 및 층간 절연층(140)의 제1 부분을 제거하여 형성된 콘택홀을 통해 액티브층(102)의 상기 소스 영역에 접속될 수 있고, 드레인 전극(104)은 제1 게이트 절연층(120), 제2 게이트 절연층(130) 및 층간 절연층(140)의 제2 부분을 제거하여 형성된 콘택홀을 통해 액티브층(102)의 상기 드레인 영역에 접속될 수 있다. 제1 소스 패턴(111)은 제1 게이트 절연층(120), 제2 게이트 절연층(130) 및 층간 절연층(140)의 제3 부분을 제거하여 형성된 콘택홀을 통해 제1 액티브 패턴(112)의 상기 소스 영역에 접속될 수 있고, 제1 드레인 패턴(114)은 제1 게이트 절연층(120), 제2 게이트 절연층(130) 및 층간 절연층(140)의 제4 부분을 제거하여 형성된 콘택홀을 통해 제1 액티브 패턴(112)의 상기 드레인 영역에 접속될 수 있다. 제2 소스 패턴(121)은 제1 게이트 절연층(120), 제2 게이트 절연층(130) 및 층간 절연층(140)의 제5 부분을 제거하여 형성된 콘택홀을 통해 제2 액티브 패턴(122)의 상기 소스 영역에 접속될 수 있고, 제2 드레인 패턴(124)은 제1 게이트 절연층(120), 제2 게이트 절연층(130) 및 층간 절연층(140)의 제6 부분을 제거하여 형성된 콘택홀을 통해 제2 액티브 패턴(122)의 상기 드레인 영역에 접속될 수 있다.
소스 전극(101), 드레인 전극(104), 제1 소스 패턴(111), 제1 드레인 패턴(114), 제2 소스 패턴(121) 및 제2 드레인 패턴(124) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 소스 전극(101), 드레인 전극(104), 제1 소스 패턴(111), 제1 드레인 패턴(114), 제2 소스 패턴(121) 및 제2 드레인 패턴(124) 각각은 복수의 층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
이에 따라, 액티브층(102), 게이트 전극(103), 소스 전극(101) 및 드레인 전극(104)을 포함하는 화소 구동 트랜지스터(105)가 배치될 수 있고, 제1 액티브 패턴(112), 제1 게이트 패턴(113), 제1 소스 패턴(111) 및 제1 드레인 패턴(114)을 포함하는 제1 구동부 트랜지스터(115)가 배치될 수 있으며, 제2 액티브 패턴(122), 제2 게이트 패턴(123), 제2 소스 패턴(121) 및 제2 드레인 패턴(124)을 포함하는 제2 구동부 트랜지스터(125)가 배치될 수 있다. 예를 들어, 제1 구동부 트랜지스터(115)는 도 4의 제5 트랜지스터(M5)에 해당될 수 있고, 화소 구동 트랜지스터(105)는 도 5의 제6 트랜지스터(TR6)에 해당될 수 있다.
소스 전극(101), 드레인 전극(104), 제1 소스 패턴(111), 제1 드레인 패턴(114), 제2 소스 패턴(121) 및 제2 드레인 패턴(124) 상에 제1 비아절연층(150)이 배치될 수 있다. 제1 비아절연층(150)은 층간 절연층(140) 상의 표시부(10)에서 소스 전극(101) 및 드레인 전극(104)을 덮으며, 주변부(20)으로 연장되어 제1 소스 패턴(111), 제1 드레인 패턴(114), 제2 소스 패턴(121) 및 제2 드레인 패턴(124)을 덮을 수 있다.
제1 비아절연층(150)은 표시부(10) 및 주변부(20)에서 상대적으로 두꺼운 두께로 배치될 수 있고, 이러한 경우, 제1 비아절연층(150)은 실질적으로 평탄한 상면을 가질 수 있으며, 이와 같은 제1 비아절연층(150)의 평탄한 상면을 구현하기 위하여 제1 비아절연층(150)에 대해 평탄화 공정이 추가될 수 있다. 선택적으로, 제1 비아절연층(150)은 층간 절연층(140) 상의 표시부(10) 및 주변부(20)에서 균일한 두께로 소스 전극(101), 드레인 전극(104), 제1 소스 패턴(111), 제1 드레인 패턴(114), 제2 소스 패턴(121) 및 제2 드레인 패턴(124)의 프로파일을 따라 배치될 수도 있다. 제1 비아절연층(150)은 유기 물질 또는 무기 물질로 이루어질 수 있다. 예시적인 실시예들에 있어서, 제1 비아절연층(150)은 유기 물질을 포함할 수 있다. 예를 들면, 제1 비아절연층(150)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계 수지, 아크릴계 수지, 에폭시계 수지 등을 포함할 수 있다.
제1 비아절연층(150) 상의 표시부(10)에 연결 전극(156)이 배치될 수 있고, 제1 비아절연층(150) 상의 주변부(20)에 제1 신호 배선(201a) 및 제2 신호 배선(202a)이 배치될 수 있다. 일 실시예에서, 연결 전극(156)은 발광 구조물(180)과 화소 구동 트랜지스터(105)를 전기적으로 연결할 수 있다. 연결 전극(156)과 동일한 층에 배치되는 제1 신호 배선(201a)은 제1 비아절연층(150)의 제1 부분을 제거하여 형성된 콘택홀을 통해 제1 소스 패턴(111)에 접속될 수 있다. 일 실시예에서, 제1 신호 배선(201a) 및 제2 신호 배선(202a)은 제1 방향(D1)으로 연장될 수 있다. 제1 신호 배선(201a) 및 제2 신호 배선(202a)은 제1 방향(D1)에 수직한 제2 방향(D2)으로 이격되어 배치될 수 있다. 일 실시예에서, 제1 신호 배선(201a)에는 정전압이 인가될 수 있고, 상기 정전압은 제1 구동 전압(VGH) 및 제2 구동 전압(VGL)을 포함할 수 있다. 제1 구동 전압(VGH)은 제2 구동 전압(VGL)보다 높은 전압 레벨을 가질 수 있다. 일 실시예에서, 제2 신호 배선(202a)에는 개시 신호(FLM)가 인가될 수 있다. 개시 신호(FLM)는 구동 주파수에 따라 서로 다른 길이의 활성화 구간을 가질 수 있다. 예를 들어, 상기 구동 주파수가 작을수록, 개시 신호(FLM)의 상기 활성화 구간의 길이가 길 수 있다.
일 실시예에서, 제1 신호 배선(201a)은 제1 소스 패턴(111)과 중첩하고, 제2 신호 배선(202a)은 제2 소스 패턴(121)과 중첩할 수 있다. 다만 이는 예시적인 것으로 제1 신호 배선(201a) 및 제2 신호 배선(202a)의 배치는 이에 한정되지 않는다. 실시예들에 따라, 제2 신호 배선(202a)은 제2 게이트 패턴(123)과 중첩할 수도 있고, 제2 드레인 패턴(124)과 중첩할 수도 있다.
제1 신호 배선(201a) 및 제2 신호 배선(202a) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
종래에는 제1 신호 배선(201a) 및 제2 신호 배선(202a)이 표시 장치(1000)의 주변부(20)에서 소스 전극(101), 드레인 전극(104), 제1 소스 패턴(111), 제1 드레인 패턴(114), 제2 소스 패턴(121) 및 제2 드레인 패턴(124)과 동일 층에 배치되었다. 본 발명의 표시 장치(1000)는 제1 신호 배선(201a) 및 제2 신호 배선(202a)이 소스 전극(101), 드레인 전극(104), 제1 소스 패턴(111), 제1 드레인 패턴(114), 제2 소스 패턴(121) 및 제2 드레인 패턴(124) 상에 배치될 수 있기 때문에, 표시 장치(1000)의 제2 방향(D2)으로의 데드 스페이스를 줄일 수 있다. 또한, 신호 배선들의 전체적인 길이가 감소되어 저항이 감소할 수 있다.
전압이 일정하게 공급되는 정전압의 특성에 따라, 제1 신호 배선(201a)과 제1 구동부 트랜지스터(115) 사이에 커플링 현상이 발생하지 않을 수 있다. 또한, 신호 주기가 긴 개시 신호(FLM)의 특성에 따라, 제2 신호 배선(202a)과 제2 구동부 트랜지스터(125) 사이에 커플링 현상이 발생하지 않을 수 있다. 즉, 제1 신호 배선(201a) 및 제2 신호 배선(202a)에 인가되는 신호들의 특성상 구동부 트랜지스터들 상에 배치하여도 커플링 현상이 발생하지 않게 되어, 표시 장치(1000)의 데드 스페이스를 줄일 수 있다. 또한, 신호 배선들의 전체적인 길이가 감소되어 저항이 감소할 수 있다.
제1 비아절연층(150) 상에 제2 비아절연층(160)이 배치될 수 있다. 제2 비아절연층(160)은 제1 비아절연층(150) 상의 표시부(10)에서 연결 전극(156)을 덮으며, 주변부(20)에서 제1 신호 배선(201a) 및 제2 신호 배선(202a)을 덮을 수 있다.
제2 비아절연층(160)은 표시부(10) 및 주변부(20)에서 상대적으로 두꺼운 두께로 배치될 수 있고, 이러한 경우, 제2 비아절연층(160)은 실질적으로 평탄한 상면을 가질 수 있으며, 이와 같은 제2 비아절연층(160)의 평탄한 상면을 구현하기 위하여 제2 비아절연층(160)에 대해 평탄화 공정이 추가될 수 있다. 선택적으로, 제2 비아절연층(160)은 층간 절연층(140) 상의 표시부(10) 및 주변부(20)에서 균일한 두께로 연결 전극(156), 제1 신호 배선(201a) 및 제2 신호 배선(202a)의 프로파일을 따라 배치될 수도 있다. 제2 비아절연층(160)은 유기 물질 또는 무기 물질로 이루어질 수 있다. 예시적인 실시예들에 있어서, 제2 비아절연층(160)은 유기 물질을 포함할 수 있다. 예를 들면, 제2 비아절연층(160)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계 수지, 아크릴계 수지, 에폭시계 수지 등을 포함할 수 있다.
제1 전극(181)은 제2 비아절연층(160) 상의 표시부(10)에 배치될 수 있다. 제1 전극(181)은 제2 비아절연층(160)의 일부를 제거하여 형성된 콘택홀을 통해 연결 전극(156)에 접속될 수 있고, 제1 전극(181)은 화소 구동 트랜지스터(250)와 전기적으로 연결될 수 있다. 제1 전극(181)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 제1 전극(181)은 복수의 층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
화소 정의막(170)은 제2 비아절연층(160) 상의 표시부(10)에서 제1 전극(181)의 일부를 노출시키며 표시부(10)으로부터 주변부(20)으로 연장되어 배치될 수 있다. 화소 정의막(170)은 유기 물질 또는 무기 물질로 이루어질 수 있다. 예시적인 실시예들에 있어서, 화소 정의막(170)은 유기 물질을 포함할 수 있다.
발광층(182)은 표시부(10)에서 화소 정의막(170)에 의해 일부가 노출된 제1 전극(181) 상에 배치될 수 있다. 발광층(182)은 화소들에 따라 상이한 색광들(즉, 적색광, 녹색광, 청색광 등)을 방출시킬 수 있는 발광 물질들 중 적어도 하나를 사용하여 형성될 수 있다. 이와는 달리, 발광층(182)은 적색광, 녹색광, 청색광 등의 다른 색광들을 발생시킬 수 있는 복수의 발광 물질들을 적층하여 전체적으로 백색광을 방출할 수도 있다. 이러한 경우, 발광층(182) 상에 컬러 필터가 배치될 수 있다. 상기 컬러 필터는 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터 중 적어도 하나를 포함할 수 있다. 선택적으로, 상기 컬러 필터는 황색(Yellow) 컬러 필터, 청남색(Cyan) 컬러 필터 및 자주색(Magenta) 컬러 필터를 포함할 수도 있다. 상기 컬러 필터는 감광성 수지 또는 컬러 포토레지스트를 포함할 수 있다.
제2 전극(183)은 화소 정의막(170) 및 발광층(182) 상의 표시부(10)에 배치될 수 있다. 제2 전극(183)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 상부 전극(340)은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
이에 따라, 제1 전극(181), 발광층(182) 및 제2 전극(183)을 포함하는 발광 구조물(180)이 배치될 수 있다.
제2 전극(183) 상의 표시부(10) 및 주변부(20) 제1 무기 박막 봉지층(191)이 배치될 수 있다. 제1 박막 봉지층(451)은 제2 전극(183)을 덮으며, 균일한 두께로 상부 전극(340)의 프로 파일을 따라 배치될 수 있다. 제1 무기 박막 봉지층(191)은 발광 구조물(180)이 수분, 산소 등의 침투로 인해 열화되는 것을 방지할 수 있다. 또한, 제1 무기 박막 봉지층(191)은 외부의 충격으로부터 발광 구조물(180)을 보호하는 기능도 수행할 수 있다. 제1 무기 박막 봉지층(191)은 가요성을 갖는 무기 물질들을 포함할 수 있다.
제1 무기 박막 봉지층(191) 상의 표시부(10)및 주변부(20)에 유기 박막 봉지층(192)이 배치될 수 있다. 유기 박막 봉지층(192)은 유기 발광 표시 장치(1000)의 평탄도를 향상시킬 수 있으며, 발광 구조물(180)을 보호할 수 있다. 유기 박막 봉지층(192)은 가요성을 갖는 유기 물질들을 포함할 수 있다.
유기 박막 봉지층(192) 상의 표시부(10) 및 주변부(20)에는 제2 무기 박막 봉지층(193)이 배치될 수 있다. 제2 무기 박막 봉지층(193)은 유기 박막 봉지층(192)을 덮으며, 균일한 두께로 유기 박막 봉지층(192)의 프로 파일을 따라 배치될 수 있다. 제2 무기 박막 봉지층(193)은 제1 무기 박막 봉지층(191)과 함께 발광 구조물(180)이 수분, 산소 등의 침투로 인해 열화되는 것을 방지할 수 있다. 또한, 제2 무기 박막 봉지층(193)은 외부의 충격으로부터 제1 무기 박막 봉지층(191) 및 유기 박막 봉지층(192)과 함께 발광 구조물(180)을 보호하는 기능도 수행할 수 있다. 제2 무기 박막 봉지층(193)은 가요성을 갖는 무기 물질들을 포함할 수 있다. 선택적으로, 박막 봉지 구조물(190)은 제1 내지 제5 박막 봉지층들로 적층된 5층 구조 또는 제1 내지 제7 박막 봉지층들로 적층된 7층 구조를 가질 수도 있다.
이에 따라, 제1 무기 박막 봉지층(191), 유기 박막 봉지층(192) 및 제2 무기 박막 봉지층(193)을 포함하는 박막 봉지 구조물(190)이 배치될 수 있다.
도 8을 참조하면, 예시적인 실시예들에 따라, 제1 신호 배선(201b)은 제1 소스 패턴(111) 및 제1 게이트 패턴(113)과 중첩하고, 제2 신호 배선(202b)은 제2 소스 패턴(121) 및 제2 게이트 패턴(123)과 중첩할 수 있다. 또한, 제2 신호 배선(202b)은 제2 소스 패턴(121) 및 제2 게이트 패턴(123)과 중첩할 수도 있고, 제2 신호 배선(202b)은 제2 드레인 패턴(124) 및 제2 게이트 패턴(123)과 중첩할 수도 있다.
도 9를 참조하면, 예시적인 실시예들에 따라, 제1 신호 배선(201c)은 제1 소스 패턴(111), 제1 게이트 패턴(113) 및 제1 드레인 패턴(114)과 중첩하고, 제2 신호 배선(202c)은 제2 소스 패턴(121), 제2 게이트 패턴(123) 및 제2 드레인 패턴(124)과 중첩할 수 있다.
다만 이는 예시적인 것으로, 제2 신호 배선(202c)이 제1 소스 패턴(111), 제1 게이트 패턴(113) 및 제1 드레인 패턴(114)과 중첩하고, 제1 신호 배선(201c)이 제2 드레인 패턴(124)과 중첩할 수 있다.
도 10은 도 1의 표시 장치(1000)의 게이트 구동부(200)를 절단한 다른 실시예를 나타내는 단면도이다.
도 10을 참조하면, 표시 장치(1000)는 제3 구동부 트랜지스터(135)를 더 포함할 수 있다. 제3 구동부 트랜지스터(135)는 제3 소스 패턴(131), 제3 드레인 패턴(134), 제3 게이트 패턴(133) 및 제3 액티브 패턴(132)을 포함할 수 있다. 제1 신호 배선(201d)은 제1 구동부 트랜지스터(115)의 제1 소스 패턴(111)에 연결될 수 있다. 제1 신호 배선(201d)은 제1 구동부 트랜지스터(115) 및 제3 구동부 트랜지스터(135)와 중첩할 수 있다. 다만 이는 예시적인 것으로, 제1 신호 배선(201d)은 제1 구동부 트랜지스터(115) 전부와 중첩하면서 제3 구동부 트랜지스터(135)의 일부와 중첩할 수 있다. 또한, 일 실시예에서, 제1 신호 배선(201d)은 별도의 구동부 트랜지스터들과 더 중첩할 수 있다.
이와 같이, 종래에 복수의 구동부 트랜지스터들의 제2 방향(D2)에 배치되던 제1 신호 배선(201d)이 복수의 트랜지스터들과 중첩하게 배치됨에 따라, 표시 장치(1000)의 데드 스페이스가 줄어들 수 있다. 또한, 신호 배선들의 전체적인 길이가 감소되어 저항이 감소할 수 있다.
도 11은 도 1의 표시 장치(1000)의 게이트 구동부(200)를 절단한 또 다른 실시예를 나타내는 단면도이다.
도 11을 참조하면, 표시 장치(1000)는 제4 구동부 트랜지스터(145)를 더 포함할 수 있다. 제4 구동부 트랜지스터(145)는 제4 소스 패턴(141), 제4 드레인 패턴(144), 제4 게이트 패턴(143) 및 제4 액티브 패턴(142)을 포함할 수 있다. 제2 신호 배선(202a)은 제2 구동부 트랜지스터(125) 및 제4 구동부 트랜지스터(145)와 중첩할 수 있다. 다만 이는 예시적인 것으로, 제2 신호 배선(202d)은 제2 구동부 트랜지스터(125) 전부와 중첩하면서 제4 구동부 트랜지스터(145)의 일부와 중첩할 수 있다. 또한, 일 실시예에서, 제2 신호 배선(202d)은 별도의 구동부 트랜지스터들과 더 중첩할 수 있다.
이와 같이, 종래에 복수의 구동부 트랜지스터들의 제2 방향(D2)에 배치되던 제2 신호 배선(202d)이 복수의 트랜지스터들과 중첩하게 배치됨에 따라, 표시 장치(1000)의 데드 스페이스가 줄어들 수 있다. 또한, 신호 배선들의 전체적인 길이가 감소되어 저항이 감소할 수 있다.
도 12는 도 1의 표시 장치(1000)의 게이트 구동부(200)를 절단한 또 다른 실시예를 나타내는 단면도이다.
도 12를 참조하면, 표시 장치(1000)는 클록 신호 배선(203a) 및 제5 구동부 트랜지스터(155)를 포함할 수 있다. 제5 구동부 트랜지스터(155)는 제5 소스 패턴(151), 제5 드레인 패턴(154), 제5 게이트 패턴(153) 및 제5 액티브 패턴(152)을 포함할 수 있다. 클록 신호 배선(203a)은 제5 구동부 트랜지스터(155)의 제5 소스 패턴(151)과 전기적으로 연결될 수 있다. 일 실시예에서, 클록 신호 배선(203a)은 제5 구동부 트랜지스터(155)로 클록 신호를 제공할 수 있다. 클록 신호 배선(203a)에는 클록 신호가 인가될 수 있다. 일 실시예에서, 클록 신호 배선(203a)은 제1 신호 배선(201a)과 동일한 층에 배치될 수 있다. 클록 신호 배선(203a)은 구동부 트랜지스터들과 중첩하지 않을 수 있다. 예를 들어, 제5 구동부 트랜지스터(155)는 도 4의 제6 트랜지스터(M6)에 해당될 수 있다.
도 13은 도 1의 표시 장치(1000)의 게이트 구동부(200)를 절단한 또 다른 실시예를 나타내는 단면도이다.
도 13을 참조하면, 표시 장치(1000)는 클록 신호 배선(203a) 및 제6 구동부 트랜지스터(165)를 포함할 수 있다. 제6 구동부 트랜지스터(165)는 제6 소스 패턴(미도시), 제6 드레인 패턴(164), 제6 게이트 패턴(163) 및 제6 액티브 패턴(162)을 포함할 수 있다. 클록 신호 배선(203a)은 브릿지 전극(205a)을 통해 제6 게이트 패턴(163)으로 클록 신호를 전달할 수 있다. 일 실시예에서, 브릿지 전극(205a)은 제6 드레인 패턴(164)과 동일한 층에 배치될 수 있다. 예를 들어, 제6 구동부 트랜지스터(165)는 도 4의 제3 트랜지스터(M3)에 해당될 수 있다.
도 14는 도 1의 표시 장치(1000)의 게이트 구동부(200)를 절단한 또 다른 실시예를 나타내는 단면도이다.
도 14를 참조하면, 표시 장치(1000)는 클록 신호 배선(203b), 브릿지 전극(205b) 및 제7 구동부 트랜지스터(175)를 포함할 수 있다. 제7 구동부 트랜지스터는 제7 소스 패턴(171), 제7 드레인 패턴(174), 제7 액티브 패턴(172) 및 제7 게이트 패턴(173)을 포함할 수 있다. 일 실시예에서, 클록 신호 배선(203b)은 브릿지 전극(205b)을 통해 제7 소스 패턴(171)에 클록 신호를 전달할 수 있다. 클록 신호 배선(203b)은 제7 소스 패턴(171)과 동일한 층에 배치될 수 있고, 구동부 트랜지스터들과 중첩하지 않을 수 있다. 일 실시예에서, 브릿지 전극(205b)은 제7 게이트 패턴(173)과 동일한 층에 배치될 수 있다. 예를 들어, 제7 구동부 트랜지스터(175)는 도 4의 제6 트랜지스터(M6)에 해당될 수 있다.
도 15는 도 1의 표시 장치(1000)의 게이트 구동부(200)를 절단한 또 다른 실시예를 나타내는 단면도이다.
표시 장치(1000)는 클록 신호 배선(203c), 브릿지 전극(205c) 및 제8 구동부 트랜지스터(185)를 포함할 수 있다. 제8 구동부 트랜지스터는 제8 소스 패턴(181), 제8 드레인 패턴(184), 제8 액티브 패턴(182) 및 제8 게이트 패턴(183)을 포함할 수 있다. 일 실시예에서, 클록 신호 배선(203c)은 브릿지 전극(205c)을 통해 제8 소스 패턴(181)에 클록 신호를 전달할 수 있다. 클록 신호 배선(203c)은 제8 소스 패턴(181)과 동일한 층에 배치될 수 있고, 구동부 트랜지스터들과 중첩하지 않을 수 있다. 일 실시예에서, 브릿지 전극(205c)은 제8 게이트 패턴(173)과 상에 배치될 수 있다. 예를 들어, 제8 구동부 트랜지스터(185)는 도 4의 제6 트랜지스터(M6)에 해당될 수 있다.
본 발명은 표시 장치를 포함하는 다양한 기기에 적용될 수 있다. 예를 들어, 본 발명은 스마트폰, 휴대폰, 비디오폰, 스마트패드, 스마트 워치(smart watch), 태블릿(tablet) PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이(head mounted display; HMD) 장치, MP3 플레이어, 에어컨 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110: 버퍼층
120: 제1 게이트 절연층 130: 제2 게이트 절연층
140: 층간 절연층 150: 제1 비아 절연층
146: 커패시터 전극 156: 연결 전극
160: 제2 비아 절연층 170: 화소 정의막
180: 발광 구조물 181: 제1 전극
182: 발광층 183: 제2 전극
190: 박막 봉지 구조물
201a, 201b, 201c, 201d: 제1 신호 배선
202a, 202b, 202c, 202d: 제2 신호 배선
M1, M2, M3, M4, M5, M6, M7, M8: 제1 내지 제8 트랜지스터
TR1, TR2, TR3, TR4, TR5, TR6, TR7: 제1 내지 제7 트랜지스터
105: 화소 구동 트랜지스터
115, 125: 제1 및 제2 구동부 트랜지스터

Claims (22)

  1. 표시부;
    상기 표시부에 구동 신호를 제공하며, 제1 방향을 따라 배열된 제1 내지 제n 시프트 레지스터들을 포함하는 구동부(단, n은 2 이상의 자연수); 및
    상기 구동부 상에 배치되고, 상기 제1 방향을 따라 연장되어 상기 복수의 시프트 레지스터들에 제1 구동 신호를 전달하는 제1 신호 배선을 포함하고,
    상기 복수의 시프트 레지스터들 각각은 적어도 하나 이상의 구동부 트랜지스터를 포함하고,
    상기 제1 신호 배선은 제1 구동부 트랜지스터의 소스 전극과 전기적으로 연결되며, 상기 제1 구동부 트랜지스터와 중첩하는 표시 장치.
  2. 제1 항에 있어서, 상기 제1 구동 신호는 정전압인 것을 특징으로 하는 표시 장치.
  3. 제1 항에 있어서, 상기 제1 신호 배선은 상기 제1 구동부 트랜지스터의 소스 전극과 중첩하는 것을 특징으로 하는 표시 장치.
  4. 제1 항에 있어서, 상기 제1 신호 배선은 상기 제1 구동부 트랜지스터의 소스 전극 및 게이트 전극과 중첩하는 것을 특징으로 하는 표시 장치.
  5. 제1 항에 있어서, 상기 제1 신호 배선은 상기 제1 구동부 트랜지스터의 소스 전극, 드레인 전극 및 게이트 전극과 중첩하는 것을 특징으로 하는 표시 장치.
  6. 제1 항에 있어서, 상기 제1 신호 배선은 둘 이상의 구동부 트랜지스터들과 중첩하는 것을 특징으로 하는 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 방향을 따라 연장되어 상기 제1 시프트 레지스터에 제2 구동 신호를 전달하는 제2 신호 배선을 더 포함하고,
    상기 제2 신호 배선은 제2 구동부 트랜지스터와 중첩하는 표시 장치.
  8. 제7 항에 있어서, 상기 제2 구동 신호는 개시 신호인 것을 특징으로 하는 표시 장치.
  9. 제7 항에 있어서, 상기 제1 신호 배선 및 상기 제2 신호 배선은 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  10. 제7 항에 있어서, 상기 제1 신호 배선과 상기 제2 신호 배선은 상기 제1 방향에 수직한 제2 방향으로 이격되어 배치되는 것을 특징으로 하는 표시 장치,
  11. 제7 항에 있어서, 상기 제2 신호 배선은 상기 제2 구동부 트랜지스터의 소스 전극, 드레인 전극 또는 게이트 전극과 중첩하는 것을 특징으로 하는 표시 장치.
  12. 제7 항에 있어서, 상기 제2 신호 배선은 상기 제2 구동부 트랜지스터의 소스 전극 및 게이트 전극과 중첩하는 것을 특징으로 하는 표시 장치.
  13. 제7 항에 있어서, 상기 제2 신호 배선은 상기 제2 구동부 트랜지스터의 드레인 전극 및 게이트 전극과 중첩하는 것을 특징으로 하는 표시 장치.
  14. 제7 항에 있어서, 상기 제2 신호 배선은 상기 제2 구동부 트랜지스터의 소스 전극, 드레인 전극 및 게이트 전극과 중첩하는 것을 특징으로 하는 표시 장치.
  15. 제7 항에 있어서, 상기 제2 신호 배선은 둘 이상의 구동부 트랜지스터들과 중첩하는 것을 특징으로 하는 표시 장치.
  16. 제1 항에 있어서,
    제2 구동부 트랜지스터로 클록 신호를 제공하며 상기 제1 방향을 따라 연장되는 클록 신호 배선을 더 포함하는 것을 특징으로 하는 표시 장치.
  17. 제16 항에 있어서,
    상기 클록 신호 배선은 상기 제1 신호 배선과 동일한 층에 배치되고, 상기 클록 신호 배선은 상기 제1 및 제2 구동부 트랜지스터들과 중첩하지 않는 것을 특징으로 하는 표시 장치.
  18. 제17 항에 있어서,
    상기 클록 신호 배선은 상기 제2 구동부 트랜지스터의 소스 전극에 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  19. 제16 항에 있어서,
    상기 클록 신호 배선은 상기 제1 구동부 트랜지스터의 소스 전극과 동일한 층에 배치되고, 상기 클록 신호 배선은 상기 제1 및 제2 구동부 트랜지스터들과 중첩하지 않는 것을 특징으로 하는 표시 장치.
  20. 제19 항에 있어서,
    상기 클록 신호 배선은 상기 제2 구동부 트랜지스터와 브릿지 전극에 의해 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  21. 제20 항에 있어서, 상기 브릿지 전극은 상기 제1 구동부 트랜지스터의 게이트 전극과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  22. 제1항에 있어서, 상기 표시부는,
    발광 구조물;
    게이트 전극, 소스 전극 및 드레인 전극을 포함하는 화소 구동 트랜지스터; 및
    상기 발광 구조물과 상기 화소 구동 트랜지스터의 드레인 전극을 전기적으로 연결하는 연결 전극을 포함하고, 상기 제1 신호 배선은 상기 연결 전극과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
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