Nothing Special   »   [go: up one dir, main page]

KR20210111120A - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 컨트롤러 및 그 동작 방법 Download PDF

Info

Publication number
KR20210111120A
KR20210111120A KR1020200026228A KR20200026228A KR20210111120A KR 20210111120 A KR20210111120 A KR 20210111120A KR 1020200026228 A KR1020200026228 A KR 1020200026228A KR 20200026228 A KR20200026228 A KR 20200026228A KR 20210111120 A KR20210111120 A KR 20210111120A
Authority
KR
South Korea
Prior art keywords
data
memory
memory device
program
program mode
Prior art date
Application number
KR1020200026228A
Other languages
English (en)
Inventor
엄기표
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200026228A priority Critical patent/KR20210111120A/ko
Priority to US16/991,620 priority patent/US11314652B2/en
Priority to CN202011057959.0A priority patent/CN113342708B/zh
Publication of KR20210111120A publication Critical patent/KR20210111120A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G06F12/0871—Allocation or management of cache space
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • G06F9/30189—Instruction operation extension or modification according to execution mode, e.g. mode flag
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G06F12/0868—Data transfer between cache memory and other subsystems, e.g. storage devices or host systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/21—Employing a record carrier using a specific recording technology
    • G06F2212/214—Solid state disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/31—Providing disk cache in a specific location of a storage system
    • G06F2212/312—In storage controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7204—Capacity control, e.g. partitioning, end-of-life degradation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Human Computer Interaction (AREA)
  • Read Only Memory (AREA)

Abstract

본 기술은 전자 장치에 관한 것으로, 메모리 장치의 저장 공간을 효율적으로 사용하도록 메모리 장치를 제어하는 메모리 컨트롤러는, 메모리 장치를 제어하는 메모리 컨트롤러에 있어서, 상기 메모리 컨트롤러는, 호스트로부터 수신된 데이터를 저장하고 출력하는 캐시 버퍼 및 상기 캐시 버퍼로부터 상기 메모리 장치로 출력된 데이터의 크기를 기초로 프로그램 모드를 결정하고, 상기 결정된 프로그램 모드에 따라 어드레스 및 커맨드를 출력하는 프로그램 모드 설정부를 포함한다.

Description

메모리 컨트롤러 및 그 동작 방법{MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 메모리 장치의 공간을 효율적으로 사용하도록 메모리 장치를 제어하는 메모리 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는, 메모리 장치를 제어하는 메모리 컨트롤러에 있어서, 상기 메모리 컨트롤러는, 호스트로부터 수신된 데이터를 저장하고 출력하는 캐시 버퍼 및 상기 캐시 버퍼로부터 상기 메모리 장치로 출력된 데이터의 크기를 기초로 프로그램 모드를 결정하고, 상기 결정된 프로그램 모드에 따라 어드레스 및 커맨드를 출력하는 프로그램 모드 설정부를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서, 호스트로부터 수신되는 데이터를 저장하는 단계, 상기 저장된 데이터를 상기 메모리 장치로 출력하는 단계, 상기 메모리 장치로부터 출력된 데이터의 크기를 기초로 프로그램 모드를 결정하는 단계 및 상기 결정된 프로그램 모드에 따라 어드레스 및 커맨드를 출력하는 단계를 포함하는 포함할 수 있다.
본 기술에 따르면, 페이지 버퍼에 저장된 데이터의 크기에 따라 데이터가 저장될 영역을 선택함으로써, 메모리 장치의 공간을 효율적으로 사용할 수 있다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 2의 메모리 셀 어레이를 프로그램 모드에 따라 나눈 영역들을 나타낸 도면이다.
도 5는 도 1의 메모리 장치의 핀 구성을 설명하기 위한 도면이다.
도 6은 로우 어드레스를 변경하기 위해 입출력 라인들(DQ)을 통해 수신되는 커맨드 및/또는 어드레스를 설명하기 위한 도면이다.
도 7은 페이지 버퍼들에 저장된 데이터를 기초로 프로그램 모드를 결정하기 위한 메모리 컨트롤러의 구성을 나타낸 도면이다.
도 8은 도 1의 호스트, 메모리 컨트롤러 및 메모리 장치 사이의 데이터 전송을 나타낸 도면이다.
도 9는 페이지 버퍼들에 저장된 데이터의 크기를 기초로 프로그램 모드를 결정하는 방법을 나타낸 도면이다.
도 10은 호스트로부터 플러시 요청을 수신하지 않았을 때 프로그램 모드를 결정하는 방법을 나타낸 도면이다.
도 11은 호스트로부터 플러시 요청 또는 리드 요청을 수신한 때 프로그램 모드를 결정하는 방법을 나타낸 도면이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 15는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 페이지들을 구성할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 2차원 어레이 구조(two-dimensional array structure) 또는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 이하에서는, 3차원 어레이 구조가 실시 예로써 설명되지만, 본 발명이 3차원 어레이 구조에 제한되는 것은 아니다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)는 하나의 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 동작할 수 있다. 또는 메모리 장치(100)는 하나의 메모리 셀에 적어도 두 개의 데이터 비트들을 저장하는 방식으로 동작할 수도 있다. 예를 들면, 메모리 장치(100)는 하나의 메모리 셀에 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트들을 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 동작할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 수신된 커맨드에 따라 쓰기 동작 (프로그램 동작), 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 리드 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원 전압이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치(100)인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)과 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(logical block address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있는 펌웨어(firmware; 미도시)를 포함할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 논리-물리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 호스트(300)로부터 프로그램 요청이 수신되면, 메모리 컨트롤러(200)는 프로그램 요청을 프로그램 커맨드로 변경하고, 프로그램 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 리드 요청이 수신되면, 메모리 컨트롤러(200)는 리드 요청을 리드 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 소거 요청이 수신되면, 메모리 컨트롤러(200)는 소거 요청을 소거 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
메모리 컨트롤러(200)는 캐시 버퍼(210)를 포함할 수 있다. 캐시 버퍼(210)는 호스트(300)로부터 수신된 호스트 데이터를 임시로 저장할 수 있다. 호스트 데이터는 메모리 장치(100)에 프로그램될 프로그램 데이터일 수 있다.
실시 예에서, 캐시 버퍼(210)에 저장된 호스트 데이터들의 크기가 일정 크기 이상이 되면, 캐시 버퍼(210)에 저장된 호스트 데이터들은 프로그램 데이터로써 메모리 장치(100)에 출력될 수 있다. 또는, 호스트 데이터가 캐시 버퍼(210)에 저장된 후 일정 시간이 경과되면, 호스트 데이터는 캐시 버퍼(210)에 저장된 순서대로 하나씩 프로그램 데이터로써 메모리 장치(100)에 출력할 수 있다.
본 발명에서, 호스트 데이터는 캐시 버퍼(210)에 저장된 후, 캐시 버퍼(210)에 저장된 순서대로 하나씩 출력될 수 있다. 여기서 호스트 데이터는 프로그램 데이터로써 캐시 버퍼(210)로부터 출력될 수 있다. 캐시 버퍼(210)로부터 출력된 프로그램 데이터는 메모리 장치(100)의 페이지 버퍼에 저장될 수 있다. 이 때, 페이지 버퍼에 저장된 데이터를 기초로 프로그램 모드가 결정될 수 있다.
프로그램 모드는 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 동작을 수행하는 싱글 레벨 셀 모드(SLC mode) 또는 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램 동작을 수행하는 트리플 레벨 셀 모드(TLC mode) 중 어느 하나일 수 있다.
메모리 컨트롤러(200)는 프로그램 모드 설정부(220)를 포함할 수 있다. 프로그램 모드 설정부(220)는 메모리 장치(100)에 데이터를 프로그램 하는 방식, 즉 프로그램 모드를 설정할 수 있다. 이 때, 프로그램 모드 설정부(220)는 페이지 버퍼에 저장된 데이터의 크기를 기초로 프로그램 모드를 설정할 수 있다.
실시 예에서, 페이지 버퍼에 저장된 데이터의 크기가 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 가능하면, 프로그램 모드 설정부(220)는 싱글 레벨 셀 모드(SLC mode)로 프로그램 모드를 설정할 수 있다. 프로그램 모드가 싱글 레벨 셀 모드(SLC mode)로 설정되면, 메모리 장치(100)로 전송된 데이터는 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램될 수 있다.
실시 예에서, 초기 메모리 장치(100)의 프로그램 모드는 트리플 레벨 셀 모드(TLC mode)일 수 있다. 따라서, 처음 메모리 장치(100)는 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램 동작을 수행할 수 있다.
그러나, 메모리 장치(100)는 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램 동작을 수행하는 중에 페이지 버퍼에 저장된 데이터의 크기가 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 가능한 경우라면, 프로그램 모드 설정부(220)는 프로그램 모드를 싱글 레벨 셀 모드(SLC mode)로 설정할 수 있다. 프로그램 모드가 싱글 레벨 셀 모드(SLC mode)로 설정되면, 메모리 장치(100)로 전송된 데이터는 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램될 수 있다.
이 후, 페이지 버퍼에 저장된 데이터의 크기가 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 가능한 경우가 아니라면, 프로그램 모드 설정부(220)는 프로그램 모드를 다시 트리플 레벨 셀 모드(TLC mode)로 설정할 수 있다. 프로그램 모드가 트리플 레벨 셀 모드(TLC mode)로 설정되면, 메모리 장치(100)로 전송된 데이터는 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램될 수 있다.
실시 예에서, 저장 장치(50)는 버퍼 메모리(미도시)를 더 포함할 수 있다. 메모리 컨트롤러(200)는 호스트(300)와 버퍼 메모리(미도시) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(300)로부터 입력된 데이터를 버퍼 메모리에 임시로 저장하고, 이후 버퍼 메모리에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.
실시 예에서, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
다양한 실시 예에서, 버퍼 메모리는 저장 장치(50)의 외부에서 연결될 수 있다. 이 경우, 저장 장치(50) 외부에 연결된 휘발성 메모리 장치들이 버퍼 메모리의 역할을 수행할 수 있을 것이다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)으로부터 수신된 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 전압 또는 전류를 센싱하여 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시키거나 소거 전압을 인가할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 서브 블록 리드 커맨드 및 어드레스에 응답하여 선택된 메모리 블록의 리드 동작을 제어할 수 있다. 또한, 제어 로직(130)은 서브 블록 소거 커맨드 및 어드레스에 응답하여 선택된 메모리 블록에 포함된 선택된 서브 블록의 소거 동작을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각 메모리 셀에 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태로 프로그램 될 수 있다. 메모리 셀의 목표 프로그램 상태는 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나로 결정될 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2 및 도 3을 참조하면, 도 3은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
메모리 블록(BLKa)에는 서로 평행하게 배열된 제1 셀렉트 라인, 워드 라인들 및 제2 셀렉트 라인이 연결될 수 있다. 예를 들면, 워드 라인들은 제1 및 제2 셀렉트 라인들 사이에서 서로 평행하게 배열될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다.
더욱 구체적으로 설명하면, 메모리 블록(BLKa)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들에 공통으로 연결될 수 있다. 스트링들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들에 포함된 소스 셀렉트 트랜지스터들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKa)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들의 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 메모리 셀에 2 비트 이상의 데이터가 저장되는 메모리 셀을 멀티 레벨 셀(MLC)이라 부르지만, 최근에는 하나의 메모리 셀에 저장되는 데이터의 비트 수가 증가하면서 멀티 레벨 셀(MLC)은 2 비트의 데이터가 저장되는 메모리 셀을 의미하게 되었고, 3 비트 이상의 데이터가 저장되는 메모리 셀은 트리플 레벨 셀(TLC)이라 부르고, 4 비트 이상의 데이터가 저장되는 메모리 셀은 쿼드러플 레벨 셀(QLC)이라 부른다. 이 외에도 다수의 비트들의 데이터가 저장되는 메모리 셀 방식이 개발되고 있으며, 본 실시예는 2 비트 이상의 데이터가 저장되는 메모리 장치에 적용될 수 있다.
다른 실시 예에서, 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다.
도 4는 도 2의 메모리 셀 어레이를 프로그램 모드에 따라 나눈 영역들을 나타낸 도면이다.
도 4를 참조하면, 도 4는 도 2의 메모리 셀 어레이(도 2의 110)를 구분한 영역들을 나타낸다. 도 4에서, 메모리 셀 어레이(110)는 제1 및 제2 영역(110_1, 110_2), 즉 2개의 영역으로 구분될 수 있다. 실시 예에서, 제1 및 제2 영역(110_1, 110_2)의 크기는 다양하게 설정될 수 있다.
다른 실시 예에서, 메모리 셀 어레이(도 2의 110)는 더 많은 영역으로 구분될 수 있다. 예를 들면, 제1 내지 제3 영역으로 구분될 수 있다.
실시 예에서, 제1 영역(110_1)은 데이터가 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램되는 영역이고, 제2 영역(110_2)은 데이터가 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램되는 영역일 수 있다.
즉, 초기 메모리 장치(도 1의 100)는 페이지 버퍼 그룹(도 2의 123)의 페이지 버퍼들(PB1~PBn)에 저장된 데이터를 트리플 레벨 셀(triple level cell; TLC) 방식으로 제2 영역(110_2)에 프로그램 하고, 이 후 페이지 버퍼 그룹(도 2의 123)의 페이지 버퍼들(PB1~PBn)에 저장된 데이터의 크기를 기초로 제1 영역(110_1) 또는 제2 영역(110_2)에 데이터를 프로그램할 수 있다.
구체적으로, 페이지 버퍼 그룹(도 2의 123)의 페이지 버퍼들(PB1~PBn)에 저장된 데이터의 크기를 기초로, 메모리 컨트롤러(도 1의 200)가 프로그램 모드를 싱글 레벨 셀 모드(SLC mode)로 설정하면, 메모리 장치(도 1의 100)는 페이지 버퍼들(PB1~PBn)에 저장된 데이터를 제1 영역(110_1)에 프로그램할 수 있다.
또는, 페이지 버퍼들(PB1~PBn)에 저장된 데이터의 크기를 기초로, 메모리 컨트롤러(도 1의 200)가 프로그램 모드를 트리플 레벨 셀 모드(TLC mode)로 설정하면, 메모리 장치(도 1의 100)는 페이지 버퍼들(PB1~PBn)에 저장된 데이터를 제2 영역(110_2)에 프로그램할 수 있다.
실시 예에서, 페이지 버퍼 그룹(도 2의 123)의 페이지 버퍼들(PB1~PBn)에 저장된 데이터가 제1 영역(110_1) 또는 제2 영역(110_2)에 프로그램되기 위해, 메모리 컨트롤러(도 1의 200)는 페이지 버퍼들(PB1~PBn)에 저장된 데이터의 크기를 기초로 어드레스 및 커맨드를 결정할 수 있다. 또, 메모리 컨트롤러(도 1의 200)는 결정된 어드레스 및 커맨드를 메모리 장치의 핀을 통해 전송할 수 있다.
메모리 장치의 핀에 대해서는, 도 5를 통해 보다 상세히 설명하도록 한다.
도 5는 도 1의 메모리 장치의 핀 구성을 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 장치(도 1의 100)는 복수의 입출력 라인들을 통해 외부 컨트롤러와 통신할 수 있다. 예를 들어, 메모리 장치(도 1의 100)는 칩 인에이블 라인(CE#), 쓰기 인에이블 라인(WE#), 읽기 인에이블 라인(RE#), 어드레스 래치 인에이블 라인(ALE), 커맨드 래치 인에이블 라인(CLE), 쓰기 방지 라인(WP#) 및 레디 비지 라인(Ready Busy, RB)을 포함하는 제어 신호 라인들과, 데이터 입출력 라인들(DQ)을 통해 외부 컨트롤러와 통신한다.
메모리 장치(도 1의 100)는 칩 인에이블 라인(CE#)을 통해 외부 컨트롤러로부터 칩 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 쓰기 인에이블 라인(WE#)을 통해 외부 컨트롤러로부터 쓰기 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 읽기 인에이블 라인(RE#)을 통해 외부 컨트롤러로부터 읽기 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 어드레스 래치 인에이블 라인(ALE)을 통해 외부 컨트롤러로부터 어드레스 래치 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 커맨드 래치 인에이블 라인(CLE)을 통해 외부 컨트롤러로부터 커맨드 래치 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 쓰기 방지 라인(WP#)을 통해 외부 컨트롤러로부터 쓰기 방지 신호를 수신할 수 있다.
실시 예에서, 메모리 장치(도 1의 100)는 레디 비지 라인(Ready Busy, RB)을 통해 메모리 컨트롤러(도 1의 200)로 메모리 장치(도 1의 100)가 레디 상태인지 또는 비지 상태인지를 출력하는 레디 비지 신호를 제공할 수 있다.
칩 인에이블 신호는 메모리 장치(도 1의 100)를 선택하는 제어 신호일 수 있다. 칩 인에이블 신호가 '하이'상태에 있고, 메모리 장치(도 1의 100)가 '레디' 상태에 해당하면, 메모리 장치(도 1의 100)는 저전력 대기 상태(low power standby state)에 진입할 수 있다.
쓰기 인에이블 신호는 메모리 장치(도 1의 100)로 입력되는 커맨드, 어드레스 및 입력 데이터를 래치에 저장하는 것을 제어하는 제어 신호일 수 있다.
읽기 인에이블 신호는 시리얼 데이터의 출력을 인에이블하는 제어 신호일 수 있다.
어드레스 래치 인에이블 신호는 입출력 라인들(DQ)로 입력되는 신호의 유형이 커맨드, 어드레스 또는 데이터 중 어떤 것인지를 나타내기 위해 호스트가 사용하는 제어 신호들 중 하나일 수 있다.
커맨드 래치 인에이블 신호는 입출력 라인들(DQ)로 입력되는 신호의 유형이 커맨드, 어드레스 또는 데이터 중 어떤 것인지를 나타내기 위해 호스트가 사용하는 제어 신호들 중 하나일 수 있다.
예를 들어, 커맨드 래치 인에이블 신호가 활성화(예를 들어, 로직 하이)되고, 어드레스 래치 인에이블 신호가 비활성화(예를 들어, 로직 로우)되고, 쓰기 인에이블 신호가 활성화(예를 들어, 로직 로우)된 후 비활성화(예를 들어, 로직 하이)되면, 메모리 장치(도 1의 100)는 입출력 라인들(DQ)을 통해 입력되는 신호가 커맨드임을 식별할 수 있다.
예를 들어, 커맨드 래치 인에이블 신호가 비활성화(예를 들어, 로직 로우)되고, 어드레스 래치 인에이블 신호가 활성화(예를 들어, 로직 하이)되고, 쓰기 인에이블 신호가 활성화(예를 들어, 로직 로우)된 뒤, 비활성화(예를 들어, 로직 하이)되면, 메모리 장치(도 1의 100)는 입출력 라인들(DQ)을 통해 입력되는 신호가 어드레스임을 식별할 수 있다.
쓰기 방지 신호는 메모리 장치(도 1의 100)가 프로그램 동작 및 소거 동작을 수행하는 것을 비활성화 시키는 제어 신호일 수 있다.
레디 비지 신호는 메모리 장치(도 1의 100)의 상태를 식별하는 신호일 수 있다. 즉 로우 상태의 레디 비지 신호는 메모리 장치(도 1의 100)가 적어도 하나 이상의 동작을 수행 중임을 나타낸다. 하이 상태의 레디 비지 신호는 메모리 장치(도 1의 100)가 동작을 수행하고 있지 않음을 나타낸다.
메모리 장치(도 1의 100)가 프로그램 동작, 읽기 동작 및 소거 동작 중 어느 하나의 동작을 수행하는 동안 레디 비지 신호는 로우 상태일 수 있다. 본 발명의 실시 예에서, 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)는 레디 비지 신호를 기초로 프로그램 동작 또는 소거 동작이 종료된 시점인 종료 시점을 결정할 수 있다.
도 6은 로우 어드레스를 변경하기 위해 입출력 라인들(DQ)을 통해 수신되는 커맨드 및/또는 어드레스를 설명하기 위한 도면이다.
도 6을 참조하면, 도 6의 (a)는 로우 어드레스를 변경하기 위해 컨펌 커맨드 수신 전에 커맨드 및 어드레스가 수신되는 경우를 도시하고, 도 6의 (b)는 로우 어드레스를 변경하기 위해 컨펌 커맨드 수신 전에 어드레스만 수신되는 경우를 도시한다.
도 6의 (a) 및 (b)에서, 외부 컨트롤러로부터 도 5의 입출력 라인들(DQ)을 통해 제1 커맨드(CMD1), 제1 어드레스(ADDR1) 및 제1 데이터(DATA1)가 순차적으로 수신될 수 있다.
실시 예에서, 제1 커맨드(CMD1)는 셋업 커맨드, 제2 커맨드(CMD2)는 컨펌 커맨드일 수 있다. 셋업 커맨드는 외부 컨트롤러로부터 수신된 데이터를 프로그램 하는 방법을 결정하는 커맨드이고, 컨펌 커맨드는 셋업 커맨드에 의해 결정된 커맨드에 대응하는 동작의 개시를 지시하는 커맨드일 수 있다. 제1 어드레스(ADDR1)는 컬럼 어드레스 및 로우 어드레스를 포함할 수 있다. 제1 데이터(DATA1)는 메모리 장치(도 2의 100)에 프로그램될 데이터일 수 있다.
실시 예에서, 외부 컨트롤러로부터 제1 커맨드(CMD1), 제1 어드레스(ADDR1) 및 제1 데이터(DATA1)가 수신되면, 제1 어드레스(ADDR1)에 포함된 컬럼 어드레스에 대응하는 페이지 버퍼에 제1 데이터(DATA1)가 임시 저장될 수 있다.
이 후, 메모리 장치(도 2의 100)가 도 5의 입출력 라인들(DQ)을 통해 외부 컨트롤러로부터 제2 커맨드(CMD2), 즉 컨펌 커맨드를 수신하면, 메모리 장치(도 2의 100)는 페이지 버퍼에 저장된 제1 데이터(DATA1)를 메모리 셀 어레이(도 2의 110)에 프로그램할 수 있다. 이 때, 제1 데이터(DATA1)가 프로그램되는 방법은 제1 어드레스(ADDR1)의 로우 어드레스에 의해 결정될 수 있다.
그러나, 도 6의 (a)를 참조하면, 제1 어드레스(ADDR1)에 포함된 로우 어드레스에 대응하는 메모리 영역과 다른 메모리 영역에 제1 데이터(DATA1)를 저장하기 위해, 메모리 장치(도 2의 100)는 컨펌 커맨드를 수신하기 전, 외부 컨트롤러로부터 어드레스 변경 커맨드 및 변경 어드레스를 수신될 수 있다.
예를 들면, 외부 컨트롤러로부터 컨펌 커맨드인 제2 커맨드(CMD2)를 수신하기 전, 메모리 장치(도 1의 100)는 제3 커맨드(CMD3) 및 제3 어드레스(ADDR3)를 수신할 수 있다(801). 제3 커맨드(CMD3)는 어드레스 변경 커맨드이고, 제3 어드레스(ADDR3)는 변경 어드레스일 수 있다. 어드레스 변경 커맨드는 변경 어드레스를 기초로 데이터가 저장되는 메모리 영역을 변경할 것을 지시하는 커맨드일 수 있다. 즉, 제3 커맨드(CMD3) 및 제3 어드레스(ADDR3)를 기초로 제1 데이터(DATA1)가 저장되는 메모리 영역을 변경함으로써, 제1 데이터(DATA1)를 저장하는 방법이 변경될 수 있다.
도 6의 (a) 및 (b)에서, 제3 어드레스(ADDR3)에 로우 어드레스만 포함되거나 또는 로우 어드레스 및 컬럼 어드레스가 모두 포함될 수 있다. 제3 커맨드(CMD3)는 로우 어드레스를 변경하기 위한 어드레스 변경 커맨드이므로, 제3 어드레스(ADDR3)에 포함된 컬럼 어드레스와 관계없이 로우 어드레스만을 기초로 제1 데이터(DATA1)가 저장될 메모리 영역이 결정될 수 있다.
도 6의 (b)를 참조하면, 제2 커맨드(CMD2), 즉 컨펌 커맨드 수신 전, 제1 데이터(DATA1)가 저장될 메모리 영역을 다시 결정하는 제3 어드레스(ADDR3)가 외부 컨트롤러로부터 수신될 수 있다. 도 6의 (a)와 달리, 도 6의 (b)에서, 메모리 장치(도 1의 100)는 제1 데이터(DATA1)가 저장될 메모리 영역을 변경하기 위해, 어드레스 변경 커맨드를 수신하지 않고, 변경 어드레스인 제3 어드레스(ADDR3)만을 수신할 수도 있다(803).
구체적으로, 도 6의 (b)를 참조하면, 도 6의 (a)와 동일하게, 메모리 장치(도 1의 200)는 도 6의 입출력 라인들(DQ)을 통해 외부 컨트롤러로부터 제1 커맨드(CMD1), 제1 어드레스(ADDR1) 및 제1 데이터(DATA1)를 순차적으로 수신할 수 있다.
그러나, 도 6의 (a)와 달리, 제1 어드레스(ADDR1)에 의해 결정된 로우 어드레스를 변경하기 위해, 즉 이미 결정된 제1 데이터(DATA1)가 저장될 메모리 영역을 변경하기 위해, 메모리 장치(도 1의 200)는 제3 어드레스(ADDR3)만 외부 컨트롤러로부터 수신할 수 있다. 메모리 장치(도 1의 200)는 제1 어드레스(ADDR1)에 의해 결정된 메모리 영역을 제3 어드레스(ADDR3)를 통해 변경할 수 있다.
결과적으로, 도 6의 (b)를 참조하면, 제2 커맨드(CMD2), 즉 컨펌 커맨드를 수신하기 전에 수신된 제3 어드레스(ADDR3)만을 기초로, 제1 데이터(DATA1)가 저장될 메모리 영역이 변경될 수 있다.
도 7은 페이지 버퍼들에 저장된 데이터를 기초로 프로그램 모드를 결정하기 위한 메모리 컨트롤러의 구성을 나타낸 도면이다.
도 7을 참조하면, 도 7의 메모리 컨트롤러(200)는 캐시 버퍼(210) 및 프로그램 모드 설정부(220)를 포함할 수 있다. 프로그램 모드 설정부(220)는 메모리 장치(100)에 포함된 페이지 버퍼의 크기(용량)에 관한 정보를 미리 알고 있는 것으로 가정한다.
실시 예에서, 호스트(300)는 프로그램 요청(PGM_REQ)과 함께 호스트 데이터(HOST_DATA)를 메모리 컨트롤러(200)에 출력할 수 있다. 프로그램 요청(PGM_REQ)은 메모리 장치(100)에 프로그램 동작을 지시하는 요청일 수 있다. 또, 호스트 데이터(HOST_DATA)는 프로그램 요청(PGM_REQ)에 대응하는 데이터로, 메모리 장치(100)에 프로그램될 프로그램 데이터(PGM_DATA)일 수 있다.
호스트(300)로부터 호스트 데이터(HOST_DATA)가 수신되면, 캐시 버퍼(210)는 수신된 호스트 데이터(HOST_DATA)를 저장할 수 있다. 캐시 버퍼(210)에 저장된 호스트 데이터(HOST_DATA)는 프로그램 데이터(PGM_DATA)로써 메모리 장치(100)에 출력될 수 있다. 이 때, 호스트 데이터(HOST_DATA)는 캐시 버퍼(210)에 저장된 순서대로 출력될 수 있다. 캐시 버퍼(210)로부터 프로그램 데이터(PGM_DATA)가 출력되면, 프로그램 데이터(PGM_DATA)는 메모리 장치(100)에 포함된 페이지 버퍼에 저장될 수 있다.
실시 예에서, 프로그램 데이터(PGM_DATA)는 메모리 장치(100)뿐만 아니라 프로그램 모드 설정부(220)에도 출력될 수 있다. 프로그램 모드 설정부(220)는 캐시 버퍼(210)로부터 프로그램 데이터(PGM_DATA)를 수신함으로써, 페이지 버퍼에 저장된 데이터의 크기를 판단할 수 있다.
즉, 캐시 버퍼(210)로부터 출력된 데이터는 모두 메모리 셀 어레이(도 2의 110)에 프로그램 되기 전에 페이지 버퍼에 저장되므로, 캐시 버퍼(210)로부터 출력된 데이터를 기초로 페이지 버퍼에 저장된 데이터의 크기가 판단될 수 있다.
실시 예에서, 프로그램 모드 설정부(220)는 페이지 버퍼의 크기(용량)를 미리 알고 있기 때문에, 캐시 버퍼(210)로부터 수신되는 데이터의 크기를 기초로 페이지 버퍼의 잔여 크기(잔여 용량)를 알 수 있다. 즉, 프로그램 모드 설정부(220)는 페이지 버퍼에 추가로 저장될 수 있는 데이터의 크기를 판단할 수 있다.
프로그램 모드 설정부(220)는 페이지 버퍼에 저장된 데이터의 크기 또는 페이지 버퍼에 추가로 저장될 수 있는 데이터의 크기를 기초로 프로그램 모드를 설정할 수 있다.
예를 들면, 처음 프로그램 동작 시, 프로그램 모드는 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램 동작을 수행하는 트리플 레벨 셀 모드(TLC mode)일 수 있다. 즉, 디폴트 모드는 트리플 레벨 셀 모드(TLC mode)일 수 있다.
그러나, 메모리 장치(100)가 프로그램 동작을 수행하는 시점에서 페이지 버퍼에 저장된 데이터의 크기가 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 가능한 크기면(페이지 버퍼에 추가로 저장될 수 있는 데이터가 2 페이지 이상이면), 프로그램 모드 설정부(220)는 프로그램 모드를 싱글 레벨 셀 모드(SLC mode)로 설정할 수 있다.
반대로, 메모리 장치(100)가 프로그램 동작을 수행하는 시점에서 페이지 버퍼에 저장된 데이터의 크기가 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 가능한 크기가 아니면(페이지 버퍼에 추가로 저장될 수 있는 데이터가 1 페이지 이하면), 프로그램 모드 설정부(220)는 프로그램 모드를 디폴트 모드인 트리플 레벨 셀 모드(TLC mode)로 유지할 수 있다.
실시 예에서, 호스트(300)는 플러시 요청(FLUSH_REQ)을 메모리 컨트롤러(200)에 출력할 수 있다. 플러시 요청(FLUSH_REQ)은 페이지 버퍼에 저장된 모든 데이터를 메모리 셀 어레이(도 4의 110)에 프로그램할 것을 지시하는 요청일 수 있다.
예를 들어, 호스트(300)가 플러시 요청(FLUSH_REQ)을 출력하지 않는 경우, 즉 메모리 컨트롤러(200)가 호스트(300)로부터 플러시 요청(FLUSH_REQ)을 수신하지 못하면, 프로그램 모드는 프로그램 동작 수행 시점에서 페이지 버퍼에 저장된 데이터의 크기에 따라 싱글 레벨 셀 모드(SLC mode)로 변경되거나 또는 트리플 레벨 셀 모드(TLC mode)로 유지될 수 있다.
그러나, 호스트(300)가 플러시 요청(FLUSH_REQ)을 출력하는 경우, 즉 메모리 컨트롤러(200)가 호스트(300)로부터 플러시 요청(FLUSH_REQ)을 수신하면, 플러시 요청(FLUSH_REQ)을 수신한 시점에 프로그램 모드 설정부(220)는 페이지 버퍼에 저장된 데이터의 크기를 판단할 수 있다.
이 후, 프로그램 모드 설정부(220)는 페이지 버퍼에 저장된 데이터의 크기를 기초로 프로그램 모드를 결정할 수 있다. 즉, 프로그램 모드 설정부(220)는 페이지 버퍼에 저장된 데이터의 크기를 기초로, 메모리 장치(100)에 출력할 어드레스(ADDR) 및 컨펌 커맨드(CFM_CMD)를 결정할 수 있다. 이 때, 프로그램 모드 설정부(220)가 페이지 버퍼에 저장된 데이터의 크기를 기초로 출력하는 어드레스(ADDR)는 도 6의 제3 어드레스(ADDR3), 컨펌 커맨드(CFM_CMD)는 도 6의 제2 커맨드(CMD2)일 수 있다.
실시 예에서, 호스트(300)로부터 플러시 요청(FLUSH_REQ)을 수신하여 페이지 버퍼에 저장된 데이터의 크기를 판단한 결과, 데이터의 크기가 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 가능한 크기일 수 있다. 데이터의 크기가 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 가능한 크기면, 프로그램 모드 설정부(220)는 프로그램 모드를 싱글 레벨 셀 모드(SLC mode)로 설정할 수 있다.
구체적으로, 싱글 레벨 셀 모드(SLC mode)에서, 프로그램 모드 설정부(220)는 메모리 셀 어레이(도 4의 110)의 제1 및 제2 영역(도 4의 110_1, 110_2) 중 제2 영역(도 4의 110_2)을 선택하는 어드레스(ADDR) 및 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 동작의 수행을 지시하는 컨펌 커맨드(CFM_CMD)를 출력할 수 있다. 프로그램 모드 설정부(220)로부터 어드레스(ADDR) 및 컨펌 커맨드(CFM_CMD)를 수신하면, 메모리 장치(100)는 페이지 버퍼에 저장된 데이터를 제2 영역(도 4의 110_2)에 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램할 수 있다.
다른 실시 예에서, 호스트(300)로부터 플러시 요청(FLUSH_REQ)을 수신하여 페이지 버퍼에 저장된 데이터의 크기를 판단한 결과, 데이터의 크기가 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 가능한 크기가 아닐 수 있다. 데이터의 크기가 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 가능한 크기가 아니면, 프로그램 모드 설정부(220)는 프로그램 모드를 트리플 레벨 셀(TLC mode)로 프로그램 모드를 설정할 수 있다.
구체적으로, 프로그램 모드 설정부(220)는 메모리 셀 어레이(도 4의 110)의 제1 및 제2 영역(도 4의 110_1, 110_2) 중 제1 영역(도 4의 110_1)을 선택하는 어드레스(ADDR) 및 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램 동작의 수행을 지시하는 컨펌 커맨드(CFM_CMD)를 출력할 수 있다. 이 후, 프로그램 모드 설정부(220)로부터 어드레스(ADDR) 및 컨펌 커맨드(CFM_CMD)를 수신하면, 메모리 장치(100)는 페이지 버퍼에 저장된 데이터를 제1 영역(도 4의 110_1)에 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램할 수 있다.
결과적으로, 메모리 컨트롤러(200)가 호스트(300)로부터 플러시 요청(FLUSH_REQ)을 수신하지 못한 경우면, 메모리 장치(100)가 프로그램 동작을 수행하는 시점에 페이지 버퍼에 저장된 데이터의 크기를 기초로 프로그램 모드가 설정될 수 있다. 그러나, 메모리 컨트롤러(200)가 호스트(300)로부터 플러시 요청(FLUSH_REQ)을 수신하면, 플러시 요청(FLUSH_REQ)을 수신한 시점에 페이지 버퍼에 저장된 데이터의 크기를 기초로 프로그램 모드가 설정될 수 있다.
도 8은 도 1의 호스트, 메모리 컨트롤러 및 메모리 장치 사이의 데이터 전송을 나타낸 도면이다.
도 8을 참조하면, 도 8의 호스트(HOST)는 도 1의 호스트(도 1의 300), 도 8의 메모리 컨트롤러(MEMORY CONTROLLER)는 도 1의 메모리 컨트롤러(도 1의 200), 도 8의 메모리 장치(MEMORY DEVICE)는 도 1의 메모리 장치(도 1의 100)일 수 있다.
도 8을 참조하면, 도 8은 호스트(HOST)로부터 출력된 데이터가 메모리 장치(MEMORY DEVICE)의 제1 내지 제n 페이지 버퍼(PB1~PBn)에 저장되는 일련의 과정을 도시한다. 도 8에서, 호스트(HOST)로부터 출력되는 호스트 데이터는 제1 내지 제6 호스트 데이터(HOST_DATA1~6) 순으로 출력되는 것으로 가정한다.
실시 예에서, 호스트(HOST)로부터 제1 내지 제6 호스트 데이터(HOST_DATA1~6)가 출력될 수 있다. 호스트 데이터는 호스트(HOST)로부터 출력되는 프로그램 요청에 대응하는 데이터로, 메모리 장치(MEMORY DEVICE)에 프로그램될 데이터일 수 있다.
호스트(HOST)로부터 출력된 호스트 데이터(HOST_DATA1~6)는 메모리 컨트롤러(MEMORY CONTROLLER)에 포함된 캐시 버퍼(CACHE BUFFER)에 저장될 수 있다. 캐시 버퍼(CACHE BUFFER)에는 제1 내지 제6 호스트 데이터(HOST_DATA1~6)가 순차적으로 저장될 수 있다.
실시 예에서, 캐시 버퍼(CACHE BUFFER)에 저장된 데이터는 프로그램 데이터로써 메모리 장치(MEMORY DEVICE)에 출력될 수 있다. 이 때, 메모리 장치(MEMORY DEVICE)에 출력되는 프로그램 데이터(PGM_DATA1~6)는 캐시 버퍼(CACHE BUFFER)에 저장된 순서대로 순차적으로 출력될 수 있다.
캐시 버퍼(CACHE BUFFER)로부터 출력된 프로그램 데이터(PGM_DATA1~6)는 메모리 장치(MEMORY DEVICE)의 제1 내지 제n 페이지 버퍼(PB1~PBn)에 저장될 수 있다.
실시 예에서, 호스트(HOST)로부터 출력되는 호스트 데이터(HOST_DATA1~6)의 크기는 4Kbyte일 수 있다. 따라서, 호스트(HOST)로부터 출력되는 호스트 데이터(HOST_DATA1~6) 및 캐시 버퍼(CACHE BUFFER)로부터 출력되는 프로그램 데이터(PGM_DATA1~6) 단위는 4Kbyte일 수 있다.
그러나, 페이지 버퍼(PB1~PBn)에 저장된 프로그램 데이터는 8Kbyte 단위로 프로그램될 수 있다. 즉, 페이지 버퍼(PB1~PBn)에 저장된 데이터는 페이지 단위로 메모리 셀 어레이(도 4의 110)에 프로그램 되므로, 프로그램 동작 시 한번에 프로그램되는 데이터의 크기는 한 페이지의 크기인 8Kbyte 일 수 있다.
예를 들면, 메모리 장치(MEMORY DEVICE)가 트리플 레벨 셀(Triple Level Cell; TLC) 방식으로 프로그램 동작을 수행하는 경우, 메모리 장치(MEMORY DEVICE)는 8Kbyte 크기의 하위 페이지(least significant bit page; LSB page), 8Kbyte 크기의 중간 페이지(centre significant bit page; CSB page) 및 8Kbyte 크기의 상위 페이지(most significant bit page; MSB page), 즉 3개의 페이지에 대한 프로그램 동작을 수행함으로써, 메모리 셀 어레이(도 4의 110)에 데이터를 프로그램할 수 있다. 즉 페이지 버퍼(PB1~PBn)에 저장된 데이터의 크기가 하나의 페이지로 프로그램 가능한 크기가 아니면, 메모리 장치(MEMORY DEVICE)는 트리플 레벨 셀 모드(TLC mode)에서 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램 동작을 수행할 수 있다.
다른 실시 예에서, 제1 내지 제n 페이지 버퍼(PB1~PBn)에 저장된 데이터의 크기가 하나의 페이지로 프로그램 가능한 크기면(제1 프로그램 데이터(PGM_DATA1) 및/또는 제2 프로그램 데이터(PGM_DATA2)가 저장된 경우라면), 메모리 장치(MEMORY DEVICE)는 싱글 레벨 셀 모드(SLC mode)에서 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 동작을 수행할 수 있다. 즉, 메모리 장치(MEMORY DEVICE)는 8Kbyte 크기의 하나의 페이지에 대한 프로그램 동작을 수행함으로써, 프로그램 데이터를 메모리 셀 어레이(도 4의 110)에 프로그램할 수 있다.
제1 내지 제n 페이지 버퍼(PB1~PBn)에 저장된 데이터의 크기를 기초로 프로그램 모드를 설정하는 방법, 즉 프로그램 동작을 수행하는 방식을 결정하는 방법에 대해서는 도 9를 통해 보다 상세히 설명하도록 한다.
도 9는 페이지 버퍼들에 저장된 데이터의 크기를 기초로 프로그램 모드를 결정하는 방법을 나타낸 도면이다.
도 8 및 도 9을 참조하면, 도 9의 (a) 내지 (c)는 도 8의 제1 내지 제n 페이지 버퍼(PB1~PBn)에 저장된 데이터를 나타낸다. 도 8에서와 마찬가지로, 도 9에서, 프로그램 데이터(PGM_DATA1~6)는 4Kbyte 단위이고, 프로그램 동작이 수행되는 단위인 페이지들(LSB page, CSB page, MSB page)의 크기는 8Kbyte 인 것으로 가정한다.
도 9의 (a)를 참조하면, 메모리 장치(도 1의 100)가 프로그램 동작을 수행하는 시점 또는 호스트(도 1의 300)로부터 플러시 요청을 수신한 시점에 페이지 버퍼에 저장된 데이터는 제1 및 제2 프로그램 데이터(PGM_DATA1, 2)일 수 있다.
이 경우, 제1 내지 제n 페이지 버퍼(PB1~PBn)에 저장된 데이터의 크기는 하나의 페이지로 프로그램 가능한 크기일 수 있다. 따라서, 메모리 장치(도 1의 100)가 프로그램 동작을 수행하는 시점 또는 호스트(도 1의 300)로부터 플러시 요청을 수신한 시점에, 프로그램 모드 설정부(도 1의 220)는 프로그램 모드를 디폴트 모드인 트리플 레벨 셀 모드(TLC mode)에서 싱글 레벨 셀 모드(SLC mode)로 변경할 수 있다.
이 후, 프로그램 모드 설정부(도 1의 220)는 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램하기 위한 어드레스 및 컨펌 커맨드를 출력할 수 있다. 이 때 출력되는 어드레스는 도 4의 제2 영역(도 4의 110_2)을 선택하는 어드레스이고, 컨펌 커맨드는 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 동작의 수행을 지시하는 커맨드 일 수 있다.
프로그램 모드 설정부(도 1의 220)로부터 제2 영역(도 4의 110_2)을 선택하는 어드레스 및 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 동작의 수행을 지시하는 컨펌 커맨드를 수신한 후, 메모리 장치(도 1의 100)는 제1 및 제2 프로그램 데이터(PGM_DATA1, 2)를 제2 영역(도 4의 110_2)에 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램할 수 있다.
다른 실시 예에서, 메모리 장치(도 1의 100)가 프로그램 동작을 수행하는 시점 또는 호스트(도 1의 300)로부터 플러시 요청을 수신한 시점에 페이지 버퍼에 저장된 데이터가 제1 프로그램 데이터(PGM_DATA1)뿐인 경우라면, 위와 마찬가지로, 메모리 장치(도 1의 100)는 제1 프로그램 데이터를 제2 영역(도 4의 110_2)에 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램할 수 있다.
도 9의 (b)를 참조하면, 메모리 장치(도 1의 100)가 프로그램 동작을 수행하는 시점 또는 호스트(도 1의 300)로부터 플러시 요청을 수신한 시점에 페이지 버퍼에 저장된 데이터는 제1 내지 제3 프로그램 데이터(PGM_DATA1~3)일 수 있다. 또, 도 9의 (c)를 참조하면, 메모리 장치(도 1의 100)가 프로그램 동작을 수행하는 시점 또는 호스트(도 1의 300)로부터 플러시 요청을 수신한 시점에 페이지 버퍼에 저장된 데이터는 제1 내지 제5 프로그램 데이터(PGM_DATA1~5)일 수 있다.
도 9의 (b) 및 (c)의 경우, 제1 내지 제n 페이지 버퍼(PB1~PBn)에 저장된 데이터의 크기는 하나의 페이지로 프로그램 가능한 크기가 아닐 수 있다. 따라서, 도 9의 (b) 및 (c)에서, 메모리 장치(도 1의 100)가 프로그램 동작을 수행하는 시점 또는 호스트(도 1의 300)로부터 플러시 요청을 수신한 시점에, 프로그램 모드 설정부(도 1의 220)는 프로그램 모드를 디폴트 모드인 트리플 레벨 셀 모드(TLC mode)로 유지할 수 있다.
이 후, 프로그램 모드 설정부(도 1의 220)는 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램하기 위한 어드레스 및 컨펌 커맨드를 출력할 수 있다. 이 때 출력되는 어드레스는 도 4의 제1 영역(도 4의 110_1)을 선택하는 어드레스이고, 컨펌 커맨드는 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램 동작의 수행을 지시하는 커맨드 일 수 있다.
프로그램 모드 설정부(도 1의 220)로부터 제1 영역(도 4의 110_1)을 선택하는 어드레스 및 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램 동작의 수행을 지시하는 컨펌 커맨드를 수신한 후, 메모리 장치(도 1의 100)는 제1 내지 제3 프로그램 데이터(PGM_DATA1~3) 또는 제1 내지 제5 프로그램 데이터(PGM_DATA1~5)를 제1 영역(도 4의 110_1)에 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램할 수 있다.
도 10은 호스트로부터 플러시 요청을 수신하지 않았을 때 프로그램 모드를 결정하는 방법을 나타낸 도면이다.
도 10을 참조하면, 도 10의 메모리 컨트롤러(200)는 캐시 버퍼(210) 및 프로그램 모드 설정부(220)를 포함할 수 있다. 캐시 버퍼(210)는 호스트(도 1의 300)로부터 호스트 데이터를 수신하여 저장하고, 저장된 호스트 데이터를 프로그램 데이터(PGM_DATA)로써 출력할 수 있다. 프로그램 모드 설정부(220)는 메모리 장치(100)에 데이터를 프로그램 하기 위한 프로그램 모드를 설정할 수 있다. 이 때, 프로그램 모드 설정부(220)는 설정된 프로그램 모드에 따라 데이터가 프로그램될 영역에 대응하는 어드레스(ADDR) 및 프로그램 방식을 결정하는 컨펌 커맨드(CFM_CMD)를 출력할 수 있다.
도 10에서, 메모리 컨트롤러(200)는 호스트(도 1의 300)로부터 플러시 요청을 수신하지 않았으므로, 도 10은 프로그램 동작을 수행하는 시점에서, 메모리 컨트롤러(200)의 동작을 도시한다. 프로그램 동작을 수행하는 시점은 메모리 장치(100)의 페이지 버퍼에 데이터가 모두 저장된 시점이거나, 메모리 컨트롤러(200)의 내부 동작으로 프로그램 동작의 수행을 결정한 시점을 의미할 수 있다.
실시 예에서, 프로그램 동작을 수행하는 시점에서, 프로그램 모드 설정부(220)는 잔여 데이터 출력 요청(RDO_REQ)을 캐시 버퍼(210)로 출력할 수 있다. 잔여 데이터 출력 요청(RDO_REQ)은 캐시 버퍼(210)에 저장된 데이터가 모두 출력되기 위한 요청일 수 있다.
잔여 데이터 출력 요청(RDO_REQ)에 응답하여, 캐시 버퍼(210)에 저장된 데이터는 프로그램 데이터(PGM_DATA)로써 메모리 장치(100)에 출력될 수 있다. 메모리 장치(100)에 출력된 프로그램 데이터(PGM_DATA)는 페이지 버퍼에 저장될 수 있다.
캐시 버퍼(210)에 저장된 데이터가 모두 출력되면, 캐시 버퍼(210)로부터 출력된 데이터의 크기를 나타내는 잔여 데이터 출력 정보(RDO_INF)가 출력될 수 있다. 즉, 잔여 데이터 출력 정보(RDO_INF)는 캐시 버퍼(210)에서 메모리 컨트롤러(200)로 출력된 데이터의 크기를 나타내는 정보일 수 있다.
프로그램 모드 설정부(220)는 잔여 데이터 출력 정보(RDO_INF)를 수신한 후, 캐시 버퍼(210)로부터 메모리 장치(100)로 출력된 프로그램 데이터(PGM_DATA)의 크기를 판단할 수 있다. 이 때, 캐시 버퍼(210)로부터 출력된 프로그램 데이터(PGM_DATA)는 잔여 데이터 출력 요청(RDO_REQ)에 의해 출력된 프로그램 데이터(PGM_DATA)뿐만 아니라, 잔여 데이터 출력 요청(RDO_REQ)을 수신하기 전에 캐시 버퍼(210)로부터 출력된 프로그램 데이터(PGM_DATA)를 포함할 수 있다.
이 후, 프로그램 모드 설정부(220)는 캐시 버퍼(210)로부터 출력된 프로그램 데이터(PGM_DATA)의 크기를 기초로 프로그램 모드를 설정할 수 있다. 즉, 메모리 장치(100)의 페이지 버퍼에 저장된 데이터의 크기를 기초로, 프로그램 모드 설정부(220)는 프로그램 모드를 디폴트 모드인 트리플 레벨 셀 모드(TLC mode)로 유지하거나 또는 싱글 레벨 셀 모드(SLC mode)로 변경할 수 있다.
프로그램 모드가 트리플 레벨 셀 모드(TLC mode)로 유지되는 경우, 프로그램 모드 설정부(220)는 메모리 셀 어레이(도 4의 110)의 제2 영역(도 4의 110_2)을 선택하는 어드레스(ADDR) 및 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램 동작을 수행할 것을 지시하는 컨펌 커맨드(CFM_CMD)를 출력할 수 있다.
프로그램 모드가 싱글 레벨 셀 모드(SLC mode)로 변경되는 경우, 프로그램 모드 설정부(220)는 메모리 셀 어레이(도 4의 110)의 제1 영역(도 4의 110_1)을 선택하는 어드레스(ADDR) 및 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 동작을 수행할 것을 지시하는 컨펌 커맨드(CFM_CMD)를 출력할 수 있다.
도 11은 호스트로부터 플러시 요청 또는 리드 요청을 수신한 때 프로그램 모드를 결정하는 방법을 나타낸 도면이다.
도 10 및 도 11을 참조하면, 도 11은 도 10과 달리 메모리 컨트롤러(200)가 호스트(300)로부터 플러시 요청(FLUSH_REQ) 또는 리드 요청(READ_REQ)을 수신한 경우를 도시한다. 메모리 컨트롤러(200)가 호스트(300)로부터 플러시 요청(FLUSH_REQ)을 수신한 경우뿐만 아니라 리드 요청(READ_REQ)을 수신한 경우에도, 프로그램 모드 설정부(220)는 동일한 방법으로 프로그램 모드를 설정한다. 아래에서는, 메모리 컨트롤러(200)가 호스트(300)로부터 플러시 요청(FLUSH_REQ)을 수신한 경우를 예를 들어 설명하도록 한다.
도 10에서, 메모리 컨트롤러(200)는 캐시 버퍼(210) 및 프로그램 모드 설정부(220)를 포함할 수 있다.
실시 예에서, 호스트(300)는 플러시 요청(FLUSH_REQ) 또는 리드 요청(READ_REQ)을 출력할 수 있다. 플러시 요청(FLUSH_REQ)은 메모리 컨트롤러(200)의 캐시 버퍼(210)에 저장된 데이터를 메모리 장치(100)로 출력하여 프로그램 동작을 수행할 것을 지시하는 요청일 수 있다. 리드 요청(READ_REQ)은 메모리 장치(100)에 저장된 특정 데이터를 리드할 것을 지시하는 요청일 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 메모리 장치(100)로 데이터 전송 중 호스트(300)는 플러시 요청(FLUSH_REQ)을 프로그램 모드 설정부(220)에 출력할 수 있다. 프로그램 모드 설정부(220)는 플러시 요청(FLUSH_REQ)에 응답하여 캐시 버퍼(210)에 잔여 데이터 출력 요청(RDO_REQ)을 출력할 수 있다. 잔여 데이터 출력 요청(RDO_REQ)은 캐시 버퍼(210)에 저장된 데이터가 모두 출력되기 위한 요청일 수 있다.
잔여 데이터 출력 요청(RDO_REQ)에 응답하여, 캐시 버퍼(210)에 저장된 데이터는 프로그램 데이터(PGM_DATA)로써 메모리 장치(100)에 출력될 수 있다. 메모리 장치(100)에 출력된 프로그램 데이터(PGM_DATA)는 페이지 버퍼에 저장될 수 있다.
캐시 버퍼(210)에 저장된 데이터가 모두 출력되면, 캐시 버퍼(210)로부터 출력된 데이터의 크기를 나타내는 잔여 데이터 출력 정보(RDO_INF)가 출력될 수 있다. 즉, 잔여 데이터 출력 정보(RDO_INF)는 캐시 버퍼(210)에서 메모리 컨트롤러(200)로 출력된 데이터의 크기를 나타내는 정보일 수 있다.
프로그램 모드 설정부(220)는 잔여 데이터 출력 정보(RDO_INF)를 수신한 후, 캐시 버퍼(210)로부터 메모리 장치(100)로 출력된 프로그램 데이터(PGM_DATA)의 크기를 판단할 수 있다. 이 때, 캐시 버퍼(210)로부터 출력된 프로그램 데이터(PGM_DATA)는 잔여 데이터 출력 요청(RDO_REQ)에 의해 출력된 프로그램 데이터(PGM_DATA)뿐만 아니라, 잔여 데이터 출력 요청(RDO_REQ)을 수신하기 전에 캐시 버퍼(210)로부터 출력된 프로그램 데이터(PGM_DATA)를 포함할 수 있다.
이 후, 프로그램 모드 설정부(220)는 캐시 버퍼(210)로부터 출력된 프로그램 데이터(PGM_DATA)의 크기를 기초로 프로그램 모드를 설정할 수 있다. 즉, 메모리 장치(100)의 페이지 버퍼에 저장된 데이터의 크기를 기초로, 프로그램 모드 설정부(220)는 프로그램 모드를 디폴트 모드인 트리플 레벨 셀 모드(TLC mode)로 유지하거나 또는 싱글 레벨 셀 모드(SLC mode)로 변경할 수 있다.
프로그램 모드가 트리플 레벨 셀 모드(TLC mode)로 유지되는 경우, 프로그램 모드 설정부(220)는 메모리 셀 어레이(도 4의 110)의 제2 영역(도 4의 110_2)을 선택하는 어드레스(ADDR) 및 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램 동작을 수행할 것을 지시하는 컨펌 커맨드(CFM_CMD)를 출력할 수 있다.
프로그램 모드가 싱글 레벨 셀 모드(SLC mode)로 변경되는 경우, 프로그램 모드 설정부(220)는 메모리 셀 어레이(도 4의 110)의 제1 영역(도 4의 110_1)을 선택하는 어드레스(ADDR) 및 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 동작을 수행할 것을 지시하는 컨펌 커맨드(CFM_CMD)를 출력할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 메모리 장치(100)로 데이터 전송 중 호스트(300)는 리드 요청(READ_REQ)을 프로그램 모드 설정부(220)에 출력할 수 있다. 프로그램 모드 설정부(220)는 리드 요청(READ_REQ)에 대응하는 동작을 수행하기 위해, 캐시 버퍼(210)에 저장된 데이터 및 메모리 장치(100)의 페이지 버퍼에 저장된 데이터를 프로그램하기 위한 동작을 수행할 수 있다.
구체적으로, 프로그램 모드 설정부(220)가 리드 요청(READ_REQ)을 수신하면, 캐시 버퍼(210)에 잔여 데이터 출력 요청(RDO_REQ)을 출력할 수 있다. 잔여 데이터 출력 요청(RDO_REQ)은 캐시 버퍼(210)에 저장된 데이터가 모두 출력되기 위한 요청일 수 있다. 즉, 리드 요청(READ_REQ)에 대응하는 데이터를 호스트(300)로 출력하기 전에 캐시 버퍼(210)에 저장된 데이터를 우선적으로 프로그램하기 위해, 프로그램 모드 설정부(220)는 잔여 데이터 출력 요청(RDO_REQ)을 출력할 수 있다.
이 후, 프로그램 모드 설정부(220)는 캐시 버퍼(210)로부터 출력된 프로그램 데이터(PGM_DATA)의 크기를 기초로 프로그램 모드를 설정할 수 있다. 프로그램 모드는 트리플 레벨 셀 모드(TLC mode) 또는 싱글 레벨 셀 모드(SLC mode)로 설정될 수 있다. 프로그램 모드의 설정 이후의 동작은 호스트(300)가 플러시 요청(FLUSH_REQ)을 출력한 경우와 동일하므로, 중복되는 내용에 대한 설명은 생략하도록 한다.
도 12는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 12를 참조하면, S1201 단계에서, 메모리 컨트롤러는 프로그램 데이터를 메모리 장치에 포함된 페이지 버퍼에 전송할 수 있다. 이 때, 프로그램 데이터는 호스트로부터 전송된 데이터로써, 캐시 버퍼에 저장되었다가 출력되는 데이터일 수 있다.
S1203 단계에서, 메모리 컨트롤러는 페이지 버퍼에 데이터가 모두 저장되었는지 판단할 수 있다. 즉, 메모리 컨트롤러는 페이지 버퍼에 데이터가 모두 저장되었는지를 기초로 프로그램 모드를 설정할 수 있다.
페이지 버퍼에 데이터가 모두 저장된 경우(Y), 메모리 컨트롤러는 내부적으로 프로그램 동작의 수행을 결정하고, 데이터를 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램 하기 위한 어드레스 및 컨펌 커맨드를 출력할 수 있다(S1211).
구체적으로, 페이지 버퍼에 데이터가 모두 저장된 경우, 메모리 장치가 하나의 페이지를 프로그램함으로써 모든 데이터를 프로그램할 수 없기 때문에, 메모리 컨트롤러는 디폴트 모드인 트리플 레벨 셀 모드(TLC mode)를 유지할 수 있다. 메모리 컨트롤러는 트리플 레벨 셀 모드(TLC mode)에서 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램되는 영역을 선택하는 어드레스 및 트리플 레벨 방식(triple level cell; TLC)으로 프로그램 동작을 수행할 것을 지시하는 컨펌 커맨드를 출력할 수 있다.
그러나, 페이지 버퍼에 데이터가 모두 저장된 경우가 아니라면(N), 메모리 컨트롤러는 호스트로부터 플러시 요청을 수신했는지를 판단할 수 있다(S1205). 메모리 컨트롤러가 호스트로부터 플러시 요청을 수신하지 않았으면(N), S1207 단계로 진행한다. 메모리 컨트롤러가 호스트로부터 플러시 요청을 수신했으면(Y), S1209 단계로 진행한다.
S1207 단계에서, 메모리 컨트롤러는 캐시 버퍼에 저장된 데이터가 존재하는지 판단할 수 있다. 구체적으로, 페이지 버퍼에 데이터가 모두 저장되지 않았고, 메모리 컨트롤러가 호스트로부터 플러시 요청을 수신하지 않았으면, 캐시 버퍼에 데이터가 존재하는지를 판단할 수 있다. 캐시 버퍼에 데이터가 존재하는지를 판단하여, 캐시 버퍼에 저장된 데이터를 출력하거나 또는 메모리 장치의 페이지 버퍼에 저장된 데이터를 프로그램하기 위한 프로그램 모드를 결정할 수 있다.
예를 들면. 캐시 버퍼에 저장된 데이터가 존재하면(Y), 메모리 컨트롤러는 S1201 단계로 진행하여 캐시 버퍼에 저장된 데이터를 프로그램 데이터로써 페이지 버퍼에 전송할 수 있다. 그러나, 캐시 버퍼에 저장된 데이터가 존재하지 않으면(N), 메모리 컨트롤러는 페이지 버퍼에 저장된 데이터를 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 가능한지를 판단할 수 있다(S1209).
캐시 버퍼에 저장된 데이터가 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 가능 하면(Y), 메모리 컨트롤러는 데이터를 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 하기 위한 어드레스 및 컨펌 커맨드를 출력할 수 있다(S1213).
구체적으로, 데이터를 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 가능하다는 것은 메모리 장치가 하나의 페이지를 프로그램함으로써 모든 데이터를 프로그램할 수 있다는 것을 의미한다. 따라서, 데이터를 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 가능하면, 메모리 컨트롤러는 프로그램 모드를 트리플 레벨 셀 모드(TLC mode)에서 싱글 레벨 셀 모드(SLC mode)로 변경할 수 있다. 메모리 컨트롤러는 싱글 레벨 셀 모드(SLC mode)에서 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램되는 영역을 선택하는 어드레스 및 싱글 레벨 방식(single level cell; SLC)으로 프로그램 동작을 수행할 것을 지시하는 컨펌 커맨드를 출력할 수 있다.
캐시 버퍼에 저장된 데이터가 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 불가능 하면(N), 메모리 컨트롤러는 데이터를 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램 하기 위한 어드레스 및 컨펌 커맨드를 출력할 수 있다(S1213).
이 때, 위에서 설명된 바와 같이, 메모리 컨트롤러는 프로그램 모드를 트리플 레벨 셀 모드로 유지하고, 트리플 레벨 셀 모드(TLC mode)에서 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램되는 영역을 선택하는 어드레스 및 트리플 레벨 방식(triple level cell; TLC)으로 프로그램 동작을 수행할 것을 지시하는 컨펌 커맨드를 출력할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 13을 참조하면, S1301 단계에서, 메모리 컨트롤러가 메모리 장치로 프로그램 데이터를 전송한 후 기준 시간이 경과될 수 있다. 구체적으로, 호스트로부터 전송된 데이터가 메모리 컨트롤러 내 캐시 버퍼에 저장되고, 캐시 버퍼로부터 프로그램 데이터가 출력된 후 더 이상 캐시 버퍼로부터 데이터의 출력 없이 기준 시간이 경과될 수 있다.
기준 시간이 경과한 후, 메모리 컨트롤러는 캐시 버퍼에 저장된 데이터가 존재하는지 판단할 수 있다(S1303).
실시 예에서, 캐시 버퍼에 데이터가 존재하는지 판단한 결과, 캐시 버퍼에 저장된 데이터가 존재하면(Y), 메모리 컨트롤러는 캐시 버퍼에 저장된 데이터를 페이지 버퍼로 전송할 수 있다(S1305). 캐시 버퍼에 저장된 데이터가 페이지 버퍼로 전송되어 페이지 버퍼에 저장된 후, 메모리 컨트롤러는 다시 캐시 버퍼에 저장된 데이터가 존재하는지를 판단할 수 있다(S1303). 즉, 캐시 버퍼에 저장된 데이터가 존재하지 않을 때까지, 메모리 컨트롤러는 캐시 버퍼에 저장된 데이터를 페이지 버퍼로 전송할 수 있다.
실시 예에서, 캐시 버퍼에 저장된 데이터가 존재하지 않으면(N), 메모리 컨트롤러는 데이터를 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 가능한 지를 판단할 수 있다(S1307). 즉, 메모리 컨트롤러는 메모리 장치 내 페이지 버퍼에 저장된 데이터를 하나의 페이지로써 프로그램 가능한지를 판단할 수 있다. 하나의 페이지로 모든 데이터를 프로그램할 수 있는 경우, 메모리 컨트롤러는 메모리 장치가 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 동작을 수행하도록 제어할 수 있다.
구체적으로, 데이터를 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 가능하면(Y), 메모리 컨트롤러는 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램하기 위한 어드레스 및 컨펌 커맨드를 출력할 수 있다(S1309).
예를 들면, 메모리 컨트롤러는 프로그램 모드를 트리플 레벨 셀 모드(TLC mode)에서 싱글 레벨 셀 모드(SLC mode)로 변경할 수 있다. 또, 메모리 컨트롤러는 싱글 레벨 셀 모드(SLC mode)에서 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램되는 영역을 선택하는 어드레스 및 싱글 레벨 방식(single level cell; SLC)으로 프로그램 동작을 수행할 것을 지시하는 컨펌 커맨드를 출력할 수 있다.
실시 예에서, 데이터를 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 불가능하면(N), 메모리 컨트롤러는 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램하기 위한 어드레스 및 컨펌 커맨드를 출력할 수 있다(S1311).
예를 들면, 메모리 컨트롤러는 프로그램 모드를 트리플 레벨 셀 모드(TLC mode)를 유지하거나 또는 싱글 레벨 셀 모드(SLC mode)에서 트리플 레벨 셀 모드(TLC mode)로 변경할 수 있다. 또, 메모리 컨트롤러는 트리플 레벨 셀 모드(TLC mode)에서 싱글 레벨 셀(triple level cell; TLC) 방식으로 프로그램되는 영역을 선택하는 어드레스 및 싱글 레벨 방식(triple level cell; TLC)으로 프로그램 동작을 수행할 것을 지시하는 컨펌 커맨드를 출력할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 14를 참조하면, S1401 단계에서, 메모리 컨트롤러는 호스트로부터 리드 요청을 수신할 수 있다. 리드 요청은 메모리 장치의 특정 영역에 저장된 데이터를 리드할 것을 지시하는 요청일 수 있다. 이 때, 캐시 버퍼에 데이터가 존재하는 경우, 캐시 버퍼에 저장된 데이터를 우선적으로 프로그램할 필요가 있다. 따라서, 메모리 컨트롤러는 캐시 버퍼에 저장된 데이터를 프로그램하기 위한 동작을 수행할 수 있다.
S1403 단계에서, 메모리 컨트롤러는 캐시 버퍼에 저장된 데이터가 존재하는지 판단할 수 있다.
실시 예에서, 캐시 버퍼에 저장된 데이터가 존재하면(Y), 메모리 컨트롤러는 캐시 버퍼에 저장된 데이터를 페이지 버퍼로 전송할 수 있다(S1405). 캐시 버퍼에 저장된 데이터가 페이지 버퍼로 전송되어 페이지 버퍼에 저장된 후, 메모리 컨트롤러는 다시 캐시 버퍼에 저장된 데이터가 존재하는지를 판단할 수 있다(S1403). 즉, 캐시 버퍼에 저장된 데이터가 존재하지 않을 때까지, 메모리 컨트롤러는 캐시 버퍼에 저장된 데이터를 페이지 버퍼로 전송할 수 있다.
실시 예에서, 캐시 버퍼에 저장된 데이터가 존재하지 않으면(N), 메모리 컨트롤러는 데이터를 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 가능한 지를 판단할 수 있다(S1407). 즉, 메모리 컨트롤러는 메모리 장치 내 페이지 버퍼에 저장된 데이터를 하나의 페이지로써 프로그램 가능한지를 판단할 수 있다. 하나의 페이지로 모든 데이터를 프로그램할 수 있는 경우, 메모리 컨트롤러는 메모리 장치가 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 동작을 수행하도록 제어할 수 있다.
구체적으로, 데이터를 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 가능하면(Y), 메모리 컨트롤러는 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램하기 위한 어드레스 및 컨펌 커맨드를 출력할 수 있다(S1409).
예를 들면, 메모리 컨트롤러는 프로그램 모드를 트리플 레벨 셀 모드(TLC mode)에서 싱글 레벨 셀 모드(SLC mode)로 변경할 수 있다. 또, 메모리 컨트롤러는 싱글 레벨 셀 모드(SLC mode)에서 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램되는 영역을 선택하는 어드레스 및 싱글 레벨 방식(single level cell; SLC)으로 프로그램 동작을 수행할 것을 지시하는 컨펌 커맨드를 출력할 수 있다.
실시 예에서, 데이터를 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 불가능하면(N), 메모리 컨트롤러는 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램하기 위한 어드레스 및 컨펌 커맨드를 출력할 수 있다(S1411).
예를 들면, 메모리 컨트롤러는 프로그램 모드를 트리플 레벨 셀 모드(TLC mode)를 유지하거나 또는 싱글 레벨 셀 모드(SLC mode)에서 트리플 레벨 셀 모드(TLC mode)로 변경할 수 있다. 또, 메모리 컨트롤러는 트리플 레벨 셀 모드(TLC mode)에서 싱글 레벨 셀(triple level cell; TLC) 방식으로 프로그램되는 영역을 선택하는 어드레스 및 싱글 레벨 방식(triple level cell; TLC)으로 프로그램 동작을 수행할 것을 지시하는 컨펌 커맨드를 출력할 수 있다.
실시 예에서, 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램하기 위한 어드레스 및 컨펌 커맨드 또는 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램하기 위한 어드레스 및 컨펌 커맨드가 출력되면(S1409, S1411), 메모리 컨트롤러는 리드 커맨드를 출력할 수 있다(S1413). 즉, 캐시 버퍼에 저장된 데이터가 모두 출력되어 프로그램되면 캐시 버퍼에 더 이상 데이터가 존재하지 않고, 따라서, 리드 동작을 수행할 수 있는 상태가 되었기 때문에, 리드 커맨드가 메모리 장치로 출력될 수 있다.
리드 커맨드가 메모리 장치로 출력되면, 메모리 장치는 리드 커맨드에 대응하는 동작을 수행할 수 있다. 즉, 특정 영역에 저장된 데이터가 메모리 컨트롤러로 출력될 수 있다.
도 15는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 15를 참조하면, 메모리 컨트롤러(1000)는 프로세서(Processor; 1010), 메모리 버퍼(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 컨트롤러(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서(1010)는 버퍼 컨트롤러(1050)를 통해 메모리 버퍼(1020)와 통신할 수 있다. 프로세서(1010)는 메모리 버퍼(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
실시 예에서, 프로세서(1010)는 호스트(도 1의 300)로부터 메모리 장치(도 1의 100)에 프로그램될 데이터를 수신하고, 수신된 데이터를 메모리 버퍼(1020)에 저장할 수 있다. 메모리 버퍼(1020)에 저장된 데이터는 메모리 버퍼(1020)에 저장된 순서대로 메모리 장치(도 1의 100)로 출력될 수 있다. 메모리 장치(도 1의 100)로 출력된 데이터는 메모리 장치(도 1의 100)의 페이지 버퍼에 저장될 수 있다.
이 후, 프로세서(1010)는 내부 동작으로 또는 호스트(도 1의 300)로부터 플러시 커맨드를 수신한 후 프로그램 동작을 수행할 것을 결정할 수 있다. 프로세서(1010)가 프로그램 동작을 수행할 것을 결정한 경우, 프로세서(1010)는 페이지 버퍼에 저장된 데이터를 기초로 프로그램 모드를 결정할 수 있다.
구체적으로, 페이지 버퍼에 저장된 데이터가 한 페이지로 프로그램 가능한 크기면, 프로세서(1010)는 프로그램 모드를 디폴트 모드인 트리플 레벨 셀 모드(TLC mode)를 유지할 수 있다. 프로세서(1010)는 트리플 레벨 셀 모드(TLC mode)에서, 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램 동작을 수행하기 위한 어드레스 및 컨펌 커맨드를 출력할 수 있다.
그러나, 페이지 버퍼에 저장된 데이터가 한 페이지로 프로그램 가능한 크기가 아니면, 프로세서(1010)는 프로그램 모드를 트리플 레벨 셀 모드(TLC mode)에서 싱글 레벨 셀 모드(SLC mode)로 변경할 수 있다. 프로세서(1010)는 싱글 레벨 셀 모드(SLC mode)에서, 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 동작을 수행하기 위한 어드레스 및 컨펌 커맨드를 출력할 수 있다.
프로세서(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼(1020)는 프로세서(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼(1020)는 프로세서(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼(1020)는 프로세서(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤러(1050)는 프로세서(1010)의 제어에 따라, 메모리 버퍼(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼(1020) 및 버퍼 컨트롤러(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 컨트롤러(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서(1010), 버퍼 컨트롤러(1050), 메모리 버퍼(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(도 1의 100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
실시 예에서, 메모리 컨트롤러(2100)는 호스트(도 1의 300)로부터 메모리 장치(2200)에 프로그램될 데이터를 수신하고, 수신된 데이터를 저장할 수 있다. 메모리 컨트롤러(2100)에 저장된 데이터는 저장된 순서대로 메모리 장치(2200)로 출력될 수 있다. 메모리 장치(2200)로 출력된 데이터는 메모리 장치(2200)의 페이지 버퍼에 저장될 수 있다.
이 후, 메모리 컨트롤러(2100)는 내부 동작으로 또는 호스트(도 1의 300)로부터 플러시 커맨드를 수신한 후 프로그램 동작을 수행할 것을 결정할 수 있다. 메모리 컨트롤러(2100)가 프로그램 동작을 수행할 것을 결정한 경우, 메모리 컨트롤러(2100)는 페이지 버퍼에 저장된 데이터를 기초로 프로그램 모드를 결정할 수 있다.
구체적으로, 페이지 버퍼에 저장된 데이터가 한 페이지로 프로그램 가능한 크기면, 메모리 컨트롤러(2100)는 프로그램 모드를 디폴트 모드인 트리플 레벨 셀 모드(TLC mode)를 유지할 수 있다. 메모리 컨트롤러(2100)는 트리플 레벨 셀 모드(TLC mode)에서, 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램 동작을 수행하기 위한 어드레스 및 컨펌 커맨드를 출력할 수 있다.
그러나, 페이지 버퍼에 저장된 데이터가 한 페이지로 프로그램 가능한 크기가 아니면, 메모리 컨트롤러(2100)는 프로그램 모드를 트리플 레벨 셀 모드(TLC mode)에서 싱글 레벨 셀 모드(SLC mode)로 변경할 수 있다. 메모리 컨트롤러(2100)는 싱글 레벨 셀 모드(SLC mode)에서, 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 동작을 수행하기 위한 어드레스 및 컨펌 커맨드를 출력할 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 17을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
실시 예에서, SSD 컨트롤러(3210)는 호스트(도 1의 300)로부터 복수의 플래시 메모리들(3221~322n)에 프로그램될 데이터를 수신하고, 수신된 데이터를 저장할 수 있다. SSD 컨트롤러(3210)에 저장된 데이터는 저장된 순서대로 복수의 플래시 메모리들(3221~322n)로 출력될 수 있다. 복수의 플래시 메모리들(3221~322n)로 출력된 데이터는 복수의 플래시 메모리들(3221~322n)의 페이지 버퍼에 저장될 수 있다.
이 후, SSD 컨트롤러(3210)는 내부 동작으로 또는 호스트(도 1의 300)로부터 플러시 커맨드를 수신한 후 프로그램 동작을 수행할 것을 결정할 수 있다. SSD 컨트롤러(3210)가 프로그램 동작을 수행할 것을 결정한 경우, SSD 컨트롤러(3210)는 페이지 버퍼에 저장된 데이터를 기초로 프로그램 모드를 결정할 수 있다.
구체적으로, 페이지 버퍼에 저장된 데이터가 한 페이지로 프로그램 가능한 크기면, SSD 컨트롤러(3210)는 프로그램 모드를 디폴트 모드인 트리플 레벨 셀 모드(TLC mode)를 유지할 수 있다. SSD 컨트롤러(3210)는 트리플 레벨 셀 모드(TLC mode)에서, 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램 동작을 수행하기 위한 어드레스 및 컨펌 커맨드를 출력할 수 있다.
그러나, 페이지 버퍼에 저장된 데이터가 한 페이지로 프로그램 가능한 크기가 아니면, SSD 컨트롤러(3210)는 프로그램 모드를 트리플 레벨 셀 모드(TLC mode)에서 싱글 레벨 셀 모드(SLC mode)로 변경할 수 있다. SSD 컨트롤러(3210)는 싱글 레벨 셀 모드(SLC mode)에서, 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 동작을 수행하기 위한 어드레스 및 컨펌 커맨드를 출력할 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 18을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
실시 예에서, 애플리케이션 프로세서(4100)는 호스트(도 1의 300)로부터 스토리지 모듈(4400)에 프로그램될 데이터를 수신하고, 수신된 데이터를 저장할 수 있다. 애플리케이션 프로세서(4100)에 저장된 데이터는 저장된 순서대로 스토리지 모듈(4400)로 출력될 수 있다. 스토리지 모듈(4400)로 출력된 데이터는 스토리지 모듈(4400)의 페이지 버퍼에 저장될 수 있다.
이 후, 애플리케이션 프로세서(4100)는 내부 동작으로 또는 호스트(도 1의 300)로부터 플러시 커맨드를 수신한 후 프로그램 동작을 수행할 것을 결정할 수 있다. 애플리케이션 프로세서(4100)가 프로그램 동작을 수행할 것을 결정한 경우, 애플리케이션 프로세서(4100)는 페이지 버퍼에 저장된 데이터를 기초로 프로그램 모드를 결정할 수 있다.
구체적으로, 페이지 버퍼에 저장된 데이터가 한 페이지로 프로그램 가능한 크기면, 애플리케이션 프로세서(4100)는 프로그램 모드를 디폴트 모드인 트리플 레벨 셀 모드(TLC mode)를 유지할 수 있다. 메모리 컨트롤러(2100)는 트리플 레벨 셀 모드(TLC mode)에서, 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램 동작을 수행하기 위한 어드레스 및 컨펌 커맨드를 출력할 수 있다.
그러나, 페이지 버퍼에 저장된 데이터가 한 페이지로 프로그램 가능한 크기가 아니면, 애플리케이션 프로세서(4100)는 프로그램 모드를 트리플 레벨 셀 모드(TLC mode)에서 싱글 레벨 셀 모드(SLC mode)로 변경할 수 있다. 애플리케이션 프로세서(4100)는 싱글 레벨 셀 모드(SLC mode)에서, 싱글 레벨 셀(single level cell; SLC) 방식으로 프로그램 동작을 수행하기 위한 어드레스 및 컨펌 커맨드를 출력할 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(TIME Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 2 및 도 3을 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 캐시 버퍼
220: 프로그램 모드 설정부
300: 호스트

Claims (20)

  1. 메모리 장치를 제어하는 메모리 컨트롤러에 있어서, 상기 메모리 컨트롤러는,
    호스트로부터 수신된 데이터를 저장하고 출력하는 캐시 버퍼; 및
    상기 캐시 버퍼로부터 상기 메모리 장치로 출력된 데이터의 크기를 기초로 프로그램 모드를 결정하고, 상기 결정된 프로그램 모드에 따라 어드레스 및 커맨드를 출력하는 프로그램 모드 설정부;를 포함하는 메모리 컨트롤러.
  2. 제 1항에 있어서,
    상기 캐시 버퍼에서 데이터가 출력된 후 기준 시간이 경과하면, 상기 메모리 장치가 프로그램 동작을 수행하도록 제어하는 메모리 컨트롤러.
  3. 제 1항에 있어서,
    상기 프로그램 모드 설정부는 상기 캐시 버퍼에 저장된 데이터를 출력하기 위한 잔여 데이터 출력 요청을 상기 캐시 버퍼에 출력하고,
    상기 캐시 버퍼는 상기 잔여 데이터 출력 요청에 응답하여 상기 캐시 버퍼로부터 출력된 데이터의 크기에 관한 정보인 잔여 데이터 출력 정보를 상기 프로그램 모드 설정부에 출력하는 것을 특징으로 하는 메모리 컨트롤러.
  4. 제 3항에 있어서, 상기 프로그램 모드 설정부는,
    상기 잔여 데이터 출력 요청을 출력하기 이전에 상기 캐시 버퍼로부터 출력된 데이터 및 상기 잔여 데이터 출력 요청에 응답하여 상기 캐시 버퍼로부터 출력된 데이터의 크기를 기초로 상기 프로그램 모드를 결정하는 것을 특징으로 하는 메모리 컨트롤러.
  5. 제 4항에 있어서, 상기 프로그램 모드 설정부는,
    상기 캐시 버퍼로부터 출력된 데이터의 크기가 한 페이지 크기를 초과하면, 상기 프로그램 모드를 메모리 셀당 3비트의 데이터를 프로그램 하는 트리플 레벨 셀 모드로 설정하고,
    상기 캐시 버퍼로부터 출력된 데이터의 크기가 한 페이지 크기 이하이면, 상기 프로그램 모드를 메모리 셀당 1비트의 데이터를 프로그램 하는 싱글 레벨 셀 모드로 설정하는 것을 특징으로 하는 메모리 컨트롤러.
  6. 제 5항에 있어서,
    상기 프로그램 모드가 상기 트리플 레벨 셀 모드로 설정되면,
    상기 프로그램 모드 설정부는, 상기 메모리 장치의 저장 영역들 중 상기 트리플 레벨 셀 모드로 프로그램되는 영역을 선택하는 어드레스 및 메모리 셀당 3비트의 데이터를 프로그램할 것을 지시하는 커맨드를 상기 메모리 장치로 출력하는 것을 특징으로 하는 메모리 컨트롤러.
  7. 제 5항에 있어서,
    상기 프로그램 모드가 상기 싱글 레벨 셀 모드로 설정되면,
    상기 프로그램 모드 설정부는, 상기 메모리 장치의 저장 영역들 중 상기 싱글 레벨 셀 모드로 프로그램되는 영역을 선택하는 어드레스 및 메모리 셀당 1비트의 데이터를 프로그램할 것을 지시하는 커맨드를 상기 메모리 장치로 출력하는 것을 특징으로 하는 메모리 컨트롤러.
  8. 제 1항에 있어서, 상기 프로그램 모드 설정부는,
    상기 호스트로부터 플러시 요청을 수신하면,
    상기 프로그램 모드 설정부는 상기 캐시 버퍼에 저장된 데이터를 출력하기 위한 잔여 데이터 출력 요청을 상기 캐시 버퍼에 출력하고,
    상기 캐시 버퍼는 상기 잔여 데이터 출력 요청에 응답하여 상기 캐시 버퍼로부터 출력된 데이터의 크기에 관한 정보인 잔여 데이터 출력 정보를 상기 프로그램 모드 설정부에 출력하는 것을 특징으로 하는 메모리 컨트롤러.
  9. 제 8항에 있어서, 상기 프로그램 모드 설정부는,
    상기 잔여 데이터 출력 요청을 출력하기 이전에 상기 캐시 버퍼로부터 출력된 데이터 및 상기 잔여 데이터 출력 요청에 응답하여 상기 캐시 버퍼로부터 출력된 데이터의 크기를 기초로 상기 프로그램 모드를 결정하는 것을 특징으로 하는 메모리 컨트롤러.
  10. 제 9항에 있어서, 상기 프로그램 모드 설정부는,
    상기 캐시 버퍼로부터 출력된 데이터의 크기가 한 페이지 크기를 초과하면, 상기 프로그램 모드를 메모리 셀당 3비트의 데이터를 프로그램 하는 트리플 레벨 셀 모드로 설정하고,
    상기 캐시 버퍼로부터 출력된 데이터의 크기가 한 페이지 크기 이하이면, 상기 프로그램 모드를 메모리 셀당 1비트의 데이터를 프로그램 하는 싱글 레벨 셀 모드로 설정하는 것을 특징으로 하는 메모리 컨트롤러.
  11. 제 1항에 있어서, 상기 프로그램 모드 설정부는,
    상기 호스트로부터 리드 요청을 수신하면,
    상기 프로그램 모드 설정부는 상기 캐시 버퍼에 저장된 데이터를 출력하기 위한 잔여 데이터 출력 요청을 상기 캐시 버퍼에 출력하고,
    상기 캐시 버퍼는 상기 잔여 데이터 출력 요청에 응답하여 상기 캐시 버퍼로부터 출력된 데이터의 크기에 관한 정보인 잔여 데이터 출력 정보를 상기 프로그램 모드 설정부에 출력하는 것을 특징으로 하는 메모리 컨트롤러.
  12. 제 11항에 있어서, 상기 프로그램 모드 설정부는,
    상기 잔여 데이터 출력 요청을 출력하기 이전에 상기 캐시 버퍼로부터 출력된 데이터 및 상기 잔여 데이터 출력 요청에 응답하여 상기 캐시 버퍼로부터 출력된 데이터의 크기를 기초로 상기 프로그램 모드를 결정하는 것을 특징으로 하는 메모리 컨트롤러.
  13. 제 12항에 있어서,
    상기 프로그램 모드에 따라 상기 메모리 장치로 출력된 데이터가 모두 프로그램되면,
    상기 리드 요청에 대응하는 리드 동작을 수행할 것을 지시하는 커맨드를 출력하는 것을 특징으로 하는 메모리 컨트롤러.
  14. 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    호스트로부터 수신되는 데이터를 저장하는 단계;
    상기 저장된 데이터를 상기 메모리 장치로 출력하는 단계;
    상기 메모리 장치로부터 출력된 데이터의 크기를 기초로 프로그램 모드를 결정하는 단계; 및
    상기 결정된 프로그램 모드에 따라 어드레스 및 커맨드를 출력하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  15. 제 14항에 있어서,
    상기 저장된 데이터가 상기 메모리 장치로 출력된 후 기준 시간이 경과되면, 상기 메모리 장치가 프로그램 동작을 수행하도록 제어하는 메모리 컨트롤러의 동작 방법.
  16. 제 14항에 있어서, 상기 저장된 데이터를 상기 메모리 장치로 출력하는 단계에서,
    상기 저장된 데이터가 상기 메모리 장치로 출력된 후 기준 시간이 경과된 후 상기 메모리 장치로 출력되지 않은 잔여 데이터가 존재하면, 상기 잔여 데이터를 출력하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  17. 제 16항에 있어서, 상기 프로그램 모드를 결정하는 단계에서,
    상기 잔여 데이터의 출력 이전에 상기 메모리 장치로 출력된 데이터 및 상기 잔여 데이터의 출력 이후에 상기 메모리 장치로 출력된 데이터의 크기를 기초로 상기 프로그램 모드를 결정하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  18. 제 17항에 있어서, 상기 프로그램 모드를 결정하는 단계에서,
    상기 메모리 장치로 출력된 데이터의 크기가 한 페이지 크기를 초과하면, 상기 프로그램 모드를 메모리 셀당 3비트의 데이터를 프로그램 하는 트리플 레벨 셀 모드로 설정하고,
    상기 메모리 장치로 출력된 데이터의 크기가 한 페이지 크기 이하이면, 상기 프로그램 모드를 메모리 셀당 1비트의 데이터를 프로그램 하는 싱글 레벨 셀 모드로 설정하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  19. 제 18항에 있어서, 상기 결정된 프로그램 모드에 따라 어드레스 및 커맨드를 출력하는 단계에서,
    상기 프로그램 모드가 상기 트리플 레벨 셀 모드로 설정되면,
    상기 메모리 장치의 저장 영역들 중 상기 트리플 레벨 셀 모드로 프로그램되는 영역을 선택하는 어드레스 및 메모리 셀당 3비트의 데이터를 프로그램할 것을 지시하는 커맨드가 상기 메모리 장치로 출력되는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  20. 제 18항에 있어서, 상기 결정된 프로그램 모드에 따라 어드레스 및 커맨드를 출력하는 단계에서,
    상기 프로그램 모드가 상기 싱글 레벨 셀 모드로 설정되면,
    상기 메모리 장치의 저장 영역들 중 상기 싱글 레벨 셀 모드로 프로그램되는 영역을 선택하는 어드레스 및 메모리 셀당 1비트의 데이터를 프로그램할 것을 지시하는 커맨드가 상기 메모리 장치로 출력되는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
KR1020200026228A 2020-03-02 2020-03-02 메모리 컨트롤러 및 그 동작 방법 KR20210111120A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200026228A KR20210111120A (ko) 2020-03-02 2020-03-02 메모리 컨트롤러 및 그 동작 방법
US16/991,620 US11314652B2 (en) 2020-03-02 2020-08-12 Memory controller and method of operating the same
CN202011057959.0A CN113342708B (zh) 2020-03-02 2020-09-30 存储器控制器及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200026228A KR20210111120A (ko) 2020-03-02 2020-03-02 메모리 컨트롤러 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20210111120A true KR20210111120A (ko) 2021-09-10

Family

ID=77463129

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200026228A KR20210111120A (ko) 2020-03-02 2020-03-02 메모리 컨트롤러 및 그 동작 방법

Country Status (3)

Country Link
US (1) US11314652B2 (ko)
KR (1) KR20210111120A (ko)
CN (1) CN113342708B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11237768B2 (en) 2019-12-17 2022-02-01 SK Hynix Inc. Memory device changing memory area in which data is stored and operating method thereof

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240062821A1 (en) * 2022-08-18 2024-02-22 Yangtze Memory Technologies Co., Ltd. Memory device and read operation during suspension of program operation thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100878479B1 (ko) 2007-01-16 2009-01-14 삼성전자주식회사 데이터 정보에 따라 프로그램 방식을 결정하는 메모리시스템
KR20130028349A (ko) 2011-09-09 2013-03-19 삼성전자주식회사 메모리 장치, 메모리 시스템 및 그 데이터 저장 방법
EP3176688B1 (en) 2012-12-31 2022-01-26 SanDisk Technologies LLC Method and system for asynchronous die operations in a non-volatile memory
KR102053953B1 (ko) 2013-02-04 2019-12-11 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 프로그램 방법
US20150253998A1 (en) * 2014-03-10 2015-09-10 Kabushiki Kaisha Toshiba Memory system
KR102275710B1 (ko) 2015-02-02 2021-07-09 삼성전자주식회사 오버-라이트가 가능한 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작방법
KR20170015708A (ko) * 2015-07-30 2017-02-09 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 프로그램 방법
KR20190122130A (ko) * 2018-04-19 2019-10-29 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US20190324693A1 (en) * 2018-04-19 2019-10-24 SK Hynix Inc. Storage device and operating method thereof
KR102456175B1 (ko) * 2018-04-30 2022-10-19 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR20190135746A (ko) * 2018-05-29 2019-12-09 삼성전자주식회사 쓰기 버퍼 메모리를 포함하는 스토리지 장치 및 상기 스토리지 장치의 동작 방법
US10891065B2 (en) * 2019-04-01 2021-01-12 Alibaba Group Holding Limited Method and system for online conversion of bad blocks for improvement of performance and longevity in a solid state drive

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11237768B2 (en) 2019-12-17 2022-02-01 SK Hynix Inc. Memory device changing memory area in which data is stored and operating method thereof

Also Published As

Publication number Publication date
US20210271603A1 (en) 2021-09-02
US11314652B2 (en) 2022-04-26
CN113342708B (zh) 2024-07-02
CN113342708A (zh) 2021-09-03

Similar Documents

Publication Publication Date Title
KR102675307B1 (ko) 저장 장치 및 그 동작 방법
KR102711411B1 (ko) 저장 장치 및 그 동작 방법
US11119950B2 (en) Storage device and method of operating the same
KR20210142981A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20210077451A (ko) 저장 장치 및 그 동작 방법
KR20210089385A (ko) 메모리 장치 및 그 동작 방법
KR20200114009A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20210090439A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20210146643A (ko) 저장 장치 및 그 동작 방법
US10606747B2 (en) Storage device and method of operating the same
US11687450B2 (en) Storage device for translating address and operating method thereof
CN112992204B (zh) 存储器装置及操作该存储器装置的方法
US10996881B2 (en) Storage device and method of operating the same
KR102501778B1 (ko) 저장 장치 및 그 동작 방법
CN113342708B (zh) 存储器控制器及其操作方法
KR20230007881A (ko) 저장 장치 및 그 동작 방법
KR20220064101A (ko) 저장 장치 및 그 동작 방법
KR20200136738A (ko) 메모리 컨트롤러 및 그 동작 방법
KR102626058B1 (ko) 메모리 컨트롤러 및 그 동작 방법
KR20220120016A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20220099384A (ko) 메모리 장치 및 그 동작 방법
KR20220128796A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20220052161A (ko) 메모리 장치 및 그 동작 방법
KR20220053973A (ko) 메모리 컨트롤러 및 그 동작 방법
US12141471B2 (en) Storage device and operating method utilizing a buffer when a write failure occurs

Legal Events

Date Code Title Description
A201 Request for examination