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KR20210096576A - 에칭 방법 및 플라즈마 처리 장치 - Google Patents

에칭 방법 및 플라즈마 처리 장치 Download PDF

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KR20210096576A
KR20210096576A KR1020210012089A KR20210012089A KR20210096576A KR 20210096576 A KR20210096576 A KR 20210096576A KR 1020210012089 A KR1020210012089 A KR 1020210012089A KR 20210012089 A KR20210012089 A KR 20210012089A KR 20210096576 A KR20210096576 A KR 20210096576A
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KR
South Korea
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silicon
etching
containing film
film
substrate
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KR1020210012089A
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English (en)
Inventor
와카코 이시다
마사아키 키쿠치
와타루 토가시
야스노리 하타무라
Original Assignee
도쿄엘렉트론가부시키가이샤
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Publication date
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Abstract

에칭의 면내의 균일성을 양호하게 유지하는 것이다. 에칭 방법은, 제 1 처리 가스의 플라즈마에 의해 기판의 제 1 실리콘 함유막을 에칭하는 제 1 에칭 공정과, 제 2 처리 가스의 플라즈마에 의해 기판의 제 2 실리콘 함유막을 에칭하는 제 2 에칭 공정을 포함한다. 에칭 방법은, 제 1 에칭 공정에서 제 2 에칭 공정을 미리 정해진 횟수 반복한다.

Description

에칭 방법 및 플라즈마 처리 장치 {ETCHING METHOD AND PLASMA PROCESSING APPARATUS}
개시의 실시 형태는 에칭 방법 및 플라즈마 처리 장치에 관한 것이다.
3D NAND 플래시 메모리 등의 삼차원 적층 반도체 메모리의 제조에는, 플라즈마를 이용하여 다층막을 계단 형상으로 에칭하는 공정이 있다. 특허 문헌 1은, 표면에 마스크를 형성한 다층막의 에칭과, 다층막 상의 마스크의 트리밍을 교호로 행하여 다층막을 계단 형상으로 에칭하는 기술을 개시한다.
일본특허공개공보 2013-183063호
본 개시는, 면내의 균일성을 양호하게 유지하여 에칭하는 기술을 제공한다.
본 개시의 일태양에 따른 에칭 방법은, 제 1 실리콘 함유막과 제 2 실리콘 함유막이 교호로 복수 적층된 기판을 에칭하는 에칭 방법이다. 에칭 방법은, 제 1 처리 가스의 플라즈마에 의해 기판의 제 1 실리콘 함유막을 에칭하는 제 1 에칭 공정과, 제 2 처리 가스의 플라즈마에 의해 기판의 제 2 실리콘 함유막을 에칭하는 제 2 에칭 공정을 포함한다. 에칭 방법은, 제 1 에칭 공정부터 제 2 에칭 공정을 미리 정해진 횟수 반복한다.
본 개시에 따르면, 면내의 균일성을 양호하게 유지하여 에칭할 수 있다.
도 1은 실시 형태에 따른 플라즈마 처리 시스템의 구성의 일례를 나타내는 단면도이다.
도 2는 실시 형태에 따른 기판의 구성의 일례를 모식적으로 나타낸 도이다.
도 3은 타겟막에 대한 이온의 입사각을 나타내는 도이다.
도 4a는 이온의 입사각과 타겟막의 에칭량의 관계의 일례를 나타내는 그래프이다.
도 4b는 이온의 입사각과 타겟막의 에칭량의 관계의 일례를 나타내는 그래프이다.
도 5는 플라즈마 에칭에 의한 다층막(ML)의 계단 형상의 변화의 일례를 모식적으로 나타낸 도이다.
도 6은 실시 형태에 따른 에칭 방법에 의한 에칭 결과의 일례를 모식적으로 나타낸 도이다.
도 7은 실시 형태에 따른 에칭 방법에 의해 에칭된 영역을 나타낸 도이다.
도 8a는 실시 형태에 따른 에칭 방법에 의해 에칭된 계단 형상의 일례를 나타내는 사시도이다.
도 8b는 종래의 에칭 방법에 의해 에칭된 계단 형상의 일례를 나타내는 사시도이다.
도 9a는 본 실시 형태에 따른 에칭 방법에 의해 에칭된 계단 형상의 각 단에 콘택트용의 메탈 배선을 형성한 상태를 모식적으로 나타낸 도이다.
도 9b는 종래의 에칭 방법에 의해 에칭된 계단 형상의 각 단에 콘택트용의 메탈 배선을 형성한 상태를 모식적으로 나타낸 도이다.
도 10은 실시 형태에 따른 에칭 방법의 흐름의 일례를 나타내는 순서도이다.
이하, 도면을 참조하여 본원이 개시하는 에칭 방법 및 플라즈마 처리 장치의 실시 형태에 대하여 상세하게 설명한다. 또한 본 실시 형태에 의해, 개시하는 에칭 방법 및 플라즈마 처리 장치가 한정되는 것은 아니다.
그런데, 제 1 실리콘 함유막과 제 2 실리콘 함유막이 교호로 복수 적층된 다층막을 에칭하는 경우, 각각의 층의 면내의 균일성이 양호한 에칭이 요구되는 경우가 있다. 예를 들면, 계단 형상이 형성된 다층막을 에칭하는 경우, 계단 형상을 유지하기 위하여, 면내의 균일성을 양호하게 유지하는 에칭이 기대되고 있다.
[장치 구성]
실시 형태에 따른 플라즈마 처리 장치에 대하여 설명한다. 이하에서는, 실시 형태에 따른 플라즈마 처리 장치를 시스템 구성의 플라즈마 처리 시스템(1)으로 한 경우를 예로 설명한다. 도 1은 실시 형태에 따른 플라즈마 처리 시스템(1)의 구성의 일례를 나타내는 단면도이다.
일실시 형태에 있어서, 플라즈마 처리 시스템(1)은 플라즈마 처리 장치(1a) 및 제어부(1b)를 포함한다. 플라즈마 처리 장치(1a)는 플라즈마 처리 챔버(10), 가스 공급부(20), RF(Radio Frequency) 전력 공급부(30) 및 배기 시스템(40)을 포함한다. 또한, 플라즈마 처리 장치(1a)는 지지부(11) 및 상부 전극 샤워 헤드(12)를 포함한다. 지지부(11)는, 플라즈마 처리 챔버(10) 내의 플라즈마 처리 공간(10s)의 하부 영역에 배치된다. 상부 전극 샤워 헤드(12)는 지지부(11)의 상방에 배치되어, 플라즈마 처리 챔버(10)의 천부(ceiling)의 일부로서 기능할 수 있다.
지지부(11)는, 플라즈마 처리 공간(10s)에 있어서 기판(W)을 지지하도록 구성된다. 일실시 형태에 있어서, 지지부(11)는 하부 전극(111), 정전 척(112) 및 엣지 링(113)을 포함한다. 정전 척(112)은 하부 전극(111) 상에 배치되어, 정전 척(112)의 상면으로 기판(W)을 지지하도록 구성된다. 엣지 링(113)은, 하부 전극(111)의 주연부 상면에 있어서 기판(W)을 둘러싸도록 배치된다. 또한 도시는 생략하지만, 일실시 형태에 있어서 지지부(11)는, 정전 척(112) 및 기판(W) 중 적어도 하나를 타겟 온도로 조절하도록 구성되는 온조(溫調) 모듈을 포함해도 된다. 온조 모듈은 히터, 유로 또는 이들의 조합을 포함해도 된다. 유로에는 냉매, 전열 가스와 같은 온조 유체가 흐른다.
상부 전극 샤워 헤드(12)는, 가스 공급부(20)로부터의 1 또는 그 이상의 처리 가스를 플라즈마 처리 공간(10s)으로 공급하도록 구성된다. 일실시 형태에 있어서, 상부 전극 샤워 헤드(12)는 가스 입구(12a), 가스 확산실(12b) 및 복수의 가스 출구(12c)를 가진다. 가스 입구(12a)는 가스 공급부(20) 및 가스 확산실(12b)과 유체 연통하고 있다. 복수의 가스 출구(12c)는 가스 확산실(12b) 및 플라즈마 처리 공간(10s)과 유체 연통하고 있다. 일실시 형태에 있어서, 상부 전극 샤워 헤드(12)는 1 또는 그 이상의 처리 가스를 가스 입구(12a)로부터 가스 확산실(12b) 및 복수의 가스 출구(12c)를 거쳐 플라즈마 처리 공간(10s)으로 공급하도록 구성된다.
가스 공급부(20)는, 1 또는 그 이상의 가스 소스(21) 및 1 또는 그 이상의 유량 제어기(22)를 포함해도 된다. 일실시 형태에 있어서, 가스 공급부(20)는, 1 또는 그 이상의 처리 가스를, 각각에 대응하는 가스 소스(21)로부터 각각에 대응하는 유량 제어기(22)를 거쳐 가스 입구(12a)로 공급하도록 구성된다. 각 유량 제어기(22)는, 예를 들면 매스 플로우 컨트롤러 또는 압력 제어식의 유량 제어기를 포함해도 된다. 또한 가스 공급부(20)는, 1 또는 그 이상의 처리 가스의 유량을 변조 또는 펄스화하는 1 또는 그 이상의 유량 변조 디바이스를 포함해도 된다.
RF 전력 공급부(30)는 RF 전력, 예를 들면 1 또는 그 이상의 RF 신호를, 하부 전극(111), 상부 전극 샤워 헤드(12), 또는, 하부 전극(111) 및 상부 전극 샤워 헤드(12)의 쌍방과 같은 1 또는 그 이상의 전극에 공급하도록 구성된다. 이에 의해, 플라즈마 처리 공간(10s)에 공급된 1 또는 그 이상의 처리 가스로부터 플라즈마가 생성된다. 따라서, RF 전력 공급부(30)는, 플라즈마 처리 챔버에 있어서 1 또는 그 이상의 처리 가스로부터 플라즈마를 생성하도록 구성되는 플라즈마 생성부의 적어도 일부로서 기능할 수 있다. 일실시 형태에 있어서, RF 전력 공급부(30)는 2 개의 RF 생성부(31a, 31b) 및 2 개의 정합 회로(32a, 32b)를 포함한다. 일실시 형태에 있어서, RF 전력 공급부(30)는, 제 1 RF 신호를 제 1 RF 생성부(31a)로부터 제 1 정합 회로(32a)를 개재하여 하부 전극(111)으로 공급하도록 구성된다. 예를 들면, 제 1 RF 신호는 27 MHz ~ 100 MHz의 범위 내의 주파수를 가져도 된다.
또한 일실시 형태에 있어서, RF 전력 공급부(30)는, 제 2 RF 신호를 제 2 RF 생성부(31b)로부터 제 2 정합 회로(32b)를 개재하여 하부 전극(111)으로 공급하도록 구성된다. 예를 들면, 제 2 RF 신호는 400 kHz ~ 13.56 MHz의 범위 내의 주파수를 가져도 된다. 대신, 제 2 RF 생성부(31b) 대신에, DC(Direct Current) 펄스 생성부를 이용해도 된다.
또한 도시는 생략하지만, 본 개시에 있어서는 다른 실시 형태가 고려된다. 예를 들면 대체 실시 형태에 있어서, RF 전력 공급부(30)는, 제 1 RF 신호를 RF 생성부로부터 하부 전극(111)으로 공급하고, 제 2 RF 신호를 다른 RF 생성부로부터 하부 전극(111)으로 공급하고, 제 3 RF 신호를 또 다른 RF 생성부로부터 하부 전극(111)으로 공급하도록 구성되어도 된다. 이와 더불어, 다른 대체 실시 형태에 있어서, DC 전압이 상부 전극 샤워 헤드(12)에 인가되어도 된다.
또한 각종 실시 형태에 있어서, 1 또는 그 이상의 RF 신호(즉, 제 1 RF 신호, 제 2 RF 신호 등)의 진폭이 펄스화 또는 변조되어도 된다. 진폭 변조는, 온 상태와 오프 상태와의 사이, 혹은 2 또는 그 이상의 상이한 온 상태의 사이에서 RF 신호 진폭을 펄스화하는 것을 포함해도 된다.
배기 시스템(40)은, 예를 들면 플라즈마 처리 챔버(10)의 저부에 마련된 배기구(10e)에 접속될 수 있다. 배기 시스템(40)은 압력 밸브 및 진공 펌프를 포함해도 된다. 진공 펌프는 터보 분자 펌프, 러핑 진공 펌프 또는 이들의 조합을 포함해도 된다.
일실시 형태에 있어서, 제어부(1b)는, 본 개시에 있어서 기술되는 각종 공정을 플라즈마 처리 장치(1a)에 실행시키는 컴퓨터 실행 가능한 명령을 처리한다. 제어부(1b)는, 여기서 기술되는 각종 공정을 실행하도록 플라즈마 처리 장치(1a)의 각 요소를 제어하도록 구성될 수 있다. 일실시 형태에 있어서, 제어부(1b)의 일부 또는 전부가 플라즈마 처리 장치(1a)에 포함되어도 된다. 제어부(1b)는, 예를 들면 컴퓨터(51)를 포함해도 된다. 컴퓨터(51)는 예를 들면 처리부(CPU : Central Processing Unit)(511), 기억부(512) 및 통신 인터페이스(513)를 포함해도 된다. 처리부(511)는, 기억부(512)에 저장된 프로그램에 기초하여 각종 제어 동작을 행하도록 구성될 수 있다. 기억부(512)는 RAM(Random Access Memory), ROM(Read Only Memory), HDD(Hard Disk Drive), SSD(Solid State Drive), 또는 이들의 조합을 포함해도 된다. 통신 인터페이스(513)는 LAN(Local Area Network) 등의 통신 회선을 개재하여 플라즈마 처리 장치(1a)와의 사이에서 통신해도 된다.
제어부(1b)의 일부 또는 전부를 포함한 플라즈마 처리 장치(1a)가, 본 개시의 플라즈마 처리 장치에 대응한다.
가스 공급부(20)는, 에칭에 이용하는 각종의 가스를 공급 가능하게 되어 있다. 예를 들면, 가스 공급부(20)는 플루오로카본, 하이드로 플루오로카본, 희가스, 산소 함유 가스, 질소 함유 가스 등의 각종의 가스를 공급 가능하게 되어 있다. 가스 공급부(20)는, 가스 입구(12a)로부터 가스 확산실(12b)로 가스를 공급한다. 상부 전극 샤워 헤드(12)는, 가스 공급부(20)로부터 공급된 가스를 복수의 가스 출구(12c)로부터 플라즈마 처리 공간(10s)으로 공급한다. 제어부(1b)는, 가스 공급부(20)를 제어함으로써 플라즈마 처리 챔버(10) 내로 각종의 가스를 공급한다.
제어부(1b)는, 플라즈마 처리 장치(1a)의 각 요소를 제어하여 각종의 처리를 실시한다. 예를 들면, 제어부(1b)는 가스 공급부(20), RF 전력 공급부(30) 및 배기 시스템(40)을 제어하여 에칭을 실시한다.
이어서, 실시 형태에 따른 플라즈마 처리 장치(1a)가, 에칭을 행할 시의 동작의 흐름을 간단하게 설명한다. 에칭을 행할 시, 플라즈마 처리 챔버(10) 내에는, 미도시의 게이트 밸브로부터, 반송 암 상에 유지된 기판(W)이 반입되어, 정전 척(112) 상에 기판(W)이 배치된다.
가스 공급부(20)는, 에칭에 이용하는 프로세스 가스를 정해진 유량 및 유량비로 플라즈마 처리 챔버(10) 내에 도입한다. 또한, 배기 시스템(40)은, 플라즈마 처리 챔버(10) 내의 압력을 설정값으로 감압한다. 또한 RF 전력 공급부(30)는, 2 개의 RF 생성부(31a, 31b)로부터 각각 정해진 파워의 제 1 RF 신호 및 제 2 RF 신호의 고주파 전력을 하부 전극(111)으로 공급한다. 상부 전극 샤워 헤드(12)로부터 샤워 형상으로 플라즈마 처리 공간(10s)에 도입된 프로세스 가스는, RF 전력 공급부(30)의 제 1 RF 신호의 고주파 전력에 의해 플라즈마화된다. 이에 의해, 플라즈마 처리 공간(10s)에 플라즈마가 생성된다. 플라즈마 중에는, 프로세스 가스의 라디칼 및 이온이 포함된다. 플라즈마 중의 라디칼은, 확산에 의해 기판(W) 상에 공급된다. 플라즈마 중의 이온은, 제 2 RF 신호의 고주파 전력에 의해 발생한 고주파 전력의 전압에 의해 기판(W)을 향해 인입된다. 이에 의해, 기판(W)의 주면은, 플라즈마로부터 공급되는 라디칼과 이온의 상호 작용에 의해 에칭된다.
플라즈마 에칭 종료 후, 플라즈마 처리 챔버(10) 내에는, 미도시의 게이트 밸브로부터, 반송 암이 반입된다. 반송 암은, 기판(W)을 플라즈마 처리 챔버(10)의 밖으로 반출하고, 다음의 기판(W)을 플라즈마 처리 챔버(10) 내로 반입한다. 이 처리를 반복함으로써 연속하여 기판(W)이 처리된다.
[기판의 구성]
이어서, 실시 형태에 따른 기판(W)의 구성에 대하여 설명한다. 도 2는, 실시 형태에 따른 기판(W)의 구성의 일례를 모식적으로 나타낸 도이다. 기판(W)은, 예를 들면 반도체 웨이퍼이다. 기판(W)은, 제 1 실리콘 함유막(71)과 제 2 실리콘 함유막(72)이 교호로 복수 적층된 다층막(ML)이 형성되어 있다. 도 2에서는, 다층막(ML)으로서, 제 1 실리콘 함유막(71)과 제 2 실리콘 함유막(72)이 교호로 각각 21 층 적층되어 있다. 제 1 실리콘 함유막(71)의 막 두께는 50 nm 이하가 되며, 예를 들면 30 nm로 한다. 제 2 실리콘 함유막(72)의 막 두께도 50 nm 이하가 되며, 예를 들면 30 nm로 한다. 단, 층수는 이에 한정되는 것은 아니다. 예를 들면, 다층막(ML)은, 제 1 실리콘 함유막(71) 및 제 2 실리콘 함유막(72)이 교호로 수십 층에서 수백 층 적층된다. 또한, 층수가 많아짐에 따라, 제 1 실리콘 함유막(71)의 막 두께 및 제 2 실리콘 함유막(72)의 막 두께는 더 얇아지는 경향이다.
제 1 실리콘 함유막(71) 및 제 2 실리콘 함유막(72)은, 비유전율이 상이한 절연막이다. 본 실시 형태에서는, 제 1 실리콘 함유막(71)을 실리콘 산화막(SiO2)으로 하고, 제 2 실리콘 함유막(72)을 실리콘 질화막(SiN)으로 한다.
단, 제 1 실리콘 함유막(71) 및 제 2 실리콘 함유막(72)의 조합은, 상기의 실리콘 산화막 / 실리콘 질화막에 한정되지 않는다. 예를 들면, 제 1 실리콘 함유막(71)을 폴리 실리콘막(불순물 도핑)으로 하고, 제 2 실리콘 함유막(72)을 폴리 실리콘막(불순물 도핑 없음)으로 해도 된다. 도프의 유무에 따라 제 1 실리콘 함유막(71) 및 제 2 실리콘 함유막(72)의 비유전율을 상이하게 할 수 있다. 불순물 도핑의 불순물로서, 예를 들면 붕소 등을 도핑해도 된다.
또한, 제 1 실리콘 함유막(71) 및 제 2 실리콘 함유막(72)의 조합으로서는, 제 1 실리콘 함유막(71)을 실리콘 산화막(SiO2)으로 하고, 제 2 실리콘 함유막(72)을 폴리 실리콘막(불순물 도핑)으로 해도 된다. 또한, 제 1 실리콘 함유막(71) 및 제 2 실리콘 함유막(72)의 조합으로서는, 제 1 실리콘 함유막(71)을 실리콘 산화막(SiO2), 제 2 실리콘 함유막(72)을 폴리 실리콘막(불순물 도핑 없음)으로 해도 된다.
기판(W)의 다층막(ML)에는, 계단 형상으로 단이 형성되어 있다. 도 2에서는, 다층막(ML)에, 제 1 실리콘 함유막(71) 및 제 2 실리콘 함유막(72)이 각각 1 층씩의 층마다 계단 형상으로 단이 형성되어 있다. 이 계단 형상은, 예를 들면 특허 문헌 1 등 종래의 계단 형상을 에칭하는 기술을 이용하여 형성한다. 다층막(ML)의 계단 형상의 각 단에는, 평탄한 평탄부(73)와, 각 단이 돌출된 각이 되는 선단부(74)가 형성된다. 또한 계단 형상은, 제 1 실리콘 함유막(71) 및 제 2 실리콘 함유막(72)이 각각 복수 층씩의 층마다 단이 형성되어도 된다. 예를 들면, 계단 형상은, 제 1 실리콘 함유막(71) 및 제 2 실리콘 함유막(72)이 각각 2 층씩의 층(4 층)마다 단이 형성되어도 된다. 또한, 계단 형상은 2 방향으로 형성되어도 된다. 예를 들면, 제 1 실리콘 함유막(71) 및 제 2 실리콘 함유막(72)이 각각 2 층씩의 층(4 층)마다 1 번째의 계단 형상의 단을 형성한다. 또한 2 층씩의 층(4층)에 대하여 1 번째의 계단 형상과 교차하는 방향으로 2 층마다 2 번째의 계단 형상의 단을 형성해도 된다.
다층막(ML)의 계단 형상이 형성된 영역의 주위에는, 마스크로서 기능하는 포토레지스트층(75)이 마련되어 있다. 포토레지스트층(75)의 재료로서는, 유기막, 아몰퍼스 카본막(α―C)을 일례로서 들고 있다.
그런데, 제 1 실리콘 함유막(71)과 제 2 실리콘 함유막(72)이 교호로 복수 적층된 다층막(ML)을 에칭하는 경우, 각각의 층의 면내의 균일성이 양호한 에칭이 요구되는 경우가 있다. 예를 들면, 도 2에 나타내는 것과 같은 계단 형상이 형성된 다층막(ML)을 에칭하는 경우, 계단 형상을 유지하기 위하여, 각 단의 면내의 균일성이 양호한 에칭이 기대되고 있다.
따라서, 플라즈마 처리 장치(1a)는 제 1 에칭 공정과, 제 2 에칭 공정을 포함하고, 제 1 에칭 공정에서 제 2 에칭 공정을 미리 정해진 횟수 반복하는 에칭 처리를 행하여, 기판(W)에 형성된 다층막(ML)의 계단 형상을 에칭한다.
제 1 에칭 공정에 있어서, 기판(W)은, 최표면에 제 1 실리콘 함유막(71)이 노출되고, 제 1 실리콘 함유막(71)의 직하(直下)에 제 2 실리콘 함유막(72)을 가진다. 본 실시 형태에 따른 플라즈마 처리 장치(1a)는, 제 1 에칭 공정에 있어서, 플루오로카본을 함유하는 제 1 프로세스 가스를 상부 전극 샤워 헤드(12)로부터 플라즈마 처리 공간(10s)으로 공급한다. 플루오로카본으로서는, 예를 들면 C4F6, C5F8, C3F8를 들 수 있다. 예를 들면 제 1 에칭 공정에서는, C4F6 가스를 함유하는 제 1 프로세스 가스를 상부 전극 샤워 헤드(12)로부터 플라즈마 처리 공간(10s)으로 공급하여, 다층막(ML)의 노출된 제 1 실리콘 함유막(71)을 에칭한다. 제 1 프로세스 가스에는 아르곤(Ar) 가스, 산소(O2) 가스 등이 함유되어도 된다. 이에 의해, 제 1 에칭 공정은, 제 1 실리콘 함유막(71)의 에칭 레이트가, 제 2 실리콘 함유막(72)의 에칭 레이트보다 높아진다. 예를 들면, SiO2 / SiN의 선택비가 5 이상이 된다. 제 1 에칭 공정에 의해, 표면측으로부터 노출된 제 1 실리콘 함유막(71)이 에칭되어, 제 2 실리콘 함유막(72)이 표면에 노출된다.
제 2 에칭 공정에 있어서, 기판(W)은, 최표면에 제 2 실리콘 함유막(72)이 노출되며, 제 2 실리콘 함유막의 직하에 제 1 실리콘 함유막(71)을 가진다. 본 실시 형태에 따른 플라즈마 처리 장치(1a)는, 제 2 에칭 공정에 있어서, 하이드로 플루오로카본을 함유하는 제 2 프로세스 가스를 상부 전극 샤워 헤드(12)로부터 플라즈마 처리 공간(10s)으로 공급한다. 하이드로 플루오로카본으로서는, 예를 들면 CH2F2, CHF3, CH3F를 들 수 있다. 예를 들면, 제 2 에칭 공정에서는, CH2F2 가스를 함유하는 제 2 프로세스 가스를 상부 전극 샤워 헤드(12)로부터 플라즈마 처리 공간(10s)으로 공급하여, 다층막(ML)의 노출된 제 2 실리콘 함유막(72)을 에칭한다. 제 2 프로세스 가스에는 CF4 가스, 아르곤(Ar) 가스, 산소(O2) 가스 등이 함유되어도 된다. 이에 의해, 제 2 에칭 공정은, 제 2 실리콘 함유막(72)의 에칭 레이트가, 제 1 실리콘 함유막(71)의 에칭 레이트보다 높아진다. 예를 들면, SiN / SiO2의 선택비가 3 이상이 된다. 제 2 에칭 공정에 의해, 표면측으로부터 노출된 제 2 실리콘 함유막(72)이 에칭되어, 제 1 실리콘 함유막(71)이 표면에 노출된다.
여기서, 계단 형상이 형성된 다층막(ML)의 에칭에서는, 플라즈마 처리의 처리 조건에 따라, 다층막(ML)의 계단 형상의 각 단의 평탄부(73)와 선단부(74)의 에칭 레이트가 변화한다. 예를 들면, 플라즈마 처리 중의 플라즈마 처리 챔버(10) 내의 압력, 또는 플라즈마 중의 이온을 인입하기 위하여 인가되는 제 2 RF 신호의 전력값에 의해, 다층막(ML)의 계단 형상의 평탄부(73)와 선단부(74)의 에칭 레이트가 변화한다.
예를 들면, 플라즈마 에칭에서는, 플라즈마 중에 발생한 라디칼 및 이온 등이 타겟막에 입사함으로써 타겟막을 에칭한다. 플라즈마 에칭은, 에칭량에 각도 의존성이 있다. 도 3은, 타겟막(90)에 대한 이온의 입사각을 나타내는 도이다. 도 3에는, 타겟막(90)의 수직 방향을 대하는 이온의 입사각(θ)이 나타나 있다.
도 4a, 도 4b는, 이온의 입사각과 타겟막(90)의 에칭량의 관계의 일례를 나타내는 그래프이다. 도 4a, 도 4b의 예는, 시험적으로 이온 빔 장치를 이용하여, 타겟막(90)에 대하여 플루오로카본 가스로부터 생성되는 이온을 입사시켜, 타겟막(90)을 이온의 입사 방향에 대하여 기울이고, 또한 이온의 입사 에너지를 V1 ~ V4로 가변했을 시, 타겟막(90)에 대한 이온의 입사각(θ)과 에칭량의 관계를 나타내고 있다. 이온의 입사 에너지(V1 ~ V4)는 V1 > V2 > V3 > V4이다. 도 4a의 예는, 타겟막(90)을, 실리콘 질화막(Si3N4막)으로 한 경우이며, 도 4b의 예는, 타겟막(90)을 실리콘 산화막(SiO2막)으로 한 경우이다. 그래프의 에칭량은, 입사각(θ) = 0의 에칭량을 1로서 정규화한 값으로 나타내고 있다. 이와 같이, 그래프의 에칭량은 이온의 입사각(θ)에 따라 변화하며, 입사각(θ)이 0˚에서 60 ~ 75˚에 걸쳐 에칭량이 증가하고, 60 ~ 75˚를 초과하면 에칭량이 급격하게 저하된다. 또한, 입사각(θ)이 0˚일 때의 에칭량과 60 ~ 75˚일 때의 에칭량의 차를, 이온의 입사 에너지에 의해 조정 가능하며, 에칭량의 차를 작게 하기 위해서는, 이온의 입사 에너지를 작게 하는 것이 바람직하다. 또한 도 4b는, SiO2막인 경우를 나타낸 것이지만, SiO2막이어도 동일한 경향이 있다.
플라즈마 에칭에 있어서, 제 1 RF 신호의 고주파 전력에 의해 플라즈마 처리 공간(10s)에 생성된 플라즈마 중의 이온은, 제 2 RF 신호의 고주파 전력에 의해 발생한 고주파 전력의 전압에 의해 기판(W)을 향해 인입된다. 이에 의해, 기판(W)의 주면은 플라즈마에 의해 에칭된다. 이 때, 기판(W)의 주면에 대한 이온의 입사각(θ)은 거의 0˚이다. 또한, 이온의 입사 에너지는 고주파 전력의 전압에 의해 얻어지고, 또한 제 2 RF 신호의 고주파 전력의 전력값에 비례한다.
다층막(ML)의 계단 형상의 선단부(74)는 돌출된 철각(凸角)이 되며, 선단부(74)(철각부)를 국소적으로 보면 수평에서 수직까지 다양한 법선을 가지고 있다. 즉, 다층막(ML)의 계단 형상의 각 단의 평탄부(73)에 대한 이온의 입사각(θ)은 거의 0˚이지만, 다층막(ML)의 계단 형상의 선단부(74)에 대한 이온의 입사각(θ)은, 장소에 따라 다양한 각도를 가지게 된다. 이 때문에, 제 2 RF 신호의 고주파 전력의 전력값이 높으면, 선단부(74)는 평탄부(73)보다 에칭량이 많아져, 선단부(74)가 완만한 형상이 되는 어깨 처짐이 발생한다. 도 5는, 플라즈마 에칭에 의한 다층막(ML)의 계단 형상의 변화의 일례를 모식적으로 나타낸 도이다. 도 5에는, 플라즈마 에칭에 의한 다층막(ML)의 상면에 노출된 제 1 실리콘 함유막(71)의 경시적인 변화가 L1 - L5로서 나타나 있다. L1은, 제 1 실리콘 함유막(71)의 에칭 전의 상태를 나타내고 있다. L5는, 제 1 실리콘 함유막(71)의 에칭 종료 시의 상태를 나타내고 있다. 도 5는, 제 1 에칭 공정에 있어서, 상면에 노출된 제 1 실리콘 함유막(71)을 에칭하는 경우를 나타내고 있지만, 제 2 에칭 공정에 있어서, 상면에 노출된 제 2 실리콘 함유막(72)을 에칭하는 경우도 마찬가지이다. 다층막(ML)은 계단 형상이 형성됨으로써, 선단부(74)의 엣지 부분으로부터 에칭이 빠르게 진행되어, 선단부(74)가 완만한 형상이 되어 버린다. 계단 형상의 평탄부(73)와 선단부(74)의 에칭량을 동일 정도로 하기 위해서는, 제 2 RF 신호의 고주파 전력의 전력값을 낮게 억제할 필요가 있다.
따라서, 본 실시 형태에 따른 플라즈마 처리 장치(1a)는, 제 1 에칭 공정과 제 2 에칭 공정에 있어서, 각각 계단 형상의 평탄부(73)와 선단부(74)의 에칭 레이트가 동등해지도록, 플라즈마 처리의 처리 조건을 조정하고 있다. 예를 들면, 계단 형상의 평탄부(73)와 선단부(74)의 에칭 레이트가 동등해지도록 고주파 전력의 전압이 조정되며, 적절한 고주파 전력의 전압이 얻어지도록 플라즈마 처리 중의 플라즈마 처리 챔버(10) 내의 압력, 및 플라즈마 중의 이온을 인입하기 위하여 인가되는 제 2 RF 신호의 고주파 전력의 전력값을 조정하고 있다. 예를 들면, 제 1 에칭 공정에서는, 고주파 전력의 전압이 1000 ~ 2000 [V]가 되도록, 플라즈마 처리 중의 플라즈마 처리 챔버(10) 내의 압력을 30 ~ 150 [mTorr]로 하고, 제 2 RF 신호의 고주파 전력의 단위 면적당 전력값을 0.5 ~ 3.0 [W/cm2]로 하는 것이 바람직하다. 또한 제 1 에칭 공정에서는, 고주파 전력의 전압이 1300 ~ 1800 [V]가 되도록, 플라즈마 처리 중의 플라즈마 처리 챔버(10) 내의 압력을 50 ~ 100 [mTorr]로 하고, 제 2 RF 신호의 고주파 전력의 단위 면적당 전력값을 1.0 ~ 2.5[W/cm2]로 하는 것이 보다 바람직하다. 제 2 에칭 공정에서는, 고주파 전력의 전압이 1000 ~ 2000 [V]가 되도록, 플라즈마 처리 중의 플라즈마 처리 챔버(10) 내의 압력을 30 ~ 150 [mTorr]로 하고, 이온을 인입하기 위하여 인가되는 제 2 RF 신호의 고주파 전력의 단위 면적당 전력값을 0.5 ~ 2.0 [W/cm2]로 하는 것이 바람직하다. 또한 제 2 에칭 공정에서는, 고주파 전력의 전압이 1300 ~ 1800 [V]가 되도록, 플라즈마 처리 중의 플라즈마 처리 챔버(10) 내의 압력을 50 ~ 100 [mTorr]로 하고, 이온을 인입하기 위하여 인가되는 제 2 RF 신호의 고주파 전력의 단위 면적당 전력값을 1.0 ~ 2.5 [W/cm2]로 하는 것이 보다 바람직하다. 이에 의해, 본 실시 형태에 따른 플라즈마 처리 장치(1a)는, 제 1 에칭 공정과 제 2 에칭 공정에 있어서, 계단 형상의 평탄부(73)와 선단부(74)의 에칭량을 동일 정도로 하여 에칭을 행할 수 있다.
플라즈마 처리 장치(1a)는, 에칭하는 제 1 실리콘 함유막(71), 제 2 실리콘 함유막(72)의 적층 수에 맞추어, 제 1 에칭 공정과 제 2 에칭 공정을 반복한다.
도 6은, 실시 형태에 따른 에칭 방법에 의한 에칭 결과의 일례를 모식적으로 나타낸 도이다. 도 6의 예는, 도 2에 나타낸 기판(W)에 대하여 제 1 에칭 공정과 제 2 에칭 공정을 반복하여 10 회 행한 상태이며, 제 1 실리콘 함유막(71) 및 제 2 실리콘 함유막(72)이 각각 10 층 에칭되어 있다. 도 7은, 실시 형태에 따른 에칭 방법에 의해 에칭된 영역을 나타낸 도이다. 도 7에는, 도 2의 기판(W)에 대하여 도 6의 에칭된 영역을 파선(La)으로 나타내고 있다. 본 실시 형태에 따른 플라즈마 처리 장치(1a)는, 제 1 에칭 공정에 의해 계단 형상의 각 단의 제 1 실리콘 함유막(71)의 평탄부(73)와 선단부(74)를 동일한 정도로 에칭할 수 있기 때문에, 계단 형상의 각 단의 제 1 실리콘 함유막(71)을 평탄하게 에칭할 수 있다. 또한 본 실시 형태에 따른 플라즈마 처리 장치(1a)는, 제 2 에칭 공정에 의해 계단 형상의 각 단의 제 2 실리콘 함유막(72)의 평탄부(73)와 선단부(74)를 동일한 정도로 에칭할 수 있기 때문에, 계단 형상의 각 단의 제 2 실리콘 함유막(72)을 평탄하게 에칭할 수 있다. 이에 의해, 본 실시 형태에 따른 플라즈마 처리 장치(1a)는, 계단 형상의 각 단의 면내의 균일성을 양호하게 에칭할 수 있다. 또한 본 실시 형태에 따른 플라즈마 처리 장치(1a)는, 제 1 에칭 공정 및 제 2 에칭 공정에서, 제 1 실리콘 함유막(71) 및 제 2 실리콘 함유막(72)을 대략 수직으로 에칭할 수 있다. 이에 의해, 본 실시 형태에 따른 플라즈마 처리 장치(1a)는, 계단 형상의 각 단의 위치의 변화를 억제할 수 있어, 계단 형상의 각 단의 평탄 부분의 변화를 억제할 수 있다. 도 7에는, 계단 형상의 각 단의 선단부(74)의 에칭 전의 위치와 에칭 후의 위치를 연결한 파선(Lb)으로 나타내고, 계단 형상의 평탄 부분의 폭을 CD(Critical Dimension)로서 나타내고 있다. 본 실시 형태에 따른 플라즈마 처리 장치(1a)는, 이 CD를 동일 정도로 유지하여 제 1 실리콘 함유막(71) 및 제 2 실리콘 함유막(72)을 에칭할 수 있다.
여기서, 종래의 계단 형상의 에칭에서는, 예를 들면 CF4 가스와 Ar 가스를 포함하는 프로세스 가스를 이용하여, 제 1 실리콘 함유막(71)의 에칭 레이트와 제 2 실리콘 함유막(72)의 에칭 레이트가 대략 동등, 예를 들면 SiO2 / SiN의 선택비가 1 정도가 되는 조건의 플라즈마 처리에 의해, 제 1 실리콘 함유막(71) 및 제 2 실리콘 함유막(72)을 일괄로 에칭한다. 그러나, 종래와 같은 제 1 실리콘 함유막(71) 및 제 2 실리콘 함유막(72)의 일괄의 에칭에서는, 계단 형상의 선단부(74)가 평탄부(73)보다 신속하게 에칭이 진행되어, 선단부(74)가 완만한 형상이 되는 어깨 처짐이 발생한다.
도 8a는, 실시 형태에 따른 에칭 방법에 의해 에칭된 계단 형상의 일례를 나타내는 사시도이다. 도 8b는, 종래의 에칭 방법에 의해 에칭된 계단 형상의 일례를 나타내는 사시도이다. 도 8a 및 도 8b는, SEM(Scanning Electron Microscope) 화상을 도시한 것이다. 본 실시 형태에 따른 에칭 방법은, 도 8a에 나타내는 바와 같이, 계단 형상의 단의 형상을 유지하여 에칭할 수 있다. 한편, 종래의 에칭 방법은, 도 8b에 나타내는 바와 같이, 계단 형상의 단에서 선단부(74)가 완만한 형상이 되는 어깨 처짐이 발생한다.
3D NAND 플래시 메모리 등의 삼차원 적층 반도체 메모리의 제조에서는, 기판(W)의 다층막(ML)의 계단 형상의 각 단에 콘택트용의 메탈 배선이 형성된다. 그러나, 계단 형상의 각 단에 종래의 에칭 방법과 같이 어깨 처짐이 발생하면 다른 단의 배선층과 도통할 우려가 있다.
도 9a는, 본 실시 형태에 따른 에칭 방법에 의해 에칭된 계단 형상의 각 단에 콘택트용의 메탈 배선을 형성한 상태를 모식적으로 나타낸 도이다. 도 9b는, 종래의 에칭 방법에 의해 에칭된 계단 형상의 각 단에 콘택트용의 메탈 배선을 형성한 상태를 모식적으로 나타낸 도이다. 도 9a, 도 9b는, 기판(W)의 계단 형상이 형성된 다층막(ML)에 SiO2층(76)이 더 적층되고, SiO2층(76) 상에 메탈 배선을 형성하는 이상의 위치에 패턴이 형성된 포토레지스트층(77)이 적층되어 있다. 도 9a, 도 9b에는, 메탈 배선(78)의 위치가 파선에 의해 나타나 있다. 도 9a, 도 9b에서는, 계단 형상의 각 단의 제 2 실리콘 함유막(72)에, 예를 들면 텅스텐 등에 의해 배선층(72a)이 형성되어 있다. 본 실시 형태에 따른 에칭 방법은, 도 9a에 나타내는 바와 같이, 계단 형상의 단의 형상이 유지되어 있기 때문에, 메탈 배선(78)이 각 단의 배선층(72a)과 도통할 수 있다. 한편, 종래의 에칭 방법은, 도 9b에 나타내는 바와 같이, 계단 형상의 단에서 선단부(74)가 완만한 형상이 되는 어깨 처짐이 발생하여, 메탈 배선(78)이 상하로 인접하는 단의 배선층(72a)과 도통한다.
[에칭의 흐름]
이어서, 본 실시 형태에 따른 플라즈마 처리 장치(1a)가 실시하는 에칭 방법의 흐름을 설명한다. 도 10은, 실시 형태에 따른 에칭 방법의 흐름의 일례를 나타내는 순서도이다. 도 10은, 계단 형상을 형성하는 에칭 공정의 흐름을 나타내고 있다.
제어부(1b)는, 카운터(n)를 1로 초기화한다(단계(S10)). 제어부(1b)는, 플라즈마 처리 챔버(10) 내에 배치된 기판(W)에 대하여, 플루오로카본 가스를 포함한 제 1 처리 가스의 플라즈마에 의해 다층막(ML)을 에칭하는 제 1 에칭 공정을 행하도록 플라즈마 처리 장치(1a)를 제어한다(단계(S11)). 제어부(1b)는, 하이드로 플루오로카본 가스를 포함한 제 2 처리 가스의 플라즈마에 의해 다층막(ML)을 에칭하는 제 2 에칭 공정을 행하도록 플라즈마 처리 장치(1a)를 제어한다(단계(S12)).
제어부(1b)는, 카운터(n)의 값이 에칭하는 단수에 대응하는 정해진 값 이상이 되었는지 여부를 판정한다(단계(S13)). 카운터(n)의 값이 정해진 값 미만인 경우(S13 : No), 제어부(1b)는, 카운터(n)에 1을 가산하여(단계(S14)), 상술한 단계(S11)로 이행된다.
한편, 카운터(n)의 값이 정해진 값 이상인 경우(S13 : Yes), 처리를 종료한다.
[효과]
이와 같이, 실시 형태에 따른 플라즈마 처리 장치(1a)는, 제 1 실리콘 함유막(71)과 제 2 실리콘 함유막(72)이 교호로 복수 적층된 기판(W)을 에칭한다. 플라즈마 처리 장치(1a)는, 제 1 처리 가스의 플라즈마에 의해 기판(W)의 제 1 실리콘 함유막(71)을 에칭하는 제 1 에칭 공정과, 제 2 처리 가스의 플라즈마에 의해 기판(W)의 제 2 실리콘 함유막(72)을 에칭하는 제 2 에칭 공정을 포함한다. 플라즈마 처리 장치(1a)는, 제 1 에칭 공정에서 제 2 에칭 공정을 미리 정해진 횟수 반복한다. 이에 의해, 플라즈마 처리 장치(1a)는, 면내의 균일성을 양호하게 유지하여 에칭할 수 있다.
또한 기판(W)은, 제 1 실리콘 함유막(71)과 제 2 실리콘 함유막(72)이 교호로 적층된 다층막에, 제 1 실리콘 함유막(71) 및 제 2 실리콘 함유막(72)이 각각 1 층 또는 복수 층씩의 층마다 계단 형상으로 단이 형성되어 있다. 플라즈마 처리 장치(1a)는, 제 1 에칭 공정에 있어서, 기판(W)의 최표면에 제 1 실리콘 함유막(71)이 노출되어 있다. 제 1 에칭 공정은, 계단 형상으로 각 단의 제 1 실리콘 함유막(71)의 평탄부의 에칭 레이트가, 당해 제 1 실리콘 함유막(71)의 계단 형상의 각 단의 선단부의 에칭 레이트와 동등하다. 플라즈마 처리 장치(1a)는, 제 2 에칭 공정에 있어서, 기판(W)의 최표면에 제 2 실리콘 함유막(72)이 노출되어 있다. 제 2 에칭 공정은, 계단 형상으로 각 단의 제 2 실리콘 함유막(72)의 평탄부의 에칭 레이트가, 당해 제 2 실리콘 함유막(72)의 계단 형상의 각 단의 선단부의 에칭 레이트와 동등하다. 이에 의해, 계단 형상의 각 단에 종래의 에칭 방법과 같은 어깨 처짐의 발생을 억제할 수 있어, 콘택트용의 메탈 배선이 형성된 경우라도 다른 단의 배선층과 도통하는 것을 억제할 수 있다.
제 1 에칭 공정에 있어서, 기판(W)의 최표면에 제 1 실리콘 함유막(71)이 노출되고, 제 1 실리콘 함유막(71)의 직하에 제 2 실리콘 함유막(72)을 가진다. 제 1 에칭 공정은, 제 1 실리콘 함유막(71)의 에칭 레이트가, 제 2 실리콘 함유막(72)의 에칭 레이트보다 높다. 제 2 에칭 공정에 있어서, 기판(W)의 최표면에 제 2 실리콘 함유막(72)이 노출되고, 제 2 실리콘 함유막(72)의 직하에 제 1 실리콘 함유막(71)을 가진다. 제 2 에칭 공정은, 제 2 실리콘 함유막(72)의 에칭 레이트가, 제 1 실리콘 함유막(71)의 에칭 레이트보다 높다. 이에 의해, 제 1 에칭 공정에 있어서, 제 1 실리콘 함유막(71)을 양호하게 에칭할 수 있고, 제 2 에칭 공정에 있어서, 제 2 실리콘 함유막(72)을 양호하게 에칭할 수 있다.
또한, 제 1 실리콘 함유막(71)은 실리콘 산화막이다. 제 2 실리콘 함유막(72)은 실리콘 질화막이다. 제 1 처리 가스는 플루오로카본 가스를 포함한다. 제 2 처리 가스는 하이드로 플루오로카본 가스를 포함한다. 이에 의해, 제 1 에칭 공정에 있어서, 실리콘 산화막을 양호하게 에칭할 수 있고, 제 2 에칭 공정에 있어서, 실리콘 질화막을 양호하게 에칭할 수 있다.
이상, 각종 예시적 실시 형태에 대하여 설명했지만, 상술한 예시적 실시 형태에 한정되지 않고, 다양한 추가, 생략, 치환 및 변경이 이루어져도 된다. 또한, 상이한 실시 형태에 있어서의 요소를 조합하여 다른 실시 형태를 형성하는 것이 가능하다.
예를 들면 상기의 실시 형태에서는, 계단 형상이 형성된 다층막(ML)을 에칭하는 경우를 예로 설명했지만, 이에 한정되는 것은 아니다. 계단 형상이 형성되어 있지 않고, 제 1 실리콘 함유막(71)과 제 2 실리콘 함유막(72)이 교호로 복수 적층된 기판(W)의 에칭에 본 실시 형태의 에칭 방법을 적용해도 된다.
또한 상기의 실시 형태에서는, 기판(W)을 반도체 웨이퍼로 하는 경우를 예로 설명했지만, 이에 한정되는 것은 아니다. 기판(W)은 계단 형상을 형성하는 대상이면, 어느 것이어도 된다.

Claims (5)

  1. 제 1 실리콘 함유막과 제 2 실리콘 함유막이 교호로 복수 적층된 기판을 에칭하는 에칭 방법으로서,
    제 1 처리 가스의 플라즈마에 의해 상기 기판의 상기 제 1 실리콘 함유막을 에칭하는 제 1 에칭 공정과,
    제 2 처리 가스의 플라즈마에 의해 상기 기판의 상기 제 2 실리콘 함유막을 에칭하는 제 2 에칭 공정을 포함하고,
    상기 제 1 에칭 공정에서 상기 제 2 에칭 공정을 미리 정해진 횟수 반복하는,
    것을 특징으로 하는 에칭 방법.
  2. 제 1 항에 있어서,
    상기 기판은, 상기 제 1 실리콘 함유막과 상기 제 2 실리콘 함유막이 교호로 적층된 다층막에, 상기 제 1 실리콘 함유막 및 상기 제 2 실리콘 함유막이 각각 1 층 또는 복수 층씩의 층마다 계단 형상으로 단이 형성되고,
    상기 제 1 에칭 공정에 있어서, 상기 기판의 최표면에 상기 제 1 실리콘 함유막이 노출되어 있고,
    상기 제 1 에칭 공정은, 계단 형상으로 각 단의 상기 제 1 실리콘 함유막의 평탄부의 에칭 레이트가, 상기 제 1 실리콘 함유막의 계단 형상의 각 단의 선단부의 에칭 레이트와 동등하며,
    상기 제 2 에칭 공정에 있어서, 상기 기판의 최표면에 상기 제 2 실리콘 함유막이 노출되어 있고,
    상기 제 2 에칭 공정은, 계단 형상으로 각 단의 상기 제 2 실리콘 함유막의 평탄부의 에칭 레이트가, 상기 제 2 실리콘 함유막의 계단 형상의 각 단의 선단부의 에칭 레이트와 동등한,
    에칭 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 에칭 공정에 있어서, 상기 기판의 최표면에 상기 제 1 실리콘 함유막이 노출되고, 상기 제 1 실리콘 함유막의 직하에 상기 제 2 실리콘 함유막을 가지고,
    상기 제 1 에칭 공정은, 상기 제 1 실리콘 함유막의 에칭 레이트가, 상기 제 2 실리콘 함유막의 에칭 레이트보다 높고,
    상기 제 2 에칭 공정에 있어서, 상기 기판의 최표면에 상기 제 2 실리콘 함유막이 노출되고, 상기 제 2 실리콘 함유막의 직하에 상기 제 1 실리콘 함유막을 가지고,
    상기 제 2 에칭 공정은, 상기 제 2 실리콘 함유막의 에칭 레이트가, 상기 제 1 실리콘 함유막의 에칭 레이트보다 높은,
    에칭 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 실리콘 함유막은, 실리콘 산화막이며,
    상기 제 2 실리콘 함유막은, 실리콘 질화막이며,
    상기 제 1 처리 가스는, 플루오로카본 가스를 포함하고,
    상기 제 2 처리 가스는, 하이드로 플루오로카본 가스를 포함하는
    에칭 방법.
  5. 제 1 실리콘 함유막과 제 2 실리콘 함유막이 교호로 복수 적층된 기판에 대하여, 제 1 처리 가스의 플라즈마에 의해 상기 기판의 상기 제 1 실리콘 함유막을 에칭하는 제 1 에칭 공정과, 상기 기판에 대하여, 제 2 처리 가스의 플라즈마에 의해 상기 기판의 상기 제 2 실리콘 함유막을 에칭하는 제 2 에칭 공정을 미리 정해진 횟수 반복하도록 제어하는 제어부
    를 가지는 것을 특징으로 하는 플라즈마 처리 장치.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6328524B2 (ja) 2014-08-29 2018-05-23 東京エレクトロン株式会社 エッチング方法
US9673057B2 (en) 2015-03-23 2017-06-06 Lam Research Corporation Method for forming stair-step structures
SG11202004796PA (en) 2017-11-30 2020-06-29 Lam Res Corp Silicon oxide silicon nitride stack stair step etch

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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