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KR20210095760A - 표시 장치 및 그의 제조 방법 - Google Patents

표시 장치 및 그의 제조 방법 Download PDF

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KR20210095760A
KR20210095760A KR1020200009085A KR20200009085A KR20210095760A KR 20210095760 A KR20210095760 A KR 20210095760A KR 1020200009085 A KR1020200009085 A KR 1020200009085A KR 20200009085 A KR20200009085 A KR 20200009085A KR 20210095760 A KR20210095760 A KR 20210095760A
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KR
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light emitting
emitting device
region
pixel
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KR1020200009085A
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English (en)
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신재민
김상우
윤장열
박경순
Original Assignee
삼성디스플레이 주식회사
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Publication date
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Priority to PCT/KR2020/012125 priority patent/WO2021149889A1/ko
Priority to US17/794,723 priority patent/US20230070511A1/en
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Abstract

표시 장치는 발광 영역을 각각 구비한 복수의 화소 영역들을 포함한 표시 영역 및 상기 표시 영역의 적어도 일측을 둘러싸는 비표시 영역을 포함한 기판; 및 상기 화소 영역들 각각에 제공되며, 표시 소자부를 포함한 화소를 포함할 수 있다. 상기 표시 소자부는, 상기 기판 상에 제공된 제1 절연막; 상기 제1 절연막 상에 제공되며 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자; 상기 제1 절연막과 상기 발광 소자 상에 제공되며, 상기 발광 소자의 제1 및 제2 단부들 각각의 제1 영역에 접촉된 제1 레이어; 상기 발광 소자 상에 제공되며, 상기 발광 소자의 제1 및 제2 단부들 각각의 제2 영역에 접촉된 제2 레이어; 및 상기 제1 레이어와 상기 제2 레이어 사이에 제공된 층간 절연막을 포함할 수 있다. 여기서, 상기 제1 레이어와 상기 제2 레이어는 반도체 물질을 포함할 수 있다.

Description

표시 장치 및 그의 제조 방법 {DISPLAY DEVICE AND METHOD OF FABRICATING THE DISPLAY DEVICE}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 발광 다이오드를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 일 예로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 막대형 발광 다이오드를 제작하는 기술이 개발되고 있다. 일 예로, 막대형 발광 다이오드는 자발광 표시 장치의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다.
본 발명은, 출광 효율이 향상된 표시 장치를 제공하는 데 목적이 있다.
또한, 본 발명은 상술한 표시 장치의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 실시예에 따른 표시 장치는, 발광 영역을 각각 구비한 복수의 화소 영역들을 포함한 표시 영역 및 상기 표시 영역의 적어도 일측을 둘러싸는 비표시 영역을 포함한 기판; 및 상기 화소 영역들 각각에 제공되며, 표시 소자부를 포함한 화소를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자부는, 상기 기판 상에 제공된 제1 절연막; 상기 제1 절연막 상에 제공되며 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자; 상기 제1 절연막과 상기 발광 소자 상에 제공되며, 상기 발광 소자의 제1 및 제2 단부들 각각의 제1 영역에 접촉된 제1 레이어; 상기 발광 소자 상에 제공되며, 상기 발광 소자의 제1 및 제2 단부들 각각의 제2 영역에 접촉된 제2 레이어; 및 상기 제1 레이어와 상기 제2 레이어 사이에 제공된 층간 절연막을 포함할 수 있다. 여기서, 상기 제1 레이어와 상기 제2 레이어는 반도체 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는, 제1 도전성 도펀트가 도핑된 제1 반도체층; 제2 도전성 도펀트가 도핑된 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 제공된 활성층을 포함할 수 있다. 여기서, 상기 제1 및 제2 반도체층들 각각은 질화갈륨(GaN) 반도체 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전성 도펀트는 n형 도펀트를 포함하고, 상기 제2 도전성 도펀트는 p형 도펀트를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자의 제1 단부는 상기 제1 반도체층을 포함하고, 상기 발광 소자의 제2 단부는 상기 제2 반도체층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 레이어는 p형 수소화 비정질 실리콘(a-Si:H) 반도체 물질을 포함하고, 상기 제2 레이어는 투명 산화물 반도체 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 기판과 상기 제1 절연막 사이에 제공되며 상기 제1 레이어와 전기적으로 연결된 제1 전원 라인; 및 상기 기판과 상기 제1 절연막 사이에 제공되고, 상기 제1 전원 라인과 이격되며 상기 제2 레이어와 전기적으로 연결된 제2 전원 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 레이어는 상기 제1 전원 라인으로부터 제1 전원을 인가받아 상기 발광 소자의 제2 단부의 제1 영역으로 정공(hole)을 주입하는 정공 주입층이고, 상기 제2 레이어는 상기 제2 전원 라인으로부터 제2 전원을 인가받아 상기 발광 소자의 제1 단부의 제2 영역으로 전자(electron)를 주입하는 전자 주입층일 수 있다.
본 발명의 일 실시예에 있어서, 상기 층간 절연막은 상기 발광 소자의 제1 및 제2 단부들 각각의 상기 제1 영역과 상기 제2 영역 사이에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 레이어와 접촉하는 상기 발광 소자의 제1 단부의 상기 제1 영역과 상기 제2 레이어와 접촉하는 상기 발광 소자의 제1 단부의 상기 제2 영역은 서로 동일한 폭을 갖거나 서로 상이한 폭을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 레이어와 접촉하는 상기 발광 소자의 제1 단부의 상기 제2 영역과 상기 제2 레이어와 접촉하는 상기 발광 소자의 제2 단부의 상기 제2 영역은 서로 동일한 폭을 갖거나 서로 상이한 폭을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자부는, 상기 기판과 상기 제1 절연막 사이에 제공된 제1 도전 라인; 상기 제2 레이어 상에 제공된 제2 절연막; 및 상기 제2 절연막 상에 제공된 제2 도전 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전 라인과 상기 제2 도전 라인에는 각각 상이한 전압이 인가되어 상기 발광 소자의 길이 방향과 교차하는 방향으로 전계가 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 도전 라인은 투명한 도전성 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자부는, 상기 발광 소자와 대응되도록 상기 제2 도전 라인 상에 제공된 커버층을 더 포함할 수 있다. 여기서, 상기 커버층은 불투명한 도전성 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 커버층은 상기 발광 소자에서 방출된 광을 정해진 방향으로 유도하여 상기 화소 영역들 각각의 상기 발광 영역의 위치를 결정할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는, 상기 기판과 상기 표시 소자부 사이에 제공된 화소 회로부를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 복수의 아일랜드들, 상기 아일랜드들 사이를 연결하는 브릿지들을 포함하는 스트레쳐블 기판; 및 상기 복수의 아일랜드들 각각에 제공되며, 표시 소자부를 각각 포함한 복수의 화소들을 포함할 수 있다. 여기서, 상기 표시 소자부는, 상기 복수의 아일랜드들 각각에 제공된 절연막; 상기 절연막 상에 제공되며 길이 방향으로 제1 단부와 제2 단부를 갖는 복수의 발광 소자들; 상기 절연막과 상기 발광 소자들 상에 제공되며, 상기 발광 소자들 각각의 제1 및 제2 단부들 각각의 제1 영역에 접촉된 제1 레이어; 상기 발광 소자들 상에 제공되며, 상기 발광 소자들 각각의 제1 및 제2 단부들 각각의 제2 영역에 접촉된 제2 레이어; 및 상기 제1 레이어와 상기 제2 레이어 사이에 제공된 층간 절연막을 포함할 수 있다. 여기서, 상기 제1 레이어와 상기 제2 레이어는 반도체 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 레이어는 p형 수소화 비정질 실리콘(a-Si:H) 반도체 물질을 포함하고, 상기 제2 레이어는 투명 산화물 반도체 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들 각각의 제1 단부는 n형 도펀트가 도핑된 제1 반도체층을 포함하고, 상기 발광 소자들 각각의 제2 단부는 p형 도펀트가 도핑된 제2 반도체층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스트레쳐블 기판은 상기 복수의 아일랜드들과 상기 브릿지들 사이에 위치하는 절개부를 더 포함할 수 있다.
상술한 표시 장치는, 기판의 화소 영역에 마련된 화소를 제공하는 단계를 포함하여 제조될 수 있다. 여기서, 상기 화소를 제공하는 단계는, 상기 기판 상에 화소 회로부를 형성하는 단계; 및 상기 화소 회로부 상에 표시 소자부를 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자부를 형성하는 단계는, 상기 화소 회로부 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 길이 방향으로 제1 단부와 제2 단부를 갖는 복수의 발광 소자들을 공급하는 단계; 상기 발광 소자들 상에 p형 수소화 비정질 실리콘(a-Si:H) 반도체 물질을 포함한 제1 레이어를 형성하는 단계; 상기 제1 레이어 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 투명 산화물 반도체 물질을 포함한 제2 레이어를 형성하는 단계; 및 상기 제2 레이어 상에 제2 절연막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 레이어는 상기 발광 소자의 제1 단부의 제1 영역과 상기 제2 단부의 제2 영역에 각각 접촉하고, 상기 제2 레이어는 상기 발광 소자의 제1 단부의 제2 영역과 상기 제2 단부의 제2 영역에 각각 접촉하며, 상기 층간 절연막은 상기 발광 소자의 제1 및 제2 단부들 각각의 상기 제1 영역과 상기 제2 영역 사이에 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자부를 형성하는 단계는, 상기 화소 회로부와 상기 제1 절연막 사이에 제1 도전 라인을 형성하는 단계; 상기 제2 절연막 상에 제2 도전 라인을 형성하는 단계; 및 상기 제2 도전 라인 상에 커버층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 기판 상에 발광 소자들을 투입한 뒤, 각 발광 소자의 양 단부의 제1 영역과 접촉하는 수소화 비정질 실리콘(a-Si:H) 반도체 물질을 포함하는 제1 레이어와 상기 각 발광 소자의 양 단부의 제2 영역과 접촉하는 투명 산화물 반도체 물질을 포함하는 제2 레이어를 배치하여 발광 소자들의 정렬을 위한 구성들(정렬 전극 또는 정렬 배선)을 생략할 수 있는 표시 장치 및 그의 제조 방법이 제공될 수 있다.
또한, 발광 소자 상에 커버층을 배치하여 발광 소자에서 방출되는 광을 원하는 방향(또는 목적하는 방향)으로 반사시키거나 산란시켜 출광 효율을 향상시킬 수 있는 표시 장치 및 그의 제조 방법이 제공될 수 있다.
본 발명의 실시예들에 따른 효과는 본 명세서에 기재된 내용 및 실시예들에 의해 한정되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 1b는 도 1a의 발광 소자의 단면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 발광 장치의 단위 발광 영역을 나타낸 회로도들로서, 특히 발광 표시 패널을 구성하는 화소의 일 예를 도시한 회로도들이다.
도 3은 본 발명의 일 실시예에 따른 단위 발광 영역을 포함한 발광 장치의 일 영역을 나타내는 개략적인 평면도이다.
도 4는 도 3의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 5a는 도 4의 EA1의 부분의 확대 단면도이고, 도 5b는 도 4의 EA2 부분의 확대 단면도이다.
도 6a 및 도 6b는 제1 레이어, 제1 반도체층, 제2 반도체층, 및 제2 레이어의 에너지 밴드 다이어그램을 개략적으로 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 발광 장치의 단위 발광 영역을 나타내는 것으로, 도 3의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 발광 장치의 단위 발광 영역을 나타내는 개략적인 평면도이다.
도 9는 도 8의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 도 1a 및 도 1b에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 일 예를 개략적으로 나타내는 평면도이다.
도 11a 및 도 11b는 도 10의 EA3 부분의 확대 평면도이다.
도 12a 및 도 12b는 도 10에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도들이다.
도 13은 도 10에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다.
도 14는 도 13의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 15는 도 14의 EA4 부분의 확대 평면도이다.
도 16은 도 13에 도시된 커버층을 다른 실시예에 따라 구현한 개략적인 평면도이다.
도 17a 내지 도 17k는 도 13에 도시된 하나의 화소의 제조 방법을 순차적으로 도시한 개략적인 평면도들이다.
도 18a 내지 도 18k는 도 14에 도시된 하나의 화소의 제조 방법을 순차적으로 도시한 개략적인 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 1b는 도 1a의 발광 소자의 단면도이다.
도 1a 및 도 1b에 있어서, 원 기둥 형상의 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1a 및 도 1b를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 반도체층(11)과 제2 반도체층(13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층 패턴(10)으로 구현될 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일측 단부와 타측 단부를 포함할 수 있다. 발광 소자(LD)의 일측 단부에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층이 배치될 수 있고, 그의 타측 단부에는 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 가질 수 있다. 본 발명의 일 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 발광 소자(LD)는 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 제1 도전성 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 n형 GaN 반도체일 수 있다. 제1 반도체층(11)은 활성층(12)과 접촉하는 상부 면(11b)과 외부로 노출된 하부 면(11a)을 포함할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double heterostructure)를 사용할 수 있다. 본 발명의 일 실시예에 있어서, 활성층(12)의 상부 및/또는 하부에는 도전형의 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면(12a) 및 제2 반도체층(13)과 접촉하는 제2 면(12b)을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제2 반도체층(13)은 제2 도전성 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 p형 GaN 반도체일 수 있다. 제2 반도체층(13)은 활성층(12)과 접촉하는 하부 면(13a)과 외부로 노출된 상부 면(13b)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 폭(또는 두께)을 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 넓은 폭(또는 두꺼운 두께)을 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 도 1a 및 도 1b에 도시된 바와 같이 제1 반도체층(11)의 하부 면(11a)보다 제2 반도체층(13)의 상부 면(13b)에 더 인접하게 위치할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 외부로 노출된 제1 반도체층(11)의 하부 면(11a)과 제2 반도체층(13)의 상부 면(13b)을 포함할 수 있다. 제1 반도체층(11)의 하부 면(11a)과 제2 반도체층(13)의 상부 면(13b)은 외부의 물질, 일 예로, 전도성 물질, 반도체 물질과 접촉하여 전기적으로 연결되는 면일 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 도전성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 도 1a 및 도 1b에 도시된 바와 같이, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층 패턴(10)의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다. 설명의 편의를 위해, 도 1a에서는 절연막(14)의 일부를 삭제한 모습을 도시하였고, 실제 발광 적층 패턴(10)에 포함된 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)은 상기 절연막(14)에 의해 둘러싸일 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 절연막(14)은 활성층(12)의 외주면 전체를 커버하되 제1 및 제2 반도체층들(11, 13) 각각의 외주면의 일부만을 커버할 수도 있다.
본 발명의 일 실시예에 따르면, 절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연막(14)이 발광 소자(LD)에 제공되면, 활성층(12)이 외부의 전도성 물질과 단락되는 것을 방지할 수 있다. 또한, 절연막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 발광 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 발광 소자들(LD)은 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 발광 장치의 단위 발광 영역을 나타낸 회로도들로서, 특히 발광 표시 패널을 구성하는 화소의 일 예를 도시한 회로도들이다.
도 2a 내지 도 2c에 있어서, 단위 발광 영역은 발광 표시 패널에 포함된 복수 개의 화소들 중 하나의 화소(PXL)가 배치되는 화소 영역일 수 있으며, 도 1a 및 도 1b의 발광 소자(LD) 및 상기 발광 소자(LD)와 전기적으로 연결된 신호 라인들이 제공된 영역일 수 있다.
우선, 도 1a 내지 도 2a를 참고하면, 하나의 화소(PXL)는 발광 소자(LD), 발광 소자(LD)에 연결된 제1 및 제2 전원 라인들(PL1, PL2)을 포함할 수 있다.
발광 소자(LD)의 일측 단부(일 예로, 제2 반도체층(13))는 제1 전원 라인(PL1)에 연결되고, 그의 타측 단부(일 예로, 제1 반도체층(11))는 제2 전원 라인(PL2)에 연결될 수 있다. 발광 소자(LD)의 일측 단부에는 제1 전원 라인(PL1)으로부터 소정의 신호(또는 전압)가 전달되고, 발광 소자(LD)의 타측 단부에는 제2 전원 라인(PL2)으로부터 소정의 신호(또는 전압)가 전달될 수 있다.
본 발명의 일 실시예에 있어서, 제1 전원 라인(PL1)으로 인가된 소정의 신호와 제2 전원 라인(PL2)으로 인가된 소정의 신호는 서로 상이한 레벨을 가질 수 있다. 일 예로, 발광 소자(LD)의 일측 단부가 제2 반도체층(13)이고, 그의 타측 단부가 제1 반도체층(11)인 경우, 제1 전원 라인(PL1)으로 인가된 소정의 신호는 고전위 전원으로 설정되며, 제2 전원 라인(PL2)으로 인가된 소정의 신호는 저전위 전원으로 설정될 수 있다.
상술한 발광 소자(LD)는 일측 단부와 타측 단부의 사이에 문턱 전압 이상의 전압이 인가될 때, 인가된 전압의 크기에 상응하는 휘도로 발광할 수 있다. 즉, 제1 전원 라인(PL1)으로부터 인가되는 소정의 신호 및/또는 제2 전원 라인(PL2)으로부터 인가되는 소정의 신호를 조절함에 의해 화소(PXL)의 발광을 제어할 수 있다.
다음으로, 도 1a, 도 1b, 및 도 2b를 참조하면, 화소(PXL)는 병렬 연결된 복수 개의 발광 소자들(LD)을 포함할 수 있다. 이 경우, 화소(PXL)의 휘도는 복수의 발광 소자들(LD)의 밝기 합에 대응될 수 있다. 화소(PXL)가 복수의 발광 소자들(LD)을 포함하게 되면, 일부의 발광 소자들(LD)에 불량이 발생하더라도 이러한 불량이 화소(PXL) 자체의 결함으로 이루어지는 것을 방지할 수 있다.
도 1a, 도 1b, 및 도 2c를 참조하면, 화소(PXL)에 구비된 발광 소자(LD)의 연결 방향은 변경될 수 있다. 일 예로, 발광 소자(LD)의 일측 단부는 제2 전원 라인(PL2)에 연결되고, 그의 타측 단부는 제1 전원 라인(PL1)에 연결될 수 있다. 도 2a의 실시예 및 도 2b의 실시예에서 제1 전원 라인(PL1) 및 제2 전원 라인(PL2) 사이에 인가되는 전압의 방향은 서로 반대일 수 있다.
도 3은 본 발명의 일 실시예에 따른 단위 발광 영역을 포함한 발광 장치의 일 영역을 나타내는 개략적인 평면도이고, 도 4는 도 3의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 5a는 도 4의 EA1의 부분의 확대 단면도이고, 도 5b는 도 4의 EA2 부분의 확대 단면도이며, 도 6a 및 도 6b는 제1 레이어, 제1 반도체층, 제2 반도체층, 및 제2 레이어의 에너지 밴드 다이어그램을 개략적으로 나타낸 도면이다.
도 1a, 도 1b, 도 3 내지 도 6b를 참조하면, 발광 장치의 단위 발광 영역은 적어도 하나 이상의 발광 소자(LD)를 포함하는 하나의 화소(PXL)가 배치되는 화소 영역(PXA)으로, 광이 방출되는 발광 영역을 포함할 수 있다. 이하에서는, 설명의 편의를 위하여 단위 발광 영역을 화소 영역(PXA)으로 명명한다.
화소 영역(PXA)에는 발광 소자(LD)를 포함한 표시 소자부(DPL)가 제공될 수 있다. 표시 소자부(DPL)는 제1 및 제2 전원 라인들(PL1, PL2)에 연결될 수 있다.
제1 전원 라인(PL1)과 제2 전원 라인(PL2)은 서로 이격되도록 기판(SUB) 상에 제공 및/또는 형성될 수 있다. 제1 및 제2 전원 라인들(PL1, PL2) 각각은 일 방향, 일 예로, 제2 방향(DR2)을 따라 연장될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 전원 라인들(PL1, PL2)은 다양한 방향으로 연장될 수 있다. 제1 및 제2 전원 라인들(PL1, PL2)은 전도성 물질(또는 재료)로 이루어질 수 있다. 제1 및 제2 전원 라인들(PL1, PL2) 각각에는 일정한 레벨의 소정의 신호(또는 전압)가 인가될 수 있다. 일 예로, 제1 및 제2 전원 라인들(PL1, PL2) 각각에는 외부로부터 신호(또는 전압)가 인가될 수 있다. 다른 예로, 제1 및 제2 전원 라인들(PL1, PL2) 각각은 발광 장치 내에서 소정의 신호(또는 전압)가 인가되는 구성과의 전기적 연결을 통해 상기 구성으로부터 상기 소정의 신호(또는 전압)를 인가받을 수 있다.
제1 및 제2 전원 라인들(PL1, PL2) 상에는 배리어막(BRL)이 제공 및/또는 형성될 수 있다.
배리어막(BRL)은 표시 소자부(DPL)에 불순물이 확산되는 것을 방지할 수 있다. 배리어막(BRL)은 무기 재료를 포함한 무기 절연막을 포함할 수 있다. 일 예로, 배리어막(BRL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 배리어막(BRL)은 단일막으로 제공될 수 있으나, 적어도 이중층 이상의 다중막으로 제공될 수도 있다. 배리어막(BRL)이 다중막으로 제공되는 경우, 각 레이어는 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 배리어막(BRL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
실시예에 따라, 제1 및 제2 전원 라인들(PL1, PL2) 또는 상기 제1 및 제2 전원 라인들(PL1, PL2) 중 적어도 하나는 배리어막(BRL) 상에 제공 및/또는 형성될 수 있다. 도면에 직접적으로 도시하지 않았으나, 제1 전원 라인(PL1)의 일 영역은 배리어막(BRL)을 관통하는 제1 컨택 홀(CH1)을 통해 외부로 노출될 수 있으며, 제2 전원 라인(PL2)의 일 영역은 배리어막(BRL)을 관통하는 제2 컨택 홀(CH2)을 통해 외부로 노출될 수 있다.
배리어막(BRL) 상에는 표시 소자부(DPL)가 제공 및/또는 형성될 수 있다.
표시 소자부(DPL)는 기판(SUB) 상의 배리어막(BRL) 상에 형성될 수 있다. 이때, 표시 소자부(DPL)는 적어도 하나의 절연막을 포함할 수 있다. 도 4에서는 발광 소자(LD)의 상하부에 각각 하나의 절연막이 형성된 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 4를 참조하면, 표시 소자부(DPL)는 제1 절연막(INS1), 제1 절연막(INS1) 상에 제공된 발광 소자(LD), 발광 소자(LD)의 양 단부(EP1, EP2)에 접촉하는 제1 및 제2 레이어들(FL, SL), 제2 레이어(SL) 상에 제공된 제2 절연막(INS2) 등이 형성될 수 있다. 표시 소자부(DPL)는 각 화소(PXL)의 화소 영역(PXA)의 주변 영역에 제공 및/또는 형성되어 각 화소(PXL)의 화소 영역(PXA)을 정의하는 뱅크 패턴(미도시)을 더 포함할 수 있다. 제1 및 제2 전원 라인들(PL1, PL2) 각각은 기판(SUB) 상에서 뱅크 패턴과 중첩되거나 뱅크 패턴의 외측에 배치할 수 있다.
제1 절연막(INS1)은 배리어막(BRL) 상에 제공될 수 있다. 제1 절연막(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 제1 절연막(INS1)은 단일막으로 제공될 수 있으나, 이중층 이상의 다중막으로 제공될 수도 있다. 본 발명의 일 실시예에 있어서, 제1 절연막(INS1)은 실리콘 산화물(SiOx)로 이루어지며 단일막으로 제공될 수 있다.
제1 절연막(INS1) 상에는 적어도 하나 이상의 발광 소자(LD)가 배치될 수 있다. 일 예로, 제1 절연막(INS1) 상에는 복수 개의 발광 소자들(LD)이 배치될 수 있다.
발광 소자들(LD) 각각은, 무기 결정 구조의 재료를 이용한 초소형의, 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 소자일 수 있다. 예를 들어, 발광 소자들(LD) 각각은 식각 방식으로 제조된 초소형의 발광 소자일 수 있다. 본 발명의 일 실시예에 있어서, 발광 소자들(LD) 각각은 도 1a 내지 도 4에 도시된 바와 같이, 길이(L) 방향을 따라 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)의 순으로 순차적으로 적층된 발광 적층 패턴(10) 및 발광 적층 패턴(10)의 외주면(또는 표면)을 감싸는 절연막(14)을 포함한 식각 방식으로 제조된 발광 소자일 수 있다.
화소 영역(PXA)에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 제공될 수 있으나, 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 발광 소자들(LD) 각각은 길이(L) 방향이 표시 소자부(DPL)의 두께 방향(DR3)과 교차하는 제1 방향(DR1)에 대응되게 제1 절연막(INS1) 상에 제공될 수 있다. 일 예로, 각각의 발광 소자(LD)는 길이(L) 방향이 제1 방향(DR1)에 평행하도록 제1 절연막(INS1) 상에 제공될 수 있다.
발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 화소 영역(PXA)에 투입될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 화소 영역(PXA)에 공급될 수 있다. 이러한 발광 소자들(LD)은 화소 영역(PXA)에 배치된 제1 절연막(INS1) 상에 배치될 수 있다. 발광 소자들(LD)의 공급 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 화소 영역(PXA)에 발광 소자들(LD)이 최종적으로 제공될 수 있다.
발광 소자들(LD) 각각은 길이(L) 방향으로 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 및 제2 반도체층들(11, 13) 중 하나의 반도체층일 수 있고, 발광 소자들(LD) 각각의 제2 단부(EP2)는 제1 및 제2 반도체층(11, 13) 중 나머지 하나의 반도체층일 수 있다. 일 예로, 발광 소자들(LD) 각각의 제1 단부(EP1)는 n형 반도체층을 포함한 제1 반도체층(11)일 수 있고, 그의 제2 단부(EP2)는 p형 반도체층을 포함한 제2 반도체층(13)일 수 있다.
발광 소자들(LD) 상에는 제1 레이어(FL)가 제공 및/또는 형성될 수 있다. 본 발명의 일 실시예에 있어서, 제1 레이어(FL)는 수소화 비정질 실리콘(a-Si:H) 반도체 물질을 포함할 수 있다. 일 예로, 제1 레이어(FL)는 Mg와 같은 p형 도펀트가 도핑된 p형 수소화 비정질 실리콘(a-Si:H) 반도체 물질을 포함할 수 있다.
제1 레이어(FL)는 발광 소자들(LD) 각각의 양 단부(EP1, EP2)와 접촉할 수 있다. 일 예로, 제1 레이어(FL)는 각각의 발광 소자(LD)의 제1 단부(EP1)의 일 영역 및 각각의 발광 소자(LD)의 제2 단부(EP2)의 일 영역과 각각 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 제1 레이어(FL)는 도 5a에 도시된 바와 같이 각 발광 소자(LD)의 제2 반도체층(13)의 상부 면(13b)의 제1 영역(A1)과 직접 접촉할 수 있다. 또한, 제1 레이어(FL)는 도 5b에 도시된 바와 같이 각 발광 소자(LD)의 제1 반도체층(11)의 하부 면(11a)의 제1 영역(B1)과 직접 접촉할 수 있다. 여기서, 제2 반도체층(13)의 상부 면(13b)과 제1 반도체층(11)의 하부 면(11a)은 절연막(14)에 둘러싸이지 않고 적어도 일부가 외부로 노출된 면일 수 있다.
제1 레이어(FL)에 접촉한 제2 반도체층(13)의 상부 면(13b)의 제1 영역(A1)과 제1 레이어(FL)에 접촉한 제1 반도체층(11)의 하부 면(11a)의 제1 영역(B1)은 발광 적층 패턴(10)의 직경(D)보다 작을 수 있다. 제1 레이어(FL)에 접촉한 제2 반도체층(13)의 상부 면(13b)의 제1 영역(A1)과 제1 레이어(FL)에 접촉한 제1 반도체층(11)의 하부 면(11a)의 제1 영역(B1)은 동일한 두께(또는 폭)를 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제1 레이어(FL)에 접촉한 제2 반도체층(13)의 상부 면(13b)의 제1 영역(A1)과 제1 레이어(FL)에 접촉한 제1 반도체층(11)의 하부 면(11a)의 제1 영역(B1)은 서로 상이한 두께(또는 폭)를 가질 수도 있다.
추가적으로, 제1 레이어(FL)는 발광 소자들(LD) 각각의 상면 상에 제공 및/또는 형성될 수 있다. 일 예로, 제1 레이어(FL)는 발광 소자들(LD)이 제공된 제1 절연막(INS1) 상에 제공 및/또는 형성되어 발광 소자들(LD)의 상면과 제1 절연막(INS1) 상에 각각 제공 및/또는 형성될 수 있다.
상술한 제1 레이어(FL)는 제1 컨택 홀(CH1)을 통해 제1 전원 라인(PL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 구체적으로, 제1 레이어(FL)는 별도의 연결 수단(미도시)과 제1 컨택 홀(CH1)을 통해 제1 전원 라인(PL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 여기서, 별도의 연결 수단은 제1 전원 라인(PL1)과 제1 레이어(FL)를 연결하기 위한 구성으로, 후술할 도 9의 제2 브릿지 패턴(BRP2)에 대응될 수 있다. 이에 따라, 제1 레이어(FL)에는 제1 전원 라인(PL1)으로 인가된 소정의 신호(또는 전압)가 전달될 수 있다.
제1 레이어(FL) 상에는 층간 절연막(ILD)이 제공 및/또는 형성될 수 있다. 층간 절연막(ILD)은 발광 소자들(LD)과 제1 레이어(FL) 상에 각각 제공 및/또는 형성될 수 있다. 층간 절연막(ILD)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 층간 절연막(ILD)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 층간 절연막(ILD)은 단일막으로 제공될 수도 있으나, 적어도 이중층 이상의 다중막으로 제공될 수도 있다. 본 발명의 일 실시예에 있어서, 층간 절연막(ILD)은 실리콘 산화물(SiOx)로 이루어질 수 있으며 단일막으로 구성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 층간 절연막(ILD)은 각 발광 소자(LD)의 제2 반도체층(13)의 상부 면(13b)의 제1 영역(A1)과 접촉하는 제1 레이어(FL) 상에 제공 및/또는 형성될 수 있다. 또한, 층간 절연막(ILD)은 각 발광 소자(LD)의 제1 반도체층(11)의 하부 면(11a)의 제1 영역(B1)과 접촉하는 제1 레이어(FL) 상에 제공 및/또는 형성될 수 있다. 이에 따라, 층간 절연막(ILD)은 각 발광 소자(LD)의 제2 반도체층(13)의 상부 면(13b)의 다른 영역과 제1 반도체층(11)의 하부 면(11a)의 다른 영역에 접촉할 수 있다. 일 예로, 층간 절연막(ILD)은, 도 5a에 도시된 바와 같이, 각 발광 소자(LD)의 제2 반도체층(13)의 상부 면(13b)의 제2 영역(A2)과 직접 접촉할 수 있다. 또한, 층간 절연막(ILD)은, 도 5b에 도시된 바와 같이, 각 발광 소자(LD)의 제1 반도체층(11)의 하부 면(11a)의 제2 영역(B2)과 접촉할 수 있다.
층간 절연막(ILD)에 접촉한 제2 반도체층(13)의 상부 면(13b)의 제2 영역(A2)과 층간 절연막(ILD)에 접촉한 제1 반도체층(11)의 하부 면(11a)의 제2 영역(B2)은 발광 적층 패턴(10)의 직경(D) 보다 작을 수 있다. 본 발명의 일 실시예에 있어서, 층간 절연막(ILD)에 접촉한 제2 반도체층(13)의 상부 면(13b)의 제2 영역(A2)과 층간 절연막(ILD)에 접촉한 제1 반도체층(11)의 하부 면(11a)의 제2 영역(B2)은 동일한 두께(또는 폭)를 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 층간 절연막(ILD)에 접촉한 제2 반도체층(13)의 상부 면(13b)의 제2 영역(A2)과 층간 절연막(ILD)에 접촉한 제1 반도체층(11)의 하부 면(11a)의 제2 영역(B2)은 서로 상이한 두께(또는 폭)를 가질 수 있다.
층간 절연막(ILD) 상에는 제2 레이어(SL)가 제공 및/또는 형성될 수 있다. 제2 레이어(SL)는 발광 소자들(LD)과 층간 절연막(ILD) 상에 각각 제공 및/또는 형성될 수 있다. 제2 레이어(SL)는 전자 이동도가 높은 투명 산화물 반도체 물질로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 제2 레이어(SL)는 a-IGZO 등과 같은 투명 산화물 반도체 물질로 이루어질 수 있다. 제2 레이어(SL)는 발광 소자들(LD) 각각의 양 단부(EP1, EP2)와 접촉할 수 있다. 일 예로, 제2 레이어(SL)는 각각의 발광 소자(LD)의 제1 단부(EP1)의 또 다른 영역과 각각의 발광 소자(LD)의 제2 단부(EP2)의 또 다른 영역에 각각 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 제2 레이어(SL)는 도 5a에 도시된 바와 같이 각 발광 소자(LD)의 제2 반도체층(13)의 상부 면(13b)의 제3 영역(A3)과 직접 접촉할 수 있다. 또한, 제2 레이어(SL)는 도 5b에 도시된 바와 같이, 각 발광 소자(LD)의 하부 면(11a)의 제3 영역(B3)과 직접 접촉할 수 있다.
제2 레이어(SL)에 접촉한 제2 반도체층(13)의 상부 면(13b)의 제3 영역(A3)과 제2 레이어(SL)에 접촉한 제1 반도체층(11)의 하부 면(11a)의 제3 영역(B3)은 발광 적층 패턴(10)의 직경(D)보다 작을 수 있다. 제2 레이어(SL)에 접촉한 제2 반도체층(13)의 상부 면(13b)의 제3 영역(A3)과 제2 레이어(SL)에 접촉한 제1 반도체층(11)의 하부 면(11a)의 제3 영역(B3)은 동일한 두께(또는 폭)를 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제2 레이어(SL)에 접촉한 제2 반도체층(13)의 상부 면(13b)의 제3 영역(A3)과 제2 레이어(SL)에 접촉한 제1 반도체층(11)의 하부 면(11a)의 제3 영역(B3)은 서로 상이한 두께(또는 폭)를 가질 수 있다.
추가적으로, 제2 레이어(SL)는 발광 소자들(LD) 상면 상에 제공된 층간 절연막(ILD) 상에 제공 및/또는 형성될 수 있다.
제1 레이어(FL)와 제2 레이어(SL) 사이에 상술한 층간 절연막(ILD)이 위치할 수 있다. 층간 절연막(ILD)으로 인하여 제1 레이어(FL)와 제2 레이어(SL)는 서로 이격될 수 있다. 즉, 제1 레이어(FL)와 제2 레이어(SL)는 전기적 및/또는 물리적으로 분리된 상태를 유지할 수 있다.
제1 레이어(FL)에 접촉하는 제2 반도체층(13)의 상부 면(13b)의 제1 영역(A1), 층간 절연막(ILD)에 접촉하는 제2 반도체층(13)의 상부 면(13b)의 제2 영역(A2), 및 제2 레이어(SL)에 접촉하는 제2 반도체층(13)의 상부 면(13b)의 제3 영역(A3)은 서로 동일한 두께(또는 폭)를 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제1 레이어(FL)에 접촉하는 제2 반도체층(13)의 상부 면(13b)의 제1 영역(A1), 층간 절연막(ILD)에 접촉하는 제2 반도체층(13)의 상부 면(13b)의 제2 영역(A2), 및 제2 레이어(SL)에 접촉하는 제2 반도체층(13)의 상부 면(13b)의 제3 영역(A3)은 서로 상이한 두께(또는 폭)를 가질 수도 있다. 또한, 다른 실시예에 따라, 제1 레이어(FL)에 접촉하는 제2 반도체층(13)의 상부 면(13b)의 제1 영역(A1), 층간 절연막(ILD)에 접촉하는 제2 반도체층(13)의 상부 면(13b)의 제2 영역(A2), 및 제2 레이어(SL)에 접촉하는 제2 반도체층(13)의 상부 면(13b)의 제3 영역(A3) 중 두 개의 영역이 동일한 두께(또는 폭)를 가질 수도 있다.
제1 레이어(FL)에 접촉하는 제1 반도체층(11)의 하부 면(11a)의 제1 영역(B1), 층간 절연막(ILD)에 접촉하는 제1 반도체층(11)의 하부 면(11a)의 제2 영역(B2), 및 제2 레이어(SL)에 접촉하는 제1 반도체층(11)의 하부 면(11a)의 제3 영역(B3)은 서로 동일한 두께(또는 폭)를 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제1 레이어(FL)에 접촉하는 제1 반도체층(11)의 하부 면(11a)의 제1 영역(B1), 층간 절연막(ILD)에 접촉하는 제1 반도체층(11)의 하부 면(11a)의 제2 영역(B2), 및 제2 레이어(SL)에 접촉하는 제1 반도체층(11)의 하부 면(11a)의 제3 영역(B3)은 서로 상이한 두께(또는 폭)를 가질 수도 있다. 또한, 다른 실시예에 따라, 제1 레이어(FL)에 접촉하는 제1 반도체층(11)의 하부 면(11a)의 제1 영역(B1), 층간 절연막(ILD)에 접촉하는 제1 반도체층(11)의 하부 면(11a)의 제2 영역(B2), 및 제2 레이어(SL)에 접촉하는 제1 반도체층(11)의 하부 면(11a)의 제3 영역(B3) 중 두 개의 영역이 동일한 두께(또는 폭)를 가질 수도 있다.
제2 레이어(SL)는 제2 컨택 홀(CH2)을 통해 제2 전원 라인(PL2)과 전기적 및/또는 물리적으로 연결될 수 있다. 이때, 제2 레이어(SL)는 뱅크 패턴이 위치한 화소 영역(PXA)의 외부(일 예로, 제2 컨택 홀(CH2)에 의해 노출된 제2 전원 라인(PL2)의 일 영역)로 연장되어 제2 전원 라인(PL2)과 연결될 수 있다. 이에 따라, 제2 전원 라인(PL2)으로 인가된 소정의 신호(또는 전압)가 제2 레이어(SL)로 전달될 수 있다. 여기서, 제2 전원 라인(PL2)에 인가된 소정의 신호는 저전위 전원으로 설정될 수 있고, 제1 전원 라인(PL1)에 인가된 소정의 신호(또는 전압)는 고전위 전원으로 설정될 수 있다.
상술한 제1 레이어(FL)는 p형 수소화 비정질 실리콘(a-Si:H) 반도체 물질로 이루어지며, 재료적 특성으로 인해 제2 레이어(SL)에 비하여 낮은 밴드 갭을 가질 수 있다. p형 GaN 반도체를 포함한 제2 반도체층(13)은 페르미 레벨(Fermi level, Ef)이 가전자대(valence band, Ev)보다 약간 위에 존재할 수 있다. n형 GaN 반도체 물질을 포함한 제1 반도체층(11)은 페르미 레벨(Fermi level, Ef)이 전도대(conduction band, Ec)보다 약간 아래에 존재할 수 있다.
p형 수소화 비정질 실리콘(a-Si:H) 반도체 물질을 포함한 제1 레이어(FL)와 p형 GaN 반도체를 포함한 제2 반도체층(13)이 접촉하는 제2 반도체층(13)의 상부 면(13b)의 제1 영역(A1)에서는, 도 6a에 도시된 바와 같이, 제1 레이어(FL)에 접촉한 제2 반도체층(13)의 재료적 특성, 일 예로, 페르미 레벨(Ef)로 인하여 정공(hole, h+)에 대해서는 낮은 에너지 장벽(barrier)을 가질 수 있다.
또한, p형 수소화 비정질 실리콘(a-Si:H) 반도체 물질을 포함한 제1 레이어(FL)와 n형 GaN 반도체를 포함한 제1 반도체층(11)이 접촉하는 제1 반도체층(11)의 하부 면(11a)의 제1 영역(B1)에서는, 도 6b에 도시된 바와 같이, 제1 레이어(FL)와 접촉하는 제1 반도체층(11)의 재료적 특성, 일 예로, 페르미 레벨(Ef)로 인하여 전자(electron, e-)에 대해서 높은 에너지 장벽(barrier)을 가질 수 있다.
상술한 제2 레이어(SL)는 a-IGZO로 이루어지므로, p형 수소화 비정질 실리콘(a-Si:H) 반도체 물질로 이루어진 제1 레이어(FL)에 비하여 높은 밴드 갭을 가질 수 있다. 일반적으로 실리콘 물질의 밴드 갭이 대략 1.2eV 정도이면, a-IGZO 물질의 밴드 갭은 대략 3.1eV 정도일 수 있다. 높은 밴드 갭을 갖는 재료적 특성으로 인하여 제2 레이어(SL)는 전자 이동도가 높을 수 있다. a-IGZO로 이루어진 제2 레이어(SL)와 p형 GaN 반도체를 포함한 제2 반도체층(13)이 접촉하는 제2 반도체층(13)의 상부 면(13b)의 제3 영역(A3)에서는, 도 6a에 도시된 바와 같이, 제2 레이어(SL)와 접촉한 제2 반도체층(13)의 재료적 특성으로 인하여 정공(hole, h+)과 전자(electron, e-)에 대해서 각각 높은 에너지 장벽(barrier)를 가질 수 있다.
또한, a-IGZO로 이루어진 제2 레이어(SL)와 n형 GaN 반도체를 포함한 제1 반도체층(11)이 접촉하는 제1 반도체층(11)의 하부 면(11a)의 제3 영역(B3)에서는, 도 6b에 도시된 바와 같이, 제2 레이어(SL)와 접촉한 제1 반도체층(11)의 재료적 특성으로 인하여 전자(electron, e-)에 대한 낮은 에너지 장벽(barrier)을 가질 수 있다.
본 발명의 일 실시예에서, 제1 및 제2 레이어들(FL, SL) 각각과 접촉하는 제1 반도체층(11)과 제2 반도체층(13)의 페르미 레벨(Ef) 차이로 인하여, 제1 반도체층(11)의 하부 면(11a)의 제3 영역(B3)으로 전자(electron, e-)가 선택적으로 주입될 수 있고, 제2 반도체층(13)의 상부 면(13b)의 제1 영역(A1)으로 정공(hole, h+)이 선택적으로 주입될 수 있다.
제1 및 제2 전원 라인들(PL1, PL2)을 통해 제1 및 제2 레이어들(FL, SL) 각각으로 소정의 신호(또는 전압)가 인가되면, 정공(hole, h+)에 대한 낮은 에너지 장벽(barrier)을 갖는 제1 레이어(FL)와 제2 반도체층(13)의 상부 면(13b)의 제1 영역(A1)의 접합 면을 통해 정공(hole, h+)이 제2 반도체층(13)으로 주입될 수 있다. 또한, 전자(electron, e-)에 대한 낮은 에너지 장벽(barrier)를 갖는 제2 레이어(SL)와 제1 반도체층(11)의 하부 면(11a)의 제3 영역(B3)의 접합 면을 통해 전자(electron, e-)가 제1 반도체층(11)으로 주입될 수 있다. 제2 반도체층(13)은 정공(hole, h+)을 활성층(12)으로 공급할 수 있고, 제1 반도체층(11)은 전자(electron, e-)를 상기 활성층(12)으로 공급할 수 있다. 이에 따라, 각각의 발광 소자(LD)의 활성층(12)에서 전자(electron, e-)와 정공(hole, h+)이 재결합함으로써 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 갖는 광(또는 빛)을 방출할 수 있다.
본 발명의 일 실시예에 있어서, 제1 레이어(FL)와 접촉하는 제1 반도체층(11)의 하부 면(11a)의 제1 영역(B1)에서는 제1 반도체층(11)의 재료적 특성으로 인하여 전자(electron, e-) 및 정공(hole, h+)이 제1 반도체층(11)으로 이동하지 않는다. 즉, 제1 레이어(FL)와 접촉하는 제1 반도체층(11)의 하부 면(11a)의 제1 영역(B1)에서는 전자(electron, e-) 흐름 및 정공(hole, h+) 흐름이 차단될 수 있다.
또한, 제2 레이어(SL)와 접촉하는 제2 반도체층(13)의 상부 면(13b)의 제3 영역(A3)에서도 제2 반도체층(13)의 재료적 특성으로 인하여 전자(electron, e-) 및 정공(hole, h+)이 제2 반도체층(13)으로 이동하지 않는다. 즉, 제2 레이어(SL)와 접촉하는 제2 반도체층(13)의 상부 면(13b)의 제3 영역(A3)에서는 전자(electron, e-) 흐름 및 정공(hole, h+) 흐름이 차단될 수 있다.
상술한 바와 같이, 제1 레이어(FL)와 접촉하는 제2 반도체층(13)의 상부 면(13b)의 제1 영역(A1)을 통해 상기 제2 반도체층(13)으로 정공(hole, h+)이 주입되고, 제2 레이어(SL)와 접촉하는 제1 반도체층(11)의 하부 면(11a)의 제3 영역(B3)을 통해 상기 제1 반도체층(11)으로 전자(electron, e-)가 주입되어, 각각의 발광 소자(LD)는 광을 방출할 수 있다. 본 발명의 일 실시예에 있어서, 제1 레이어(FL)는 제2 반도체층(13)의 일 영역으로 정공(hole, h+)을 주입하는 정공 주입층으로 기능할 수 있으며, 제2 레이어(SL)는 제1 반도체층(11)의 일 영역으로 전자(electron, e-)를 주입하는 전자 주입층으로 기능할 수 있다.
제2 레이어(SL) 상에는 제2 절연막(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연막(INS2)은 제2 레이어(SL)를 커버하여 제2 레이어(SL)를 보호할 수 있다. 제2 절연막(INS2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 제1 절연막(INS1)은 단일막으로 제공될 수 있으나, 이중층 이상의 다중막으로 제공될 수도 있다. 본 발명의 일 실시예에 있어서, 제2 절연막(INS2)은 제1 절연막(INS1)과 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상술한 실시예에 따르면, 화소 영역(PXA)에 공급된 발광 소자들(LD) 상에 제1 레이어(FL), 층간 절연막(ILD), 제2 레이어(SL)를 배치하고, 각 발광 소자(LD)의 제2 반도체층(13)에 접촉된 제1 레이어(FL)와 상기 각 발광 소자(LD)의 제1 반도체층(11)에 접촉된 제2 레이어(SL)를 통해 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에 소정의 신호(또는 전압)를 인가할 수 있다. 이에 따라, 발광 소자들(LD) 각각은 광을 방출할 수 있다.
제1 레이어(FL) 및 제2 레이어(SL)를 이용하여 발광 소자들(LD)을 구동함에 따라, 발광 소자들(LD)을 화소 영역(PXA)에 정렬하기 위한 구성들, 일 예로, 정렬 전극들(또는 정렬 배선들)이 생략될 수 있다.
상술한 바와 같이, 발광 소자들(LD)이 정렬 전극들(또는 정렬 배선들) 없이도 화소 영역(PXA)에 정렬될 수 있으므로, 발광 장치의 제조 공정이 단순해질 수 있으며, 제조 비용이 줄어들 수 있다.
또한, 발광 소자들(LD)을 화소 영역(PXA)에 정렬하기 위한 구성들이 생략됨에 따라, 화소 영역(PXA)의 공정 마진을 최소화하여 화소(PXL)의 사이즈를 줄일 수 있다. 이에 따라, 발광 장치의 고해상도 구현이 용이할 수 있다.
도 7은 본 발명의 일 실시예에 따른 발광 장치의 단위 발광 영역을 나타내는 것으로, 도 3의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 7의 실시예와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 발명에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1a 내지 도 7을 참조하면, 하나의 화소(PXL)가 제공되는(또는 마련되는) 화소 영역(PXA)에는 발광 소자(LD)를 포함한 표시 소자부(DPL)가 제공될 수 있다. 표시 소자부(DPL)는 제1 및 제2 도전 라인들(CL1, CL2)을 더 포함할 수 있다.
구체적으로, 표시 소자부(DPL)는 기판(SUB) 상의 배리어막(BRL) 상에 제공된 제1 도전 라인(CL1), 제1 도전 라인(CL1) 상에 제공된 제1 절연막(INS1), 제1 절연막(INS1) 상에 제공된 발광 소자(LD), 발광 소자(LD) 상에 제공된 제1 레이어(FL), 제1 레이어(FL) 상에 제공된 층간 절연막(ILD), 층간 절연막(ILD) 상에 제공된 제2 레이어(SL), 제2 레이어(SL) 상에 제공된 제2 절연막(INS2), 및 제2 절연막(INS2) 상에 제공된 제2 도전 라인(CL2)을 포함할 수 있다.
제1 도전 라인(CL1)은 배리어막(BRL)과 제1 절연막(INS1) 사이에 제공 및/또는 형성될 수 있다. 제1 도전 라인(CL1)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다. 본 발명의 일 실시예에 있어서, 제1 도전 라인(CL1)은 ITO(indium tin oxide)를 포함할 수 있다. 제1 도전 라인(CL1)에는 소정의 신호(또는 전압)가 인가될 수 있다.
제2 도전 라인(CL2)은 제2 절연막(INS2) 상에 제공 및/또는 형성될 수 있다. 제2 도전 라인(CL2)은 제1 도전 라인(CL1)과 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 도전 라인(CL2)은 제1 도전 라인(CL1)과 상이한 물질을 포함할 수도 있다. 본 발명의 일 실시예에 있어서, 제2 도전 라인(CL2)은 ITO(indium tin oxide)를 포함할 수 있다. 제2 도전 라인(CL2)에는 소정의 신호(또는 전압)가 인가될 수 있다. 상술한 제1 도전 라인(CL1)으로 인가된 소정의 신호(또는 전압)와 제2 도전 라인(CL2)으로 인가된 소정의 신호(또는 전압)는 서로 상이할 수 있으며, 일 예로, 제1 및 제2 도전 라인들(CL1, CL2) 각각에 인가되는 신호는 화소(PXL)를 구동하기 위한 구동 전원들일 수 있다. 구체적으로, 제1 도전 라인(CL1)으로 인가된 소정의 신호(또는 전압)는 저전위 전원으로 설정될 수 있고, 제2 도전 라인(CL2)으로 인가된 소정의 신호(또는 전압)가 고전위 전원으로 설정될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제1 도전 라인(CL1)으로 인가된 소정의 신호(또는 전압)는 제2 전원 라인(PL2)으로 인가된 소정의 신호(또는 전압)와 동일할 수 있다.
제1 도전 라인(CL1)과 제2 도전 라인(CL2) 각각에 소정의 신호(또는 전압)가 인가됨에 따라, 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이에는 도 7에 도시된 화살표 방향으로 전계(electric field)가 형성될 수 있다. 일 예로, 제1 도전 라인(CL1)에서 제2 도전 라인(CL2) 방향으로 전계가 형성될 수 있다. 이 경우, 발광 소자(LD)의 활성층(12)에서 방출된 광의 HE11 모드가 강화될 수 있다. HE11 모드는 단일 모드의 광 섬유내에서 빛의 편광 상태가 서로 수직인 HE11x 모드와 HE11y 모드를 포함할 수 있다.
본 발명의 일 실시예에 있어서, HE11x 모드는 각각의 발광 소자(LD)의 활성층(12)에서 방출된 광이 상기 각각의 발광 소자(LD)의 길이(L) 방향을 따라 편광된 상태를 의미할 수 있다. 일 예로, HE11x 모드는 각각의 발광 소자(LD)의 활성층(12)에서 방출된 광이 제1 방향(DR1)을 따라 편광된 상태를 의미할 수 있다. 본 발명의 일 실시예에 있어서, HE11y 모드는 각각의 발광 소자(LD)의 활성층(12)에서 방출된 광이 상기 각각의 발광 소자(LD)의 길이(L) 방향과 교차하는 방향을 따라 편광된 상태를 의미할 수 있다. 일 예로, HE11y 모드는 각각의 발광 소자(LD)의 활성층(12)에서 방출된 광이 제3 방향(DR3)을 따라 편광된 상태를 의미할 수 있다.
제1 도전 라인(CL1)과 제2 도전 라인(CL2) 각각에 소정의 신호(또는 전압)가 인가되어 제1 도전 라인(CL1)에서 제2 도전 라인(CL2) 방향으로 전계가 형성되는 경우, HE11x 모드가 강화될 수 있다. 이에 따라, 각각의 발광 소자(LD)의 활성층(12)에서 방출되어 제1 방향(DR1)으로 편광된 광의 양(또는 세기)이 증가할 수 있다. 일 예로, 각각의 발광 소자(LD)의 활성층(12)에서 제1 방향(DR1)을 따라 제1 반도체층(11)과 제2 반도체층(13) 각각으로 진행하는 광의 양(또는 세기)이 증가할 수 있다. 이에 따라, 각각의 발광 소자(LD)의 출광 효율이 더욱 향상될 수 있다.
도 8은 본 발명의 일 실시예에 따른 발광 장치의 단위 발광 영역을 나타내는 개략적인 평면도이며, 도 9는 도 8의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이다.
도 8 및 도 9의 실시예와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다.
도 1a 내지 도 2c, 도 8, 및 도 9를 참조하면, 하나의 화소(PXL)가 제공되는(또는 마련되는) 화소 영역(PXA)에는 발광 소자(LD)를 포함한 표시 소자부(DPL)가 제공될 수 있다.
표시 소자부(DPL)는 제1 도전 라인(CL1), 제1 절연막(INS1), 발광 소자(LD), 제1 레이어(FL), 층간 절연막(ILD), 제2 레이어(SL), 제2 절연막(INS2), 및 제2 도전 라인(CL2)을 포함할 수 있다. 또한, 표시 소자부(DPL)는 제2 도전 라인(CL2) 상에 제공 및/또는 형성되는 커버층(CVL)을 더 포함할 수 있다.
커버층(CVL)은 제2 도전 라인(CL2) 상에 제공 및/또는 형성되어 발광 소자들(LD) 각각과 중첩할 수 있다. 커버층(CVL)은 발광 소자들(LD) 각각에서 방출되는 광을 화소 영역(PXA)의 특정 방향으로 집중되도록 유도하는 광 가이드 부재로 기능할 수 있다. 본 발명의 일 실시예에 있어서, 커버층(CVL)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 이루어질 수 있다. 도전성 물질(또는 재료)로는 발광 소자들(LD)에서 방출되는 광을 반사시키거나 또는 산란시킴으로써 특정 방향(일예로, 목적하는 방향)으로 상기 광을 유도하는 데에 유리한 불투명한 금속을 포함할 수 있다. 불투명한 금속으로는, 일 예로, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 커버층(CVL)은 투명한 도전성 재료를 포함할 수 있다. 투명한 도전성 재료로는, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다. 커버층(CVL)이 투명한 도전성 재료를 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 특정 방향(일 예로, 목적하는 방향)으로 유도하기 위한 불투명한 금속으로 이루어진 별도의 도전층이 추가로 포함될 수 있다. 다만, 커버층(CVL)의 재료는 상술한 재료들에 한정되는 것은 아니다.
또한, 실시예에 따라, 커버층(CVL)의 내부 또는 외부 일면에는 그레이팅(grating)이 형성되어 광 경로를 보다 효율적으로 생성할 수도 있다.
상술한 바와 같이, 각각의 화소(PXL)가 제공되는(또는 마련되는) 화소 영역(PXA)에 커버층(CVL)을 배치하면, 발광 소자들(LD)에서 방출되는 광이 특정 방향(일 예로, 목적하는 방향)으로 집중적으로 유도될 수 있다. 이 경우, 각각의 화소(PXL)에서 방출되는 광의 방향이 실질적으로 동일하여, 각각의 화소(PXL)와 그에 인접한 화소(PXL) 간의 출광 편차가 줄어들 수 있다. 이에 따라, 발광 장치는 전 영역에 걸쳐 균일한 출광 분포를 가질 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 도 1a 및 도 1b에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 일 예를 개략적으로 나타내는 평면도이다.
도 10에 있어서, 편의를 위하여 영상이 표시되는 표시 영역을 중심으로 표시 장치의 구조를 간략하게 도시하였다. 다만, 실시예에 따라서, 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 스캔 구동부 및 데이터 구동부 등) 및/또는 복수의 신호 라인들이 표시 장치에 더 배치될 수도 있다.
도 1a, 도 1b, 및 도 10을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공되는 복수의 화소들(PXL), 화소들(PXL)을 구동하기 위한 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형 표시 장치와 액티브 매트릭스형 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(Rigid) 기판 또는 연성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
기판(SUB)에 적용되는 물질은 표시 장치의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직할 수 있다.
기판(SUB)은, 각각의 화소(PXL)가 배치되는 적어도 하나의 화소 영역을 포함한 표시 영역(DA)과 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 실시예에 따라, 표시 영역(DA)은 표시 장치의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 장치의 가장 자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 실시예에 따라, 이들의 위치는 변경될 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 화소들(PXL)은 스트라이프 또는 펜타일 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 마이크로 스케일 혹은 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 일정 간격을 두고 이격될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원)에 의해 구동될 수 있다. 다만, 본 발명의 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
본 발명의 일 실시예에 있어서, 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 화소(PXL)에서 방출되는 광의 색상은 다양하게 변경될 수 있다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 도 10에서는 설명의 편의를 위하여 배선부를 생략하였다.
구동부는 스캔 라인을 통해 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부, 및 데이터 라인을 통해 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다. 타이밍 제어부는 스캔 구동부, 발광 구동부, 및 데이터 구동부를 제어할 수 있다.
상술한 표시 장치는 복수의 연신 유닛을 포함하여 연신 가능한 표시 장치를 구현할 수 있다. 이하에서는, 도 11a 및 도 11b를 참조하여 복수의 연신 유닛에 대해 설명한다.
도 11a 및 도 11b는 도 10의 EA3 부분의 확대 평면도이다.
도 1a, 도 1b, 도 10, 도 11a, 및 도 11b를 참조하면, 표시 장치는 화소들(PXL)이 제공된 기판(SUB)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 기판(SUB)은 섬 형상의 복수의 아일랜드들(IS), 제1 및 제2 방향들(DR1, DR2)로 이웃한 아일랜드들(IS)을 연결하기 위한 브릿지들(BR)을 포함할 수 있다. 또한, 기판(SUB)은 기판(SUB)의 일 영역이 제거되어 형성된 절개부(V)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 아일랜드들(IS), 브릿지들(BR), 및 절개부(V)는 표시 장치의 복수의 연신 유닛들(STU)을 구성할 수 있다. 각각의 연신 유닛(STU)은 연신 가능한 표시 장치의 연신 기본 단위에 해당할 수 있다.
각각의 아일랜드(IS)는 섬 형상의 기판(SUB)으로, 절개부(V)를 사이에 두고 제1 방향(DR1)으로 인접한(또는 이웃한) 아일랜드(IS)와 이격될 수 있다. 또한, 각각의 아일랜드(IS)는 절개부(V)를 사이에 두고 제2 방향(DR2)으로 인접한(혹은 이웃한) 아일랜드(IS)와 이격될 수 있다. 각각의 아일랜드(IS)에는 적색, 청색, 녹색, 및/또는 백색의 광이 방출되는 발광 영역(EMA)을 포함한 적어도 하나의 화소(PXL)가 위치할(또는 제공될) 수 있다.
제1 방향(DR1)으로 이격된 두 개의 아일랜드들(IS) 사이 및 제2 방향(DR2)으로 이격된 두 개의 아일랜드들(IS) 사이에는 각각 브릿지(BR)가 마련될 수 있다. 브릿지(BR)는 서로 인접한 두 개의 아일랜드들(IS)을 연결하는 기판(SUB)의 일 영역일 수 있다. 브릿지(BR)에는 각각의 아일랜드(IS)에 마련된 화소(PXL)에 전원 및/또는 신호를 전달하기 위한 배선들이 마련될 수 있다. 브릿지(BR)에 마련된 배선들로 인해 각각의 아일랜드(IS)에 위치한 화소(PXL)는 전원 및/혹은 신호를 전달받으며 구동될 수 있다.
절개부(V)는 표시 장치의 연신을 위해 형상 및 면적(혹은 크기)이 변할 수 있다. 절개부(V)는 제1 및 제2 방향(DR1, DR2)으로 인접한 두 개의 아일랜드들(IS) 사이, 하나의 아일랜드(IS)와 브릿지(BR) 사이, 및 상기 제1 및 제2 방향(DR1, DR2)으로 인접한 두 개의 브릿지들(BR) 사이에 위치할 수 있다. 절개부(V)는 기판(SUB)을 관통하도록 형성될 수 있다. 절개부(V)는 아일랜드들(IS) 간에 이격 영역을 제공하며, 기판(SUB)의 무게를 감소시키고, 기판(SUB)의 유연성(또는 가요성(flexibility))을 향상시킬 수 있다. 또한, 기판(SUB)에 대한 휨, 구부림, 롤링, 연신 등의 발생 시 절개부(V)의 형상이 변함으로써, 기판(SUB) 변형 시의 응력 발생을 효과적으로 감소시켜 기판(SUB)의 비정상적인 변형을 방지하고 내구성을 향상시킬 수 있다.
절개부(V)는 기판(SUB)의 일 영역을 식각 등의 방법으로 제거하여 형성된 것일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 기판(SUB)의 제조 시 절개부(V)를 포함하도록 기판(SUB)이 형성될 수 있다. 다른 실시예로서, 절개부(V)는 아일랜드들(IS) 및 브릿지들(BR)을 형성한 후, 기판(SUB)을 패터닝하여 형성될 수도 있다. 기판(SUB)에 절개부(V)를 형성하는 방법은 상술한 실시예에 한정되지 않으며 다양한 방법을 통하여 절개부(V)는 형성될 수 있다.
기판(SUB)에 포함된 절개부(V)의 형상 및 면적(혹은 크기)이 변하면서 표시 장치가 연신될 수 있다. 표시 장치는 평면 상에서 볼 때 다양한 방향, 일 예로, 제1 방향(DR1), 제2 방향(DR2), 제1 및 제2 방향들(DR1, DR2) 각각의 사선 방향, 제1 방향(DR1)의 반대 방향(예를 들어, 좌측 방향), 제2 방향(DR2)의 반대 방향(예를 들어, 상측 방향) 등으로 연신될 수 있다. 표시 장치의 연신 시, 각각의 아일랜드(IS)는 형상 및/또는 면적(또는 크기)이 거의 변하지 않고 그 위치만 변할 수 있다. 따라서, 표시 장치의 연신 시 아일랜드들(IS) 각각에 위치하는 화소(PXL)가 손상없이 유지될 수 있다. 다만, 표시 장치가 연신되는 경우 인접한 두 개의 아일랜드들(IS)을 연결하는 브릿지들(BR)은 형상 및/또는 면적(또는 크기)이 변형될 수도 있다.
도 11a 및 도 11b에서는, 각각의 아일랜드(IS)를 사각 형상에 유사하게 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 아일랜드(IS)의 형상은 다양하게 변형될 수 있다. 또한, 인접한 두 개의 아일랜드들(IS)을 연결하는 각각의 브릿지(BR)의 형상 또한 도 11a 및 도 11b에 도시된 것에 한정되지 않고 다양하게 변형될 수 있다.
도 12a 및 도 12b는 도 10에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도들이다.
예를 들어, 도 12a 및 도 12b는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 서로 다른 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 12a 및 도 12b에서는, 도 10에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 명명한다. 실시예에 따라, 도 12a 및 도 12b에 도시된 각각의 화소(PXL)는 도 10의 표시 장치에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
우선, 도 1a, 도 1b, 도 10, 도 12a, 및 도 12b를 참조하면, 하나의 화소(PXL, 이하 '화소'라 함)는 광을 방출하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하고, 발광 유닛(EMU)에서 방출된 광의 출광 효율을 향상시키기 위한 화소 회로(144)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 사이에 배치된 복수의 발광 소자들(LD)을 포함할 수 있다. 발광 소자들(LD) 각각의 양단부 중 일측 단부(일 예로, 제2 반도체층(13))는 제1 레이어(FL)를 통해 제1 구동 전원(VDD)에 연결되고, 발광 소자들(LD) 각각의 양 단부 중 타측 단부(일 예로, 제1 반도체층(11))는 제2 레이어(SL)를 통해 제2 구동 전원(VSS)에 연결될 수 있다.
제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VSS, VDD)의 전위차는 각각의 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 신호(또는 전압)가 각각 공급되는 제1 전원 라인(PL1)과 제2 전원 라인(PL2) 사이에 배치된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(144)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(144)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
화소 회로(144)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(144)는 도 12a에 도시된 바와 같이 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 회로(144)의 구조가 도 12a에 도시된 실시예에 한정되지는 않는다.
도 12a를 참조하면, 화소 회로(144)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
도 12a에서는 데이터 신호를 화소(PXL) 내부로 전달하기 위한 제2 트랜지스터(T2)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 데이터 신호에 대응하는 구동 전류를 발광 소자들(LD)로 공급하기 위한 제1 트랜지스터(T1)를 포함한 화소 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며, 화소 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(144)는 제1 트랜지스터(T1)의 문턱 전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 12a에서는 화소 회로(144)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 회로(144)에 포함된 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
화소 회로(144)는, 도 12b에 도시된 바와 같이, 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 해당 화소(PXL)의 화소 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
또한, 실시예에 따라, 화소 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다. 또한, 실시예에 따라, 화소 회로(144)는 제1 및 제2 구동 전원(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 화소 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
화소 회로(144)는 제1 내지 제7 트랜지스터들(T1 ~ T7)과, 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 일 예로, 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속될 수 있고, 다른 일 전극, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)들의 일측 단부에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여, 발광 소자(LD)들을 경유하여 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 화소(PXL)에 연결된 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 화소(PXL)에 연결된 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)이 인가되는 초기화 전원 라인 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인, 일 예로 i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자들(LD)의 일 단부 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 발광 소자들(LD)의 일 단부와 초기화 전원(Vint)이 인가되는 초기화 전원 라인 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로 i+1번째 스캔 라인(Si+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자들(LD)의 일 단부로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 12a 및 도 12b에 도시된 실시예들에 한정되지는 않으며, 해당 화소는 다양한 구조를 가질 수 있다.
도 13은 도 10에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이고, 도 14는 도 13의 Ⅲ ~ Ⅲ'선에 따른 단면도이며, 도 15는 도 14의 EA4 부분의 확대 평면도이며, 도 16은 도 13에 도시된 커버층을 다른 실시예에 따라 구현한 개략적인 평면도이다.
도 13에 있어서, 편의를 위하여 발광 소자들에 연결되는 트랜지스터 및 트랜지스터에 연결된 신호 라인들의 도시를 생략하였다.
도 13 내지 도 16에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 하나의 화소(PXL)의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
추가적으로, 본 발명의 일 실시예에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다" 함은 상이한 공정에서 형성됨을 의미할 수 있다.
이에 더하여, 본 발명의 일 실시예에 있어서 두 구성들 간의 "연결"이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있다.
도 1a, 도 1b, 도 10, 도 13 내지 도 16을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 배선부, 및 복수의 화소들(PXL)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어진 연신 가능한 기재일 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다. 일 예로, 기판(SUB)은 실리콘 엘라스토머(silicon elastomer), 폴리우레탄(polyurethane) 등의 고분자 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
기판(SUB)은, 화소(PXL)가 배치되는 적어도 하나의 화소 영역(PXA)을 포함한 표시 영역(DA)과 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다.
각각의 화소(PXL)는 적어도 하나의 화소(PXL)를 포함한 아일랜드(IS) 및 아일랜드(IS)에 연결된 적어도 하나의 브릿지(BR)을 포함할 수 있다. 브릿지(BR)는 해당 화소(PXL)의 아일랜드(IS)의 네 변에 각각 연결된 제1 내지 제4 브릿지들(BR1 ~ BR4)을 포함할 수 있다. 다만, 브릿지(BR)의 개수가 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 아일랜드(IS)는 화소(PXL)가 제공되는 화소 영역(PXA)을 포함할 수 있다.
제1 및 제3 브릿지들(BR1, BR3)은 제2 방향(DR2, 또는 '수직 방향')으로 연장된 기판(SUB)의 일 영역으로, 평면 상에서 볼 때, 제2 방향(DR2)으로 인접한(또는 이웃한) 두 개의 화소들(PXL)을 연결할 수 있다. 제2 및 제4 브릿지들(BR2, BR4)은 제1 방향(DR1, 또는 '수평 방향')으로 연장된 기판(SUB)의 일 영역으로, 평면 상에서 볼 때 제1 방향(DR1)으로 인접한(또는 이웃한) 두 개의 화소들(PXL)을 연결할 수 있다.
각각의 화소(PXL)가 배치되는(또는 마련되는) 화소 영역(PXA)은 광이 방출되는 발광 영역(EMA) 및 발광 영역(EMA)의 주변을 둘러싸는 주변 영역을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 주변 영역이라 함은, 광이 방출되지 않는 비발광 영역을 포함할 수 있다.
배선부는 각각의 화소(PXL)에 신호(또는 전압)를 전달하는 복수의 신호 라인들을 포함할 수 있다. 신호 라인들은, 일 예로, 각각의 화소(PXL)에 스캔 신호를 전달하는 스캔 라인(Si), 각각의 화소(PXL)에 데이터 신호를 전달하는 데이터 라인(Dj), 각각의 화소(PXL)에 제1 구동 전원(VDD)을 전달하는 제1 전원 라인(PL1), 각각의 화소(PXL)에 제2 구동 전원(VSS)을 전달하는 제2 전원 라인(PL2) 등을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 배선부는 상술한 신호 라인들 외에 다른 신호를 전달하는 신호 라인들을 더 포함할 수도 있다.
각각의 화소(PXL)의 화소 영역(PXA)에는 기판(SUB), 화소 회로부(PCL), 및 표시 소자부(DPL)가 제공 및/또는 형성될 수 있다.
편의를 위하여, 화소 회로부(PCL)를 우선적으로 설명한 후, 표시 소자부(DPL)에 대해 설명한다.
화소 회로부(PCL)는 버퍼막(BFL), 화소 회로(144), 및 보호막(PSV)을 포함할 수 있다.
버퍼막(BFL)은 화소 회로(도 12의 '144' 참고)에 포함된 트랜지스터에 불순물이 확산되는 것을 방지할 수 있다. 버퍼막(BFL)은 도 4를 참고하여 설명한 배리어막(BRL)과 동일한 구성일 수 있다.
화소 회로(144)는 적어도 하나 이상의 트랜지스터 및 스토리지 커패시터(Cst)를 포함할 수 있다. 여기서, 트랜지스터는 발광 소자들(LD) 각각의 구동 전류를 제어하는 구동 트랜지스터(Tdr) 및 구동 트랜지스터(Tdr)에 연결된 스위칭 트랜지스터(미도시)를 포함할 수 있다. 상술한 스위칭 트랜지스터는 도 12a 및 도 12b를 참조하여 설명한 제2 트랜지스터(T2)와 동일한 구성일 수 있다. 다만, 화소 회로(144)에 포함된 구성이 상술한 실시예에 한정되는 것은 아니며, 상기 화소 회로(144)는 구동 트랜지스터(Tdr)와 스위칭 트랜지스터 외에 다른 기능을 수행하는 회로 소자들을 포함할 수 있다. 이하의 실시예에서는, 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터 중 하나의 트랜지스터를 임의로 명명하거나 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터를 포괄하여 명명할 때에는 트랜지스터(T) 또는 트랜지스터들(T)이라고 한다.
트랜지스터들(T) 각각은 트랜지스터 반도체 패턴(SCL), 게이트 전극(GE), 제1 단자(SE), 및 제2 단자(DE)를 포함할 수 있다. 제1 단자(SE)는 소스 전극 및 드레인 전극 중 어느 하나의 전극일 수 있으며, 제2 단자(DE)는 나머지 하나의 전극일 수 있다. 일 예로, 제1 단자(SE)가 소스 전극일 경우 제2 단자(DE)는 드레인 전극일 수 있다.
트랜지스터 반도체 패턴(SCL)은 버퍼막(BFL) 상에 제공 및/또는 형성될 수 있다. 트랜지스터 반도체 패턴(SCL)은 제1 단자(SE)에 접촉하는 제1 접촉 영역과 제2 단자(DE)에 접촉하는 제2 접촉 영역을 포함할 수 있다. 제1 접촉 영역과 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 트랜지스터 반도체 패턴(SCL)은 폴리 실리콘, 아몰펄스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물이 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 접촉 영역과 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 제1 게이트 절연막(GI1)을 사이에 두고 트랜지스터 반도체 패턴(SCL) 상에 제공 및/또는 형성될 수 있다.
제1 게이트 절연막(GI1)은 무기 재료를 포함하는 무기 절연막일 수 있다. 일 예로, 제1 게이트 절연막(GI1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 제1 게이트 절연막(GI1)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 제1 게이트 절연막(GI1)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 제1 게이트 절연막(GI1)은 단일막으로 제공될 수 있으나, 적어도 이중층 이상의 다중막으로 제공될 수도 있다.
제1 단자(SE)와 제2 단자(DE) 각각은 제1 게이트 절연막(GI1)과 제2 게이트 절연막(GI2)을 순차적으로 관통하는 컨택 홀을 통해 트랜지스터 반도체 패턴(SCL)의 제1 접촉 영역 및 제2 접촉 영역에 접촉할 수 있다.
제2 게이트 절연막(GI2)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 제2 게이트 절연막(GI2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 제2 게이트 절연막(GI2)은 제1 게이트 절연막(GI1)과 동일한 물질을 포함할 수 있다. 제2 게이트 절연막(GI2)은 단일막으로 제공될 수도 있으나, 적어도 이중층 이상의 다중막으로 제공될 수도 있다.
상술한 실시예에 있어서, 트랜지스터들(T) 각각의 제1 및 제2 단자들(SE, DE)이 트랜지스터 반도체 패턴(SCL)과 전기적으로 연결된 별개의 전극으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터들(T) 각각의 제1 단자(SE)는 대응하는 트랜지스터 반도체 패턴(SCL)의 채널 영역에 인접한 제1 및 제2 접촉 영역들 중 하나의 영역일 수 있으며, 트랜지스터들(T) 각각의 제2 단자(DE)는 대응하는 트랜지스터 반도체 패턴(SCL)의 채널 영역에 인접한 제1 및 제2 접촉 영역들 중 나머지 영역일 수 있다. 이러한 경우, 트랜지스터들(T) 각각의 제2 단자(DE)는 브릿지 전극 또는 컨택 전극 등과 같은 별도의 연결 수단을 통해 대응하는 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 화소 회로(144)에 포함된 트랜지스터들(T)은 LTPS 박막 트랜지스터로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 또한, 트랜지스터들(T)이 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터들(T)은 바텀 게이트(bottom gate) 구조의 박막 트랜지스터일 수도 있다.
제2 게이트 절연막(GI2) 상에는 제1 전원 라인(PL1)과 제2 전원 라인(PL2)이 제공 및/또는 형성될 수 있다.
제1 전원 라인(PL1)과 제2 전원 라인(PL2)은 제2 게이트 절연막(GI2) 상에서 일정 간격 이격되며, 전기적으로 서로 분리될 수 있다. 제1 전원 라인(PL1)에는 제1 구동 전원(VDD)이 인가되고, 제2 전원 라인(PL2)에는 제2 구동 전원(VSS)이 인가될 수 있다.
제1 및 제2 전원 라인들(PL1, PL2)과 트랜지스터들(T) 상에는 보호막(PSV)이 제공 및/또는 형성될 수 있다.
보호막(PSV)은 유기 절연막, 무기 절연막, 또는 상기 무기 절연막 상에 배치된 상기 유기 절연막을 포함하는 형태로 제공될 수 있다. 여기서, 무기 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은 광을 투과시킬 수 있는 유기 절연 물질을 포함할 수 있다. 유기 절연막은 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 보호막(PSV)은 유기 절연막으로 이루어질 수 있다.
보호막(PSV)은 제1 내지 제4 컨택 홀들(CH1 ~ CH4)을 포함할 수 있다. 제1 컨택 홀(CH1)은 제1 전원 라인(PL1)의 일부를 노출하고, 제2 컨택 홀(CH2)은 제2 전원 라인(PL2)의 일부를 노출하고, 제3 컨택 홀(CH3)은 구동 트랜지스터(Tdr)의 일부, 일 예로, 제2 단자(DE)의 일부를 노출하며, 제4 컨택 홀(CH4)은 제2 전원 라인(PL2)의 다른 일부를 노출할 수 있다.
다음으로, 화소들(PXL) 각각의 표시 소자부(DPL)에 대해 설명한다.
표시 소자부(DPL)는 화소 회로부(PCL) 상에 제공된 제1 및 제2 브릿지 패턴들(BRP1, BRP2), 뱅크 패턴(BNK), 발광 소자들(LD), 제1 및 제2 레이어들(FL, SL), 층간 절연막(ILD), 제1 및 제2 도전 라인들(CL1, CL2), 제1 및 제2 절연막들(INS1, INS2), 커버층(CVL)을 포함할 수 있다.
제1 브릿지 패턴(BRP1)과 제2 브릿지 패턴(BRP2)은 서로 이격되게 각각의 화소(PXL)의 화소 영역(PXA)에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 제1 및 제2 브릿지 패턴들(BRP1, BRP2)은 보호막(PSV) 상에 제공 및/또는 형성될 수 있다.
제1 브릿지 패턴(BRP1)은 보호막(PSV)을 관통하는 제3 컨택 홀(CH3)을 통해 구동 트랜지스터(Tdr)의 제2 단자(DE)와 연결될 수 있다. 제2 브릿지 패턴(BRP2)은 보호막(PSV)을 관통하는 제1 컨택 홀(CH1)을 통해 제1 전원 라인(PL1)과 연결될 수 있다. 이에 따라, 제1 전원 라인(PL1)으로 인가된 제1 구동 전원(VDD)은 제2 브릿지 패턴(BRP2)으로 전달될 수 있고, 구동 트랜지스터(Tdr)로 인가된 소정의 신호(또는 전압)은 제1 브릿지 패턴(BRP1)으로 전달될 수 있다.
제1 도전 라인(CL1)은 제1 및 제2 브릿지 패턴들(BRP1, BRP2)과 동일한 층에 제공 및/또는 형성될 수 있다. 일 예로, 제1 도전 라인(CL1)은 제1 및 제2 브릿지 패턴들(BRP1, BRP2)과 이격되도록 보호막(PSV) 상에 제공될 수 있다.
제1 및 제2 브릿지 패턴들(BRP1, BRP2)과, 제1 도전 라인(CL1)은 동일한 물질을 포함할 수 있다. 제1 및 제2 브릿지 패턴들(BRP1, BRP2)과, 제1 도전 라인(CL1)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다. 본 발명의 일 실시예에 있어서, 제1 및 제2 브릿지 패턴들(BRP1, BRP2)과, 제1 도전 라인(CL1)은 ITO(indium tin oxide)를 포함할 수 있다.
제1 도전 라인(CL1)은 보호막(PSV)을 관통하는 제2 및 제4 컨택 홀(CH2, CH4)을 통해 제2 전원 라인(PL2)에 연결될 수 있다. 이에 따라, 제2 전원 라인(PL2)으로 인가된 제2 구동 전원(VSS)이 제1 도전 라인(CL1)으로 전달될 수 있다.
제1 도전 라인(CL1) 상에는 제1 절연막(INS1)이 제공 및/또는 형성될 수 있다. 본 발명의 일 실시예에 있어서, 제1 절연막(INS1)은 도 4를 참조하여 설명한 제1 절연막(INS1)과 동일한 구성에 해당하므로, 이에 대한 설명은 생략한다.
제1 절연막(INS1)은 제1 도전 라인(CL1)의 일부, 일 예로, 보호막(PSV)의 제2 및 제4 컨택 홀들(CH2, CH4)과 접촉되는 부분을 제외한 나머지 부분을 커버할 수 있다.
뱅크 패턴(BNK)은 각각의 화소(PXL)의 화소 영역(PXA)의 주변 영역에 제공 및/또는 형성될 수 있다. 뱅크 패턴(BNK)은 화소들(PXL) 각각의 화소 영역(PXA)에 포함된 주변 영역의 적어도 일측을 둘러쌀 수 있다. 뱅크 패턴(BNK)은 각각의 화소(PXL)와 그에 인접한 화소들(PXL) 각각의 발광 영역(EMA)을 정의(또는 구획)하는 구조물로서, 일 예로 화소 정의막일 수 있다. 이러한 뱅크 패턴(BNK)은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 각각의 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 각각의 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위하여 뱅크 패턴(BNK) 상에는 반사 물질층이 형성될 수 있다.
발광 소자들(LD)은 뱅크 패턴(BNK)에 의해 둘러싸인 화소 영역(PXA)의 일 영역(일 예로, 평면 상에서 화소 영역(PXA)의 가운데 영역)에 위치한 제1 절연막(INS1) 상에 제공 및/또는 형성될 수 있다. 발광 소자들(LD) 각각은 길이(L) 방향을 따라 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)의 순으로 순차적으로 적층된 발광 적층 패턴(10) 및 발광 적층 패턴(10)의 외주면(또는 표면)을 감싸는 절연막(14)을 포함한 식각 방식으로 제조된 발광 소자일 수 있다.
발광 소자들(LD) 각각은 길이(L) 방향이 제1 방향(DR1)에 평행하도록 제1 절연막(INS1) 상에 제공될 수 있다.
발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 화소 영역(PXA)에 투입될 수 있다. 발광 소자들(LD) 각각은 길이(L) 방향으로 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 반도체층(11)일 수 있고, 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 반도체층(13)일 수 있다.
발광 소자들(LD) 상에는 제1 레이어(FL)가 제공 및/또는 형성될 수 있다. 본 발명의 일 실시예에 있어서, 제1 레이어(FL)는 Mg와 같은 p형 도펀트가 도핑된 p형 수소화 비정질 실리콘(a-Si:H) 반도체 물질을 포함할 수 있다.
제1 레이어(FL)는 발광 소자들(LD) 각각의 양 단부(EP1, EP2)와 접촉할 수 있다. 일 예로, 제1 레이어(FL)는 각각의 발광 소자(LD)의 제1 반도체층(11)의 제1 영역(B1)과 직접 접촉하고, 각각의 발광 소자(LD)의 제2 반도체층(13)의 제1 영역(A1)과 직접 접촉할 수 있다. 또한, 제1 레이어(FL)는 제2 브릿지 패턴(BRP2)과 접촉하여 제2 브릿지 패턴(BRP2)과 연결될 수 있다. 이에 따라, 제2 브릿지 패턴(BRP2)으로 인가된 제1 구동 전원(VDD)이 제1 레이어(FL)로 전달될 수 있다.
한편, p형 수소화 비정질 실리콘(a-Si:H) 반도체 물질을 포함한 제1 레이어(FL)와 직접 접촉하는 제1 반도체층(11)과 제2 반도체층(13) 각각의 재료적 특성으로 인하여, 제1 및 제2 반도체층들(11, 13) 중 하나의 반도체층에 정공(hole)이 선택적으로 주입될 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 n형 GaN으로 이루어지고, 제2 반도체층(13)은 p형 GaN으로 이루어질 수 있다. 이에 따라, 제1 반도체층(11)과 제2 반도체층(13)은 재료적 특성, 일 예로, 페르미 레벨(fermi level)이 서로 상이할 수 있다. 제1 및 제2 반도체층들(11, 13) 간의 페르미 레벨 차이로 인하여, 제1 반도체층(11)과 제2 반도체층(13) 각각이 제1 레이어(FL)와 접촉하더라도 제2 반도체층(13)의 일 영역으로만 선택적으로 정공(hole)이 주입될 수 있다. 일예로, 제1 레이어(FL)로 소정의 신호, 예를 들어, 제1 구동 전원(VDD)이 인가되면, 제1 레이어(FL)와 접촉하는 제2 반도체층(13)의 제1 영역(A1)으로만 정공(hole)이 주입되고, 제1 반도체층(11)의 제1 영역(B1)의 제1 영역(B1)에는 정공(hole)이 주입되지 않을 수 있다.
상술한 제1 레이어(FL)는 발광 소자들(LD) 각각의 제2 반도체층(13)으로 정공(hole)을 선택적으로 주입하는 정공 주입층으로 기능할 수 있다.
제1 레이어(FL) 상에는 층간 절연막(ILD)이 제공 및/또는 형성될 수 있다. 층간 절연막(ILD)은 도 4를 참고하여 설명한 층간 절연막(ILD)과 동일한 구성일 수 있다. 층간 절연막(ILD)은 제1 레이어(FL) 상에 제공되며, 발광 소자들(LD) 각각의 양 단부(EP1, EP2)와 접촉할 수 있다. 일 예로, 층간 절연막(ILD)은 각각의 발광 소자(LD)의 제1 반도체층(11)의 제2 영역(B2)과 직접 접촉하고, 각각의 발광 소자(LD)의 제2 반도체층(13)의 제2 영역(A2)과 직접 접촉할 수 있다.
층간 절연막(ILD) 상에는 제2 레이어(SL)가 제공 및/또는 형성될 수 있다. 본 발명의 일 실시예에 있어서, 제2 레이어(SL)는 a-IGZO와 같은 투명 산화물 반도체 물질로 이루어질 수 있다.
제2 레이어(SL)는 층간 절연막(ILD)과 발광 소자들(LD) 상에 제공 및/또는 형성될 수 있다. 또한, 제2 레이어(SL)는 뱅크 패턴(BNK)의 일 영역 및 제1 브릿지 패턴(BRP1) 상에 제공 및/또는 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제2 레이어(SL)는 제1 브릿지 패턴(BRP1) 상에 제공 및/또는 형성되지 않을 수도 있다.
본 발명의 일 실시예에 있어서, 제2 레이어(SL)는 발광 소자들(LD) 각각의 양 단부(EP1, EP2)와 접촉할 수 있다. 일 예로, 제2 레이어(SL)는 각각의 발광 소자(LD)의 제1 반도체층(11)의 제3 영역(B3)과 직접 접촉하고, 각각의 발광 소자(LD)의 제2 반도체층(13)의 제3 영역(B3)과 직접 접촉할 수 있다. 또한, 제2 레이어(SL)는 제1 도전 라인(CL1) 상에 제공되어 상기 제1 도전 라인(CL1)과 연결될 수 있다. 이에 따라, 제1 도전 라인(CL1)으로 인가된 제2 구동 전원(VSS)이 제2 레이어(SL)로 전달될 수 있다.
한편, a-IGZO와 같은 투명 산화물 반도체 물질로 이루어진 제2 레이어(SL)와 직접 접촉하는 제1 반도체층(11)과 제2 반도체층(13) 각각의 재료적 특성으로 인하여, 제1 및 제2 반도체층들(11, 13) 중 하나의 반도체층에 전자(electron)가 선택적으로 주입될 수 있다. 상술한 바와 같이, 제2 레이어(SL)와 접촉하는 제1 및 제2 반도체층들(11, 13) 간의 페르미 레벨 차이로 인하여, 제1 반도체층(11)과 제2 반도체층(13) 각각이 제2 레이어(SL)와 접촉하더라도 제1 반도체층(11)의 일 영역으로만 선택적으로 전자(electron)가 주입될 수 있다. 일 예로, 제2 레이어(SL)로 소정의 신호(또는 전압), 예를 들어, 제2 구동 전원(VSS)이 인가되면, 제2 레이어(SL)와 접촉하는 제1 반도체층(11)의 제3 영역(B3)으로만 전자(electron)가 주입되고, 제2 반도체층(13)의 제3 영역(A3)에는 전자(electron)가 주입되지 않을 수 있다.
상술한 제2 레이어(SL)는 발광 소자들(LD) 각각의 제1 반도체층(11)으로 전자(electron)를 선택적으로 주입하는 전자 주입층으로 기능할 수 있다.
제1 레이어(FL)와 제2 레이어(SL)는 그 사이에 배치된 층간 절연막(ILD)에 의해 전기적 및/또는 물리적으로 분리된 상태를 유지할 수 있다.
본 발명의 일 실시예에 있어서, 제1 레이어(FL)와 접촉하는 제2 반도체층(13)의 제1 영역(A1), 층간 절연막(ILD)과 접촉하는 제2 반도체층(13)의 제2 영역(A2), 및 제2 레이어(SL)와 접촉하는 제2 반도체층(13)의 제3 영역(A3)은 제2 반도체층(13)의 상부 면(13b)일 수 있다. 제2 반도체층(13)의 제1 영역(A1)의 두께, 제2 영역(A2), 및 제2 반도체층(13)의 제3 영역(A3)의 두께를 합한 값은 각각의 발광 소자(LD)의 직경(D)과 동일할 수 있다.
또한, 제1 레이어(FL)와 접촉하는 제1 반도체층(11)의 제1 영역(B1), 층간 절연막(ILD)과 접촉하는 제1 반도체층(11)의 제2 영역(B2), 및 제2 레이어(SL)와 접촉하는 제1 반도체층(11)의 제3 영역(B3)은 제1 반도체층(11)의 하부 면(11a)일 수 있다. 제1 반도체층(11)의 제1 영역(B1)의 두께, 제1 반도체층(11)의 제2 영역(B2)의 두께, 및 제1 반도체층(11)의 제3 영역(B3)의 두께를 합한 값은 각각의 발광 소자(LD)의 직경(D)과 동일할 수 있다.
제2 레이어(SL) 상에는 제2 절연막(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연막(INS2)은 제1 절연막(INS1)과 동일한 물질을 포함할 수 있다. 일 예로, 제2 절연막(INS2)은 실리콘 산화물(SiOx)와 같은 무기 절연막으로 이루어질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 제2 절연막(INS2)은 제2 레이어(SL)가 외부로 노출되지 않도록 상기 제2 레이어(SL)를 커버할 수 있다.
제2 절연막(INS2) 상에는 제2 도전 라인(CL2)이 제공 및/또는 형성될 수 있다. 본 발명의 일 실시예에 있어서, 제2 도전 라인(CL2)은 제1 도전 라인(CL1)과 동일한 물질을 포함할 수 있다. 일 예로, 제2 도전 라인(CL2)은 ITO(indium tin oxide)를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제2 도전 라인(CL2)은 제2 레이어(SL)가 제공되지 않은 뱅크 패턴(BNK)의 다른 영역 상에 제공 및/또는 형성되며, 제1 브릿지 패턴(BRP1)과 연결될 수 있다. 제2 도전 라인(CL2)이 제1 브릿지 패턴(BRP1)과 연결됨에 따라, 상기 제2 도전 라인(CL2)은 제1 브릿지 패턴(BRP1)을 통하여 화소 회로부(PCL)의 일부 구성, 일 예로, 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있다. 이로 인하여 구동 트랜지스터(Tdr)로 인가된 소정의 신호(또는 전압)가 제2 도전 라인(CL2)으로 전달될 수 있다.
본 발명의 일 실시예에 있어서, 제2 도전 라인(CL2)은 각각의 발광 소자(LD)를 기준으로 그 상부에 위치하고, 제1 도전 라인(CL1)은 각각의 발광 소자(LD)를 기준으로 그 하부에 위치할 수 있다. 일 예로, 제1 도전 라인(CL1)과 제2 도전 라인(CL2)은 각각의 발광 소자(LD)를 사이에 두고 그 하부 및 그 상부에 각각 위치할 수 있다.
상술한 바와 같이, 제1 도전 라인(CL1)에는 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)이 인가되고, 제2 도전 라인(CL2)에는 제1 브릿지 패턴(BRP1)을 통해 구동 트랜지스터(Tdr)로 인가된 소정의 신호(또는 전압)가 인가될 수 있다. 여기서, 구동 트랜지스터(Tdr)로 인가된 소정의 신호(또는 전압)는 제2 구동 전원(VSS)보다 고전위 전원일 수 있다. 제1 및 제2 도전 라인들(CL1, CL2) 각각에 대응하는 신호(또는 전압)가 인가됨에 따라, 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이에는 전계가 형성될 수 있다. 일 예로, 제1 도전 라인(CL1)에서 제2 도전 라인(CL2) 방향으로 전계가 형성될 수 있다. 이 경우, 각각의 발광 소자(LD)의 활성층(12)에서 방출된 광의 HE11 모드가 강화될 수 있다. 이에 따라, 각각의 발광 소자(LD)의 활성층(12)에서 제1 반도체층(11)과 제2 반도체층(13) 각각으로 진행하는 광의 양(또는 세기)이 증가하여 각각의 발광 소자(LD)의 출광 효율이 더욱 향상될 수 있다.
제2 도전 라인(CL2) 상에는 커버층(CVL)이 제공 및/또는 형성될 수 있다. 커버층(CVL)은 각각의 화소 영역(PXA)에 제공된 구성들 중 최상층에 배치되는 구성으로서, 평면 상에서 볼 때 발광 소자들(LD)을 커버할 수 있다.
본 발명의 일 실시예에 있어서, 커버층(CVL)은 발광 소자들(LD) 각각에서 방출되는 광을 화소 영역(PXA)의 특정 방향으로 집중되게 유도하는 광 가이드 부재로 기능할 수 있다. 커버층(CVL)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 이루어질 수 있다. 도전성 물질(또는 재료)로는 발광 소자들(LD)에서 방출되는 광을 반사시키거나 또는 산란시킴으로써 특정 방향(일예로, 목적하는 방향)으로 상기 광을 유도하는 데에 유리한 불투명한 금속을 포함할 수 있다.
평면 상으로 볼 때, 커버층(CVL)은 화소 영역(PXA)에서 뱅크 패턴(BNK)과 중첩하지 않고, 상기 뱅크 패턴(BNK)에 의해 둘러싸인 내측 영역, 일 예로, 발광 소자들(LD)이 배치된 영역과 중첩될 수 있다. 커버층(CVL)의 하부에 위치한 발광 소자들(LD) 각각에서 방출된 광은 커버층(CVL)에 의해 반사되거나 또는 산란되어 특정 방향으로 진행할 수 있다. 이에 따라, 화소 영역(PXA)의 특정 영역에서만 광이 집중적으로 방출될 수 있다. 일예로, 도 13에 도시된 바와 같이, 화소 영역(PXA)에서 뱅크 패턴(BNK)과 커버층(CVL) 사이 영역이 광이 방출되는 발광 영역(EMA)이 될 수 있다.
결국, 화소 영역(PXA)에서 광이 방출되는 발광 영역(EMA)의 위치는 커버층(CVL)에 의해 최종적으로 결정될 수 있다.
상술한 바와 같이, 각각의 화소(PXL)가 제공되는 화소 영역(PXA)에 커버층(CVL)을 배치하면, 발광 소자들(LD)에서 방출되는 광이 특정 방향(일 예로, 목적하는 방향)으로 집중적으로 유도될 수 있다. 각각의 화소(PXL)의 화소 영역(PXA)에 제공된 커버층(CVL)의 위치가 각각의 화소(PXL)에 인접한 화소들(PXL)에 제공된 커버층(CVL)의 위치와 동일하면, 화소들(PXL) 각각에 광이 방출되는 발광 영역(EMA)의 위치가 실질적으로 동일할 수 있다. 이에 따라, 각각의 화소(PXL)와 그에 인접한 화소(PXL) 간의 출광 편차가 줄어들 수 있으며, 본 발명의 일 실시예에 따른 표시 장치는 전 영역에 걸쳐 균일한 출광 분포를 가질 수 있다.
상술한 실시예에서는, 커버층(CVL)이 화소 영역(PXA) 내에서 뱅크 패턴(BNK)과 중첩되지 않는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 도 16에 도시된 바와 같이, 커버층(CVL)은 뱅크 패턴(BNK)의 일 영역과 중첩될 수도 있다. 이 경우, 발광 소자들(LD) 각각에서 방출된 광은 화소 영역(PXA)의 특정 영역, 일 예로, 커버층(CVL)과 중첩되지 않고 일정 간격을 사이에 두고 이격된 뱅크 패턴(BNK)의 다른 영역으로 진행할 수 있다. 이에 따라, 상기 뱅크 패턴(BNK)의 다른 영역(일 예로, 커버층(CVL)과 중첩되지 않고 일정 간격을 두고 이격된 영역)과 커버층(CVL) 사이의 이격 공간이 화소 영역(PXA)에서 광이 방출되는 발광 영역(EMA)으로 결정될 수 있다.
커버층(CVL) 상에는 오버 코트층(OC)이 제공 및/또는 형성될 수 있다. 오버 코트층(OC)은 그 하부에 배치된 구성들, 발광 소자들(LD), 뱅크 패턴(BNK), 제1 및 제2 레이어들(FL, SL), 제1 및 제2 도전 라인들(CL1, CL2), 제1 및 제2 절연막들(INS1, INS2) 등에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다. 실시예에 따라, 오버 코트층(OC)은 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다.
도 17a 내지 도 17k는 도 13에 도시된 하나의 화소의 제조 방법을 순차적으로 도시한 개략적인 평면도들이며, 도 18a 내지 도 18k는 도 14에 도시된 하나의 화소의 제조 방법을 순차적으로 도시한 개략적인 단면도들이다.
이하에서는, 도 17a 내지 도 17k와 도 18a 내지 도 18k를 결부하여 도 13 및 도 14에 도시된 본 발명의 일 실시예에 따른 화소를 제조 방법에 따라 순차적으로 설명한다.
도 1a, 도 1b, 도 10, 도 13 내지 도 15, 도 17a, 및 도 18a를 참조하면, 기판(SUB) 상에 화소 회로부(PCL)의 일부 구성을 형성한다.
화소 회로부(PCL)의 일부 구성은 구동 트랜지스터(Tdr), 제1 및 제2 전원 라인들(PL1, PL2), 적어도 하나 이상의 절연막을 포함할 수 있다. 여기서, 적어도 하나 이상의 절연막은, 기판(SUB) 상에 순차적으로 형성된 버퍼막(BFL), 제1 및 제2 게이트 절연막들(GI1, GI2)을 포함할 수 있다.
연속하여, 구동 트랜지스터(Tdr), 제1 및 제2 전원 라인들(PL1, PL2) 상에 제1 절연 물질층(미도시)을 도포한 후, 포토 공정, 경화 공정, 및 데스큠(descum) 공정(공정 진행 시 발생하는 잔존물(또는 찌꺼기)을 제거하는 공정)을 순차적으로 진행하여 보호막(PSV)을 형성한다. 본 발명의 일 실시예에 있어서, 보호막(PSV)은 구동 트랜지스터(Tdr)의 일부를 노출하는 제3 컨택 홀(CH3), 제1 전원 라인(PL1)의 일부를 노출하는 제1 컨택 홀(CH1), 제2 전원 라인(PL2)의 일부를 노출하는 제2 컨택 홀(CH2), 및 제2 전원 라인(PL2)의 다른 일부를 노출하는 제4 컨택 홀(CH4)을 포함할 수 있다.
도 1a, 도 1b, 도 10, 도 13 내지 도 15, 도 17b 및 도 17c, 18a 및 도 18b를 참조하면, 보호막(PSV) 상에 ITO(indium tin oxide)와 같은 투명 금속 산화물을 증착하고 포토 공정, 식각 공정, 및 스트립 공정 순차적으로 진행하여 상기 보호막(PSV) 상에 서로 이격된 제1 브릿지 패턴(BRP1), 제2 브릿지 패턴(BRP2), 및 제1 도전 라인(CL1)을 형성한다. 여기서, 식각 공정은 습식 식각 공정일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 제1 브릿지 패턴(BRP1)은 보호막(PSV)을 관통하는 제3 컨택 홀(CH3)을 통해 구동 트랜지스터(Tdr)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2 브릿지 패턴(BRP2)은 보호막(PSV)을 관통하는 제1 컨택 홀(CH1)을 통해 제1 전원 라인(PL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1 도전 라인(CL1)은 보호막(PSV)을 관통하는 제2 및 제4 컨택 홀들(CH2, CH4)을 통해 제2 전원 라인(PL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
연속하여, 제1 브릿지 패턴(BRP1), 제2 브릿지 패턴(BRP2), 및 제1 도전 라인(CL1) 상에 실리콘 산화물(SiOx)로 이루어진 제2 절연 물질층(미도시)을 도포한 후, 포토 공정, 식각 공정, 및 스트립 공정을 순차적으로 진행하여 제1 절연막(INS1)을 형성한다. 여기서, 식각 공정은 건식 식각 공정일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 제1 절연막(INS1)은 제1 도전 라인(CL1)의 일부 상에 형성될 수 있다.
도 1a, 도 1b, 도 10, 도 13 내지 도 15, 도 17d, 도 18a 내지 도 18c를 참조하면, 제1 절연막(INS1)을 포함한 보호막(PSV) 상에 제3 절연 물질층(미도시)을 도포한 후, 포토 공정, 경화 공정, 및 데스큠(descum) 공정을 순차적으로 진행하여 뱅크 패턴(BNK)을 형성한다.
도 1a, 도 1b, 도 10, 도 13 내지 도 15, 도 17e, 도 18a 내지 도 18d를 참조하면, 잉크젯 프린팅 방식 등을 이용하여 발광 소자들(LD)을 포함한 혼합액을 화소들(PXL) 각각의 화소 영역(PXA)에 투입한다. 일 예로, 제1 절연막(INS1) 상에 잉크젯 노즐을 배치하고, 잉크젯 노즐을 통해 다수의 발광 소자들(LD)이 혼합된 용매를 화소들(PXL) 각각의 화소 영역(PXA)에 투입할 수 있다. 여기서, 용매는, 아세톤, 물, 알코올, 및 톨루엔 중 어느 하나 이상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 용매는 잉크 또는 페이스트의 형태일 수 있다. 발광 소자들(LD)을 화소들(PXL) 각각의 화소 영역(PXA)에 투입하는 방식이 상술한 실시예에 한정되는 것은 아니며, 발광 소자들(LD)을 투입하는 방식은 다양하게 변경될 수 있다.
발광 소자들(LD)을 화소들(PXL) 각각의 화소 영역(PXA)에 투입한 이후에 용매는 제거될 수 있다. 발광 소자들(LD)은 화소들(PXL) 각각의 화소 영역(PXA)의 일 영역, 일 예로, 뱅크 패턴(BNK)에 중첩하지 않고 둘러싸인 내측 영역의 제1 절연막(INS1) 상에 위치할 수 있다.
도 1a, 도 1b, 도 10, 도 13 내지 도 15, 도 17f, 도 18a 내지 도 18e를 참조하면, 발광 소자들(LD) 및 제1 절연막(INS1) 상에 수소화 아몰펄스 실리콘(a-Si:H) 반도체 물질을 도포하고, PHT 공정, 식각 공정, 스트립 공정, p형 도펀트를 주입하는 공정을 순차적으로 진행하여 제1 레이어(FL)를 형성한다. 여기서, 식각 공정은 건식 식각 공정일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 레이어(FL)는 p형 수소화 아몰펄스 실리콘 반도체 물질로 이루어지며, 제1 절연막(INS1) 상에 형성될 수 있다. 또한, 제1 레이어(FL)는 각각의 발광 소자(LD) 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 제1 레이어(FL)는 각각의 발광 소자(LD)의 양 단부(EP1, EP2)의 일 영역과 각각 접촉할 수 있다. 일 예로, 제1 레이어(FL)는 각각의 발광 소자(LD)의 제1 반도체층(11)의 하부 면(11a)의 제1 영역(B1) 및 제2 반도체층(13)의 상부 면(13b)의 제1 영역(A1)에 각각 접촉할 수 있다.
도 1a, 도 1b, 도 10, 도 13 내지 도 15, 도 17g, 도 18a 내지 도 18f를 참조하면, 제1 레이어(FL) 상에 실리콘 산화물(SiOx)로 이루어진 제4 절연 물질층(미도시)을 도포한 후, 포토 공정, 식각 공정, 및 스트립 공정을 순차적으로 진행하여 층간 절연막(ILD)을 형성한다. 여기서, 식각 공정은 건식 식각 공정일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
층간 절연막(ILD)은 제1 레이어(FL) 상에 형성될 수 있으며, 각각의 발광 소자(LD)의 양 단부(EP1, EP2)의 다른 영역과 각각 접촉할 수 있다. 일 예로, 층간 절연막(ILD)은 각각의 발광 소자(LD)의 제1 반도체층(11)의 하부 면(11a)의 제2 영역(B2) 및 제2 반도체층(13)의 상부 면(13b)의 제2 영역(A2)에 각각 접촉할 수 있다.
도 1a, 도 1b, 도 10, 도 13 내지 도 15, 도 17h, 도 18a 내지 도 18g를 참조하면, 층간 절연막(ILD) 상에 a-IGZO로 이루어진 투명 금속 산화물을 도포한 후, 포토 공정, 식각 공정, 및 스트립 공정을 순차적으로 진행하여 제2 레이어(SL)를 형성한다. 여기서, 식각 공정은 습식 식각 공정일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 레이어(SL)는 층간 절연막(ILD) 상에 형성될 수 있다. 또한, 제2 레이어(SL)는 뱅크 패턴(BNK)이 일 영역 상에 형성되어 제1 절연막(INS1)에 의해 커버되지 않고 외부로 노출된 제1 도전 라인(CL1) 상에 형성될 수 있다. 이에 따라, 제2 레이어(SL)는 제1 도전 라인(CL1)을 통해 제2 전원 라인(PL2)과 전기적 및/또는 물리적으로 연결될 수 있다. 추가적으로, 제2 레이어(SL)는 제1 브릿지 패턴(BRP1) 상에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제2 레이어(SL)는 각각의 발광 소자(LD)의 양 단부(EP1, EP2)의 또 다른 영역과 각각 접촉할 수 있다. 일 예로, 제2 레이어(SL)는 각각의 발광 소자(LD)의 제1 반도체층(11)의 하부 면(11a)의 제3 영역(B3) 및 제2 반도체층(13)의 상부 면(13b)의 제3 영역(A3)에 각각 접촉할 수 있다.
도 1a, 도 1b, 도 10, 도 13 내지 도 15, 도 17i, 도 18a 내지 도 18h를 참조하면, 제2 레이어(SL) 상에 실리콘 산화물(SiOx)로 이루어진 제5 절연 물질층(미도시)을 도포한 후, 포토 공정, 식각 공정, 및 스트립 공정을 순차적으로 진행하여 제2 절연막(INS2)을 형성한다. 여기서, 식각 공정은 건식 식각 공정일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 절연막(INS2)은 제2 레이어(SL) 상에 형성되어 제2 레이어(SL)를 보호할 수 있다.
도 1a, 도 1b, 도 10, 도 13 내지 도 15, 도 17j, 도 18a 내지 도 18i를 참조하면, 제2 절연막(INS2) 상에 ITO(indium tin oxide)와 같은 투명 금속 산화물을 증착하고 포토 공정, 식각 공정, 및 스트립 공정 순차적으로 진행하여 제2 도전 라인(CL2)을 형성한다. 여기서, 식각 공정은 습식 식각 공정일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 도전 라인(CL2)은 제2 절연막(INS2) 상에 형성되고, 제1 브릿지 패턴(BRP1) 상에 형성될 수 있다. 이에 따라, 제2 도전 라인(CL2)은 제1 브릿지 패턴(BRP1)을 통하여 구동 트랜지스터(Tdr)와 전기적 및/또는 물리적으로 연결될 수 있다.
도 1a, 도 1b, 도 10, 도 13 내지 도 15, 도 17k, 도 18a 내지 도 18j를 참조하면, 제2 도전 라인(CL2) 상에 커버층(CVL)을 형성한다. 커버층(CVL)은 뱅크 패턴(BNK)과 중첩하지 않고 둘러싸인 화소 영역(PXA)의 일 영역, 일 예로, 화소 영역(PXA)의 중앙(또는 가운데)에 형성될 수 있다. 일 예로, 커버층(CVL)은 발광 소자들(LD)이 위치하는 영역에 대응되도록 제2 도전 라인(CL2) 상에 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 커버층(CVL)의 위치는 다양하게 변경될 수 있다.
도 1a, 도 1b, 도 10, 도 13 내지 도 15, 도 18a 내지 도 18k를 참조하면, 커버층(CVL) 상에 오버 코트층(OC)을 형성한다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
SUB: 기판 PXL: 화소
PXA: 화소 영역 EMA: 발광 영역
EMU: 발광 유닛 LD: 발광 소자
PCL: 화소 회로부 DPL: 표시 소자부
BNK: 뱅크 패턴 FL: 제1 레이어
ILD: 층간 절연막 SL: 제2 레이어
PL1, PL2: 제1 및 제2 전원 라인 CL1, CL2: 제1 및 제2 도전 라인
INS1, INS2: 제1 및 제2 절연막 CVL: 커버층

Claims (24)

  1. 발광 영역을 각각 구비한 복수의 화소 영역들을 포함한 표시 영역 및 상기 표시 영역의 적어도 일측을 둘러싸는 비표시 영역을 포함한 기판; 및
    상기 화소 영역들 각각에 제공되며, 표시 소자부를 포함한 화소를 포함하고,
    상기 표시 소자부는,
    상기 기판 상에 제공된 제1 절연막;
    상기 제1 절연막 상에 제공되며 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자;
    상기 제1 절연막과 상기 발광 소자 상에 제공되며, 상기 발광 소자의 제1 및 제2 단부들 각각의 제1 영역에 접촉된 제1 레이어;
    상기 발광 소자 상에 제공되며, 상기 발광 소자의 제1 및 제2 단부들 각각의 제2 영역에 접촉된 제2 레이어; 및
    상기 제1 레이어와 상기 제2 레이어 사이에 제공된 층간 절연막을 포함하고,
    상기 제1 레이어와 상기 제2 레이어는 반도체 물질을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 발광 소자는,
    제1 도전성 도펀트가 도핑된 제1 반도체층;
    제2 도전성 도펀트가 도핑된 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 제공된 활성층을 포함하고,
    상기 제1 및 제2 반도체층들 각각은 질화갈륨(GaN) 반도체 물질을 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 도전성 도펀트는 n형 도펀트를 포함하고, 상기 제2 도전성 도펀트는 p형 도펀트를 포함하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 발광 소자의 제1 단부는 상기 제1 반도체층을 포함하고, 상기 발광 소자의 제2 단부는 상기 제2 반도체층을 포함하는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 레이어는 p형 수소화 비정질 실리콘(a-Si:H) 반도체 물질을 포함하고, 상기 제2 레이어는 투명 산화물 반도체 물질을 포함하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 기판과 상기 제1 절연막 사이에 제공되며 상기 제1 레이어와 전기적으로 연결된 제1 전원 라인; 및
    상기 기판과 상기 제1 절연막 사이에 제공되고, 상기 제1 전원 라인과 이격되며 상기 제2 레이어와 전기적으로 연결된 제2 전원 라인을 더 포함하는, 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 레이어는 상기 제1 전원 라인으로부터 제1 전원을 인가받아 상기 발광 소자의 제2 단부의 제1 영역으로 정공(hole)을 주입하는 정공 주입층이고,
    상기 제2 레이어는 상기 제2 전원 라인으로부터 제2 전원을 인가받아 상기 발광 소자의 제1 단부의 제2 영역으로 전자(electron)를 주입하는 전자 주입층인, 표시 장치.
  8. 제7 항에 있어서,
    상기 층간 절연막은 상기 발광 소자의 제1 및 제2 단부들 각각의 상기 제1 영역과 상기 제2 영역 사이에 위치하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 레이어와 접촉하는 상기 발광 소자의 제1 단부의 상기 제1 영역과 상기 제2 레이어와 접촉하는 상기 발광 소자의 제1 단부의 상기 제2 영역은 서로 동일한 폭을 갖거나 서로 상이한 폭을 갖는, 표시 장치.
  10. 제8 항에 있어서,
    상기 제2 레이어와 접촉하는 상기 발광 소자의 제1 단부의 상기 제2 영역과 상기 제2 레이어와 접촉하는 상기 발광 소자의 제2 단부의 상기 제2 영역은 서로 동일한 폭을 갖거나 서로 상이한 폭을 갖는, 표시 장치.
  11. 제7 항에 있어서,
    상기 표시 소자부는,
    상기 기판과 상기 제1 절연막 사이에 제공된 제1 도전 라인;
    상기 제2 레이어 상에 제공된 제2 절연막; 및
    상기 제2 절연막 상에 제공된 제2 도전 라인을 더 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 도전 라인과 상기 제2 도전 라인에는 각각 상이한 전압이 인가되어 상기 발광 소자의 길이 방향과 교차하는 방향으로 전계가 형성되는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 도전 라인은 투명한 도전성 물질을 포함하는, 표시 장치.
  14. 제11 항에 있어서,
    상기 표시 소자부는, 상기 발광 소자와 대응되도록 상기 제2 도전 라인 상에 제공된 커버층을 더 포함하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 커버층은 불투명한 도전성 물질을 포함하는, 표시 장치.
  16. 제14 항에 있어서,
    상기 커버층은 상기 발광 소자에서 방출된 광을 정해진 방향으로 유도하여 상기 화소 영역들 각각의 상기 발광 영역의 위치를 결정하는, 표시 장치.
  17. 제1 항에 있어서,
    상기 화소는, 상기 기판과 상기 표시 소자부 사이에 제공된 화소 회로부를 더 포함하는, 표시 장치.
  18. 복수의 아일랜드들, 상기 아일랜드들 사이를 연결하는 브릿지들을 포함하는 스트레쳐블 기판; 및
    상기 복수의 아일랜드들 각각에 제공되며, 표시 소자부를 각각 포함한 복수의 화소들을 포함하고,
    상기 표시 소자부는,
    상기 복수의 아일랜드들 각각에 제공된 절연막;
    상기 절연막 상에 제공되며 길이 방향으로 제1 단부와 제2 단부를 갖는 복수의 발광 소자들;
    상기 절연막과 상기 발광 소자들 상에 제공되며, 상기 발광 소자들 각각의 제1 및 제2 단부들 각각의 제1 영역에 접촉된 제1 레이어;
    상기 발광 소자들 상에 제공되며, 상기 발광 소자들 각각의 제1 및 제2 단부들 각각의 제2 영역에 접촉된 제2 레이어; 및
    상기 제1 레이어와 상기 제2 레이어 사이에 제공된 층간 절연막을 포함하고,
    상기 제1 레이어와 상기 제2 레이어는 반도체 물질을 포함하는, 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 레이어는 p형 수소화 비정질 실리콘(a-Si:H) 반도체 물질을 포함하고, 상기 제2 레이어는 투명 산화물 반도체 물질을 포함하는, 표시 장치.
  20. 제19 항에 있어서,
    상기 발광 소자들 각각의 제1 단부는 n형 도펀트가 도핑된 제1 반도체층을 포함하고, 상기 발광 소자들 각각의 제2 단부는 p형 도펀트가 도핑된 제2 반도체층을 포함하는, 표시 장치.
  21. 제18 항에 있어서,
    상기 스트레쳐블 기판은 상기 복수의 아일랜드들과 상기 브릿지들 사이에 위치하는 절개부를 더 포함하는, 표시 장치.
  22. 기판의 화소 영역에 마련된 화소를 제공하는 단계를 포함하고,
    상기 화소를 제공하는 단계는,
    상기 기판 상에 화소 회로부를 형성하는 단계; 및
    상기 화소 회로부 상에 표시 소자부를 형성하는 단계를 포함하고,
    상기 표시 소자부를 형성하는 단계는,
    상기 화소 회로부 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 길이 방향으로 제1 단부와 제2 단부를 갖는 복수의 발광 소자들을 공급하는 단계;
    상기 발광 소자들 상에 p형 수소화 비정질 실리콘(a-Si:H) 반도체 물질을 포함한 제1 레이어를 형성하는 단계;
    상기 제1 레이어 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 투명 산화물 반도체 물질을 포함한 제2 레이어를 형성하는 단계; 및
    상기 제2 레이어 상에 제2 절연막을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  23. 제22 항에 있어서,
    상기 제1 레이어는 상기 발광 소자의 제1 단부의 제1 영역과 상기 제2 단부의 제2 영역에 각각 접촉하고,
    상기 제2 레이어는 상기 발광 소자의 제1 단부의 제2 영역과 상기 제2 단부의 제2 영역에 각각 접촉하며,
    상기 층간 절연막은 상기 발광 소자의 제1 및 제2 단부들 각각의 상기 제1 영역과 상기 제2 영역 사이에 접촉하는, 표시 장치의 제조 방법.
  24. 제23 항에 있어서,
    상기 표시 소자부를 형성하는 단계는,
    상기 화소 회로부와 상기 제1 절연막 사이에 제1 도전 라인을 형성하는 단계;
    상기 제2 절연막 상에 제2 도전 라인을 형성하는 단계; 및
    상기 제2 도전 라인 상에 커버층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
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