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KR20210050621A - 유기 발광 표시 장치 - Google Patents

유기 발광 표시 장치 Download PDF

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KR20210050621A
KR20210050621A KR1020190134476A KR20190134476A KR20210050621A KR 20210050621 A KR20210050621 A KR 20210050621A KR 1020190134476 A KR1020190134476 A KR 1020190134476A KR 20190134476 A KR20190134476 A KR 20190134476A KR 20210050621 A KR20210050621 A KR 20210050621A
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KR
South Korea
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voltage
electrode
gate electrode
organic light
conductive layer
Prior art date
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KR1020190134476A
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조강문
채종철
박준현
이안수
Original Assignee
삼성디스플레이 주식회사
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Publication date
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Priority to CN202011065579.1A priority patent/CN112736088A/zh
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Abstract

실시예들에 따르면, 유기 발광 표시 장치는 기판; 상기 기판 위에 형성되어 있는 반도체 패턴; 상기 반도체 패턴 위에 형성되어 있으며, 섬형 구조를 가지는 제1 게이트 전극; 섬형 구조를 가지는 제2 게이트 전극; 섬형 구조를 가지는 제3 게이트 전극을 포함하는 제1 도전층; 상기 제1 도전층 위에 형성되어 있으며, 상기 제1 게이트 전극과 중첩하는 가로 초기화 전압선, 상기 제2 게이트 전극과 중첩하는 주사선, 및 상기 제3 게이트 전극과 중첩하는 제어 신호선을 포함하는 제2 도전층을 포함하며, 상기 제어 신호선은 상기 제3 게이트 전극과 전기적으로 연결되어 있으며, 상기 주사선은 상기 제2 게이트 전극과 전기적으로 연결되어 있으며, 상기 가로 초기화 전압선, 상기 주사선 및 상기 제어 신호선은 제1 방향으로 연장되어 있다.

Description

유기 발광 표시 장치{ORGANIC LIGHT EMITTING DIODE DISPLAY DEVICE}
본 개시는 유기 발광 표시 장치에 관한 것으로서, 보다 구체적으로 데이터 전압을 입력 커패시터를 사용하여 화소 내로 전달받는 유기 발광 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 유기 발광 표시 장치(organic light emitting diode display)가 주목 받고 있다.
유기 발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
또한, 유기 발광 표시 장치는 액정 표시 장치에 비하여 화소 구조가 복잡하여, 고 해상도로 갈수록 화소를 형성할 공간을 마련하기 어려운 점이 있다.
실시예들은 데이터 전압을 입력 커패시터를 사용하여 화소 내로 전달받을 때, 높은 효율로 전달 받을 수 있는 유기 발광 표시 장치를 제공하기 위한 것이다. 또한, 실시예들은 데이터선을 흐르는 데이터 전압이 변경되더라도 유기 발광 다이오드의 애노드 전압의 변동이 적어 표시 품질에 영향이 없어 표시 품질이 향상된 유기 발광 표시 장치를 제공하기 위한 것이다.
실시예에 따른 유기 발광 표시 장치는 기판; 상기 기판 위에 형성되어 있는 반도체 패턴; 상기 반도체 패턴 위에 형성되어 있으며, 섬형 구조를 가지는 제1 게이트 전극; 섬형 구조를 가지는 제2 게이트 전극; 섬형 구조를 가지는 제3 게이트 전극을 포함하는 제1 도전층; 상기 제1 도전층 위에 형성되어 있으며, 상기 제1 게이트 전극과 중첩하는 가로 초기화 전압선, 상기 제2 게이트 전극과 중첩하는 주사선, 및 상기 제3 게이트 전극과 중첩하는 제어 신호선을 포함하는 제2 도전층을 포함하며, 상기 제어 신호선은 상기 제3 게이트 전극과 전기적으로 연결되어 있으며, 상기 주사선은 상기 제2 게이트 전극과 전기적으로 연결되어 있으며, 상기 가로 초기화 전압선, 상기 주사선 및 상기 제어 신호선은 제1 방향으로 연장되어 있다.
상기 제2 도전층 위에 형성되어 있으며, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 있는 데이터선을 포함하는 제3 도전층; 및 상기 제3 도전층 위에 형성되어 있으며, 상기 제2 방향으로 연장되어 있는 제1 구동 전압선 및 세로 초기화 전압선을 포함하는 제4 도전층을 더 포함할 수 있다.
상기 제2 도전층은 연결 부재를 더 포함하며, 상기 연결 부재는 상기 반도체 패턴의 유지 커패시터 연결 반도체와 상기 제1 게이트 전극(124)을 전기적으로 연결시킬 수 있다.
상기 반도체 패턴은 저농도 도핑 영역, 고농도 도핑 영역 및 도핑되지 않은 영역을 포함하며, 상기 연결 부재는 상기 반도체 패턴의 상기 저농도 도핑 영역 및 상기 고농도 도핑 영역과 접촉할 수 있다.
상기 제4 도전층은 입력 커패시터용 제1 전극을 더 포함하며, 상기 데이터선은 확장부를 포함하고, 상기 입력 커패시터용 제1 전극은 상기 데이터선의 상기 확장부와 중첩하여 입력 커패시터를 형성할 수 있다.
상기 입력 커패시터용 제1 전극은 상기 반도체 패턴의 데이터 전압 입력 반도체와 연결될 수 있다.
상기 제4 도전층은 애노드 전극 연결 부재를 더 포함하며, 상기 애노드 전극 연결 부재는 아래로는 상기 반도체 패턴의 애노드 전극 연결 반도체와 연결되며, 위로는 애노드 전극과 연결될 수 있다.
상기 가로 초기화 전압선과 상기 세로 초기화 전압선은 서로 전기적으로 연결될 수 있다.
상기 제1 게이트 전극과 상기 가로 초기화 전압선은 중첩하여 유지 커패시터를 형성할 수 있다.
상기 반도체 패턴 중 상기 제1 도전층과 중첩하지 않는 부분은 고농도 도핑 영역이고, 상기 제1 도전층과 중첩하는 부분은 도핑되어 있지 않은 영역일 수 있다.
상기 도핑은 n형 물질로 도핑되며, 상기 고농도 도핑 영역과 상기 도핑되어 있지 않은 영역의 사이에는 저농도 도핑 영역이 형성될 수 있다.
상기 반도체 패턴은 좌우 대칭인 구조를 가지며, 하나의 단위 반도체 패턴은 두 개의 화소에 대응할 수 있다.
상기 단위 반도체 패턴은 하나의 제1 구동 전압 입력 반도체를 가지며, 상기 제1 구동 전압 입력 반도체는 상기 제1 구동 전압선과 연결되고, 상기 제1 구동 전압선은 인접하는 두 화소 열이 공유하는 구조를 가질 수 있다.
실시예에 따른 유기 발광 표시 장치는 유기 발광 소자; 상기 유기 발광 소자에 전류를 공급하는 구동 트랜지스터; 상기 구동 트랜지스터의 게이트 전극에 연결되어 있는 유지 커패시터; 상기 유기 발광 소자 및 상기 구동 트랜지스터의 게이트 전극 사이를 연결하는 제2 트랜지스터 및 제3 트랜지스터; 및 상기 제2 트랜지스터와 상기 제3 트랜지스터 사이로 데이터 전압을 전달하는 입력 커패시터를 포함하며, 상기 입력 커패시터는 상기 데이터선의 확장부를 하나의 전극으로 하며, 상기 데이터선의 상기 확장부의 위에 위치하며, 상기 데이터선의 상기 확장부와 중첩하는 입력 커패시터용 제1 전극을 또 다른 하나의 전극으로 하여 형성되어 있다.
상기 구동 트랜지스터의 게이트 전극을 하나의 전극으로 하며, 초기화 전압이 인가되는 가로 초기화 전압선을 다른 하나의 전극으로 하여 형성되는 유지 커패시터를 더 포함할 수 있다.
상기 제2 트랜지스터의 게이트 전극은 스캔 신호를 인가 받고, 상기 제3 트랜지스터의 게이트 전극은 제어 신호를 인가 받으며, 상기 구동 트랜지스터의 제1 전극은 제1 구동 전압을 인가 받으며, 상기 유기 발광 소자의 캐소드 전극은 제2 구동 전압을 인가 받을 수 있다.
초기화 구간, 문턱 전압 보상 구간, 기입 구간 및 발광 구간을 가지며, 상기 초기화 구간 및 상기 문턱 전압 보상 구간에 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 턴 온 될 수 있다.
상기 제1 구동 전압은 변하며, 고전압, 제1 저전압 및 상기 제1 저전압보다 낮은 제2 저전압을 가지며, 상기 초기화 구간에는 상기 제1 구동 전압으로 상기 제1 저전압이 인가되고, 상기 문턱 전압 보상 구간에는 상기 제1 구동 전압으로 상기 제2 저전압이 인가되며, 상기 기입 구간 및 상기 발광 구간에는 상기 제1 구동 전압으로 상기 고전압이 인가될 수 있다.
상기 초기화 전압은 저전압과 고전압을 가지며, 상기 발광 구간은 상기 초기화 전압이 상기 저전압에서 상기 고전압으로 변경되며 시작될 수 있다.
상기 문턱 전압 보상 구간에는 상기 초기화 전압으로 상기 저전압이 인가될 수 있다.
실시예들에 따르면, 데이터선의 상부에 위치하는 입력 커패시터 전극의 크기를 충분히 크게 확보할 수 있어 높은 효율로 데이터 전압을 화소 내로 전달받을 수 있다. 또한, 데이터선을 흐르는 데이터 전압이 변경됨에 의하여 애노드 전압이 변동되지 않거나 적게 변동되어 표시 품질이 향상된다.
도 1은 일 실시예에 따른 유기 발광 표시 장치의 한 화소의 등가 회로도이다.
도 2는 도 1의 화소에 인가되는 신호의 타이밍도이다.
도 3, 도 4, 도 7, 도 10, 도 13 및 도 17은 일 실시예에 다른 유기 발광 표시 장치를 제조하는 순서에 따라 나누어 도시한 배치도이다.
도 5, 도 6, 도 8, 도 9, 도 11, 도 12, 도 14, 도 15, 도 16 및 도 18은 도 3, 도 4, 도 7, 도 10, 도 13 및 도 17 중 하나의 단면선에 대응하는 단면도이다.
도 19 및 도 20은 일 실시예에 따른 유기 발광 표시 장치에서 저농도 도핑 영역을 형성하는 방법을 도시한 단면도이다.
도 21은 도 19 및 도 20에 따라 형성된 일 실시예에 따른 유기 발광 표시 장치의 한 화소 중 컨택 부분을 확대 도시한 배치도이다.
도 22는 도 21의 XXII-XXII'를 따라 자른 단면도이다.
도 23은 일 실시예에 따른 유기 발광 표시 장치의 한 화소 중 입력 커패시터가 형성되는 부분의 일부 도전층을 도시한 배치도이다.
도 24는 도 23의 XXIV-XXIV'를 따라 자른 단면도이다.
도 25는 일 실시예에 따른 유기 발광 표시 장치의 한 화소 중 유지 커패시터가 형성되는 부분의 일부 도전층을 도시한 배치도이다.
도 26은 도 25의 XXVI-XXVI'를 따라 자른 단면도이다.
도 27은 또 다른 실시예에 따른 유기 발광 표시 장치의 한 화소 중 컨택 부분을 확대 도시한 단면도이다.
도 28은 일 실시예에 따른 유기 발광 표시 장치의 한 화소를 도시한 배치도이다.
도 29는 또 다른 실시예에 따른 유기 발광 표시 장치의 한 화소의 등가 회로도이다.
도 30은 도 29의 화소에 인가되는 신호의 타이밍도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서는 도 1 및 도 2를 통하여 일 실시예에 따른 유기 발광 표시 장치 중 하나의 화소에 대하여 살펴본다.
도 1은 일 실시예에 따른 유기 발광 표시 장치의 한 화소의 등가 회로도이고, 도 2는 도 1의 화소에 인가되는 신호의 타이밍도이다.
일 실시예에 따른 유기 발광 표시 장치의 화소는 3개의 트랜지스터(T1, T2, T3), 두 개의 커패시터(Cst, Cpr) 및 유기 발광 소자(OLED)를 포함한다. 도 1의 실시예의 트랜지스터(T1, T2, T3)는 n형 트랜지스터로 게이트 전극에 인가되는 전압이 고전압인 경우에 턴 온된다.
구동 트랜지스터(T1)는 데이터 전압(Vdata)에 따라서 게이트 전극에 인가되는 전압이 변하고, 그에 따라서 출력 전류를 유기 발광 소자(OLED)로 전달하는 트랜지스터이다. 구동 트랜지스터(T1)의 게이트 전극은 유지 커패시터(Cst)와 연결되며, 제1 전극에는 구동 전압(ELVDD; 이하에서는 제1 구동 전압이라고도 함)이 인가되며, 제2 전극에는 유기 발광 소자(OLED)의 애노드 전극이 연결된다.
유기 발광 소자(OLED)의 애노드 전극은 구동 트랜지스터(T1)의 제2 전극과 연결되고, 캐소드 전극에는 제2 구동 전압(ELVSS)이 인가된다.
또한, 구동 트랜지스터(T1)의 게이트 전극과 제2 전극의 사이에는 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 연결되어 있다. 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 연결되는 중간 단자에는 입력 커패시터(Cpr)이 연결되어 있다. 이하에서는 입력 커패시터(Cpr)이 연결되는 제2 트랜지스터(T2)와 제3 트랜지스터(T3)의 중간 단자를 '데이터 전압 입력 단자'라 한다.
먼저, 제2 트랜지스터(T2)에 대하여 살펴본다.
제2 트랜지스터(T2)는 구동 트랜지스터(T1)의 게이트 전극과 데이터 전압 입력 단자의 사이에 위치한다. 제2 트랜지스터(T2)의 제1 전극은 데이터 전압 입력 단자에 연결되어 데이터 전압을 인가 받으며, 제3 트랜지스터(T3)와 연결되고, 제2 전극은 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)와 연결되어 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(142)과 연결되어 있어 기입 구간 동안 스캔 신호(GW)에 따라서 순차적으로 턴 온 전압이 인가되며, 초기화 구간 및 문턱 전압 보상 구간동안 턴 온 전압이 인가된다.
한편, 제3 트랜지스터(T3)는 구동 트랜지스터(T1)의 제2 전극과 데이터 전압 입력 단자의 사이에 위치한다. 제3 트랜지스터(T3)의 제1 전극은 구동 트랜지스터(T1)의 제2 전극 및 유기 발광 소자(OLED)의 애노드 전극과 연결되며, 제2 전극은 데이터 전압 입력 단자와 연결되어 제2 트랜지스터(T2)의 제1 전극과 연결된다. 제3 트랜지스터(T3)의 게이트 전극은 제어 신호선(143)과 연결되어 있다. 제어 신호선(143)에 인가되는 제어 신호(GC)는 초기화 구간 및 문턱 전압 보상 구간동안 턴 온 전압이 인가된다.
기입 구간에 제2 트랜지스터(T2)는 입력 커패시터(Cpr)을 통하여 입력된 데이터 전압이 구동 트랜지스터(T1)의 게이트 전극으로 전달되도록 하며, 초기화 구간 및 문턱 전압 보상 구간에는 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 함께 동작하여 유기 발광 소자(OLED)의 애노드 전극의 전압 및 구동 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키고 문턱 전압이 유지 커패시터(Cst)에 저장될 수 있도록 한다.
유지 커패시터(Cst)는 제2 트랜지스터(T2)를 통하여 구동 트랜지스터(T1)의 게이트 전극으로 전달된 데이터 전압을 저장하고 유지시키는 역할을 한다. 유지 커패시터(Cst)의 제1 전극은 구동 트랜지스터(T1)의 게이트 전극 및 제2 트랜지스터(T2)의 제2 전극과 연결되며, 제2 전극으로는 초기화 전압(Vint)이 인가된다.
한편, 데이터선(171)은 입력 커패시터(Cpr)에 의하여 데이터 전압 입력 단자와 연결되어 있다. 즉, 입력 커패시터(Cpr)의 제1 전극은 데이터 전압 입력 단자와 연결되며, 제2 전극은 데이터선(171)과 연결되어 있다. 그 결과 데이터선(171)의 전압이 변함에 따라서 데이터 전압 입력 단자의 전압도 변하며, 제2 트랜지스터(T2)가 턴 온 되어 해당 화소의 데이터 전압을 구동 트랜지스터(T1)의 게이트 전극으로 전달한다. 이 때, 데이터 전압 입력 단자에 발생하는 전압의 변화량은 입력 커패시터(Cpr)를 통하여 전달되기 때문에 데이터선(171)에서 발생하는 데이터 전압(Vdata)의 변화량보다 감소되어 전달될 수 있다. 즉, 데이터선(171)으로 인가되는 데이터 전압(Vdata)보다는 낮은 전압값이 데이터 전압 입력 단자로 전달될 수 있지만, 편의상 데이터 전압 입력 단자로 전달된 전압에 대해서도 데이터 전압이라는 표현을 사용한다. 그 결과 데이터선(171)에 인가되는 전압도 데이터 전압(Vdata)이고, 데이터 전압 입력 단자로 전달된 전압도 편의상 데이터 전압이다. 다만 구분을 위해서는 명확하게 데이터선(171)의 데이터 전압(Vdata)과 데이터 전압 입력 단자의 데이터 전압으로 구분하여 명명할 수 있다. 또한, 데이터 전압 입력 단자의 데이터 전압은 입력 커패시터(Cpr)를 통하여 전달된 데이터 전압이라고도 할 수 있다. 한편, 데이터 전압 입력 단자로 전달된 데이터 전압이 제2 트랜지스터(T2)를 통하여 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)로 전달되는 경우에도 편의상 데이터 전압이라는 표현을 사용한다. 구분을 위해서는 명확하게 구동 트랜지스터(T1)의 게이트 전극의 데이터 전압 또는 유지 커패시터(Cst)에 저장된 데이터 전압이라고 표현할 수 있다.
이하에서는 도 1과 같은 화소에 대하여 인가되는 신호에 따른 동작을 도 2를 기초로 살펴본다.
일 실시예에 따른 유기 발광 표시 장치의 화소는 초기화 구간(initial), 문턱 전압 보상 구간(Vth Comp.), 기입 구간(Programming) 및 발광 구간(Emission)으로 구분되어 동작한다.
발광 구간(Emission)동안 발광하고 있던 유기 발광 소자(OLED)는 구동 트랜지스터(T1)의 제1 전극에 인가되는 제1 구동 전압(ELVDD)이 고전압에서 제1 저전압으로 변경되면서 발광 구간이 종료된다. 이 때, 제1 저전압은 유기 발광 소자(OLED)의 캐소드 전극에 인가되고 있는 제2 구동 전압(ELVSS)의 전압값보다 작거나 동일하여, 유기 발광 소자(OLED)에서 순방향으로 전류가 흐르지 않도록 한다. 그 결과 발광 구간이 종료된다. 실시예에 따라서는 제1 구동 전압(ELVDD)의 제1 저전압은 제2 구동 전압(ELVSS)보다 약간 큰 값을 가질 수도 있지만, 이 때에도 유기 발광 소자(OLED)의 애노드 전극의 전압이 캐소드 전극의 전압보다 높지 않도록 하는 전압값을 가져 발광 구간이 종료되도록 한다.
그 후, 초기화 구간(initial)으로 진입한다. 초기화 구간(initial)은 주사선(142)에 인가되는 스캔 신호(GW)와 제어 신호선(143)에 인가되는 제어 신호(GC)를 각각 고전압(턴 온 전압)으로 변경하면서 시작된다. 턴 온 전압이 인가되는 스캔 신호(GW) 및 제어 신호(GC)에 의하여 제2 트랜지스터(T2)와 제3 트랜지스터(T3)는 턴 온 되며, 유기 발광 소자(OLED)의 애노드 전극(구동 트랜지스터(T1)의 제2 전극 포함), 입력 커패시터(Cpr)의 제1 전극, 및 유지 커패시터(Cst)의 제1 전극(구동 트랜지스터(T1)의 게이트 전극 포함)이 서로 연결되어 축적되어 있는 차지를 공유하면서 동일한 전압으로 변경된다. 이 때의 전압을 제1 연결 전압이라고 한다.
그 후 초기화 구간(initial) 중에 초기화 전압(Vint)이 저전압으로 변경된다. 그 결과, 유지 커패시터(Cst)의 제1 전극(구동 트랜지스터(T1)의 게이트 전극 포함)의 전압값이 낮아진다. 이로 인하여, 유기 발광 소자(OLED)의 애노드 전극(구동 트랜지스터(T1)의 제2 전극 포함) 및 입력 커패시터(Cpr)의 제1 전극의 전압도 낮아진다. 즉, 초기화 구간(initial) 중에 초기화 전압(Vint)이 저전압으로 변경되면, 제1 연결 전압이 보다 낮은 제2 연결 전압으로 변경되는 결과를 가져온다. 이 때, 제1 연결 전압 및 제2 연결 전압은 모두 제2 구동 전압(ELVSS)의 전압값보다 작거나 동일하여, 유기 발광 소자(OLED)에서 순방향으로 전류가 흐르지 않도록 하며, 유기 발광 소자(OLED)는 발광하지 않는다.
그 후, 제1 구동 전압(ELVDD)가 제1 저전압값에서 이보다 더 낮은 전압값을 가지는 제2 저전압으로 변경되면서 문턱 전압 보상 구간(Vth Comp.)이 진행된다. 제1 구동 전압(ELVDD)이 제2 저전압으로 변경되면, 구동 트랜지스터(T1)의 제1 전극과 기생 커패시턴스로 연결되어 있는 게이트 전극의 전압, 즉, 유지 커패시터(Cst)의 제1 전극의 전압도 낮아질 수 있다. 하지만, 제1 구동 전압(ELVDD)의 제2 저전압값이 충분히 낮아 구동 트랜지스터(T1)의 게이트 전극의 전압이 구동 트랜지스터(T1)를 턴 온 시킨다. 문턱 전압 보상 구간에도 초기화 구간에서와 같이 스캔 신호(GW) 및 제어 신호(GC)로는 턴 온 전압이 인가되어 제2 트랜지스터(T2)와 제3 트랜지스터(T3)는 턴 온 상태가 유지되고 있다. 그러므로 구동 트랜지스터(T1)는 게이트 전극과 제2 전극이 연결된 다이오드 연결 상태이며, 게이트 전극의 전압이 턴 온 전압값을 가져 제2 전극에서 제1 전극측으로 전류가 흐르게 된다. 제2 전극은 게이트 전극과 연결되어 있어, 게이트 전극에서 전하가 제1 전극측으로 빠져나가면서 게이트 전극의 전압이 낮아진다. 계속 낮아지다가 게이트 전극의 전압과 제1 전극측의 전압, 즉, 제2 저전압간의 차이가 구동 트랜지스터(T1)의 문턱 전압값이 되면 구동 트랜지스터(T1)가 턴 오프된다. 이 때, 구동 트랜지스터(T1)의 게이트 전극의 전압값은 제2 저전압보다 구동 트랜지스터(T1)의 문턱 전압값만큼 큰 값을 가지며, 이 전압값이 유지 커패시터(Cst)의 제1 전극에 저장된다. 제2 저전압값을 ELVDD_L2라하고, 문턱 전압값을 Vth라고 하면, 유지 커패시터(Cst)의 제1 전극에 저장된 값은 ELVDD_L2 + Vth이다. 이상과 같이 구동 트랜지스터(T1)의 문턱 전압값에 대응하는 값이 유지 커패시터(Cst)에 저장되므로 이 구간을 문턱 전압 보상 구간이라 한다. 여기서, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 모두 턴온 되어 있으므로, 유지 커패시터(Cst)의 제1 전극의 전압과 입력 커패시터(Cpr)의 제1 전극의 전압은 동일한 값을 가지며, 애노드 전극의 전압도 동일한 값을 가진다.
문턱 전압 보상 구간에서는 구동 트랜지스터(T1)의 게이트 전극 및 제2 전극의 전압값이 초기화 구간에서의 제1 연결 전압 및 제2 연결 전압보다 낮은 값으로 변경되므로, 모두 제2 구동 전압(ELVSS)의 전압값보다 작을 수 있다. 그 결과 유기 발광 소자(OLED)에서는 순방향으로 전류가 흐르지 않고 유기 발광 소자(OLED)는 발광하지 않는다.
그 후, 주사선(142)에 인가되는 스캔 신호(GW)와 제어 신호선(143)에 인가되는 제어 신호(GC)를 각각 턴 오프 전압인 저전압으로 변경하고, 제1 구동 전압(ELVDD)을 제2 저전압에서 고전압으로 변경한다. 제1 구동 전압(ELVDD)가 고전압으로 변경될 때, 구동 트랜지스터(T1)의 게이트 전극의 전압이 높아질 수 있다. 즉, 기존에 유지 커패시터(Cst)의 제1 전극에 저장된 값은 ELVDD_L2 + Vth이었으며, 제1 구동 전압(ELVDD)의 고전압값을 ELVDD_H라 하면, 유지 커패시터(Cst)의 제1 전극에 저장된 값은 ELVDD_H + Vth - a 값을 가진다. 여기서 a 값은 구동 트랜지스터(T1)의 제1 전극의 전압 변화값보다 게이트 전극의 전압 변화값이 좀더 작은데, 그 작은 정도를 나타낸다. 그 결과 구동 트랜지스터(T1)의 제1 전극과 게이트 전극 간의 전압 차이는 문턱 전압(Vth)보다 낮으므로, 구동 트랜지스터(T1)는 출력을 발생시키지 않는다. 또한, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 턴 오프 상태이므로, 구동 트랜지스터(T1)의 게이트 전극의 전압이 높아진 것이 유기 발광 소자(OLED)의 애노드 전극에 영향을 주지 않는다. 그러므로 유기 발광 소자(OLED)는 여전히 발광하지 않는다.
그 후, 각 주사선(142)에 턴 온 전압이 순차적으로 인가되는 기입 구간(Programming)이 시작된다. 기입 구간(Programming)에는 주사선(142)에 순차적으로 고전압(턴 온 전압)이 인가되는 스캔 신호(GW)에 의하여 제2 트랜지스터(T2)가 턴 온 되면, 데이터 전압 입력 단자의 데이터 전압이 유지 커패시터(Cst)의 제1 전극으로 전달되어 저장된다. 이 때의 데이터 전압 입력 단자의 데이터 전압은 입력 커패시터(Cpr)를 통하여 데이터선(171)으로부터 전달된 전압으로 데이터선(171)에서 인가되는 데이터 전압(Vdata)보다는 낮은 전압값을 가질 수 있다. 기입 구간이 진행되기 전의 유지 커패시터(Cst)의 제1 전극의 전압은 ELVDD_H + Vth - a이고, 데이터 전압 입력 단자의 데이터 전압을 Vdata - b (여기서 b는 데이터선(171)에 인가되는 전압보다 낮은 전압이 야기되는 것을 나타낸다)라고 하면, 기입 구간이 진행된 후 유지 커패시터(Cst)의 제1 전극의 전압은 ELVDD_H + Vth - a + Vdata - b 가진다. 이 때, a 및 b 값으로 인하여 여전히 구동 트랜지스터(T1)의 제1 전극과 게이트 전극의 전압 차이가 문턱 전압(Vth)보다 작게 세팅되어 있다. 그러므로 구동 트랜지스터(T1)는 출력 전류를 발생시키지 않는다.
도 2에서는 기입 구간(Programming)의 내에는 유지 구간(Hold)이 포함되어 있으며, 유지 구간(Hold)은 스캔 신호(GW)가 턴 온 전압을 인가하는 전 후의 구간으로 각 주사선(142)마다 다른 유지 구간(Hold)을 가진다. 유지 구간(Hold)에는 유지 커패시터(Cst) 및 그 외의 각 단자의 전압이 유지되는 구간이다.
모든 화소의 유지 커패시터(Cst)의 제1 전극에 데이터 전압 입력 단자의 데이터 전압이 저장되면, 초기화 전압(Vint)을 저전압에서 고전압으로 변경시키면서 유기 발광 소자(OLED)를 발광시킨다. 이를 발광 구간(Emission)이라 한다.
초기화 전압(Vint)이 고전압으로 변경되면, 유지 커패시터(Cst)의 제1 전극의 전압도 높아지며, 구동 트랜지스터(T1)의 제1 전극과 게이트 전극의 전압 차이가 문턱 전압(Vth)보다 크게 되어 구동 트랜지스터(T1)가 출력 전류를 방출한다. 구동 트랜지스터(T1)에서 출력된 전류는 유기 발광 소자(OLED)의 애노드 전극으로 전달되며, 전류의 크기에 따라서 유기 발광 소자(OLED)가 발광하는 정도가 변경된다.
이 때, 구동 트랜지스터(T1)의 게이트 전극의 전압은 ELVDD_H + Vth - a + Vdata - b + c 이며, 여기서 c는 초기화 전압(Vint)이 고전압으로 변경되면서 상승된 전압값을 나타낸다. 여기서 c값이 a 값 및 b값을 상쇄하는 값으로 세팅되면, 최종 구동 트랜지스터(T1)의 게이트 전극의 전압은 ELVDD_H + Vth + Vdata가 된다. 이때, 구동 트랜지스터(T1)의 제1 전극은 ELVDD_H 전압값을 가지므로, 제1 전극과 게이트 전극의 전압차이는 Vth + Vdata이며, Vth 값은 구동 트랜지스터(T1)가 턴 온되는데 사용되고, 남은 Vdata만이 그대로 구동 트랜지스터(T1)의 출력 전류를 정하는데 사용된다. 그 결과 본 실시예에 따른 화소는 데이터선(171)에 인가되는 데이터 전압(Vdata)에 따라서 구동 트랜지스터(T1)의 출력 전류가 정해진다.
또한, 문턱 전압(Vth) 값이 각 구동 트랜지스터(T1)마다 다르더라도 해당 값이 구동 트랜지스터(T1)의 게이트 전극에 이미 포함되어 있어 보상되고, 남게되는 데이터 전압(Vdata)에 의하여 출력 전류가 정해지므로, 각 구동 트랜지스터(T1)의 문턱 전압을 각각 고려할 필요가 없다. 또한, 각 구동 트랜지스터(T1)의 문턱 전압이 다르더라도 동일한 데이터 전압에 대해서는 동일한 휘도를 방출하도록 하여 표시 품질이 저하되지 않는다.
여기서, a 값, b값, c값은 화소를 디자인하면서 중첩하는 면적이나 간격 등에 따라서 정해지는 값이므로 상쇄되도록 화소를 디자인할 수 있다. 또한, 일부 값이 남게 되더라도, 모든 화소를 일정한 모양으로 형성하므로 일정한 값이 남게 된다. 그 결과 모든 화소에 대해서 일정한 값을 고려하여 데이터선에 전압을 인가하게 되면 최종 원하는 데이터 전압값이 구동 트랜지스터(T1)의 출력 전류를 결정하게 할 수 있다. 그러므로 문턱 전압을 보상하고 적절한 데이터 전?陋だ막? 구동 트랜지스터의 출력 전류를 결정할 수 있다.
발광 구간(Emission)에서는 모든 화소가 동일한 시간동안 한꺼번에 발광한다. 하지만, 실시예에 따라서는 일부 화소씩 발광하도록 할 수도 있다.
이상과 같이 동작하는 유기 발광 표시 장치의 화소를 실제 기판에 형성하는 경우 아래의 도 3 내지 도 18과 같을 수 있다.
도 3, 도 4, 도 7, 도 10, 도 13 및 도 17은 일 실시예에 다른 유기 발광 표시 장치를 제조하는 순서에 따라 나누어 도시한 배치도이고, 도 5, 도 6, 도 8, 도 9, 도 11, 도 12, 도 14, 도 15, 도 16 및 도 18은 도 3, 도 4, 도 7, 도 10, 도 13 및 도 17 중 하나의 단면선에 대응하는 단면도이다.
먼저, 도 3을 살펴본다.
도 3은 기판 위에 형성된 반도체 패턴(150)을 보여주는 배치도이다.
도 3에 형성된 반도체 패턴(150)은 다결정 반도체이며, 비정질 실리콘으로 패턴을 형성한 후 결정화 공정을 통하여 결정화하여 형성한다.
반도체 패턴(150)은 좌우 대칭인 구조를 가지는 하나의 단위 반도체 패턴이 반복 형성되어 있으며, 하나의 단위 반도체 패턴(150)은 두 개의 화소에 대응한다. 이와 같이 좌우 대칭인 구조를 사용하는 것은 배선을 공유하고, 차지하는 면적을 줄여 4K나 8K와 같은 고해상도의 표시 장치를 형성할 수 있도록 하기 위함이다. 배선이 줄어들면 배선과 다른 부분이 연결되기 위하여 형성되는 오프닝도 함께 감소하여 차지하는 면적이 줄어 든다.
반도체 패턴(150)은 제1 구동 전압 입력 반도체(150e)로부터 상측으로 연장된 후 좌우의 수평 방향으로 연장된 후 하측으로 꺾여 연장된다. 꺾이는 부분을 중심으로 수평 부분과 수직 부분에는 구동 트랜지스터(T1)용 반도체(151)가 위치한다.
구동 트랜지스터(T1)용 반도체(151)로부터 하부로 연장된 후 외측으로 꺾이는 부분은 애노드 전극 연결 반도체(150a)가 위치하며, 그로부터 외측으로 연장된 후 아래쪽으로 연장된 부분에는 제3 트랜지스터(T3)용 반도체(153)가 위치한다.
그 후, 아래쪽으로 더 연장된 후 내측으로 꺾이는 부분에는 입력 커패시터(Cpr)의 제1 전극과 연결되는 데이터 전압 입력 반도체(150i)가 위치한다.
데이터 전압 입력 반도체(150i)로부터 내측으로 연장된 후 상측으로 꺾여 연장되며, 상측으로 연장되는 부분에는 제2 트랜지스터(T2)용 반도체(152)가 위치한다.
제2 트랜지스터(T2)용 반도체(152)로부터 상측으로 연장되다가 비스듬한 방향(상측과 외측의 사이 방향)으로 연장된 후 확장되어 형성되어 있는 유지 커패시터(Cst)의 제1 전극과 연결되는 유지 커패시터 연결 반도체(150c)가 위치한다.
이하에서는 도 4 내지 도 6를 통하여 도 3의 반도체 패턴(150)의 위에 형성되는 구조를 살펴본다.
도 4는 반도체 패턴(150) 및 그 위에 형성되는 제1 게이트 도전층의 배치도이고, 도 5 및 도 6은 도 4의 V-V' 및 VI-VI'에 따른 단면도이다.
도 5 및 도 6을 참고하면, 기판(110)위에 형성되어 있는 반도체 패턴(150)의 위에는 제1 게이트 절연막(130; 이하 제1 절연막 이라고도 함)이 덮여 있다. 제1 게이트 절연막(130)은 무기막으로 형성되며, 산화 규소(SiOx)로 이루어진 막 또는 질화 규소(SiNx)로 이루어진 막으로 형성될 수 있으며, 이들을 포함하는 이중층으로 형성될 수도 있다.
제1 게이트 절연막(130)위에는 제1 게이트 도전층(이하 제1 도전층이라고도 함)이 형성되어 있다. 제1 게이트 도전층은 섬형 게이트 전극(124, 125, 126)을 포함하며, 도전층을 증착한 후 마스크를 사용하여 식각하여 형성되며, 실시예에 따라서는 이중층 이상의 도전층으로 형성될 수 있다.
제1 게이트 전극(124; 이하 구동 게이트 전극이라고도 함)은 구동 트랜지스터(T1)의 게이트 전극을 구성하며, 또한, 유지 커패시터(Cst)의 제1 전극의 역할도 수행한다. 즉, 제1 게이트 전극(124)의 하부면은 구동 트랜지스터(T1)용 반도체(151)와 마주보며 구동 트랜지스터(T1)의 게이트 전극의 역할을 하며, 제1 게이트 전극(124)의 상부면은 후술하는 가로 초기화 전압선(141; 도 7 참조)과 마주하며 유지 커패시터(Cst)의 제1 전극의 역할을 수행한다. 제1 게이트 전극(124)은 하나의 화소의 구동 트랜지스터(T1)와만 대응한다.
제2 게이트 전극(125)는 하나의 단위 반도체 패턴(150) 중 마주보는 두 개의 제2 트랜지스터(T2)용 반도체(152)와 중첩하여 제2 트랜지스터(T2)의 게이트 전극을 구성한다. 그 결과 두 개의 화소의 제2 트랜지스터(T2)의 게이트 전극이 하나의 제2 게이트 전극(125)으로 이루어진다.
제3 게이트 전극(126)은 인접하는 두 단위 반도체 패턴(150) 중 마주보는 두 개의 제3 트랜지스터(T3)용 반도체(153)와 중첩하여 제3 트랜지스터(T3)의 게이트 전극을 구성한다. 그 결과 두 개의 화소의 제3 트랜지스터(T3)의 게이트 전극이 하나의 제3 게이트 전극(126)으로 이루어진다.
본 실시예에 따른 제1 게이트 도전층은 좌우 방향으로 길게 연장된 선형 구조를 가지지 않으며, 섬형 구조를 가진다. 또한, 인접하는 두 개의 화소에 대응하여 하나의 게이트 전극이 형성되는 것이 최대의 좌우폭일 수 있으며, 이를 초과하여 연장되지는 않는다.
각 게이트 전극(124, 125, 126)에 신호를 인가하기 위하여는 좌우로 연장된 선형 구조가 필요하며, 제1 게이트 도전층은 도 4에서 살펴본 바와 같이 이러한 구조를 포함하지 않는다.
도 4 내지 도 6과 같이 제1 게이트 도전층을 형성한 후 도핑 공정을 수행한다. 도핑 공정은 제1 게이트 도전층을 마스크로 하여 제1 게이트 도전층으로 가려지지 않은 반도체 패턴(150)이 도체의 특성을 가질 수 있도록 고농도로 도핑한다. 도핑되지 않는 반도체 패턴(150) 부분은 트랜지스터의 채널을 구성한다. 이 때, 사용되는 도핑 물질이 n형 물질을 사용하면 트랜지스터가 n타입 트랜지스터가 되며, p형 물질을 사용하면 트랜지스터가 p타입 트랜지스터가 된다. n타입 트랜지스터의 경우에는 도체화된 반도체 부분과 트랜지스터의 채널 사이에 저농도 도핑 영역을 형성할 수 있는데, 이에 대해서는 도 19 내지 도 22를 통하여 보다 상세하게 살펴본다.
대신 이하에서 설명하는 제2 게이트 도전층에서는 선형 패턴을 포함한다.
이하에서는 도 7 내지 도 9를 통하여 제2 게이트 도전층 및 오프닝 위치에 대하여 살펴본다.
도 7은 반도체 패턴(150), 제1 게이트 도전층의 위에 위치하는 제2 게이트 도전층 및 오프닝의 배치도이고, 도 8 및 도 9는 도 7의 VIII-VIII' 및 IX-IX'에 따른 단면도이다.
도 8 및 도 9를 참고하면, 제1 게이트 도전층의 위에는 제2 게이트 절연막(131; 이하 제2 절연막이라고도 함)이 덮여 있으며, 제2 게이트 절연막(131)의 위에는 제2 게이트 도전층(이하 제2 도전층이라고도 함)이 형성되어 있다.
제2 게이트 절연막(131)은 무기막으로 형성되며, 산화 규소(SiOx)로 이루어진 막 또는 질화 규소(SiNx)로 이루어진 막으로 형성될 수 있으며, 이들을 포함하는 이중층으로 형성될 수도 있다.
제2 게이트 도전층은 가로 초기화 전압선(141), 주사선(142), 제어 신호선(143), 및 연결 부재(144)를 포함하며, 도전층을 증착한 후 마스크를 사용하여 식각하여 형성될 수 있다. 또한, 제2 게이트 도전층은 실시예에 따라서 이중층 이상의 도전층으로 형성될 수 있다.
제2 게이트 도전층은 제1 게이트 도전층과 달리 가로 방향으로 연장되어 있는 배선을 포함하는 구조를 가지며, 연결 부재(144)를 제외하고는 모두 가로 방향으로 연장되어 있는 배선 형태를 가진다.
가로 초기화 전압선(141)은 가로 방향으로 연장되어 있는 배선 형태를 가지며, 제1 게이트 전극(124)과 중첩하는 위치에 형성되어 유지 커패시터(Cst)를 구성한다. 즉, 제1 게이트 전극(124)은 유지 커패시터(Cst)의 제1 전극 역할도 수행하며, 가로 초기화 전압선(141)의 하부면은 유지 커패시터(Cst)의 제2 전극 역할도 수행한다. 도 7을 참고하면, 가로 초기화 전압선(141)은 제1 게이트 전극(124)의 상하 폭과 거의 동일한 상하폭을 가져 충분히 큰 유지 커패시터(Cst)를 형성하고 있다.
주사선(142) 및 제어 신호선(143)도 가로 방향으로 연장되어 있는 배선 형태를 가진다.
주사선(142)은 제2 게이트 전극(125)과 중첩하면서 연장되며, 오프닝(162)을 통하여 제2 게이트 전극(125)과 전기적으로 연결되어 있다.
또한, 제어 신호선(143)은 제3 게이트 전극(126)과 중첩하면서 연장되며, 오프닝(163)을 통하여 제3 게이트 전극(126)과 전기적으로 연결되어 있다.
연결 부재(144)는 제2 게이트 도전층 중 유일하게 섬형 구조를 가지며, 하나의 화소마다 한 개씩 형성되어 있다. 연결 부재(144)는 오프닝(161)을 통하여 유지 커패시터 연결 반도체(150c)와 제1 게이트 전극(124)을 전기적으로 연결시킨다. 특히 연결 부재(144)와 오프닝(161)은 사이드 컨택 구조를 가져, 오프닝(161)에 의하여 제1 게이트 전극(124)의 상부면 일부와 유지 커패시터 연결 반도체(150c)의 상부면 일부를 노출시키고, 연결 부재(144)가 이둘을 전기적으로 연결시킨다.
이와 같은 사이드 컨택 구조는 차지하는 수평 면적이 좁다는 장점을 가진다. 그 결과 고해상도용 화소에 적합하며, 뿐만 아니라 후속하는 공정에서 형성될 데이터선(171)과의 중첩 면적도 줄어 데이터선(171)의 전압 변동에 영향을 적게 받는 장점을 가진다.
제1 게이트 도전층 및 제2 게이트 도전층의 구조를 요약하면, 제1 게이트 도전층은 섬형 구조로만 형성하고, 제2 게이트 도전층에 선형 구조를 형성하는 것이 특징이다. 이러한 특징은 공간 배치를 효율적으로 할 수 있는 장점을 가져 입력 커패시터(Cpr)의 면적을 크게 형성할 수 있는 장점을 가진다. 이는 가로 초기화 전압선(141), 주사선(142) 및 제어 신호선(143)이 제2 게이트 도전층에 형성되어 화소의 영역에 고르게 위치하여 그 위에 형성될 제1 데이터 도전층 및 제2 데이터 도전층이 상대적으로 평탄한 구조를 가질 수 있어 입력 커패시터(Cpr)가 충분히 큰 커패시턴스를 가질 수 있도록 한다.
이하에서는 도 10 내지 도 12를 통하여 제1 데이터 도전층에 대하여 살펴본다.
도 10은 반도체 패턴(150), 제1 게이트 도전층, 및 제2 게이트 도전층의 위에 위치하는 제1 데이터 도전층의 배치도이고, 도 11 및 도 12는 도 10의 XI-XI' 및 XII-XII'에 따른 단면도이다.
도 11 및 도 12를 참고하면, 제2 게이트 도전층의 위에는 제1 층간 절연막(132; 이하 제3 절연막이라고도 함)이 덮여 있으며, 제1 층간 절연막(132)의 위에는 제1 데이터 도전층(이하 제3 도전층이라고도 함)이 형성되어 있다.
제1 층간 절연막(132)은 무기막으로 형성되며, 두꺼운 두께를 가지도록 형성된다. 이는 도전층과 무기막이 반복 형성되는 경우 발생하는 단차를 줄이기 위한 것이다. 제1 층간 절연막(132)은 산화 규소(SiOx)로 이루어진 막 또는 질화 규소(SiNx)로 이루어진 막으로 형성될 수 있으며, 두께를 두껍게 하기 위하여 이들을 각각 포함하는 이중층으로 형성될 수 있다.
제1 데이터 도전층은 데이터선(171)을 포함하며, 도전층을 증착한 후 마스크를 사용하여 식각하여 형성되며, 실시예에 따라서는 이중층 이상의 도전층으로 형성될 수 있다. 제1 데이터 도전층은 제2 게이트 도전층과 달리 세로 방향으로 연장되어 있는 데이터선(171)을 포함한다.
하나의 반도체 패턴(150)에 대하여 두 개의 데이터선(171)이 형성되어 있어 하나의 화소열에 대하여 하나의 데이터선(171)이 형성되어 있다. 하나의 반도체 패턴(150)에 대응하는 두 개의 데이터선(171)은 반도체 패턴(150)의 세로 방향의 중심선에 대하여 대칭인 구조를 가진다. 또한, 데이터선(171)은 폭이 넓어지는 확장부를 포함하며, 데이터선(171)의 확장부는 입력 커패시터(Cpr)의 제2 전극 역할을 수행한다. 데이터선(171)의 확장부로 인하여 입력 커패시터(Cpr)는 최대한 큰 커패시턴스를 가질 수 있다.
이하에서는 도 13 내지 도 16을 통하여 제2 데이터 도전층 및 오프닝 위치에 대하여 살펴본다.
도 13은 반도체 패턴(150), 제1 게이트 도전층, 제2 게이트 도전층, 및 제1 데이터 도전층의 위에 위치하는 제2 데이터 도전층의 배치도이고, 도 14 내지 도 16은 도 13의 XIV-XIV', XV-XV' 및 XVI-XVI'에 따른 단면도이다.
도 14 내지 도 16을 참고하면, 제1 데이터 도전층의 위에는 제2 층간 절연막(133; 이하 제4 절연막이라고도 함)이 덮여 있으며, 제2 층간 절연막(133)의 위에는 제2 데이터 도전층(이하 제4 도전층이라고도 함)이 형성되어 있다.
제2 층간 절연막(133)은 무기막으로 형성되며, 산화 규소(SiOx)로 이루어진 막 또는 질화 규소(SiNx)로 이루어진 막으로 형성될 수 있으며, 이들을 포함하는 이중층으로 형성될 수도 있다.
제2 데이터 도전층은 제1 구동 전압선(172), 세로 초기화 전압선(173), 애노드 전극 연결 부재(174), 및 입력 커패시터용 제1 전극(175)을 포함한다.
제2 데이터 도전층은 도전층을 증착한 후 마스크를 사용하여 식각하여 형성되며, 실시예에 따라서는 이중층 이상의 도전층으로 형성될 수 있다.
제1 구동 전압선(172)은 세로 방향으로 연장되어 있으며, 제1 구동 전압(ELVDD)를 전달하는 배선이다. 또한, 도 14를 참고하면, 제1 구동 전압선(172)은 오프닝(164)을 통하여 제1 구동 전압 입력 반도체(150e)와 전기적으로 연결되어 있다. 그 결과 반도체 패턴(150) 중 제1 구동 전압 입력 반도체(150e)로 제1 구동 전압(ELVDD)이 전달된다. 제1 구동 전압선(172)은 하나의 반도체 패턴(150)에 대하여 하나씩 형성되므로 두 개의 화소열이 하나의 제1 구동 전압선(172)을 공유하는 구조를 가진다. 그 결과 화소가 차지하는 면적이 감소된다.
세로 초기화 전압선(173)도 세로 방향으로 연장되어 있으며, 초기화 전압(Vint)를 전달하는 배선이다. 도 14를 참고하면, 세로 초기화 전압선(173)은 오프닝(166)을 통하여 가로 초기화 전압선(141)과 전기적으로 연결된다. 그 결과 초기화 전압(Vint)은 가로 세로로 연결되어 메쉬 형태로 전압이 인가되며, 다양한 위치에 형성되어 있는 화소에서도 일정한 초기화 전압(Vint)을 인가받을 수 있다.
제1 구동 전압선(172) 및 세로 초기화 전압선(173)은 제1 데이터 도전층에 형성된 데이터선(171)과 평행하는 방향으로 연장되어 있다. 하지만, 제1 구동 전압선(172) 및 세로 초기화 전압선(173)을 제2 데이터 도전층에 형성하여 데이터선(171)과 다른 층에 형성하여 데이터선(171)은 다른 배선을 고려하지 않고 충분히 넓은 폭으로 형성될 수 있다. 그 결과 입력 커패시터(Cpr)도 충분히 큰 커패시턴스를 가질 수 있어 데이터 전압이 화소내로 높은 효율로 진입할 수 있다.
애노드 전극 연결 부재(174)는 섬형 구조를 가지며, 화소당 하나씩 형성되어 있다. 도 14를 참고하면, 애노드 전극 연결 부재(174)는 오프닝(165)를 통하여 애노드 전극 연결 반도체(150a)와 연결되어 있다. 구동 트랜지스터(T1)의 출력 전류가 애노드 전극 연결 반도체(150a) 및 애노드 전극 연결 부재(174)를 지나 애노드 전극(191; 도 17 및 도 18 참고)으로 전달된다. 즉, 애노드 전극 연결 부재(174)는 아래로는 애노드 전극 연결 반도체(150a)와 연결되고, 위로는 애노드 전극(191)과 연결되어 있다.
입력 커패시터용 제1 전극(175)도 섬형 구조를 가지며, 화소당 하나씩 형성되어 있다. 도 13에서 도시하고 있는 바와 같이 가능한 넓은 면적으로 형성되며, 도 15를 참고하면, 데이터선(171)의 확장부와 중첩하여 입력 커패시터(Cpr)를 형성한다. 또한, 도 16을 참고하면, 입력 커패시터용 제1 전극(175)는 오프닝(167)을 통하여 데이터 전압 입력 반도체(150i)와 연결되어 있다. 그 결과 제2 트랜지스터(T2)와 제3 트랜지스터(T3)의 사이인 데이터 전압 입력 반도체(150i)에 입력 커패시터(Cpr)을 통하여 전달된 데이터 전압이 전달된다. 데이터 전압은 데이터선(171)을 따라 인가되다가 입력 커패시터용 제1 전극(175)으로 커플링되어 전달되고, 전달된 데이터 전압이 오프닝(167)을 통하여 데이터 전압 입력 반도체(150i)로 전달되는 경로를 거친다.
데이터 전압이 입력 커패시터용 제1 전극(175)으로 커플링되어 전달되기 위해서는 데이터선(171)의 확장부와 입력 커패시터용 제1 전극(175)의 중첩 면적이 클수록 유리하므로 최대한의 면적을 확보하기 위하여 데이터선(171)만을 제1 데이터 도전층에 형성하고 있다.
유기 발광 표시 장치의 화소를 크게 유기 발광 소자부와 화소 회로부로 구분할 수 있으며, 화소 회로부는 도 3 내지 도 16까지 도시된 부분이며, 애노드 전극(191) 이상의 층은 유기 발광 소자부에 해당한다. 이하에서는 도 17 및 도 18을 통하여 유기 발광 소자부의 배치 및 구조에 대하여 살펴본다.
도 17은 애노드 전극(191) 및 유기 발광층(192)의 위치를 도시한 배치도이고, 도 18은 도 17의 XVIII-XVIII'에 따른 단면도이다.
도 17에서는 도면이 복잡해지는 것을 방지하기 위하여 하부에 위치하는 배선은 도시하지 않았으며, 하나의 화소 회로부를 간단하게 직사각형 형태로 구분하여 나타내었다. 하나의 직사각형 내에 도 3 내지 도 16의 배선 구조가 형성되어 있다.
도 18을 참고하면, 애노드 전극(191)은 유기막(190)에 형성된 오프닝(181)을 통하여 애노드 전극 연결 부재(174)와 연결되어 구동 트랜지스터(T1)의 출력 전류를 인가 받는다. 애노드 전극(191)의 위에는 격벽(194)가 형성되며, 격벽(194)에는 오프닝(182)이 형성되어 애노드 전극(191)의 일부를 노출시킨다.
노출된 애노드 전극(191)의 위이며, 격벽(194)의 오프닝(182)내에는 유기 발광층(192)이 형성된다. 격벽(194)의 상부면 및 유기 발광층(192)의 위에는 캐소드 전극(193)이 전체적으로 형성되어 있다.
이 위에는 인캡층(195)이 형성되어 외부로부터 수분 및 산소가 유기 발광층(192)로 진입하지 못하도록 막는다. 도 18에서는 인캡층(195)을 단일층으로 도시하고 있지만, 적어도 하나의 유기막과 적어도 하나의 무기막을 포함하며, 이를 교대로 형성하여 외부로부터 수분 및 산소가 차단될 수 있도록 한다. 실시예에 따라서는 인캡층(195)이 무기막, 유기막, 무기막의 순서로 이루어진 3중층 구조를 가질 수 있다.
인캡층(195)의 위에는 터치 전극이 형성되거나, 편광판이나 윈도우 등이 형성될 수 있다.
도 17을 참고하면, 유기막(190)에 형성된 오프닝(181)의 위치는 모든 화소에서 동일한 위치인 것을 확인할 수 있다. 하지만, 격벽(194)에 형성된 오프닝(182)의 위치는 유기막(190)의 오프닝(181)을 기준으로 상하가 반복되어 위치하고 있다. 이는 격벽(194)에 형성된 오프닝(182)의 크기를 크게 형성할 수 있는 구조이다. 즉, 인접하는 화소 회로부의 상부에도 격벽(194)의 오프닝(182)을 형성할 수 있게 되어 유기 발광층(192)가 차지하는 면적을 넓일 수 있으며, 그 결과 빛이 방출되는 영역도 넓어지는 장점이 있다.
각 유기 발광층(192)는 적색, 녹색, 청색 등의 원색 중 하나의 색을 표시한다. 실시예에 따라서는 적색의 유기 발광 소자, 녹색의 유기 발광 소자, 청색의 유기 발광 소자의 개수 비가 1:1:1일 수 있으며, 실시예에 따라서는 한 색의 유기 발광 소자가 다른 색의 유기 발광 소자보다 많은 수로 형성될 수 있다. 즉, 일 실시예에서는 유기 발광 소자, 녹색의 유기 발광 소자, 청색의 유기 발광 소자의 개수 비가 1:2:1일 수 있으며, 적색, 녹색, 청색, 녹색의 순서로 유기 발광 소자가 배열될 수도 있다.
도 3 내지 도 18에서 살펴본 바와 같이 반도체 패턴(150) 등이 좌우 대칭인 구조를 사용하는 것은 제1 구동 전압선(172) 및 세로 초기화 전압선(173)을 공유하여 인접하는 두 화소고 하나의 배선을 가지므로 차지하는 면적을 줄여 4K나 8K와 같은 고해상도의 표시 장치를 형성할 수 있도록 하기 위함이다. 이와 같이 배선이 줄어들면 배선과 다른 부분이 연결되기 위하여 형성되는 오프닝도 함께 감소하여 차지하는 면적이 더욱 줄어 든다.
이와 같이 차지하는 면적이 감소되는 부분은 데이터선(171)의 확장부와 입력 커패시터용 제1 전극(175)가 중첩하는 면적을 증가시키는데 사용될 수 있다. 중첩면적이 증가함에 의하여, 입력 커패시터(Cpr)의 커패시턴스가 커져 데이터 전압이 데이터선(171)에서 입력 커패시터용 제1 전극(175)으로 커플링되어 전달되는 효율이 증가된다.
이하에서는 도 19 내지 도 22를 통하여 n형의 트랜지스터를 형성하는 경우 형성되는 저농도 도핑 영역을 형성하는 방법에 대하여 상세하게 살펴본다.
먼저, 도 19 및 도 20을 통하여 일반적으로 저농도 도핑 영역을 형성하는 방법에 대해서 살펴본다.
도 19 및 도 20은 일 실시예에 따른 유기 발광 표시 장치에서 저농도 도핑 영역을 형성하는 방법을 도시한 단면도이다.
기판(110)위에 반도체층, 및 제1 게이트 절연막(130)을 형성한다. 그 후 제1 게이트 도전층을 형성하는 물질을 적층하고, 포토 레지스트을 형성한 후 노광하여 포토 레지스트 패턴(PR)을 형성하고 그에 따라서 제1 게이트 도전층을 형성하는 물질을 식각하여 제1 게이트 전극(124)을 형성한다. 이 상태에서 도 19에서 도시하고 있는 바와 같이 고농도로 도핑한다. 포토 레지스트 패턴(PR) 및 제1 게이트 전극(124)으로 덮여 있는 반도체층은 도핑되지 않아서 채널 영역(151-c)이 되며, 고농도로 도핑된 반도체층은 도체화 되며, 소스 영역(151-s) 및 드레인 영역(151-d)이 된다.
그 후, 도 20에서 도시하고 있는 바와 같이 포토 레지스트 패턴(PR)을 애싱 등을 통하여 크기를 줄이고, 줄어든 포토 레지스트 패턴(PR)에 따라서 제1 게이트 전극(124)를 추가 식각한다. 그 결과 반도체층과 제1 게이트 전극(124)이 중첩하는 면적을 감소시킨다. 그 후 저농도로 도핑하면 기존에 채널 영역(151-c)이었던 부분 중 제1 게이트 전극(124)과 중첩하지 않는 반도체층은 저농도 도핑 영역(151-l)이 된다.
여기서, 고농도 도핑하는 물질과 저농도 도핑하는 물질은 모두 n 형 도펀트를 사용하여 n형 트랜지스터에 적용된다.
이상과 같은 방식으로 저농도 도핑 영역을 형성하면, 추가적인 마스크를 사용하지 않고 형성할 수 있어 제조 비용 및 공정 시간이 감소되는 장점이 있다.
이와 같은 공정이 도 3 내지 도 18의 실시예에서도 적용될 수 있다. 그 중 사이드 컨택하는 오프닝(161) 주변을 통하여 살펴보면 도 21 및 도 22와 같다.
도 21은 도 19 및 도 20에 따라 형성된 일 실시예에 따른 유기 발광 표시 장치의 한 화소 중 컨택 부분을 확대 도시한 배치도이고, 도 22는 도 21의 XXII-XXII'를 따라 자른 단면도이다.
도 21 및 도 22에서는 오프닝(161)을 크게 3 부분으로 구분하고 있다. 제1 오프닝(161a)는 고농도 도핑 영역에 대응하는 오프닝이고, 제2 오프닝(161b)은 저농도 도핑 영역에 대응하는 오프닝이고, 제3 오프닝(161c)은 도핑되지 않는 영역에 대응하는 오프닝이다.
또한, 제1 게이트 전극(124)은 추가 식각되면서 크기가 줄어드는데, 이를 점선으로 도시하였다. 점선 부분(124m)은 고농도 도핑시에 마스크 역할을 한 후, 제거된다. 그 후, 최종의 제1 게이트 전극(124)을 마스크로 하여 저농도 도핑을 진행한다.
사이드 컨택되는 제2 게이트 도전층의 연결 부재(144)는 고농도 도핑된 반도체뿐만 아니라 저농도 도핑된 반도체와도 접촉하는 구조를 가진다. 도핑에 의하여 도전특성은 향상되므로 사이드 컨택의 특성도 향상되는 장점을 가진다.
한편, p형의 트랜지스터를 형성할 때에도 저농도 도핑 영역이 형성될 수도 있지만, 동작하는데 문제가 없어 일반적으로 형성하지 않는다.
이하에서는 도 23 및 도 24를 통하여 입력 커패시터(Cpr)가 형성되는 부분을 좀 더 명확하게 살펴본다.
도 23은 일 실시예에 따른 유기 발광 표시 장치의 한 화소 중 입력 커패시터가 형성되는 부분의 일부 도전층을 도시한 배치도이고, 도 24는 도 23의 XXIV-XXIV'를 따라 자른 단면도이다.
도 23에서는 데이터선(171)과 입력 커패시터용 제1 전극(175)를 중심으로 도시하며, 이 둘이 중첩하는 부분을 굵은 선으로 표시하여 입력 커패시터(Cpr)가 차지하는 공간을 도시하고 있다.
입력 커패시터용 제1 전극(175)과 데이터선(171)의 확장부 모두 최대한의 넓이로 형성될 수 있도록 디자인되어 데이터 전압이 커플링을 통하여 전달되는 효율이 높도록 구성되어 있다. 이를 위하여 데이터선(171)만이 별도의 제1 데이터 도전층으로 형성되어 충분히 크게 형성되도록 구성하였다.
한편, 도 24를 참고하면, 오프닝(165)를 통하여 입력 커패시터용 제1 전극(175)이 반도체 패턴(150)과 연결되어야 하므로 데이터선(171)의 확장부와 오프닝(165)간에는 일정 간격(gap-1)으로 형성될 필요가 있다. 이러한 간격(gap-1)을 좁게 형성하는 경우에는 입력 커패시터용 제1 전극(175)과 데이터선(171)이 쇼트가 될 수 있어 일정 간격을 확보하고 형성할 필요가 있다.
한편, 이하에서는 유지 커패시터(Cst)가 형성되는 부분을 도 25 및 도 26을 통하여 좀 더 명확하게 살펴본다.
도 25는 일 실시예에 따른 유기 발광 표시 장치의 한 화소 중 유지 커패시터가 형성되는 부분의 일부 도전층을 도시한 배치도이고, 도 26은 도 25의 XXVI-XXVI'를 따라 자른 단면도이다.
유지 커패시터(Cst)는 가로 초기화 전압선(141)과 제1 게이트 전극(124)이 중첩하는 위치에 형성되어 있다. 도 25에서는 두 부분이 중첩하는 부분을 두껍게 도시하였다. 가로 초기화 전압선(141)은 세로 초기화 전압선(173)과 오프닝(166)을 통하여 연결되어 있다. 그 결과 초기화 전압(Vint)가 모든 화소에서 일정한 전압값을 가질 수 있다.
이하에서는 도 27 및 도 28을 사용하여 변형가능한 실시예에 대하여 살펴본다.
먼저, 도 27을 통하여 접촉 보조 부재를 사용하여 전기적으로 연결되는 구조를 살펴본다.
도 27은 또 다른 실시예에 따른 유기 발광 표시 장치의 한 화소 중 컨택 부분을 확대 도시한 단면도이다.
도 27에서는 애노드 전극 연결 부재(174)가 오프닝(165)를 통하여 애노드 전극 연결 반도체(150a)와 연결되는 구조에서 접촉 보조 부재(174-1)이 사이에 위치하여 애노드 전극 연결 부재(174)와 애노드 전극 연결 반도체(150a)를 연결하는 구조가 도시되어 있다.
애노드 전극 연결 부재(174)는 제2 데이터 도전층에 위치하며, 애노드 전극 연결 반도체(150a)는 기판(110)의 바로 위에 위치하여 수직 거리가 크다. 이에 직접 애노드 전극 연결 부재(174)가 애노드 전극 연결 반도체(150a)와 접촉하기 어려운 경우도 있을 수 있어, 그 사이에 위치하는 제1 게이트 도전층, 제2 게이트 도전층 및 제1 데이터 도전층 중 하나의 도전층을 사용하여 연결할 수 있다. 도 27에서는 제1 데이터 도전층에 형성된 접촉 보조 부재(174-1)를 통하여 연결되는 구조가 도시되어 있다. 하지만, 실시예에 따라서는 제1 게이트 도전층이나 제2 게이트 도전층에 형성된 접촉 보조 부재를 사용할 수도 있다.
또한, 애노드 전극 연결 부재(174)가 오프닝(165)을 통하여 연결되는 경우 외에 다른 오프닝을 통하여 연결되는 부분에도 접촉 보조 부재가 사용될 수 있다.
한편, 이하에서는 도 28을 통하여 주사선(142) 및 제어 신호선(143)의 위치가 바뀌어 있는 실시예를 살펴본다.
도 28은 일 실시예에 따른 유기 발광 표시 장치의 한 화소를 도시한 배치도이다.
도 28은 도 7에 대응하는 도면이다. 하지만, 도 28에서는 주사선(142)이 아래에 위치하고, 제어 신호선(143)은 위에 위치한다는 점에서 차이가 있다. 또한, 도 28에서는 제2 게이트 전극(125)도 제3 게이트 전극(126)에 비하여 아래에 위치하고 있다.
이와 같이 상하의 위치가 바뀌더라고, 주사선(142)은 제2 게이트 전극(125)과 오프닝(162)을 통하여 전기적으로 연결되며, 제어 신호선(143)은 오프닝(163)을 통하여 제3 게이트 전극(126)과 전기적으로 연결되어 있다는 점에서 동일하다.
또한, 회로적인 관점에서도 동일한 회로도를 가진다.
도 28은 배선이 밀집되어 형성됨에 따라서 주사선(142) 및 제어 신호선(143)으로 인가되는 신호로 인하여 다른 화소의 노드 전압이 변동되면서 특성이 변경될 수 있으므로 도 7의 경우와 도 28의 경우 중 더 바람직한 경우를 찾아서 적용할 수 있음을 보여준다. 두 실시예 모두 큰 차이가 없는 경우에는 모두 사용될 수 있다.
이상에서는 트랜지스터가 모두 n형 트랜지스터를 사용하는 경우를 중심으로 살펴보았다. 하지만, 실시예에 따라서는 p형 트랜지스터를 사용할 수도 있다. n형 트랜지스터는 게이트 전극의 전압이 제1 전극의 전압의 문턱 전압이상 높아야 동작하지만, p형 트랜지스터는 게이트 전극의 전압이 제1 전극의 전압보다 문턱 전압이상 낮아야 동작하는 차이가 있다. 또한, n형 트랜지스터에서는 저농도 도핑영역이 형성되지만, p형 트랜지스터에서는 저농도 도핑영역이 형성되지 않을 수 있다. 이러한 차이점에 의하여 p형 트랜지스터를 사용하는 경우에는 인가되는 파형이 변경되는데, 이에 대하여 이하 상세하게 살펴본다.
이하에서는 도 29 및 도 30을 통하여 p형 트랜지스터를 사용하는 유기 발광 표시 장치용 화소를 살펴본다.
도 29는 또 다른 실시예에 따른 유기 발광 표시 장치의 한 화소의 등가 회로도이고, 도 30은 도 29의 화소에 인가되는 신호의 타이밍도이다.
도 29와 도 1을 비교하면, 모든 트랜지스터(T1, T2, T3)가 p형 트랜지스터라는 것 외에는 차이가 없다. 하지만, 도 30과 도 2를 비교하면 인가하는 신호에는 차이가 많다. 이에 도 30을 이용하여 p형 트랜지스터를 사용하는 경우 화소의 동작에 대해서 이하 상세하게 살펴본다.
일 실시예에 따른 유기 발광 표시 장치의 화소는 초기화 구간(initial), 문턱 전압 보상 구간(Vth Comp.), 기입 구간(Programming) 및 발광 구간(Emission)으로 구분되어 동작하며, 도 30에서는 발광 구간과 초기화 구간의 사이에 온 바이어스 구간(On bias)을 더 포함한다.
발광 구간(Emission)동안 발광하고 있던 유기 발광 소자(OLED)는 유기 발광 소자(OLED)의 타측 전극에 인가되는 제2 구동 전압(ELVSS)의 전압이 고전압으로 변경되면서 유기 발광 소자(OLED)의 애노드 전극에서 캐소드 전극측으로 전류가 흐르지 않게 되면서 발광 구간(Emission)이 종료된다.
그 후, 초기화 전압(Vint)이 고전압에서 저전압으로 변경되며 온 바이어스 구간(On bias)으로 진입한다. 초기화 전압(Vint)이 인가되는 유지 커패시터(Cst)의 제2 전극의 전압을 저전압으로 변경하면 유지 커패시터(Cst)의 제1 전극, 즉, 구동 트랜지스터(T1)의 게이트 전극의 전압도 낮아진다. 그 결과 구동 트랜지스터(T1)의 출력이 잠시 증가할 수 있다. 하지만, 제2 구동 전압(ELVSS)이 고전압을 가져 유기 발광 소자(OLED)로 순방향의 전류는 흐르지 못하므로 유기 발광 소자(OLED)는 발광하지 않는다. 이와 같은 온 바이어스 구간은 초기화 구간을 준비하는 성격을 가지는 구간이다.
그 후, 초기화 구간(initial)으로 진입하며, 초기화 구간(initial)은 주사선(142)에 인가되는 스캔 신호(GW)와 제어 신호선(143)에 인가되는 제어 신호(GC)를 각각 저전압으로 변경하고, 제1 구동 전압(ELVDD)도 저전압으로 변경하면서 시작된다. 이 때, 초기화 전압(Vint)은 온 바이어스 구간과 동일하게 저전압을 유지한다.
제2 트랜지스터(T2)와 제3 트랜지스터(T3)는 p형 트랜지스터이므로 주사선(142) 및 제어 신호선(143)에 인가되는 저전압은 턴 온 전압으로 동작하여 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 턴 온 시킨다. 또한, 구동 트랜지스터(T1)의 제1 전극에 인가되는 제1 구동 전압(ELVDD)도 저전압으로 떨어지면서 구동 트랜지스터(T1)의 게이트 전극의 전압도 낮아진다. 구동 트랜지스터(T1)의 게이트 전극은 온 바이어스 구간 동안 초기화 전압(Vint)이 낮아지면서 이미 한번 낮아진 상태인데, 추가적으로 더 낮은 값을 갖게 된다. 이 때의 구동 트랜지스터(T1)의 게이트 전극의 전압이 구동 트랜지스터(T1)를 턴 온 시키는 전압인 경우에는 유지 커패시터(Cst)의 제1 전극에 축적된 전하가 제3 트랜지스터(T3) 및 제2 트랜지스터(T2)를 지나 구동 트랜지스터(T1)의 제1 전극으로 빠져 나가면서 초기화 되고, 최종적으로는 제1 구동 전압(ELVDD)의 저전압값에 준하는 전압값을 가지고, 구동 트랜지스터(T1)는 턴 오프된다. 이 때, 구동 트랜지스터(T1)의 제2 전극(애노드 전극), 유지 커패시터(Cst)의 제1 전극 및 입력 커패시터(Cpr)의 제1 전극은 서로 연결되어 동일한 전압으로 초기화 된다. 한편, 구동 트랜지스터(T1)의 게이트 전극의 전압이 제1 구동 전압(ELVDD)의 저전압보다 낮지 않은 경우에는 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴온되어 구동 트랜지스터(T1)의 제2 전극(애노드 전극), 유지 커패시터(Cst)의 제1 전극 및 입력 커패시터(Cpr)의 제1 전극을 서로 연결하여 동일한 전압으로 초기화 한다. 이상과 같이 초기화를 통하여 구동 트랜지스터(T1)의 제2 전극(애노드 전극), 유지 커패시터(Cst)의 제1 전극 및 입력 커패시터(Cpr)의 제1 전극이 가지는 동일한 전압을 이하에서는 연결 전압이라고도 한다.
이 때, 제1 구동 전압(ELVDD)의 저전압이 제2 구동 전압(ELVSS)이 고전압보다 낮은 전압값이므로 유기 발광 소자(OLED)로 순방향의 전류는 흐르지 못하고, 유기 발광 소자(OLED)는 발광하지 않는다.
그 후, 초기화 전압(Vint)은 고전압으로 변경되면서 초기화 구간이 종료된다. 이 때, 유지 커패시터(Cst)의 제1 전극의 전압은 초기화 된 전압인 연결 전압값보다 높은 값을 가지게 되며, 구동 트랜지스터(T1)의 게이트 전극의 전압이 제1 전극의 전압보다 높아 구동 트랜지스터(T1)는 턴 오프 상태를 유지하게 된다.
그 후, 제1 구동 전압(ELVDD)이 고전압으로 변경되면서 문턱 전압 보상 구간(Vth Comp.)이 진행된다.
구동 트랜지스터(T1)의 제1 전극에 인가되는 전압이 고전압으로 변경되면, 구동 트랜지스터(T1)의 게이트 전극의 전압이 상승하기는 하지만, 제1 전극의 전압에 비하여 구동 트랜지스터(T1)의 문턱 전압 이상으로 작은 값을 가져 구동 트랜지스터(T1)가 턴 온 된다. 이 때, 제3 트랜지스터(T3) 및 제2 트랜지스터(T2)가 턴 온 상태이므로, 구동 트랜지스터(T1)는 다이오드 연결된 구조를 가진다. 이와 같은 연결로 인하여 구동 트랜지스터(T1)의 출력은 구동 트랜지스터(T1)의 게이트 전극으로 전달되며, 게이트 전극의 전압을 상승시킨다. 점차 상승하던 게이트 전극의 전압이 구동 트랜지스터(T1)의 제1 전극의 전압, 즉, 제1 구동 전압(ELVDD)의 고전압값보다 구동 트랜지스터(T1)의 문턱 전압값만큼 작은 값까지 커지면 구동 트랜지스터(T1)가 턴 오프된다. 이 때의 전압이 유지 커패시터(Cst)의 제1 전극에 저장되며, 이 전압은 제1 구동 전압(ELVDD)의 고전압값을 ELVDD_H라 하고, 문턱 전압값을 Vth라 할 때, ELVDD_H - Vth 값을 가진다. 유지 커패시터(Cst)의 제1 전극에 저장된 전압은 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴 온되어 있으므로, 애노드 전극의 전압 및 입력 커패시터(Cpr)의 제1 전극의 전압과 동일하다.
그 후, 주사선(142)에 인가되는 스캔 신호(GW)와 제어 신호선(143)에 인가되는 제어 신호(GC)가 모두 고전압으로 변경되면서 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴 오프된다. 그 결과 유지 커패시터(Cst)의 제1 전극, 애노드 전극 및 입력 커패시터(Cpr)의 제1 전극이 서로 전기적으로 분리된다.
그 후, 제1 구동 전압(ELVDD)을 저전압으로 변경시키면서 문턱 전압 보상 구간은 종료한다. 제1 구동 전압(ELVDD)을 저전압으로 변경하면 유지 커패시터(Cst)의 제1 전극의 전압이 낮아지기는 하지만, 구동 트랜지스터(T1)를 턴온 시킬 정도로는 낮아지지 않는다.
이 때에도 유기 발광 소자(OLED)의 제2 구동 전압(ELVSS)이 고전압을 가지므로 유기 발광 소자(OLED)로는 전류가 흐르지 않는다.
그 후, 기입 구간(Programming)이 시작되며, 기입 구간에는 순차적으로 주사선(142)에 턴 온 전압(저전압) 값을 가지는 스캔 신호(GW)를 인가한다.
기입 구간(Programming)에는 제2 트랜지스터(T2)가 턴 온 되면, 데이터 전압 입력 단자의 데이터 전압이 유지 커패시터(Cst)의 제1 전극으로 전달되어 저장된다. 이 때의 데이터 전압 입력 단자의 데이터 전압은 입력 커패시터(Cpr)를 통하여 데이터선(171)으로부터 전달된 전압으로 데이터선(171)에서 인가되는 데이터 전압(Vdata)보다는 낮은 전압값을 가질 수 있다. 이 전압은 유지 커패시터(Cst)의 제1 전극으로 전달되어 저장된다. 하지만, 제1 구동 전압(ELVDD)은 저전압을 가지므로 구동 트랜지스터(T1)는 동작하지 않는다.
도 30에서는 표시하지 않았지만, 도 30의 기입 구간도 도 2와 같이 유지 구간을 포함하고 있으며, 유지 구간은 스캔 신호(GW)가 턴 온 전압을 인가하는 전 후의 구간으로 각 주사선(142)마다 다른 유지 구간을 가진다. 유지 구간에는 유지 커패시터(Cst) 및 그 외의 각 단자의 전압이 유지되는 구간이다.
모든 화소의 유지 커패시터(Cst)의 제1 전극에 데이터 전압 입력 단자의 데이터 전압이 저장되면, 제1 구동 전압(ELVDD)을 다시 고전압으로 변경하고, 제2 구동 전압(ELVSS)를 다시 저전압으로 변경하면서 발광 구간(Emission)으로 진입한다.
도 30의 실시예에서는 발광 구간으로 진입할 때, 초기화 전압(Vint)을 저전압으로 낮추었다가 다시 고전압으로 변경시키는 동작을 더 포함한다. 이는 제1 구동 전압(ELVDD) 및 제2 구동 전압(ELVSS)가 변동하는 중간에 구동 트랜지스터(T1)가 출력 전류를 출력하면서 유기 발광 소자(OLED)가 빛을 방출할 수도 있는 문제를 제거하기 위한 것일 수 있다. 즉, 제1 구동 전압(ELVDD) 및 제2 구동 전압(ELVSS)의 전압이 각각 고전압 및 저전압으로 변경된 후 초기화 전압(Vint)을 고전압으로 올려 구동 트랜지스터(T1)가 전류를 출력하고 유기 발광 소자(OLED)가 빛을 방출하는 타이밍을 정해준다. 그 결과 불필요한 휘도가 표시되지 않는 장점을 가진다. 또한, 이와 같은 초기화 전압(Vint)의 변동은 유기 발광 소자(OLED)가 블랙 전압을 세팅하는 역할을 할 수 있다. 즉, 제1 구동 전압(ELVDD) 및 제2 구동 전압(ELVSS)가 변동하는 구간에서는 구동 트랜지스터(T1)는 작지만 출력 전류를 발생시킬 수 있어 그에 따라서 애노드 전압이 상승하고, 그로 인하여 실제 발광 구간에서의 애노드 전압이 영향을 받는 문제가 발생할 수 있다. 이러한 문제를 제거하면서 애노드 전압이 영향을 받지 않도록 하기 위하여 발광 구간의 진입시 초기화 전압(Vint)도 함께 변동시켜 줄 수 있다.
한편, 실시예에 따라서는 이러한 발광 구간의 진입시에 초기화 전압(Vint)을 변동시키는 것은 불포함될 수도 있다.
발광 구간(Emission)에서는 모든 화소가 동일한 시간동안 한꺼번에 발광한다. 하지만, 실시예에 따라서는 일부 화소씩 발광하도록 할 수도 있다.
도 30의 설명시에는 도 2와 달리 상세한 전압에 대한 설명은 생략하고 설명하였지만, 도 2의 해석과 동일한 특성을 가진다.
즉, 문턱 전압 보상 구간에서 유지 커패시터(Cst)의 제1 전극에 저장되는 구동 트랜지스터(T1)의 문턱 전압값을 구동 트랜지스터(T1) 각각이 서로 다른 문턱 전압을 가지더라도 이를 보상하여 입력되는 데이터 전압(Vdata)에 따라서만 출력 전류값이 정해지도록 한다. 그 결과 동일한 데이터 전압에 대해서는 동일한 휘도를 방출하도록 하여 표시 품질이 저하되지 않는다.
또한, 도 2의 수식에서 사용된 a 값, b값, c값은 도 30에서도 적용될 수 있지만, 화소를 디자인하면서 중첩하는 면적이나 간격 등에 따라서 정해지는 값이므로 상쇄되도록 화소를 디자인하여 무시될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 124: 제1 게이트 전극
125: 제2 게이트 전극 126: 제3 게이트 전극
130: 제1 게이트 절연막 131: 제2 게이트 절연막
132: 제1 층간 절연막 133: 제2 층간 절연막
141: 가로 초기화 전압선 142: 주사선
143: 제어 신호선 144: 연결 부재
150: 반도체 패턴 150a: 애노드 전극 연결 반도체
150c: 커패시터 연결 반도체 150e: 제1 구동 전압 입력 반도체
150i: 데이터 전압 입력 반도체 151: 구동 트랜지스터(T1)용 반도체
152: 제2 트랜지스터(T2)용 반도체 153: 제3 트랜지스터(T3)용 반도체
161, 162, 163, 164, 165, 166, 167, 181, 182: 오프닝
171: 데이터선 172: 제1 구동 전압선
173: 세로 초기화 전압선 174: 애노드 전극 연결 부재
174-1: 접촉 보조 부재 175: 입력 커패시터용 제1 전극
190: 유기막 191: 애노드 전극
192: 유기 발광층 193: 캐소드 전극
194: 격벽 195: 인캡층
Cpr: 입력 커패시터 Cst: 유지 커패시터

Claims (20)

  1. 기판;
    상기 기판 위에 형성되어 있는 반도체 패턴;
    상기 반도체 패턴 위에 형성되어 있으며, 섬형 구조를 가지는 제1 게이트 전극; 섬형 구조를 가지는 제2 게이트 전극; 섬형 구조를 가지는 제3 게이트 전극을 포함하는 제1 도전층;
    상기 제1 도전층 위에 형성되어 있으며, 상기 제1 게이트 전극과 중첩하는 가로 초기화 전압선, 상기 제2 게이트 전극과 중첩하는 주사선, 및 상기 제3 게이트 전극과 중첩하는 제어 신호선을 포함하는 제2 도전층을 포함하며,
    상기 제어 신호선은 상기 제3 게이트 전극과 전기적으로 연결되어 있으며, 상기 주사선은 상기 제2 게이트 전극과 전기적으로 연결되어 있으며,
    상기 가로 초기화 전압선, 상기 주사선 및 상기 제어 신호선은 제1 방향으로 연장되어 있는 유기 발광 표시 장치.
  2. 제1항에서,
    상기 제2 도전층 위에 형성되어 있으며, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 있는 데이터선을 포함하는 제3 도전층; 및
    상기 제3 도전층 위에 형성되어 있으며, 상기 제2 방향으로 연장되어 있는 제1 구동 전압선 및 세로 초기화 전압선을 포함하는 제4 도전층을 더 포함하는 유기 발광 표시 장치.
  3. 제2항에서,
    상기 제2 도전층은 연결 부재를 더 포함하며,
    상기 연결 부재는 상기 반도체 패턴의 유지 커패시터 연결 반도체와 상기 제1 게이트 전극(124)을 전기적으로 연결시키는 유기 발광 표시 장치.
  4. 제3항에서,
    상기 반도체 패턴은 저농도 도핑 영역, 고농도 도핑 영역 및 도핑되지 않은 영역을 포함하며,
    상기 연결 부재는 상기 반도체 패턴의 상기 저농도 도핑 영역 및 상기 고농도 도핑 영역과 접촉하는 유기 발광 표시 장치.
  5. 제2항에서,
    상기 제4 도전층은 입력 커패시터용 제1 전극을 더 포함하며,
    상기 데이터선은 확장부를 포함하고,
    상기 입력 커패시터용 제1 전극은 상기 데이터선의 상기 확장부와 중첩하여 입력 커패시터를 형성하는 유기 발광 표시 장치.
  6. 제5항에서,
    상기 입력 커패시터용 제1 전극은 상기 반도체 패턴의 데이터 전압 입력 반도체와 연결되어 있는 유기 발광 표시 장치.
  7. 제2항에서,
    상기 제4 도전층은 애노드 전극 연결 부재를 더 포함하며,
    상기 애노드 전극 연결 부재는 아래로는 상기 반도체 패턴의 애노드 전극 연결 반도체와 연결되며, 위로는 애노드 전극과 연결되어 있는 유기 발광 표시 장치.
  8. 제2항에서,
    상기 가로 초기화 전압선과 상기 세로 초기화 전압선은 서로 전기적으로 연결되어 있는 유기 발광 표시 장치.
  9. 제8항에서,
    상기 제1 게이트 전극과 상기 가로 초기화 전압선은 중첩하여 유지 커패시터를 형성하는 유기 발광 표시 장치.
  10. 제1항에서,
    상기 반도체 패턴 중 상기 제1 도전층과 중첩하지 않는 부분은 고농도 도핑 영역이고, 상기 제1 도전층과 중첩하는 부분은 도핑되어 있지 않은 영역인 유기 발광 표시 장치.
  11. 제10항에서,
    상기 도핑은 n형 물질로 도핑되며,
    상기 고농도 도핑 영역과 상기 도핑되어 있지 않은 영역의 사이에는 저농도 도핑 영역이 형성되어 있는 유기 발광 표시 장치.
  12. 제2항에서,
    상기 반도체 패턴은 좌우 대칭인 구조를 가지며, 하나의 단위 반도체 패턴은 두 개의 화소에 대응하는 유기 발광 표시 장치.
  13. 제12항에서,
    상기 단위 반도체 패턴은 하나의 제1 구동 전압 입력 반도체를 가지며,
    상기 제1 구동 전압 입력 반도체는 상기 제1 구동 전압선과 연결되고,
    상기 제1 구동 전압선은 인접하는 두 화소 열이 공유하는 구조를 가지는 유기 발광 표시 장치.
  14. 유기 발광 소자;
    상기 유기 발광 소자에 전류를 공급하는 구동 트랜지스터;
    상기 구동 트랜지스터의 게이트 전극에 연결되어 있는 유지 커패시터;
    상기 유기 발광 소자 및 상기 구동 트랜지스터의 게이트 전극 사이를 연결하는 제2 트랜지스터 및 제3 트랜지스터; 및
    상기 제2 트랜지스터와 상기 제3 트랜지스터 사이로 데이터 전압을 전달하는 입력 커패시터를 포함하며,
    상기 입력 커패시터는 상기 데이터선의 확장부를 하나의 전극으로 하며, 상기 데이터선의 상기 확장부의 위에 위치하며, 상기 데이터선의 상기 확장부와 중첩하는 입력 커패시터용 제1 전극을 또 다른 하나의 전극으로 하여 형성되어 있는 유기 발광 표시 장치.
  15. 제14항에서,
    상기 구동 트랜지스터의 게이트 전극을 하나의 전극으로 하며, 초기화 전압이 인가되는 가로 초기화 전압선을 다른 하나의 전극으로 하여 형성되는 유지 커패시터를 더 포함하는 유기 발광 표시 장치.
  16. 제15항에서,
    상기 제2 트랜지스터의 게이트 전극은 스캔 신호를 인가 받고,
    상기 제3 트랜지스터의 게이트 전극은 제어 신호를 인가 받으며,
    상기 구동 트랜지스터의 제1 전극은 제1 구동 전압을 인가 받으며,
    상기 유기 발광 소자의 캐소드 전극은 제2 구동 전압을 인가 받는 유기 발광 표시 장치.
  17. 제16항에서,
    초기화 구간, 문턱 전압 보상 구간, 기입 구간 및 발광 구간을 가지며,
    상기 초기화 구간 및 상기 문턱 전압 보상 구간에 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 턴 온 되어 있는 유기 발광 표시 장치.
  18. 제17항에서,
    상기 제1 구동 전압은 변하며, 고전압, 제1 저전압 및 상기 제1 저전압보다 낮은 제2 저전압을 가지며,
    상기 초기화 구간에는 상기 제1 구동 전압으로 상기 제1 저전압이 인가되고,
    상기 문턱 전압 보상 구간에는 상기 제1 구동 전압으로 상기 제2 저전압이 인가되며,
    상기 기입 구간 및 상기 발광 구간에는 상기 제1 구동 전압으로 상기 고전압이 인가되는 유기 발광 표시 장치.
  19. 제18항에서,
    상기 초기화 전압은 저전압과 고전압을 가지며,
    상기 발광 구간은 상기 초기화 전압이 상기 저전압에서 상기 고전압으로 변경되며 시작되는 유기 발광 표시 장치.
  20. 제19항에서,
    상기 문턱 전압 보상 구간에는 상기 초기화 전압으로 상기 저전압이 인가되는 유기 발광 표시 장치.
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