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KR20210032271A - Semiconductor device - Google Patents

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KR20210032271A
KR20210032271A KR1020200075575A KR20200075575A KR20210032271A KR 20210032271 A KR20210032271 A KR 20210032271A KR 1020200075575 A KR1020200075575 A KR 1020200075575A KR 20200075575 A KR20200075575 A KR 20200075575A KR 20210032271 A KR20210032271 A KR 20210032271A
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KR
South Korea
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substrate
insulating layer
stacked structure
insulating layers
stacked
Prior art date
Application number
KR1020200075575A
Other languages
Korean (ko)
Inventor
박경훈
정광영
한지훈
Original Assignee
삼성전자주식회사
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Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Abstract

A semiconductor device in accordance with an embodiment of the present invention comprises: a peripheral circuit region including a first substrate and circuit elements provided on the first substrate; a memory stacked structure including a first stacked structure and a second stacked structure, wherein the first stacked structure includes a second substrate disposed on the upper part of the first substrate, and first gate electrodes and first interlayer insulating layers alternately and repeatedly stacked on the second substrate, and the second stacked structure includes second gate electrodes and second interlayer insulating layers disposed on the first stacked structure and alternately and repeatedly stacked on each other; and a dummy stack structure including first horizontal insulating layers and second horizontal insulating layers, wherein the first horizontal insulating layers are stacked to be spaced apart from the first substrate and the peripheral circuit area in a first direction perpendicular to the first substrate, to be spaced apart from the memory stacked structure in a second direction vertical to the first direction, and to be spaced apart from each other, and the second horizontal insulating layers are alternately stacked with the first horizontal insulating layers, wherein a first distance from the first substrate to a lowermost second horizontal insulating layer among the second horizontal insulating layers is greater than a second distance from the first substrate to a lowermost second gate electrode among the second gate electrodes. The present invention improves integrity and reliability.

Description

반도체 장치{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device.

반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.Semiconductor devices require high-capacity data processing while their volume is getting smaller. Accordingly, it is necessary to increase the degree of integration of semiconductor elements constituting such a semiconductor device. Accordingly, as one of methods for improving the degree of integration of a semiconductor device, a semiconductor device having a vertical transistor structure instead of a conventional planar transistor structure has been proposed.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.One of the technical problems to be achieved by the technical idea of the present invention is to provide a semiconductor device with improved integration and reliability.

예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역, 상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 서로 교대로 반복적으로 적층되는 제1 게이트 전극들 및 제1 층간 절연층들을 포함하는 제1 적층 구조물, 및 상기 제1 적층 구조물 상에 배치되며, 서로 교대로 반복적으로 적층되는 제2 게이트 전극들 및 제2 층간 절연층들을 포함하는 제2 적층 구조물을 포함하는 메모리 적층 구조물 및 상기 제1 기판에 수직한 제1 방향에서 상기 제1 기판과 상기 주변 회로 영역으로부터 이격되고, 상기 제1 방향과 수직한 제2 방향에서 상기 메모리 적층 구조물로부터 이격되고, 서로 이격되어 적층되는 제1 수평 절연층들 및 상기 제1 수평 절연층들과 교대로 적층되는 제2 수평 절연층들을 포함하는 더미 적층 구조물을 포함하고, 상기 제1 기판으로부터 상기 제2 수평 절연층들 중 최하부 제2 수평 절연층까지의 제1 거리는 상기 제1 기판으로부터 상기 제2 게이트 전극들 중 최하부 제1 게이트 전극까지의 제2 거리보다 크다.A semiconductor device according to example embodiments includes: a first substrate, a peripheral circuit region including circuit elements provided on the first substrate, a second substrate disposed on the first substrate, and on the second substrate. A first stacked structure including first gate electrodes and first interlayer insulating layers alternately stacked on each other, and second gate electrodes disposed on the first stacked structure and repeatedly stacked alternately with each other And a memory stacked structure including a second stacked structure including second interlayer insulating layers, and spaced apart from the first substrate and the peripheral circuit region in a first direction perpendicular to the first substrate, and perpendicular to the first direction. A dummy stacked structure including first horizontal insulating layers that are separated from the memory stacking structure in a second direction and stacked apart from each other, and second horizontal insulating layers alternately stacked with the first horizontal insulating layers And a first distance from the first substrate to a lowermost second horizontal insulating layer among the second horizontal insulating layers is greater than a second distance from the first substrate to a lowermost first gate electrode among the second gate electrodes. .

예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역, 상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 서로 교대로 반복적으로 적층되는 제1 게이트 전극들 및 제1 층간 절연층들을 포함하는 제1 적층 구조물, 및 상기 제1 적층 구조물 상에 배치되며, 서로 교대로 반복적으로 적층되는 제2 게이트 전극들 및 제2 층간 절연층들을 포함하고, 제2 적층 구조물을 포함하는 메모리 적층 구조물, 상기 제1 기판에 수직한 제1 방향에서 상기 제1 기판과 상기 주변 회로 영역으로부터 이격되고, 상기 제1 방향과 수직한 제2 방향에서 상기 메모리 적층 구조물로부터 이격되고, 서로 이격되어 적층되는 제1 수평 절연층들 및 상기 제1 수평 절연층들과 교대로 적층되는 제2 수평 절연층들을 포함하는 더미 적층 구조물 및 상기 제1 방향에서 상기 주변 회로 영역과 상기 더미 적층 구조물의 사이에 배치되고, 상기 제1 적층 구조물의 상부에 배치되는 버퍼 절연층을 포함한다.A semiconductor device according to example embodiments includes: a first substrate, a peripheral circuit region including circuit elements provided on the first substrate, a second substrate disposed on the first substrate, and on the second substrate. A first stacked structure including first gate electrodes and first interlayer insulating layers alternately stacked on each other, and second gate electrodes disposed on the first stacked structure and repeatedly stacked alternately with each other And a memory stacked structure including second interlayer insulating layers and including a second stacked structure, spaced apart from the first substrate and the peripheral circuit region in a first direction perpendicular to the first substrate, and A dummy stacked structure including first horizontal insulating layers that are separated from the memory stacking structure in a second vertical direction and stacked to be spaced apart from each other, and second horizontal insulating layers alternately stacked with the first horizontal insulating layers, and And a buffer insulating layer disposed between the peripheral circuit region and the dummy stacked structure in the first direction and disposed above the first stacked structure.

반도체 장치에서, 메모리 셀을 이루는 적층 구조물 외에 더미 적층 구조물을 포함하며, 더미 적층 구조물과 적층 구조물 사이에 단차를 형성하여 신뢰성이 향상된 반도체 장치가 제공될 수 있다.In a semiconductor device, a semiconductor device including a dummy stacked structure in addition to a stacked structure constituting a memory cell, and having improved reliability by forming a step between the dummy stacked structure and the stacked structure may be provided.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.Various and beneficial advantages and effects of the present invention are not limited to the above description, and may be more easily understood in the course of describing specific embodiments of the present invention.

도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 4a 내지 도 4f는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.1A and 1B are schematic cross-sectional views of semiconductor devices according to example embodiments.
2 is a schematic cross-sectional view of a semiconductor device according to example embodiments.
3 is a schematic cross-sectional view of a semiconductor device according to example embodiments.
4A to 4F are schematic cross-sectional views illustrating a method of manufacturing a semiconductor device according to exemplary embodiments.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.1A and 1B are schematic cross-sectional views of semiconductor devices according to example embodiments.

도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.2 is a schematic cross-sectional view of a semiconductor device according to example embodiments.

도 1a 내지 도 2를 참조하면, 반도체 장치(100)는 제1 기판(301)을 포함하는 주변 회로 영역(PC), 제2 기판(101)을 포함하는 메모리 셀 영역(MC)을 포함할 수 있다. 메모리 셀 영역(MC)은 주변 회로 영역(PC)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 셀 영역(MC)이 주변 회로 영역(PC)의 하단에 배치될 수도 있다.1A to 2, the semiconductor device 100 may include a peripheral circuit area PC including a first substrate 301 and a memory cell area MC including a second substrate 101. have. The memory cell area MC may be disposed above the peripheral circuit area PC. Conversely, in example embodiments, the cell area MC may be disposed below the peripheral circuit area PC.

주변 회로 영역(PC)은, 제1 기판(301), 제1 기판(301) 상에 배치된 회로 소자들(320), 회로 콘택 플러그들(370), 회로 배선 라인들(380) 및 주변 영역 절연층(390)을 포함할 수 있다. The peripheral circuit area PC includes a first substrate 301, circuit elements 320 disposed on the first substrate 301, circuit contact plugs 370, circuit wiring lines 380, and a peripheral area. An insulating layer 390 may be included.

제1 기판(301)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(301)은 별도의 소자 분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(305)이 배치될 수 있다. 제1 기판(301)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 제1 기판(301)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.The first substrate 301 may have an upper surface extending in the x and y directions. In the first substrate 301, separate device isolation layers may be formed to define an active region. Source/drain regions 305 including impurities may be disposed in a part of the active region. The first substrate 301 may include a semiconductor material, such as a group IV semiconductor, a group III-V compound semiconductor, or a group II-VI compound semiconductor. The first substrate 301 may be provided as a bulk wafer or an epitaxial layer.

회로 소자들(320)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(320)은 회로 게이트 유전층(322), 스페이서층(324) 및 회로 게이트 전극(325)을 포함할 수 있다. 회로 게이트 전극(325)의 양 측에서 제1 기판(301) 내에는 소스/드레인 영역들(305)이 배치될 수 있다. 회로 게이트 유전층(322)은 실리콘 산화물을 포함할 수 있으며, 회로 게이트 전극(325)은 금속, 다결정 실리콘, 금속 실리사이드와 같은 도전성 물질을 포함할 수 있다. 스페이서층(324)은 회로 게이트 유전층(322)과 회로 게이트 전극(325)의 양 측벽에 배치될 수 있으며, 예를 들어, 실리콘 질화물로 이루어질 수 있다.The circuit elements 320 may include a planar transistor. Each of the circuit elements 320 may include a circuit gate dielectric layer 322, a spacer layer 324 and a circuit gate electrode 325. Source/drain regions 305 may be disposed in the first substrate 301 on both sides of the circuit gate electrode 325. The circuit gate dielectric layer 322 may include silicon oxide, and the circuit gate electrode 325 may include a conductive material such as metal, polycrystalline silicon, or metal silicide. The spacer layer 324 may be disposed on both sidewalls of the circuit gate dielectric layer 322 and the circuit gate electrode 325, and may be formed of, for example, silicon nitride.

주변 영역 절연층(390)은 제1 기판(301) 상에서 회로 소자(320) 상에 배치될 수 있다. 주변 영역 절연층(390)은 절연성 물질로 이루어질 수 있다. 회로 콘택 플러그들(370)은 주변 영역 절연층(390)을 관통하여 소스/드레인 영역들(305)에 연결될 수 있다. 회로 콘택 플러그들(370)은 제1 기판(301)으로부터 순차적으로 적층되는 제1 콘택 플러그들(372), 제2 콘택 플러그들(374), 및 제3 콘택 플러그들(376)을 포함할 수 있다. 회로 콘택 플러그들(370)에 의해 회로 소자(320)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(325)에도 회로 콘택 플러그들(370)이 연결될 수 있다. 회로 배선 라인들(380)은 회로 콘택 플러그들(370)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다. 회로 배선 라인들(380)은 제1 회로 배선 라인(382), 제2 회로 배선 라인(384), 및 제3 회로 배선 라인(386)을 포함할 수 있다. 회로 콘택 플러그들(370) 및 회로 배선 라인들(380)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다. The peripheral area insulating layer 390 may be disposed on the circuit device 320 on the first substrate 301. The peripheral area insulating layer 390 may be made of an insulating material. The circuit contact plugs 370 may pass through the peripheral insulating layer 390 and be connected to the source/drain regions 305. The circuit contact plugs 370 may include first contact plugs 372, second contact plugs 374, and third contact plugs 376 sequentially stacked from the first substrate 301. have. An electrical signal may be applied to the circuit element 320 by the circuit contact plugs 370. In a region not shown, the circuit contact plugs 370 may be connected to the circuit gate electrode 325 as well. The circuit wiring lines 380 may be connected to the circuit contact plugs 370 and may be disposed in a plurality of layers. The circuit wiring lines 380 may include a first circuit wiring line 382, a second circuit wiring line 384, and a third circuit wiring line 386. The circuit contact plugs 370 and the circuit wiring lines 380 may include metal, for example, tungsten (W), copper (Cu), aluminum (Al), or the like.

메모리 셀 영역(MC)은, 제2 기판(101), 제2 기판(101) 상에 순차적으로 적층된 제1 적층 구조물(GS1)과 제2 적층 구조물(GS2)을 포함하며, 제1 영역(A) 및 제2 영역(B)을 갖는 메모리 적층 구조물(CS), 제2 기판(101)의 외측 영역인 제3 영역(C)에서 주변 회로 영역(PC) 상에 배치되는 더미층들(106), 주변 회로 영역(PC) 상에서 더미층들(106) 사이에 배치되는 중간 절연층(150), 제1 적층 구조물(GS1)의 제2 영역(B), 더미층들(106) 및 중간 절연층(150) 상에 적층되는 제1 캐핑 절연층(190), 제3 영역(C)에서 제1 캐핑 절연층(190) 상에 배치되는 버퍼 절연층(215), 주변 회로 영역(PC)으로부터 z 방향으로 이격되고, 메모리 적층 구조물(CS)로부터 x 방향으로 이격되어 있으며, 버퍼 절연층(215) 상에 배치되는 더미 적층 구조물(DS) 및 버퍼 절연층(215)의 측면에 배치되는 더미 패턴(DP)을 포함할 수 있다. 또한, 메모리 셀 영역(MC)은, 제2 적층 구조물(GS2)의 제2 영역(B), 더미 적층 구조물(DS) 및 제1 캐핑 절연층(190)의 상면을 덮는 제2 캐핑 절연층(290)을 포함할 수 있고, 제2 적층 구조물(GS2)의 제1 영역(A), 및 제2 캐핑 절연층(290)의 상면을 덮는 제1 절연층(295), 제1 절연층 상의 제2 및 제3 절연층(296, 297)을 더 포함할 수 있다. 메모리 셀 영역(MC)은 채널 구조물들(CH)과 전기적으로 연결되는 채널 콘택 플러그들(270), 제1 및 제2 게이트 전극들(130, 230)과 전기적으로 연결되는 게이트 콘택 플러그들(262), 제2 기판(101)과 전기적으로 연결되는 기판 콘택 플러그(264), 제3 영역에서 메모리 셀 영역(MC)과 주변 회로 영역(PC)을 연결하는 관통 비아(267)를 더 포함 할 수 있다. The memory cell area MC includes a first stacked structure GS1 and a second stacked structure GS2 sequentially stacked on the second substrate 101 and the second substrate 101, and the first area ( A memory stacked structure CS having A) and a second region B, and dummy layers 106 disposed on the peripheral circuit region PC in the third region C that is an outer region of the second substrate 101 ), the intermediate insulating layer 150 disposed between the dummy layers 106 on the peripheral circuit area PC, the second region B of the first stacked structure GS1, the dummy layers 106 and the intermediate insulating A first capping insulating layer 190 stacked on the layer 150, The buffer insulating layer 215 disposed on the first capping insulating layer 190 in the third region C, spaced apart from the peripheral circuit region PC in the z direction, and spaced apart from the memory stacked structure CS in the x direction And a dummy stacked structure DS disposed on the buffer insulating layer 215 and a dummy pattern DP disposed on a side surface of the buffer insulating layer 215. In addition, the memory cell region MC includes a second capping insulating layer covering the second region B of the second stacked structure GS2, the dummy stacked structure DS, and the top surfaces of the first capping insulating layer 190. 290), the first region A of the second stacked structure GS2 and the first insulating layer 295 covering an upper surface of the second capping insulating layer 290, and a first insulating layer on the first insulating layer. The second and third insulating layers 296 and 297 may be further included. The memory cell region MC includes channel contact plugs 270 electrically connected to the channel structures CH, and gate contact plugs 262 electrically connected to the first and second gate electrodes 130 and 230. ), a substrate contact plug 264 electrically connected to the second substrate 101, and a through via 267 connecting the memory cell area MC and the peripheral circuit area PC in the third area. have.

메모리 적층 구조물(CS)은 중심 영역에 해당하는 제1 영역(A) 및 계단 영역에 해당하는 제2 영역(B)을 갖는 제2 기판(101), 제2 기판(101) 상에 서로 이격되어 수직하게 적층된 제1 게이트 전극들(130), 제1 게이트 전극들(130)과 교대로 적층되는 제1 층간 절연층들(120) 및 중간 층간 절연층(160)을 포함하는 제1 적층 구조물(GS1), 제1 적층 구조물 상에 서로 이격되어 수직하게 적층된 제2 게이트 전극들(230), 제2 게이트 전극들(230)과 교대로 적층되는 제2 층간 절연층들(220) 및 상부 절연층(250)을 포함하는 제2 적층 구조물(GS2), 제1 적층 구조물(GS1)과 제2 적층 구조물(GS2)을 관통하도록 배치되는 채널 구조물들(CH), 및 제1 적층 구조물(GS1)과 제2 적층 구조물(GS2)을 관통하며 x 방향으로 연장되는 분리 영역(SR)을 포함할 수 있다. 또한, 반도체 장치(100)는 기판(101)과 제1 층간 절연층(120)의 사이에 배치되는 제1 및 제2 도전층들(104, 105)을 더 포함할 수 있다. The memory stacked structure CS is spaced apart from each other on the second substrate 101 and the second substrate 101 having a first region A corresponding to a center region and a second region B corresponding to a stepped region. A first stacked structure including vertically stacked first gate electrodes 130, first interlayer insulating layers 120 and intermediate interlayer insulating layers 160 alternately stacked with the first gate electrodes 130 (GS1), second gate electrodes 230 that are vertically stacked to be spaced apart from each other on the first stacked structure, second interlayer insulating layers 220 alternately stacked with the second gate electrodes 230 and an upper portion The second stacked structure GS2 including the insulating layer 250, the channel structures CH disposed to penetrate the first stacked structure GS1 and the second stacked structure GS2, and the first stacked structure GS1 ) And the separation region SR extending in the x direction and passing through the second stacked structure GS2. In addition, the semiconductor device 100 may further include first and second conductive layers 104 and 105 disposed between the substrate 101 and the first interlayer insulating layer 120.

제2 기판(101)의 제1 영역(A)은 제1 적층 구조물(GS1) 및 제2 적층 구조물(GS2)이 적층되며 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치되는 영역일 수 있으며, 제2 영역(B)은 제1 및 제2 게이트 전극들(130, 230)이 서로 다른 길이로 연장되는 영역으로 상기 메모리 셀들을 주변 회로 영역(PERI)과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(B)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(A)의 적어도 일 단에 배치될 수 있다.The first region A of the second substrate 101 is a region in which the first stacked structure GS1 and the second stacked structure GS2 are stacked and the channel structures CH are disposed, and is a region in which memory cells are disposed. The second region B is a region in which the first and second gate electrodes 130 and 230 extend with different lengths, and is a region for electrically connecting the memory cells to the peripheral circuit region PERI. May be applicable. The second region B may be disposed on at least one end of the first region A in at least one direction, for example, in the x direction.

제2 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제2 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제2 기판(101)은 불순물들을 더 포함할 수 있다. 제2 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다. The second substrate 101 may have an upper surface extending in the x and y directions. The second substrate 101 may include a semiconductor material, such as a group IV semiconductor, a group III-V compound semiconductor, or a group II-VI compound semiconductor. For example, the group IV semiconductor may include silicon, germanium, or silicon-germanium. The second substrate 101 may further include impurities. The second substrate 101 may be provided as an epitaxial layer or a polycrystalline semiconductor layer such as a polycrystalline silicon layer.

제1 및 제2 게이트 전극들(130, 230)은 제2 기판(101) 상에 수직으로 이격되어 적층되어 제1 및 제2 적층 구조물(GS1, GS2)을 이룰 수 있다. 제1 및 제2 게이트 전극들(130, 230)은 제2 기판(101) 상으로부터 순차적으로 접지 선택 트랜지스터, 메모리 셀들, 및 스트링 선택 트랜지스터를 이루는 전극들을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 상기 메모리 셀들을 이루는 제1 및 제2 게이트 전극들(130, 230)의 개수가 결정될 수 있다. The first and second gate electrodes 130 and 230 may be vertically spaced apart and stacked on the second substrate 101 to form first and second stacked structures GS1 and GS2. The first and second gate electrodes 130 and 230 may sequentially include electrodes constituting a ground selection transistor, memory cells, and a string selection transistor from the second substrate 101. The number of first and second gate electrodes 130 and 230 constituting the memory cells may be determined according to the capacity of the semiconductor device 100.

제1 및 제2 게이트 전극들(130, 230)은 제1 영역(A) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(A)으로부터 제2 영역(B)으로 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 제1 및 제2 게이트 전극들(130, 230)은, 도 1a에 도시된 것과 같이, x 방향을 따라 게이트 전극들(130) 사이에 단차 구조를 형성할 수 있다. 일부 실시예들에서 제1 및 제2 게이트 전극들(130, 230) 중 적어도 일부는, 일정 개수, 예를 들어 두 개 내지 여섯 개의 게이트 전극들(130)이 하나의 게이트 그룹을 이루어, x 방향을 따라 상기 게이트 그룹들 사이에 단차 구조를 형성할 수 있다. 이 경우, 하나의 상기 게이트 그룹을 이루는 제1 및 제2 게이트 전극들(130, 230)은 y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다. 상기 단차 구조에 의해, 제1 및 제2 게이트 전극들(130, 230)은 하부의 제1 및 제2 게이트 전극(130, 230)이 상부의 제1 및 제2 게이트 전극(130, 230)보다 길게 연장되는 계단 형태를 이루며 제1 및 제2 층간 절연층들(120, 220)로부터 상부로 노출되는 단부들을 제공할 수 있다. 일부 실시예들에서, 상기 단부들에서, 제1 및 제2 게이트 전극(130, 230)은 상향된 두께를 가질 수 있다.The first and second gate electrodes 130 and 230 are stacked vertically spaced apart from each other on the first region A, and extend from the first region A to the second region B with different lengths. A stepped structure in the form of steps can be achieved. The first and second gate electrodes 130 and 230 may form a stepped structure between the gate electrodes 130 along the x direction, as illustrated in FIG. 1A. In some embodiments, at least some of the first and second gate electrodes 130 and 230 are formed in a certain number, for example, two to six gate electrodes 130 forming one gate group, and the x-direction Accordingly, a stepped structure may be formed between the gate groups. In this case, the first and second gate electrodes 130 and 230 forming one gate group may be disposed to have a stepped structure in the y direction as well. Due to the stepped structure, the first and second gate electrodes 130 and 230 have lower first and second gate electrodes 130 and 230 than the upper first and second gate electrodes 130 and 230. Ends exposed upward from the first and second interlayer insulating layers 120 and 220 may be provided in the form of an elongated staircase. In some embodiments, at the ends, the first and second gate electrodes 130 and 230 may have an increased thickness.

제1 및 제2 게이트 전극(130, 230)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 제1 및 제2 게이트 전극(130, 230)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 제1 및 제2 게이트 전극(130, 230)은 확산 방지층을 더 포함할 수 있으며, 예컨대, 상기 확산 방지층은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.The first and second gate electrodes 130 and 230 may include a metal material such as tungsten (W). According to an embodiment, the first and second gate electrodes 130 and 230 may include polycrystalline silicon or a metal silicide material. In example embodiments, the first and second gate electrodes 130 and 230 may further include a diffusion barrier layer. For example, the diffusion barrier layer includes tungsten nitride (WN), tantalum nitride (TaN), and titanium nitride ( TiN) or a combination thereof.

제1 및 제2 층간 절연층들(120, 220)은 각각 제1 및 제2 게이트 전극들(130, 230)의 사이에 배치될 수 있다. 제1 및 제2 층간 절연층들(120, 220)도 제1 및 제2 게이트 전극들(130, 230)과 마찬가지로 제2 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 제1 및 제2 층간 절연층들(120, 220)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.The first and second interlayer insulating layers 120 and 220 may be disposed between the first and second gate electrodes 130 and 230, respectively. Like the first and second gate electrodes 130 and 230, the first and second interlayer insulating layers 120 and 220 are spaced apart from each other in a direction perpendicular to the top surface of the second substrate 101 and extend in the x direction. It can be arranged as much as possible. The first and second interlayer insulating layers 120 and 220 may include an insulating material such as silicon oxide or silicon nitride.

채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(A) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 제2 영역(B)과 인접한 제1 영역(A)의 단부 및 제2 영역(B)에, 실질적으로 메모리 셀 스트링을 이루지 않는 더미 채널들이 더 배치될 수 있다.Each of the channel structures CH forms one memory cell string, and may be disposed to be spaced apart from each other while forming a row and a column on the first region A. The channel structures CH may be disposed to form a grid pattern in the x-y plane or may be disposed in a zigzag shape in one direction. The channel structures CH have a columnar shape, and may have inclined side surfaces that become narrower as they are closer to the second substrate 101 according to an aspect ratio. In example embodiments, dummy channels that do not substantially form a memory cell string may be further disposed at an end of the first region A and in the second region B adjacent to the second region B.

도 1b에 도시된 것과 같이, 채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 도전층(104)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 채널 구조물들(CH)에서 채널층(140)의 상부에는 채널 패드들(255)이 배치될 수 있다. 채널 패드들(255)은 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(255)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다. 1B, a channel layer 140 may be disposed in the channel structures CH. In the channel structures CH, the channel layer 140 may be formed in an annular shape surrounding the channel insulating layer 150, but according to the embodiment, a cylinder or a prismatic column without the channel insulating layer 150 It may have a column shape such as. The channel layer 140 may be connected to the first conductive layer 104 from the bottom. The channel layer 140 may include a semiconductor material such as polycrystalline silicon or single crystal silicon. Channel pads 255 may be disposed on the channel layer 140 in the channel structures CH. The channel pads 255 may be disposed to cover the upper surface of the channel insulating layer 150 and be electrically connected to the channel layer 140. The channel pads 255 may include, for example, doped polycrystalline silicon.

구체적으로 도시하지는 않았으나, 제1 및 제2 게이트 전극들(130,230)과 채널층(140)의 사이에서 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. Although not specifically shown, a tunneling layer, a charge storage layer, and a blocking layer sequentially stacked from the channel layer 140 between the first and second gate electrodes 130 and 230 and the channel layer 140 may be included. . The tunneling layer may tunnel charge to the charge storage layer, and may include, for example, silicon oxide (SiO 2 ), silicon nitride (Si 3 N 4 ), silicon oxynitride (SiON), or a combination thereof. have. The charge storage layer may be a charge trap layer or a floating gate conductive layer. The blocking layer may include silicon oxide (SiO 2 ), silicon nitride (Si 3 N 4 ), silicon oxynitride (SiON), a high-k dielectric material, or a combination thereof.

분리 영역(SR)은 상기 x 방향으로 연장되도록 배치될 수 있다. 분리 영역(SR)은 기판(101) 상에 적층된 제1 및 제2 게이트 전극들(130, 230) 전체를 관통하여 기판(101)과 연결되는 관통 분리 영역일 수 있다. 분리 영역(SR)은 제1 및 제2 게이트 전극들(130, 230)을 분리시킬 수 있다. 분리 영역(SR)은 기판(101)의 상부를 일부 리세스하여 배치되거나, 기판(101)의 상면에 접하도록 기판(101) 상에 배치될 수 있다. 분리 영역(SR)은 분리 절연층(185)을 포함할 수 있으며, 분리 절연층(185)은 절연성 물질, 예를 들어, 실리콘 산화물 등을 포함할 수 있다. 예시적인 실시예들에서, 분리 영역(SR)은 도전성 물질 및 상기 도전성 물질과 제1 및 제2 적층 구조물(GS1,GS2)을 전기적으로 절연시키는 절연성 물질을 포함할 수 있다.The isolation region SR may be disposed to extend in the x direction. The isolation region SR may be a through isolation region that penetrates the entire first and second gate electrodes 130 and 230 stacked on the substrate 101 and is connected to the substrate 101. The isolation region SR may separate the first and second gate electrodes 130 and 230. The isolation region SR may be disposed to partially recess the upper portion of the substrate 101 or may be disposed on the substrate 101 so as to contact the upper surface of the substrate 101. The isolation region SR may include the isolation insulating layer 185, and the isolation insulating layer 185 may include an insulating material, for example, silicon oxide. In example embodiments, the isolation region SR may include a conductive material and an insulating material that electrically insulates the conductive material from the first and second stacked structures GS1 and GS2.

제1 및 제2 도전층들(104, 105)은 제2 기판(101)의 상면 상에 적층되어 배치될 수 있다. 제1 및 제2 도전층들(104, 105)은 적어도 일부가 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 제1 도전층(104)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제1 및 제2 도전층들(104, 105)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 도전층(104)은 도핑된 층일 수 있으며, 제2 도전층(105)은 도핑된 층이거나 제1 도전층(104)으로부터 확산된 불순물을 포함하는 층일 수 있다. 예시적인 실시예들에서, 제1 및 제2 도전층들(104, 105)는 생략될 수도 있다. 이 경우, 채널 구조물들(CH)은 채널층(140)의 하부에 배치되는 에피택셜층을 포함할 수 있다.The first and second conductive layers 104 and 105 may be stacked and disposed on the upper surface of the second substrate 101. At least a portion of the first and second conductive layers 104 and 105 may function as a part of a common source line of the semiconductor device 100, and, for example, function as a common source line together with the second substrate 101. can do. The first conductive layer 104 may be directly connected to the channel layer 140 around the channel layer 140. The first and second conductive layers 104 and 105 may include a semiconductor material, for example, polycrystalline silicon. In this case, at least the first conductive layer 104 may be a doped layer, and the second conductive layer 105 may be a doped layer or a layer including impurities diffused from the first conductive layer 104. In example embodiments, the first and second conductive layers 104 and 105 may be omitted. In this case, the channel structures CH may include an epitaxial layer disposed under the channel layer 140.

제1 캐핑 절연층(190)은 제1 적층 구조물(GS1)의 제2 영역(B)으로 서로 다른 길이로 연장되어 형성된 계단 형태의 단차 구조, 제2 기판(101)의 외측 영역인 제3 영역(C)에서 주변 회로 영역(PC) 상에 배치되는 더미층들(106), 및 주변 회로 영역(PC) 상에서 더미층들(106) 사이에 배치되는 중간 절연층(150)을 덮도록 배치될 수 있다. 제1 캐핑 절연층(190)은 실리콘 산화물, 예를 들어 TEOS(Tetra Ethyl Ortho Silicate)로 형성될 수 있다. The first capping insulating layer 190 is a stepped structure formed by extending to the second region B of the first stacked structure GS1 with different lengths, and a third region that is an outer region of the second substrate 101 In (C), the dummy layers 106 disposed on the peripheral circuit area PC, and the intermediate insulating layer 150 disposed between the dummy layers 106 on the peripheral circuit area PC. I can. The first capping insulating layer 190 may be formed of silicon oxide, for example, Tetra Ethyl Ortho Silicate (TEOS).

버퍼 절연층(215)은 메모리 적층 구조물(CS)로부터 이격된 제3 영역(C)에서 제1 캐핑 절연층(190) 상에 배치될 수 있다. 일 실시예에서, 버퍼 절연층(215)은 도 1a에서와 같이, 하나의 제2 게이트 전극(230) 및 제2 층간 절연층(220)의 높이와 실질적으로 동일한 두께를 가질 수 있다. 일 실시예에서, 버퍼 절연층(215)의 두께(VT)는 도 2와 같이, 두 개 이상의 게이트 전극들(230) 및 층간 절연층들(220)의 높이와 실질적으로 동일하거나 클 수 있다. 버퍼 절연층(215)의 두께(VT)는 예를 들어, 약 80nm 내지 약 120nm 범위일 수 있다. 일 실시예에서, 버퍼 절연층(215)은 제1 캐핑 절연층(190)과 실질적으로 동일한 물질을 포함할 수 있으나, 이에 한정하지 않는다. The buffer insulating layer 215 may be disposed on the first capping insulating layer 190 in the third region C spaced apart from the memory stacked structure CS. In one embodiment, the buffer insulating layer 215 may have a thickness substantially the same as the height of one second gate electrode 230 and the second interlayer insulating layer 220, as shown in FIG. 1A. In an embodiment, the thickness VT of the buffer insulating layer 215 may be substantially equal to or greater than the height of the two or more gate electrodes 230 and the interlayer insulating layers 220 as shown in FIG. 2. The thickness VT of the buffer insulating layer 215 may be, for example, in the range of about 80 nm to about 120 nm. In one embodiment, the buffer insulating layer 215 may include substantially the same material as the first capping insulating layer 190, but is not limited thereto.

더미 적층 구조물(DS)은 버퍼 절연층(215) 상에 배치될 수 있다. 더미 적층 구조물(DS)의 최하면은 버퍼 절연층(215)에 의해 덮일 수 있다. 더미 적층 구조물(DS)은 서로 교대로 적층되는 제1 수평 절연층들(225) 및 제2 수평 절연층들(235)을 포함할 수 있다. 예시적인 실시예에서, 더미 적층 구조물(DS)의 최상부에 절연성 물질, 예를 들어 실리콘 산화물을 포함하는 상부 절연층(250)을 더 포함할 수 있다. 제1 및 제2 수평 절연층들(225, 235)은 서로 다른 길이로 x 방향을 따라 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 상기 단차 구조에 의해, 제2 수평 절연층들(235)은 하부의 제2 수평 절연층(235)이 상부의 제2 수평 절연층(235)보다 길게 연장되는 계단 형태를 이루며 제1 수평 절연층들(225)로부터 상부로 노출되는 단부들을 제공할 수 있다. 제1 기판(301)으로부터 제2 수평 절연층들(235) 중 최하부 제2 수평 절연층(235)까지의 제1 거리(d1)는 제1 기판(301)으로부터 제2 게이트 전극들(230) 중 최하부 제2 게이트 전극(230) 까지의 제2 거리(d2)보다 클 수 있다. 제1 거리(d1)는 제1 기판(301)의 상면으로부터 최하부 제2 수평 절연층(235)의 하면까지의 거리일 수 있다. 제2 거리(d2)는 제1 기판(301)의 상면으로부터 최하부 제2 게이트 전극(230)의 하면까지의 거리일 수 있다. 상기 제1 거리(d1) 및 상기 제2 거리(d2)의 차이는 버퍼 절연층(215)의 두께(VT)와 실질적으로 동일할 수 있다. 제1 기판(301)으로부터 제2 수평 절연층들(235) 중 최상부 제2 수평 절연층(235)의 상면까지의 거리는 제1 기판(301)으로부터 제2 게이트 전극들(230) 중 최상부 제2 게이트 전극(230)의 상면까지의 거리보다 클 수 있다. 제1 수평 절연층들(225)은 절연성 물질, 예를 들어 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예시적인 실시예에서, 제1 수평 절연층들(225)은 제2 층간 절연층들(220)과 동일한 물질을 포함할 수 있다. 제2 수평 절연층들(235)은 제1 수평 절연층들(225)과 다른 물질로 이루어질 수 있다. 예를 들어, 제2 수평 절연층들(235)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 제1 수평 절연층들(225)과 다른 물질로 이루어질 수 있다.The dummy stacked structure DS may be disposed on the buffer insulating layer 215. The lowermost surface of the dummy stacked structure DS may be covered by the buffer insulating layer 215. The dummy stacked structure DS may include first horizontal insulating layers 225 and second horizontal insulating layers 235 that are alternately stacked with each other. In an exemplary embodiment, an upper insulating layer 250 including an insulating material, for example, silicon oxide may be further included on the top of the dummy stacked structure DS. The first and second horizontal insulating layers 225 and 235 may extend in the x direction with different lengths to form a stepped structure in the form of a step. Due to the stepped structure, the second horizontal insulating layers 235 form a step shape in which the lower second horizontal insulating layer 235 extends longer than the upper second horizontal insulating layer 235, and the first horizontal insulating layer Ends exposed to the top from the s 225 may be provided. The first distance d1 from the first substrate 301 to the lowermost second horizontal insulating layer 235 of the second horizontal insulating layers 235 is from the first substrate 301 to the second gate electrodes 230 It may be greater than the second distance d2 to the lowermost second gate electrode 230. The first distance d1 may be a distance from the upper surface of the first substrate 301 to the lower surface of the lowermost second horizontal insulating layer 235. The second distance d2 may be a distance from the upper surface of the first substrate 301 to the lower surface of the lowermost second gate electrode 230. The difference between the first distance d1 and the second distance d2 may be substantially the same as the thickness VT of the buffer insulating layer 215. The distance from the first substrate 301 to the upper surface of the uppermost second horizontal insulating layer 235 among the second horizontal insulating layers 235 is the second uppermost among the second gate electrodes 230 from the first substrate 301. It may be greater than the distance to the upper surface of the gate electrode 230. The first horizontal insulating layers 225 may include an insulating material, for example, silicon oxide or silicon nitride. In an exemplary embodiment, the first horizontal insulating layers 225 may include the same material as the second interlayer insulating layers 220. The second horizontal insulating layers 235 may be formed of a material different from the first horizontal insulating layers 225. For example, the second horizontal insulating layers 235 may be made of a material different from the first horizontal insulating layers 225 selected from silicon, silicon oxide, silicon carbide, and silicon nitride.

더미 패턴(DP)은 버퍼 절연층(215)의 적어도 일 측벽에 배치될 수 있다. 일 실시예에서, 더미 패턴(DP)은 버퍼 절연층(215)의 양 측벽에 각각 배치될 수 있다. 더미 패턴(DP)은 하나 또는 하나 이상의 제1 패턴(225a) 및 제2 패턴(235a)을 포함할 수 있다. 일 실시예에서, 각각 둘 이상의 제1 패턴(225a) 및 제2 패턴(235a)을 포함하는 경우, 제1 패턴(225a) 및 제2 패턴(235a)은 교대로 적층될 수 있다. 제1 패턴(225a) 또는 제2 패턴(235a)은 버퍼 절연층(215)의 측면 및 제1 캐핑 절연층(190)의 상면을 따라 'L'자 형태를 가질 수 있다. 더미 패턴(DP)의 상면은 곡면일 수 있으나, 이에 한정하지 않으며, 일직선으로 형성될 수 있다.The dummy pattern DP may be disposed on at least one sidewall of the buffer insulating layer 215. In an embodiment, the dummy patterns DP may be disposed on both sidewalls of the buffer insulating layer 215, respectively. The dummy pattern DP may include one or more first patterns 225a and second patterns 235a. In one embodiment, when two or more of the first patterns 225a and the second patterns 235a are respectively included, the first patterns 225a and the second patterns 235a may be alternately stacked. The first pattern 225a or the second pattern 235a may have an “L” shape along a side surface of the buffer insulating layer 215 and an upper surface of the first capping insulating layer 190. The upper surface of the dummy pattern DP may be curved, but is not limited thereto, and may be formed in a straight line.

제1 패턴(225a)은 제1 수평 절연층(225)과 동일한 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 포함하는 절연성 물질을 포함할 수 있다. 제2 패턴(235a)은 제2 수평 절연층(235)과 동일한 물질을 포함할 수 있으며, 제1 패턴(225a)과는 다른 물질로 이루어질 수 있다. 예를 들어, 제2 패턴(235a)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 제1 패턴(225a)과 다른 물질로 이루어질 수 있다.The first pattern 225a may include the same material as the first horizontal insulating layer 225, and may include, for example, an insulating material including silicon oxide or silicon nitride. The second pattern 235a may include the same material as the second horizontal insulating layer 235 and may be formed of a material different from the first pattern 225a. For example, the second pattern 235a may be made of a material different from the first pattern 225a selected from silicon, silicon oxide, silicon carbide, and silicon nitride.

제2 캐핑 절연층(290)은 제2 적층 구조물(GS2)의 제2 영역(B)으로 서로 다른 길이로 연장되어 형성된 계단 형태의 단차 구조 및 더미 적층 구조물(DS)을 덮도록 배치될 수 있다. 제2 기판(101)의 상면으로부터 제2 캐핑 절연층(290)의 상면까지의 거리는 제1 영역(A) 및 제2 영역(B)에서보다 제3 영역(C)에서 더 클 수 있다. 제2 캐핑 절연층(290)은 실리콘 산화물, 예를 들어 TEOS로 형성될 수 있다.The second capping insulating layer 290 may be disposed to cover the stepped structure DS and the stepped structure DS formed by extending to the second region B of the second stacked structure GS2 with different lengths. . A distance from the upper surface of the second substrate 101 to the upper surface of the second capping insulating layer 290 may be greater in the third region C than in the first region A and the second region B. The second capping insulating layer 290 may be formed of silicon oxide, for example, TEOS.

제1 절연층(295), 제2 절연층(296) 및 제3 절연층(297)은 상부 절연층(250) 및 제2 캐핑 절연층(290) 상에 순차적으로 적층될 수 있다. 제1 절연층(295)의 하면의 높이는 제1 영역(A) 및 제2 영역(B)에서보다 제3 영역(C)에서 높을 수 있다. 제1 절연층(295) 및 제2 절연층(296)은 제3 영역(C)에서 이에 따른 굴곡진 상면 및/또는 하면을 가질 수 있다. 제1 내지 제3 절연층(295, 296, 297)은 절연성 물질로 이루어질 수 있다.The first insulating layer 295, the second insulating layer 296, and the third insulating layer 297 may be sequentially stacked on the upper insulating layer 250 and the second capping insulating layer 290. The height of the lower surface of the first insulating layer 295 may be higher in the third region C than in the first region A and the second region B. The first insulating layer 295 and the second insulating layer 296 may have a curved upper surface and/or a lower surface corresponding thereto in the third region C. The first to third insulating layers 295, 296, and 297 may be formed of an insulating material.

채널 콘택 플러그들(270)은 제1 영역(A)에서 제1 내지 제3 절연층(295,296,297)을 관통하고 채널 구조물들(CH)과 전기적으로 연결될 수 있다. 채널 콘택 플러그들(270) 상에 채널 콘택 플러그들(270)과 전기적으로 연결되는 비트라인(280)이 배치될 수 있다. The channel contact plugs 270 may pass through the first to third insulating layers 295, 296, and 297 in the first region A and are electrically connected to the channel structures CH. A bit line 280 electrically connected to the channel contact plugs 270 may be disposed on the channel contact plugs 270.

게이트 콘택 플러그들(262)은 제2 영역(B)에서 제1 및 제2 게이트 전극들(130, 230)과 전기적으로 연결될 수 있다. 게이트 콘택 플러그들(262)은 제1 및 제2 절연층들(295, 296)을 관통하고 상부로 노출된 제1 및 제2 게이트 전극들(130, 230) 각각과 연결되도록 배치될 수 있다. The gate contact plugs 262 may be electrically connected to the first and second gate electrodes 130 and 230 in the second region B. The gate contact plugs 262 may be disposed to pass through the first and second insulating layers 295 and 296 and connect to each of the first and second gate electrodes 130 and 230 exposed upwardly.

기판 콘택 플러그(264)는 제2 영역(B)의 단부에서 제2 기판(101)과 연결될 수 있다. 기판 콘택 플러그(264)는 제1 및 제2 절연층들(295, 296)을 관통하고 상부로 노출된 제1 및 제2 도전층들(104, 105)을 관통하여, 제2 기판(101)과 연결될 수 있다. 기판 콘택 플러그(264)는, 예를 들어 제2 기판(101)을 포함하는 공통 소스 라인에 전기적 신호를 인가할 수 있다. The substrate contact plug 264 may be connected to the second substrate 101 at an end of the second region B. The substrate contact plug 264 penetrates the first and second insulating layers 295 and 296 and penetrates the first and second conductive layers 104 and 105 exposed upwardly, and the second substrate 101 Can be connected with. The substrate contact plug 264 may apply an electrical signal to, for example, a common source line including the second substrate 101.

원기둥 형상의 상부 콘택 플러그들(275) 및 라인 형태의 상부 배선 라인들(285)은 제1 및 제2 게이트 전극들(130, 230)과 전기적으로 연결될 수 있다. 상부 콘택 플러그들(275)은 게이트 콘택 플러그들(262) 상에 배치될 수 있다. 채널 콘택 플러그들(270), 비트라인(280), 게이트 콘택 플러그들(262), 기판 콘택 플러그(264), 상부 콘택 플러그들(275) 및 상부 배선 라인들(285)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각 확산 방지층을 더 포함할 수도 있다. The cylindrical upper contact plugs 275 and the line-shaped upper wiring lines 285 may be electrically connected to the first and second gate electrodes 130 and 230. The upper contact plugs 275 may be disposed on the gate contact plugs 262. The channel contact plugs 270, the bit line 280, the gate contact plugs 262, the substrate contact plug 264, the upper contact plugs 275 and the upper wiring lines 285 may include a conductive material. It may include, for example, tungsten (W), copper (Cu), aluminum (Al), and the like, and each may further include a diffusion barrier layer.

관통 비아(267)는, 제2 기판(101)의 외측 영역인 메모리 셀 영역(MC)의 제3 영역(C)에 배치되며, 주변 회로 영역(PC)으로 연장될 수 있다. 관통 비아(267)는 주변 영역 절연층(390)의 일부 및 제1, 2 절연층(295, 296)을 관통하여 상부 콘택 플러그(275) 및 상부 배선 라인(285)에 전기적으로 연결될 수 있다. 예시적인 실시예에서, 관통 비아(267)는 더미 적층 구조물(DS)을 관통하여 주변 회로 영역(PC)으로 연장될 수 있다. 관통 비아(267)는 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속 물질을 포함할 수 있다. The through via 267 is disposed in the third region C of the memory cell region MC, which is an outer region of the second substrate 101, and may extend to the peripheral circuit region PC. The through via 267 may pass through a portion of the peripheral insulating layer 390 and the first and second insulating layers 295 and 296 to be electrically connected to the upper contact plug 275 and the upper wiring line 285. In an exemplary embodiment, the through via 267 may penetrate the dummy stacked structure DS and extend into the peripheral circuit area PC. The through via 267 may include a conductive material, and may include a metal material such as tungsten (W), copper (Cu), and aluminum (Al).

도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.3 is a schematic cross-sectional view of a semiconductor device according to example embodiments.

반도체 장치(100a)에서, 제3 영역(C)의 제2 캐핑 절연층(290)의 상면은 제1 및 제2 영역(A, B)의 제2 캐핑 절연층(290)의 상면과 공면을 이룰 수 있다. 즉, 제1 내지 제3 영역(A, B, C)에서 제1 기판(301)으로부터 제1 절연층(295) 및 제2 절연층(296)까지의 각각의 거리는 동일할 수 있다. 더미 적층 구조물(DS)의 최상부에 배치되는 상부 절연층(250)의 z 방향에서의 두께는 도 1의 실시예에서보다 작을 수 있다. 예시적인 실시예에서, 상부 절연층(250)을 제외하고, 최상부 제2 수평 절연층(235) 상에 제1 절연층(295)이 배치될 수 있다. In the semiconductor device 100a, the top surface of the second capping insulating layer 290 in the third region C is coplanar with the top surfaces of the second capping insulating layer 290 in the first and second regions A and B. It can be achieved. That is, distances from the first substrate 301 to the first insulating layer 295 and the second insulating layer 296 in the first to third regions A, B, and C may be the same. The thickness in the z direction of the upper insulating layer 250 disposed on the top of the dummy stacked structure DS may be smaller than that in the embodiment of FIG. 1. In an exemplary embodiment, except for the upper insulating layer 250, the first insulating layer 295 may be disposed on the uppermost second horizontal insulating layer 235.

도 4a 내지 도 4f는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.4A to 4F are schematic cross-sectional views illustrating a method of manufacturing a semiconductor device according to exemplary embodiments.

도 4a를 참조하면, 제1 기판(301) 상에 회로 소자들(320) 및 배선 구조물들을 포함하는 주변 회로 영역(PC)을 형성하고, 제1 및 제2 영역에서 주변 회로 영역(PC)의 상부에 메모리 셀 영역(MC)이 제공되는 제2 기판(101)을 형성한 후, 제1 및 제2 소스 희생층들(111, 112), 제2 도전층(105)을 형성하고, 제1 희생 절연층들(110) 및 제1 층간 절연층들(120)을 교대로 적층할 수 있다. 그 다음으로, 제1 희생 절연층들(110)과 제1 층간 절연층들(120)의 적층 구조물, 중간 절연층(150), 더미층들(105)을 덮는 제1 캐핑 절연층(190)을 형성하고, 적층 구조물 및 제1 캐핑 절연층(190)을 각각 관통하는 제1 및 제2 관통 희생층(115, 116)을 형성할 수 있다. Referring to FIG. 4A, a peripheral circuit area PC including circuit elements 320 and wiring structures is formed on a first substrate 301, and the peripheral circuit area PC is formed in the first and second areas. After forming the second substrate 101 on which the memory cell region MC is provided, the first and second source sacrificial layers 111 and 112 and the second conductive layer 105 are formed, and the first The sacrificial insulating layers 110 and the first interlayer insulating layers 120 may be alternately stacked. Next, the stacked structure of the first sacrificial insulating layers 110 and the first interlayer insulating layers 120, the intermediate insulating layer 150, and the first capping insulating layer 190 covering the dummy layers 105 And first and second penetrating sacrificial layers 115 and 116 respectively penetrating the stacked structure and the first capping insulating layer 190.

먼저, 제1 기판(301) 상에 회로 게이트 유전층(322) 및 회로 게이트 전극(325)을 순차적으로 형성할 수 있다. 회로 게이트 유전층(322)과 회로 게이트 전극(325)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(322)은 실리콘 산화물로 형성되고, 회로 게이트 전극(325)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(322)과 회로 게이트 전극(325)의 양 측벽에 스페이서층(324) 및 소스/드레인 영역들(305)을 형성할 수 있다. 실시예들에 따라, 스페이서층(324)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(305)을 형성할 수 있다.First, a circuit gate dielectric layer 322 and a circuit gate electrode 325 may be sequentially formed on the first substrate 301. The circuit gate dielectric layer 322 and the circuit gate electrode 325 may be formed using atomic layer deposition (ALD) or chemical vapor deposition (CVD). The circuit gate dielectric layer 322 may be formed of silicon oxide, and the circuit gate electrode 325 may be formed of at least one of polysilicon or metal silicide layers, but is not limited thereto. Next, a spacer layer 324 and source/drain regions 305 may be formed on both sidewalls of the circuit gate dielectric layer 322 and the circuit gate electrode 325. According to embodiments, the spacer layer 324 may be formed of a plurality of layers. Next, the source/drain regions 305 may be formed by performing an ion implantation process.

회로 콘택 플러그들(370)은 주변 영역 절연층(390)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(380)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.The circuit contact plugs 370 may be formed by partially forming the peripheral area insulating layer 390, then removing a portion by etching, and burying a conductive material. The circuit wiring lines 380 may be formed by depositing a conductive material and then patterning the conductive material.

주변 영역 절연층(390)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(390)은 회로 콘택 플러그들(370) 및 회로 배선 라인들(380)을 포함하는 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 최상부의 제3 회로 배선 라인(386)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(320) 및 상기 배선 구조물들을 덮도록 형성될 수 있다.The peripheral area insulating layer 390 may be formed of a plurality of insulating layers. The peripheral area insulating layer 390 is partially formed in each step of forming wiring structures including circuit contact plugs 370 and circuit wiring lines 380 and By forming a part on the upper portion, it may be formed to finally cover the circuit elements 320 and the wiring structures.

다음으로, 제2 기판(101)은 주변 영역 절연층(390) 상에 형성될 수 있다. 제2 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 제2 기판(101)을 이루는 다결정 실리콘은 불순물을 포함할 수 있다. Next, the second substrate 101 may be formed on the peripheral area insulating layer 390. The second substrate 101 may be made of, for example, polycrystalline silicon, and may be formed by a CVD process. Polycrystalline silicon forming the second substrate 101 may contain impurities.

제1 및 제2 소스 희생층들(111, 112)은 제2 소스 희생층(112)의 상, 하에 제1 소스 희생층들(111)이 배치되도록 제2 기판(101) 상에 적층될 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 서로 다른 물질을 포함할 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 후속 공정을 통해 도 1a의 제1 도전층(104)으로 교체되는 층들일 수 있다. 예를 들어, 제1 소스 희생층(111)은 제1 및 제2 층간 절연층들(120,220)과 동일한 물질로 이루어지고, 제2 소스 희생층(112)은 제1 희생 절연층들(110)과 동일한 물질로 이루어질 수 있다. 제2 도전층(105)은 제1 및 제2 소스 희생층들(111, 112) 상에 형성될 수 있다.The first and second source sacrificial layers 111 and 112 may be stacked on the second substrate 101 so that the first source sacrificial layers 111 are disposed above and below the second source sacrificial layer 112. have. The first and second source sacrificial layers 111 and 112 may include different materials. The first and second source sacrificial layers 111 and 112 may be layers replaced with the first conductive layer 104 of FIG. 1A through a subsequent process. For example, the first source sacrificial layer 111 is made of the same material as the first and second interlayer insulating layers 120 and 220, and the second source sacrificial layer 112 is formed of the first sacrificial insulating layers 110 It may be made of the same material as. The second conductive layer 105 may be formed on the first and second source sacrificial layers 111 and 112.

제1 희생 절연층들(110)은 후속 공정을 통해 일부가 제1 게이트 전극들(130)(도 1a 참조)로 교체되는 층일 수 있다. 제1 희생 절연층들(110)은 제1 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 제1 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 제1 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 제1 희생 절연층들(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 제1 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 제1 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 제1 층간 절연층들(120) 및 제1 희생 절연층들(110)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다. 최상부 제1 희생 절연층(110) 상에 중간 층간 절연층(160)을 더 형성할 수 있다. The first sacrificial insulating layers 110 may be partially replaced with first gate electrodes 130 (see FIG. 1A) through a subsequent process. The first sacrificial insulating layers 110 may be formed of a material different from the first interlayer insulating layers 120, and may be etched with etch selectivity for the first interlayer insulating layers 120 under specific etching conditions. It can be formed of a material. For example, the first interlayer insulating layer 120 may be formed of at least one of silicon oxide and silicon nitride, and the first sacrificial insulating layers 110 are selected from silicon, silicon oxide, silicon carbide, and silicon nitride. It may be made of a material different from the one interlayer insulating layer 120. In embodiments, the first interlayer insulating layers 120 may not all have the same thickness. The thicknesses of the first interlayer insulating layers 120 and the first sacrificial insulating layers 110 and the number of layers constituting may be variously changed from those shown. An intermediate interlayer insulating layer 160 may be further formed on the uppermost first sacrificial insulating layer 110.

제2 영역(B)에서 상부의 제1 희생 절연층들(110)이 하부의 제1 희생 절연층들(110)보다 짧게 연장되도록, 마스크층을 이용하여 제1 희생 절연층들(110)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 제1 희생 절연층들(110)은 소정 단위로 계단 형상의 단차 구조를 이룰 수 있다.In the second region (B), the first sacrificial insulating layers 110 are formed on the first sacrificial insulating layers 110 using a mask layer so that the upper first sacrificial insulating layers 110 extend shorter than the lower first sacrificial insulating layers 110. The photolithography process and the etching process may be repeatedly performed. Accordingly, the first sacrificial insulating layers 110 may form a stepped structure in a step shape in a predetermined unit.

제1 희생 절연층들(110) 및 제1 층간 절연층들(120)의 하부 적층 구조물, 중간 절연층(150), 및 더미층들(106)을 덮는 제1 캐핑 절연층(190)이 형성될 수 있다.A first capping insulating layer 190 covering the lower stacked structure of the first sacrificial insulating layers 110 and the first interlayer insulating layers 120, the intermediate insulating layer 150, and the dummy layers 106 is formed Can be.

다음으로, 제1 관통 희생층들(115)은 도 1a의 채널 구조물들(CH) 에 대응되는 위치에서, 하부 적층 구조물을 관통하도록 식각 공정 진행하여 형성될 수 있다. 먼저, 도 1a의 제1 적층 구조물(GS1)의 하부 채널 구조물들(CH)에 대응되는 관통 홀들을 형성할 수 있다. 하부 적층 구조물의 높이로 인하여, 상기 관통 홀들의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 상기 관통 홀들은 제2 기판(101)까지 연장되도록 형성할 수 있다. 예시적인 실시예들에서, 상기 관통 홀들은 제2 기판(101)의 일부를 리세스하도록 형성될 수도 있다. 제1 관통 희생층들(115)은 상기 관통 홀들을 채우도록 형성할 수 있다. Next, the first through sacrificial layers 115 may be formed by performing an etching process so as to penetrate the lower stacked structure at positions corresponding to the channel structures CH of FIG. 1A. First, through holes corresponding to the lower channel structures CH of the first stacked structure GS1 of FIG. 1A may be formed. Due to the height of the lower stacked structure, sidewalls of the through holes may not be perpendicular to the upper surface of the substrate 101. The through holes may be formed to extend to the second substrate 101. In example embodiments, the through holes may be formed to recess a part of the second substrate 101. The first through sacrificial layers 115 may be formed to fill the through holes.

제1 내지 제3 영역(A, B, C)의 외측 영역인 제4 영역(D)에서, 제1 관통 희생층들(115)과 유사하게, 제1 캐핑 절연층(190)을 관통하도록 제2 관통 희생층들(116)을 형성할 수 있다. 칩 영역으로 정의되는 제1 내지 제3 영역(A,B,C) 외부의 제4 영역(D)은 스크라이브 레인(scribe lane) 영역일 수 있다. 상기 스크라이브 레인 영역은 반도체 칩에 반도체 소자를 형성한 후, 반도체 웨이퍼를 각각의 반도체 칩들로 분리하는 다이싱(dicing)을 수행하기 위한 영역에 해당한다. 상기 스크라이브 레인 영역은, 상기 반도체 소자를 형성하기 위해 수행되는 노광 공정들에 사용되는 얼라인먼트 키 또는 오버레이 키들을 포함하는 영역일 수 있다. In the fourth region D, which is an outer region of the first to third regions A, B, and C, similarly to the first through sacrificial layers 115, the first capping insulating layer 190 is 2 Through sacrificial layers 116 may be formed. The fourth area D outside the first to third areas A, B, and C defined as a chip area may be a scribe lane area. The scribe lane region corresponds to a region for performing dicing in which a semiconductor wafer is separated into respective semiconductor chips after forming a semiconductor device on a semiconductor chip. The scribe lane area may be an area including alignment keys or overlay keys used in exposure processes performed to form the semiconductor device.

도 4b를 참조하면, 상기 하부 적층 구조물 및 제1 캐핑 절연층(190) 상에 버퍼층(215a)을 형성할 수 있다. 예시적인 실시예에서, 버퍼층(215a)은 절연성 물질, 예를 들어, 실리콘 산화물 등을 포함할 수 있다. 예시적인 실시예에서, 버퍼층(215a)은 제1 캐핑 절연층(190)과 동일한 물질을 포함할 수 있다. Referring to FIG. 4B, a buffer layer 215a may be formed on the lower stacked structure and the first capping insulating layer 190. In an exemplary embodiment, the buffer layer 215a may include an insulating material, for example, silicon oxide. In an exemplary embodiment, the buffer layer 215a may include the same material as the first capping insulating layer 190.

도 4c를 참조하면, 버퍼층(215a)을 패터닝하여 제3 영역(C)에서 제1 캐핑 절연층(190) 상에 배치되는 버퍼 절연층(215)을 형성할 수 있다. 구체적으로, 버퍼층(215a)의 적층 구조물이 포함된 제1 영역(A) 제2 영역(B), 및 제2 관통 희생층(116)이 포함된 제4 영역(D)을 노출시키도록 마스크층을 형성한 후, 노출된 영역에서 버퍼층(215a)을 식각 공정에 의하여 제거할 수 있다.Referring to FIG. 4C, the buffer layer 215a may be patterned to form a buffer insulating layer 215 disposed on the first capping insulating layer 190 in the third region C. Specifically, a mask layer to expose the first region (A), the second region (B) including the stacked structure of the buffer layer 215a, and the fourth region (D) including the second through sacrificial layer 116 After forming, the buffer layer 215a may be removed from the exposed area by an etching process.

도 4d를 참조하면, 제1 및 제2 영역(A, B)에서 제2 희생 절연층들(210) 및 제2 층간 절연층들(220)을 교대로 적층하고, 제3 영역(C) 및 제4 영역(D)에서 버퍼 절연층(215) 상에 제1 수평 절연층들(225) 및 제2 수평 절연층들(235)을 교대로 적층할 수 있다. 소정 단위로 계단 형상의 단차 구조를 이루는 제2 희생 절연층들(210) 및 제2 층간 절연층들(220)을 포함하는 상부 적층 구조물과 제3 영역(C)에서 계단 형상의 단차 구조를 이루는 더미 적층 구조물(DS)을 형성하고, 버퍼 절연층(215)의 적어도 하나의 측벽에 더미 패턴(DP)을 형성할 수 있다. 다음으로, 상부 적층 구조물 및 더미 적층 구조물(DS)을 덮으며 제4 영역(D)으로 연장되어 적층되는 제2 캐핑 절연층(290)을 형성할 수 있다.Referring to FIG. 4D, second sacrificial insulating layers 210 and second interlayer insulating layers 220 are alternately stacked in the first and second regions A and B, and the third region C and First horizontal insulating layers 225 and second horizontal insulating layers 235 may be alternately stacked on the buffer insulating layer 215 in the fourth region D. The upper stacked structure including the second sacrificial insulating layers 210 and the second interlayer insulating layers 220 forming a stepped stepped structure in a predetermined unit and a stepped stepped structure in the third region C. A dummy stacked structure DS may be formed, and a dummy pattern DP may be formed on at least one sidewall of the buffer insulating layer 215. Next, a second capping insulating layer 290 that is stacked by extending to the fourth region D while covering the upper stacked structure and the dummy stacked structure DS may be formed.

제2 희생 절연층들(210)은 후속 공정을 통해 일부가 제2 게이트 전극들(230)(도 1a 참조)로 교체되는 층일 수 있다. 제2 희생 절연층들(210)은 제2 층간 절연층들(220)과 다른 물질로 이루어질 수 있으며, 제2 층간 절연층들(220)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 제2 층간 절연층(220)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 제2 희생 절연층들(210)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 제2 층간 절연층(220)과 다른 물질로 이루어질 수 있다. 실시예들에서, 제2 층간 절연층들(220)의 두께는 모두 동일하지 않을 수 있다. 제2 층간 절연층들(220) 및 제1 희생 절연층들(110)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다. 최상부 제2 희생 절연층(210) 상에 상부 절연층(250)을 더 형성할 수 있다. The second sacrificial insulating layers 210 may be partially replaced with second gate electrodes 230 (see FIG. 1A) through a subsequent process. The second sacrificial insulating layers 210 may be formed of a material different from the second interlayer insulating layers 220, and may be etched with etch selectivity for the second interlayer insulating layers 220 under specific etching conditions. It can be formed of a material. For example, the second interlayer insulating layer 220 may be formed of at least one of silicon oxide and silicon nitride, and the second sacrificial insulating layers 210 are selected from silicon, silicon oxide, silicon carbide, and silicon nitride. It may be made of a material different from the two interlayer insulating layer 220. In embodiments, the thicknesses of the second interlayer insulating layers 220 may not all be the same. The thickness of the second interlayer insulating layers 220 and the first sacrificial insulating layers 110 and the number of layers constituting may be variously changed from the illustrated ones. An upper insulating layer 250 may be further formed on the uppermost second sacrificial insulating layer 210.

제2 영역(B)에서 상부의 제2 희생 절연층들(210)이 하부의 제2 희생 절연층들(210)보다 짧게 연장되도록, 마스크층을 이용하여 제2 희생 절연층들(210)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 제2 희생 절연층들(210)은 소정 단위로 계단 형상의 단차 구조를 이룰 수 있다.In the second region (B), the second sacrificial insulating layers 210 at the top extend shorter than the second sacrificial insulating layers 210 at the bottom, so that the second sacrificial insulating layers 210 are formed by using a mask layer. The photolithography process and the etching process may be repeatedly performed. Accordingly, the second sacrificial insulating layers 210 may form a stepped structure in a step shape in a predetermined unit.

제3 영역(C)에 배치된 버퍼 절연층(215), 제1 수평 절연층들(225) 및 제2 수평 절연층들(235)은 각각 제2 층간 절연층들(220) 및 제2 희생 절연층들(210)과 동일한 단계에서 동일한 물질로 적층될 수 있다. 상부의 제2 수평 절연층들(235)이 하부의 제2 수평 절연층들(235)보다 짧게 연장되도록, 마스크층을 이용하여 제2 수평 절연층들(235)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 제2 수평 절연층들(235)은 소정 단위로 계단 형상의 단차 구조를 이룰 수 있다. 예시적인 실시예에서, 서로 다른 공정 단계들에서 형성되는 것도 가능할 것이다. 이 경우, 계단 형상의 단차 구조가 아닐 수 있다.The buffer insulating layer 215, the first horizontal insulating layers 225, and the second horizontal insulating layers 235 disposed in the third region C are each of the second interlayer insulating layers 220 and the second sacrificial layer. The insulating layers 210 may be stacked with the same material in the same step. A photolithography process and an etching process for the second horizontal insulating layers 235 using a mask layer so that the upper second horizontal insulating layers 235 extend shorter than the lower second horizontal insulating layers 235 Can be performed repeatedly. Accordingly, the second horizontal insulating layers 235 may form a stepped structure in a step shape in a predetermined unit. In an exemplary embodiment, it would also be possible to form in different process steps. In this case, it may not be a stepped structure in the shape of a step.

더미 적층 구조물(DS)의 계단 형상의 단차 구조 형성하는 식각 공정시, 버퍼 절연층(215)의 측벽의 x 방향으로 연장되어 적층된 제1 수평 절연층들(225) 및 제2 수평 절연층들(235)이 일부 제거되지 않고 제1 패턴(225a) 및 제2 패턴(235a)을 형성하여 더미 패턴(DP)을 형성할 수 있다. 제1 패턴(225a) 및 제2 패턴(235a)은 여러층으로 적층될 수 있으며, 이 경우, 교대로 적층되는 형태를 가질 수 있다. 예시적인 실시예에서, 제1 패턴(225a) 및 제2 패턴(235a)의 모양 및 개수는 다양하게 변경될 수 있다. During the etching process of forming the stepped structure of the dummy stacked structure DS, the first horizontal insulating layers 225 and the second horizontal insulating layers extended and stacked in the x direction of the sidewall of the buffer insulating layer 215 The dummy pattern DP may be formed by forming the first pattern 225a and the second pattern 235a without partially removing the 235. The first pattern 225a and the second pattern 235a may be stacked in multiple layers, and in this case, they may be alternately stacked. In an exemplary embodiment, the shape and number of the first pattern 225a and the second pattern 235a may be variously changed.

제2 캐핑 절연층(290)은 제2 희생 절연층들(210) 및 제2 층간 절연층들(220)의 상부 적층 구조물, 제1 캐핑 절연층(190) 및 더미 적층 구조물(DS)을 덮고, 제4 영역(D)으로 연장되어 적층될 수 있다. 제2 캐핑 절연층(290)을 적층한 후 평탄화 공정을 진행할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 공정(CMP)일 수 있다. 상기 평탄화 공정시, 버퍼 절연층(215)으로 인한 더미 적층 구조물(DS)과 메모리 적층 구조물(CS) 사이에 단차가 형성되므로, 메모리 적층 구조물(CS)의 불필요한 제거 및 손상을 방지할 수 있다. 또한, 버퍼 절연층(215)으로 인한 더미 적층 구조물(DS)과 제4 영역(D)의 적층 구조물 사이에 단차가 형성되므로, 제4 영역(D)의 적층 구조물의 불필요한 제거를 방지할 수 있다. The second capping insulating layer 290 covers the upper stacked structure of the second sacrificial insulating layers 210 and the second interlayer insulating layers 220, the first capping insulating layer 190, and the dummy stacked structure DS. , Extending to the fourth region D may be stacked. After the second capping insulating layer 290 is stacked, a planarization process may be performed. The planarization process may be a chemical mechanical polishing process (CMP). During the planarization process, since a step is formed between the dummy stacked structure DS and the memory stacked structure CS due to the buffer insulating layer 215, unnecessary removal and damage of the memory stacked structure CS can be prevented. In addition, since a step is formed between the dummy stacked structure DS and the stacked structure of the fourth region D due to the buffer insulating layer 215, unnecessary removal of the stacked structure of the fourth region D can be prevented. .

도 4e를 참조하면, 상부 적층 구조물 및 하부 적층 구조물을 관통하는 채널 구조물들(CH)을 형성할 수 있다.Referring to FIG. 4E, channel structures CH penetrating the upper stacked structure and the lower stacked structure may be formed.

먼저, 도 1a의 채널 구조물들(CH)에 대응되는 위치에서, 상부 적층 구조물을 관통하도록 식각 공정 진행하여 채널 관통홀을 형성한 후, 제1 관통 희생층(115)을 제거하여 채널 관통홀을 하부 적층 구조물로 연장시킬 수 있다. 다음으로, 채널 관통홀을 매립하여 채널 구조물들(CH)을 형성할 수 있다. 채널 구조물들(CH)의 측벽은 제2 기판(101)의 상면에 수직하지 않을 수 있다. 채널 구조물들(CH)은 제2 기판(101)의 일부를 리세스하도록 형성될 수 있다. 채널 구조물들(CH) 내에 도 1b에 도시된 바와 같이, 채널층(140), 및 채널 절연층(150)을 형성할 수 있다. 채널층들(140)은 ALD 또는 CVD 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 채널 절연층(150)은 채널층들(140)의 내부 공간을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(150)이 아닌 도전성 물질로 채널층(140) 사이의 공간을 매립할 수도 있다. 채널 구조물들(CH) 형성 후, 평탄화 공정을 진행할 수 있다. 상기 평탄화 공정시, 버퍼 절연층(215)으로 인한 더미 적층 구조물(DS)과 메모리 적층 구조물(CS) 사이에 단차가 형성되므로, 메모리 적층 구조물(CS)의 불필요한 제거를 방지할 수 있다.First, at a position corresponding to the channel structures CH of FIG. 1A, an etching process is performed to penetrate the upper stacked structure to form a channel through hole, and then the first through sacrificial layer 115 is removed to form the channel through hole. It can be extended to a lower stacked structure. Next, channel structures CH may be formed by filling the channel through hole. Sidewalls of the channel structures CH may not be perpendicular to the top surface of the second substrate 101. The channel structures CH may be formed to recess a part of the second substrate 101. As shown in FIG. 1B, a channel layer 140 and a channel insulating layer 150 may be formed in the channel structures CH. The channel layers 140 may be formed to have a uniform thickness using an ALD or CVD process. The channel insulating layer 150 is formed to fill the inner spaces of the channel layers 140 and may be an insulating material. However, according to embodiments, a space between the channel layers 140 may be filled with a conductive material other than the channel insulating layer 150. After forming the channel structures CH, a planarization process may be performed. During the planarization process, Since a step is formed between the dummy stacked structure DS and the memory stacked structure CS due to the buffer insulating layer 215, unnecessary removal of the memory stacked structure CS can be prevented.

도 4f를 참조하면, 제1 및 제2 게이트 전극들(130, 230)을 형성할 수 있다. Referring to FIG. 4F, first and second gate electrodes 130 and 230 may be formed.

분리 영역(SR)(도 1b 참조)에 대응되는 영역들에, 제1 및 제2 희생 절연층들(110, 210) 및 제1 및 제2 층간 절연층들(120, 220)의 적층 구조물을 관통하는 개구부들을 형성하고, 상기 개구부들을 통해 제1 및 제2 희생 절연층들(110, 210)의 일부를 제거하여 터널부들을 형성할 수 있다. In the regions corresponding to the separation region SR (see FIG. 1B), Openings penetrating the stacked structure of the first and second sacrificial insulating layers 110 and 210 and the first and second interlayer insulating layers 120 and 220 are formed, and first and second sacrificial through the openings Tunnel portions may be formed by removing some of the insulating layers 110 and 210.

먼저, 상기 개구부들 내에 별도의 희생 스페이서층들을 형성한 후, 제2 소스 희생층(112)을 선택적으로 제거하고, 그 후에 제1 소스 희생층들(111)을 제거할 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 및 제2 소스 희생층들(111, 112)이 제거된 영역에 도전성 물질을 증착하여 제1 도전층(104)을 형성한 후, 상기 개구부들 내에서 상기 희생 스페이서층들을 제거할 수 있다. 다음으로, 제1 및 제2 희생 절연층들(110, 210)이 일부 제거된 터널부들에 도전성 물질을 매립하여 제1 및 제2 게이트 전극들(130, 230)을 형성할 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 제1 및 제2 게이트 전극들(130, 230)을 형성한 후, 상기 개구부들 내에 증착된 상기 도전성 물질을 추가적인 공정을 통하여 제거한 후 절연 물질을 채울 수 있다. First, after separate sacrificial spacer layers are formed in the openings, the second source sacrificial layer 112 may be selectively removed, and then the first source sacrificial layers 111 may be removed. The first and second source sacrificial layers 111 and 112 may be removed by, for example, a wet etching process. After forming the first conductive layer 104 by depositing a conductive material in the region from which the first and second source sacrificial layers 111 and 112 are removed, the sacrificial spacer layers may be removed in the openings. . Next, the first and second gate electrodes 130 and 230 may be formed by filling a conductive material in the tunnel portions from which the first and second sacrificial insulating layers 110 and 210 are partially removed. The conductive material may include a metal, polycrystalline silicon, or metal silicide material. After the first and second gate electrodes 130 and 230 are formed, the conductive material deposited in the openings may be removed through an additional process, and then an insulating material may be filled.

다음으로, 도 1a를 다시 참조하면, 추가로 제1 내지 제3 절연층들(295, 296, 297)을 적층하고, 채널 콘택 플러그들(270), 게이트 콘택 플러그들(262), 기판 콘택 플러그들(264), 관통 비아들(267), 비트라인(280) 및 상부 배선 라인들(285)을 형성할 수 있고, 제4 영역(D)을 절단하여 제거할 수 있다.Next, referring again to FIG. 1A, the first to third insulating layers 295, 296, and 297 are additionally stacked, and the channel contact plugs 270, the gate contact plugs 262, and the substrate contact plug The s 264, the through vias 267, the bit line 280, and the upper wiring lines 285 may be formed, and the fourth region D may be cut and removed.

채널 콘택 플러그들(270)은 채널 구조물들(CH)과 전기적으로 연결되도록 형성되고, 게이트 콘택 플러그들(262)은 제2 영역(B)에서 제1 및 제2 게이트 전극들(130, 230)과 전기적으로 연결되도록 형성될 수 있다. 또한, 기판 콘택 플러그(264)는 제2 영역(B)의 단부에서 제2 기판(101)과 연결되도록 형성될 수 있다. 채널 콘택 플러그들(270), 게이트 콘택 플러그들(262), 및 기판 콘택 플러그(264)는 서로 다른 깊이로 형성되지만, 식각 정지층 등을 활용하여 동시에 콘택홀들을 형성한 후 상기 콘택홀을 도전성 물질로 채움으로써 형성될 수 있다. 다만, 일부 실시예들에서, 채널 콘택 플러그들(270), 게이트 콘택 플러그들(262), 및 기판 콘택 플러그(264) 중 일부는 서로 다른 공정 단계들에서 형성되는 것도 가능할 것이다.The channel contact plugs 270 are formed to be electrically connected to the channel structures CH, and the gate contact plugs 262 are first and second gate electrodes 130 and 230 in the second region B. It may be formed to be electrically connected to. Also, the substrate contact plug 264 may be formed to be connected to the second substrate 101 at the end of the second region B. The channel contact plugs 270, the gate contact plugs 262, and the substrate contact plug 264 are formed to have different depths, but contact holes are formed at the same time using an etch stop layer, etc., and then the contact holes are conductive. It can be formed by filling it with a substance. However, in some embodiments, some of the channel contact plugs 270, the gate contact plugs 262, and the substrate contact plug 264 may be formed in different process steps.

상부 콘택 플러그들(270)은 제3 절연층(297)을 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 비트라인(280) 및 상부 배선 라인들(285)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.The upper contact plugs 270 may be formed by forming the third insulating layer 297 and then removing a portion by etching and filling a conductive material. The bit line 280 and the upper wiring lines 285 may be formed by depositing a conductive material and then patterning the conductive material.

다음으로, 제4 영역(D)은 칩 영역 분리하는 공정에서 절단되어 제거될 수 있다. Next, the fourth region D may be cut and removed in the process of separating the chip region.

이에 의해, 최종적으로 도 1a 내지 도 2의 반도체 장치(100)가 제조될 수 있다.Accordingly, the semiconductor device 100 of FIGS. 1A to 2 may be finally manufactured.

본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited by the appended claims. Accordingly, various types of substitutions, modifications, and alterations and combinations of embodiments will be possible by a person of ordinary skill in the art within the scope not departing from the technical spirit of the present invention described in the claims, and this is also the present invention. It will be said to fall within the range of.

CH: 채널 구조물 GS1, GS2: 적층 구조물
SR: 분리 영역 101: 제2 기판
104: 제1 도전층 105: 제2 도전층
120, 220: 층간 절연층 130, 230: 게이트 전극
CH: 채널 구조물 SR: 분리 영역
140: 채널층 150: 채널 절연층
160: 중간 층간 절연층 190: 제1 캐핑 절연층
215: 버퍼 절연층 DP: 더미 패턴
225a: 제1 패턴 235a: 제2 패턴
DS: 더미 적층 구조물 225, 235: 수평 절연층
290: 제2 캐핑 절연층 301: 제1 기판
320: 회로 소자 370: 회로 콘택 플러그
380: 회로 배선 라인CH: Channel structure GS1, GS2: Laminate structure
SR: separation region 101: second substrate
104: first conductive layer 105: second conductive layer
120, 220: interlayer insulating layer 130, 230: gate electrode
CH: Channel structure SR: Separation area
140: channel layer 150: channel insulating layer
160: intermediate interlayer insulating layer 190: first capping insulating layer
215: buffer insulating layer DP: dummy pattern
225a: first pattern 235a: second pattern
DS: dummy laminated structure 225, 235: horizontal insulating layer
290: second capping insulating layer 301: first substrate
320: circuit element 370: circuit contact plug
380: circuit wiring line

Claims (10)

제1 기판, 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역;
상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 서로 교대로 반복적으로 적층되는 제1 게이트 전극들 및 제1 층간 절연층들을 포함하는 제1 적층 구조물, 및 상기 제1 적층 구조물 상에 배치되며, 서로 교대로 반복적으로 적층되는 제2 게이트 전극들 및 제2 층간 절연층들을 포함하는 제2 적층 구조물을 포함하는 메모리 적층 구조물; 및
상기 제1 기판에 수직한 제1 방향에서 상기 제1 기판과 상기 주변 회로 영역으로부터 이격되고, 상기 제1 방향과 수직한 제2 방향에서 상기 메모리 적층 구조물로부터 이격되고, 서로 이격되어 적층되는 제1 수평 절연층들 및 상기 제1 수평 절연층들과 교대로 적층되는 제2 수평 절연층들을 포함하는 더미 적층 구조물을 포함하고,
상기 제1 기판으로부터 상기 제2 수평 절연층들 중 최하부 제2 수평 절연층까지의 제1 거리는 상기 제1 기판으로부터 상기 제2 게이트 전극들 중 최하부 제1 게이트 전극까지의 제2 거리보다 큰 반도체 장치.
A first substrate and a peripheral circuit region including circuit elements provided on the first substrate;
A second substrate disposed on the first substrate, a first stacked structure including first gate electrodes and first interlayer insulating layers alternately and repeatedly stacked on the second substrate, and the first stacking A memory stacked structure disposed on the structure and including a second stacked structure including second gate electrodes and second interlayer insulating layers alternately and repeatedly stacked with each other; And
A first layer spaced apart from the memory stacking structure in a first direction perpendicular to the first substrate and spaced apart from the first substrate and the peripheral circuit area in a second direction perpendicular to the first direction, and spaced apart from each other. A dummy stacked structure including horizontal insulating layers and second horizontal insulating layers alternately stacked with the first horizontal insulating layers,
A semiconductor device in which a first distance from the first substrate to a lowermost second horizontal insulating layer among the second horizontal insulating layers is greater than a second distance from the first substrate to a lowermost first gate electrode among the second gate electrodes .
 제1 항에 있어서,
상기 제1 적층 구조물 및 상기 제2 적층 구조물 각각은 중심 영역과 계단 영역을 포함하고,
상기 주변 회로 영역과 상기 더미 적층 구조물의 사이에 배치되고, 상기 제1 적층 구조물의 상기 계단 영역 상으로 연장되는 제1 캐핑 절연층 및 상기 제1 캐핑 절연층과 상기 더미 적층 구조물 사이에 배치되는 버퍼 절연층을 더 포함하는 반도체 장치.
The method of claim 1,
Each of the first stacked structure and the second stacked structure includes a center region and a stepped region,
A first capping insulating layer disposed between the peripheral circuit area and the dummy stacked structure and extending over the stepped area of the first stacked structure, and a buffer disposed between the first capping insulating layer and the dummy stacked structure A semiconductor device further comprising an insulating layer.
 제2 항에 있어서,
상기 제1 거리와 상기 제2 거리의 차이는 상기 버퍼 절연층의 두께와 동일한 반도체 장치.
The method of claim 2,
A semiconductor device in which a difference between the first distance and the second distance is the same as a thickness of the buffer insulating layer.
 제2 항에 있어서,
상기 제1 캐핑 절연층 및 상기 버퍼 절연층은 동일한 물질을 포함하는 반도체 장치.
The method of claim 2,
The first capping insulating layer and the buffer insulating layer include the same material.
 제2 항에 있어서,
상기 버퍼 절연층의 적어도 일 측벽에 배치되고, 상기 제2 수평 절연층과 동일한 물질을 포함하는 더미 패턴을 포함하는 반도체 장치.
The method of claim 2,
A semiconductor device including a dummy pattern disposed on at least one sidewall of the buffer insulating layer and including the same material as the second horizontal insulating layer.
 제5 항에 있어서,
상기 더미 패턴은 상기 버퍼 절연층의 양 측벽에 각각 배치되는 반도체 장치.
The method of claim 5,
The dummy pattern is disposed on both sidewalls of the buffer insulating layer, respectively.
 제5 항에 있어서,
상기 더미 패턴은 적층되어 배치되는 제1 패턴 및 제2 패턴을 포함하고,
상기 제1 패턴은 상기 제2 수평 절연층과 동일한 물질을 포함하는 반도체 장치.
The method of claim 5,
The dummy pattern includes a first pattern and a second pattern that are stacked and arranged,
The first pattern includes the same material as the second horizontal insulating layer.
 제1 항에 있어서,
상기 기판으로부터 상기 제2 수평 절연층들 중 최상부 제2 수평 절연층의 상면까지의 거리는 상기 기판으로부터 상기 제2 게이트 전극들 중 최상부 제2 게이트 전극의 상면까지의 거리보다 큰 반도체 장치.
The method of claim 1,
A semiconductor device in which a distance from the substrate to an upper surface of an uppermost second horizontal insulating layer among the second horizontal insulating layers is greater than a distance from the substrate to an upper surface of an uppermost second gate electrode among the second gate electrodes.
 제1 항에 있어서,
상기 더미 적층 구조물을 관통하며 상기 주변 회로 영역과 전기적으로 연결되는 배선을 더 포함하는 반도체 장치.
The method of claim 1,
The semiconductor device further comprising a wire passing through the dummy stacked structure and electrically connected to the peripheral circuit region.
 제1 기판, 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역;
상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 서로 교대로 반복적으로 적층되는 제1 게이트 전극들 및 제1 층간 절연층들을 포함하는 제1 적층 구조물, 및 상기 제1 적층 구조물 상에 배치되며, 서로 교대로 반복적으로 적층되는 제2 게이트 전극들 및 제2 층간 절연층들을 포함하고, 제2 적층 구조물을 포함하는 메모리 적층 구조물;
상기 제1 기판에 수직한 제1 방향에서 상기 제1 기판과 상기 주변 회로 영역으로부터 이격되고, 상기 제1 방향과 수직한 제2 방향에서 상기 메모리 적층 구조물로부터 이격되고, 서로 이격되어 적층되는 제1 수평 절연층들 및 상기 제1 수평 절연층들과 교대로 적층되는 제2 수평 절연층들을 포함하는 더미 적층 구조물; 및
상기 제1 방향에서 상기 주변 회로 영역과 상기 더미 적층 구조물의 사이에 배치되고, 상기 제1 적층 구조물의 상부에 배치되는 버퍼 절연층을 포함하는 반도체 장치.
A first substrate and a peripheral circuit region including circuit elements provided on the first substrate;
A second substrate disposed on the first substrate, a first stacked structure including first gate electrodes and first interlayer insulating layers alternately and repeatedly stacked on the second substrate, and the first stacking A memory stacked structure disposed on the structure, including second gate electrodes and second interlayer insulating layers alternately and repeatedly stacked with each other, and including a second stacked structure;
A first layer spaced apart from the memory stacking structure in a first direction perpendicular to the first substrate and spaced apart from the first substrate and the peripheral circuit area in a second direction perpendicular to the first direction, and spaced apart from each other. A dummy stacked structure including horizontal insulating layers and second horizontal insulating layers alternately stacked with the first horizontal insulating layers; And
A semiconductor device including a buffer insulating layer disposed between the peripheral circuit region and the dummy stacked structure in the first direction and disposed on the first stacked structure.
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