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KR20210009531A - 안테나 모듈 및 그것을 포함하는 전자 장치 - Google Patents

안테나 모듈 및 그것을 포함하는 전자 장치 Download PDF

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KR20210009531A
KR20210009531A KR1020190086184A KR20190086184A KR20210009531A KR 20210009531 A KR20210009531 A KR 20210009531A KR 1020190086184 A KR1020190086184 A KR 1020190086184A KR 20190086184 A KR20190086184 A KR 20190086184A KR 20210009531 A KR20210009531 A KR 20210009531A
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conductive pattern
pcb
disposed
rfic
adjacent
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박순
김연우
이해권
이우섭
나효석
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삼성전자주식회사
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Abstract

제1 방향을 향하는 제1 면 및 상기 제1 방향과 반대 방향인 제2 방향을 향하는 제2 면을 포함하고, 상기 제1 면 및/또는 상기 제2 면에 인접하게, 또는 상기 제1 면 상 및/또는 상기 제2 면 상에 적어도 하나의 제1 도전성 패턴이 배치된 제1 PCB, 상기 제1 PCB와 멀어지도록 상기 제1 방향을 향하는 제3 면 및 상기 제1 면과 이격되어 상기 제2 방향을 향하는 제4 면을 포함하고, 상기 제3 면 및/또는 상기 제4 면에 인접하게, 또는 상기 제3 면 상 및/또는 상기 제4 면 상에 적어도 하나의 제3 도전성 패턴이 배치된 제2 PCB, 상기 제1 면에 배치된 RFIC, 및 상기 제1 면 및 상기 제1 면과 이격되게 상기 제4 면을 연결하는 연결 부재를 포함하며, 상기 적어도 하나의 제1 도전성 패턴은 상기 RFIC와 연결되고, 상기 적어도 하나의 제3 도전성 패턴은 상기 연결 부재를 경유하여 상기 RFIC와 연결되고, 상기 적어도 하나의 제1 도전성 패턴과 상기 적어도 하나의 제3 도전성 패턴은 상기 제2 면의 위에서 볼 때, 적어도 일부가 중첩하도록 배치되는 안테나 모듈이 개시된다. 이 외에도 명세서를 통해 파악되는 다양한 실시 예가 가능하다.

Description

안테나 모듈 및 그것을 포함하는 전자 장치{An antenna module and An electronic device including the same}
본 문서에서 개시되는 다양한 실시 예들은, 안테나 모듈 및 상기 안테나 모듈을 포함하는 전자 장치에 관한 것이다.
이동 통신 기술의 발달로, 안테나(antenna)를 구비한 전자 장치가 광범위하게 보급되고 있다. 전자 장치는 안테나를 이용하여 음성 신호 또는 데이터(예: 메시지, 사진, 동영상, 음악 파일, 또는 게임)를 포함하는 RF(radio frequency) 신호를 송신 및/또는 수신할 수 있다. 전자 장치는 고주파(예: 5세대 통신, millimeter wave(mmWave))로 통신을 수행할 수 있다.
고주파 통신을 수행하는 경우, 높은 전송 손실을 극복하기 위해 어레이 안테나를 적용할 수 있다. 또한, 고주파 통신을 수행하는 경우, 각각의 안테나로부터 하나의 방향으로 직진하도록 빔(beam)이 형성될 수 있다.
고주파 통신을 수행하는 경우 빔포밍(beamforming) 성능 확보를 위해 하나 이상의 패치를 안테나 모듈에 배치할 수 있다. 패치를 안테나 모듈에 배치하는 경우, 안테나 모듈을 실장하는 공간 및/또는 면적이 부족할 수 있다. 전자 장치에 안테나 모듈을 실장하기 위해, 안테나 모듈의 일 면, 예를 들어, 안테나 모듈의 제1 면 또는 제2 면에 패치를 배치할 수 있다.
고주파 통신을 수행하는 신호는 직진성이 강할 수 있다. 안테나 모듈의 일 면에 패치를 배치하는 경우, 빔을 원하는 방향으로 형성하는 것이 용이하지 않을 수 있다. 예를 들어, 안테나 모듈의 제1 면에 패치를 배치하는 경우, 전자 장치의 제1 면 방향으로 빔이 강하게 형성되고, 제1 면과 수직 방향인 전자 장치의 측면 방향으로는 빔을 형성하는 것이 용이하지 않을 수 있다.
또한, 전자 장치의 하우징에 금속(metal)과 같은 도전성 부재가 포함되는 경우, 도전성 부재에 의하여 패치가 형성한 빔이 간섭을 받을 수 있다. 예를 들어, 하우징의 측면 부재의 적어도 일부에 도전성 부재가 포함된 경우, 전자 장치의 측면 방향으로 빔을 형성하는 것이 용이하지 않을 수 있다.
본 문서에 개시되는 다양한 실시 예들에 따르면, 전자 장치의 제1 면, 제2 면, 및 측면으로 빔 패턴을 형성할 수 있는 안테나 모듈 및 안테나 모듈을 포함하는 전자 장치를 제공하고자 한다.
본 문서에 개시되는 일 실시 예에 따른 안테나 모듈은, 제1 방향을 향하는 제1 면 및 상기 제1 방향과 반대 방향인 제2 방향을 향하는 제2 면을 포함하고, 상기 제1 면 및/또는 상기 제2 면에 인접하게, 또는 상기 제1 면 상 및/또는 상기 제2 면 상에 적어도 하나의 제1 도전성 패턴이 배치된 제1 PCB, 상기 제1 PCB와 멀어지도록 상기 제1 방향을 향하는 제3 면 및 상기 제1 면과 이격되어 상기 제2 방향을 향하는 제4 면을 포함하고, 상기 제3 면 및/또는 상기 제4 면에 인접하게, 또는 상기 제3 면 상 및/또는 상기 제4 면 상에 적어도 하나의 제3 도전성 패턴이 배치된 제2 PCB, 상기 제1 면에 배치된 RFIC, 및 상기 제1 면 및 상기 제1 면과 이격되게 상기 제4 면을 연결하는 연결 부재를 포함하며, 상기 적어도 하나의 제1 도전성 패턴은 상기 RFIC와 연결되고, 상기 적어도 하나의 제3 도전성 패턴은 상기 연결 부재를 경유하여 상기 RFIC와 연결되고, 상기 적어도 하나의 제1 도전성 패턴과 상기 적어도 하나의 제3 도전성 패턴은 상기 제2 면의 위에서 볼 때, 적어도 일부가 중첩하도록 배치될 수 있다.
또한, 본 문서에 개시되는 일 실시 예에 따른 전자 장치는, 전면 플레이트, 상기 전면 플레이트와 반대 방향을 향하는 후면 플레이트, 및 상기 전면 플레이트 및 상기 후면 플레이트 사이에 공간을 둘러싸고 상기 전면 플레이트의 일 측 및 상기 후면 플레이트의 일 측을 연결하는 측면 부재를 포함하며, 상기 측면 부재의 적어도 일부는 도전성 물질인 하우징, 상기 공간에 배치되고, 적어도 하나의 프로세서를 포함하는 인쇄 회로 기판, 상기 공간에 배치되고, 제1 방향을 향하는 제1 면 및 상기 제1 방향과 반대 방향인 제2 방향을 향하는 제2 면을 포함하고, 상기 제1 면 및/또는 상기 제2 면에 인접하게, 또는 상기 제1 면 상 및/또는 상기 제2 면 상에 적어도 하나의 제1 도전성 패턴이 배치된 제1 PCB, 상기 공간에 배치되고, 상기 제1 PCB와 멀어지도록 상기 제1 방향을 향하는 제3 면 및 상기 제2 방향을 향하는 제4 면을 포함하고, 상기 제3 면 및/또는 상기 제4 면에 인접하게, 또는 상기 제1 면 상 및/또는 상기 제2 면 상에 적어도 하나의 제3 도전성 패턴이 배치된 제2 PCB, 상기 제1 PCB 및 상기 제2 PCB를 이격되게 연결하는 연결 부재를 포함하며, 상기 인쇄 회로 기판 또는 상기 제1 PCB 중 적어도 하나에는 RFIC가 실장되고, 상기 적어도 하나의 제1 도전성 패턴은 상기 RFIC와 연결되고, 상기 적어도 하나의 제3 도전성 패턴은 상기 연결 부재를 경유하여 상기 RFIC와 연결되고, 상기 제2 면의 위에서 볼 때, 상기 적어도 하나의 제1 도전성 패턴과 상기 적어도 하나의 제3 도전성 패턴의 적어도 일부가 중첩하도록 배치될 수 있다.
또한, 본 문서에 개시되는 다른 다른 실시 예에 따른 안테나 모듈은, 제1 방향을 향하는 제1 면 및 상기 제1 방향과 반대 방향인 제2 방향을 향하는 제2 면을 포함하고, 제1 유전율을 갖고, 상기 제1 면과 상기 제2 면 사이에 배치되는 제1 유전층, 상기 제1 유전율과 다른 제2 유전율을 갖고, 상기 제1 유전층과 상기 제2 면 사이에 배치되는 제2 유전층, 상기 제1 유전율, 및 상기 제2 유전율과 다른 제3 유전율을 갖고, 상기 제2 유전층과 상기 제2 면 사이에 배치되는 제3 유전층, 적어도 하나의 제1 도전성 패턴, 적어도 하나의 제2 도전성 패턴, 적어도 하나의 제3 도전성 패턴, 및 적어도 하나의 제4 도전성 패턴을 포함하는 PCB, 및 상기 적어도 하나의 제1 도전성 패턴, 상기 적어도 하나의 제2 도전성 패턴, 상기 적어도 하나의 제3 도전성 패턴, 및 상기 적어도 하나의 제4 도전성 패턴과 전기적으로 연결되고, 상기 제1 면에 배치된 RFIC를 포함하며, 상기 적어도 하나의 제1 도전성 패턴은 상기 제1 면 상 또는 상기 제1 유전층과 상기 제1 면 사이에 배치되고, 상기 적어도 하나의 제2 도전성 패턴은 상기 제1 유전층 및 상기 제2 유전층 사이에 배치되고, 상기 적어도 하나의 제3 도전성 패턴은 상기 제2 면 상 또는 상기 제3 유전층과 상기 제2 면 사이에 배치되고, 상기 적어도 하나의 제4 도전성 패턴은 상기 제2 유전층 및 상기 제3 유전층 사이에 배치될 수 있다.
본 문서에 개시되는 실시 예들에 따르면, 제1 패치가 배치된 제1 PCB 및 제2 패치가 배치된 제2 PCB 사이에 연결 부재를 배치하여 제1 패치 및 제2 패치 사이에 공간을 형성하거나, 제1 패치 및 제2 패치가 배치된 PCB에서 제1 패치 및 제2 패치 사이에 배치된 유전체의 유전율을 나머지 부분에 배치된 유전체의 유전율과 다르게 하여 보다 넓은 커버리지(coverage)를 갖는 빔 패턴을 형성할 수 있다.
또한, 본 문서에 개시되는 실시 예들에 따르면, 전자 장치의 하우징에 도전성 부재가 포함되는 경우에도 빔 패턴이 도전성 부재에 의한 간섭을 받는 것을 감소시켜 우수한 성능을 갖는 빔 패턴을 형성할 수 있다.
이 외에, 본 문서를 통해 직접적 또는 간접적으로 파악되는 다양한 효과들이 제공될 수 있다.
도 1은 다양한 실시 예에 따른 네트워크 환경 내의 전자 장치의 블록도이다.
도 2는 다양한 실시예들에 따른 레거시 네트워크 통신 및 5G 네트워크 통신을 지원하기 위한 전자 장치의 블록도이다.
도 3은 도 2를 참조하여 설명된 제3 안테나 모듈을 나타낸 도면들이다.
도 4는 도 3의 제3 안테나 모듈의 라인 B-B'에 대한 단면을 도시한다.
도 5는 일 실시 예에 따른 안테나 모듈을 나타낸 도면이다.
도 6은 일 실시 예에 따른 안테나 모듈을 나타낸 도면이다.
도 7은 일 실시 예에 따른 안테나 모듈을 나타낸 도면이다.
도 8a는 일 실시 예에 따른 제1 PCB의 제1 면을 나타낸 도면이다.
도 8b는 일 실시 예에 따른 제1 PCB의 제1 면을 나타낸 도면이다.
도 9a는 일 실시 예에 따른 제2 PCB의 제4 면을 나타낸 도면이다.
도 9b는 일 실시 예에 따른 제2 PCB의 제4 면을 나타낸 도면이다.
도 10은 일 실시 예에 따른 제2 PCB의 제3 면을 나타낸 도면이다.
도 11은 일 실시 예에 따른 전자 장치를 나타낸 도면이다.
도 12는 다른 실시 예에 따른 안테나 모듈을 나타낸 도면이다.
도 13은 다른 실시 예에 따른 전자 장치를 나타낸 도면이다.
도 14는 다양한 실시 예에 따른 통신 모듈을 포함하는 안테나 모듈의 회로도이다.
도 15는 일 실시 예에 따른 전자 장치의 제1 PCB, 제2 PCB, 적어도 하나의 제1 도전성 패턴, 적어도 하나의 제4 도전성 패턴, 연결 부재, 측면 부재, 및 슬릿을 나타낸 도면이다.
도 16은 다른 실시 예에 따른 전자 장치의 전면 플레이트, 후면 플레이트, 안테나 모듈, 측면 부재, 및 슬릿들을 나타낸 도면이다.
도 17은 일 실시 예에 따른 안테나 모듈이 형성하는 빔 패턴을 나타낸 도면이다.
도면의 설명과 관련하여, 동일 또는 유사한 구성요소에 대해서는 동일 또는 유사한 참조 부호가 사용될 수 있다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시 예의 다양한 변경(modification), 균등물(equivalent), 및/또는 대체물(alternative)을 포함하는 것으로 이해되어야 한다.
도 1은, 다양한 실시예들에 따른, 네트워크 환경(100) 내의 전자 장치(101)의 블럭도이다. 도 1을 참조하면, 네트워크 환경(100)에서 전자 장치(101)는 제 1 네트워크(198)(예: 근거리 무선 통신 네트워크)를 통하여 전자 장치(102)와 통신하거나, 또는 제 2 네트워크(199)(예: 원거리 무선 통신 네트워크)를 통하여 전자 장치(104) 또는 서버(108)와 통신할 수 있다. 일실시예에 따르면, 전자 장치(101)는 서버(108)를 통하여 전자 장치(104)와 통신할 수 있다. 일실시예에 따르면, 전자 장치(101)는 프로세서(120), 메모리(130), 입력 장치(150), 음향 출력 장치(155), 표시 장치(160), 오디오 모듈(170), 센서 모듈(176), 인터페이스(177), 햅틱 모듈(179), 카메라 모듈(180), 전력 관리 모듈(188), 배터리(189), 통신 모듈(190), 가입자 식별 모듈(196), 또는 안테나 모듈(197)을 포함할 수 있다. 어떤 실시예에서는, 전자 장치(101)에는, 이 구성요소들 중 적어도 하나(예: 표시 장치(160) 또는 카메라 모듈(180))가 생략되거나, 하나 이상의 다른 구성 요소가 추가될 수 있다. 어떤 실시예에서는, 이 구성요소들 중 일부들은 하나의 통합된 회로로 구현될 수 있다. 예를 들면, 센서 모듈(176)(예: 지문 센서, 홍채 센서, 또는 조도 센서)은 표시 장치(160)(예: 디스플레이)에 임베디드된 채 구현될 수 있다
프로세서(120)는, 예를 들면, 소프트웨어(예: 프로그램(140))를 실행하여 프로세서(120)에 연결된 전자 장치(101)의 적어도 하나의 다른 구성요소(예: 하드웨어 또는 소프트웨어 구성요소)을 제어할 수 있고, 다양한 데이터 처리 또는 연산을 수행할 수 있다. 일실시예에 따르면, 데이터 처리 또는 연산의 적어도 일부로서, 프로세서(120)는 다른 구성요소(예: 센서 모듈(176) 또는 통신 모듈(190))로부터 수신된 명령 또는 데이터를 휘발성 메모리(132)에 로드하고, 휘발성 메모리(132)에 저장된 명령 또는 데이터를 처리하고, 결과 데이터를 비휘발성 메모리(134)에 저장할 수 있다. 일실시예에 따르면, 프로세서(120)는 메인 프로세서(121)(예: 중앙 처리 장치 또는 어플리케이션 프로세서), 및 이와는 독립적으로 또는 함께 운영 가능한 보조 프로세서(123)(예: 그래픽 처리 장치, 이미지 시그널 프로세서, 센서 허브 프로세서, 또는 커뮤니케이션 프로세서)를 포함할 수 있다. 추가적으로 또는 대체적으로, 보조 프로세서(123)은 메인 프로세서(121)보다 저전력을 사용하거나, 또는 지정된 기능에 특화되도록 설정될 수 있다. 보조 프로세서(123)는 메인 프로세서(121)와 별개로, 또는 그 일부로서 구현될 수 있다.
보조 프로세서(123)는, 예를 들면, 메인 프로세서(121)가 인액티브(예: 슬립) 상태에 있는 동안 메인 프로세서(121)를 대신하여, 또는 메인 프로세서(121)가 액티브(예: 어플리케이션 실행) 상태에 있는 동안 메인 프로세서(121)와 함께, 전자 장치(101)의 구성요소들 중 적어도 하나의 구성요소(예: 표시 장치(160), 센서 모듈(176), 또는 통신 모듈(190))와 관련된 기능 또는 상태들의 적어도 일부를 제어할 수 있다. 일실시예에 따르면, 보조 프로세서(123)(예: 이미지 시그널 프로세서 또는 커뮤니케이션 프로세서)는 기능적으로 관련 있는 다른 구성 요소(예: 카메라 모듈(180) 또는 통신 모듈(190))의 일부로서 구현될 수 있다.
메모리(130)는, 전자 장치(101)의 적어도 하나의 구성요소(예: 프로세서(120) 또는 센서모듈(176))에 의해 사용되는 다양한 데이터를 저장할 수 있다. 데이터는, 예를 들어, 소프트웨어(예: 프로그램(140)) 및, 이와 관련된 명령에 대한 입력 데이터 또는 출력 데이터를 포함할 수 있다. 메모리(130)는, 휘발성 메모리(132) 또는 비휘발성 메모리(134)를 포함할 수 있다.
프로그램(140)은 메모리(130)에 소프트웨어로서 저장될 수 있으며, 예를 들면, 운영 체제(142), 미들 웨어(144) 또는 어플리케이션(146)을 포함할 수 있다.
입력 장치(150)는, 전자 장치(101)의 구성요소(예: 프로세서(120))에 사용될 명령 또는 데이터를 전자 장치(101)의 외부(예: 사용자)로부터 수신할 수 있다. 입력 장치(150)은, 예를 들면, 마이크, 마우스, 키보드, 또는 디지털 펜(예: 스타일러스 펜)을 포함할 수 있다.
음향 출력 장치(155)는 음향 신호를 전자 장치(101)의 외부로 출력할 수 있다. 음향 출력 장치(155)는, 예를 들면, 스피커 또는 리시버를 포함할 수 있다. 스피커는 멀티미디어 재생 또는 녹음 재생과 같이 일반적인 용도로 사용될 수 있고, 리시버는 착신 전화를 수신하기 위해 사용될 수 있다. 일실시예에 따르면, 리시버는 스피커와 별개로, 또는 그 일부로서 구현될 수 있다.
표시 장치(160)는 전자 장치(101)의 외부(예: 사용자)로 정보를 시각적으로 제공할 수 있다. 표시 장치(160)은, 예를 들면, 디스플레이, 홀로그램 장치, 또는 프로젝터 및 해당 장치를 제어하기 위한 제어 회로를 포함할 수 있다. 일실시예에 따르면, 표시 장치(160)는 터치를 감지하도록 설정된 터치 회로(touch circuitry), 또는 상기 터치에 의해 발생되는 힘의 세기를 측정하도록 설정된 센서 회로(예: 압력 센서)를 포함할 수 있다.
오디오 모듈(170)은 소리를 전기 신호로 변환시키거나, 반대로 전기 신호를 소리로 변환시킬 수 있다. 일실시예에 따르면, 오디오 모듈(170)은, 입력 장치(150)를 통해 소리를 획득하거나, 음향 출력 장치(155), 또는 전자 장치(101)와 직접 또는 무선으로 연결된 외부 전자 장치(예: 전자 장치(102)) (예: 스피커 또는 헤드폰))를 통해 소리를 출력할 수 있다.
센서 모듈(176)은 전자 장치(101)의 작동 상태(예: 전력 또는 온도), 또는 외부의 환경 상태(예: 사용자 상태)를 감지하고, 감지된 상태에 대응하는 전기 신호 또는 데이터 값을 생성할 수 있다. 일실시예에 따르면, 센서 모듈(176)은, 예를 들면, 제스처 센서, 자이로 센서, 기압 센서, 마그네틱 센서, 가속도 센서, 그립 센서, 근접 센서, 컬러 센서, IR(infrared) 센서, 생체 센서, 온도 센서, 습도 센서, 또는 조도 센서를 포함할 수 있다.
인터페이스(177)는 전자 장치(101)이 외부 전자 장치(예: 전자 장치(102))와 직접 또는 무선으로 연결되기 위해 사용될 수 있는 하나 이상의 지정된 프로토콜들을 지원할 수 있다. 일실시예에 따르면, 인터페이스(177)는, 예를 들면, HDMI(high definition multimedia interface), USB(universal serial bus) 인터페이스, SD카드 인터페이스, 또는 오디오 인터페이스를 포함할 수 있다.
연결 단자(178)는, 그를 통해서 전자 장치(101)가 외부 전자 장치(예: 전자 장치(102))와 물리적으로 연결될 수 있는 커넥터를 포함할 수 있다. 일실시예에 따르면, 연결 단자(178)은, 예를 들면, HDMI 커넥터, USB 커넥터, SD 카드 커넥터, 또는 오디오 커넥터(예: 헤드폰 커넥터)를 포함할 수 있다.
햅틱 모듈(179)은 전기적 신호를 사용자가 촉각 또는 운동 감각을 통해서 인지할 수 있는 기계적인 자극(예: 진동 또는 움직임) 또는 전기적인 자극으로 변환할 수 있다. 일실시예에 따르면, 햅틱 모듈(179)은, 예를 들면, 모터, 압전 소자, 또는 전기 자극 장치를 포함할 수 있다.
카메라 모듈(180)은 정지 영상 및 동영상을 촬영할 수 있다. 일실시예에 따르면, 카메라 모듈(180)은 하나 이상의 렌즈들, 이미지 센서들, 이미지 시그널 프로세서들, 또는 플래시들을 포함할 수 있다.
전력 관리 모듈(188)은 전자 장치(101)에 공급되는 전력을 관리할 수 있다. 일실시예에 따르면, 전력 관리 모듈(388)은, 예를 들면, PMIC(power management integrated circuit)의 적어도 일부로서 구현될 수 있다.
배터리(189)는 전자 장치(101)의 적어도 하나의 구성 요소에 전력을 공급할 수 있다. 일실시예에 따르면, 배터리(189)는, 예를 들면, 재충전 불가능한 1차 전지, 재충전 가능한 2차 전지 또는 연료 전지를 포함할 수 있다.
통신 모듈(190)은 전자 장치(101)와 외부 전자 장치(예: 전자 장치(102), 전자 장치(104), 또는 서버(108))간의 직접(예: 유선) 통신 채널 또는 무선 통신 채널의 수립, 및 수립된 통신 채널을 통한 통신 수행을 지원할 수 있다. 통신 모듈(190)은 프로세서(120)(예: 어플리케이션 프로세서)와 독립적으로 운영되고, 직접(예: 유선) 통신 또는 무선 통신을 지원하는 하나 이상의 커뮤니케이션 프로세서를 포함할 수 있다. 일실시예에 따르면, 통신 모듈(190)은 무선 통신 모듈(192)(예: 셀룰러 통신 모듈, 근거리 무선 통신 모듈, 또는 GNSS(global navigation satellite system) 통신 모듈) 또는 유선 통신 모듈(194)(예: LAN(local area network) 통신 모듈, 또는 전력선 통신 모듈)을 포함할 수 있다. 이들 통신 모듈 중 해당하는 통신 모듈은 제 1 네트워크(198)(예: 블루투스, WiFi direct 또는 IrDA(infrared data association) 같은 근거리 통신 네트워크) 또는 제 2 네트워크(199)(예: 셀룰러 네트워크, 인터넷, 또는 컴퓨터 네트워크(예: LAN 또는 WAN)와 같은 원거리 통신 네트워크)를 통하여 외부 전자 장치와 통신할 수 있다. 이런 여러 종류의 통신 모듈들은 하나의 구성 요소(예: 단일 칩)으로 통합되거나, 또는 서로 별도의 복수의 구성 요소들(예: 복수 칩들)로 구현될 수 있다. 무선 통신 모듈(192)은 가입자 식별 모듈(196)에 저장된 가입자 정보(예: 국제 모바일 가입자 식별자(IMSI))를 이용하여 제 1 네트워크(198) 또는 제 2 네트워크(199)와 같은 통신 네트워크 내에서 전자 장치(101)를 확인 및 인증할 수 있다.
안테나 모듈(197)은 신호 또는 전력을 외부(예: 외부 전자 장치)로 송신하거나 외부로부터 수신할 수 있다. 일실시예에 따르면, 안테나 모듈은 서브스트레이트(예: PCB) 위에 형성된 도전체 또는 도전성 패턴으로 이루어진 방사체를 포함하는 하나의 안테나를 포함할 수 있다. 일실시예에 따르면, 안테나 모듈(197)은 복수의 안테나들을 포함할 수 있다. 이런 경우, 제 1 네트워크(198) 또는 제 2 네트워크(199)와 같은 통신 네트워크에서 사용되는 통신 방식에 적합한 적어도 하나의 안테나가, 예를 들면, 통신 모듈(190)에 의하여 상기 복수의 안테나들로부터 선택될 수 있다. 신호 또는 전력은 상기 선택된 적어도 하나의 안테나를 통하여 통신 모듈(190)과 외부 전자 장치 간에 송신되거나 수신될 수 있다. 어떤 실시예에 따르면, 방사체 이외에 다른 부품(예: RFIC)이 추가로 안테나 모듈(197)의 일부로 형성될 수 있다.
상기 구성요소들 중 적어도 일부는 주변 기기들간 통신 방식(예: 버스, GPIO(general purpose input and output), SPI(serial peripheral interface), MIPI(mobile industry processor interface), 또는 PCIe(Peripheral component Interconnect Express))를 통해 서로 연결되고 신호(예: 명령 또는 데이터)를 상호간에 교환할 수 있다.
일실시예에 따르면, 명령 또는 데이터는 제 2 네트워크(199)에 연결된 서버(108)를 통해서 전자 장치(101)와 외부의 전자 장치(104)간에 송신 또는 수신될 수 있다. 전자 장치(102, 104) 각각은 전자 장치(101)와 동일한 또는 다른 종류의 장치일 수 있다. 일실시예에 따르면, 전자 장치(101)에서 실행되는 동작들의 전부 또는 일부는 외부 전자 장치들(102, 104, or 108) 중 하나 이상의 외부 장치들에서 실행될 수 있다. 예를 들면, 전자 장치(101)가 어떤 기능이나 서비스를 자동으로, 또는 사용자 또는 다른 장치로부터의 요청에 반응하여 수행해야 할 경우에, 전자 장치(101)는 기능 또는 서비스를 자체적으로 실행시키는 대신에 또는 추가적으로, 하나 이상의 외부 전자 장치들에게 그 기능 또는 그 서비스의 적어도 일부를 수행하라고 요청할 수 있다. 상기 요청을 수신한 하나 이상의 외부 전자 장치들은 요청된 기능 또는 서비스의 적어도 일부, 또는 상기 요청과 관련된 추가 기능 또는 서비스를 실행하고, 그 실행의 결과를 전자 장치(101)로 전달할 수 있다. 전자 장치(101)는 상기 결과를, 그대로 또는 추가적으로 처리하여, 상기 요청에 대한 응답의 적어도 일부로서 제공할 수 있다. 이를 위하여, 예를 들면, 클라우드 컴퓨팅, 분산 컴퓨팅, 또는 클라이언트-서버 컴퓨팅 기술이 이용될 수 있다.
도 2는 다양한 실시예들에 따른, 레거시 네트워크 통신 및 5G 네트워크 통신을 지원하기 위한 전자 장치(101)의 블록도(200)이다. 도 2를 참조하면, 전자 장치(101)는 제 1 커뮤니케이션 프로세서(212), 제 2 커뮤니케이션 프로세서(214), 제 1 radio frequency integrated circuit(RFIC)(222), 제 2 RFIC(224), 제 3 RFIC(226), 제 4 RFIC(228), 제 1 radio frequency front end(RFFE)(232), 제 2 RFFE(234), 제 1 안테나 모듈(242), 제 2 안테나 모듈(244), 및 안테나(248)을 포함할 수 있다. 전자 장치(101)는 프로세서(120) 및 메모리(130)를 더 포함할 수 있다. 네트워크(199)는 제 1 네트워크(292)와 제2 네트워크(294)를 포함할 수 있다. 다른 실시예에 따르면, 전자 장치(101)는 도 1에 기재된 부품들 중 적어도 하나의 부품을 더 포함할 수 있고, 네트워크(199)는 적어도 하나의 다른 네트워크를 더 포함할 수 있다. 일실시예에 따르면, 제 1 커뮤니케이션 프로세서(212), 제 2 커뮤니케이션 프로세서(214), 제 1 RFIC(222), 제 2 RFIC(224), 제 4 RFIC(228), 제 1 RFFE(232), 및 제 2 RFFE(234)는 무선 통신 모듈(192)의 적어도 일부를 형성할 수 있다. 다른 실시예에 따르면, 제 4 RFIC(228)는 생략되거나, 제 3 RFIC(226)의 일부로서 포함될 수 있다.
제 1 커뮤니케이션 프로세서(212)는 제 1 네트워크(292)와의 무선 통신에 사용될 대역의 통신 채널의 수립, 및 수립된 통신 채널을 통한 레거시 네트워크 통신을 지원할 수 있다. 다양한 실시예들에 따르면, 제 1 네트워크는 2세대(2G), 3G, 4G, 또는 long term evolution(LTE) 네트워크를 포함하는 레거시 네트워크일 수 있다. 제 2 커뮤니케이션 프로세서(214)는 제 2 네트워크(294)와의 무선 통신에 사용될 대역 중 지정된 대역(예: 약 6GHz ~ 약 60GHz)에 대응하는 통신 채널의 수립, 및 수립된 통신 채널을 통한 5G 네크워크 통신을 지원할 수 있다. 다양한 실시예들에 따르면, 제 2 네트워크(294)는 3GPP에서 정의하는 5G 네트워크일 수 있다. 추가적으로, 일실시예에 따르면, 제 1 커뮤니케이션 프로세서(212) 또는 제 2 커뮤니케이션 프로세서(214)는 제 2 네트워크(294)와의 무선 통신에 사용될 대역 중 다른 지정된 대역(예: 약 6GHz 이하)에 대응하는 통신 채널의 수립, 및 수립된 통신 채널을 통한 5G 네크워크 통신을 지원할 수 있다. 일실시예에 따르면, 제 1 커뮤니케이션 프로세서(212)와 제 2 커뮤니케이션 프로세서(214)는 단일(single) 칩 또는 단일 패키지 내에 구현될 수 있다. 다양한 실시예들에 따르면, 제 1 커뮤니케이션 프로세서(212) 또는 제 2 커뮤니케이션 프로세서(214)는 프로세서(120), 보조 프로세서(123), 또는 통신 모듈(190)과 단일 칩 또는 단일 패키지 내에 형성될 수 있다. 예를 들어, 프로세서(120)와 제 1 커뮤니케이션 프로세서(212), 또는 프로세서(120)와 제 2 커뮤니케이션 프로세서(214)가 결합될 수 있다.
제 1 RFIC(222)는, 송신 시에, 제 1 커뮤니케이션 프로세서(212)에 의해 생성된 기저대역(baseband) 신호를 제 1 네트워크(292)(예: 레거시 네트워크)에 사용되는 약 700MHz 내지 약 3GHz의 라디오 주파수(RF) 신호로 변환할 수 있다. 수신 시에는, RF 신호가 안테나(예: 제 1 안테나 모듈(242))를 통해 제 1 네트워크(292)(예: 레거시 네트워크)로부터 획득되고, RFFE(예: 제 1 RFFE(232))를 통해 전처리(preprocess)될 수 있다. 제 1 RFIC(222)는 전처리된 RF 신호를 제 1 커뮤니케이션 프로세서(212)에 의해 처리될 수 있도록 기저대역 신호로 변환할 수 있다.
제 2 RFIC(224)는, 송신 시에, 제 1 커뮤니케이션 프로세서(212) 또는 제 2 커뮤니케이션 프로세서(214)에 의해 생성된 기저대역 신호를 제 2 네트워크(294)(예: 5G 네트워크)에 사용되는 Sub6 대역(예: 약 6GHz 이하)의 RF 신호(이하, 5G Sub6 RF 신호)로 변환할 수 있다. 수신 시에는, 5G Sub6 RF 신호가 안테나(예: 제 2 안테나 모듈(244))를 통해 제 2 네트워크(294)(예: 5G 네트워크)로부터 획득되고, RFFE(예: 제 2 RFFE(234))를 통해 전처리될 수 있다. 제 2 RFIC(224)는 전처리된 5G Sub6 RF 신호를 제 1 커뮤니케이션 프로세서(212) 또는 제 2 커뮤니케이션 프로세서(214) 중 대응하는 커뮤니케이션 프로세서에 의해 처리될 수 있도록 기저대역 신호로 변환할 수 있다.
제 3 RFIC(226)는 제 2 커뮤니케이션 프로세서(214)에 의해 생성된 기저대역 신호를 제 2 네트워크(294)(예: 5G 네트워크)에서 사용될 5G Above6 대역(예: 약 6GHz ~ 약 60GHz)의 RF 신호(이하, 5G Above6 RF 신호)로 변환할 수 있다. 수신 시에는, 5G Above6 RF 신호가 안테나(예: 안테나(248))를 통해 제 2 네트워크(294)(예: 5G 네트워크)로부터 획득되고 제 3 RFFE(236)를 통해 전처리되어 중간 주파수 신호인 IF(Intermediate Frequency) 신호(예: 약 13 GHz ~ 약 17 GHz)로 변환될 수 있다. 제 3 RFIC(226)는 변환된 IF 신호를 제 2 커뮤니케이션 프로세서(214)에 의해 처리될 수 있도록 기저대역 신호로 변환할 수 있다. 일실시예에 따르면, 제 3 RFFE(236)는 제 3 RFIC(226)의 일부로서 형성될 수 있다.
전자 장치(101)는, 일실시예에 따르면, 제 4 RFIC(228)를 더 포함할 수 있다. 제 4 RFIC(228)는 도 2와 같이 제3 RFIC(226)과 별도로 형성될 수 있다. 그러나 이에 한정되지 않으며, 제 4 RFIC(228)는 제 3 RFIC(226)에 포함되어 있을 수도 있다. 제 4 RFIC(228)는 PCIe를 통하여 프로세서(120)와 바로 연결될 수 있다. 제 4 RFIC(228)는 제 2 커뮤니케이션 프로세서(214)에 의해 생성된 기저대역 신호를 중간(intermediate) 주파수 대역(예: 약 9GHz ~ 약 11GHz)의 RF 신호(이하, IF 신호)로 변환한 뒤, 상기 IF 신호를 제 3 RFIC(226)로 전달할 수 있다. 제 3 RFIC(226)는 IF 신호를 5G Above6 RF 신호로 변환할 수 있다. 수신 시에, 5G Above6 RF 신호가 안테나(예: 안테나(248))를 통해 제 2 네트워크(294)(예: 5G 네트워크)로부터 수신되고 제 3 RFIC(226)에 의해 IF 신호로 변환될 수 있다. 제 4 RFIC(228)는 IF 신호를 제 2 커뮤니케이션 프로세서(214)가 처리할 수 있도록 기저대역 신호로 변환할 수 있다.
일실시예에 따르면, 제 1 RFIC(222)와 제 2 RFIC(224)는 단일 칩 또는 단일 패키지의 적어도 일부로 구현될 수 있다. 일실시예에 따르면, 제 1 RFFE(232)와 제 2 RFFE(234)는 단일 칩 또는 단일 패키지의 적어도 일부로 구현될 수 있다. 일실시예에 따르면, 제 1 안테나 모듈(242) 또는 제 2 안테나 모듈(244)중 적어도 하나의 안테나 모듈은 생략되거나 다른 안테나 모듈과 결합되어 대응하는 복수의 대역들의 RF 신호들을 처리할 수 있다.
일실시예에 따르면, 제 3 RFIC(226)와 안테나(248)는 동일한 서브스트레이트에 배치되어 제 3 안테나 모듈(246)을 형성할 수 있다. 예를 들어, 무선 통신 모듈(192) 또는 프로세서(120)가 제 1 서브스트레이트(예: main PCB)에 배치될 수 있다. 이런 경우, 제 1 서브스트레이트와 별도의 제 2 서브스트레이트(예: sub PCB)의 일부 영역(예: 하면)에 제 3 RFIC(226)가, 다른 일부 영역(예: 상면)에 안테나(248)가 배치되어, 제 3 안테나 모듈(246)이 형성될 수 있다. 일실시예에 따르면, 안테나(248)는, 예를 들면, 빔포밍에 사용될 수 있는 안테나 어레이를 포함할 수 있다. 제 3 RFIC(226)와 안테나(248)를 동일한 서브스트레이트에 배치함으로써 그 사이의 전송 선로의 길이를 줄이는 것이 가능하다. 이는, 예를 들면, 5G 네트워크 통신에 사용되는 고주파 대역(예: 약 6GHz ~ 약 60GHz)의 신호가 전송 선로에 의해 손실(예: 감쇄)되는 것을 줄일 수 있다. 이로 인해, 전자 장치(101)는 제 2 네트워크(294)(예: 5G 네트워크)와의 통신의 품질 또는 속도를 향상시킬 수 있다.
제 2 네트워크(294)(예: 5G 네트워크)는 제 1 네트워크(292)(예: 레거시 네트워크)와 독립적으로 운영되거나(예: Stand-Alone (SA)), 연결되어 운영될 수 있다(예: Non-Stand Alone (NSA)). 예를 들면, 5G 네트워크에는 액세스 네트워크(예: 5G radio access network(RAN) 또는 next generation RAN(NG RAN))만 있고, 코어 네트워크(예: next generation core(NGC))는 없을 수 있다. 이런 경우, 전자 장치(101)는 5G 네트워크의 액세스 네트워크에 액세스한 후, 레거시 네트워크의 코어 네트워크(예: evolved packed core(EPC))의 제어 하에 외부 네트워크(예: 인터넷)에 액세스할 수 있다. 레거시 네트워크와 통신을 위한 프로토콜 정보(예: LTE 프로토콜 정보) 또는 5G 네트워크와 통신을 위한 프로토콜 정보(예: New Radio(NR) 프로토콜 정보)는 메모리(230)에 저장되어, 다른 부품(예: 프로세서(120), 제 1 커뮤니케이션 프로세서(212), 또는 제 2 커뮤니케이션 프로세서(214))에 의해 액세스될 수 있다.
도 3은, 예를 들어, 도 2를 참조하여 설명된 제 3 안테나 모듈(246)의 구조의 일실시예를 도시한다. 도 3a는, 상기 제 3 안테나 모듈(246)을 일측에서 바라본 사시도이고, 도 3b는 상기 제 3 안테나 모듈(246)을 다른 측에서 바라본 사시도이다. 도 3c는 상기 제 3 안테나 모듈(246)의 A-A'에 대한 단면도이다.
도 3을 참조하면, 일실시예에서, 제 3 안테나 모듈(246)은 인쇄회로기판(310), 안테나 어레이(330), RFIC(radio frequency integrate circuit)(352), PMIC(power manage integrate circuit)(354), 모듈 인터페이스(370)을 포함할 수 있다. 선택적으로, 제 3 안테나 모듈(246)은 차폐 부재(390)를 더 포함할 수 있다. 다른 실시예들에서는, 상기 언급된 부품들 중 적어도 하나가 생략되거나, 상기 부품들 중 적어도 두 개가 일체로 형성될 수도 있다.
인쇄회로기판(310)은 복수의 도전성 레이어들, 및 상기 도전성 레이어들과 교번하여 적층된 복수의 비도전성 레이어들을 포함할 수 있다. 상기 인쇄회로기판(310)은, 상기 도전성 레이어에 형성된 배선들 및 도전성 비아들을 이용하여 인쇄회로기판(310) 및/또는 외부에 배치된 다양한 전자 부품들 간 전기적 연결을 제공할 수 있다.
안테나 어레이(330)(예를 들어, 도 2의 248)는, 방향성 빔을 형성하도록 배치된 복수의 안테나 엘리먼트들(332, 334, 336, 또는 338)을 포함할 수 있다. 상기 안테나 엘리먼트들은, 도시된 바와 같이 인쇄회로기판(310)의 제 1 면에 형성될 수 있다. 다른 실시예에 따르면, 안테나 어레이(330)는 인쇄회로기판(310)의 내부에 형성될 수 있다. 실시예들에 따르면, 안테나 어레이(330)는, 동일 또는 상이한 형상 또는 종류의 복수의 안테나 어레이들(예: 다이폴 안테나 어레이, 및/또는 패치 안테나 어레이)을 포함할 수 있다.
RFIC(352)(예를 들어, 도 2의 226)는, 상기 안테나 어레이(330)와 이격된, 인쇄회로기판(310)의 다른 영역(예: 상기 제 1 면의 반대쪽인 제 2 면)에 배치될 수 있다. RFIC(352)는 인쇄회로기판(310)의 제 2 면에 배치된 안테나 엘리먼트(340)와 이격되어 배치될 수 있다. 상기 RFIC는, 안테나 어레이(330)를 통해 송/수신되는, 선택된 주파수 대역의 신호를 처리할 수 있도록 구성된다. 일실시예에 따르면, RFIC(352)는, 송신 시에, 통신 프로세서(미도시)로부터 획득된 기저대역 신호를 지정된 대역의 RF 신호로 변환할 수 있다. 상기 RFIC(352)는, 수신 시에, 안테나 어레이(352)를 통해 수신된 RF 신호를, 기저대역 신호로 변환하여 통신 프로세서에 전달할 수 있다.
다른 실시예에 따르면, RFIC(352)는, 송신 시에, IFIC(intermediate frequency integrate circuit)(예를 들어, 도 2의 228)로부터 획득된 IF 신호(예: 약 13GHz ~ 약 17GHz) 를 선택된 대역의 RF 신호로 업 컨버트 할 수 있다. 상기 RFIC(352)는, 수신 시에, 안테나 어레이(330)를 통해 획득된 RF 신호를 다운 컨버트하여 IF 신호로 변환하여 상기 IFIC에 전달할 수 있다.
PMIC(354)는, 상기 안테나 어레이(330)와 이격된, 인쇄회로기판(310)의 다른 일부 영역(예: 상기 제 2 면)에 배치될 수 있다. 그러나 이에 한정되지 않으며, PMIC(354)는 RFIC(352)에 결합될 수 있다. PMIC는 메인 PCB(미도시)로부터 전압을 공급받아서, 안테나 모듈 상의 다양한 부품(예를 들어, RFIC(352))에 필요한 전원을 제공할 수 있다.
차폐 부재(390)는 RFIC(352) 또는 PMIC(354) 중 적어도 하나를 전자기적으로 차폐하도록 상기 인쇄회로기판(310)의 일부(예를 들어, 상기 제 2 면)에 배치될 수 있다. 일실시예에 따르면, 차폐 부재(390)는 쉴드캔을 포함할 수 있다.
도시되지 않았으나, 다양한 실시예들에서, 제 3 안테나 모듈(246)은, 모듈 인터페이스를 통해 다른 인쇄회로기판(예: 주 회로기판)과 전기적으로 연결될 수 있다. 상기 모듈 인터페이스는, 연결 부재, 예를 들어, 동축 케이블 커넥터, board to board 커넥터, 인터포저, 또는 FPCB(flexible printed circuit board)를 포함할 수 있다. 상기 연결 부재를 통하여, 상기 안테나 모듈의 RFIC(352) 및/또는 PMIC(354)가 상기 인쇄회로기판과 전기적으로 연결될 수 있다.
도 4는, 도 3의 제3 안테나 모듈(246)의 라인 B-B'에 대한 단면을 도시한다. 도시된 실시예의 인쇄회로기판(310)은 안테나 레이어(411)와 네트워크 레이어(413)를 포함할 수 있다.
상기 안테나 레이어(411)는, 적어도 하나의 유전층(437-1), 및 상기 유전층의 외부 표면 상에 또는 내부에 형성된 안테나 엘리먼트(336) 및/또는 급전부(425)를 포함할 수 있다. 상기 급전부(425)는 급전점(427) 및/또는 급전선(429)을 포함할 수 있다.
상기 네트워크 레이어(413)는, 적어도 하나의 유전층(437-2), 및 상기 유전층의 외부 표면 상에 또는 내부에 형성된 적어도 하나의 그라운드 층(433), 적어도 하나의 도전성 비아(435), 전송선로(423), 및/또는 신호 선로(439)를 포함할 수 있다.
아울러, 도시된 실시예에서, 도 3c의 RFIC(352)는, 예를 들어 제 1 및 제 2 연결부들(solder bumps)(440-1, 440-2)을 통하여 상기 네트워크 레이어(413)에 전기적으로 연결될 수 있다. 다른 실시예들에서는, 연결부 대신 다양한 연결 구조 (예를 들어, 납땜 또는 BGA)가 사용될 수 있다. 상기 제3 RFIC(226)는, 제 1 연결부(440-1), 전송 선로(423), 및 급전부(425)를 통하여 상기 안테나 엘리먼트(336)와 전기적으로 연결될 수 있다. 제3 RFIC(226)는 또한, 상기 제 2 연결부(440-2), 및 도전성 비아(435)를 통하여 상기 그라운드 층(433)과 전기적으로 연결될 수 있다. 도시되지는 않았으나, 제3 RFIC(226)는 또한 상기 신호 선로(439)를 통하여, 위에 언급된 모듈 인터페이스와 전기적으로 연결될 수 있다.
도 5는 일 실시 예에 따른 안테나 모듈(500)을 나타낸 도면이다. 일 실시 예에 따른 안테나 모듈(500)은 제1 PCB(710), 제2 PCB(720), RFIC(352), 또는 연결 부재(741, 742)를 포함할 수 있다. 예를 들어, 도 5에서 도시한 안테나 모듈(500)의 적어도 일 면은 도전성 패턴(예: 도전성 패치)(731_1, 732_1)이 배치 되는 면일 수 있다.
일 실시 예에서, 제1 PCB(710)는 제1 면(711) 및 제2 면(712)을 포함할 수 있다. 제1 면(711)은 제1 방향을 향할 수 있다. 예를 들어, 제1 방향은 -Z축 방향일 수 있다. 제2 면(712)은 제2 방향을 향할 수 있다. 제2 방향은 제1 방향과 반대 방향일 수 있다. 예를 들어, 제2 방향은 +Z축 방향일 수 있다.
일 실시 예에서, 제1 PCB(710)의 제2 면(712)에는 적어도 하나의 제1 도전성 패턴(731_1)이 배치될 수 있다. 적어도 하나의 제1 도전성 패턴(731_1)은 제2 면(712)의 제1 영역(730)에 배치될 수 있다. 예를 들어, 적어도 하나의 제1 도전성 패턴(731_1)은 도전성 패치(patch)일 수 있다. 그러나 이에 한정되지 않으며, 적어도 하나의 제1 도전성 패턴(731_1)은 패치, 다이폴(dipole), 또는 슬롯(slot)과 같이 빔 패턴(beam pattern)을 형성하여 신호를 송수신하는 방사체일 수 있다.
일 실시 예에서, 제2 PCB(720)는 제3 면(713) 및 제4 면(714)을 포함할 수 있다. 제3 면(713)은 제1 방향을 향할 수 있다. 예를 들어, 제2 PCB(720)는 제1 PCB(710)보다 -Z축 방향에 배치될 수 있다. 제4 면(714)은 제2 방향을 향할 수 있다. 제4 면(714)은 제1 면(711)과 이격되어 제2 방향을 향할 수 있다. 예를 들어, 제4 면(714)은 제1 PCB(710)와 지정된 거리만큼 이격된 상태에서 +Z축 방향을 향할 수 있다.
일 실시 예에서, 제2 PCB(720)의 제3 면(713)에는 적어도 하나의 제3 도전성 패턴(732_1)이 배치될 수 있다. 적어도 하나의 제3 도전성 패턴(732_1)은 제3 면(713)의 제1 영역(730)에 배치될 수 있다. 예를 들어, 적어도 하나의 제3 도전성 패턴(732_1)은 도전성 패치일 수 있다. 그러나 이에 한정되지 않으며, 적어도 하나의 제3 도전성 패턴(732_1)은 패치, 다이폴, 또는 슬롯과 같이 빔 패턴을 형성하여 신호를 송수신하는 방사체일 수 있다.
일 실시 예에서, 적어도 하나의 제1 도전성 패턴(731_1)은 제1 안테나 어레이(array)에 포함될 수 있다. 적어도 하나의 제3 도전성 패턴(732_1)은 제3 안테나 어레이에 포함될 수 있다. 적어도 하나의 제1 도전성 패턴(731_1)은 제1 PCB(710)의 제2 면(712) 상에서 어레이 구조를 갖고 어느 하나의 방향으로 나란하게 배치될 수 있다. 예를 들어, 적어도 하나의 제1 도전성 패턴(731_1)은 +Y축 방향으로 나란하게 배치되어 제1 안테나 어레이를 형성할 수 있다. 적어도 하나의 제3 도전성 패턴(732_1)은 제2 PCB(710)의 제3 면(713) 상에서 어레이 구조를 갖고 어느 하나의 방향으로 나란하게 배치될 수 있다. 예를 들어, 적어도 하나의 제3 도전성 패턴(732_1)은 +Y축 방향으로 나란하게 배치되어 제3 안테나 어레이를 형성할 수 있다.
일 실시 예에서, 제1 안테나 어레이는 적어도 하나의 제1 도전성 패턴(731_1)이 나란하게 배치된 방향과 수직인 방향으로 빔 패턴을 형성할 수 있다. 빔 패턴은 적어도 하나의 제1 도전성 패턴(731_1)의 면이 향하고 있는 방향으로 형성될 수 있다. 예를 들어, 제1 안테나 어레이는 적어도 하나의 제1 도전성 패턴(731_1)의 면이 향하고 있는 방향인 +Z축 방향으로 빔 패턴을 형성할 수 있다. 적어도 하나의 제1 도전성 패턴(731_1)이 어레이 구조로 배치되는 경우 빔 패턴을 어느 하나의 방향으로 보다 강한 방향성을 갖도록 형성할 수 있다. 이에 따라 적어도 하나의 제1 도전성 패턴(731_1)이 어레이 구조로 배치되는 경우 적어도 하나의 제1 도전성 패턴(731_1)에서 특정한 방향으로 신호를 방사하는 성능을 향상시킬 수 있다.
일 실시 예에서, RFIC(352)는 제1 면(711)에 배치될 수 있다. RFIC(352)는 제2 PCB(720)와 이격되도록 배치될 수 있다.
일 실시 예에서, 연결 부재(741, 742)는 제1 면(711) 및 제4 면(714)을 연결할 수 있다. 연결 부재(741, 742)는 제1 PCB(710) 및 제2 PCB(720) 사이에 배치될 수 있다. 연결 부재(741, 742)는 예를 들어, 제1 PCB(710) 및 제2 PCB(720)를 연결하는 인터포저(interposer) PCB일 수 있다.
일 실시 예에서, 적어도 하나의 제1 도전성 패턴(731_1)은 RFIC(352)와 연결될 수 있다. 적어도 하나의 제1 도전성 패턴(731_1)은 RFIC(352)와 제1 배선(751)을 통해 연결될 수 있다. 제1 배선(751)은 제1 PCB(710) 내부를 관통하도록 형성될 수 있다. RFIC(352)는 적어도 하나의 제1 도전성 패턴(731_1)으로 송신하려는 신호를 급전하거나 적어도 하나의 제1 도전성 패턴(731_1)으로부터 수신한 신호를 전달 받을 수 있다.
일 실시 예에서, 적어도 하나의 제3 도전성 패턴(732_1)은 연결 부재(741)를 경유하여 RFIC(352)와 연결될 수 있다. 적어도 하나의 제3 도전성 패턴(732_1)은 RFIC(352)와 제3 배선(753)을 통해 연결될 수 있다. 예를 들어, 제3 배선(753)은 제1 PCB(710)의 내부, 제1 연결 부재(741)의 내부, 및/또는 제2 PCB(720)의 내부를 관통하도록 형성될 수 있다. RFIC(352)는 적어도 하나의 제3 도전성 패턴(732_1)으로 송신하려는 신호를 급전하거나 적어도 하나의 제3 도전성 패턴(732_1)으로부터 수신한 신호를 전달 받을 수 있다.
일 실시 예에서, 제2 면(712)의 위에서 볼 때, 적어도 하나의 제1 도전성 패턴(731_1) 및 적어도 하나의 제3 도전성 패턴(732_1)은 적어도 일부가 중첩하도록 배치될 수 있다. 적어도 하나의 제1 도전성 패턴(731_1) 및 적어도 하나의 제3 도전성 패턴(732_1)은 제1 영역(730)에 배치될 수 있다.
일 실시 예에서, 적어도 하나의 제1 도전성 패턴(731_1) 및 적어도 하나의 제3 도전성 패턴(732_1) 사이에는 공간이 형성될 수 있다. 적어도 하나의 제1 도전성 패턴(731_1) 및 적어도 하나의 제3 도전성 패턴(732_1) 사이의 공간은 제1 PCB(710) 및/또는 제2 PCB(720)에 비해 낮은 유전율을 가질 수 있다. 일 실시 예에서, 상기 공간은 제1 PCB(710) 및/또는 제2 PCB(720)에 비해 낮은 유전율을 갖는 물질로 채워질 수도 있다.
일 실시 예에서, 적어도 하나의 제1 도전성 패턴(731_1) 및 적어도 하나의 제3 도전성 패턴(732_1)은 제1 방향, 상기 제2 방향, 및/또는 상기 제1 방향 및 상기 제2 방향과 수직인 방향으로 빔 패턴을 형성할 수 있다. 적어도 하나의 제1 도전성 패턴(731_1) 및 적어도 하나의 제3 도전성 패턴(732_1) 사이에 낮은 유전율을 갖는 부분이 형성되는 경우 적어도 하나의 제1 도전성 패턴(731_1) 및 적어도 하나의 제3 도전성 패턴(732_1)에서 형성하는 빔 패턴이 +Z축, -Z축, 및/또는 +X축 방향으로 형성될 수 있다.
일 실시 예에서, 제1 PCB(710) 및/또는 제2 PCB(720)의 적어도 일 면에는 추가적으로 도전성 패턴을 배치할 수 있다. 예를 들어, 적어도 하나의 제1 도전성 패턴(731_1)과 별도로 제2 면(712) 상에 추가적으로 제1 도전성 패턴(731_1)과 나란히 도전성 패턴을 추가적으로 배치할 수 있다.
도 6은 일 실시 예에 따른 안테나 모듈(600)을 나타낸 도면이다. 일 실시 예에 따른 안테나 모듈(600)은 제1 PCB(710), 제2 PCB(720), RFIC(352), 또는 연결 부재(741, 742)를 포함할 수 있다.
일 실시 예에서, 제1 PCB(710)의 제1 면(711)에는 적어도 하나의 제2 도전성 패턴(731_2)이 배치될 수 있다. 적어도 하나의 제2 도전성 패턴(731_2)은 제1 면(711)의 제1 영역(730)에 배치될 수 있다. 예를 들어, 적어도 하나의 제2 도전성 패턴(731_2)은 도전성 패치(patch)일 수 있다. 그러나 이에 한정되지 않으며, 적어도 하나의 제2 도전성 패턴(731_2)은 패치, 다이폴, 또는 슬롯과 같이 빔 패턴을 형성하여 신호를 송수신하는 방사체일 수 있다.
일 실시 예에서, 제2 PCB(720)의 제4 면(714)에는 적어도 하나의 제4 도전성 패턴(732_2)이 배치될 수 있다. 적어도 하나의 제4 도전성 패턴(732_2)은 제4 면(714)의 제1 영역(730)에 배치될 수 있다. 예를 들어, 적어도 하나의 제4 도전성 패턴(732_2)은 도전성 패치일 수 있다. 그러나 이에 한정되지 않으며, 적어도 하나의 제4 도전성 패턴(732_2)은 패치, 다이폴, 또는 슬롯과 같이 빔 패턴을 형성하여 신호를 송수신하는 방사체일 수 있다.
일 실시 예에서, 적어도 하나의 제2 도전성 패턴(731_2)은 제2 안테나 어레이에 포함될 수 있다. 적어도 하나의 제4 도전성 패턴(732_2)은 제4 안테나 어레이에 포함될 수 있다. 적어도 하나의 제2 도전성 패턴(731_2)은 제1 PCB(710)의 제1 면(711) 상에서 어레이 구조를 갖고 어느 하나의 방향으로 나란하게 배치될 수 있다. 예를 들어, 적어도 하나의 제2 도전성 패턴(731_2)은 +Y축 방향으로 나란하게 배치되어 제2 안테나 어레이를 형성할 수 있다. 적어도 하나의 제4 도전성 패턴(732_2)은 제2 PCB(710)의 제4 면(714) 상에서 어레이 구조를 갖고 어느 하나의 방향으로 나란하게 배치될 수 있다. 예를 들어, 적어도 하나의 제4 도전성 패턴(732_2)은 +Y축 방향으로 나란하게 배치되어 제4 안테나 어레이를 형성할 수 있다.
일 실시 예에서, 적어도 하나의 제2 도전성 패턴(731_2)은 RFIC(352)와 연결될 수 있다. 적어도 하나의 제2 도전성 패턴(731_2)은 RFIC(352)와 제2 배선(752)을 통해 연결될 수 있다. 제2 배선(752)은 제1 PCB(710) 내부를 관통하도록 형성될 수 있다. RFIC(352)는 적어도 하나의 제2 도전성 패턴(731_2)으로 송신하려는 신호를 급전하거나 적어도 하나의 제2 도전성 패턴(731_2)으로부터 수신한 신호를 전달 받을 수 있다.
일 실시 예에서, 적어도 하나의 제4 도전성 패턴(732_2)은 연결 부재(742)를 경유하여 RFIC(352)와 연결될 수 있다. 적어도 하나의 제4 도전성 패턴(732_2)은 RFIC(352)와 제4 배선(754)을 통해 연결될 수 있다. 예를 들어, 제4 배선(754)은 제1 PCB(710)의 내부, 제2 연결 부재(742)의 내부, 및/또는 제2 PCB(720)의 내부를 관통하도록 형성될 수 있다. RFIC(352)는 적어도 하나의 제4 도전성 패턴(732_2)으로 송신하려는 신호를 급전하거나 적어도 하나의 제4 도전성 패턴(732_2)으로부터 수신한 신호를 전달 받을 수 있다.
일 실시 예에서, 제2 면(712)의 위에서 볼 때, 적어도 하나의 제2 도전성 패턴(731_2) 및 적어도 하나의 제4 도전성 패턴(732_2)은 적어도 일부가 중첩하도록 배치될 수 있다. 적어도 하나의 제2 도전성 패턴(731_2) 및 적어도 하나의 제4 도전성 패턴(732_2)은 제1 영역(730)에 배치될 수 있다.
일 실시 예에서, 적어도 하나의 제2 도전성 패턴(731_2) 및 적어도 하나의 제4 도전성 패턴(732_2) 사이에는 공간이 형성될 수 있다. 적어도 하나의 제2 도전성 패턴(731_2) 및 적어도 하나의 제4 도전성 패턴(732_2) 사이의 공간은 제1 PCB(710) 및/또는 제2 PCB(720)에 비해 낮은 유전율을 가질 수 있다. 일 실시 예에서, 상기 공간은 제1 PCB(710) 및/또는 제2 PCB(720)에 비해 낮은 유전율을 갖는 물질로 채워질 수도 있다.
일 실시 예에서, 적어도 하나의 제2 도전성 패턴(731_2) 및 적어도 하나의 제4 도전성 패턴(732_2)은 상기 제1 방향 및 상기 제2 방향과 수직인 방향으로 빔 패턴을 형성할 수 있다. 적어도 하나의 제2 도전성 패턴(731_2) 및 적어도 하나의 제4 도전성 패턴(732_2) 사이에 낮은 유전율을 갖는 부분이 형성되는 경우, 적어도 하나의 제2 도전성 패턴(731_2) 및 적어도 하나의 제4 도전성 패턴(732_2)에서 형성하는 빔 패턴이 +X축 방향으로 형성될 수 있다.
도 7은 일 실시 예에 따른 안테나 모듈(700)을 나타낸 도면이다. 일 실시 예에 따른 안테나 모듈(700)은 제1 PCB(710), 제2 PCB(720), RFIC(352), 또는 연결 부재(741, 742)를 포함할 수 있다.
일 실시 예에서, 제1 PCB(710)는 제1 면(711) 및 제2 면(712)을 포함할 수 있다. 제1 면(711)은 제1 방향을 향할 수 있다. 예를 들어, 제1 방향은 -Z축 방향일 수 있다. 제2 면(712)은 제2 방향을 향할 수 있다. 제2 방향은 제1 방향과 반대 방향일 수 있다. 예를 들어, 제2 방향은 +Z축 방향일 수 있다.
일 실시 예에서, 제1 PCB(710)의 제1 면(711) 및/또는 제2 면(712)에는 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2)이 배치될 수 있다. 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2)은 제1 면(711)의 제1 영역(730) 및/또는 제2 면(712)의 제1 영역(730) 중 적어도 하나에 배치될 수 있다.
일 실시 예에서, 제2 PCB(720)는 제3 면(713) 및 제4 면(714)을 포함할 수 있다. 제3 면(713)은 제1 방향을 향할 수 있다. 예를 들어, 제2 PCB(720)는 제1 PCB(710)보다 -Z축 방향에 배치될 수 있다. 제4 면(714)은 제2 방향을 향할 수 있다. 제4 면(714)은 제1 면(711)과 이격되어 제2 방향을 향할 수 있다. 예를 들어, 제4 면(714)은 제1 PCB(710)와 지정된 거리만큼 이격된 상태에서 +Z축 방향을 향할 수 있다.
일 실시 예에서, 제2 PCB(720)의 제3 면(713) 및/또는 제4 면(714)에는 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2)이 배치될 수 있다. 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2)은 제3 면(713)의 제1 영역(730) 및/또는 제4 면(714)의 제1 영역(730) 중 적어도 하나에 배치될 수 있다.
일 실시 예에서, 적어도 하나의 제1 도전성 패턴(731_1), 적어도 하나의 제2 도전성 패턴(731_2), 적어도 하나의 제3 도전성 패턴(732_1), 및 적어도 하나의 제4 도전성 패턴(732_2)은 실질적으로 동일한 형상을 가질 수 있다. 적어도 하나의 제1 도전성 패턴(731_1), 적어도 하나의 제2 도전성 패턴(731_2), 적어도 하나의 제3 도전성 패턴(732_1), 및 적어도 하나의 제4 도전성 패턴(732_2)은 실질적으로 동일한 크기를 가질 수 있다.
일 실시 예에서, RFIC(352)는 제1 면(711)에 배치될 수 있다. RFIC(352)는 제2 PCB(720)와 이격되도록 배치될 수 있다.
일 실시 예에서, 연결 부재(741, 742)는 제1 면(711) 및 제4 면(714)을 연결할 수 있다. 연결 부재(741, 742)는 제1 PCB(710) 및 제2 PCB(720) 사이에 배치될 수 있다. 연결 부재(741, 742)는 제1 PCB(710) 및 제2 PCB(720)를 연결하는 인터포저(interposer) PCB일 수 있다.
일 실시 예에서, 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2)은 RFIC(352)와 연결될 수 있다. 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2)은 RFIC(352)와 제1 및 제2 배선(751, 752)을 통해 연결될 수 있다. 예를 들어, 제1 및 제2 배선(751, 752)은 제1 PCB(710) 내부를 관통하도록 형성될 수 있다. RFIC(352)는 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2)으로 송신하려는 신호를 급전하거나 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2)이 외부로부터 수신한 신호를 전달 받을 수 있다.
일 실시 예에서, 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2)은 연결 부재(741, 742)를 경유하여 RFIC(352)와 연결될 수 있다. 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2)은 RFIC(352)와 제3 및 제4 배선(753, 754)을 통해 연결될 수 있다. 예를 들어, 제3 및 제4 배선(753, 754)은 제1 PCB(710)의 내부, 연결 부재(741, 742)의 내부, 및/또는 제2 PCB(720)의 내부를 관통하도록 형성될 수 있다. RFIC(352)는 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2)으로 송신하려는 신호를 급전하거나 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2)이 외부로부터 수신한 신호를 전달 받을 수 있다.
일 실시 예에서, 제2 면(712)의 위에서 볼 때, 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2) 및 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2)은 적어도 일부가 중첩하도록 배치될 수 있다. 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2) 및 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2)은 제1 영역(730)에 배치될 수 있다. 일 실시 예에서, 제2 도전성 패턴(731_2)은 제1 면(711)에 배치되고, 제1 도전성 패턴 (731_1)은 제2 면(712)에 배치될 수 있다. 제3 도전성 패턴(732_1)은 제3 면(713)에 배치되고, 제4 도전성 패턴(732_2)은 제4 면(714)에 배치될 수 있다.
일 실시 예에서, 제1 면(711)에 인접하게, 또는 제1 면(711) 상에 적어도 하나의 제1 도전성 패턴(731_1)이 배치되고, 제2 면(712)에 인접하게, 또는 제2 면(712) 상에 적어도 하나의 제2 도전성 패턴(731_2)이 배치되고, 제3 면(713)에 인접하게, 또는 제3 면(713) 상에 적어도 하나의 제3 도전성 패턴(732_1)이 배치되고, 제4 면(714)에 인접하게, 또는 제4 면(714) 상에 적어도 하나의 제4 도전성 패턴(732_2)이 배치될 수 있다. 적어도 하나의 제1 도전성 패턴(731_1), 적어도 하나의 제2 도전성 패턴(731_2), 적어도 하나의 제3 도전성 패턴(732_1) 및 적어도 하나의 제4 도전성 패턴(732_2)은 제1 면(711)의 위에서 볼 때, 서로 적어도 일부 중첩되도록 배치될 수 있다.
일 실시 예에서, 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2) 및 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2) 사이에는 공간이 형성될 수 있다. 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2) 및 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2) 사이의 공간은 제1 PCB(710) 및/또는 제2 PCB(720)에 비해 낮은 유전율을 가질 수 있다. 일 실시 예에서, 상기 공간은 제1 PCB(710) 및/또는 제2 PCB(720)에 비해 낮은 유전율을 갖는 물질로 채워질 수도 있다.
일 실시 예에서, 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2) 및 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2)는 제1 방향, 상기 제2 방향, 및/또는 상기 제1 방향 및 상기 제2 방향과 수직인 방향으로 빔 패턴(beam pattern)을 형성할 수 있다. 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2) 및 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2) 사이에 낮은 유전율을 갖는 부분이 형성되어 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2) 및 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2)에서 형성하는 빔 패턴이 +Z축, -Z축, 및/또는 +X축 방향으로 형성될 수 있다. 예를 들어, RFIC(352)가 제2 면(712)에 배치된 적어도 하나의 제1 도전성 패턴(731_1) 및 제3 면(713)에 배치된 제3 도전성 패턴(732_1)에 신호를 급전하는 경우, +Z축 및 -Z축 방향으로 방향성을 갖는 빔 패턴이 형성될 수 있다. 다른 예로, RFIC(352)가 제1 면(711)에 배치된 적어도 하나의 제2 도전성 패턴(731_2) 및 제4 면(714)에 배치된 적어도 하나의 제4 도전성 패턴(732_2)에 신호를 급전하는 경우, +Y축 및 -Y축 방향으로 강한 방향성을 갖는 빔 패턴이 형성될 수 있다.
일 실시 예에서, 안테나 모듈에 인터포저를 사용하여 3 방향에 유효한 빔 패턴을 형성할 수 있다. 예를 들어, 전자 장치(101)의 전면, 후면, 및/또는 측면 중 원하는 방향으로 빔 패턴을 형성할 수 있다. 이에 따라 하나의 안테나 모듈을 이용하여 3개 면을 모두 커버(cover)할 수 있어 우수한 커버리지(coverage)를 가질 수 있다.
일 실시 예에서, 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2)으로 급전되는 제1 신호 및 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2)으로 급전되는 제2 신호의 위상이 서로 반대일 수 있다. 예를 들어, 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2)로 급전되는 제1 신호 및 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2)으로 급전되는 제2 신호의 위상 차이는 180도일 수 있다. 다른 예로, 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2)로 급전되는 제1 신호 및 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2)으로 급전되는 제2 신호의 전류의 방향이 서로 반대일 수 있다.
예를 들어, 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2)으로 급전되는 신호와 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2)으로 급전되는 신호의 위상이 180도 차이나도록 설정하는 경우 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2)으로 급전되는 신호에 의해 형성되는 빔 패턴 및 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2)으로 급전되는 신호에 의해 형성되는 빔 패턴이 서로 보강 간섭을 일으키도록 할 수 있다. 이에 따라 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2) 및 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2)에 의해 빔 패턴의 강도가 증가하고 통신 성능이 향상될 수 있다. 또 다른 예로, 위상 쉬프트가 발생하지 않은 신호의 경우, 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2)은 +Z축 방향으로 빔 패턴을 형성하고, 적어도 하나의 제3 도전성 패턴 및 적어도 하나의 제4 도전성 패턴(732_1, 732_2)은 -Z축 방향으로 빔 패턴을 형성할 수 있다.
일 실시 예에서, 제1 PCB(710)의 제2 면(712)에는 +Z축 방향으로 신호를 방사하기 위한 제5 도전성 패턴 내지 제7 도전성 패턴(733, 734, 735)이 배치될 수 있다. 제5 도전성 패턴 내지 제7 도전성 패턴(733, 734, 735)은 제5 내지 제7 배선(755, 756, 757)을 통해 RFIC(352)와 연결될 수 있다.
도 8a는 일 실시 예에 따른 제1 PCB(710)의 제1 면(711)을 나타낸 도면이다. 도 8b는 일 실시 예에 따른 제1 PCB(710)의 제1 면(711)을 나타낸 도면이다.
일 실시 예에서, RFIC(352)는 제1 면(711)의 적어도 일부 영역 상에 배치될 수 있다. RFIC(352)는 적어도 하나의 제2 도전성 패턴(731_2)에 송신 신호를 급전하거나 적어도 하나의 제2 도전성 패턴(731_2)이 수신하는 신호를 전달 받을 수 있다.
일 실시 예에서, 제1 PCB(710)의 제1 면(711) 상에는 제2 도전성 패턴(731_2)으로 이루어진 적어도 하나의 안테나 어레이(801, 802)가 형성될 수 있다. 예를 들어, 도 8a와 같이 제1 면(711)의 일 측 가장자리에 하나의 안테나 어레이(801)가 형성될 수 있다. 다른 예로, 도 8b와 같이 제1 면(711)의 양 측 가장자리에 각각 안테나 어레이(801, 802)가 형성되어 총 2개의 안테나 어레이(801, 802)가 형성될 수 있다.
일 실시 예에서, PCB 커넥터(610)는 제1 면(711) 상에서 RFIC(352)와 중첩되지 않도록 배치될 수 있다. PCB 커넥터(610)는 제1 PCB(710)를 메인 PCB(예: 도 11의 메인 PCB(1150))와 연결시킬 수 있다. PCB 커넥터(610)는 RFIC(352)를 메인 PCB(1150)에 배치된 프로세서(예: 도 1의 프로세서(120))와 전기적으로 연결시킬 수 있다.
일 실시 예에서, 적어도 하나의 제2 도전성 패턴(731_2)은 제1 면(711) 상에서 RFIC(352) 및 PCB 커넥터(610)와 중첩되지 않도록 배치될 수 있다. 예를 들어, 적어도 하나의 제2 도전성 패턴(731_2)은 제1 면(711)에서 Y축과 평행한 가장자리에 인접하도록 배치될 수 있다.
일 실시 예에서, 제1 면(711)에는 제1 연결 단자(811, 812)가 배치될 수 있다. 예를 들어, 도 8a와 같이 제1 면(711) 상에서 X축 방향으로 일 측 가장자리에 제1 연결 단자(811)가 형성될 수 있다. 다른 예로, 도 8b와 같이 제1 면(711) 상에서 X축 방향으로 양 측 가장자리에 각각 제1 연결 단자(811, 812)가 형성될 수 있다. 제1 연결 단자(811, 812)는 제1 PCB(710) 및 연결 부재(741, 742)를 연결하는 도전성 단자 및/또는 도전성 패드(pad)일 수 있다. 예를 들어, 제1 연결 단자(811, 812)는 인터포저 PCB로 구현된 연결 부재(741, 742)가 연결되는 금속 패드인 인터포저 핀(pin) 그룹일 수 있다. 제1 연결 단자(811, 812)는 연결 부재(741, 742)와 연결될 수 있다. 연결 부재(741, 742)는 제1 연결 단자(811, 812)를 제2 PCB(720)의 연결 단자(예: 도 9a 및/또는 도 9b의 제2 연결 단자(911, 912))와 연결시킬 수 있다. 예를 들어, 연결 부재(741, 742)는 비아 홀(via hole)로 형성될 수 있다. 제1 연결 단자(811, 812)는 연결 부재(741, 742) 내부의 비아 홀을 통해 제2 연결 단자(911, 912)와 연결될 수 있다.
도 9a는 일 실시 예에 따른 제2 PCB(720)의 제4 면(714)을 나타낸 도면이다. 도 9b는 일 실시 예에 따른 제2 PCB(720)의 제4 면(714)을 나타낸 도면이다.
일 실시 예에서, 제4 면(714)에는 적어도 하나의 제4 도전성 패턴(732_2)이 배치될 수 있다. 적어도 하나의 제4 도전성 패턴(732_2)은 제4 면(714)에서 Y축과 평행한 가장자리에 인접하도록 배치될 수 있다.
일 실시 예에서, 제2 PCB(720)의 제4 면(714) 상에는 제4 도전성 패턴(732_2)으로 이루어진 적어도 하나의 안테나 어레이(901, 902)가 형성될 수 있다. 예를 들어, 도 9a와 같이 제4 면(714) 상에서 Y축 방향으로 일 측 가장자리에 하나의 안테나 어레이(901)가 형성될 수 있다. 다른 예로, 도 9b와 같이 제4 면(714) 상에서 Y축 방향으로 양 측 가장자리에 각각 안테나 어레이(901, 902)가 형성되어 총 2개의 안테나 어레이(901, 902)가 형성될 수 있다.
일 실시 예에서, 제2 PCB(720)에는 개구부(910)가 형성될 수 있다. 개구부(910)는 제2 PCB(720)를 제1 방향으로 관통하도록 형성될 수 있다. 개구부(910)는 제2 PCB(720)에서 PCB 커넥터(610)와 제1 방향으로 중첩되는 영역에 형성될 수 있다. 개구부(910)를 이용하여 제2 PCB(720) 상에서 PCB 커넥터(610) 체결을 위하여 일부 영역을 제거하는 구조를 구현할 수 있다. 개구부(910)가 형성되는 경우 PCB 커넥터(610)의 배치를 보다 자유롭게 할 수 있다. 그러나 이에 한정되지 않으며, 개구부(910) 없이 PCB 커넥터(610)를 배치할 수 있다. 예를 들어, 메인 PCB(예: 도 11의 메인 PCB(1150))에 PCB 커넥터(610)의 연결을 위한 추가 영역을 확보할 수 있다. 다른 예로, 제2 PCB(720) 상에 PCB 커넥터(610)를 실장할 수도 있다.
일 실시 예에서, 제4 면(714)에는 제2 연결 단자(911, 912)가 배치될 수 있다. 예를 들어, 도 9a와 같이 제4 면(714)의 일 측 가장자리에 제2 연결 단자(911)가 형성될 수 있다. 다른 예로, 도 9b와 같이 제4 면(714)의 양 측 가장자리에 각각 제2 연결 단자(911, 912)가 형성될 수 있다. 제2 연결 단자(911, 912)는 제2 PCB(720) 및 연결 부재(741, 742)를 연결하는 도전성 단자 및/또는 도전성 패드일 수 있다. 예를 들어, 제2 연결 단자(911, 912)는 인터포저 핀 그룹일 수 있다. 제2 연결 단자(911, 912)는 제1 연결 단자(811, 812)와 제1 방향으로 서로 대면하도록 형성될 수 있다. 제2 연결 단자(911, 912)는 연결 부재(741, 742)와 연결될 수 있다. 예를 들어, 제2 연결 단자(911, 912)는 연결 부재(741, 742) 내부의 비아 홀을 통해 제1 연결 단자(811, 812)와 연결될 수 있다.
도 10은 일 실시 예에 따른 제2 PCB(720)의 제3 면(713)을 나타낸 도면이다.
일 실시 예에서, 제3 면(713)의 적어도 일부 영역에는 방열 부재(1010)가 배치될 수 있다. 방열 부재(1010)는 적어도 하나의 제3 도전성 패턴(732_1)과 이격되어 배치될 수 있다. 방열 부재(1010)는 제2 PCB(720)에서 발생하는 열을 방출할 수 있다. 그러나 이에 한정되지 않으며, 방열 부재(1010)는 제1 PCB(710) 및/또는 RFIC(352)에서 발생하는 열을 외부로 방출할 수 있다. 일 실시 예에서, 제2 PCB(720)의 제3 면(713)에는 적어도 하나의 제3 도전성 패턴(732_1)을 일부 영역에 배치하지 않고 RFIC(352)의 방열을 위한 방열 부재(1010)를 배치할 수 있다.
일 실시 예에서, 제3 면(713)의 적어도 일부 영역에는 그라운드(1030)가 배치될 수 있다. 그라운드(1030)는 도전성 플레이트(plate) 또는 도전성 패턴일 수 있다. 그라운드(1030)는 적어도 하나의 제3 도전성 패턴(732_1)과 이격되어 배치될 수 있다.
일 실시 예에서, 제3 면(713)의 적어도 일부 영역에는 필컷(fillcut) 부(1020)가 배치될 수 있다. 필컷 부(1020)는 방열 부재(1010) 및 그라운드(1030) 사이에 배치될 수 있다.
일 실시 예에서, 제2 PCB(720)의 적어도 하나의 제3 도전성 패턴(732_1)은 적어도 하나의 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴(731_1, 731_2)과 페어(pair)를 이루면서 혼(horn) 안테나 형상을 구현할 수 있다.
도 11은 일 실시 예에 따른 전자 장치(1100)(예: 도 1의 전자 장치(101))를 나타낸 도면이다. 전자 장치(1100)는 하우징(1110, 1120, 1130), 지지 부재(1140), 메인 PCB(1150), 제1 PCB(710), 제2 PCB(720), 및/또는 연결 부재(741, 742)를 포함할 수 있다.
일 실시 예에서, 하우징(1110, 1120, 1130)은 전면 플레이트(1110), 후면 플레이트(1120), 및/또는 측면 부재(1130)를 포함할 수 있다. 전면 플레이트(1110)는 제1 방향을 향할 수 있다. 예를 들어, 전면 플레이트(1110)는 -Z축 방향을 향할 수 있다. 전면 플레이트(1110)를 통해 화면을 표시하는 디스플레이의 적어도 일부가 보여질 수 있다. 후면 플레이트(1120)는 제1 방향과 반대 방향인 제2 방향을 향할 수 있다. 예를 들어, 후면 플레이트(1120)는 +Z축 방향을 향할 수 있다. 후면 플레이트(1120)는 글라스(glass) 및/또는 강화 플라스틱과 같이 외부로부터의 충격을 흡수할 수 있는 물질로 형성될 수 있다.
일 실시 예에서, 측면 부재(1130)는 전면 플레이트(1110) 및 후면 플레이트(1120) 사이에 공간을 형성할 수 있다. 측면 부재(1130)는 전면 플레이트의(1110)의 일 측 및 후면 플레이트(1120)의 일 측을 연결할 수 있다. 측면 부재(1130)의 적어도 일부는 도전성 물질일 수 있다. 예를 들어, 측면 부재(1130)는 후면 플레이트(1120)와 인접한 제1 절연부(1131), 제1 절연부(1131)와 이격되어 전면 플레이트(1110)와 인접한 제2 절연부(1132), 및 제1 절연부(1131)와 제2 절연부(1132) 사이에 배치되는 금속부(1133)를 포함할 수 있다.
일 실시 예에서, 지지 부재(1140)는 측면 부재(1130)가 형성하는 공간에 배치될 수 있다. 지지 부재(1140)은 금속으로 형성될 수 있다.
일 실시 예에서, 메인 PCB(1150)는 측면 부재(1130)가 형성하는 공간에 배치될 수 있다. 메인 PCB(1150)는 적어도 하나의 프로세서(예: 도 1의 프로세서(120))를 포함할 수 있다. 메인 PCB(1150)는 프로세서(120)를 포함하는 PCB임을 나타내기 위해 사용한 용어이며, 주된 PCB를 뜻하는 것으로 한정되지 않는다. 이에 따라 메인 PCB(1150)는 일반적인 인쇄 회로 기판으로 구현될 수 있으며 인쇄 회로 기판이라는 용어로 대체될 수 있다.
일 실시 예에서, 제1 PCB(710)는 측면 부재(1130)가 형성하는 공간에 배치될 수 있다. 제1 PCB(710)는 제1 방향을 향하는 제1 면(예: 도 7의 제1 면(711)) 및 제2 방향을 향하는 제2 면(예: 도 7의 제2 면(712))을 포함할 수 있다. 제1 PCB(710)의 제1 면(711) 및/또는 제2 면(712)에는 적어도 하나의 제1 도전성 패턴 및/또는 적어도 하나의 제2 도전성 패턴(예: 도 7의 적어도 하나의 제1 도전성 패턴 및 제2 도전성 패턴(731_1, 731_2))이 배치될 수 있다.
일 실시 예에서, 제2 PCB(720)는 측면 부재(1130)가 형성하는 공간에 배치될 수 있다. 제2 PCB(720)는 제1 방향을 향하는 제3 면(예: 도 7의 제3 면(713) 및 제1 면(711)과 이격되어 제2 방향을 향하는 제4 면(예: 도 7의 제4 면(714))을 포함할 수 있다. 제2 PCB(720)의 제3 면(713) 및/또는 제4 면(714)에는 적어도 하나의 제3 도전성 패턴 및/또는 적어도 하나의 제4 도전성 패턴(예: 도 7의 적어도 하나의 제3 도전성 패턴 및 제4 도전성 패턴(732_1, 732_2))이 배치될 수 있다.
일 실시 예에서, 연결 부재(741, 742)는 제1 PCB(710) 및 제2 PCB(720)를 연결할 수 있다. 연결 부재(741, 742)는 제1 PCB(710) 및 제2 PCB(720) 사이에 배치될 수 있다. 예를 들어, 연결 부재(741, 742)는 제1 면(711) 및 제4 면(714)을 연결하는 인터포저(interposer) PCB일 수 있다.
일 실시 예에서, 메인 PCB(1150), 제1 PCB(710), 및/또는 제2 PCB(720) 중 적어도 하나에는 RFIC(352)가 실장될 수 있다. 예를 들어, 도 11과 같이 RFIC(352)는 제1 PCB(710) 및 제2 PCB(720) 사이에 배치되도록 제1 PCB(710)의 일 면에 실장되고, RFIC(352)와 메인 PCB(1150)는 적어도 하나의 배선을 통해 전기적으로 연결될 수 있다. 다른 예로, RFIC(352)는 PCB(115) 상에 실장되어 있고, RFIC(352)와 제1 PCB(710)가 적어도 하나의 배선을 통해 전기적으로 연결될 수 있다. 또 다른 예로, RFIC(352)는 제2 PCB(720)의 일 면에 실장될 수 있다.
일 실시 예에서, 적어도 하나의 제1 도전성 패턴 및 제2 도전성 패턴(731_1, 731_2)은 RFIC(352)와 연결될 수 있다. 적어도 하나의 제3 도전성 패턴 및 제4 도전성 패턴(732_1, 732_2)은 연결 부재(741, 742)를 경유하여 RFIC(352)와 연결될 수 있다. 제2 면(712)의 위에서 볼 때, 적어도 하나의 제1 도전성 패턴 및 제2 도전성 패턴(731_1, 731_2) 및 적어도 하나의 제3 도전성 패턴 및 제4 도전성 패턴(732_1, 732_2)은 적어도 일부 중첩하도록 배치될 수 있다. 예를 들어, 적어도 하나의 제1 도전성 패턴 및 제2 도전성 패턴(731_1, 731_2)은 상기 제1 면(711)의 제1 영역(730) 및 제2 면(712)의 제1 영역(730)에 제1 방향으로 서로 중첩되도록 배치되고, 적어도 하나의 제3 도전성 패턴 및 제4 도전성 패턴(732_1, 732_2)은 제3 면(713)의 제1 영역(730) 및 제4 면(714)의 제1 영역(730)에 제1 방향으로 서로 중첩되도록 배치될 수 있다.
일 실시 예에서, 제1 PCB(710) 및 제2 PCB(720)는 금속부(1133)와 인접하도록 배치될 수 있다. 예를 들어, 적어도 하나의 제1 도전성 패턴 및 제2 도전성 패턴(732_1, 731_2) 및 적어도 하나의 제3 도전성 패턴 및 제4 도전성 패턴(732_1, 732_2)은 금속부(1133)와 +X축 방향으로 인접하도록 배치될 수 있다. 적어도 하나의 제1 도전성 패턴 및 제2 도전성 패턴(732_1, 731_2) 및 적어도 하나의 제3 도전성 패턴 및 제4 도전성 패턴(732_1, 732_2) 사이에 공간을 두고, 제2 면(712)의 위에서 볼 때, 적어도 일부 중첩하도록 형성되는 경우, 제1 PCB(710) 및 제2 PCB(720)에서 형성하는 빔 패턴은 금속부(1133)를 우회하면서 형성될 수 있다. 이에 따라, 적어도 하나의 제1 도전성 패턴 및 제2 도전성 패턴(732_1, 731_2) 및 적어도 하나의 제3 도전성 패턴 및 제4 도전성 패턴(732_1, 732_2)은 +X축 방향을 향하는 빔 패턴을 형성할 수 있다.
일 실시 예에서, 지지 부재(1140)는 제1 PCB(710)의 제2 면(712) 및 제2 PCB(720)의 제3 면(713)을 둘러싸도록 배치될 수 있다. 지지 부재(1140)는 제1 PCB(710) 및 제2 PCB(720)와 이격되어 배치될 수 있다. 지지 부재(1140)는 전면 플레이트(1110) 및 후면 플레이트(1120)를 지지하도록 배치될 수 있다.
일 실시 예에서, 안테나 모듈은 인터포저를 포함하는 연결 부재(741, 742)를 포함할 수 있다. 안테나 모듈은 제1 PCB(710) 및 제2 PCB(720)가 결합된 구성을 이용할 수 있다.
도 12는 다른 실시 예에 따른 안테나 모듈(1200)을 나타낸 도면이다. 다른 실시 예에 따른 안테나 모듈(1200)은 PCB(1210) 및/또는 RFIC(352)를 포함할 수 있다.
일 실시 예에서, PCB(1210)는 제1 면(1211) 및 제2 면(1212)을 포함할 수 있다. 제1 면(1211)은 제1 방향을 향할 수 있다. 예를 들어, 제1 방향은 -Z축 방향일 수 있다. 제2 면(1212)은 제1 방향과 반대 방향인 제2 방향을 향할 수 있다. 예를 들어, 제2 방향은 +Z축 방향일 수 있다.
일 실시 예에서, PCB(1210)는 제1 유전층(1213), 제2 유전층(1214), 및 제3 유전층(1215)을 포함할 수 있다. 제1 유전층(1213)은 제1 면(1211)에 인접하도록 배치될 수 있다. 제1 유전층(1213)은 제1 유전율을 가질 수 있다. 제2 유전층(1214)은 제1 유전층(1213)과 제2 면(1212) 사이에 배치될 수 있다. 예를 들어, 제2 유전층(1214)은 제1 유전층(1213)의 제2 방향을 향하는 면에 인접하도록 배치될 수 있다. 제2 유전층(1214)은 제1 유전율과 다른 제2 유전율을 가질 수 있다. 예를 들어, 제2 유전율은 제1 유전율보다 작을 수 있다. 제3 유전층(1215)은 제2 면(1212)과 제2 유전층(1214) 사이에 배치될 수 있다. 제3 유전층(1215)은 제3 유전율을 가질 수 있다. 제3 유전율은 제1 유전율, 및 제2 유전율과 다를 수 있다. 예를 들어, 제3 유전율은 제1 유전율보다 작고 제2 유전율보다 클 수 있다. 다른 예로, 제3 유전율은 제1 유전율보다 클 수 있다.
일 실시 예에서, PCB(1210)는 적어도 하나의 제1 도전성 패턴 (1231), 적어도 하나의 제2 도전성 패턴(1232), 적어도 하나의 제3 도전성 패턴(1233) 및/또는 적어도 하나의 제4 도전성 패턴(1234)을 포함할 수 있다. 예를 들어, 적어도 하나의 제1 도전성 패턴 내지 적어도 하나의 제4 도전성 패턴(1231, 1232, 1233, 1234)은 패치 안테나일 수 있다. 적어도 하나의 제1 도전성 패턴 및 제2 도전성 패턴(1231, 1232)은 제1 면(1211) 상 또는 제1 면(1211)과 인접하도록 PCB(1210)의 내부에 배치될 수 있다. 예를 들어, 제1 도전성 패턴(1231)은 제1 면(1211) 상에 배치되고, 제2 도전성 패턴(1232)은 제2 유전층(1214)과 제1 유전층(1213) 사이에 배치될 수 있다. 적어도 하나의 제3 도전성 패턴 및 제4 도전성 패턴(1233, 1234)은 제2 면(1212) 상 또는 제2 면(1212)과 인접하도록 PCB(1210)의 내부에 배치될 수 있다. 예를 들어, 제3 도전성 패턴(1233)은 제2 면(1212) 상에 배치되고, 제4 도전성 패턴(1234)은 제2 유전층(1214)과 제3 유전층(1215) 사이에 배치될 수 있다.
일 실시 예에서, RFIC(352)는 제1 면(1211)에 배치될 수 있다. 적어도 하나의 제1 도전성 패턴 내지 적어도 하나의 제4 도전성 패턴(1231, 1232, 1233, 1234)은 RFIC(352)와 연결될 수 있다. 적어도 하나의 제1 도전성 패턴 내지 적어도 하나의 제4 도전성 패턴(1231, 1232, 1233, 1234), 및 제5 내지 제7 도전성 패턴(1221, 1222, 1223) 각각은 PCB(1210) 내부에 배치된 배선을 통해 RFIC(352)와 연결될 수 있다.
일 실시 예에서, 제2 면(1212)의 위에서 볼 때, 적어도 하나의 제1 도전성 패턴 내지 적어도 하나의 제4 도전성 패턴(1231, 1232, 1233, 1234)은 적어도 일부가 중첩하도록 배치될 수 있다. 적어도 하나의 제1 도전성 패턴 내지 적어도 하나의 제4 도전성 패턴(1231, 1232, 1233, 1234)은 제1 방향으로 서로 중첩되도록 배치될 수 있다. 예를 들어, 적어도 하나의 제1 도전성 패턴 내지 적어도 하나의 제4 도전성 패턴(1231, 1232, 1233, 1234)은 PCB(1210)의 제1 영역(1230)에 배치될 수 있다. 적어도 하나의 제1 도전성 패턴 내지 적어도 하나의 제4 도전성 패턴(1231, 1232, 1233, 1234)은 -Z축 방향 또는 +Z축 방향으로 중첩되도록 배치될 수 있다.
일 실시 예에서, 적어도 하나의 제1 도전성 패턴(1231) 및 적어도 하나의 제2 도전성 패턴(1232) 사이에는 제1 유전층(1213)이 배치될 수 있다. 적어도 하나의 제3 도전성 패턴(1233) 및 적어도 하나의 제4 도전성 패턴(1234) 사이에는 제3 유전층(1215)이 배치될 수 있다. 제2 유전층(1214)은 적어도 하나의 제2 도전성 패턴(1232) 및 적어도 하나의 제4 도전성 패턴(1234) 사이에 배치될 수 있다.
일 실시 예에서, 적어도 하나의 제1 도전성 패턴 내지 적어도 하나의 제4 도전성 패턴(1231, 1232, 1233, 1234)은 제1 방향, 제2 방향, 및/또는 제1 방향 및 제2 방향과 수직인 방향으로 빔 패턴(beam pattern)을 형성할 수 있다.
일 실시 예에서, 적어도 하나의 제1 도전성 패턴(1231) 및 적어도 하나의 제2 도전성 패턴(1232)으로 급전되는 제1 신호 및 적어도 하나의 제3 도전성 패턴(1233) 및 적어도 하나의 제4 도전성 패턴(1234)으로 급전되는 제2 신호의 위상 차이는 180도일 수 있다. 제1 신호 및 제2 신호는 위상 차이 이외에는 실질적으로 동일한 신호일 수 있다.
일 실시 예에서, PCB(1210)가 서로 다른 유전율을 갖는 유전층들을 이용하여 도 7의 인터포저를 이용한 안테나 모듈과 유사한 형태의 구조를 가질 수 있다. 이 경우 제2 유전체(1214)가 갖는 제2 유전율을 변경하여 다양한 방향으로 빔 패턴을 형성할 수 있다. 또 다른 예로, 제2 유전층(1214)이 배치된 경우 제1 도전성 패턴 내지 적어도 하나의 제4 도전성 패턴(1231, 1232, 1233, 1234)에 급전되는 신호의 세기 및/또는 위상을 변경하는 경우에도 다양한 방향으로 빔 패턴을 형성할 수 있어, 안테나 모듈이 신호를 송수신하는 성능을 보다 향상시킬 수 있다.
도 13은 다른 실시 예에 따른 전자 장치(예: 도 1의 전자 장치(101))를 나타낸 도면이다. 전자 장치(101)는 하우징(1110, 1120, 1130), 지지 부재(1140), 메인 PCB(1150), 제1 안테나 모듈(1301) 및/또는 제2 안테나 모듈(1302)을 포함할 수 있다.
일 실시 예에 따르면, 제1 안테나 모듈(1301)은 제1 PCB(1310), 또는 제1 RFIC(1311)을 포함할 수 있다. 제2 안테나 모듈(1302)은 제2 RFIC(1312), 또는 제2 PCB(1320)를 포함할 수 있다. 일 실시 예에서, 제1 PCB(1310) 및/또는 제2 PCB(1320)는 도 12의 PCB(1210)와 실질적으로 동일할 수 있다. 또 다른 예로, 제1 PCB(1310) 및/또는 제2 PCB(1320)는 도 5, 도 6, 또는 도 7의 제1 PCB(710), 또는 제2 PCB(720)와 실질적으로 동일할 수 있다.
일 실시 예에서, 하우징(1110, 1120, 1130)은 전면 플레이트(1110), 후면 플레이트(1120), 및/또는 측면 부재(1130)를 포함할 수 있다. 측면 부재(1130)는 전면 플레이트(1110) 및 후면 플레이트(1120) 사이에 공간을 형성할 수 있다. 측면 부재(1130)는 전면 플레이트의(1110)의 일 측 및 후면 플레이트(1120)의 일 측을 연결할 수 있다. 측면 부재(1130)의 적어도 일부는 도전성 물질일 수 있다. 예를 들어, 측면 부재(1130)는 후면 플레이트(1120)와 인접한 제1 금속부(1331), 제1 금속부(1331)와 이격되어 전면 플레이트(1110)와 인접한 제2 금속부(1332), 및 제1 금속부(1331)와 제2 금속부(1332) 사이에 배치되는 절연부(1333)를 포함할 수 있다.
일 실시 예에서, 지지 부재(1140)는 측면 부재(1330)가 형성하는 공간에 배치될 수 있다.
일 실시 예에서, 메인 PCB(1150)는 측면 부재(1130)가 형성하는 공간에 배치될 수 있다. 메인 PCB(1150)는 적어도 하나의 프로세서(예: 도 1의 프로세서(120))를 포함할 수 있다.
일 실시 예에서, 제1 PCB(1310), 및/또는 제2 PCB(1320)는 측면 부재(1130)가 형성하는 공간에 배치될 수 있다. 예를 들어, 제2 PCB(1320)는 전면 플레이트(1110)와 인접하게 하나 배치될 수 있고, 제1 PCB(1310)는 후면 플레이트(1120)와 인접하게 배치될 수 있다.
일 실시 예에서, 제1 및 제2 RFIC(1311, 1312)는 RFIC(예: 도 7의 RFIC(352))와 실질적으로 동일할 수 있다. 제1 및 제2 RFIC(1311, 1312)를 둘러싸도록 방열부(미도시)가 배치될 수 있다. 방열부는 제1, 2 안테나 모듈(1301, 1302) 외부로 열을 배출할 수 있다.
일 실시 예에서, 지지 부재(1140)은 후면 플레이트(1120) 및 전면 플레이트(1110)를 지지하도록 배치될 수 있다. 일 실시 예에서, 제1 PCB(1310) 및 지지 부재(1140)의 적어도 일부 사이에는 제1 RFIC(1311)가 배치될 수 있다. 제2 PCB(1320) 및 지지 부재(1140)의 적어도 일부 사이에는 제2 RFIC(1312)가 배치될 수 있다.
일 실시 예에서, 메인 PCB(1150)와 제1 및 제2 RFIC(1311, 1312)는 전기적으로 연결될 수 있다. 메인 PCB(1150)와 제1 RFIC(1311)는 제1 연결 부재(1321)에 의해 전기적으로 연결될 수 있다. 메인 PCB(1150)와 제2 RFIC(1312)는 제2 연결 부재(1322)에 의해 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 연결 부재(1321, 1322)는 적어도 하나의 배선으로 구현될 수 있다.
일 실시 예에서, 제1 PCB(1310) 및/또는 제2 PCB(1320)는 지지 부재(1140)가 형성하는 내부 공간에 배치될 수 있다. 제1 PCB(1310) 및/또는 제2 PCB(1320)는 제1 및 제2 RFIC(1311, 1312)보다 절연부(1333)에 인접하도록 배치될 수 있다. 제1 PCB(1310) 및/또는 제2 PCB(1320)에 포함된 적어도 하나의 제1 도전성 패턴 및/또는 적어도 하나의 제2 도전성 패턴(예: 도 12의 적어도 하나의 제1 도전성 패턴 내지 적어도 하나의 제2 도전성 패턴(1231, 1232)) 및/또는 적어도 하나의 제3 도전성 패턴 및/또는 적어도 하나의 제4 도전성 패턴(예: 도 12의 적어도 하나의 제3 도전성 패턴 내지 적어도 하나의 제4 도전성 패턴(1233, 1234))은 빔 패턴을 제1 방향, 제2 방향, 및/또는 제1 및 제2 방향과 수직인 방향으로 형성할 수 있다. 빔 패턴을 제1 및 제2 방향과 수직인 방향으로 형성하는 경우, 제1 안테나 모듈(1301) 및/또는 제2 안테나 모듈(1302)에 포함된 적어도 하나의 안테나는 절연부(1333)를 통해 측면 방향으로 빔 패턴을 형성할 수 있다. 예를 들어, 제1 안테나 모듈(1301) 및/또는 제2 안테나 모듈(1302)는 절연부(1333)를 통과하여 +X축 방향으로 강하게 형성되는 빔 패턴을 형성할 수 있다.
도 14는 다양한 실시 예에 따른 통신 회로(1420)을 포함하는 안테나 모듈(1442)의 회로도이다. 안테나 모듈(1442)은 스위치 그룹(1410), 안테나 어레이(1441)(예: 도 3의 안테나 어레이(330)), 통신 회로(1420)(예: 도 3의 RFIC(352)), IFIC(1450), 및/또는 통신 프로세서(1470)(예: 도 2의 프로세서(120), 제1 커뮤니케이션 프로세서(212), 및/또는 제2 커뮤니케이션 프로세서(214))를 포함할 수 있다. 다양한 실시 예에서 안테나 모듈(1442)의 구성요소에는 일부가 추가되거나 생략될 수 있다.
일 실시 예에서, 안테나 모듈(1442)은 안테나 어레이(1441)를 이용하여 신호를 송수신할 수 있다. 안테나 어레이(1441)에 포함된 제1 안테나 엘리먼트(1441_1)는 스위치 그룹(1410)에 포함된 제1 스위치(1411_1)를 통해 통신 회로(1420)과 연결될 수 있다. 제1 스위치(1411_1)는 전자 장치(예: 도 1의 전자 장치(101))가 RF 신호를 송신하는 경우 제1 안테나 엘리먼트(1441_1)와 통신 회로(1420)의 PA(power amplifier)(1421)를 연결하고, 전자 장치(101)가 RF 신호를 수신하는 경우 제1 안테나 엘리먼트(1441_1)와 통신 회로(1420)의 LNA(low noise amplifier)(1431)를 연결할 수 있다.
일 실시 예에서, 통신 회로(1420)은 전자 장치(101)가 RF 신호를 송신하는 경우 사용되는 RF 신호의 송신 경로(1420_1t) 및 전자 장치(101)가 RF 신호를 수신하는 경우 사용되는 RF 신호의 수신 경로(1420_1r)를 포함할 수 있다.
일 실시 예에서, RF 신호의 송신 경로(1420_1t) 상에는 PA(1421), 제1 VGA(variable gain amplifier)(1422), PS(phase shifter)(1423), 제2 VGA(1424), 분배기(divider)(1425), 및/또는 믹서(mixer)(1426)가 배치될 수 있다.
일 실시 예에서, RF 신호의 송신 경로(1420_1t)는 복수의 서브 송신 회로들(sub transmission circuits)을 포함할 수 있다. 각각의 서브 송신 회로는 PA(1421), 제1 VGA (1422), PS(1423), 및/또는 제2 VGA(1424)를 포함할 수 있다. 서브 송신 회로는 안테나 어레이(1441)에 포함된 안테나 엘리먼트들(1411_1 내지 1441_n)와 연결될 수 있다. 예를 들어, 통신 회로(1420)은 제1 안테나 엘리먼트(1411_1)와 연결된 제1 서브 송신 회로를 포함할 수 있다. 동일한 구조로, 통신 회로(1420)은 제2 안테나 엘리먼트와 연결된 제2 서브 송신 회로를 포함할 수 있다. 이와 동일한 방식으로, 통신 회로(1420)은 제n(n은 2 이상의 정수) 안테나 엘리먼트(1441_n)와 연결된 제n 서브 송신 회로를 포함할 수 있다.
일 실시 예에서, PA(1421)는 송신되는 RF 신호의 전력을 증폭할 수 있다. PA(1421)는 통신 회로(1420)의 내부 또는 외부에 실장될 수 있다. 제1 VGA(1422) 및 제2 VGA(1424)는 통신 프로세서(1470)의 제어를 받아 송신 AGC(auto gain control) 동작을 수행할 수 있다. VGA의 개수는 2개 이상일 수도 있고, 2개 미만일 수도 있다. PS(1423)는 통신 프로세서(1470)의 제어에 기초하여 빔포밍(beamforming) 각도에 따라 RF 신호의 위상을 변화 및/또는 천이시킬 수 있다.
일 실시 예에서, 분배기(1425) 및/또는 믹서(1426)는 복수의 서브 송신 회로들과 연결될 수 있다. 분배기(1425)는 믹서(1426)로부터 받은 RF 신호를 n개의 신호로 분리시킬 수 있다. 분리되는 신호의 수 n은 안테나 어레이(1441)에 포함된 안테나 엘리먼트들(1441_1 ~ 1441_n)의 수와 동일할 수 있다. 믹서(1426)는 IFIC(1450)로부터 받은 IF 신호를 RF 신호로 상향 변환할 수 있다. 믹서(1426)는 내부 또는 외부 오실레이터로부터 혼합할 신호를 수신할 수 있다.
일 실시 예에 따르면, RF 신호의 수신 경로(1420_1r) 상에는 LNA(1431), PS(1432), 제3 VGA(1433), 결합기(combiner)(1434), 제4 VGA(1435), 및/또는 믹서(1436)가 배치될 수 있다.
일 실시 예에서, RF 신호의 수신 경로(420_1r)는 복수의 서브 수신 회로들(sub reception circuits)을 포함할 수 있다. 각각의 서브 수신 회로는 LNA(1431), PS(1432), 및/또는 제3 VGA(1433)를 포함할 수 있다. 각각의 서브 수신 회로는 안테나 어레이(1441)와 연결될 수 있다. 예를 들어, 통신 회로(1420)은 제1 안테나 엘리먼트(1411_1)와 연결된 제1 서브 수신 회로를 포함할 수 있다. 동일한 구조로, 통신 회로(1420)은 제2 안테나 엘리먼트와 연결된 제2 서브 수신 회로를 포함할 수 있다. 이와 동일한 방식으로, 통신 회로(1420)은 제n 안테나 엘리먼트(1441_n)와 연결된 제n 서브 수신 회로(1431~1433)를 포함할 수 있다.
일 실시 예에서, LNA(1431)는 안테나 엘리먼트들(1441_1 ~ 1441_n)로부터 수신한 RF 신호를 증폭할 수 있다. 제3 VGA(1433) 및 제4 VGA(1435)는 통신 프로세서(1470)의 제어를 받아 수신 AGC 동작을 수행할 수 있다. VGA의 개수는 2개 이상일 수도 있고, 2개 미만일 수도 있다. PS(1432)는 통신 프로세서(1470)의 제어에 기초하여 빔포밍 각도에 따라 RF 신호의 위상을 변화 및/또는 천이시킬 수 있다.
일 실시 예에서, 결합기(1434) 및 믹서(1436)는 복수의 서브 수신 회로들과 연결될 수 있다. 결합기(1434)는 위상이 변화되어 동위상으로 정렬된 RF 신호를 결합할 수 있다. 결합된 신호는 제4 VGA(1435)를 거쳐 믹서(1436)로 전달될 수 있다. 믹서(1436)는 수신된 RF 신호를 IF 신호로 하향 변환할 수 있다. 일 실시 예에서, 믹서(1436)는 내부 또는 외부 오실레이터로부터 혼합할 신호를 수신할 수 있다.
일 실시 예에서, 통신 회로(1420)은 믹서들(1426, 1436) 및 IFIC(1450)를 전기적으로 연결하는 스위치(1437)를 더 포함할 수 있다. 스위치(1437)는 RF 신호의 송신 경로(1420_1t) 또는 수신 경로(1420_1r)를 선택적으로 IFIC(1450)와 연결할 수 있다.
일 실시 예에서, IFIC(450)는 송신 경로(1450_t), 수신 경로(1450_r), 및 송신 경로(1450_t) 또는 수신 경로(1450_r)를 선택적으로 연결하는 스위치(1452)를 포함할 수 있다.
일 실시 예에서, IFIC(1450) 내부의 송신 경로(1450_t)에는 믹서(1453), 제5 VGA(1454), LPF(low pass filter)(1455), 제6 VGA(1456), 및/또는 버퍼(1457)가 배치될 수 있다. 믹서(1453)는 기저 대역의 Balanced I/Q(in-phase/quadrature-phase) 신호를 IF 신호로 변환할 수 있다. LPF(1455)는 기저 대역 신호의 대역폭을 차단 주파수로 하는 채널 필터의 역할을 할 수 있다. 차단 주파수는 가변적일 수 있다. 제5 VGA(1454) 및 제6 VGA(1456)는 통신 프로세서(1470)의 제어를 받아 송신 AGC 동작을 수행할 수 있다. VGA의 개수는 2개 이상일 수도 있고, 2개 미만일 수도 있다. 버퍼(1457)는 통신 프로세서(1470)로부터 Balanced I/Q 신호를 수신할 때 완충 역할을 할 수 있다. 버퍼(1457)를 이용하여 IFIC(150)는 Balanced I/Q 신호를 안정적으로 처리할 수 있다.
일 실시 예에서, IFIC(1450) 내부의 수신 경로(1450_r)에는 믹서(1461), 제7 VGA(1462), LPF(1463), 제8 VGA(1464), 및/또는 버퍼(1465)가 배치될 수 있다. 제7 VGA(1462), LPF(1463), 및 제8 VGA(1464)의 역할은 송신 경로(1450_t)에 배치되는 제5 VGA(1454), LPF(1455), 및 제6 VGA(1456)의 역할과 동일 또는 유사할 수 있다. 믹서(1461)는 통신 회로(1420)로부터 전달된 IF 신호를 기저 대역의 Balanced I/Q 신호로 변환할 수 있다. 버퍼(1465)는 제8 VGA(1464)를 통과한 기저 대역의 Balanced I/Q 신호를 통신 프로세서(1470)에 전달할 때 완충 역할을 할 수 있다. 버퍼(1465)를 이용하여 IFIC(1450)는 Balanced I/Q 신호를 안정적으로 처리할 수 있다.
일 실시 예에서, 통신 프로세서(1470)는 Tx I/Q DAC(digital analog converter)(1471) 및 Rx I/Q ADC(analog digital converter)(1472)를 포함할 수 있다. Tx I/Q DAC(1471)는 모뎀(예: 도 2의 프로세서(120)에 포함된 모뎀)이 변조한 디지털 신호를 Balanced I/Q 신호로 변환하여 IFIC(1450)에 전달할 수 있다. Rx I/Q ADC(1472)는 IFIC(1450)가 변환한 Balanced I/Q 신호를 디지털 신호로 변환하여 모뎀에 전달할 수 있다. 통신 프로세서(1470)는 MIMO(multi input multi output)를 수행할 수 있다. 통신 프로세서(1470)는 별개의 칩으로 구현될 수도 있고, 다른 구성(예: IFIC(1450))과 하나의 칩으로 구현될 수도 있다.
도 15는 일 실시 예에 따른 전자 장치(1500)(예: 도 1의 전자 장치(101))의 제1 PCB(710), 제2 PCB(720), 적어도 하나의 제1 도전성 패턴(731_1), 적어도 하나의 제4 도전성 패턴(732_2), 연결 부재(741, 742), 측면 부재(1510), 및/또는 슬릿(slit)(1511)을 나타낸 도면이다.
일 실시 예에서, 측면 부재(1510)의 적어도 일부 영역에는 슬릿(1511)이 배치될 수 있다. 슬릿(1511)은 측면 부재(1510)를 제1 방향 및 제2 방향과 수직인 방향으로 관통하도록 형성될 수 있다. 예를 들어, 슬릿(1511)은 측면 부재(1510)를 +X축 방향으로 관통하도록 형성될 수 있다.
일 실시 예에서, 적어도 하나의 제1 도전성 패턴 내지 적어도 하나의 제4 도전성 패턴(731_1, 731_2, 732_1, 732_2)은 슬릿(1511)과 인접할 수 있다. 예를 들어, 적어도 하나의 제1 도전성 패턴 내지 적어도 하나의 제4 도전성 패턴(731_1, 731_2, 732_1, 732_2)은 슬릿(1511)과 +X축 방향으로 인접할 수 있다.
일 실시 예에서, 하우징을 이루는 측면 부재(1510)의 적어도 일부가 금속부와 같은 도전성 부재를 포함하는 경우, 슬릿(1511)을 형성하여 측면 방향으로 우수한 커버리지(coverage)를 가질 수 있다.
도 16은 다른 실시 예에 따른 전자 장치(예: 도 1의 전자 장치(101))의 전면 플레이트(1110), 후면 플레이트(1120), 안테나 모듈(700), 측면 부재(1611, 1612, 1613), 및/또는 슬릿들(1614, 1615)을 나타낸 도면이다.
일 실시 예에서, 측면 부재(1611, 1612, 1613)는 안테나 모듈(700)과 인접한 영역에 슬릿들(1614, 1615)을 가질 수 있다. 예를 들어, 측면 부재(1611, 1612)를 X축 방향으로 관통하도록 슬릿들(1614, 1615)이 형성될 수 있다. 어느 하나의 슬릿(1614)은 PCB(1210)에서 +Z축 방향으로 이 형성되고, 다른 하나의 슬릿(1615)은 PCB(1210)에서 -Z축 방향으로 형성될 수 있다.
일 실시 예에서, 안테나 모듈(700)을 금속으로 이루어진 측면 부재(1611, 1612, 1613)가 둘러싸고 사출 또는 공간과 같은 일부 영역만으로 안테나 모듈(700)에서 형성하는 빔 패턴이 방사되는 구조를 가질 수 있다. 이 경우 안테나 모듈(700)에서 서로 마주보는 패치(731_1, 732_2) 및 금속을 포함하는 측면 부재(1611, 1612, 1613)에 포함된 슬릿들(1614, 1615)을 사용하여 혼 안테나(horn antenna)와 같은 빔 패턴을 형성할 수 있다.
도 17은 일 실시 예에 따른 안테나 모듈이 형성하는 빔 패턴(1710, 1720, 1730, 1740, 1750, 1760, 1770)을 나타낸 도면이다.
일 실시 예에서, 안테나 모듈(예: 도 7의 안테나 모듈(700))은 금속이 포함된 측면 부재(예: 도 11의 측면 부재(1130))를 포함하는 하우징를 갖는 경우에도 원하는 방향으로 빔 패턴(1710, 1720, 1730, 1740, 1750, 1760, 1770)을 형성할 수 있다. 빔 패턴(1710, 1720, 1730, 1740, 1750, 1760, 1770)은 전자 장치(예: 도 15의 전자 장치(1500))의 측면 부재(예: 도 15의 측면 부재(1510))에 형성된 슬릿(예: 도 15의 슬릿(1511))의 폭에 따라 다양하게 변화할 수 있다. 예를 들어, 제1 빔 패턴(1710)은 슬릿(1511)의 폭이 제1 폭인 경우의 빔 패턴이고, 제2 빔 패턴(1720)은 슬릿(1511)의 폭이 제1 폭보다 작은 제2 폭인 경우의 빔 패턴이다. 이와 동일한 방식으로, 제3 빔 패턴(1730)은 슬릿(1511)의 폭이 제2 폭보다 작은 제3 폭인 경우의 빔 패턴이다.
일 실시 예에서, 슬릿(1511)의 폭이 증가할수록 빔 패턴의 커버리지가 증가할 수 있다. 이에 따라 제1 빔 패턴(1710)의 커버리지가 가장 클 수 있다. 전자 장치(101)에서 슬릿(1511)의 폭이 증가하는 경우 내구도는 감소할 수 있으므로, 지정된 범위에서 슬릿(1511)의 폭을 조절하여 빔 패턴(1710, 1720, 1730, 1740, 1750, 1760, 1770)의 형태를 제어할 수 있다.
다양한 실시 예에 따른 안테나 모듈(예: 도 5의 안테나 모듈(500))은, 제1 방향(예: 도 5의 -Z 방향)을 향하는 제1 면(예: 도 5의 제1 면(711)) 및 상기 제1 방향(-Z 방향)과 반대 방향인 제2 방향(예: 도 5의 +Z 방향)을 향하는 제2 면(예: 도 5의 제2 면(712))을 포함하고, 상기 제1 면(711) 및/또는 상기 제2 면(712)에 인접하게, 또는 상기 제1 면(711) 상 및/또는 상기 제2 면(712) 상에 적어도 하나의 제1 도전성 패턴(예: 도 5의 제1 도전성 패턴(731_1))이 배치된 제1 PCB(예: 도 5의 제1 PCB(710)), 상기 제1 PCB(710)와 멀어지도록 상기 제1 방향(-Z축 방향)을 향하는 제3 면(예: 도 5의 제3 면(713)) 및 상기 제1 면(711)과 이격되어 상기 제2 방향(+Z축 방향)을 향하는 제4 면(예: 도 5의 제4 면(714))을 포함하고, 상기 제3 면(713) 및/또는 상기 제4 면(714)에 인접하게, 또는 상기 제3 면(713) 상 및/또는 상기 제4 면(714) 상에 적어도 하나의 제3 도전성 패턴(예: 도 5의 제3 도전성 패턴(732_1))이 배치된 제2 PCB(예: 도 5의 제2 PCB(720)), 상기 제1 면(711)에 배치된 RFIC(예: 도 5의 RFIC(352)), 및 상기 제1 면(711) 및 상기 제1 면(711)과 이격되게 상기 제4 면(714)을 연결하는 연결 부재(예: 도 5의 연결 부재(741, 742))를 포함하며, 상기 적어도 하나의 제1 도전성 패턴(731_1)은 상기 RFIC(352)와 연결되고, 상기 적어도 하나의 제3 도전성 패턴(732_1)은 상기 연결 부재(741, 742)를 경유하여 상기 RFIC(352)와 연결되고, 상기 적어도 하나의 제1 도전성 패턴(731_1)과 상기 적어도 하나의 제3 도전성 패턴(732_1)은 상기 제2 면(712)의 위에서 볼 때, 적어도 일부가 중첩하도록 배치될 수 있다.
일 실시 예에서, 상기 연결 부재(741, 742)는 상기 제1 PCB(710) 및 상기 제2 PCB(720) 사이에 배치되는 인터포저(interposer) PCB이고, 상기 제1 면(711)에는 상기 연결 부재(741, 742)와 연결되는 제1 연결 단자(예: 도 8a의 제1 연결 단자(811))가 배치되고, 상기 제4 면(714)에는 상기 연결 부재(741, 742)와 연결되는 제2 연결 단자(예: 도 9a의 제2 연결 단자(911))가 배치될 수 있다.
일 실시 예에서, 상기 제1 면(711)에 인접하게, 또는 상기 제1 면(711) 상에 상기 적어도 하나의 제1 도전성 패턴(731_1)이 배치되고, 상기 제2 면(712)에 인접하게, 또는 상기 제2 면(712) 상에 적어도 하나의 제2 도전성 패턴(731_2)이 배치되고, 상기 제3 면(713)에 인접하게, 또는 상기 제3 면(713) 상에 상기 적어도 하나의 제3 도전성 패턴(732_1)이 배치되고, 상기 제4 면(714)에 인접하게, 또는 상기 제4 면(714) 상에 적어도 하나의 제4 도전성 패턴(732_2)이 배치되고, 상기 적어도 하나의 제1 도전성 패턴(731_1), 상기 적어도 하나의 제2 도전성 패턴(731_2), 상기 적어도 하나의 제3 도전성 패턴(732_1) 및 상기 적어도 하나의 제4 도전성 패턴(732_2)은 상기 제1 면(711)의 위에서 볼 때, 서로 적어도 일부 중첩되도록 배치될 수 있다.
일 실시 예에서, 상기 적어도 하나의 제1 도전성 패턴(731_1)으로 급전되는 제1 신호 및 상기 적어도 하나의 제3 도전성 패턴(732_1)으로 급전되는 제2 신호의 위상은 서로 반대일 수 있다.
일 실시 예에서, 상기 제1 PCB(710)는 적어도 하나의 프로세서(예: 도 1의 프로세서(120))가 포함된 제3 PCB(예: 도 11의 메인 PCB(1150))와 연결되는 PCB 커넥터(connector)(예: 도 8a의 PCB 커넥터(610))를 더 포함하고, 상기 제2 PCB(720)에서 상기 PCB 커넥터(610)와 상기 제1 방향(-Z축 방향)으로 중첩되는 영역에는 개구부(예: 도 9a의 개구부(910))가 형성될 수 있다.
일 실시 예에서, 상기 제2 PCB(720)의 상기 제3 면(713)의 적어도 일부 영역에는 상기 제2 PCB(720)에서 발생하는 열을 방출하는 방열 부재(예: 도 10의 방열 부재(1010))가 배치되고, 상기 방열 부재(1010)는 상기 적어도 하나의 제3 도전성 패턴(732_1)과 이격될 수 있다.
일 실시 예에서, 상기 제2 PCB(720)의 상기 제3 면(713)의 적어도 일부 영역에는 적어도 하나의 제3 도전성 패턴(732_1)과 이격되어 배치되는 그라운드(예: 도 10의 그라운드(1030)), 및 상기 방열 부재(1010) 및 상기 그라운드(1030) 사이에 배치되는 필컷(fillcut) 부(예: 도 10의 필컷 부(1020))를 더 포함할 수 있다.
일 실시 예에서, 상기 적어도 하나의 제1 도전성 패턴(731_1) 및 상기 적어도 하나의 제3 도전성 패턴(732_1) 사이에는 공간이 형성되고, 상기 공간에 기반하여 상기 제1 방향(-Z축 방향), 상기 제2 방향(+Z축 방향), 및/또는 상기 제1 방향(-Z축 방향) 및 상기 제2 방향(+Z축 방향)과 수직인 방향(예: 도 5의 +X축 방향)으로 빔 패턴(beam pattern)을 형성할 수 있다.
다양한 실시 예에 따른 전자 장치(예: 도 11의 전자 장치(1100))는 전면 플레이트(예: 도 11의 전면 플레이트(1110)), 상기 전면 플레이트(1110)와 반대 방향을 향하는 후면 플레이트(예: 도 11의 후면 플레니트(1120)), 및 상기 전면 플레이트(1110) 및 상기 후면 플레이트(1120) 사이에 공간을 둘러싸고 상기 전면 플레이트(1110)의 일 측 및 상기 후면 플레이트(11200의 일 측을 연결하는 측면 부재(예: 도 11의 측면 부재(1130))를 포함하며, 상기 측면 부재(1130)의 적어도 일부는 도전성 물질인 하우징, 상기 공간에 배치되고, 적어도 하나의 프로세서를 포함하는 인쇄 회로 기판(예: 도 11의 메인 PCB(1150)), 상기 공간에 배치되고, 제1 방향을 향하는 제1 면 및 상기 제1 방향과 반대 방향인 제2 방향을 향하는 제2 면을 포함하고, 상기 제1 면 및/또는 상기 제2 면에 인접하게, 또는 상기 제1 면 상 및/또는 상기 제2 면 상에 적어도 하나의 제1 도전성 패턴(731_1)이 배치된 제1 PCB(710), 상기 공간에 배치되고, 상기 제1 PCB(710)와 멀어지도록 상기 제1 방향을 향하는 제3 면 및 상기 제2 방향을 향하는 제4 면을 포함하고, 상기 제3 면 및/또는 상기 제4 면에 인접하게, 또는 상기 제1 면 상 및/또는 상기 제2 면 상에 적어도 하나의 제3 도전성 패턴(732_1)이 배치된 제2 PCB(720), 상기 제1 PCB(710) 및 상기 제2 PCB(720)를 이격되게 연결하는 연결 부재(741, 742)를 포함하며, 상기 인쇄 회로 기판(1150) 또는 상기 제1 PCB(710) 중 적어도 하나에는 RFIC(352)가 실장되고, 상기 적어도 하나의 제1 도전성 패턴(731_1)은 상기 RFIC(352)와 연결되고, 상기 적어도 하나의 제3 도전성 패턴(732_1)은 상기 연결 부재(741, 742)를 경유하여 상기 RFIC(352)와 연결되고, 상기 제2 면의 위에서 볼 때, 상기 적어도 하나의 제1 도전성 패턴(731_1)과 상기 적어도 하나의 제3 도전성 패턴(732_1)의 적어도 일부가 중첩하도록 배치될 수 있다.
일 실시 예에서, 상기 연결 부재(741, 742)는 상기 제1 PCB(710) 및 상기 제2 PCB(720) 사이에 배치되어 상기 제1 면 및 상기 제4 면을 연결하는 인터포저(interposer) PCB이고, 상기 측면 부재(1130)는, 상기 후면 플레이트(1120)와 인접한 제1 절연부(예: 도 11의 제1 절연부(1131)), 상기 전면 플레이트(1110)와 인접한 제2 절연부(예: 도 11의 제2 절연부(1132)), 및 상기 제1 절연부(1131) 및 상기 제2 절연부(1132) 사이에 배치된 금속부(예: 도 11의 금속부(1133))를 포함하고, 상기 제1 PCB(710) 및 상기 제2 PCB(720)는 상기 금속부(1133)와 인접하도록 배치될 수 있다.
일 실시 예에서, 상기 제2 면 및 상기 제3 면을 둘러싸도록 배치된 지지 부재(bracket)(예: 도 11의 브라켓(1140))를 더 포함하고, 상기 RFIC(352)는 상기 제1 PCB(710) 및 상기 제2 PCB(720) 사이에 배치되고, 상기 인쇄 회로 기판(1150) 및 상기 RFIC(352)는 전기적으로 연결될 수 있다.
일 실시 예에서, 상기 연결 부재(예: 도 13의 배선(1321, 1322))는 상기 인쇄 회로 기판(1150)과 연결되고, 상기 제1 PCB(예: 도 13의 제1 PCB(1310)) 및 상기 제2 PCB(예: 도 13의 제2 PCB(1320))와 전기적으로 연결되는 적어도 하나의 배선(1321, 1322)이고, 상기 측면 부재(예: 도 13의 측면 부재(1330))는, 상기 후면 플레이트(1120)와 인접한 제1 금속부(예: 도 13의 제1 금속부(1331)), 상기 전면 플레이트(1110)와 인접한 제2 금속부(예: 도 13의 제2 금속부(1332)), 및 상기 제1 금속부(1331) 및 상기 제2 금속부(1332) 사이에 배치된 절연부(예: 도 13의 절연부(1333))를 포함하고, 상기 제1 PCB(1310) 및 상기 제2 PCB(1320)는 상기 RFIC(예: 도 13의 제1 및 제2 RFIC(1311, 1312))보다 상기 절연부(1333)와 인접하도록 배치될 수 있다.
일 실시 예에서, 상기 후면 플레이트(1120) 및 상기 전면 플레이트(1110)와 접하도록 배치된 지지 부재(예: 도 13의 브라켓(1140))를 더 포함하고, 상기 제1 PCB(1310) 및 상기 후면 플레이트(1120)와 접한 지지 부재(1140)의 적어도 일부 사이에는 제1 RFIC(1311)가 배치되고, 상기 제2 PCB(1320) 및 상기 전면 플레이트(1110)와 접한 지지 부재(1140)의 적어도 일부 사이에는 제2 RFIC(1312)가 배치되고, 상기 인쇄 회로 기판(1150)과 상기 제1 RFIC(1311)는 전기적으로 연결되고, 상기 인쇄 회로 기판(1150)과 상기 제2 RFIC(1312)는 전기적으로 연결될 수 있다.
일 실시 예에서, 상기 측면 부재(예: 도 15의 측면 부재(1510))의 적어도 일부 영역에는 슬릿(slit)(예: 도 15의 슬릿(1511))이 배치되고, 상기 제1 PCB(710) 및 상기 제2 PCB(720)는 상기 슬릿(1511)과 인접할 수 있다.
다양한 실시 예에 따른 안테나 모듈(예: 도 12의 안테나 모듈(1200))은, 제1 방향(예: 도 12의 -Z축 방향)을 향하는 제1 면(예: 도 12의 제1 면(1211)) 및 상기 제1 방향(-Z축 방향)과 반대 방향인 제2 방향(예: 도 12의 +Z축 방향)을 향하는 제2 면(예: 도 12의 제2 면(1212))을 포함하고, 제1 유전율을 갖고, 상기 제1 면(1211)과 상기 제2 면(1212) 사이에 배치되는 제1 유전층(예: 도 12의 제1 유전층(1213)), 상기 제1 유전율과 다른 제2 유전율을 갖고, 상기 제1 유전층(1213)과 상기 제2 면(1212) 사이에 배치되는 제2 유전층(예:도 12의 제2 유전층(1214)), 상기 제1 유전율, 및 상기 제2 유전율과 다른 제3 유전율을 갖고, 상기 제2 유전층(1214)과 상기 제2 면(1212) 사이에 배치되는 제3 유전층(예: 도 12의 제3 유전층(1215)), 적어도 하나의 제1 도전성 패턴(예: 도 12의 제1 도전성 패턴(1231)), 적어도 하나의 제2 도전성 패턴(예: 도 12의 제2 도전성 패턴(1232)), 적어도 하나의 제3 도전성 패턴(예: 도 12의 제3 도전성 패턴(1233)), 및 적어도 하나의 제4 도전성 패턴(예: 도 12의 제4 도전성 패턴(1234))을 포함하는 PCB(예: 도 12의 PCB(1210)), 및 상기 적어도 하나의 제1 도전성 패턴(1231), 상기 적어도 하나의 제2 도전성 패턴(1232), 상기 적어도 하나의 제3 도전성 패턴(1233), 및 상기 적어도 하나의 제4 도전성 패턴(1234)과 전기적으로 연결되고, 상기 제1 면(1211)에 배치된 RFIC(352)를 포함하며, 상기 적어도 하나의 제1 도전성 패턴(1231)은 상기 제1 면(1211) 상 또는 상기 제1 유전층(1213)과 상기 제1 면(1211) 사이에 배치되고, 상기 적어도 하나의 제2 도전성 패턴(1232)은 상기 제1 유전층(1213) 및 상기 제2 유전층(1214) 사이에 배치되고, 상기 적어도 하나의 제3 도전성 패턴(1233)은 상기 제2 면(1212) 상 또는 상기 제3 유전층(1215)과 상기 제2 면(1212) 사이에 배치되고, 상기 적어도 하나의 제4 도전성 패턴(1234)은 상기 제2 유전층(1214) 및 상기 제3 유전층(1215) 사이에 배치될 수 있다.
일 실시 예에서, 상기 제2 유전율은 상기 제1 유전율 및 상기 제3 유전율보다 작고, 상기 적어도 하나의 제1 도전성 패턴(1231), 상기 적어도 하나의 제2 도전성 패턴(1232), 상기 적어도 하나의 제3 도전성 패턴(1233), 및 상기 적어도 하나의 제4 도전성 패턴(1234)은 상기 제1 방향(-Z축 방향), 상기 제2 방향(+Z축 방향), 및/또는 상기 제1 방향(-Z축 방향) 및 상기 제2 방향(+Z축 방향)과 수직인 방향으로 빔 패턴(beam pattern)을 형성할 수 있다.
일 실시 예에서, 상기 RFIC(352)를 둘러싸도록 배치되어 외부로 열을 배출하는 방열부를 더 포함할 수 있다.
일 실시 예에서, 상기 적어도 하나의 제1 도전성 패턴(1231) 및/또는 상기 적어도 하나의 제2 도전성 패턴(1232)으로 급전되는 제1 신호 및 상기 적어도 하나의 제3 도전성 패턴(1233) 및/또는 상기 적어도 하나의 제4 도전성 패턴(1234)으로 급전되는 제2 신호의 위상 차이 및/또는 전류의 방향이 반대일 수 있다.
일 실시 예에서, 상기 적어도 하나의 제1 도전성 패턴 내지 상기 적어도 하나의 제4 도전성 패턴(1231, 1232, 1233, 1234)은 패치(patch) 안테나, 다이폴(dipole) 안테나, 또는 슬롯(slot) 안테나일 수 있다.
본 문서에 개시된 다양한 실시예들에 따른 전자 장치는 다양한 형태의 장치가 될 수 있다. 전자 장치는, 예를 들면, 휴대용 통신 장치 (예: 스마트폰), 컴퓨터 장치, 휴대용 멀티미디어 장치, 휴대용 의료 기기, 카메라, 웨어러블 장치, 또는 가전 장치를 포함할 수 있다. 본 문서의 실시예에 따른 전자 장치는 전술한 기기들에 한정되지 않는다.
본 문서의 다양한 실시예들 및 이에 사용된 용어들은 본 문서에 기재된 기술적 특징들을 특정한 실시예들로 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 또는 관련된 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 아이템에 대응하는 명사의 단수 형은 관련된 문맥상 명백하게 다르게 지시하지 않는 한, 상기 아이템 한 개 또는 복수 개를 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및 B 중 적어도 하나",“A 또는 B 중 적어도 하나,”"A, B 또는 C," "A, B 및 C 중 적어도 하나,”및 “A, B, 또는 C 중 적어도 하나"와 같은 문구들 각각은 그 문구들 중 해당하는 문구에 함께 나열된 항목들 중 어느 하나, 또는 그들의 모든 가능한 조합을 포함할 수 있다. "제 1", "제 2", 또는 "첫째" 또는 "둘째"와 같은 용어들은 단순히 해당 구성요소를 다른 해당 구성요소와 구분하기 위해 사용될 수 있으며, 해당 구성요소들을 다른 측면(예: 중요성 또는 순서)에서 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에, “기능적으로” 또는 “통신적으로”라는 용어와 함께 또는 이런 용어 없이, “커플드” 또는 “커넥티드”라고 언급된 경우, 그것은 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로(예: 유선으로), 무선으로, 또는 제 3 구성요소를 통하여 연결될 수 있다는 것을 의미한다.
본 문서에서 사용된 용어 "모듈"은 하드웨어, 소프트웨어 또는 펌웨어로 구현된 유닛을 포함할 수 있으며, 예를 들면, 로직, 논리 블록, 부품, 또는 회로와 같은 용어와 상호 호환적으로 사용될 수 있다. 모듈은, 일체로 구성된 부품 또는 하나 또는 그 이상의 기능을 수행하는, 상기 부품의 최소 단위 또는 그 일부가 될 수 있다. 예를 들면, 일실시예에 따르면, 모듈은 ASIC(application-specific integrated circuit)의 형태로 구현될 수 있다.
본 문서의 다양한 실시예들은 기기(machine)(예: 전자 장치(1401)) 의해 읽을 수 있는 저장 매체(storage medium)(예: 내장 메모리(1436) 또는 외장 메모리(1438))에 저장된 하나 이상의 명령어들을 포함하는 소프트웨어(예: 프로그램(1440))로서 구현될 수 있다. 예를 들면, 기기(예: 전자 장치(1401))의 프로세서(예: 프로세서(1420))는, 저장 매체로부터 저장된 하나 이상의 명령어들 중 적어도 하나의 명령을 호출하고, 그것을 실행할 수 있다. 이것은 기기가 상기 호출된 적어도 하나의 명령어에 따라 적어도 하나의 기능을 수행하도록 운영되는 것을 가능하게 한다. 상기 하나 이상의 명령어들은 컴파일러에 의해 생성된 코드 또는 인터프리터에 의해 실행될 수 있는 코드를 포함할 수 있다. 기기로 읽을 수 있는 저장 매체는, 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, '비일시적'은 저장 매체가 실재(tangible)하는 장치이고, 신호(signal)(예: 전자기파)를 포함하지 않는다는 것을 의미할 뿐이며, 이 용어는 데이터가 저장 매체에 반영구적으로 저장되는 경우와 임시적으로 저장되는 경우를 구분하지 않는다.
일실시예에 따르면, 본 문서에 개시된 다양한 실시예들에 따른 방법은 컴퓨터 프로그램 제품(computer program product)에 포함되어 제공될 수 있다. 컴퓨터 프로그램 제품은 상품으로서 판매자 및 구매자 간에 거래될 수 있다. 컴퓨터 프로그램 제품은 기기로 읽을 수 있는 저장 매체(예: compact disc read only memory(CD-ROM))의 형태로 배포되거나, 또는 어플리케이션 스토어(예: 플레이 스토어™)를 통해 또는 두개의 사용자 장치들(예: 스마트폰들) 간에 직접, 온라인으로 배포(예: 다운로드 또는 업로드)될 수 있다. 온라인 배포의 경우에, 컴퓨터 프로그램 제품의 적어도 일부는 제조사의 서버, 어플리케이션 스토어의 서버, 또는 중계 서버의 메모리와 같은 기기로 읽을 수 있는 저장 매체에 적어도 일시 저장되거나, 임시적으로 생성될 수 있다.
다양한 실시예들에 따르면, 상기 기술한 구성요소들의 각각의 구성요소(예: 모듈 또는 프로그램)는 단수 또는 복수의 개체를 포함할 수 있다. 다양한 실시예들에 따르면, 전술한 해당 구성요소들 중 하나 이상의 구성요소들 또는 동작들이 생략되거나, 또는 하나 이상의 다른 구성요소들 또는 동작들이 추가될 수 있다. 대체적으로 또는 추가적으로, 복수의 구성요소들(예: 모듈 또는 프로그램)은 하나의 구성요소로 통합될 수 있다. 이런 경우, 통합된 구성요소는 상기 복수의 구성요소들 각각의 구성요소의 하나 이상의 기능들을 상기 통합 이전에 상기 복수의 구성요소들 중 해당 구성요소에 의해 수행되는 것과 동일 또는 유사하게 수행할 수 있다. 다양한 실시예들에 따르면, 모듈, 프로그램 또는 다른 구성요소에 의해 수행되는 동작들은 순차적으로, 병렬적으로, 반복적으로, 또는 휴리스틱하게 실행되거나, 상기 동작들 중 하나 이상이 다른 순서로 실행되거나, 생략되거나, 또는 하나 이상의 다른 동작들이 추가될 수 있다.

Claims (20)

  1. 안테나 모듈에 있어서,
    제1 방향을 향하는 제1 면 및 상기 제1 방향과 반대 방향인 제2 방향을 향하는 제2 면을 포함하고, 상기 제1 면 및/또는 상기 제2 면에 인접하게, 또는 상기 제1 면 상 및/또는 상기 제2 면 상에 적어도 하나의 제1 도전성 패턴가 배치된 제1 PCB;
    상기 제1 PCB와 멀어지도록 상기 제1 방향을 향하는 제3 면 및 상기 제1 면과 이격되어 상기 제2 방향을 향하는 제4 면을 포함하고, 상기 제3 면 및/또는 상기 제4 면에 인접하게, 또는 상기 제3 면 상 및/또는 상기 제4 면 상에 적어도 하나의 제3 도전성 패턴가 배치된 제2 PCB;
    상기 제1 면에 배치된 RFIC; 및
    상기 제1 면 및 상기 제1 면과 이격되게 상기 제4 면을 연결하는 연결 부재를 포함하며,
    상기 적어도 하나의 제1 도전성 패턴은 상기 RFIC와 연결되고,
    상기 적어도 하나의 제3 도전성 패턴은 상기 연결 부재를 경유하여 상기 RFIC와 연결되고,
    상기 적어도 하나의 제1 도전성 패턴과 상기 적어도 하나의 제3 도전성 패턴은 상기 제2 면의 위에서 볼 때, 적어도 일부가 중첩하도록 배치되는 안테나 모듈.
  2. 청구항 1에 있어서,
    상기 연결 부재는 상기 제1 PCB 및 상기 제2 PCB 사이에 배치되는 인터포저(interposer) PCB이고,
    상기 제1 면에는 상기 연결 부재와 연결되는 제1 연결 단자가 배치되고,
    상기 제4 면에는 상기 연결 부재와 연결되는 제2 연결 단자가 배치되는 안테나 모듈.
  3. 청구항 1에 있어서,
    상기 제1 면에 인접하게, 또는 상기 제1 면 상에 상기 적어도 하나의 제1 도전성 패턴이 배치되고,
    상기 제2 면에 인접하게, 또는 상기 제2 면 상에 적어도 하나의 제2 도전성 패턴이 배치되고,
    상기 제3 면에 인접하게, 또는 상기 제3 면 상에 상기 적어도 하나의 제3 도전성 패턴이 배치되고,
    상기 제4 면에 인접하게, 또는 상기 제4 면 상에 적어도 하나의 제4 도전성 패턴이 배치되고,
    상기 적어도 하나의 제1 도전성 패턴, 상기 적어도 하나의 제2 도전성 패턴, 상기 적어도 하나의 제3 도전성 패턴 및 상기 적어도 하나의 제4 도전성 패턴은 상기 제1 면의 위에서 볼 때, 서로 적어도 일부 중첩되도록 배치되는 안테나 모듈.
  4. 청구항 1에 있어서,
    상기 적어도 하나의 제1 도전성 패턴으로 급전되는 제1 신호 및 상기 적어도 하나의 제3 도전성 패턴으로 급전되는 제2 신호의 위상은 서로 반대인 안테나 모듈.
  5. 청구항 1에 있어서,
    상기 제1 PCB는 적어도 하나의 프로세서가 포함된 제3 PCB와 연결되는 PCB 커넥터(connector)를 더 포함하고,
    상기 제2 PCB에서 상기 PCB 커넥터와 상기 제1 방향으로 중첩되는 영역에는 개구부가 형성된 안테나 모듈.
  6. 청구항 1에 있어서,
    상기 제2 PCB의 상기 제3 면의 적어도 일부 영역에는 상기 제2 PCB에서 발생하는 열을 방출하는 방열 부재가 배치되고, 상기 방열 부재는 상기 적어도 하나의 제3 도전성 패턴과 이격되는 안테나 모듈.
  7. 청구항 6에 있어서,
    상기 제2 PCB의 상기 제3 면의 적어도 일부 영역에는 상기 적어도 하나의 제3 도전성 패턴과 이격되어 배치되는 그라운드, 및 상기 방열 부재 및 상기 그라운드 사이에 배치되는 필컷(fillcut) 부를 더 포함하는 안테나 모듈.
  8. 청구항 1에 있어서,
    상기 적어도 하나의 제1 도전성 패턴 및 상기 적어도 하나의 제3 도전성 패턴 사이에는 공간이 형성되고,
    상기 공간에 기반하여 상기 제1 방향, 상기 제2 방향, 및/또는 상기 제1 방향 및 상기 제2 방향과 수직인 방향으로 빔 패턴(beam pattern)을 형성하는 안테나 모듈.
  9. 전자 장치에 있어서,
    전면 플레이트, 상기 전면 플레이트와 반대 방향을 향하는 후면 플레이트, 및 상기 전면 플레이트 및 상기 후면 플레이트 사이에 공간을 둘러싸고 상기 전면 플레이트의 일 측 및 상기 후면 플레이트의 일 측을 연결하는 측면 부재를 포함하며, 상기 측면 부재의 적어도 일부는 도전성 물질인 하우징;
    상기 공간에 배치되고, 적어도 하나의 프로세서를 포함하는 인쇄 회로 기판;
    상기 공간에 배치되고, 제1 방향을 향하는 제1 면 및 상기 제1 방향과 반대 방향인 제2 방향을 향하는 제2 면을 포함하고, 상기 제1 면 및/또는 상기 제2 면에 인접하게, 또는 상기 제1 면 상 및/또는 상기 제2 면 상에 적어도 하나의 제1 도전성 패턴이 배치된 제1 PCB;
    상기 공간에 배치되고, 상기 제1 PCB와 멀어지도록 상기 제1 방향을 향하는 제3 면 및 상기 제2 방향을 향하는 제4 면을 포함하고, 상기 제3 면 및/또는 상기 제4 면에 인접하게, 또는 상기 제1 면 상 및/또는 상기 제2 면 상에 적어도 하나의 제3 도전성 패턴이 배치된 제2 PCB;
    상기 제1 PCB 및 상기 제2 PCB를 이격되게 연결하는 연결 부재를 포함하며,
    상기 인쇄 회로 기판 또는 상기 제1 PCB 중 적어도 하나에는 RFIC가 실장되고,
    상기 적어도 하나의 제1 도전성 패턴은 상기 RFIC와 연결되고,
    상기 적어도 하나의 제3 도전성 패턴은 상기 연결 부재를 경유하여 상기 RFIC와 연결되고,
    상기 제2 면의 위에서 볼 때, 상기 적어도 하나의 제1 도전성 패턴과 상기 적어도 하나의 제3 도전성 패턴의 적어도 일부가 중첩하도록 배치되는 전자 장치.
  10. 청구항 9에 있어서,
    상기 연결 부재는 상기 제1 PCB 및 상기 제2 PCB 사이에 배치되어 상기 제1 면 및 상기 제4 면을 연결하는 인터포저(interposer) PCB이고,
    상기 측면 부재는,
    상기 후면 플레이트와 인접한 제1 절연부;
    상기 전면 플레이트와 인접한 제2 절연부; 및
    상기 제1 절연부 및 상기 제2 절연부 사이에 배치된 금속부를 포함하고,
    상기 제1 PCB 및 상기 제2 PCB는 상기 금속부와 인접하도록 배치되는 전자 장치.
  11. 청구항 10에 있어서,
    상기 제2 면 및 상기 제3 면을 둘러싸도록 배치된 지지 부재(bracket)를 더 포함하고,
    상기 RFIC는 상기 제1 PCB 및 상기 제2 PCB 사이에 배치되고, 상기 인쇄 회로 기판 및 상기 RFIC는 전기적으로 연결되는 전자 장치.
  12. 청구항 9에 있어서,
    상기 연결 부재는 상기 인쇄 회로 기판과 연결되고, 상기 제1 PCB 및 상기 제2 PCB와 전기적으로 연결되는 적어도 하나의 배선이고,
    상기 측면 부재는,
    상기 후면 플레이트와 인접한 제1 금속부;
    상기 전면 플레이트와 인접한 제2 금속부; 및
    상기 제1 금속부 및 상기 제2 금속부 사이에 배치된 절연부를 포함하고,
    상기 제1 PCB 및 상기 제2 PCB는 상기 RFIC보다 상기 절연부와 인접하도록 배치되는 전자 장치.
  13. 청구항 12에 있어서,
    상기 후면 플레이트 및 상기 전면 플레이트와 접하도록 배치된 지지 부재를 더 포함하고,
    상기 제1 PCB 및 상기 후면 플레이트와 접한 지지 부재의 적어도 일부 사이에는 제1 RFIC가 배치되고,
    상기 제2 PCB 및 상기 전면 플레이트와 접한 지지 부재의 적어도 일부 사이에는 제2 RFIC가 배치되고,
    상기 인쇄 회로 기판과 상기 제1 RFIC는 전기적으로 연결되고,
    상기 인쇄 회로 기판과 상기 제2 RFIC는 전기적으로 연결되는 전자 장치.
  14. 청구항 9에 있어서,
    상기 측면 부재의 적어도 일부 영역에는 슬릿(slit)이 배치되고,
    상기 제1 PCB 및 상기 제2 PCB는 상기 슬릿과 인접한 전자 장치.
  15. 청구항 9에 있어서,
    상기 제1 면에 인접하게, 또는 상기 제1 면 상에 상기 적어도 하나의 제1 도전성 패턴이 배치되고,
    상기 제2 면에 인접하게, 또는 상기 제2 면 상에 적어도 하나의 제2 도전성 패턴이 배치되고,
    상기 제3 면에 인접하게, 또는 상기 제3 면 상에 상기 적어도 하나의 제3 도전성 패턴이 배치되고,
    상기 제4 면에 인접하게, 또는 상기 제4 면 상에 적어도 하나의 제4 도전성 패턴이 배치되고,
    상기 적어도 하나의 제1 도전성 패턴 및 상기 적어도 하나의 제2 도전성 패턴, 상기 적어도 하나의 제3 도전성 패턴 및 상기 적어도 하나의 제4 도전성 패턴은 상기 제1 면의 위에서 볼 때, 서로 적어도 일부 중첩되도록 배치되는 전자 장치.
  16. 안테나 모듈에 있어서,
    제1 방향을 향하는 제1 면 및 상기 제1 방향과 반대 방향인 제2 방향을 향하는 제2 면을 포함하고, 제1 유전율을 갖고, 상기 제1 면과 상기 제2 면 사이에 배치되는 제1 유전층, 상기 제1 유전율과 다른 제2 유전율을 갖고, 상기 제1 유전층과 상기 제2 면 사이에 배치되는 제2 유전층, 상기 제1 유전율, 및 상기 제2 유전율과 다른 제3 유전율을 갖고, 상기 제2 유전층과 상기 제2 면 사이에 배치되는 제3 유전층, 적어도 하나의 제1 도전성 패턴, 적어도 하나의 제2 도전성 패턴, 적어도 하나의 제3 도전성 패턴, 및 적어도 하나의 제4 도전성 패턴을 포함하는 PCB; 및
    상기 적어도 하나의 제1 도전성 패턴, 상기 적어도 하나의 제2 도전성 패턴, 상기 적어도 하나의 제3 도전성 패턴, 및 상기 적어도 하나의 제4 도전성 패턴과 전기적으로 연결되고, 상기 제1 면에 배치된 RFIC를 포함하며,
    상기 적어도 하나의 제1 도전성 패턴은 상기 제1 면 상 또는 상기 제1 유전층과 상기 제1 면 사이에 배치되고,
    상기 적어도 하나의 제2 도전성 패턴은 상기 제1 유전층 및 상기 제2 유전층 사이에 배치되고,
    상기 적어도 하나의 제3 도전성 패턴은 상기 제2 면 상 또는 상기 제3 유전층과 상기 제2 면 사이에 배치되고,
    상기 적어도 하나의 제4 도전성 패턴은 상기 제2 유전층 및 상기 제3 유전층 사이에 배치되는 안테나 모듈.
  17. 청구항 16에 있어서,
    상기 제2 유전율은 상기 제1 유전율 및 상기 제3 유전율보다 작고,
    상기 적어도 하나의 제1 도전성 패턴, 상기 적어도 하나의 제2 도전성 패턴, 상기 적어도 하나의 제3 도전성 패턴, 및 상기 적어도 하나의 제4 도전성 패턴은 상기 제1 방향, 상기 제2 방향, 및/또는 상기 제1 방향 및 상기 제2 방향과 수직인 방향으로 빔 패턴(beam pattern)을 형성하는 안테나 모듈.
  18. 청구항 16에 있어서,
    상기 RFIC를 둘러싸도록 배치되어 외부로 열을 배출하는 방열부를 더 포함하는 안테나 모듈.
  19. 청구항 16에 있어서,
    상기 적어도 하나의 제1 도전성 패턴 및/또는 상기 적어도 하나의 제2 도전성 패턴으로 급전되는 제1 신호 및 상기 적어도 하나의 제3 도전성 패턴 및/또는 상기 적어도 하나의 제4 도전성 패턴으로 급전되는 제2 신호의 위상 차이 및/또는 전류의 방향이 반대인 안테나 모듈.
  20. 청구항 16에 있어서,
    상기 적어도 하나의 제1 도전성 패턴 내지 상기 적어도 하나의 제4 도전성 패턴은 패치(patch) 안테나, 다이폴(dipole) 안테나, 또는 슬롯(slot) 안테나인 안테나 모듈.
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