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KR20200136520A - 표시 장치 - Google Patents

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KR20200136520A
KR20200136520A KR1020190061685A KR20190061685A KR20200136520A KR 20200136520 A KR20200136520 A KR 20200136520A KR 1020190061685 A KR1020190061685 A KR 1020190061685A KR 20190061685 A KR20190061685 A KR 20190061685A KR 20200136520 A KR20200136520 A KR 20200136520A
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KR
South Korea
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disposed
line
voltage line
display area
horizontal portion
Prior art date
Application number
KR1020190061685A
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조승환
강기녕
이상훈
김선호
김태우
양태훈
최종현
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삼성디스플레이 주식회사
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Publication date
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Priority to US16/832,668 priority patent/US11244628B2/en
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Priority to EP20172830.0A priority patent/EP3745461B1/en
Publication of KR20200136520A publication Critical patent/KR20200136520A/ko
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Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역과 비표시 영역을 포함하는 기판, 상기 기판 상에서 상기 비표시 영역으로부터 제1 방향으로 연장하여 상기 표시 영역에 배치되는 복수의 신호 배선, 상기 기판 상에서 상기 비표시 영역으로부터 연장하여 상기 표시 영역을 경유하여 상기 비표시 영역에서 상기 신호 배선과 전기적으로 연결되는 연결 배선, 및 상기 기판 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 초기화 전압 라인을 포함하고, 상기 연결 배선은 상기 초기화 전압 라인과 두께 방향으로 중첩한다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 그 중 유기발광 표시 장치는 자발광 소자로서 우수한 시야각을 가져 차세대 표시 장치로 주목받고 있다.
유기발광 표시 장치는 화소 회로 및 이를 구동하는 구동부를 포함한다. 상기 구동부는 화소 회로에 주사 신호를 제공하는 주사 구동부, 화소 회로에 데이터 신호를 제공하는 데이터 구동부 등을 포함할 수 있다. 주사 구동부와 데이터 구동부의 구동 회로는 표시 영역에 인접한 비표시 영역에 배치될 수 있으며, 비표시 영역은 표시 장치의 기능상 일종의 데드 스페이스(dead space)가 된다.
본 발명이 해결하고자 하는 과제는 표시 장치의 비표시 영역을 최소화하는 동시에 표시 품질의 저하를 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역과 비표시 영역을 포함하는 기판, 상기 기판 상에서 상기 비표시 영역으로부터 제1 방향으로 연장하여 상기 표시 영역에 배치되는 복수의 신호 배선, 상기 기판 상에서 상기 비표시 영역으로부터 연장하여 상기 표시 영역을 경유하여 상기 비표시 영역에서 상기 신호 배선과 전기적으로 연결되는 연결 배선, 및 상기 기판 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 초기화 전압 라인을 포함하고, 상기 연결 배선은 상기 초기화 전압 라인과 두께 방향으로 중첩한다.
상기 초기화 전압 라인은 제2 도전층으로 이루어지고, 상기 신호 배선은 상기 제2 도전층 상에 배치되는 제3 도전층으로 이루어지고, 상기 연결 배선은 상기 제3 도전층 상에 배치되는 제4 도전층으로 이루어질 수 있다.
상기 초기화 전압 라인과 상기 연결 배선 사이에 배치되는 제1 전원 전압 라인을 더 포함하고, 상기 제1 전원 전압 라인은 상기 연결 배선과 두께 방향으로 중첩할 수 있다.
상기 기판과 상기 초기화 전압 라인 사이에 배치되는 주사선을 더 포함하고, 상기 제1 전원 전압 라인은 상기 주사선과 두께 방향으로 중첩할 수 있다.
상기 제1 전원 전압 라인은 제3 도전층으로 이루어지고, 상기 주사선은 상기 기판과 상기 제2 도전층 사이에 배치되는 제1 도전층으로 이루어질 수 있다.
연결 배선은 상기 제2 방향으로 연장되는 가로부를 포함하고, 상기 초기화 전압 라인은 평면상 상기 가로부와 상기 주사선 사이에 배치될 수 있다.
상기 가로부는 상기 제1 전원 전압 라인과 두께 방향으로 중첩할 수 있다.
상기 연결 배선 상에 배치되는 애노드 전극을 더 포함하고, 상기 가로부는 상기 애노드 전극과 두께 방향으로 비중첩할 수 있다.
상기 초기화 전압 라인은 상기 주사선과 두께 방향으로 중첩할 수 있다.
상기 초기화 전압 라인과 상기 연결 배선 사이에 배치되는 커플링 차단층을 더 포함하고, 상기 커플링 차단층은 상기 연결 배선과 두께 방향으로 중첩할 수 있다.
상기 초기화 전압 라인과 상기 연결 배선 사이에 배치되는 제1 전원 전압 라인을 더 포함하고, 상기 커플링 차단층은 상기 제1 전원 전압 라인과 전기적으로 연결될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 표시 영역과 비표시 영역을 포함하는 기판, 상기 기판 상에 배치된 초기화 전압 라인, 상기 표시 영역 및 상기 비표시 영역에 걸쳐 배치된 복수의 신호 배선, 및 상기 표시 영역에 배치된 복수의 연결 배선으로서, 각각 상기 신호 배선과 연결된 복수의 연결 배선, 및 상기 연결 배선 상에 배치된 애노드 전극을 포함하고, 상기 연결 배선은 제2 방향으로 연장하는 가로부를 포함하고, 상기 가로부는 상기 초기화 전압 라인과 두께 방향으로 중첩하고, 상기 애노드 전극과 비중첩한다.
상기 가로부는 평면상 상기 애노드 전극의 일측에 배치된 제1 가로부 및 상기 애노드 전극의 타측에 배치된 제2 가로부를 포함하고, 상기 제2 가로부는 상기 애노드 전극의 가장자리를 따라 절곡된 절곡부를 포함할 수 있다.
상기 제1 가로부는 상기 제1 가로부로부터 상기 제2 방향과 교차하는 제1 방향의 일측으로 돌출된 제1 가지 패턴 및 상기 제1 방향의 타측으로 돌출된 제2 가지 패턴을 포함하고, 상기 제2 가로부는 상기 제2 가로부로부터 상기 제1 방향의 일측으로 돌출된 제3 가지 패턴 및 상기 제1 방향의 타측으로 돌출된 제4 가지 패턴을 포함할 수 있다.
인접한 상기 제2 가지 패턴과 상기 제3 가지 패턴 사이에 갭이 정의되고, 상기 갭은 상기 애노드 전극과 중첩할 수 있다.
상기 제1 내지 제4 가지 패턴은 상기 애노드 전극과 비중첩할 수 있다.
상기 초기화 전압 라인은 제2 도전층으로 이루어지고, 상기 신호 배선은 상기 제2 도전층 상에 배치되는 제3 도전층으로 이루어지고, 상기 연결 배선은 상기 제3 도전층 상에 배치되는 제4 도전층으로 이루어질 수 있다.
상기 기판과 상기 초기화 전압 라인 사이에 배치되는 주사선을 더 포함하고, 상기 주사선은 상기 가로부와 두께 방향으로 비중첩할 수 있다.
상기 초기화 전압 라인과 상기 연결 배선 사이에 배치되는 제1 전원 전압 라인을 더 포함하고, 상기 제1 전원 전압 라인은 상기 연결 배선과 두께 방향으로 중첩할 수 있다.
상기 주사선은 상기 기판과 상기 제2 도전층 사이에 배치된 제1 도전층으로 이루어지고, 상기 제1 전원 전압 라인은 제3 도전층으로 이루어질 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 표시 영역에 배치되는 신호 배선에 데이터 신호를 전달하는 연결 배선을 포함함으로써, 표시 장치의 데드 스페이스를 감소시킬 수 있다.
또한, 주사선과 연결 배선 사이에 기생 커패시턴스(parasitic capacitance)가 형성되는 것을 방지하여, 두 배선 간의 커플링 현상을 최소화할 수 있다. 이에 따라, 데이터 신호가 왜곡되어 얼룩이 발현되는 것을 최소화하거나 방지할 수 있으므로 표시 품질을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 신호 배선과 연결 배선을 나타내는 평면도이다.
도 4는 도 3의 A 영역의 확대 평면도이다.
도 5는 도 4의 Ⅰ-Ⅰ' 선을 기준으로 자른 단면도이다.
도 6은 일 실시예에 따른 연결 배선과 화소의 배치를 나타내는 평면도이다.
도 7 내지 도 9는 다양한 실시예에 따른 연결 배선과 화소의 배치를 나타내는 평면도들이다.
도 10은 화소의 일 예를 나타내는 평면도이다.
도 11은 도 10의 Ⅱ-Ⅱ' 선을 기준으로 자른 단면도이다.
도 12는 다른 실시예에 따른 화소의 일 예를 나타내는 평면도이다.
도 13은 도 12의 Ⅱ-Ⅱ' 선을 기준으로 자른 단면도이다.
도 14는 또 다른 실시예에 따른 화소의 일 예를 나타내는 평면도이다.
도 15는 도 14의 Ⅱ-Ⅱ' 선을 기준으로 자른 단면도이다.
도 16은 또 다른 실시예에 따른 화소의 일 예를 나타내는 평면도이다.
도 17은 도 16의 Ⅱ-Ⅱ' 선을 기준으로 자른 단면도이다.
도 18은 또 다른 실시예에 따른 화소의 일 예를 나타내는 평면도이다.
도 19는 도 18의 Ⅱ-Ⅱ' 선을 기준으로 자른 단면도이다.
도 20은 또 다른 실시예에 따른 화소의 일 예를 나타내는 평면도이다.
도 21은 도 20의 Ⅱ-Ⅱ' 선을 기준으로 자른 단면도이다.
도 22는 또 다른 실시예에 따른 화소의 일 예를 나타내는 평면도이다.
도 23은 도 22의 Ⅱ-Ⅱ' 선을 기준으로 자른 단면도이다.
도 24는 또 다른 실시예에 따른 연결 배선을 나타내는 평면도이다.
도 25는 또 다른 실시예에 따른 연결 배선을 나타내는 평면도이다.
도 26은 또 다른 실시예에 따른 연결 배선을 나타내는 평면도이다.
도 27은 또 다른 실시예에 따른 표시 장치의 사시도이다.
도 28은 도 27의 표시 장치의 전개도이다.
도 29는 도 27의 표시 장치의 신호 배선과 연결 배선을 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다. 이하에서는 표시 장치로서 유기 발광 표시 장치를 예로 들어 설명하기로 한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 일 실시예에 따른 표시 장치의 단면도이다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 표시 장치(1)는 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 및 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(1)는 표시 패널(10)을 포함할 수 있다. 표시 패널(10)은 폴리이미드 등과 같은 가요성 고분자 물질을 포함하는 플렉시블 기판일 수 있다. 이에 따라, 표시 패널(10)은 휘어지거나, 절곡되거나, 접히거나, 말릴 수 있다.
표시 패널(10)은 메인 영역(MR)과 메인 영역(MR)의 일측에 연결된 벤딩 영역(BR)을 포함할 수 있다. 표시 패널(10)은 벤딩 영역(BR)과 연결되고 메인 영역(MR)과 두께 방향으로 중첩된 서브 영역(SR)을 더 포함할 수 있다.
표시 패널(10)은 화면을 표시하는 부분인 표시 영역(DA), 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 복수의 화소를 포함할 수 있다. 각 화소는 발광층과 발광층의 발광량을 제어하는 회로층을 포함할 수 있다. 회로층은 표시 배선, 표시 전극 및 적어도 하나의 트랜지스터를 포함할 수 있다. 발광층은 유기 발광 물질을 포함할 수 있다. 발광층은 봉지막에 의해 밀봉될 수 있다. 화소의 상세한 구성에 대해서는 후술하기로 한다. 표시 영역(DA)은 직사각형 형상 또는 모서리가 둥근 직사각형 형상을 가질 수 있다. 다만, 이에 제한되는 것은 아니며, 표시 영역(DA)은 정사각형이나 기타 다각형 또는 원형, 타원형 등과 같은 다양한 형상을 가질 수 있다.
표시 영역(DA)은 메인 영역(MR) 내에 배치된다. 메인 영역(MR)에서 표시 영역(DA)의 주변 에지 부분, 벤딩 영역(BR) 및 서브 영역(SR)은 비표시 영역(NDA)일 수 있다. 그러나, 이에 제한되는 것은 아니고, 벤딩 영역(BR) 및 서브 영역(SR)도 표시 영역(DA)을 포함할 수 있다.
메인 영역(MR)은 표시 장치(1)의 평면상 외형과 유사한 형상을 가질 수 있다. 메인 영역(MR)은 일면에 위치한 평탄 영역일 수 있다. 그러나, 이에 제한되는 것은 아니며, 메인 영역(MR)에서 벤딩 영역(BR)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 휘어져 곡면을 이루거나 수직 방향으로 절곡될 수도 있다.
메인 영역(MR)에서 벤딩 영역(BR)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 곡면을 이루거나 절곡되어 있는 경우, 해당 에지에도 표시 영역(DA)이 배치될 수도 있다. 그러나, 이에 제한되지 않고 곡면 또는 절곡된 에지는 화면을 표시하지 않는 비표시 영역(NDA)이 배치되거나, 표시 영역(DA)과 비표시 영역(NDA)이 함께 배치될 수도 있다.
메인 영역(MR)에서 표시 영역(DA)의 주변에는 비표시 영역(NDA)이 위치할 수 있다. 메인 영역(MR)의 비표시 영역(NDA)은 표시 영역(DA)의 외측 경계로부터 표시 패널(10)의 에지까지의 영역에 놓일 수 있다. 메인 영역(MR)의 비표시 영역(NDA)에는 표시 영역(DA)에 신호를 인가하기 위한 신호 배선(DL), 연결 배선(DM)이나 구동 회로들이 배치될 수 있다. 또한, 메인 영역(MR)의 비표시 영역(NDA)에는 최외곽 블랙 매트릭스가 배치될 수 있지만, 이에 제한되는 것은 아니다.
벤딩 영역(BR)은 메인 영역(MR)에 연결된다. 예를 들어, 벤딩 영역(BR)은 메인 영역(MR)의 일 단변을 통해 연결될 수 있다. 벤딩 영역(BR)의 제2 방향(DR2)의 폭은 메인 영역(MR)의 제2 방향(DR2)의 폭보다 작을 수 있다. 메인 영역(MR)과 벤딩 영역(BR)의 연결부는 L자 커팅 형상을 가질 수 있다.
벤딩 영역(BR)에서 표시 패널(10)은 제3 방향(DR3)의 반대 방향, 즉, 표시면의 반대 방향으로 곡률을 가지고 벤딩될 수 있다. 벤딩 영역(BR)은 일정한 곡률 반경은 가질 수 있지만, 이에 제한되지 않고 구간별로 다른 곡률 반경을 가질 수도 있다. 표시 패널(10)이 벤딩 영역(BR)에서 벤딩됨에 따라 표시 패널(10)의 면이 반전될 수 있다. 즉, 상부를 항하는 표시 패널(10)의 일면이 벤딩 영역(BR)을 통해 외측을 항하였다가 다시 하부를 향하도록 변경될 수 있다.
서브 영역(SR)은 벤딩 영역(BR)으로부터 연장된다. 서브 영역(SR)은 벤딩이 완료된 이후부터 시작하여 메인 영역(MR)과 평행한 방향으로 연장될 수 있다. 서브 영역(SR)은 표시 패널(10)의 제3 방향(DR3), 즉, 두께 방향으로 메인 영역(MR)과 중첩할 수 있다. 서브 영역(SR)은 메인 영역(MR) 에지의 비표시 영역(NDA)과 중첩하고, 나아가 메인 영역(MR)의 표시 영역(DA)과 중첩할 수 있다.
서브 영역(SR)의 제2 방향(DR2)의 폭은 벤딩 영역(BR)의 제2 방향(DR2)의 폭과 동일할 수 있지만 이에 제한되는 것은 아니다.
표시 패널(10)의 서브 영역(SR) 상에는 구동칩(20)이 배치될 수 있다. 구동칩(20)은 표시 패널(10)을 구동하는 집적 회로를 포함할 수 있다. 일 실시예에서, 상기 집적 회로는 데이터 신호를 생성하여 제공하는 데이터 구동 집적 회로일 수 있지만, 이에 제한되는 것은 아니다. 구동칩(20)은 서브 영역(SR)에서 표시 패널(10)에 실장될 수 있다. 구동칩(20)은 표시면과 동일한 면인 표시 패널(10)의 일면 상에 실장되되, 상술한 것처럼 벤딩 영역(BR)이 벤딩되어 반전됨에 따라 제3 방향(DR3)의 반대 방향을 향하는 표시 패널(10)의 면에 실장되어 구동칩(20)의 상면이 제3 방향(DR3)의 반대 방향을 향할 수 있다.
구동칩(20)은 이방성 도전 필름을 통해 표시 패널(10) 상에 부착되거나, 초음파 접합 본딩을 통해 표시 패널(10) 상에 부착될 수 있다. 구동칩(20)의 제2 방향(DR2)의 폭은 표시 패널(10)의 제2 방향(DR2)의 폭보다 작을 수 있다. 구동칩(20)은 서브 영역(SR)의 제2 방향(DR2)의 중앙부에 배치되고, 구동칩(20)의 좌측 에지와 우측 에지가 각각 서브 영역(SR)의 좌측 에지와 우측 에지로부터 이격될 수 있다.
표시 패널(10)의 서브 영역(SR) 단부에는 표시 구동 기판(30)이 연결될 수 있다. 서브 영역(SR) 단부에는 패드부가 마련되고, 패드부 상에 표시 구동 기판(30)이 연결될 수 있다. 표시 구동 기판(30)은 연성 인쇄회로기판이나 필름일 수 있다.
서브 영역(SR), 벤딩 영역(BR) 및 메인 영역(MR)에는 복수의 신호 배선(DL) 및 연결 배선(DM)이 배치될 수 있다. 신호 배선(DL) 및 연결 배선(DM)은 서브 영역(SR)으로부터 벤딩 영역(BR)을 거쳐 메인 영역(MR)으로 연장될 수 있다. 즉, 신호 배선(DL) 및 연결 배선(DM)은 비표시 영역(NDA)으로부터 연장하여 표시 영역(DA)에 배치될 수 있다.
이하, 신호 배선 및 연결 배선에 대해 상세히 설명하기로 한다.
도 3은 일 실시예에 따른 표시 장치의 신호 배선과 연결 배선을 나타내는 평면도이다. 도 4는 도 3의 A 영역의 확대 평면도이다. 도 5는 도 4의 Ⅰ-Ⅰ' 선을 기준으로 자른 단면도이다.
도 3 내지 도 5를 참조하면, 표시 장치(1)는 신호 배선(DL) 및 연결 배선(DM)을 포함할 수 있다. 한편, 신호 배선(DL) 및 연결 배선(DM)의 배치 구성은, 제1 방향(DR1)으로 연장하며 표시 장치(1)의 면적 중심을 관통하는 기준축(미도시)을 기준으로 대칭일 수 있다. 이하에서는, 표시 장치(1)의 좌측에 배치되는 신호 배선(DL) 및 연결 배선(DM)을 중심으로 설명하기로 한다.
복수의 신호 배선(DL)은 제1 방향(DR1)으로 연장하며, 제2 방향(DR2)을 따라 특정 간격을 가지고 순차적으로 배열될 수 있다. 제2 방향(DR2)은 제1 방향(DR1)과 교차하는 방향으로서, 제1 방향(DR1)과 수직을 이룰 수 있다. 신호 배선(DL)은 예를 들어, 데이터 신호를 전달하는 데이터 라인일 수 있다.
신호 배선(DL) 각각은 제1 방향(DR1)으로 표시 영역(DA)을 가로질러 연장할 수 있다. 신호 배선(DL)의 일단은 비표시 영역(NDA)에 배치될 수 있다. 신호 배선(DL)의 일단은 연결 배선(DM)과 전기적으로 연결될 수 있다.
복수의 연결 배선(DM)은 복수의 신호 배선(DL) 각각에 전기적으로 연결될 수 있다. 연결 배선(DM)은 신호 배선(DL)이 배치되는 층과 다른 층에 배치되며, 연결 배선(DM)은 절연층을 통해 신호 배선(DL)과 절연될 수 있다. 이에 대해서는 도 5를 참조하여 후술하기로 한다.
연결 배선(DM)은 비표시 영역(NDA)으로부터 연장하여 표시 영역(DA)을 경유하여 비표시 영역(NDA)까지 연장할 수 있다. 연결 배선(DM)은 상호 특정 간격을 가지고 이격되어 배치될 수 있다. 연결 배선(DM) 간의 간격은 신호 배선(DL) 간의 간격과 실질적으로 동일할 수 있다.
또한, 연결 배선(DM)은 비표시 영역(NDA)으로부터 제1 방향(DR1)(예를 들어, 상측)으로 연장하며, 표시 영역(DA) 내에서 제2 방향(DR2)(예를 들어, 좌측)으로 방향을 전환하여 연장하며, 대응하는 신호 배선(DL)과 인접하거나 교차하는 영역에서 대응하는 신호 배선(DL)의 일단까지 연장할 수 있다. 즉, 연결 배선(DM)은 신호 배선(DL)의 일단이 배치되는 비표시 영역(NDA)까지 연장할 수 있다.
연결 배선(DM) 각각은 제2 방향(DR2)을 따라 배치되는 가로부(DMA) 및 제1 방향(DR1)을 따라 배치되는 세로부(DMB)를 포함할 수 있다. 연결 배선(DM)의 세로부(DMB)는 제1 방향(DR1)을 따라 배치되는 제1 세로부(DMB1) 및 제2 세로부(DMB2)를 포함할 수 있다. 연결 배선(DM)의 가로부(DMA)는 제1 세로부(DMB1)의 일단에서 제2 방향(DR2)으로 연장하며, 제2 세로부(DMB2)는 가로부(DMA)의 일단에서 제1 방향(DR1)의 반대 방향으로 연장한다.
도 4에 도시된 바와 같이, 연결 배선(DM)의 세로부(DMB)는 표시 영역(DA) 내에서 평면상에서, 신호 배선(DL)과 중첩할 수 있다. 다만, 이는 예시적인 것으로 이에 제한되는 것은 아니다. 예를 들어, 연결 배선(DM)의 세로부(DMB)는 표시 영역(DA) 내에서 평면상에서, 신호 배선(DL)과 중첩하지 않을 수도 있다. 즉, 연결 배선(DM)의 세로부(DMB)는 복수의 신호 배선(DL)들 사이의 이격된 공간에 배치될 수 있다.
한편, 도 3 및 도 4에서 연결 배선(DM)은 직각으로 꺾이는 것으로 도시되어 있으나, 이에 제한되는 것은 아니다.
연결 배선(DM)들은 평면상 상호 교차하지 않고, 이에 따라, 인접한 다른 연결 배선(DM)을 우회하여 배치될 수 있다. 이에 따라, 연결 배선(DM)은 상호 다른 길이들을 가질 수 있다. 즉, 외측에 배치되는 연결 배선(DM)의 길이는 내측에 배치되는 연결 배선(DM)의 길이보다 길 수 있다.
복수의 연결 배선(DM)은 비표시 영역(NDA)에 위치하는 제1 컨택홀(CNT1)을 통해 신호 배선(DL)에 직접적으로 일대일 연결될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 신호 배선(DL)은 제3 도전층(130)으로 이루어지고, 연결 배선(DM)은 제4 도전층(140)으로 이루어지고, 신호 배선(DL)과 연결 배선(DM)은 제4 절연층(IL4)에 의해 절연될 수 있다. 연결 배선(DM)은 신호 배선(DL)의 일단까지 연장되고, 제4 절연층(IL4)을 관통하여 신호 배선(DL)의 일단을 노출시키는 제1 컨택홀(CNT1)을 통해 신호 배선(DL)과 전기적으로 연결될 수 있다.
상술한 바와 같이, 표시 장치(1)는 표시 영역(DA)을 경유하여 배치되는 연결 배선(DM)을 포함하고, 연결 배선(DM)을 통해 신호 배선(DL)에 영상 신호가 제공될 수 있다. 따라서, 신호 배선(DL)을 구동칩(20)에 연결하기 위해 요구되는 추가적인 데드 스페이스가 불필요할 수 있다. 즉, 데드 스페이스를 최소화할 수 있다.
이하에서는, 연결 배선(DM)과 화소(P)의 관계에 대해 상세히 설명하기로 한다.
도 6은 일 실시예에 따른 연결 배선과 화소의 배치를 나타내는 평면도이다. 도 7 내지 도 9는 다양한 실시예에 따른 연결 배선과 화소의 배치를 나타내는 평면도이다.
도 6 내지 도 11을 참조하면, 각 화소(P)는 서브 화소(R, G, B)들을 포함할 수 있다. 서브 화소(R, G, B)는 제1 색을 발광하는 제1 서브 화소(R), 제2 색을 발광하는 제2 서브 화소(G), 및 제3 색을 발광하는 제3 서브 화소(B)를 포함할 수 있다. 본 명세서에서는, 제1 서브 화소(R)가 적색 서브 화소, 제2 서브 화소(G)가 녹색 서브 화소, 제3 서브 화소(B)가 청색 서브 화소인 것을 예시하였으나, 이에 한정되지 않는다. 하나의 제1 서브 화소(R), 두 개의 제2 서브 화소(G)들, 및 하나의 제3 서브 화소(B)는 하나의 화소(P)로 정의될 수 있다. 화소(P)는 계조를 표현할 수 있는 한 그룹의 서브 화소들을 가리킨다. 도 6에서는 제2 방향(DR2)을 따라, 제2 서브 화소(G), 제1 서브 화소(R), 제2 서브 화소(G), 제3 서브 화소(B) 순으로 배치되는 경우를 예시하였으나, 각 서브 화소(R, G, B)들의 배치가 이에 제한되는 것은 아니다.
서브 화소(R, G, B)는 서로 다른 형상과 크기를 가질 수 있다. 도 6에서는 제3 서브 화소(B)의 크기가 가장 크고, 제2 서브 화소(G)의 크기가 가장 작은 것을 예시하였으나, 서브 화소(R, G, B)의 크기는 이에 한정되지 않는다.
각 서브 화소(R, G, B)는 평면상 연결 배선(DM)의 가로부(DMA) 사이에 배치될 수 있다. 가로부(DMA)는 제1 가로부(DM1) 및 제2 가로부(DM2)를 포함할 수 있다. 제1 가로부(DM1) 및 제2 가로부(DM2)는 서로 다른 신호 배선(DL)에 연결되는 연결 배선(DM)의 일부분으로서 서로 교차하지 않고 이격되어 배치될 수 있다. 제1 가로부(DM1) 및 제2 가로부(DM2)는 제2 방향(DR2)으로 연장하며, 제1 방향(DR1)을 따라 특정 간격을 가지고 순차적으로 배열될 수 있다.
제1 가로부(DM1)는 서브 화소(R, G, B)의 일측에 배치되고, 제2 가로부(DM2)는 서브 화소(R, G, B)의 타측에 배치될 수 있다. 즉, 제1 가로부(DM1)는 서브 화소(R, G, B)의 제1 방향(DR1)의 일측에 인접하도록 배치되고, 제2 가로부(DM2)는 서브 화소(R, G, B)의 제1 방향(DR1)의 타측에 인접하도록 배치될 수 있다. 제1 가로부(DM1) 및 제2 가로부(DM2)는 서브 화소(R, G, B)와 중첩되지 않도록 배치될 수 있다.
각 화소(P)에 대응하여 애노드 전극(ANO)이 배치될 수 있다. 애노드 전극(ANO)은 평면상 연결 배선(DM)의 가로부(DMA) 사이에 배치될 수 있다. 즉, 애노드 전극(ANO)은 평면상 제1 가로부(DM1)와 제2 가로부(DM2)의 사이에 배치될 수 있다. 애노드 전극(ANO)은 제1 가로부(DM1)와 제2 가로부(DM2)와 중첩되지 않도록 배치될 수 있다.
애노드 전극(ANO)은 서브 화소(R, G, B)에 대응되는 제1 내지 제3 애노드 전극(ANO1, ANO2, ANO3)을 포함할 수 있다. 제1 애노드 전극(ANO1)은 제2 서브 화소(G)에 대응하여 배치되고, 제2 애노드 전극(ANO2)은 제1 서브 화소(R)에 대응하여 배치되고, 제3 애노드 전극(ANO3)은 제3 서브 화소(B)에 대응하여 배치될 수 있다. 애노드 전극(ANO)에 대한 상세한 설명은 후술하기로 한다.
한편, 연결 배선(DM)의 가로부(DMA)는 도 6에 도시된 바와 같이 제2 방향(DR2)으로 연장되는 직선으로 이루어질 수 있지만, 부분적으로 변형되거나 절곡될 수 있다.
구체적으로, 도 7 내지 도 9에 도시된 바와 같이, 가로부(DMA)는 부분적으로 절곡된 절곡부(BP)를 포함할 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 제1 가로부(DM1)는 제2 방향(DR2)을 따라 연장하는 직선으로 이루어지고, 제2 가로부(DM2')는 제2 방향(DR2)으로부터 부분적으로 절곡된 절곡부(BP)를 포함할 수 있다. 절곡부(BP)는 애노드 전극(ANO)의 가장자리를 따라 절곡된 영역일 수 있다. 즉, 절곡부(BP)는 애노드 전극(ANO)의 가장자리와 특정 간격을 가지고 평행하게 배치될 수 있다. 제2 가로부(DM2')의 절곡부(BP)는 제2 서브 화소(G)의 제1 애노드 전극(ANO1)의 가장자리를 따라 절곡될 수 있다. 예를 들어, 제1 애노드 전극(ANO1)이 요철부를 포함하는 경우, 제2 가로부(DM2')의 절곡부(BP)는 제1 애노드 전극(ANO1)의 요철부를 따라 제2 방향(DR2)으로부터 일측으로 꺾이고, 타측으로 꺾이고, 다시 제2 방향(DR2)으로 복귀될 수 있다. 제2 가로부(DM2')가 절곡부(BP)를 포함함에 따라 제2 가로부(DM2')와 애노드 전극(ANO)간의 거리가 줄어들 수 있다. 즉, 제1 가로부(DM1)로부터 제2 서브 화소(G)까지의 거리는 제2 가로부(DM2')로부터 제2 서브 화소(G)까지의 거리보다 클 수 있다.
또한, 도 8에 도시된 바와 같이, 제2 가로부(DM2)는 직선으로 배치되되, 제1 가로부(DM1')가 절곡부(BP)를 포함할 수 있다. 제1 가로부(DM1')의 절곡부(BP)는 제1 서브 화소(R)의 제2 애노드 전극(ANO2)의 가장자리를 따라 절곡될 수 있다. 또한, 제1 가로부(DM1')의 절곡부(BP)는 제3 서브 화소(B)의 제3 애노드 전극(ANO3)의 가장자리를 따라 절곡될 수 있다. 제1 가로부(DM1')가 절곡부(BP)를 포함함에 따라 제1 가로부(DM1')와 애노드 전극(ANO)간의 거리가 줄어들 수 있다. 즉, 제1 가로부(DM1')로부터 제1 서브 화소(R)까지의 거리는 제2 가로부(DM2)로부터 제1 서브 화소(R)까지의 거리보다 클 수 있다. 또한, 제1 가로부(DM1')로부터 제3 서브 화소(B)까지의 거리는 제2 가로부(DM2)로부터 제3 서브 화소(B)까지의 거리보다 클 수 있다. 다만 도 7 및 도 8에 도시된 실시예에 제한되는 것은 아니며, 도 9에 도시된 바와 같이, 제1 가로부(DM1') 및 제2 가로부(DM2') 모두 절곡부(BP)를 포함할 수 있다.
이하, 화소(P)의 구조에 대해 더욱 상세히 설명한다.
도 10은 화소의 일 예를 나타내는 평면도이다.
도 10을 참조하면, 화소(P)는 제1 주사선(GI), 제2 주사선(GW), 발광 제어 라인(EM), 초기화 전압 라인(VIL), 및 제1 전원 전압 라인(VDL)을 더 포함할 수 있다.
제1 주사선(GI)은 제1 주사 신호를 전달하고, 제2 주사선(GW)은 제2 주사 신호를 전달하고, 발광 제어 라인(EM)은 발광 제어 신호를 전달한다. 제1 주사선(GI), 제2 주사선(GW), 및 발광 제어 라인(EM)은 평면상 제2 방향(DR2)을 따라 배치될 수 있다. 제2 주사선(GW)은 평면상 제1 주사선(GI)과 발광 제어 라인(EM) 사이에 배치될 수 있다.
초기화 전압 라인(VIL)은 초기화 전압을 전달한다. 초기화 전압 라인(VIL)은 은 평면상 제2 방향(DR2)을 따라 배치될 수 있다. 초기화 전압 라인(VIL)은 평면상 제1 주사선(GI)의 일측에 배치될 수 있으나, 이에 제한되는 것은 아니다.
신호 배선(DL)은 데이터 신호를 전달하고, 평면상 제1 방향(DR1)을 따라 배치되어 제1 주사선(GI), 제2 주사선(GW), 발광 제어 라인(EM), 및 초기화 전압 라인(VIL)과 교차할 수 있다.
제1 전원 전압 라인(VDL)은 구동 전압을 전달하고, 신호 배선(DL)의 일측에 배치될 수 있다. 제1 전원 전압 라인(VDL)은 평면상 제1 방향(DR1)을 따라 배치되어 제1 주사선(GI), 제2 주사선(GW), 발광 제어 라인(EM), 및 초기화 전압 라인(VIL)과 교차할 수 있다.
연결 배선(DM)은 제1 방향(DR1) 또는 제2 방향(DR2)을 따라 배치되며, 부분적으로 초기화 전압 라인(VIL)과 중첩하도록 배치될 수 있다. 구체적으로, 연결 배선(DM)의 가로부(DMA)는 제2 방향(DR2)을 따라 배치되며, 초기화 전압 라인(VIL)과 중첩하도록 배치될 수 있다. 이에 따라, 연결 배선(DM)과 다른 배선간의 커플링을 방지할 수 있으며, 이에 대한 상세한 설명은 후술하기로 한다.
각 화소(P)는 제1 주사선(GI), 제2 주사선(GW), 발광 제어 라인(EM), 신호 배선(DL), 초기화 전압 라인(VIL), 및 제1 전원 전압 라인(VDL) 등과 연결되어 있는 복수의 트랜지스터(DT, ST1~ST6) 및 커패시터(C)를 포함할 수 있다.
도 10에서는 화소(P)가 7개의 트랜지스터들(DT, ST1~ST6)과 1개의 커패시터(C1)를 포함하는 것을 예시하였으나, 본 명세서는 이에 한정되지 않는다.
구동 트랜지스터(DT)는 구동 채널 영역(DT_ACT), 구동 게이트 전극(DT_G), 구동 소스 영역(DT_S), 및 구동 드레인 영역(DT_D)을 포함할 수 있다. 구동 채널 영역(DT_ACT)은 구동 게이트 전극(DT_G)과 중첩할 수 있다. 구동 게이트 전극(DT_G)은 제1 구동 게이트 전극(DT_G1)과 제2 구동 게이트 전극(DT_G2)을 포함할 수 있다. 제2 구동 게이트 전극(DT_G2)은 제1 구동 게이트 전극(DT_G1) 상에 배치될 수 있으며, 제1 구동 게이트 전극(DT_G1)과 제2 구동 게이트 전극(DT_G2)은 제2 컨택홀(CNT2)을 통해 서로 접속될 수 있다. 제1 구동 게이트 전극(DT_G1)은 구동 채널 영역(DT_ACT)과 중첩하며, 제2 구동 게이트 전극(DT_G2)은 제3 컨택홀(CNT3)을 통해 제2 스위칭 트랜지스터(ST2)의 드레인 영역(D2)에 접속될 수 있다. 구동 소스 영역(DT_S)은 제1 스위칭 트랜지스터(ST1)의 드레인 영역(D1)에 접속될 수 있다. 구동 드레인 영역(DT_D)은 제2 스위칭 트랜지스터(ST2)의 소스 영역(S2)과 제6 스위칭 트랜지스터(ST6)의 소스 영역(S6)에 접속될 수 있다.
제1 스위칭 트랜지스터(ST1)는 제1 채널 영역(ACT1), 제1 게이트 전극(G1), 제1 소스 영역(S1), 및 제1 드레인 영역(D1)을 포함할 수 있다. 제1 게이트 전극(G1)은 제2 주사선(GW)의 일 부분으로, 제1 채널 영역(ACT1)과 제2 주사선(GW)의 중첩 영역일 수 있다. 제1 소스 영역(S1)은 제4 컨택홀(CNT4)을 통해 신호 배선(DL)과 접속될 수 있다. 제1 드레인 영역(D1)은 구동 트랜지스터(DT)의 소스 영역(DT_S)에 접속될 수 있다.
제2 스위칭 트랜지스터(ST2)는 제2 채널 영역(ACT2), 제2 게이트 전극(G2), 제2 소스 영역(S2), 및 제2 드레인 영역(D2)을 포함할 수 있다. 제2 스위칭 트랜지스터(ST2)는 제2 주사선(GW)을 통해 전달받은 제2 주사 신호에 따라 턴온되어 구동 트랜지스터(DT)를 다이오드 연결시킨다. 제2 게이트 전극(G2)은 제2 주사선(GW)의 일 부분으로, 제2 채널 영역(ACT2)과 제2 주사선(GW)의 중첩 영역일 수 있다. 제2 소스 영역(S2)은 구동 트랜지스터(DT)의 드레인 영역(DT_D)에 접속될 수 있다. 제2 드레인 영역(D2)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)에 접속될 수 있다.
한편, 제2 스위칭 트랜지스터(ST2)는 듀얼 트랜지스터로 형성될 수 있다. 이 경우, 제2 스위칭 트랜지스터(ST2)는 도 10과 같이 두 개의 제2 채널 영역(ACT2)들과 두 개의 제2 게이트 전극(G2)들을 포함할 수 있다.
제3 스위칭 트랜지스터(ST3)는 제3 채널 영역(ACT3), 제3 게이트 전극(G3), 제3 소스 영역(S3), 및 제3 드레인 영역(D3)을 포함할 수 있다. 제3 스위칭 트랜지스터(ST3)는 제1 주사선(GI)을 통해 전달받은 제1 주사 신호에 따라 턴온되어 초기화 전압을 구동 트랜지스터(DT)의 게이트 전극(DT_G)에 전달하여 구동 트랜지스터(DT)의 게이트 전압을 초기화시키는 초기화 동작을 수행한다. 제3 게이트 전극(G3)은 제1 주사선(GI)의 일 부분으로, 제3 채널 영역(ACT3)과 제1 주사선(GI)의 중첩 영역일 수 있다. 제3 소스 영역(S3)은 구동 트랜지스터(DT)의 게이트 전극(DT_G) 및 제2 스위칭 트랜지스터(ST2)의 드레인 영역(D2)에 접속될 수 있다. 제3 드레인 영역(D3)은 제5 컨택홀(CNT5)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다.
한편, 제3 스위칭 트랜지스터(ST3)는 듀얼 트랜지스터로 형성될 수 있다. 이 경우, 제3 스위칭 트랜지스터(ST3)는 도 10과 같이 두 개의 제3 채널 영역(ACT3)들과 두 개의 제3 게이트 전극(G3)들을 포함할 수 있다.
제4 스위칭 트랜지스터(ST4)는 제4 채널 영역(ACT4), 제4 게이트 전극(G4), 제4 소스 영역(S4), 및 제4 드레인 영역(D4)을 포함할 수 있다. 제4 게이트 전극(G4)은 제1 주사선(GI)의 일 부분으로, 제4 채널 영역(ACT4)과 제1 주사선(GI)의 중첩 영역일 수 있다. 제4 소스 영역(S4)은 유기 발광 소자의 애노드 전극(미도시)에 접속될 수 있다. 제4 드레인 영역(D4)은 제5 컨택홀(CNT5)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다.
구체적으로, 초기화 전압 라인(VIL)은 제6 컨택홀(CNT6)을 통해 초기화 연결 전극(VIE)에 접속되고, 초기화 연결 전극(VIE)은 제5 컨택홀(CNT5)을 통해 제3 스위칭 트랜지스터(ST3)의 드레인 영역(D3)에 접속될 수 있다. 초기화 연결 전극(VIE)은 제1 주사선(GI)과 교하도록 배치될 수 있다. 또한, 애노드 전극(미도시)은 애노드 컨택홀(ANO_CNT)을 통해 애노드 연결 전극(ANDE)에 접속되고, 애노드 연결 전극(ANDE)은 제7 컨택홀(CNT7)을 통해 제4 스위칭 트랜지스터(ST4)의 소스 영역(S4)에 접속될 수 있다.
제5 스위칭 트랜지스터(ST5)는 제5 채널 영역(ACT5), 제5 게이트 전극(G5), 제5 소스 영역(S5), 및 제5 드레인 영역(D5)을 포함할 수 있다. 제5 게이트 전극(G5)은 발광 제어 라인(EM)의 일 부분으로, 제5 채널 영역(ACT5)과 발광 제어 라인(EM)의 중첩 영역일 수 있다. 제5 소스 영역(S5)은 구동 트랜지스터(DT)의 소스 영역(DT_S)과 제1 스위칭 트랜지스터(ST1)의 드레인 영역(D1)에 접속될 수 있다. 제5 드레인 영역(D5)은 제8 컨택홀(CNT8)을 통해 제1 전원 전압 라인(VDL)에 접속될 수 있다.
제6 스위칭 트랜지스터(ST6)는 제6 채널 영역(ACT6), 제6 게이트 전극(G6), 제6 소스 영역(S6), 및 제6 드레인 영역(D6)을 포함할 수 있다. 제6 게이트 전극(G6)은 발광 제어 라인(EM)의 일 부분으로, 제6 채널 영역(ACT6)과 발광 제어 라인(EM)의 중첩 영역일 수 있다. 제6 소스 영역(S6)은 구동 트랜지스터(DT)의 드레인 영역(DT_D)과 제2 스위칭 트랜지스터(ST2)의 소스 영역(S2)에 접속될 수 있다. 제6 드레인 영역(D6)은 유기 발광 소자의 애노드 전극(미도시)에 접속될 수 있다. 제5 스위칭 트랜지스터(ST5) 및 제6 스위칭 트랜지스터(ST6)가 발광 제어 라인(EM)을 통해 전달받은 발광 제어 신호에 따라 동시에 턴온되어 유기 발광 소자에 전류가 흐르게 된다.
커패시터(C1)의 제1 전극(CE1)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)과 실질적으로 동일하며, 제2 전극(CE2)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)과 중첩하며, 제9 컨택홀(CNT9)을 통해 제1 전원 전압 라인(VDL)에 접속될 수 있다.
이하, 화소(P)의 단면 구조에 대해 상세히 설명한다.
도 11은 도 10의 Ⅱ-Ⅱ' 선을 기준으로 자른 단면도이다.
도 11에서 일부의 구성 요소에 대해서는 전술한 구성 요소와 동일한 구성에 대해 층간 구성을 명확히 하기 위해 새로운 도면 부호가 추가로 부여되고 때때로 병기되었다.
도 11을 참조하면, 각 화소(P)는 기판(101), 버퍼층(BF), 반도체층(ACT), 제1 절연층(IL1), 제1 도전층(110), 제2 절연층(IL2), 제2 도전층(120), 제3 절연층(IL3), 제3 도전층(130), 제4 절연층(IL4), 제4 도전층(140), 제5 절연층(IL5), 제1 전극층(171), 제1 전극층(171)을 노출하는 개구부를 포함하는 화소 정의막(180), 화소 정의막(180)의 개구부 내에 배치된 유기층(172), 및 유기층(172)과 화소 정의막(180) 상에 배치된 제2 전극층(173)을 포함할 수 있다.
상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
기판(101)은 그 위에 배치되는 각 층들을 지지한다. 기판(101)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 기판(101)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판(101)일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다. 기판(101)은 유리, 석영 등으로 이루어진 리지드(rigid) 기판일 수도 있다.
기판(101) 상에 버퍼층(BF)이 배치된다. 버퍼층(BF)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(BF)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다.
버퍼층(BF) 상에는 반도체층(ACT)이 배치된다. 반도체층(ACT)은 화소(P)의 구동 트랜지스터(DT), 제1 내지 제6 스위칭 트랜지스터(ST1~ST6)의 채널을 이룬다. 반도체층(ACT)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다.
반도체층(ACT)이 다결정 실리콘으로 이루어지는 경우, 반도체층(ACT)에 이온을 도핑하는 경우, 이온 도핑된 반도체층(ACT)은 도전성을 가질 수 있다. 이로 인해, 반도체층(ACT)은 구동 트랜지스터(DT), 제1 내지 제6 스위칭 트랜지스터(ST1~ST6)의 채널 영역뿐만 아니라 소스 영역과 드레인 영역을 포함할 수 있다. 구체적으로, 반도체층(ACT)은 구동 트랜지스터(DT)의 구동 채널 영역(DT_ACT), 제1 내지 제6 스위칭 트랜지스터(ST1~ST6)의 제1 내지 제6 채널 영역(ACT1~ACT6)을 포함할 수 있다. 또한, 반도체층(ACT)은 구동 채널 영역(DT_ACT) 양쪽에 각각 위치하는 구동 소스 영역(DT_S), 구동 드레인 영역(DT_D), 제1 내지 제6 채널 영역(ACT1~ACT6) 양쪽에 각각 위치하는 제1 내지 제6 소스 영역(S1~S6) 및 제1 내지 제6 드레인 영역(D1~D6)을 포함할 수 있다.
각 소스 영역(DT_S, S1~S6) 및 드레인 영역(DT_D, D1~D6)은 평면상 각 채널 영역(DT_ACT, ACT1~ACT6)의 양 옆에 연결되어 있다.
다른 실시예에서, 반도체층(ACT)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘이나, 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 예를 들어 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 반도체층(ACT)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수 있다.
반도체층(ACT) 상에는 제1 절연층(IL1)이 배치된다. 제1 절연층(IL1)은 대체로 기판(101)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(IL1)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제1 절연층(IL1)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(IL1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 제1 절연층(IL1)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 절연층(IL1) 상에는 제1 도전층(110)이 배치된다. 제1 도전층(110)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(110)은 단일막 또는 다층막일 수 있다.
제1 주사선(GI), 제2 주사선(GW), 및 발광 제어 라인(EM)은 제1 도전층(110)으로 이루어질 수 있다. 또한, 구동 트랜지스터(DT)의 제1 구동 게이트 전극(DT_G1)과 제1 내지 제6 스위칭 트랜지스터(ST1~ST6)의 제1 내지 제6 게이트 전극(G1~G6)은 각각 제1 주사선(GI) 또는 제2 주사선(GW)의 일 부분으로서 제1 도전층(110)으로 이루어질 수 있다.
제1 도전층(110) 상에는 제2 절연층(IL2)이 배치된다. 제2 절연층(IL2)은 대체로 기판(101)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(IL2)은 제1 도전층(110)과 제2 도전층(120)을 절연시키는 역할을 한다.
제2 절연층(IL2)은 층간 절연막일 수 있다. 제2 절연층(IL2)은 상술한 제1 절연층(IL1)과 동일한 물질을 포함하거나, 제1 절연층(IL1)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제2 절연층(IL2) 상에는 제2 도전층(120)이 배치된다. 초기화 전압 라인(VIL) 및 구동 트랜지스터(DT)의 제2 게이트 전극(DT_G2)은 제2 도전층(120)으로 이루어질 수 있다.
제2 도전층(120)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(120)은 제1 도전층(110)과 동일한 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 제2 도전층(120)은 단일막 또는 다층막일 수 있다.
제3 절연층(IL3)은 제2 도전층(120)을 덮는다. 제3 절연층(IL3)은 제2 도전층(120)과 제3 도전층(130)을 절연시킨다. 제3 절연층(IL3)은 상술한 제1 절연층(IL1)과 동일한 물질을 포함하거나, 제1 절연층(IL1)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제3 절연층(IL3) 상에는 제3 도전층(130)이 배치된다. 제3 도전층(130)은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(130)은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층(130)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제3 도전층(130)은 신호 배선(DL) 및 제1 전원 전압 라인(VDL)을 포함할 수 있다.
제4 절연층(IL4)은 제3 도전층(130)을 덮는다. 제4 절연층(IL4)은 비아층일 수 있다. 벤딩 절연층(IL0)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제4 절연층(IL4) 상에는 제4 도전층(140)이 배치된다. 제4 도전층(140)은 상술한 제3 도전층(130)과 동일한 물질을 포함하거나, 제3 도전층(130)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제4 도전층(140)은 연결 배선(DM)을 포함할 수 있다. 연결 배선(DM)의 가로부(DMA)는 제1 주사선(GI)과 중첩하지 않도록 배치될 수 있다. 또한, 가로부(DMA)는 초기화 전압 라인(VIL)과는 중첩하도록 배치될 수 있다. 가로부(DMA)는 초기화 전압 라인(VIL)과 두께 방향으로 완전히 중첩할 수 있다.
구체적으로, 연결 배선(DM)의 가로부(DMA)가 제1 주사선(GI)과 중첩하는 경우, 연결 배선(DM)과 제1 주사선(GI)의 커플링으로 인해 데이터 신호가 왜곡될 수 있다.
일 화소의 제1 주사선(GI)과 타 화소의 제2 주사선(GW)에 동일한 주사 신호가 공급되고, 일 화소에 배치된 연결 배선(DM)이 타 화소의 신호 배선(DL)과 연결되는 경우, 일 화소에 배치된 연결 배선(DM)의 가로부(DMA)와 제1 주사선(GI)의 커플링으로 인해 데이터 신호가 왜곡될 수 있다. 즉, 타 화소의 신호 배선(DL)에 왜곡된 데이터 신호가 기입될 수 있다. 이에 따라, 일 화소와 타 화소간의 휘도 차이가 발생할 수 있으며, 휘도 차이로 인한 얼룩이 발현될 수 있다.
이에, 본 실시예에 따른 표시 장치(1)는 연결 배선(DM)의 가로부(DMA)가 제1 주사선(GI)과 중첩하지 않도록 배치하여, 연결 배선(DM)의 가로부(DMA)와 제1 주사선(GI) 사이에 기생 커패시턴스가 형성되는 것을 방지할 수 있다. 아울러, 연결 배선(DM)과 제1 주사선(GI) 사이에 배치되는 초기화 전압 라인(VIL)을 연결 배선(DM)과 중첩되도록 배치하여, 두 배선 간의 커플링 현상을 최소화하거나 방지할 수 있다. 즉, 데이터 신호가 왜곡되어 얼룩이 발현되는 것을 방지할 수 있으므로 표시 품질을 개선할 수 있다.
제5 절연층(IL5)은 제4 도전층(140)을 덮는다. 제5 절연층(IL5)은 비아층일 수 있다. 제5 절연층(IL5)은 상술한 제4 절연층(IL4)과 동일한 물질을 포함하거나, 제4 절연층(IL4)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제5 절연층(IL5) 상에는 제1 전극층(171)이 배치된다. 제1 전극층(171)은 이에 제한되는 것은 아니지만 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 유기층(172)에 가깝게 배치될 수 있다. 제1 전극층(171)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
화소(P)의 애노드 전극(ANO)은 제1 전극층(171)으로 이루어질 수 있다. 애노드 전극(ANO)은 연결 배선(DM)의 가로부(DMA)와 중첩하지 않도록 배치될 수 있다. 이에 따라, 커플링 현상으로 인한 얼룩을 방지할 수 있다.
제1 전극층(171) 상에는 화소 정의막(180)이 배치될 수 있다. 화소 정의막(180)은 제1 전극층(171)을 노출하는 개구부를 포함할 수 있다. 화소 정의막(180)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(baenzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 화소 정의막(180)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
화소 정의막(180)의 개구부 내에는 유기층(172)이 배치된다. 유기층(172)은 유기 발광층, 정공 주입/수송층, 전자 주입/수송층을 포함할 수 있다.
제2 전극층(173)은 유기층(172)과 화소 정의막(180) 상에 배치된다. 캐소드 전극(CAT)은 제2 전극층(173)으로 이루어질 수 있다. 캐소드 전극(CAT)은 표시 영역 전체에 걸쳐 배치될 수 있다. 제2 전극층(173)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 제2 전극층(173)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
상술한 바와 같이, 표시 장치(1)는 연결 배선(DM)의 가로부(DMA)가 제1 주사선(GI)과 중첩하지 않도록 배치하여, 연결 배선(DM)의 가로부(DMA)와 제1 주사선(GI) 사이에 기생 커패시턴스가 형성되는 것을 방지할 수 있다. 아울러, 연결 배선(DM)과 제1 주사선(GI) 사이에 배치되는 초기화 전압 라인(VIL)을 연결 배선(DM)과 중첩되도록 배치하여, 두 배선 간의 커플링 현상을 최소화하거나 방지할 수 있다. 즉, 데이터 신호가 왜곡되어 얼룩이 발현되는 것을 방지할 수 있으므로 표시 품질을 개선할 수 있다.
이하, 다른 실시예들에 대해 설명한다.
도 12는 다른 실시예에 따른 화소의 일 예를 나타내는 평면도이다. 도 13은 도 12의 Ⅱ-Ⅱ' 선을 기준으로 자른 단면도이다.
도 12 및 도 13을 참조하면, 본 실시예에 따른 표시 장치는 제1 전원 전압 라인(VDL')이 연장되어 연결 배선(DM)의 가로부(DMA)와 중첩한다는 점에서 도 10 및 도 11의 실시예와 상이하다.
구체적으로, 제1 전원 전압 라인(VDL')은 연결 배선(DM)과 제1 주사선(GI) 사이에 배치되어, 연결 배선(DM)의 가로부(DMA) 및 제1 주사선(GI)과 중첩하도록 배치될 수 있다. 즉, 제1 전원 전압 라인(VDL')은 연결 배선(DM)의 가로부(DMA)와 두께 방향으로 중첩할 수 있다. 또한, 제1 전원 전압 라인(VDL')은 제1 주사선(GI)과 두께 방향으로 중첩하도록 배치될 수 있다. 즉, 연결 배선(DM)의 가로부(DMA)와 및 제1 주사선(GI) 사이에 제1 전원 전압 라인(VDL')이 더 배치될 수 있다. 이에 따라, 연결 배선(DM)의 가로부(DMA)와 제1 주사선(GI) 간의 커플링을 더욱 효과적으로 방지할 수 있다.
도 14는 또 다른 실시예에 따른 화소의 일 예를 나타내는 평면도이다. 도 15는 도 14의 Ⅱ-Ⅱ' 선을 기준으로 자른 단면도이다.
도 14 및 도 15를 참조하면, 본 실시예에 따른 표시 장치는 초기화 전압 라인(VIL')이 평면상 연결 배선(DM)의 가로부(DMA)와 제1 주사선(GI) 사이에 배치된다는 점에서 도 10 및 도 11의 실시예와 상이하다.
구체적으로, 연결 배선(DM)의 가로부(DMA) 및 제1 주사선(GI)은 상호 이격되도록 배치되고, 초기화 전압 라인(VIL')은 연결 배선(DM)의 가로부(DMA)와 제1 주사선(GI)이 이격된 공간에 배치될 수 있다. 즉, 연결 배선(DM)의 가로부(DMA)와 제1 주사선(GI)이 중첩하지 않도록 연결 배선(DM)의 가로부(DMA)는 초기화 전압 라인(VIL')의 일측에 배치되고, 제1 주사선(GI)은 초기화 전압 라인(VIL')의 타측에 배치될 수 있다. 이에 따라, 연결 배선(DM)의 가로부(DMA)와 제1 주사선(GI) 간의 커플링을 방지하여 표시 품질을 개선할 수 있음은 앞서 설명한 바와 같다.
한편, 도 14 및 도 15에서는 연결 배선(DM)의 가로부(DMA)가 초기화 전압 라인(VIL')과 두께 방향으로 중첩하지 않도록 배치되는 경우를 예시하였으나, 이에 제한되는 것은 아니다. 즉, 연결 배선(DM)의 가로부(DMA)는 초기화 전압 라인(VIL')과 부분적으로 중첩하도록 배치될 수도 있다.
도 16은 또 다른 실시예에 따른 화소의 일 예를 나타내는 평면도이다. 도 17은 도 16의 Ⅱ-Ⅱ' 선을 기준으로 자른 단면도이다.
도 16 및 도 17을 참조하면, 본 실시예에 따른 표시 장치는 제1 전원 전압 라인(VDL')이 연장되어 연결 배선(DM)의 가로부(DMA)와 중첩한다는 점에서 도 14 및 도 15의 실시예와 상이하다.
구체적으로, 제1 전원 전압 라인(VDL')은 연결 배선(DM)과 제1 주사선(GI) 사이에 배치되어, 연결 배선(DM)의 가로부(DMA) 및 제1 주사선(GI)과 중첩하도록 배치될 수 있다. 즉, 제1 전원 전압 라인(VDL')은 연결 배선(DM)의 가로부(DMA)와 두께 방향으로 중첩할 수 있다. 또한, 제1 전원 전압 라인(VDL')은 제1 주사선(GI)과 두께 방향으로 중첩하도록 배치될 수 있다. 즉, 연결 배선(DM)의 가로부(DMA)와 및 제1 주사선(GI) 사이에 제1 전원 전압 라인(VDL')이 더 배치될 수 있다. 이에 따라, 연결 배선(DM)의 가로부(DMA)와 제1 주사선(GI) 간의 커플링을 더욱 효과적으로 방지할 수 있음은 앞서 설명한 바와 같다.
도 18은 또 다른 실시예에 따른 화소의 일 예를 나타내는 평면도이다. 도 19는 도 18의 Ⅱ-Ⅱ' 선을 기준으로 자른 단면도이다.
도 18 및 도 19를 참조하면, 본 실시예에 따른 표시 장치는 초기화 전압 라인(VIL'')이 연장부(VIL_EP)를 포함한다는 점에서 도 10 및 도 11의 실시예와 상이하다.
구체적으로, 초기화 전압 라인(VIL'')은 일측으로 연장된 연장부(VIL_EP)를 포함할 수 있다. 연장부(VIL_EP)는 제2 방향(DR2)으로 배치된 초기화 전압 라인(VIL'')으로부터 제1 방향(DR1)의 반대 방향을 향해 연장될 수 있다. 연장부(VIL_EP)는 제1 주사선(GI)과 중첩하도록 배치될 수 있다. 연장부(VIL_EP)의 제1 방향(DR1)의 폭은 제1 주사선(GI)의 제1 방향(DR1)의 폭보다 클 수 있다. 초기화 전압 라인(VIL'')의 연장부(VIL_EP)가 제1 주사선(GI)과 중첩함에 따라, 연결 배선(DM)의 가로부(DMA)와 제1 주사선(GI) 간의 커플링을 더욱 효과적으로 방지할 수 있다.
도 20은 또 다른 실시예에 따른 화소의 일 예를 나타내는 평면도이다. 도 21은 도 20의 Ⅱ-Ⅱ' 선을 기준으로 자른 단면도이다.
도 20 및 도 21을 참조하면, 본 실시예에 따른 표시 장치는 제1 전원 전압 라인(VDL')이 연장되어 연결 배선(DM)의 가로부(DMA)와 중첩한다는 점에서 도 18 및 도 19의 실시예와 상이하다.
구체적으로, 제1 전원 전압 라인(VDL')은 연결 배선(DM)과 제1 주사선(GI) 사이에 배치되어, 연결 배선(DM)의 가로부(DMA) 및 제1 주사선(GI)과 중첩하도록 배치될 수 있다. 즉, 제1 전원 전압 라인(VDL')은 연결 배선(DM)의 가로부(DMA)와 두께 방향으로 중첩할 수 있다. 또한, 제1 전원 전압 라인(VDL')은 제1 주사선(GI)과 두께 방향으로 중첩하도록 배치될 수 있다. 즉, 연결 배선(DM)의 가로부(DMA)와 및 제1 주사선(GI) 사이에 제1 전원 전압 라인(VDL')이 더 배치될 수 있다. 이에 따라, 연결 배선(DM)의 가로부(DMA)와 제1 주사선(GI) 간의 커플링을 더욱 효과적으로 방지할 수 있음은 앞서 설명한 바와 같다.
도 22는 또 다른 실시예에 따른 화소의 일 예를 나타내는 평면도이다. 도 23은 도 22의 Ⅱ-Ⅱ' 선을 기준으로 자른 단면도이다.
도 22 및 도 23을 참조하면, 본 실시예에 따른 표시 장치는 연결 배선(DM')과 제1 주사선(GI) 사이에 배치되는 커플링 차단층(CSL)을 더 포함한다는 점에서 도 10 및 도 11의 실시예와 상이하다.
구체적으로, 커플링 차단층(CSL)은 평면상 제2 방향(DR2)을 따라 연장되어 연결 배선(DM')과 완전히 중첩하도록 배치될 수 있다. 또한, 커플링 차단층(CSL)은 평면상 제1 주사선(GI)과 완전히 중첩하도록 배치될 수 있다. 커플링 차단층(CSL)을 연결 배선(DM') 및 제1 주사선(GI)과 중첩하도록 배치하여 두 배선 간의 커플링을 더욱 효과적으로 감소시킬 수 있다.
또한, 커플링 차단층(CSL)은 제1 방향(DR1)을 따라 연장되어 제1 전원 전압 라인(VDL)과 중첩하도록 배치될 수 있다. 커플링 차단층(CSL)은 제10 컨택홀(CNT10)을 통해 제1 전원 전압 라인(VDL)과 전기적으로 연결될 수 있다. 이에 따라, 제1 전원 전압 라인(VDL)의 저항이 감소될 수 있다.
커플링 차단층(CSL)은 제4 절연층(IL4) 상에 배치된다. 커플링 차단층(CSL)은 제4 도전층(140)으로 이루어질 수 있다. 제4 도전층(140)에 대해서는 앞서 설명한 바 있으므로 중복되는 내용은 생략한다.
제4 도전층(140) 상에는 제5 절연층(IL5)이 배치되고, 제5 절연층(IL5) 상에는 연결 배선(DM')이 배치된다. 연결 배선(DM')은 제5 도전층(150)으로 이루어질 수 있다. 제5 도전층(150)은 상술한 제4 도전층(140)과 동일한 물질을 포함하거나, 제4 도전층(140)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제5 도전층(150) 상에는 제6 절연층(IL6)이 배치된다. 제6 절연층(IL6)은 비아층일 수 있다. 제6 절연층(IL6)은 상술한 제5 절연층(IL5)과 동일한 물질을 포함하거나, 제5 절연층(IL5)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제6 절연층(IL6) 상에는 제1 전극층(171)이 배치된다. 제1 전극층(171)에 대해서는 앞서 설명한 바 있으므로 중복되는 내용은 생략한다.
도 24는 또 다른 실시예에 따른 연결 배선을 나타내는 평면도이다.
도 24를 참조하면, 본 실시예에 따른 표시 장치는 복수의 가지 패턴(DMP1, DMP2, DMP3, DMP4)을 포함한다는 점에서 도 6의 실시예와 상이하다.
구체적으로, 연결 배선(DM)의 제1 가로부(DM1)는 제1 가지 패턴(DMP1) 및 제2 가지 패턴(DMP2)을 포함하고, 연결 배선(DM)의 제2 가로부(DM2')는 제3 가지 패턴(DMP3) 및 제4 가지 패턴(DMP4)을 포함할 수 있다.
제1 가지 패턴(DMP1)은 제1 가로부(DM1)의 일측으로부터 제1 방향(DR1)으로 돌출되고, 제2 가지 패턴(DMP2)은 제1 가로부(DM1)의 타측으로부터 제1 방향(DR1)의 반대 방향으로 돌출될 수 있다.
제3 가지 패턴(DMP3)은 제2 가로부(DM2')의 일측으로부터 제1 방향(DR1)으로 돌출되고, 제4 가지 패턴(DMP4)은 제2 가로부(DM2')의 타측으로부터 제1 방향(DR1)의 반대 방향으로 돌출될 수 있다.
제1 내지 제4 가지 패턴(DMP1, DMP2, DMP3, DMP4)은 상호 간에 평행하게 배치될 수 있다. 또한, 동일 열에 배치된 제1 내지 제4 가지 패턴(DMP1, DMP2, DMP3, DMP4)은 서로 정렬될 수 있다.
제1 내지 제4 가지 패턴(DMP1, DMP2, DMP3, DMP4)들은 동일한 간격을 가지고 제2 방향(DR2)을 따라 배열될 수 있다. 제1 내지 제4 가지 패턴(DMP1, DMP2, DMP3, DMP4)이 제2 방향(DR2)으로 배열된 간격은 연결 배선(DM)의 세로부(DMB)가 제2 방향(DR2)으로 배열된 간격과 동일할 수 있다. 이에 따라, 제1 내지 제4 가지 패턴(DMP1, DMP2, DMP3, DMP4)은 가로부(DMA)와 함께 표시 영역(DA)에서 격자 패턴 형상을 구현할 수 있다. 즉, 연결 배선(DM)의 세로부와 가로부의 이형 패턴을 최소화할 수 있으므로 패턴이 시인되는 현상을 방지할 수 있다.
제2 가지 패턴(DP2)의 일단과 제3 가지 패턴(DP3)의 일단은 서로 이격되도록 배치될 수 있다. 이에 따라, 제2 가지 패턴(DP2)의 일단과 제3 가지 패턴(DP3)의 일단 사이에 갭(GAP)이 정의될 수 있다. 갭(GAP)은 애노드 전극(ANO)과 중첩하지 않도록 배치될 수 있다. 즉, 갭(GAP)은 제1 내지 제3 애노드 전극(ANO1, ANO2, ANO3)이 이격된 공간에 배치될 수 있다. 즉, 제2 가지 패턴(DP2)의 일단과 제3 가지 패턴(DP3)의 일단은 애노드 전극(ANO)과 중첩하지 않도록 배치될 수 있다.
도 25는 또 다른 실시예에 따른 연결 배선을 나타내는 평면도이다.
도 25를 참조하면, 본 실시예에 따른 표시 장치는 갭(GAP)이 애노드 전극(ANO)과 중첩하도록 배치된다는 점에서 도 24의 실시예와 상이하다.
구체적으로, 갭(GAP)은 제1 내지 제3 애노드 전극(ANO1, ANO2, ANO3)과 중첩하도록 배치될 수 있다. 각 애노드 전극(ANO1, ANO2, ANO3)과 중첩하는 갭(GAP)의 크기는 애노드 전극(ANO1, ANO2, ANO3)의 크기에 따라 상이할 수 있다. 예를 들어, 제1 애노드 전극(ANO1)과 중첩하는 갭(GAP)은 제2 애노드 전극(ANO2)과 중첩하는 갭(GAP)보다 작을 수 있다. 또한, 제1 애노드 전극(ANO1)과 중첩하는 갭(GAP)은 제3 애노드 전극(ANO3)과 중첩하는 갭(GAP)보다 작을 수 있다.
상술한 바와 같이, 본 실시예에 따른 표시 장치는 제1 내지 제3 애노드 전극(ANO1, ANO2, ANO3)을 갭(GAP)과 중첩하도록 배치함으로써, 표시 영역(DA)에 배치된 갭(GAP)을 차폐할 수 있다. 이에 따라, 갭(GAP)에 의한 외광 반사 및 얼룩이 시인되는 현상을 방지하여 표시 품질을 더욱 향상시킬 수 있다.
도 26은 또 다른 실시예에 따른 연결 배선을 나타내는 평면도이다.
도 26을 참조하면, 본 실시예에 따른 표시 장치는 복수의 가지 패턴(DMP1, DMP2, DMP3, DMP4)이 애노드 전극(ANO)과 중첩하지 않도록 배치된다는 점에서 도 24의 실시예와 상이하다.
구체적으로, 애노드 전극(ANO)은 평면상 제2 가지 패턴(DMP2) 및 제3 가지 패턴(DMP3)과 중첩하지 않도록 배치될 수 있다. 즉, 애노드 전극(ANO)은 상호 대향하는 제2 가지 패턴(DMP2)과 제3 가지 패턴(DMP3) 사이에 배치될 수 있다. 즉, 애노드 전극(ANO)은 제2 가지 패턴(DMP2)의 일단과 제3 가지 패턴(DMP3)의 일단 사이에 정의된 갭(GAP)에 배치될 수 있다.
도 27은 또 다른 실시예에 따른 표시 장치의 사시도이다. 도 28은 도 27의 표시 장치의 전개도이다. 도 29는 도 27의 표시 장치의 신호 배선과 연결 배선을 나타내는 평면도이다.
도 27 및 도 29를 참조하면, 본 실시예에 따른 표시 장치(1_2)는 표시 영역(DA)으로서 주표시영역(DA0) 및 제1 내지 제4 부표시영역(DA1 내지 DA4)을 포함할 수 있다.
주표시영역(DA0)은 표시 장치(1_2)의 일 평면 상에 위치하며, 주표시영역(DA0) 및 제1 내지 제4 부표시영역(DA1 내지 DA4) 중 가장 넓은 면적(또는, 크기)을 가질 수 있다. 예를 들어, 주표시영역(DA0)은 표시 장치(1_2)의 상면에 위치할 수 있다. 주표시영역(DA0)은 직사각형 등 다각형 형상, 원형, 타원형 등의 평면 형상을 가질 수 있다.
제1 내지 제4 부표시영역(DA1 내지 DA4)은 주표시영역(DA0)이 위치하는 평면과는 다른 평면 상에 위치할 수 있다. 제1 내지 제4 부표시영역(DA1 내지 DA4) 각각은 주표시영역(DA0)의 면적보다 작은 면적을 가지고, 제1 내지 제4 부표시영역(DA1 내지 DA4)은 상호 다른 평면들에 위치할 수 있다. 제1 내지 제4 부표시영역(DA1 내지 DA4)은 주표시영역(DA0)의 변들로부터 연장될 수 있다.
주표시영역(DA0) 및 제1 내지 제4 부표시영역(DA1 내지 DA4)은 메인 영역(MR) 내에 배치될 수 있다.
비표시 영역(NDA)은 표시 장치(1_2)의 전개도 상에서, 주표시영역(DA0) 및 제1 내지 제4 부표시영역(DA1 내지 DA4) 전체의 최외곽 가장자리를 따라 배치될 수 있다.
비표시 영역(NDA)은 제1 내지 제4 코너부(21, 22, 23 24)를 포함할 수 있다. 제1 내지 제4 코너부(21, 22, 23 24) 각각은 주표시영역(DA0)의 모서리(즉, 2개의 변들이 만나는 부분)에 인접하여 배치될 수 있다.
제1 내지 제4 코너부(21, 22, 23 24)는 그 위치를 제외하고 상호 실질적으로 동일할 수 있다. 이하에서는, 제1 내지 제4 코너부(21, 22, 23 24)의 공통된 특징을 제1 코너부(21)를 기준으로 설명하기로 하며, 중복되는 설명은 생략한다.
제1 코너부(21)는 주표시영역(DA0)의 모서리로부터 외측으로 돌출된 형상을 갖을 수 있다. 제1 코너부(21)는 제1 부표시영역(DA1)과 제4 부표시영역(DA4) 사이에 위치하고, 제1 부표시영역(DA1)과 제4 부표시영역(DA4) 사이의 교차각을 둔각으로 완화할 수 있다. 제1 코너부(21)의 일단은 제1 부표시영역(DA1)에 위치하고 타단은 제4 부표시영역(DA4)에 위치할 수 있다.
제1 코너부(21)는 신호 배선(DL)들이 배치되거나 경유하는 공간을 제공할 수 있다. 표시 패널(10)의 제1 부표시영역(DA1) 및 제4 부표시영역(DA4)이 절곡되거나 벤딩되는 경우, 제1 코너부(21)는 내측(즉, 표시 장치(1)의 내부 공간 또는 무게 중심을 향하는 방향)으로 접힐 수 있다. 이 경우, 제1 코너부(21)는 절곡되어, 제1 코너부(21)의 일단(즉, 제1 부표시영역(DA1)에 인접한 제1 부분)과 제1 코너부(21)의 타단(즉, 제4 부표시영역(DA4)에 인접한 제2 부분)은 상호 대향할 수 있다. 제1 코너부(21)의 일단 및 타단은 상호 접하거나 결합층 등을 통해 결합될 수 있다.
제1 코너부(21)는 제1 부표시영역(DA1) 및 제4 부표시영역(DA4)의 절곡시 내측으로 접히기 때문에, 제1 코너부(21)는 외부에 노출되지 않을 수 있다. 따라서, 제1 내지 제4 코너부(21, 22, 23 24)는 비표시 영역(NDA)에 포함될 수 있다.
비표시 영역(NDA)은 벤딩 영역(BR) 및 서브 영역(SR)을 더 포함하고, 벤딩 영역(BR)은 제1 내지 제4 부표시영역(DA1 내지 DA4) 중 적어도 하나와 연결될 수 있다. 예를 들어, 벤딩 영역(BR)은 제4 부표시영역(DA4)의 일측(예를 들어, 표시 장치(1_2)의 전개도상, 제4 부표시영역(DA4)의 하측)에 연결될 수 있다.
도 28에 도시된 바와 같이, 제4 부표시영역(DA4)이 주표시영역(DA0)을 기준으로 수직으로 절곡되거나 벤딩될 때, 벤딩 영역(BR)은 제4 부표시영역(DA4)을 기준으로 수직으로 한번 더 절곡되거나 벤딩되어(즉, 주표시영역(DA0)을 기준으로 180°의 각도로 절곡되거나 벤딩되어), 벤딩 영역(BR)의 일측에 위치하는 서브 영역(SR)이 주표시영역(DA0)의 두께 방향으로 주표시영역(DA0)의 하부에 배치될 수 있다. 서브 영역(SR)은 주표시영역(DA0)과 중첩하고 주표시영역(DA0)에 평행하게 배치될 수 있다.
서브 영역(SR)에는 구동칩(IC)이 배치될 수 있다. 상술한 것처럼 서브 영역(SR)이 주표시영역(DA0)으로부터 절곡되어 반전됨에 따라, 구동칩(IC)의 상면이 제3 방향(DR3)의 반대 방향을 향할 수 있다. 한편, 본 실시예의 구동칩(IC)은 도 1 내지 도 3을 참조하여 설명한 구동칩(IC)과 실질적으로 동일할 수 있으므로, 이에 대한 상세한 설명은 생략한다.
연결 배선(DM)은 제4 부표시영역(DA4) 하측부의 비표시 영역(NDA)으로부터 제1 방향(DR1)을 따라 연장하며, 표시 영역(DA) 내에서 제2 방향(DR2)의 반대 방향을 따라 방향을 전환하여 연장하며, 각 연결 배선(DM)과 연결되는 해당 신호 배선(DL)과 인접하거나 교차하는 영역에서 해당 신호 배선(DL)의 일단까지 연장할 수 있다. 즉, 연결 배선(DM)은 제1 부표시영역(DA1) 하측부의 비표시 영역(NDA) 및 제1 코너부(21)까지 연장할 수 있다. 연결 배선(DM)은 제1 부표시영역(DA1) 하측부의 비표시 영역(NDA) 및 제1 코너부(21)에 위치하는 제1 컨택홀(CNT1)을 통해 해당 신호 배선(DL)에 직접적으로 일대일 연결될 수 있다.
상술한 바와 같이, 표시 장치(1_2)는 표시 영역(DA)을 경유하여 배치되는 연결 배선(DM)을 포함하여, 제1 부표시영역(DA1)에 배치되는 신호 배선(DL)을 구동칩(20)에 연결하기 위해 요구되는 추가적인 데드 스페이스가 불필요할 수 있다. 즉, 데드 스페이스를 최소화할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 표시 패널
20: 구동칩
30: 표시 구동 기판
MR: 메인 영역
BR: 벤딩 영역
SR: 서브 영역
DL: 신호 배선
DM: 연결 배선
VIL: 초기화 전압 라인
VDL: 제1 전원 전압 라인
GI: 제1 주사선
GW: 제2 주사선

Claims (20)

  1. 표시 영역과 비표시 영역을 포함하는 기판;
    상기 기판 상에서 상기 비표시 영역으로부터 제1 방향으로 연장하여 상기 표시 영역에 배치되는 복수의 신호 배선;
    상기 기판 상에서 상기 비표시 영역으로부터 연장하여 상기 표시 영역을 경유하여 상기 비표시 영역에서 상기 신호 배선과 전기적으로 연결되는 연결 배선; 및
    상기 기판 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 초기화 전압 라인을 포함하고,
    상기 연결 배선은 상기 초기화 전압 라인과 두께 방향으로 중첩하는 표시 장치.
  2. 제1 항에 있어서,
    상기 초기화 전압 라인은 제2 도전층으로 이루어지고,
    상기 신호 배선은 상기 제2 도전층 상에 배치되는 제3 도전층으로 이루어지고,
    상기 연결 배선은 상기 제3 도전층 상에 배치되는 제4 도전층으로 이루어지는 표시 장치.
  3. 제2 항에 있어서,
    상기 초기화 전압 라인과 상기 연결 배선 사이에 배치되는 제1 전원 전압 라인을 더 포함하고,
    상기 제1 전원 전압 라인은 상기 연결 배선과 두께 방향으로 중첩하는 표시 장치.
  4. 제3 항에 있어서,
    상기 기판과 상기 초기화 전압 라인 사이에 배치되는 주사선을 더 포함하고,
    상기 제1 전원 전압 라인은 상기 주사선과 두께 방향으로 중첩하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 전원 전압 라인은 제3 도전층으로 이루어지고,
    상기 주사선은 상기 기판과 상기 제2 도전층 사이에 배치되는 제1 도전층으로 이루어지는 표시 장치.
  6. 제5 항에 있어서,
    연결 배선은 상기 제2 방향으로 연장되는 가로부를 포함하고,
    상기 초기화 전압 라인은 평면상 상기 가로부와 상기 주사선 사이에 배치되는 표시 장치.
  7. 제6 항에 있어서,
    상기 가로부는 상기 제1 전원 전압 라인과 두께 방향으로 중첩하는 표시 장치.
  8. 제7 항에 있어서,
    상기 연결 배선 상에 배치되는 애노드 전극을 더 포함하고,
    상기 가로부는 상기 애노드 전극과 두께 방향으로 비중첩하는 표시 장치.
  9. 제8 항에 있어서,
    상기 초기화 전압 라인은 상기 주사선과 두께 방향으로 중첩하는 표시 장치.
  10. 제2 항에 있어서,
    상기 초기화 전압 라인과 상기 연결 배선 사이에 배치되는 커플링 차단층을 더 포함하고,
    상기 커플링 차단층은 상기 연결 배선과 두께 방향으로 중첩하는 표시 장치.
  11. 제10 항에 있어서,
    상기 초기화 전압 라인과 상기 연결 배선 사이에 배치되는 제1 전원 전압 라인을 더 포함하고,
    상기 커플링 차단층은 상기 제1 전원 전압 라인과 전기적으로 연결되는 표시 장치.
  12. 표시 영역과 비표시 영역을 포함하는 기판;
    상기 기판 상에 배치된 초기화 전압 라인;
    상기 표시 영역 및 상기 비표시 영역에 걸쳐 배치된 복수의 신호 배선; 및
    상기 표시 영역에 배치되고, 각각 상기 신호 배선과 연결된 복수의 연결 배선; 및
    상기 연결 배선 상에 배치된 애노드 전극을 포함하고,
    상기 연결 배선은 제2 방향으로 연장하는 가로부를 포함하고,
    상기 가로부는 상기 초기화 전압 라인과 두께 방향으로 중첩하고, 상기 애노드 전극과 비중첩하는 표시 장치.
  13. 제12 항에 있어서,
    상기 가로부는 평면상 상기 애노드 전극의 일측에 배치된 제1 가로부 및 상기 애노드 전극의 타측에 배치된 제2 가로부를 포함하고,
    상기 제2 가로부는 상기 애노드 전극의 가장자리를 따라 절곡된 절곡부를 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 가로부는 상기 제1 가로부로부터 상기 제2 방향과 교차하는 제1 방향의 일측으로 돌출된 제1 가지 패턴 및 상기 제1 방향의 타측으로 돌출된 제2 가지 패턴을 포함하고,
    상기 제2 가로부는 상기 제2 가로부로부터 상기 제1 방향의 일측으로 돌출된 제3 가지 패턴 및 상기 제1 방향의 타측으로 돌출된 제4 가지 패턴을 포함하는 표시 장치.
  15. 제14 항에 있어서,
    인접한 상기 제2 가지 패턴과 상기 제3 가지 패턴 사이에 갭이 정의되고, 상기 갭은 상기 애노드 전극과 중첩하는 표시 장치.
  16. 제14 항에 있어서,
    상기 제1 내지 제4 가지 패턴은 상기 애노드 전극과 비중첩하는 표시 장치.
  17. 제16 항에 있어서,
    상기 초기화 전압 라인은 제2 도전층으로 이루어지고,
    상기 신호 배선은 상기 제2 도전층 상에 배치되는 제3 도전층으로 이루어지고,
    상기 연결 배선은 상기 제3 도전층 상에 배치되는 제4 도전층으로 이루어지는 표시 장치.
  18. 제17 항에 있어서,
    상기 기판과 상기 초기화 전압 라인 사이에 배치되는 주사선을 더 포함하고,
    상기 주사선은 상기 가로부와 두께 방향으로 비중첩하는 표시 장치.
  19. 제18 항에 있어서,
    상기 초기화 전압 라인과 상기 연결 배선 사이에 배치되는 제1 전원 전압 라인을 더 포함하고,
    상기 제1 전원 전압 라인은 상기 연결 배선과 두께 방향으로 중첩하는 표시 장치.
  20. 제19 항에 있어서,
    상기 주사선은 상기 기판과 상기 제2 도전층 사이에 배치된 제1 도전층으로 이루어지고,
    상기 제1 전원 전압 라인은 제3 도전층으로 이루어지는 표시 장치.
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