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KR20200104972A - 표시 장치 - Google Patents

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KR20200104972A
KR20200104972A KR1020190023263A KR20190023263A KR20200104972A KR 20200104972 A KR20200104972 A KR 20200104972A KR 1020190023263 A KR1020190023263 A KR 1020190023263A KR 20190023263 A KR20190023263 A KR 20190023263A KR 20200104972 A KR20200104972 A KR 20200104972A
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KR
South Korea
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data line
data
layer
disposed
pixels
Prior art date
Application number
KR1020190023263A
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English (en)
Inventor
차현지
인윤경
윤영수
최민희
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삼성디스플레이 주식회사
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Publication date
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Priority to CN202010124243.1A priority patent/CN111627397B/zh
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Priority to US17/929,519 priority patent/US11950470B2/en
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Abstract

표시 장치가 제공된다. 표시 장치는 화소들, 상기 화소들 중 제1 화소들에 연결되며, 데이터 전압들이 인가되는 제1 데이터 라인, 상기 화소들 중 제2 화소들에 연결되며 상기 제1 데이터 라인에 이웃하고 상기 데이터 전압들이 인가되는 제2 데이터 라인을 구비하고, 상기 제1 데이터 라인은 제1 데이터층에 배치되는 제1A 데이터 라인을 포함하며, 상기 제2 데이터 라인은 상기 제1 데이터층과 다른 층에 배치되는 제2 데이터층에 배치되는 제2B 데이터 라인을 포함한다.

Description

표시 장치{DISPLAY IMAGE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다.
이러한 평판 표시 장치 중에서 유기 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 자발광 소자를 포함하므로, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다. 이로 인해, 유기 발광 표시 장치는 다른 표시 장치에 비해 다양한 디자인으로 설계가 가능하다.
본 발명이 해결하고자 하는 과제는 표시 영역에 관통 홀을 포함하는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 표시 장치는 화소들, 상기 화소들 중 제1 화소들에 연결되며, 데이터 전압들이 인가되는 제1 데이터 라인, 상기 화소들 중 제2 화소들에 연결되며 상기 제1 데이터 라인에 이웃하고 상기 데이터 전압들이 인가되는 제2 데이터 라인을 구비하고, 상기 제1 데이터 라인은 제1 데이터층에 배치되는 제1A 데이터 라인을 포함하며, 상기 제2 데이터 라인은 상기 제1 데이터층과 다른 층에 배치되는 제2 데이터층에 배치되는 제2B 데이터 라인을 포함한다.
상기 제2 데이터 라인은 상기 제1 데이터층에 배치되는 제1B 데이터 라인을 더 포함할 수 있다.
상기 제2B 데이터 라인은 상기 제1B 데이터 라인과 상기 제2B 데이터 라인 사이에 배치된 층간 절연막을 관통하는 제1 데이터 콘택홀을 통해 상기 제1B 데이터 라인과 접속될 수 있다.
상기 제1B 데이터 라인과 상기 제2B 데이터 라인은 상기 제1 화소들 중 제1 화소의 트랜지스터와 중첩할 수 있다.
상기 제1 데이터 콘택홀은 상기 제1 화소들 중 제1 화소의 트랜지스터와 중첩할 수 있다.
상기 제2B 데이터 라인은 상기 제1B 데이터 라인과 상기 제2B 데이터 라인 사이에 배치된 층간 절연막을 관통하는 복수의 제1 데이터 콘택홀들을 통해 상기 제1B 데이터 라인과 접속될 수 있다.
상기 제1 데이터 콘택홀들 중 적어도 하나는 상기 제1 화소들 중 제1 화소의 트랜지스터와 중첩할 수 있다.
상기 제1 화소들과 상기 제2 화소들 각각은 제1 전극, 제2 전극과 제1 전극과 제2 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 소자, 상기 유기 발광 소자에 구동 전류를 공급하기 위한 구동 트랜지스터, 및 상기 구동 트랜지스터의 게이트 전극과 드레인 전극 사이에 배치되는 제1 스위칭 트랜지스터를 포함할 수 있다.
상기 제1B 데이터 라인과 상기 제2B 데이터 라인은 상기 제1 화소들 중 제1 화소의 제1 스위칭 트랜지스터의 게이트 전극, 액티브층, 소스 전극, 및 드레인 전극 중 적어도 어느 하나와 중첩할 수 있다.
상기 제1 데이터 콘택홀은 상기 제1 화소들 중 제1 화소의 제1 스위칭 트랜지스터의 게이트 전극, 액티브층, 소스 전극, 및 드레인 전극 중 적어도 어느 하나와 중첩할 수 있다.
상기 제1 화소들과 상기 제2 화소들 각각은 상기 구동 트랜지스터의 게이트 전극과 상기 제1 스위칭 트랜지스터의 드레인 전극을 연결하는 제1 연결 전극을 더 포함할 수 있다.
상기 제1 연결 전극은 상기 제1 데이터층에 배치될 수 있다.
상기 제1 화소들과 상기 제2 화소들 각각은 상기 구동 트랜지스터의 게이트 전극과 초기화 전압이 인가되는 초기화 전압 라인 사이에 배치된 제2 스위칭 트랜지스터, 상기 유기 발광 소자의 제1 전극과 상기 초기화 전압 라인 사이에 배치된 제3 스위칭 트랜지스터, 및 상기 초기화 전압 라인과 상기 제2 스위칭 트랜지스터의 드레인 전극을 연결하는 제2 연결 전극을 더 포함할 수 있다.
상기 제2 연결 전극은 상기 제1 데이터층에 배치될 수 있다.
상기 제1 화소들과 상기 제2 화소들 각각은 상기 구동 트랜지스터의 드레인 전극과 상기 유기 발광 소자의 제1 전극 사이에 배치된 제4 스위칭 트랜지스터, 상기 제4 스위칭 트랜지스터의 드레인 전극과 상기 유기 발광 소자의 제1 전극 사이에 배치된 제3 연결 전극, 및 상기 제3 연결 전극과 상기 유기 발광 소자의 제1 전극 사이에 배치된 제4 연결 전극을 더 포함할 수 있다.
상기 제3 연결 전극은 상기 제1 데이터층에 배치되고, 상기 제4 연결 전극은 상기 제2 데이터층에 배치될 수 있다.
상기 제1 화소들과 상기 제2 화소들 각각은 제1 전원 전압이 인가되는 제1 전원 전압 라인과 상기 구동 트랜지스터의 소스 전극 사이에 배치된 제5 스위칭 트랜지스터, 및 상기 제1 데이터 라인과 상기 구동 트랜지스터의 소스 전극 사이 또는 상기 제2 데이터 라인과 상기 구동 트랜지스터의 소스 전극 사이에 배치된 제6 스위칭 트랜지스터를 더 포함할 수 있다.
상기 제1A 데이터 라인은 상기 제6 스위칭 트랜지스터의 소스 전극과 상기 제1A 데이터 라인 사이에 배치된 층간 절연막을 관통하는 콘택홀을 통해 상기 제6 스위칭 트랜지스터의 소스 전극에 접속될 수 있다.
상기 제1 데이터 라인은 상기 제2 데이터층과 동일한 층에 배치되는 제1B 데이터 라인을 더 포함할 수 있다.
상기 제2A 데이터 라인은 상기 제1A 데이터 라인과 상기 제2A 데이터 라인 사이에 배치된 층간 절연막을 관통하는 제2 데이터 콘택홀을 통해 상기 제1A 데이터 라인과 접속될 수 있다.
상기 제1A 데이터 라인과 상기 제2A 데이터 라인은 상기 제2 화소들 중 제2 화소의 트랜지스터와 중첩할 수 있다.
상기 제2 데이터 콘택홀은 상기 제2 화소들 중 제2 화소의 트랜지스터와 중첩할 수 있다.
상기 제2 데이터 라인은 상기 제1 데이터층에 배치되는 제1 데이터 연결 전극을 더 포함할 수 있다.
상기 제1 데이터 연결 전극은 상기 제1B 데이터 라인과 상기 제1 데이터 연결 전극 사이에 배치된 층간 절연막을 관통하는 제3 데이터 콘택홀을 통해 상기 제1B 데이터 라인과 접속될 수 있다.
상기 제1B 데이터 라인과 상기 제1 데이터 연결 전극은 상기 제1 화소들 중 제1 화소의 트랜지스터와 중첩할 수 있다.
상기 제3 데이터 콘택홀은 상기 제1 화소들 중 제1 화소의 트랜지스터와 중첩할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 표시 장치는 화소들, 상기 화소들 중 제1 화소들에 연결되며, 데이터 전압들이 인가되는 제1 데이터 라인, 및 상기 화소들 중 제2 화소들에 연결되며, 상기 제1 데이터 라인에 이웃하고, 상기 데이터 전압들이 인가되는 제2 데이터 라인을 구비하고, 상기 제1 데이터 라인은 제2 데이터층에 배치되는 제2A 데이터 라인을 포함하며, 상기 제2 데이터 라인은 상기 제2 데이터층에 배치되는 제2B 데이터 라인을 포함하고, 상기 제2B 데이터 라인은 제1 데이터 연결 전극들을 통해 상기 제2 화소들에 연결되고, 상기 제2A 데이터 라인은 제2 데이터 연결 전극들을 통해 상기 제1 화소들에 연결된다.
상기 과제를 해결하기 위한 일 실시예에 표시 장치는 제1 관통 홀이 형성된 제1 관통 홀 영역, 상기 제1 관통 홀 영역을 둘러싸는 제1 배선 영역, 및 상기 제1 배선 영역을 둘러싸며 화소들이 배치되는 화소 영역이 정의된 제1 기판, 상기 제1 기판 상에서 서로 이웃하여 배치되는 제1 데이터 라인과 제2 데이터 라인을 구비하고, 상기 제1 데이터 라인과 상기 제2 데이터 라인 중 적어도 하나는 상기 화소 영역에서 복수의 금속층들을 포함하며, 상기 제1 배선 영역에서 상기 복수의 금속층들 중 제2 금속층을 포함한다.
상기 제1 데이터 라인과 상기 제2 데이터 라인 중 적어도 다른 하나는 상기 화소 영역과 상기 제1 배선 영역에서 상기 복수의 금속층들 중 제1 금속층을 포함할 수 있다.
상기 제2 금속층은 층간 절연막을 사이에 두고 상기 제1 금속층 상에 배치될 수 있다.
상기 제1 기판에는 제2 관통 홀이 형성되는 제2 관통 홀 영역, 상기 2관통 홀 영역을 둘러싸는 제2 배선 영역이 추가로 정의되고, 상기 화소 영역은 상기 제2 배선 영역을 둘러싸며, 상기 제1 기판 상에서 서로 이웃하여 배치되는 제3 데이터 라인과 제4 데이터 라인을 더 구비하고, 상기 제3 데이터 라인과 상기 제4 데이터 라인 중 적어도 하나는 상기 화소 영역에서 복수의 금속층들을 포함하며, 상기 제2 배선 영역에서 상기 복수의 금속층들 중 제2 금속층을 포함할 수 있다.
상기 제1 데이터 라인과 상기 제2 데이터 라인 중 적어도 다른 하나는 상기 화소 영역에서 상기 복수의 금속층들을 포함하며, 상기 제1 배선 영역에서 상기 복수의 금속층들 중 제1 금속층을 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 표시 장치는 관통 홀이 형성된 관통 홀 영역, 상기 관통 홀 영역을 둘러싸는 배선 영역, 및 상기 배선 영역을 둘러싸며 화소들이 배치되는 화소 영역이 정의된 제1 기판, 및 상기 제1 기판 상에서 서로 이웃하여 배치되는 제1 데이터 라인과 제2 데이터 라인을 구비하고, 상기 제1 데이터 라인은 상기 화소 영역과 상기 배선 영역에서 제1 금속층을 포함하며, 상기 제2 데이터 라인은 상기 화소 영역과 상기 배선 영역에서 제2 금속층을 포함할 수 있다.
상기 제2 금속층은 층간 절연막을 사이에 두고 상기 제1 금속층 상에 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 표시 장치는 관통 홀이 형성된 관통 홀 영역, 상기 관통 홀 영역을 둘러싸는 배선 영역, 및 상기 배선 영역을 둘러싸며 화소들이 배치되는 화소 영역이 정의된 제1 기판, 및 상기 제1 기판 상에서 서로 이웃하여 배치되는 제1 데이터 라인과 제2 데이터 라인을 구비하고, 상기 제1 데이터 라인은 상기 배선 영역에서 제1 금속층을 포함하며 상기 화소 영역에서 제2 금속층을 포함하고, 상기 제2 데이터 라인은 상기 화소 영역과 상기 배선 영역에서 상기 제2 금속층을 포함한다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 카메라 장치는 표시 패널의 표시 영역에 형성된 관통 홀과 중첩하며, 이로 인해 관통 홀과 카메라 홀을 통해 표시 패널의 전면의 배경을 촬영할 수 있다. 즉, 카메라 장치는 표시 패널의 비표시 영역이 아닌 표시 영역과 중첩하게 배치될 수 있으며, 이로 인해 표시 패널의 표시 영역은 종래보다 넓게 설계될 수 있다.
실시예들에 따른 표시 장치에 의하면, 서로 인접하는 데이터 라인들 중 제1 데이터 라인과 제2 데이터 라인은 배선 영역에서 별도의 연결 전극이 필요 없다. 그러므로, 별도의 연결 전극으로 인해 제1 데이터 라인과 제2 데이터 라인의 로드(load)가 증가하는 것을 줄일 수 있다. 또한, 배선 영역을 경유하는 제1 데이터 라인 또는 제2 데이터 라인의 로드와 배선 영역을 경유하지 않은 데이터 라인의 로드 간의 차이를 최소화할 수 있다.
도 1은 일 실시예에 따른 표시 장치의 일 예를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 분해 사시도이다.
도 3은 도 1의 표시 패널의 일 예를 보여주는 평면도이다.
도 4는 도 3의 Ⅰ-Ⅰ’의 일 예를 보여주는 단면도이다.
도 5는 도 4의 표시 유닛의 일 예를 상세히 보여주는 평면도이다.
도 6은 도 5의 A 영역의 일 예를 상세히 보여주는 평면도이다.
도 7은 도 6의 B 영역의 일 예를 상세히 보여주는 평면도이다.
도 8a는 도 7의 C1 영역의 일 예를 상세히 보여주는 평면도이다.
도 8b는 도 7의 C1의 영역의 일 예를 상세히 보여주는 평면도이다.
도 9는 도 8a에서 제1 소스 금속층과 제2 소스 금속층만을 보여주는 평면도이다.
도 10은 도 8a의 Ⅱ-Ⅱ’의 일 예를 보여주는 단면도이다.
도 11은 도 8a의 Ⅲ-Ⅲ’의 일 예를 보여주는 단면도이다.
도 12는 도 7의 Ⅳ-Ⅳ’의 일 예를 보여주는 단면도이다.
도 13은 도 7의 Ⅴ-Ⅴ’의 일 예를 보여주는 단면도이다.
도 14는 도 7의 C1 영역의 또 다른 예를 상세히 보여주는 평면도이다.
도 15는 도 14에서 제1 소스 금속층과 제2 소스 금속층만을 보여주는 평면도이다.
도 16은 도 7의 C1 영역의 또 다른 예를 상세히 보여주는 평면도이다.
도 17은 도 16에서 제1 소스 금속층과 제2 소스 금속층만을 보여주는 평면도이다.
도 18은 도 7의 C1 영역의 또 다른 예를 상세히 보여주는 평면도이다.
도 19는 도 18에서 제1 소스 금속층과 제2 소스 금속층만을 보여주는 평면도이다.
도 20은 도 4의 표시 유닛의 일 예를 상세히 보여주는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 일 예를 보여주는 사시도이다. 도 2는 일 실시예에 따른 표시 장치를 보여주는 분해 사시도이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 표시 장치(10)는 휴대용 단말기인 것을 예시하였다. 휴대용 단말기는 스마트폰, 태블릿 PC, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 게임기, 손목 시계형 전자 기기 등을 포함할 수 있다. 하지만, 일 실시예에 따른 표시 장치(10)는 휴대용 단말기에 한정되지 않으며, 텔레비전 또는 외부 광고판과 같은 대형 전자 기기를 비롯하여, 모니터, 노트북 컴퓨터, 자동차 네이게이션 장치, 카메라와 같은 중소형 전자 기기 등에 사용될 수 있다.
일 실시예에 따른 표시 장치(10)는 커버 윈도우(100), 표시 패널(110), 제1 구동 회로 유닛(200), 표시 회로 보드(300), 제2 구동 회로 유닛(400), 메인 회로 보드(800), 메인 프로세서(810), 카메라 장치(820), 및 하부 커버(900)를 포함한다.
본 명세서에서, "상부", "탑", "상면"은 표시 패널(110)을 기준으로 윈도우(100)가 배치되는 방향, 즉 Z축 방향을 가리키고, "하부", "바텀", "하면"은 표시 패널(110)을 기준으로 하부 커버(900)가 배치되는 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 패널(110)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향, “우”는 X축 방향의 반대 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
표시 장치(10)는 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 장치(10)는 도 1과 같이 제1 방향(X축 방향)의 단변과 제2 방향(Z축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Z축 방향)의 장변이 만나는 모서리는 도 1과 같이 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다.
커버 윈도우(100)는 표시 패널(110)의 상면을 커버하도록 표시 패널(110)의 상부에 배치될 수 있다. 이로 인해, 커버 윈도우(100)는 표시 패널(110)의 상면을 보호하는 기능을 할 수 있다. 커버 윈도우(100)는 접착 부재를 통해 터치 감지 장치(200)에 부착될 수 있다. 접착 부재는 투명 접착 필름(optically cleared adhesive film, OCA) 또는 투명 접착 레진(optically cleared resin, OCR)일 수 있다.
커버 윈도우(100)는 유리, 사파이어, 및/또는 플라스틱으로 이루어질 수 있다. 커버 윈도우(100)는 리지드(rigid)하거나 플렉시블(flexible)하게 형성될 수 있다.
커버 윈도우(100)는 표시 패널(110)의 표시 영역(DA)에 대응하는 투과부(DA100)와 표시 패널(110)의 비표시 영역(NDA)에 대응하는 차광부(NDA100)를 포함할 수 있다. 커버 윈도우(100)의 투과부(DA100)에는 커버 윈도우(100)를 관통하는 카메라 홀(CMH)이 형성될 수 있다. 카메라 홀(CMH)은 표시 패널(110)의 관통 홀(TH)과 중첩할 수 있다. 커버 윈도우(100)의 차광부(NDA100)는 불투명하게 형성될 수 있다. 또는, 커버 윈도우(100)의 차광부(NDA100)는 화상을 표시하지 않는 경우에 사용자에게 보여줄 수 있는 패턴이 형성된 데코층으로 형성될 수 있다. 예를 들어, 커버 윈도우(100)의 차광부(NDA100)에는 회사의 로고 또는 다양한 문자가 패턴될 수 있다.
커버 윈도우(100)의 하부에는 표시 패널(110)이 배치될 수 있다. 표시 패널(110)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상이 표시되는 영역이며, 비표시 영역(NDA)은 영상이 표시되지 않는 영역으로, 표시 영역(NDA)의 주변 영역일 수 있다. 비표시 영역(NDA)은 도 2와 같이 표시 영역(DA)을 둘러싸도록 배치될 수 있으나, 이에 한정되지 않는다. 표시 영역(DA)은 커버 윈도우(100)의 투과부(100DA)에 중첩되고, 비표시 영역(NDA)은 커버 윈도우(100)의 차광부(100NDA)에 중첩되게 배치될 수 있다. 표시 패널(110)의 표시 영역(DA)에는 표시 패널(110)을 관통하는 관통 홀(TH)이 형성될 수 있다. 관통 홀(TH)은 커버 윈도우(100)의 카메라 홀(CMH)과 메인 회로 보드(800)의 카메라 장치(820)와 중첩할 수 있다.
표시 패널(110)은 발광 소자(light emitting element)를 포함하는 발광 표시 패널일 수 있다. 예를 들어, 표시 패널(110)은 유기 발광 다이오드(organic light emitting diode)를 이용하는 유기 발광 표시 패널, 및 초소형 발광 다이오드(micro LED)를 이용하는 초소형 발광 다이오드 표시 패널, 및 양자점 발광 소자(Quantum dot Light Emitting Diode)를 포함하는 양자점 발광 표시 패널일 수 있다. 이하에서는, 표시 패널(110)이 유기 발광 표시 패널인 것을 중심으로 설명하였으며, 표시 패널(110)에 대한 자세한 설명은 도 3과 도 4를 결부하여 후술한다.
표시 패널(110)의 상면에는 외부광 반사로 인한 시인성 저하를 방지하기 위해 편광 필름이 부착될 수 있다. 편광 필름은 λ/2 판(half-wave plate) 또는 λ/4 판(quarter-wave plate)일 수 있다.
표시 패널(110)의 일 측에는 제1 구동 회로 유닛(200)이 배치될 수 있다. 제1 구동 회로 유닛(200)은 표시 패널(110)의 표시 유닛의 화소들을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 제1 구동 회로 유닛(200)은 집적회로(integrated circuit)로 형성되어 표시 패널(110)의 COG(chip on glass) 방식 또는 COP(chip on plastic) 방식으로 제1 기판 상에 부착될 수 있다.
표시 패널(110)의 일 측에는 표시 회로 보드(300)가 부착될 수 있다. 구체적으로, 표시 회로 보드(300)는 이방성 도전 필름을 이용하여 표시 패널(110)의 일 측에 마련된 패드들 상에 부착될 수 있다. 표시 패널(110)의 패드들은 제1 구동 회로 유닛(200)보다 표시 패널(110)의 바깥쪽에 배치될 수 있다.
표시 회로 보드(300) 상에는 제2 구동 회로 유닛(400)이 배치될 수 있다. 제2 구동 회로 유닛(400)은 표시 패널(110)의 터치 센싱층의 터치 전극들을 구동하기 위한 터치 구동 신호들을 출력하고, 터치 전극들의 정전 용량 값들을 감지할 수 있다. 제2 구동 회로 유닛(400)은 집적회로(integrated circuit)로 형성될 수 있다. 제2 구동 회로 유닛(400)은 정전 용량 값들에 따라 터치 입력 여부를 판단할 수 있을 뿐만 아니라, 터치가 입력된 터치 좌표들을 산출할 수 있다.
표시 패널(110)의 하면에는 패널 하부 부재가 배치될 수 있다. 패널 하부 부재(400)는 표시 패널(110)의 열을 효율적으로 방출하기 위한 방열층, 전자파를 차폐하기 위한 전자파 차폐층, 외부로부터 입사되는 광을 차단하기 위한 차광층, 외부로부터 입사되는 광을 흡수하기 위한 광 흡수층, 및 외부로부터의 충격을 흡수하기 위한 완충층 중 적어도 하나를 포함할 수 있다.
표시 패널(110)의 하부에는 메인 회로 보드(800)가 배치될 수 있다. 메인 회로 보드(800)는 케이블을 통해 표시 회로 보드(300)에 연결될 수 있다. 이로 인해, 표시 패널(110) 상에 배치된 제1 구동 회로 유닛(300), 표시 회로 보드(300)의 제2 구동 회로 유닛(400), 및 메인 회로 보드(800)의 메인 프로세서(810)는 전기적으로 연결될 수 있다. 메인 회로 보드(800)는 인쇄 회로 기판(printed circuit board) 또는 연성 인쇄 회로 기판일 수 있다.
메인 회로 보드(800) 상에는 메인 프로세서(810)와 카메라 장치(820)가 배치될 수 있다. 이외, 메인 회로 보드(800)에는 이동 통신망 상에서 기지국, 외부의 단말, 서버 중 적어도 하나와 무선 신호를 송수신할 수 있는 이동 통신 모듈, 음향을 출력하기 위한 음향 모듈 등이 더 장착될 수 있다. 무선 신호는 음성 신호, 화상 통화 신호, 또는 문자/멀티미디어 메시지 송수신에 따른 다양한 형태의 데이터를 포함할 수 있다.
메인 프로세서(810)는 표시 장치(10)의 모든 기능을 제어할 수 있다. 예를 들어, 메인 프로세서(810)는 표시 패널(110)이 영상을 표시하도록 디지털 비디오 데이터와 타이밍 신호들을 표시 회로 보드(300)를 통해 제1 구동 회로 유닛(200)으로 출력할 수 있다. 또한, 메인 프로세서(810)는 제2 구동 회로 유닛(400)으로부터 터치 로우 데이터 또는 터치 좌표들을 포함하는 터치 좌표 데이터를 입력 받고, 터치 위치에 표시된 어플리케이션을 실행시킬 수 있다. 나아가, 메인 프로세서(810)는 카메라 장치(820)의 구동을 제어할 수 있다. 메인 프로세서(810)는 집적회로로 이루어진 어플리케이션 프로세서(application processor)일 수 있다.
카메라 장치(820)는 표시 패널(110)의 관통 홀(TH)과 중첩할 수 있다. 이로 인해, 카메라 장치(820)는 관통 홀(TH)과 카메라 홀(CMH)을 통해 표시 패널(110)의 전면의 배경을 촬영할 수 있다. 카메라 장치(820)는 CMOS 이미지 센서(Complementary Metal Oxide Semiconductor Image Sensor) 또는 CCD 이미지 센서(Charge Coupled Device Image Sensor)일 수 있다. 카메라 장치(820)는 이미지 센서에 의해 얻어지는 정지 영상 또는 동영상 등의 화상 프레임을 처리하여 메인 프로세서(810)로 출력할 수 있다.
표시 패널(110)과 메인 회로 보드(800) 사이에는 하부 프레임이 배치될 수 있다. 하부 프레임은 표시 패널(110)의 하면, 측면들, 또는 하면과 측면들을 둘러싸도록 형성될 수 있다. 하부 프레임은 합성 수지, 금속, 또는 합성 수지와 금속을 모두 포함할 수 있다.
하부 커버(900)는 메인 회로 보드(800)의 하부에 배치될 수 있다. 하부 커버(900)는 표시 장치(10)의 하면 외관을 형성할 수 있다. 하부 커버(900)는 플라스틱, 및/또는 금속을 포함할 수 있다.
도 1과 도 2에 도시된 실시예에 의하면, 카메라 장치(400)는 표시 패널(110)의 표시 영역(DA)에 형성된 관통 홀(TH)과 중첩하며, 이로 인해 관통 홀(TH)과 카메라 홀(CMH)을 통해 표시 패널(110)의 전면의 배경을 촬영할 수 있다. 즉, 카메라 장치(400)는 표시 패널(110)의 비표시 영역(NDA)이 아닌 표시 영역(DA)과 중첩하게 배치될 수 있으며, 이로 인해 표시 패널(110)의 표시 영역(DA)은 종래보다 넓게 설계될 수 있다.
도 3은 도 1의 표시 패널의 일 예를 보여주는 평면도이다.
도 3을 참조하면, 표시 패널(100)은 메인 영역(MA)과 메인 영역(MA)의 일 측으로부터 돌출된 돌출 영역(PA)을 포함할 수 있다.
메인 영역(MA)은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 메인 영역(MA)은 평탄하게 형성될 수 있으나, 이에 한정되지 않으며, 좌우측 끝단에 형성된 곡면부를 포함할 수 있다. 이 경우, 곡면부는 일정한 곡률을 갖거나 변화하는 곡률을 가질 수 있다.
메인 영역(MA)은 화소들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 화소들 뿐만 아니라, 화소들에 접속되는 스캔 라인들과 데이터 라인들이 배치될 수 있다. 표시 영역(DA)에는 표시 패널(110)을 관통하는 관통 홀(TH)이 형성될 수 있다. 관통 홀(TH)에는 화소들, 스캔 라인들, 및 데이터 라인들이 형성되지 않는다. 메인 영역(MA)이 곡면부를 포함하는 경우, 표시 영역(DA)은 곡면부에 배치될 수 있다. 이 경우, 곡면부에서도 표시 패널(100)의 영상이 보일 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(100)의 가장자리까지의 영역으로 정의될 수 있다. 비표시 영역(NDA)에는 스캔 라인들에 스캔 신호들을 인가하기 위한 스캔 구동부, 및 데이터 라인들과 제1 구동 회로 유닛(200)를 연결하는 링크 라인들이 배치될 수 있다.
돌출 영역(PA)은 메인 영역(MA)의 일 측으로부터 돌출될 수 있다. 예를 들어, 돌출 영역(PA)은 도 3과 같이 메인 영역(MA)의 하 측으로부터 돌출될 수 있다. 돌출 영역(PA)의 제1 방향(X축 방향)의 길이는 메인 영역(MA)의 제1 방향(X축 방향)의 길이보다 작을 수 있다.
돌출 영역(PA)은 벤딩 영역(BA)과 패드 영역(PDA)을 포함할 수 있다. 이 경우, 패드 영역(PDA)은 벤딩 영역(BA)의 일 측에 배치되고, 메인 영역(MA)은 벤딩 영역(BA)의 타 측에 배치될 수 있다. 예를 들어, 패드 영역(PDA)은 벤딩 영역(BA)의 하 측에 배치되고, 메인 영역(MA)은 벤딩 영역(BA)의 상 측에 배치될 수 있다.
표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다. 그러므로, 표시 패널(100)은 벤딩 영역(BA)에서 두께 방향(Z축 방향)으로 벤딩될 수 있다. 이 경우, 표시 패널(100)이 벤딩되기 전에 표시 패널(100)의 패드 영역(PDA)의 일면은 상부를 향하고 있으나, 표시 패널(100)이 벤딩된 후에는 표시 패널(100)의 패드 영역(PDA)의 일면은 하부로 향하게 된다. 이로 인해, 패드 영역(PDA)은 메인 영역(MA)의 하부에 배치되므로, 메인 영역(MA)과 중첩될 수 있다.
표시 패널(100)의 패드 영역(PDA)에는 제1 구동 회로 유닛(200)과 표시 회로 보드(300)와 전기적으로 연결되는 패드들이 배치될 수 있다.
제1 구동 회로 유닛(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력한다. 예를 들어, 제1 구동 회로 유닛(200)는 데이터 라인들에 데이터 전압들을 공급할 수 있다. 또한, 제1 구동 회로 유닛(200)는 스캔 구동부에 스캔 제어 신호들을 공급할 수 있다. 제1 구동 회로 유닛(200)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 패드 영역(PDA)에서 표시 패널(100) 상에 장착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 구동 회로 유닛(200)는 표시 회로 보드(300) 상에 장착될 수 있다.
패드 영역(PDA)에 배치된 패드들은 제1 구동 회로 유닛(200)에 전기적으로 연결되는 표시 패드들과 터치 라인들에 전기적으로 연결되는 터치 패드들을 포함할 수 있다.
표시 회로 보드(300)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 패드들 상에 부착될 수 있다. 이로 인해, 표시 회로 보드(300)의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 표시 회로 보드(300)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
제2 구동 회로 유닛(400)은 표시 패널(100)의 터치 센서층의 터치 전극들에 연결될 수 있다. 제2 구동 회로 유닛(400)은 터치 센서층의 터치 전극들에 구동 신호들을 인가하고 터치 전극들의 정전 용량 값들을 측정한다. 구동 신호는 복수의 구동 펄스들을 갖는 신호일 수 있다. 제2 구동 회로 유닛(400)은 정전 용량 값들에 따라 터치 입력 여부를 판단할 수 있을 뿐만 아니라, 터치가 입력된 터치 좌표들을 산출할 수 있다.
제2 구동 회로 유닛(400)은 표시 회로 보드(300) 상에 배치될 수 있다. 제2 구동 회로 유닛(400)은 집적회로(IC)로 형성되어 표시 회로 보드(300) 상에 장착될 수 있다.
도 4는 도 3의 Ⅰ-Ⅰ’의 일 예를 보여주는 단면도이다.
도 4를 참조하면, 표시 패널(100)은 제1 기판(SUB1), 제1 기판(SUB1) 상에 배치된 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 박막 봉지층(TFEL)을 갖는 표시 유닛(DU)과, 터치 센서층(TSL)을 갖는 터치 감지 유닛(TDU)을 포함할 수 있다.
제1 기판(SUB1)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 또는, 제1 기판(SUB1)은 금속 재질의 물질을 포함할 수도 있다.
제1 기판(SUB1)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 제1 기판(SUB1)이 플렉서블 기판인 경우, 폴리이미드(PI)로 형성될 수 있지만, 이에 한정되는 것은 아니다.
박막 트랜지스터층(TFTL)은 제1 기판(SUB1) 상에 배치될 수 있다. 박막 트랜지스터층(TFTL)에는 화소들 각각의 박막 트랜지스터들 뿐만 아니라, 스캔 라인들, 데이터 라인들, 전원 라인들, 스캔 제어 라인들, 및 패드들과 데이터 라인들을 연결하는 라우팅 라인들 등이 형성될 수 있다. 박막 트랜지스터들 각각은 게이트 전극, 반도체층, 소스 전극, 및 드레인 전극을 포함할 수 있다. 스캔 구동부(110)가 도 5와 같이 표시 패널(100)의 비표시 영역(NDA)에 형성되는 경우, 스캔 구동부(110)는 박막 트랜지스터들을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 표시 영역(DA)과 비표시 영역(NDA)에 배치될 수 있다. 구체적으로, 박막 트랜지스터층(TFTL)의 화소들 각각의 박막 트랜지스터들, 스캔 라인들, 데이터 라인들, 및 전원 라인들은 표시 영역(DA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 스캔 제어 라인들과 라우팅 라인들은 비표시 영역(NDA)에 배치될 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 배치될 수 있다. 발광 소자층(EML)은 제1 전극, 발광층, 및 제2 전극을 포함하는 화소들과 화소들을 정의하는 화소 정의막을 포함할 수 있다. 발광층은 유기 물질을 포함하는 유기 발광층일 수 있다. 이 경우, 발광층은 정공 수송층(hole transporting layer), 유기 발광층(organic light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 박막 트랜지스터층(TFTL)의 박막 트랜지스터를 통해 제1 전극에 소정의 전압이 인가되고, 제2 전극에 캐소드 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동되며, 유기 발광층에서 서로 결합하여 발광하게 된다. 발광 소자층(EML)의 화소들은 표시 영역(DA)에 배치될 수 있다.
발광 소자층(EML) 상에는 박막 봉지층(TFEL)이 배치될 수 있다. 박막 봉지층(TFEL)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위해, 박막 봉지층(TFEL)은 적어도 하나의 무기막을 포함할 수 있다. 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층일 수 있으나, 이에 한정되지 않는다. 또한, 박막 봉지층(TFEL)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하는 역할을 한다. 이를 위해, 박막 봉지층(TFEL)은 적어도 하나의 유기막을 포함할 수 있다. 유기막은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin)일 수 있으나, 이에 한정되지 않는다.
박막 봉지층(TFEL)은 표시 영역(DA)과 비표시 영역(NDA) 모두에 배치될 수 있다. 구체적으로, 박막 봉지층(TFEL)은 표시 영역(DA)과 비표시 영역(NDA)의 발광 소자층(EML)을 덮으며, 비표시 영역(NDA)의 박막 트랜지스터층(TFTL)을 덮도록 배치될 수 있다.
박막 봉지층(TFEL) 상에는 터치 센서층(TSL)이 배치될 수 있다. 터치 센서층(TSL)이 박막 봉지층(TFEL) 상에 바로 배치됨으로써, 터치 센서층(TSL)을 포함하는 별도의 터치 패널이 박막 봉지층(TFEL) 상에 부착되는 경우보다 표시 장치(10)의 두께를 줄일 수 있는 장점이 있다.
터치 센서층(TSL)은 정전 용량 방식으로 사용자의 터치를 감지하기 위한 터치 전극들과 패드들과 터치 전극들을 연결하는 터치 라인들을 포함할 수 있다. 예를 들어, 터치 센서층(TSL)은 자기 정전 용량(self-capacitance) 방식 또는 상호 정전 용량(mutual capacitance) 방식으로 사용자의 터치를 감지할 수 있다.
터치 센서층(TSL)의 터치 전극들은 표시 영역(DA)에 중첩하도록 배치될 수 있다. 터치 센서층(TSL)의 터치 라인들은 비표시 영역(NDA)에 중첩하도록 배치될 수 있다.
터치 센서층(TSL) 상에는 커버 윈도우(100)가 배치되며, 이 경우 터치 센서층(TSL)과 커버 윈도우(100)는 투명 접착 필름(optically cleared adhesive film, OCA) 또는 투명 접착 레진(optically cleared resin, OCR)과 같은 접착 부재에 의해 부착될 수 있다. 또는, 터치 센서층(TSL) 상에는 편광 필름이 배치될 수 있으며, 이 경우 편광 필름과 커버 윈도우(100)는 접착 부재에 의해 부착될 수 있다.
도 5는 도 4의 표시 유닛을 상세히 보여주는 평면도이다.
도 5에서는 설명의 편의를 위해 표시 유닛(DU)의 화소(PX)들, 스캔 라인(SL)들, 데이터 라인(DL)들, 스캔 제어 라인(SCL), 라우팅 라인(RL)들, 스캔 구동부(110), 표시 구동 회로(200), 및 표시 패드(DP)들만을 도시하였다.
도 5를 참조하면, 스캔 라인(SL)들, 데이터 라인(DL)들, 및 화소(PX)들은 표시 영역(DA)에 배치된다. 스캔 라인(SL)들은 제1 방향(X축 방향)으로 나란하게 형성되고, 데이터 라인(DL)들은 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다.
표시 영역(DA)에는 표시 패널(110)을 관통하는 관통 홀(TH)이 형성된다. 도 5에서는 표시 영역(DA)에 하나의 관통 홀(TH)이 형성된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 예를 들어, 표시 영역(DA)에는 도 20과 같이 두 개의 관통 홀(TH), 또는 세 개 이상의 관통 홀들이 형성될 수 있다. 또한, 도 5에서는 평면 상에서 보았을 때 관통 홀(TH)의 형태가 원형인 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 예를 들어, 평면 상에서 보았을 때 관통 홀(TH)의 형태는 타원형, 다각형, 또는 비정형으로 형성될 수 있다.
관통 홀(TH)에는 화소(PX)들, 스캔 라인(SL)들, 및 데이터 라인(DL)들이 배치될 수 없다. 그러므로, 스캔 라인(SL)들은 제1 방향(X축 방향)으로 형성되므로, 관통 홀(TH)의 좌측에 배치된 화소(PX)들과 관통 홀(TH)의 우측에 배치된 화소(PX)들과 연결되기 위해서, 관통 홀(TH)의 상측 또는 하측으로 우회하도록 배치될 수 있다. 또한, 데이터 라인(DL)들은 제2 방향(Y축 방향)으로 형성되므로, 관통 홀(TH)의 상측에 배치된 화소(PX)들과 관통 홀(TH)의 하측에 배치된 화소(PX)들과 연결되기 위해서, 관통 홀(TH)의 좌측 또는 우측으로 우회하도록 배치될 수 있다. 관통 홀(TH)과 관통 홀(TH) 주변의 화소(PX)들, 스캔 라인(SL)들, 및 데이터 라인(DL)들의 배치에 대한 자세한 설명은 도 6을 결부하여 후술한다.
화소(PX)들은 스캔 라인(SL)들과 데이터 라인(DL)들의 교차 영역들에 배치될 수 있다. 화소(PX)들 각각은 스캔 라인(SL)들 중 적어도 어느 하나와 데이터 라인(DL)들 중 어느 하나에 접속될 수 있다. 추후 설명할 도 8a에서는 화소(PX)들 각각이 세 개의 스캔 라인(SL)들과 한 개의 데이터 라인(DL)과 접속된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다.
화소(PX)들 각각은 구동 트랜지스터와 적어도 하나의 스위칭 트랜지스터를 포함하는 박막 트랜지스터들, 유기 발광 소자, 및 커패시터를 포함할 수 있다. 화소(PX)들 각각은 적어도 하나의 스위칭 트랜지스터에 의해 스캔 라인(SL)으로부터 스캔 신호가 인가되는 경우 데이터 라인(DL)의 데이터 전압을 인가 받으며, 구동 트랜지스터의 게이트 전극에 인가된 데이터 전압에 따라 유기 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 추후 설명할 도 8a에서는 화소(PX)들 각각이 구동 트랜지스터, 6 개의 스위칭 트랜지스터들, 유기 발광 소자, 및 커패시터를 포함하는 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다.
스캔 구동부(110)는 적어도 하나의 스캔 제어 라인(SCL)을 통해 표시 구동 회로(200)에 연결된다. 스캔 구동부(110)는 표시 구동 회로(200)의 스캔 제어 신호에 따라 스캔 신호들을 생성하여 스캔 라인(SL)들에 공급한다. 도 5에서는 스캔 구동부(110)가 표시 영역(DA)의 좌측의 비표시 영역(NDA)에만 형성된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 예를 들어, 스캔 구동부(110)는 표시 영역(DA)의 좌측과 우측의 비표시 영역(NDA)에 형성될 수 있다.
표시 구동 회로(200)는 표시 패드(DP)들에 접속되어 디지털 비디오 데이터와 타이밍 신호들을 입력 받는다. 표시 구동 회로(200)는 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 라우팅 라인(RL)들을 통해 데이터 라인(DL)들에 공급한다. 또한, 표시 구동 회로(200)는 스캔 제어 라인(SCL)을 통해 스캔 구동부(110)를 제어하기 위한 스캔 제어 신호를 생성하여 공급한다. 스캔 구동부(110)의 스캔 신호들에 의해 데이터 전압들이 공급될 화소(PX)들이 선택되며, 선택된 화소(P)들에 데이터 전압들이 공급될 수 있다. 표시 구동 회로(200)는 집적회로(IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 제1 기판(SUB1) 상에 부착될 수 있다.
도 6은 도 5의 A 영역의 일 예를 상세히 보여주는 평면도이다. 도 7은 도 6의 B 영역의 일 예를 상세히 보여주는 평면도이다.
도 6에서는 설명의 편의를 위해 화소(PX)들의 도시를 생략하였다. 도 7에서는 설명의 편의를 위해 제p 내지 제p+7 스캔 라인들(SLp~SLp+7)과 제s+5 내지 제t 데이터 라인들(DLs+5~DLt)만을 도시하였다.
도 6과 도 7을 참조하면, 표시 영역(DA)은 관통 홀(TH), 데드 스페이스 영역(DSA), 배선 영역(LA), 및 화소 영역(PXA)을 포함할 수 있다.
데드 스페이스 영역(DSA)은 관통 홀(TH)을 둘러싸도록 배치될 수 있다. 데드 스페이스 영역(DSA)에는 화소(PX)들과 스캔 라인(SL)들, 및 데이터 라인(DL)들이 배치되지 않을 수 있다. 데드 스페이스 영역(DSA)은 관통 홀(TH) 형성 공정에서 공정 오차로 인해 관통 홀(TH)이 배선 영역(LA)을 침범하는 것을 방지하기 위한 영역이다.
배선 영역(LA)은 데드 스페이스 영역(DSA)을 둘러싸도록 배치될 수 있다. 배선 영역(LA)에는 화소(PX)들이 배치되지 않으므로, 배선 영역(LA)은 화상을 표시하지 않는 비표시 영역에 해당한다.
배선 영역(LA)에는 관통 홀(TH)을 우회하는 제p+1 내지 제q 스캔 라인들(SLp+2~SLq, p는 양의 정수, q는 q≥p+3을 만족하는 양의 정수)과 제q+1 내지 제r+1 스캔 라인들(SLq+1~SLr+1, r≥q+2를 만족하는 양의 정수)이 배치될 수 있다. 제p+1 내지 제q 스캔 라인들(SLp+1~SLq)은 제2 방향(Y축 방향)으로 만곡되어 관통 홀(TH)의 상측으로 우회하며, 제q+1 내지 제r+1 스캔 라인들(SLq+1~SLr+1)은 제2 방향(Y축 방향)의 반대 방향으로 만곡되어 관통 홀(TH)의 하측으로 우회할 수 있다.
배선 영역(LA)에는 관통 홀(TH)을 우회하는 제s+1 내지 제t 데이터 라인들(DLs+1~DLt, s는 양의 정수, t는 t≥s+6을 만족하는 양의 정수)과 제t+1 내지 제u 데이터 라인들(DLt+1~DLu, u는 u≥t+6을 만족하는 양의 정수)이 배치될 수 있다. 제s+1 내지 제t 데이터 라인들(DLs+1~DLt)은 제1 방향(X축 방향)의 반대 방향으로 만곡되어 관통 홀(TH)의 좌측으로 우회하며, 제t+1 내지 제u 데이터 라인들(DLt+1~DLu)은 제1 방향(X축 방향)으로 만곡되어 관통 홀(TH)의 우측으로 우회할 수 있다.
배선 영역(LA)에서 제p+1 내지 제q 스캔 라인들(SLp+1~SLq)과 제q+1 내지 제r+1 스캔 라인들(SLq+1~SLr+1)은 제s+1 내지 제t 데이터 라인들(DLs+1~DLt)과 제t+1 내지 제u 데이터 라인들(DLt+1~DLu)과 교차할 수 있다. 또한, 배선 영역(LA)에서 제p+1 내지 제q 스캔 라인들(SLp+1~SLq)과 제q+1 내지 제r+1 스캔 라인들(SLq+1~SLr+1)의 간격은 화소 영역(PXA)에서보다 작을 수 있다.
화소 영역(PXA)은 화소(PX)들이 배치되는 영역을 가리킨다. 화소 영역(PXA)에서 스캔 라인들(SLp~ SLr+2)은 제1 방향(X축 방향)으로 나란하게 배치되며, 데이터 라인들(DLs~DLu+1)은 제2 방향(Y축 방향)으로 나란하게 배치될 수 있다.
화소(PX)들은 도 6 및 도 7과 같이 스캔 라인들(SLp~ SLr+2) 중 적어도 어느 하나와 데이터 라인들(DLs~DLu+1) 중 어느 하나와 중첩할 수 있다. 추후 설명할 도 8a에서는 화소(PX)들 각각이 세 개의 스캔 라인(SL)들과 한 개의 데이터 라인(DL)과 접속된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다.
배선 영역(LA)을 최소화하기 위해 배선 영역(LA)에서 제s+1 내지 제t 데이터 라인들(DLs+1~DLt)과 제t+1 내지 제u 데이터 라인들(DLt+1~DLu)의 간격은 화소 영역(PXA)에서보다 작을 수 있다. 또한, 배선 영역(LA)을 최소화하기 위해 화소 영역(PXA)에 배치된 스캔 라인들(SLp~SLr+2)은 하나의 게이트층에 배치되는 데 비해, 이웃하는 스캔 라인들은 배선 영역(LA)에서 서로 다른 금속층들에 배치될 수 있다.
예를 들어, 제p+1 스캔 라인(SLp+1)은 하나의 게이트층에 배치되는 제1A 스캔 라인(SLA1)과 제1B 스캔 라인(SLB1), 및 제1 스캔 연결 전극(SBE1)을 포함할 수 있다. 제1 스캔 연결 전극(SBE1)은 제1A 스캔 라인(SLA1)을 노출하는 제1 스캔 콘택홀(SCT1)들을 통해 제1A 스캔 라인(SLA1)과 접속되며, 제1B 스캔 라인(SLB1)을 노출하는 제2 스캔 콘택홀(SCT2)들을 통해 제1B 스캔 라인(SLB1)과 접속될 수 있다. 제1A 스캔 라인(SLA1)은 화소(PX)들에 접속되는 스캔 라인임에 비해, 제1B 스캔 라인(SLB1)은 배선 영역(LA)에서 관통 홀(TH)을 우회하는 스캔 라인일 수 있다.
제p+1 스캔 라인(SLp+1)에 이웃하여 배치되는 제p+2 스캔 라인(SLp+2)은 서로 다른 게이트층에 배치되는 제2A 스캔 라인(SLA2)과 제2B 스캔 라인(SLB2), 및 제2 스캔 연결 전극(SBE2)을 포함할 수 있다. 제2 스캔 연결 전극(SBE2)은 제2A 스캔 라인(SLA2)을 노출하는 제3 스캔 콘택홀(SCT3)들을 통해 제2A 스캔 라인(SLA2)과 접속되며, 제2B 스캔 라인(SLB2)을 노출하는 제4 스캔 콘택홀(SCT4)들을 통해 제2B 스캔 라인(SLB2)과 접속될 수 있다. 제2A 스캔 라인(SLA2)은 화소(PX)들에 접속되는 스캔 라인임에 비해, 제2B 스캔 라인(SLB2)은 배선 영역(LA)에서 관통 홀(TH)을 우회하는 스캔 라인일 수 있다.
도 6 및 도 7에 도시된 실시예에 의하면, 하나의 게이트층에 배치되는 제1A 스캔 라인(SLA1)과 제1B 스캔 라인(SLB1)을 포함하는 제p+1 스캔 라인(SLp+1)과 서로 다른 금속층에 배치되는 제2A 스캔 라인(SLA2)과 제2B 스캔 라인(SLB2)을 포함하는 제p+2 스캔 라인(SLp+2) 모두 스캔 연결 전극(SBE1/SBE2)을 포함한다. 이로 인해, 제p+1 스캔 라인(SLp+1)의 배선 저항과 제p+2 스캔 라인(SLp+2)의 배선 저항 간에 차이가 발생하는 것을 최소화할 수 있다. 즉, 제p+1 스캔 라인(SLp+1)의 시정수(RC)와 제p+2 스캔 라인(SLp+2)의 시정수 간에 차이가 발생하는 것을 최소화할 수 있다.
도 8a는 도 7의 C1 영역의 일 예를 상세히 보여주는 평면도이다. 도 9는 도 6의 C1 영역의 제1 소스 금속층과 제2 소스 금속층만을 보여주는 평면도이다.
도 8a 및 도 9에서는 화소(PX)들 각각이 7 개의 트랜지스터들(DT, ST1~ST6)과 1 개의 커패시터(C1)를 포함하는 것을 예시하였으나, 본 명세서는 이에 한정되지 않는다.
도 8a 및 도 9를 참조하면, 화소(PX)들 각각은 구동 트랜지스터(DT), 제1 내지 제6 스위칭 트랜지스터들(ST1~ST6), 및 커패시터(C1)를 포함할 수 있다.
구동 트랜지스터(DT)는 구동 액티브층(DT_ACT), 구동 게이트 전극(DT_G), 구동 소스 전극(DT_S), 및 구동 드레인 전극(DT_D)을 포함할 수 있다. 구동 액티브층(DT_ACT)은 구동 게이트 전극(DT_G)과 중첩할 수 있다. 구동 소스 전극(DT_S)은 제6 스위칭 트랜지스터(ST1)의 제6 드레인 전극(D6)에 접속될 수 있다. 구동 드레인 전극(DT_D)은 제1 스위칭 트랜지스터(ST1)의 소스 전극(S1)과 제4 스위칭 트랜지스터(ST4)의 소스 전극(S4)에 접속될 수 있다.
제1 스위칭 트랜지스터(ST1)는 제1 액티브층(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함할 수 있다. 제1 게이트 전극(G1)은 제p+1 스캔 라인(SLp+1)의 일 부분으로, 제1 액티브층(ACT1)과 중첩하는 제p+1 스캔 라인(SLp+1)의 일부 영역일 수 있다. 제1 소스 전극(S1)은 구동 트랜지스터(DT)의 드레인 전극(DT_D)에 접속될 수 있다. 제1 드레인 전극(D1)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)에 접속될 수 있다. 제1 스위칭 트랜지스터(ST1)는 듀얼 트랜지스터로 형성될 수 있다. 이 경우, 제1 스위칭 트랜지스터(ST1)는 도 8a와 같이 두 개의 제1 액티브층(ACT1)들과 두 개의 제1 게이트 전극(G1)들을 포함할 수 있다.
제2 스위칭 트랜지스터(ST2)는 제2 액티브층(ACT2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함할 수 있다. 제2 게이트 전극(G2)은 제p 스캔 라인(SLp)의 일 부분으로, 제2 액티브층(ACT2)과 중첩하는 제p 스캔 라인(SLp)의 일부 영역일 수 있다. 제2 소스 전극(S2)은 구동 트랜지스터(DT)의 게이트 전극(DT_G) 및 제1 스위칭 트랜지스터(ST1)의 제1 드레인 전극(D1)에 접속될 수 있다. 제2 드레인 전극(D2)은 제4 콘택홀(CNT4)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다. 제2 스위칭 트랜지스터(ST2)는 듀얼 트랜지스터로 형성될 수 있다. 이 경우, 제2 스위칭 트랜지스터(ST2)는 도 8a와 같이 두 개의 제2 액티브층(ACT2)들과 두 개의 제2 게이트 전극(G2)들을 포함할 수 있다.
제3 스위칭 트랜지스터(ST3)는 제3 액티브층(ACT3), 제3 게이트 전극(G3), 제3 소스 전극(S3), 및 제3 드레인 전극(D3)을 포함할 수 있다. 제3 게이트 전극(G3)은 제p+2 스캔 라인(SLp+2)의 일 부분으로, 제3 액티브층(ACT4)과 중첩하는 제p+2 스캔 라인(SLp+2)의 일부 영역일 수 있다. 제3 소스 전극(S3)은 유기 발광 소자의 애노드 전극(AND)에 접속될 수 있다. 제3 드레인 전극(D3)은 제4 콘택홀(CNT4)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다.
제4 스위칭 트랜지스터(ST4)는 제4 액티브층(ACT4), 제4 게이트 전극(G4), 제4 소스 전극(S4), 및 제4 드레인 전극(D4)을 포함할 수 있다. 제4 게이트 전극(G4)은 제p+1 발광 제어 라인(EMLp+1)의 일 부분으로, 제4 액티브층(ACT4)과 중첩하는 제p+1 발광 제어 라인(EMLp+1)의 일부 영역일 수 있다. 제4 소스 전극(S4)은 구동 트랜지스터(DT)의 드레인 전극(DT_D)과 제1 스위칭 트랜지스터(ST1)의 소스 전극(S2)에 접속될 수 있다. 제4 드레인 전극(D4)은 유기 발광 소자의 애노드 전극(AND)에 접속될 수 있다.
제5 스위칭 트랜지스터(ST5)는 제5 액티브층(ACT5), 제5 게이트 전극(G5), 제5 소스 전극(S5), 및 제5 드레인 전극(D5)을 포함할 수 있다. 제5 게이트 전극(G5)은 제p+1 발광 제어 라인(EMLp+1)의 일 부분으로, 제5 액티브층(ACT5)과 중첩하는 제p+1 발광 제어 라인(EMLp+1)의 일부 영역일 수 있다. 제5 소스 전극(S5)은 구동 트랜지스터(DT)의 구동 소스 전극(DT_S)과 제6 스위칭 트랜지스터(ST6)의 제6 드레인 전극(D6)에 접속될 수 있다. 제5 드레인 전극(D5)은 제7 콘택홀(CNT7)을 통해 제1 전원 전압 라인(VDL)에 접속될 수 있다.
제6 스위칭 트랜지스터(ST6)는 제6 액티브층(ACT6), 제6 게이트 전극(G6), 제6 소스 전극(S6), 및 제6 드레인 전극(D6)을 포함할 수 있다. 제6 게이트 전극(G6)은 제p+1 스캔 라인(SLp+1)의 일 부분으로, 제6 액티브층(ACT6)과 중첩하는 제p+1 스캔 라인(SLp+1)의 일부 영역일 수 있다. 제6 소스 전극(S6)은 제3 콘택홀(CNT3)을 통해 데이터 라인과 접속될 수 있다. 제6 드레인 전극(D6)은 구동 트랜지스터(DT)의 구동 소스 전극(DT_S)에 접속될 수 있다.
커패시터(C1)의 제1 전극(CE1)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)과 실질적으로 동일하며, 제2 전극(CE2)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)과 중첩하며, 제8 콘택홀(CNT8)을 통해 제1 전원 전압 라인(VDL)에 접속될 수 있다.
제1 연결 전극(BE1)은 제1 콘택홀(CNT1)을 통해 구동 게이트 전극(DT_G)과 접속될 수 있다. 제1 연결 전극(BE1)은 제2 콘택홀(CNT2)을 통해 제1 스위칭 트랜지스터(ST1)의 제1 드레인 전극(D1)에 접속될 수 있다.
제2 연결 전극(BE2)은 제4 콘택홀(CNT4)을 통해 제2 스위칭 트랜지스터(ST2)의 제2 드레인 전극(D2)에 접속될 수 있다. 제2 연결 전극(BE2)은 제5 콘택홀(CNT5)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다. 제2 연결 전극(BE2)은 제p 스캔 라인(SLp)과 교차하도록 배치될 수 있다.
제3 연결 전극(BE3)은 제6 콘택홀(CNT6)을 통해 제4 스위칭 트랜지스터(ST4)의 제4 소스 전극(S4)에 접속될 수 있다. 제3 연결 전극(BE3)은 제9 콘택홀(CNT9)을 통해 제4 연결 전극(BE4)에 접속될 수 있다. 제4 연결 전극(BE4)은 애노드 콘택홀(AND_CNT)을 통해 애노드 전극(AND)에 접속될 수 있다.
제s+5 데이터 라인(DLs+5)은 제1A 데이터 라인(DLA1)을 포함하고, 제s+5 데이터 라인(DLs+5)과 이웃하는 제s+6 데이터 라인(DLs+6)은 제1B 데이터 라인(DL1B)과 제2B 데이터 라인(DLB2)을 포함한다. 제2B 데이터 라인(DLB2)은 제1 데이터 콘택홀(DCT1)을 통해 제1B 데이터 라인(DLB1)과 접속될 수 있다.
제1A 데이터 라인(DLA1), 제1B 데이터 라인(DLB1), 제1 전원 전압 라인(VDL1), 제1 연결 전극(BE1), 제2 연결 전극(BE2), 및 제3 연결 전극(BE3)은 제1 데이터층으로 형성될 수 있다. 이에 비해, 제2B 데이터 라인(DLB2)와 제4 연결 전극(BE4)은 제1 데이터층과 다른 층에 배치되는 제2 데이터층으로 형성될 수 있다.
제s+5 데이터 라인(DLs+5)은 화소 영역(PXA)과 배선 영역(LA) 모두에서 제1A 데이터 라인(DLA1)만을 포함한다. 제s+6 데이터 라인(DLs+6)은 화소 영역(PXA)에서 제1B 데이터 라인(DLB1)과 제2B 데이터 라인(DLB2)을 포함하는데 비해, 배선 영역(LA)에서 제2B 데이터 라인(DLB2)만을 포함한다. 그러므로, 배선 영역(LA)을 최소화하기 위해, 배선 영역(LA)에서 제s+5 데이터 라인(DLs+5)과 제s+6 데이터 라인(DLs+6) 사이의 간격은 화소 영역(PXA)에서보다 작을 수 있다. 또한, 배선 영역(LA)에서 제s+5 데이터 라인(DLs+5)과 제s+6 데이터 라인(DLs+6)은 서로 중첩할 수도 있다.
한편, 화소(PX)들은 제1 광을 출력하는 제1 화소들, 제2 광을 출력하는 제2 화소들, 및 제3 광을 출력하는 제3 화소들을 포함할 수 있다. 예를 들어, 제1 화소들은 적색 광을 출력하는 적색 화소들이고, 제2 화소들은 녹색 광을 출력하는 녹색 화소들이며, 제3 화소들은 청색 광을 출력하는 청색 화소들일 수 있다. 이 경우, 제s+5 데이터 라인(DLs+5)은 제1 화소들, 제2 화소들, 및 제3 화소들 중 적어도 한 종류의 화소들과 접속될 수 있다. 제s+6 데이터 라인(DLs+6)은 제1 화소들, 제2 화소들, 및 제3 화소들 중 적어도 다른 한 종류의 화소들과 접속될 수 있다. 예를 들어, 제s+5 데이터 라인(DLs+5)은 제1 화소들과 제3 화소들과 접속되며, 제s+6 데이터 라인(DLs+6)은 제2 화소들과 접속될 수 있다.
제s+5 데이터 라인(DLs+5)은 제1A 데이터 라인(DLA)만을 포함하는데 비해, 제s+6 데이터 라인(DLs+6)은 제1B 데이터 라인(DLB1)과 제2B 데이터 라인(DLB2)을 포함하므로, 제s+5 데이터 라인(DLs+5)의 배선 저항과 제s+6 데이터 라인(DLs+6)의 배선 저항 간에 차이가 있을 수 있다. 즉, 제s+5 데이터 라인(DLs+5)의 시정수와 제s+6 데이터 라인(DLs+6)의 시정수 간에 차이가 있을 수 있다. 하지만, 제s+5 데이터 라인(DLs+5)에는 제1 화소들과 제3 화소들이 접속되는 반면에, 제s+6 데이터 라인(DLs+6)에는 제2 화소들이 접속된다. 그러므로, 화소(PX)들의 휘도가 데이터 라인들 간의 배선 저항의 차이에 의해 달라지는 것을 방지할 수 있다.
도 8a 및 도 9에서는 제s+5 데이터 라인(DLs+5)이 제1A 데이터 라인(DLA1)만을 포함하고, 제s+6 데이터 라인(DLs+6)이 제1B 데이터 라인(DLB1)과 제2B 데이터 라인(DLB2)을 포함하는 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 본 명세서의 실시예들에서 기수 데이터 라인들이 제1A 데이터 라인(DLA1)만을 포함하고, 우수 데이터 라인들이 제1B 데이터 라인(DLB1)과 제2B 데이터 라인(DLB2)을 포함할 수 있다.
도 8a 및 도 9에 도시된 실시예에 의하면, 서로 인접하는 데이터 라인들 중 제1 데이터 라인은 제1 데이터층에 배치된 제1A 데이터 라인(DLA1)을 포함하고, 제2 데이터 라인은 제1 데이터층에 배치된 제1B 데이터 라인(DLB1)과 제2 데이터층에 배치된 제2B 데이터 라인(DLB2)을 포함한다. 특히, 배선 영역(LA)에서 제2 데이터 라인은 제2B 데이터 라인(DLB2)만을 포함함으로써, 배선 영역(LA)에서 제1 데이터 라인과 제2 데이터 라인은 별도의 연결 전극이 필요 없다. 그러므로, 별도의 연결 전극으로 인해 제1 데이터 라인과 제2 데이터 라인의 로드(load)가 증가하는 것을 줄일 수 있다. 또한, 배선 영역(LA)을 경유하는 제1 데이터 라인 또는 제2 데이터 라인의 로드와 배선 영역(LA)을 경유하지 않은 데이터 라인의 로드 간의 차이를 최소화할 수 있다. 여기서, 제1 데이터 라인은 제s+5 데이터 라인(DLs+5)일 수 있고, 제2 데이터 라인은 제s+6 데이터 라인(DLs+6)일 수 있다.
한편, 도 8a에서는 제2B 데이터 라인(DLB2)이 하나의 제1 데이터 콘택홀(DCT1)을 통해 제1B 데이터 라인(DLB1)과 접속되는 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 예를 들어, 도 8b와 같이 제2B 데이터 라인(DLB2)은 복수의 제1 데이터 콘택홀들(DCT1_1, DCT1_2)을 통해 제1B 데이터 라인(DLB1)과 접속될 수 있다. 이 경우, 복수의 제1 데이터 콘택홀들(DCT1_1, DCT1_2) 중 적어도 하나는 제1 스위칭 트랜지스터(ST1)의 제1 게이트 전극(G1), 제1 액티브층(ACT1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1) 중 적어도 하나와 중첩하도록 배치될 수 있다. 도 8b에서는 복수의 제1 데이터 콘택홀들(DCT1_1, DCT1_2) 중 제1_2 데이터 콘택홀(DCT1_2)이 제1 스위칭 트랜지스터(ST1)의 제1 게이트 전극(G1) 및 제1 액티브층(ACT1)과 중첩하는 것을 예시하였다.
도 10은 도 8a의 Ⅱ-Ⅱ’의 일 예를 보여주는 단면도이다. 도 11은 도 8a의 Ⅲ-Ⅲ’의 일 예를 보여주는 단면도이다. 도 12는 도 7의 Ⅳ-Ⅳ’의 일 예를 보여주는 단면도이다. 도 13은 도 7의 Ⅴ-Ⅴ’의 일 예를 보여주는 단면도이다.
도 10 내지 도 13을 참조하면, 제1 기판(SUB1) 상에는 박막 트랜지스터층(TFTL)과 발광 소자층(EML)이 형성된다. 박막 트랜지스터층(TFTL)은 액티브층(ACT), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 제1 데이터층(DTL1), 제2 데이터층(DTL2), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제3 층간 절연막(150), 및 평탄화막(160)을 포함한다.
제1 기판(SUB1)의 일면 상에는 버퍼막(BF)이 형성될 수 있다. 버퍼막(BF)은 투습에 취약한 제1 기판(SUB1)을 통해 침투하는 수분으로부터 박막 트랜지스터들과 발광 소자층(EML)의 유기 발광층(172)을 보호하기 위해 제1 기판(SUB1)의 일면 상에 형성될 수 있다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(BF)은 생략될 수 있다.
제1 기판(SUB1) 또는 버퍼막(BF) 상에는 액티브층(ACT)이 형성될 수 있다. 액티브층(ACT)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다. 액티브층(ACT) 아래에는 액티브층(ACT)으로 입사되는 외부광을 차단하기 위한 차광층이 형성될 수 있다.
액티브층(ACT)이 다결정 실리콘으로 이루어지는 경우, 이온 도핑된 액티브층(ACT)은 도전성을 가질 수 있다. 이로 인해, 액티브층(ACT)은 구동 트랜지스터(DT)와 제1 내지 제6 스위칭 트랜지스터들(ST1~ST6)의 액티브층들(DT_ACT, ACT1~ACT6) 뿐만 아니라 소스 전극들(DT_S, S1~S6)과 드레인 전극들(DT_G, D1~D6)을 포함할 수 있다.
액티브층(ACT) 상에는 게이트 절연막(130)이 형성될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
게이트 절연막(130) 상에는 제1 게이트층(GTL1)이 형성될 수 있다. 제1 게이트층(GTL1)은 구동 트랜지스터(DT)와 제1 내지 제6 스위칭 트랜지스터들(ST1~ST6)의 게이트 전극들(DT_G, G1~G6), 스캔 라인(SL)들, 발광 제어 라인(EL)들, 제p+1 스캔 라인(SLp+1)의 제1A 스캔 라인(SLA1)과 제1B 스캔 라인(SLB1), 및 제p+2 스캔 라인(SLp+2)의 제2A 스캔 라인(SLA2)을 포함할 수 있다. 제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트층(GTL1) 상에는 제1 층간 절연막(141)이 형성될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 층간 절연막(141)은 복수의 무기막을 포함할 수 있다.
제1 층간 절연막(141) 상에는 제2 게이트층(GTL2)이 형성될 수 있다. 제2 게이트층(GTL2)은 초기화 전압 라인(VIL), 커패시터(C1)의 제2 전극(CE2), 및 제p+1 스캔 라인(SLp+1)의 제2B 스캔 라인(SLB2)을 포함할 수 있다. 제2 게이트층(GTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트층(GTL2) 상에는 제2 층간 절연막(142)이 형성될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(142)은 복수의 무기막을 포함할 수 있다.
제2 층간 절연막(142) 상에는 제1 데이터 금속층(DTL1)이 형성될 수 있다. 제1 데이터 금속층(DTL1)은 제s+5 데이터 라인(DLs+5)의 제1A 데이터 라인(DLA1), 제s+6 데이터 라인(DLs+6)의 제1B 데이터 라인(DLB1), 제1 전원 전압 라인(VDL)들, 제1 연결 전극(BE1), 제2 연결 전극(BE2), 제3 연결 전극(BE3), 제1 스캔 연결 전극(SBE1), 및 제2 스캔 연결 전극(SBE2)을 포함할 수 있다. 제1 데이터 금속층(DTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 연결 전극(BE1)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제1 콘택홀(CNT1)을 통해 구동 트랜지스터(DT)의 구동 게이트 전극(DT_G)과 접속될 수 있다. 제s+5 데이터 라인(DLs+5)의 제1A 데이터 라인(DLA1)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제3 콘택홀(CNT3)을 통해 제6 스위칭 트랜지스터(ST6)의 제6 소스 전극(S6)에 접속될 수 있다. 제3 연결 전극(BE3)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제6 콘택홀(CNT6)을 통해 제4 스위칭 트랜지스터(ST4)의 제4 드레인 전극(S4)에 접속될 수 있다.
제1 스캔 연결 전극(SBE1)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제1 스캔 콘택홀(SCT1)을 통해 제1A 스캔 라인(SLA1)과 접속될 수 있다. 또한, 제1 스캔 연결 전극(SBE1)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제2 스캔 콘택홀(SCT2)을 통해 제1B 스캔 라인(SLB1)과 접속될 수 있다.
제2 스캔 연결 전극(SBE2)은 제3 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제3 스캔 콘택홀(SCT3)을 통해 제2A 스캔 라인(SLA2)과 접속될 수 있다. 또한, 제2 스캔 연결 전극(SBE2)은 제2 층간 절연막(142)을 관통하는 제4 스캔 콘택홀(SCT4)을 통해 제2B 스캔 라인(SLB2)과 접속될 수 있다.
제1 데이터 금속층(DTL) 상에는 제3 층간 절연막(143)이 형성될 수 있다. 제3 층간 절연막(143)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제3 층간 절연막(143)은 복수의 무기막을 포함할 수 있다. 제3 층간 절연막(143)의 두께는 제1 층간 절연막(141)의 두께와 제2 층간 절연막(142)의 두께보다 두꺼울 수 있다.
제3 층간 절연막(143) 상에는 제2 데이터 금속층(DTL2)이 형성될 수 있다. 제2 데이터 금속층(DTL2)은 제s+6 데이터 라인(DLs+6)의 제2B 데이터 라인(DLB2)과 제4 연결 전극(BE4)을 포함할 수 있다. 제2 데이터 금속층(DTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제s+6 데이터 라인(DLs+6)의 제2B 데이터 라인(DLB2)은 제3 층간 절연막(143)을 관통하는 제1 데이터 콘택홀(DCT1)을 통해 제1B 데이터 라인(DLB1)에 접속될 수 있다. 제1 데이터 콘택홀(DCT1)은 제1 스위칭 트랜지스터(ST1)의 제1 게이트 전극(G1), 제1 액티브층(ACT1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1) 중 적어도 하나와 중첩하도록 배치될 수 있다. 즉, 제s+6 데이터 라인(DLs+6)의 제1B 데이터 라인(DLB1)과 제2B 데이터 라인(DLB2)이 접속되는 제1 데이터 콘택홀(DCT1)은 제s+6 데이터 라인(DLs+6)에 이웃하는 제s+5 데이터 라인(DLs+5)에 접속되는 화소(PX)의 제1 스위칭 트랜지스터(ST1)의 제1 게이트 전극(G1), 제1 액티브층(ACT1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1) 중 적어도 하나와 중첩하도록 배치될 수 있다.
제4 연결 전극(BE4)은 제3 층간 절연막(143)을 관통하는 제9 콘택홀(CT9)을 통해 제3 연결 전극(BE3)과 접속될 수 있다.
액티브층(ACT), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 제1 데이터 금속층(DTL1), 및 제2 데이터 금속층(DTL2)으로 인한 단차를 평탄하게 하기 위한 평탄화막(160)이 형성될 수 있다. 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
도 10과 도 11에서는 구동 트랜지스터(DT), 제1 스위칭 트랜지스터(ST1), 제4 스위칭 트랜지스터(ST), 및 제6 스위칭 트랜지스터(ST6)가 게이트 전극이 액티브층의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 본 명세서는 이에 한정되지 않음에 주의하여야 한다. 즉, 구동 트랜지스터(DT), 제1 스위칭 트랜지스터(ST1), 제4 스위칭 트랜지스터(ST), 및 제6 스위칭 트랜지스터(ST6)는 게이트 전극이 액티브층의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극이 액티브층의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
한편, 제2 스위칭 트랜지스터(ST2), 제3 스위칭 트랜지스터(ST3), 및 제5 스위칭 트랜지스터(ST5)는 도 10과 도 11에 도시된 제1 스위칭 트랜지스터(ST1), 제4 스위칭 트랜지스터(ST), 및 제6 스위칭 트랜지스터(ST6)와 실질적으로 동일하므로, 이들에 대한 자세한 설명은 생략한다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 형성된다. 발광 소자층(EML)은 발광 소자(170)들과 화소 정의막(180)을 포함한다.
발광 소자(170)들과 화소 정의막(180)은 평탄화막(160) 상에 형성된다. 발광 소자(170)들 각각은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)을 포함할 수 있다.
제1 전극(171)은 평탄화막(160) 상에 형성될 수 있다. 제1 전극(171)은 보호막(150)과 평탄화막(160)을 관통하는 콘택홀을 통해 박막 트랜지스터(120)의 소스 전극(123)에 접속된다.
유기 발광층(172)을 기준으로 제2 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
화소 정의막(180)은 화소(PX)들의 발광 영역들을 정의하는 역할을 하기 위해 평탄화막(250) 상에서 제1 전극(171)을 구획하도록 형성될 수 있다. 화소 정의막(180)은 제1 전극(171)의 가장자리를 덮도록 형성될 수 있다. 화소 정의막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
화소(PX)들 각각의 발광 영역은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)이 순차적으로 적층되어 제1 전극(171)으로부터의 정공과 제2 전극(173)으로부터의 전자가 유기 발광층(172)에서 서로 결합되어 발광하는 영역으로 정의될 수 있다. 화소(PX)들은 적색 광을 발광하는 적색 서브 화소, 녹색 광을 발광하는 녹색 서브 화소, 및 청색 광을 발광하는 청색 서브 화소를 포함할 수 있다.
제1 전극(171)과 화소 정의막(180) 상에는 유기 발광층(172)이 형성된다. 유기 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 유기 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 적색 서브 화소의 유기 발광층(172)은 적색 광을 발광하고, 녹색 서브 화소의 유기 발광층(172)은 녹색 광을 발광하며, 청색 서브 화소의 유기 발광층(172)은 청색 광을 발광할 수 있다. 또는, 화소(PX)들의 유기 발광층(172)들은 백색 광을 발광할 수 있으며, 이 경우 적색 서브 화소는 적색 컬러필터층과 중첩하고, 녹색 서브 화소는 녹색 컬러필터층과 중첩하며, 청색 서브 화소는 청색 컬러필터층과 중첩할 수 있다.
제2 전극(173)은 유기 발광층(172) 상에 형성된다. 제2 전극(173)은 유기 발광층(172)을 덮도록 형성될 수 있다. 제2 전극(173)은 화소(PX)들에 공통적으로 형성되는 공통층일 수 있다. 제2 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 제2 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
발광 소자층(EML) 상에는 제2 기판(SUB2)이 배치된다. 발광 소자층(EML)과 제2 기판(SUB2) 사이의 공간이 진공 상태로 비어 있을 수 있다. 또는, 발광 소자층(EML)과 제2 기판(SUB2) 사이에는 충전 필름이 배치될 수 있다. 이 경우, 충전 필름은 에폭시 충전필름 또는 실리콘 충전 필름일 수 있다. 또는, 발광 소자층(EML)과 제2 기판(SUB2) 사이에는 봉지막이 형성될 수 있다. 봉지막은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지막은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다.
도 14는 도 7의 C1 영역의 또 다른 예를 상세히 보여주는 평면도이다. 도 15는 도 14에서 제1 소스 금속층과 제2 소스 금속층만을 보여주는 평면도이다.
도 14 및 도 15에 도시된 실시예는 제s+5 데이터 라인(DLs+5)이 제1A 데이터 라인(DLA1)뿐만 아니라, 제1B 데이터 라인(DLB1)을 더 포함하는 것에서 도 8a 및 도 9에 도시된 실시예와 차이점이 있다. 따라서, 도 14 및 도 15에서는 도 8a 및 도 9에 도시된 실시예와 중복된 설명은 생략하고, 도 8a 및 도 9에 도시된 실시예와 차이점 위주로 설명한다.
도 14 및 도 15를 참조하면, 제s+5 데이터 라인(DLs+5)은 제1A 데이터 라인(DLA1)과 제2A 데이터 라인(DLA2)을 포함하고, 제s+5 데이터 라인(DLs+5)과 이웃하는 제s+6 데이터 라인(DLs+6)은 제1B 데이터 라인(DL1B)과 제2B 데이터 라인(DLB2)을 포함한다. 제2A 데이터 라인(DLA2)은 제2 데이터 콘택홀(DCT2)을 통해 제1A 데이터 라인(DLA1)과 접속될 수 있다. 제2B 데이터 라인(DLB2)은 제1 데이터 콘택홀(DCT1)을 통해 제1B 데이터 라인(DLB1)과 접속될 수 있다.
제1A 데이터 라인(DLA1), 제1B 데이터 라인(DLB1), 제1 전원 전압 라인(VDL1), 제1 연결 전극(BE1), 제2 연결 전극(BE2), 및 제3 연결 전극(BE3)은 제1 데이터층으로 형성될 수 있다. 이에 비해, 제2A 데이터 라인(DLA2), 제2B 데이터 라인(DLB2), 및 제4 연결 전극(BE4)은 제1 데이터층과 다른 층에 배치되는 제2 데이터층으로 형성될 수 있다.
제s+5 데이터 라인(DLs+5)은 화소 영역(PXA)에서 제1A 데이터 라인(DLA1)과 제2A 데이터 라인(DLA2)을 포함하는데 비해, 배선 영역(LA)에서 제1A 데이터 라인(DLA1)만을 포함한다. 또한, 제s+6 데이터 라인(DLs+6)은 화소 영역(PXA)에서 제1B 데이터 라인(DLB1)과 제2B 데이터 라인(DLB2)을 포함하는데 비해, 배선 영역(LA)에서 제2B 데이터 라인(DLB2)만을 포함한다. 그러므로, 배선 영역(LA)을 최소화하기 위해, 배선 영역(LA)에서 제s+5 데이터 라인(DLs+5)과 제s+6 데이터 라인(DLs+6) 사이의 간격은 화소 영역(PXA)에서보다 작을 수 있다. 또한, 배선 영역(LA)에서 제s+5 데이터 라인(DLs+5)과 제s+6 데이터 라인(DLs+6)은 서로 중첩할 수도 있다.
제s+5 데이터 라인(DLs+5)은 제1A 데이터 라인(DLA1)과 제2A 데이터 라인(DLA2)을 포함하고, 제s+6 데이터 라인(DLs+6)은 제1B 데이터 라인(DLB1)과 제2B 데이터 라인(DLB2)을 포함하므로, 제s+5 데이터 라인(DLs+5)의 배선 저항과 제s+6 데이터 라인(DLs+6)의 배선 저항 간에 차이는 최소화될 수 있다. 즉, 제s+5 데이터 라인(DLs+5)의 시정수와 제s+6 데이터 라인(DLs+6)의 시정수 간에 차이는 최소화될 수 있다.
도 14 및 도 15에서는 제s+5 데이터 라인(DLs+5)이 제1A 데이터 라인(DLA1)과 제2A 데이터 라인(DLA2)을 포함하고, 제s+6 데이터 라인(DLs+6)이 제1B 데이터 라인(DLB1)과 제2B 데이터 라인(DLB2)을 포함하는 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 본 명세서의 실시예들에서 기수 데이터 라인들이 제1A 데이터 라인(DLA1)과 제2A 데이터 라인(DLA2)을 포함하고, 우수 데이터 라인들이 제1B 데이터 라인(DLB1)과 제2B 데이터 라인(DLB2)을 포함할 수 있다.
도 14 및 도 15에 도시된 실시예에 의하면, 서로 인접하는 데이터 라인들 중 제1 데이터 라인은 제1 데이터층에 배치된 제1A 데이터 라인(DLA1)과 제2 데이터층에 배치된 제2A 데이터 라인(DLA2)을 포함하고, 제2 데이터 라인은 제1 데이터층에 배치된 제1B 데이터 라인(DLB1)과 제2 데이터층에 배치된 제2B 데이터 라인(DLB2)을 포함한다. 특히, 배선 영역(LA)에서 제1 데이터 라인은 제1A 데이터 라인만을 포함하고, 제2 데이터 라인은 제2B 데이터 라인(DLB2)만을 포함함으로써, 배선 영역(LA)에서 제1 데이터 라인과 제2 데이터 라인은 별도의 연결 전극이 필요 없다. 그러므로, 별도의 연결 전극으로 인해 제1 데이터 라인과 제2 데이터 라인의 로드(load)가 증가하는 것을 줄일 수 있다. 또한, 배선 영역(LA)을 경유하는 제1 데이터 라인 또는 제2 데이터 라인의 로드와 배선 영역(LA)을 경유하지 않은 데이터 라인의 로드 간의 차이를 최소화할 수 있다. 여기서, 제1 데이터 라인은 제s+5 데이터 라인(DLs+5)일 수 있고, 제2 데이터 라인은 제s+6 데이터 라인(DLs+6)일 수 있다.
한편, 도 14에서는 제2B 데이터 라인(DLB2)이 하나의 제1 데이터 콘택홀(DCT1)을 통해 제1B 데이터 라인(DLB1)과 접속되고, 제2A 데이터 라인(DLA2)이 하나의 제2 데이터 콘택홀(DCT2)을 통해 제1A 데이터 라인(DLA1)과 접속되는 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 예를 들어, 도 8b와 같이 제2B 데이터 라인(DLB2)은 복수의 제1 데이터 콘택홀들(DCT1_1, DCT1_2)을 통해 제1B 데이터 라인(DLB1)과 접속될 수 있다. 또한, 도 8b와 유사하게 제2A 데이터 라인(DLA2)은 복수의 제2 데이터 콘택홀들을 통해 제1A 데이터 라인(DLA1)과 접속될 수 있다. 이 경우, 복수의 제1 데이터 콘택홀들(DCT1_1, DCT1_2) 중 적어도 하나는 제1 스위칭 트랜지스터(ST1)의 제1 게이트 전극(G1), 제1 액티브층(ACT1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1) 중 적어도 하나와 중첩하도록 배치될 수 있다. 또한, 복수의 제2 데이터 콘택홀들 중 적어도 하나는 제1 스위칭 트랜지스터(ST1)의 제1 게이트 전극(G1), 제1 액티브층(ACT1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1) 중 적어도 하나와 중첩하도록 배치될 수 있다.
도 16은 도 7의 C1 영역의 또 다른 예를 상세히 보여주는 평면도이다. 도 17은 도 16에서 제1 소스 금속층과 제2 소스 금속층만을 보여주는 평면도이다.
도 16 및 도 17에 도시된 실시예는 제s+6 데이터 라인(DLs+6)이 제2B 데이터 라인(DLB2)만을 포함하는 것에서 도 8a 및 도 9에 도시된 실시예와 차이점이 있다. 따라서, 도 16 및 도 17에서는 도 8a 및 도 9에 도시된 실시예와 중복된 설명은 생략하고, 도 8a 및 도 9에 도시된 실시예와 차이점 위주로 설명한다.
도 16 및 도 17을 참조하면, 제s+5 데이터 라인(DLs+5)은 제1A 데이터 라인(DLA1)만을 포함하고, 제s+5 데이터 라인(DLs+5)과 이웃하는 제s+6 데이터 라인(DLs+6)은 제2B 데이터 라인(DLB2)만을 포함한다. 이 경우, 제2B 데이터 라인(DLB2)은 제3 데이터 콘택홀(DCT3)을 통해 제1 데이터 연결 전극(BE5)과 접속되며, 제1 데이터 연결 전극(BE5)은 제3’ 콘택홀(CNT3’)을 통해 제6 스위칭 트랜지스터(ST6)의 제6 소스 전극(S6)에 접속될 수 있다.
제1A 데이터 라인(DLA1), 제1 전원 전압 라인(VDL1), 제1 연결 전극(BE1), 제2 연결 전극(BE2), 제3 연결 전극(BE3), 및 제1 데이터 연결 전극(BE5)은 제1 데이터층으로 형성될 수 있다. 이에 비해, 제2B 데이터 라인(DLB2)과 제4 연결 전극(BE4)은 제1 데이터층과 다른 층에 배치되는 제2 데이터층으로 형성될 수 있다.
제s+5 데이터 라인(DLs+5)은 화소 영역(PXA)과 배선 영역(LA) 모두에서 제1A 데이터 라인(DLA1)만을 포함한다. 제s+6 데이터 라인(DLs+6)은 화소 영역(PXA)과 배선 영역(LA) 모두에서 제2B 데이터 라인(DLB2)만을 포함한다. 그러므로, 배선 영역(LA)을 최소화하기 위해, 배선 영역(LA)에서 제s+5 데이터 라인(DLs+5)과 제s+6 데이터 라인(DLs+6) 사이의 간격은 화소 영역(PXA)에서보다 작을 수 있다. 또한, 배선 영역(LA)에서 제s+5 데이터 라인(DLs+5)과 제s+6 데이터 라인(DLs+6)은 서로 중첩할 수도 있다.
제s+5 데이터 라인(DLs+5)은 제1A 데이터 라인(DLA1)을 포함하고, 제s+6 데이터 라인(DLs+6)은 제2B 데이터 라인(DLB2)을 포함하므로, 제s+5 데이터 라인(DLs+5)의 배선 저항과 제s+6 데이터 라인(DLs+6)의 배선 저항 간에 차이는 최소화될 수 있다. 즉, 제s+5 데이터 라인(DLs+5)의 시정수와 제s+6 데이터 라인(DLs+6)의 시정수 간에 차이는 최소화될 수 있다.
도 16 및 도 17에서는 제s+5 데이터 라인(DLs+5)이 제1A 데이터 라인(DLA1)을 포함하고, 제s+6 데이터 라인(DLs+6)이 제2B 데이터 라인(DLB2)을 포함하는 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 본 명세서의 실시예들에서 기수 데이터 라인들이 제1A 데이터 라인(DLA1)을 포함하고, 우수 데이터 라인들이 제2B 데이터 라인(DLB2)을 포함할 수 있다.
도 16 및 도 17에 도시된 실시예에 의하면, 서로 인접하는 데이터 라인들 중 제1 데이터 라인은 제1 데이터층에 배치된 제1A 데이터 라인(DLA1)을 포함하고, 제2 데이터 라인은 제2 데이터층에 배치된 제2B 데이터 라인(DLB2)을 포함한다. 이로 인해, 배선 영역(LA)에서 제1 데이터 라인과 제2 데이터 라인은 별도의 연결 전극이 필요 없다. 그러므로, 별도의 연결 전극으로 인해 제1 데이터 라인과 제2 데이터 라인의 로드(load)가 증가하는 것을 줄일 수 있다. 또한, 배선 영역(LA)을 경유하는 제1 데이터 라인 또는 제2 데이터 라인의 로드와 배선 영역(LA)을 경유하지 않은 데이터 라인의 로드 간의 차이를 최소화할 수 있다. 여기서, 제1 데이터 라인은 제s+5 데이터 라인(DLs+5)일 수 있고, 제2 데이터 라인은 제s+6 데이터 라인(DLs+6)일 수 있다.
한편, 도 16에서는 제1 데이터 연결 전극(BE5)이 하나의 제3 데이터 콘택홀(DCT3)을 통해 제1B 데이터 라인(DLB1)과 접속되는 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 제1 데이터 연결 전극(BE5)은 도 8b와 유사하게 복수의 제3 데이터 콘택홀들을 통해 제1B 데이터 라인(DLB1)과 접속될 수 있다. 이 경우, 복수의 제3 데이터 콘택홀들 중 적어도 하나는 제1 스위칭 트랜지스터(ST1)의 제1 게이트 전극(G1), 제1 액티브층(ACT1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1) 중 적어도 하나와 중첩하도록 배치될 수 있다.
도 18은 도 7의 C1 영역의 또 다른 예를 상세히 보여주는 평면도이다. 도 19는 도 18에서 제1 소스 금속층과 제2 소스 금속층만을 보여주는 평면도이다.
도 18 및 도 19에 도시된 실시예는 제s+5 데이터 라인(DLs+5)이 화소 영역(PXA)에서 제2A 데이터 라인(DLA2)을 포함하고, 배선 영역(LA)에서 제1A 데이터 라인(DLA1)만을 포함하며, 제s+6 데이터 라인(DLs+6)이 제2B 데이터 라인(DLB2)만을 포함하는 것에서 도 8a 및 도 9에 도시된 실시예와 차이점이 있다. 따라서, 도 18 및 도 19에서는 도 8a 및 도 9에 도시된 실시예와 중복된 설명은 생략하고, 도 8a 및 도 9에 도시된 실시예와 차이점 위주로 설명한다.
도 18 및 도 19를 참조하면, 제s+5 데이터 라인(DLs+5)은 화소 영역(PXA)에서 제2A 데이터 라인(DLA2)을 포함할 수 있다. 이 경우, 제2A 데이터 라인(DLA2)은 배선 영역(LA)에 인접한 화소(PX)들에서 도 18 및 도 19와 같이 제2 데이터 콘택홀(DCT2)을 통해 제1A 데이터 라인(DLA1)과 접속될 수 있다. 이에 비해, 제2A 데이터 라인(DLA2)은 배선 영역(LA)에 인접하지 않은 화소(PX)들에서 제2 데이터 콘택홀(DCT2)을 통해 제2 데이터 연결 전극과 접속될 수 있다. 제2 데이터 연결 전극은 제1 데이터 연결 전극(BE5)과 실질적으로 동일하게 형성될 수 있다. 제2 데이터 연결 전극 또는 제1A 데이터 라인(DLA1)은 제3” 콘택홀(CNT3”)을 통해 제6 스위칭 트랜지스터(ST6)의 제6 소스 전극(S6)에 접속될 수 있다.
제s+5 데이터 라인(DLs+5)과 이웃하는 제s+6 데이터 라인(DLs+6)은 제2B 데이터 라인(DLB2)만을 포함한다. 이 경우, 제2B 데이터 라인(DLB2)은 제1 데이터 콘택홀(DCT1)을 통해 제1 데이터 연결 전극(BE5)과 접속되며, 제1 데이터 연결 전극(BE5)은 제3’ 콘택홀(CNT3’)을 통해 제6 스위칭 트랜지스터(ST6)의 제6 소스 전극(S6)에 접속될 수 있다.
제1A 데이터 라인(DLA1), 제1 전원 전압 라인(VDL1), 제1 연결 전극(BE1), 제2 연결 전극(BE2), 제3 연결 전극(BE3), 제1 데이터 연결 전극(BE5), 및 제2 데이터 연결 전극(BE6)은 제1 데이터층으로 형성될 수 있다. 이에 비해, 제2A 데이터 라인(DLA2), 제2B 데이터 라인(DLB2), 및 제4 연결 전극(BE4)은 제1 데이터층과 다른 층에 배치되는 제2 데이터층으로 형성될 수 있다.
제s+5 데이터 라인(DLs+5)은 화소 영역(PXA)에서 제2A 데이터 라인(DLA2)을 포함하는데 비해, 배선 영역(LA)에서 제1A 데이터 라인(DLA1)만을 포함한다. 또한, 제s+6 데이터 라인(DLs+6)은 화소 영역(PXA)과 배선 영역(LA) 모두에서 제2B 데이터 라인(DLB2)만을 포함한다. 그러므로, 배선 영역(LA)을 최소화하기 위해, 배선 영역(LA)에서 제s+5 데이터 라인(DLs+5)과 제s+6 데이터 라인(DLs+6) 사이의 간격은 화소 영역(PXA)에서보다 작을 수 있다. 또한, 배선 영역(LA)에서 제s+5 데이터 라인(DLs+5)과 제s+6 데이터 라인(DLs+6)은 서로 중첩할 수도 있다.
제s+5 데이터 라인(DLs+5)은 화소 영역(PXA)에서 제2A 데이터 라인(DLA2)을 포함하고 배선 영역(LA)에서 제1A 데이터 라인(DLA1)을 포함하며, 제s+6 데이터 라인(DLs+6)은 화소 영역(PXA)과 배선 영역(LA) 모두에서 제2B 데이터 라인(DLB2)을 포함하므로, 제s+5 데이터 라인(DLs+5)의 배선 저항과 제s+6 데이터 라인(DLs+6)의 배선 저항 간에 차이는 최소화될 수 있다. 즉, 제s+5 데이터 라인(DLs+5)의 시정수와 제s+6 데이터 라인(DLs+6)의 시정수 간에 차이는 최소화될 수 있다.
도 18 및 도 19에서는 제s+5 데이터 라인(DLs+5)은 화소 영역(PXA)에서 제2A 데이터 라인(DLA2)을 포함하고 배선 영역(LA)에서 제1A 데이터 라인(DLA1)을 포함하며, 제s+6 데이터 라인(DLs+6)은 화소 영역(PXA)과 배선 영역(LA) 모두에서 제2B 데이터 라인(DLB2)을 포함하는 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 본 명세서의 실시예들에서 기수 데이터 라인들이 화소 영역(PXA)에서 제2A 데이터 라인(DLA2)을 포함하고 배선 영역(LA)에서 제1A 데이터 라인(DLA1)을 포함하며, 우수 데이터 라인들이 화소 영역(PXA)과 배선 영역(LA) 모두에서 제2B 데이터 라인(DLB2)을 포함할 수 있다.
도 18 및 도 19에 도시된 실시예에 의하면, 서로 인접하는 데이터 라인들 중 제1 데이터 라인은 화소 영역(PXA)에서 제2 데이터층에 배치된 제2A 데이터 라인(DLA2)을 포함하고 배선 영역(LA)에서 제1 데이터층에 배치된 제1A 데이터 라인(DLA1)을 포함하며, 제2 데이터 라인은 제1 데이터층에 배치된 제1B 데이터 라인(DLB1)과 제2 데이터층에 배치된 제2B 데이터 라인(DLB2)을 포함한다. 특히, 배선 영역(LA)에서 제1 데이터 라인은 제1A 데이터 라인만을 포함하고, 제2 데이터 라인은 제2B 데이터 라인(DLB2)만을 포함함으로써, 배선 영역(LA)에서 제1 데이터 라인과 제2 데이터 라인은 별도의 연결 전극이 필요 없다. 그러므로, 별도의 연결 전극으로 인해 제1 데이터 라인과 제2 데이터 라인의 로드(load)가 증가하는 것을 줄일 수 있다. 또한, 배선 영역(LA)을 경유하는 제1 데이터 라인 또는 제2 데이터 라인의 로드와 배선 영역(LA)을 경유하지 않은 데이터 라인의 로드 간의 차이를 최소화할 수 있다. 여기서, 제1 데이터 라인은 제s+5 데이터 라인(DLs+5)일 수 있고, 제2 데이터 라인은 제s+6 데이터 라인(DLs+6)일 수 있다.
한편, 도 18에서는 제1 데이터 연결 전극(BE5)이 하나의 제3 데이터 콘택홀(DCT3)을 통해 제1B 데이터 라인(DLB1)과 접속되고, 제2A 데이터 라인(DLA2) 또는 제2 데이터 연결 전극이 하나의 제2 데이터 콘택홀(DCT2)을 통해 제1A 데이터 라인(DLA1)과 접속되는 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 제1 데이터 연결 전극(BE5)은 도 8b와 유사하게 복수의 제3 데이터 콘택홀들을 통해 제1B 데이터 라인(DLB1)과 접속될 수 있다. 또한, 도 8b와 유사하게 제2A 데이터 라인(DLA2) 또는 제2 데이터 연결 전극은 복수의 제2 데이터 콘택홀들을 통해 제1A 데이터 라인(DLA1)과 접속될 수 있다. 이 경우, 복수의 제3 데이터 콘택홀들 중 적어도 하나는 제1 스위칭 트랜지스터(ST1)의 제1 게이트 전극(G1), 제1 액티브층(ACT1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1) 중 적어도 하나와 중첩하도록 배치될 수 있다. 또한, 복수의 제2 데이터 콘택홀들 중 적어도 하나는 제1 스위칭 트랜지스터(ST1)의 제1 게이트 전극(G1), 제1 액티브층(ACT1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1) 중 적어도 하나와 중첩하도록 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 커버 윈도우
110: 표시 패널 200: 제1 구동 회로 유닛
300: 표시 회로 보드 400: 제2 구동 회로 유닛
800: 메인 회로 보드 810: 메인 프로세서
820: 카메라 장치 900: 하부 커버

Claims (32)

  1. 화소들;
    상기 화소들 중 제1 화소들에 연결되며, 데이터 전압들이 인가되는 제1 데이터 라인; 및
    상기 화소들 중 제2 화소들에 연결되며, 상기 제1 데이터 라인에 이웃하고, 상기 데이터 전압들이 인가되는 제2 데이터 라인을 구비하고,
    상기 제1 데이터 라인은 제1 데이터층에 배치되는 제1A 데이터 라인을 포함하며,
    상기 제2 데이터 라인은 상기 제1 데이터층과 다른 층에 배치되는 제2 데이터층에 배치되는 제2B 데이터 라인을 포함하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제2 데이터 라인은 상기 제1 데이터층에 배치되는 제1B 데이터 라인을 더 포함하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 제2B 데이터 라인은 상기 제1B 데이터 라인과 상기 제2B 데이터 라인 사이에 배치된 층간 절연막을 관통하는 제1 데이터 콘택홀을 통해 상기 제1B 데이터 라인과 접속되는 표시 장치.
  4. 제 3 항에 있어서,
    상기 제1B 데이터 라인과 상기 제2B 데이터 라인은 상기 제1 화소들 중 제1 화소의 트랜지스터와 중첩하는 표시 장치.
  5. 제 3 항에 있어서,
    상기 제1 데이터 콘택홀은 상기 제1 화소들 중 제1 화소의 트랜지스터와 중첩하는 표시 장치.
  6. 제 3 항에 있어서,
    상기 제2B 데이터 라인은 상기 제1B 데이터 라인과 상기 제2B 데이터 라인 사이에 배치된 층간 절연막을 관통하는 복수의 제1 데이터 콘택홀들을 통해 상기 제1B 데이터 라인과 접속되는 표시 장치.
  7. 제 6 항에 있어서,
    상기 제1 데이터 콘택홀들 중 적어도 하나는 상기 제1 화소들 중 제1 화소의 트랜지스터와 중첩하는 표시 장치.
  8. 제 3 항에 있어서,
    상기 제1 화소들과 상기 제2 화소들 각각은,
    제1 전극, 제2 전극과 제1 전극과 제2 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 소자;
    상기 유기 발광 소자에 구동 전류를 공급하기 위한 구동 트랜지스터; 및
    상기 구동 트랜지스터의 게이트 전극과 드레인 전극 사이에 배치되는 제1 스위칭 트랜지스터를 포함하는 표시 장치.
  9. 제 8 항에 있어서,
    상기 제1B 데이터 라인과 상기 제2B 데이터 라인은 상기 제1 화소들 중 제1 화소의 제1 스위칭 트랜지스터의 게이트 전극, 액티브층, 소스 전극, 및 드레인 전극 중 적어도 어느 하나와 중첩하는 표시 장치.
  10. 제 8 항에 있어서,
    상기 제1 데이터 콘택홀은 상기 제1 화소들 중 제1 화소의 제1 스위칭 트랜지스터의 게이트 전극, 액티브층, 소스 전극, 및 드레인 전극 중 적어도 어느 하나와 중첩하는 표시 장치.
  11. 제 8 항에 있어서,
    상기 제1 화소들과 상기 제2 화소들 각각은,
    상기 구동 트랜지스터의 게이트 전극과 상기 제1 스위칭 트랜지스터의 드레인 전극을 연결하는 제1 연결 전극을 더 포함하며,
    상기 제1 연결 전극은 상기 제1 데이터층에 배치되는 표시 장치.
  12. 제 8 항에 있어서,
    상기 제1 화소들과 상기 제2 화소들 각각은,
    상기 구동 트랜지스터의 게이트 전극과 초기화 전압이 인가되는 초기화 전압 라인 사이에 배치된 제2 스위칭 트랜지스터;
    상기 유기 발광 소자의 제1 전극과 상기 초기화 전압 라인 사이에 배치된 제3 스위칭 트랜지스터; 및
    상기 초기화 전압 라인과 상기 제2 스위칭 트랜지스터의 드레인 전극을 연결하는 제2 연결 전극을 더 포함하며,
    상기 제2 연결 전극은 상기 제1 데이터층에 배치되는 표시 장치.
  13. 제 12 항에 있어서,
    상기 제1 화소들과 상기 제2 화소들 각각은,
    상기 구동 트랜지스터의 드레인 전극과 상기 유기 발광 소자의 제1 전극 사이에 배치된 제4 스위칭 트랜지스터;
    상기 제4 스위칭 트랜지스터의 드레인 전극과 상기 유기 발광 소자의 제1 전극 사이에 배치된 제3 연결 전극; 및
    상기 제3 연결 전극과 상기 유기 발광 소자의 제1 전극 사이에 배치된 제4 연결 전극을 더 포함하며,
    상기 제3 연결 전극은 상기 제1 데이터층에 배치되고, 상기 제4 연결 전극은 상기 제2 데이터층에 배치되는 표시 장치.
  14. 제 13 항에 있어서,
    상기 제1 화소들과 상기 제2 화소들 각각은,
    제1 전원 전압이 인가되는 제1 전원 전압 라인과 상기 구동 트랜지스터의 소스 전극 사이에 배치된 제5 스위칭 트랜지스터; 및
    상기 제1 데이터 라인과 상기 구동 트랜지스터의 소스 전극 사이 또는 상기 제2 데이터 라인과 상기 구동 트랜지스터의 소스 전극 사이에 배치된 제6 스위칭 트랜지스터를 더 포함하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 제1A 데이터 라인은 상기 제6 스위칭 트랜지스터의 소스 전극과 상기 제1A 데이터 라인 사이에 배치된 층간 절연막을 관통하는 콘택홀을 통해 상기 제6 스위칭 트랜지스터의 소스 전극에 접속되는 표시 장치.
  16. 제 2 항에 있어서,
    상기 제1 데이터 라인은 상기 제2 데이터층과 동일한 층에 배치되는 제1B 데이터 라인을 더 포함하는 표시 장치.
  17. 제 17 항에 있어서,
    상기 제2A 데이터 라인은 상기 제1A 데이터 라인과 상기 제2A 데이터 라인 사이에 배치된 층간 절연막을 관통하는 제2 데이터 콘택홀을 통해 상기 제1A 데이터 라인과 접속되는 표시 장치.
  18. 제 17 항에 있어서,
    상기 제1A 데이터 라인과 상기 제2A 데이터 라인은 상기 제2 화소들 중 제2 화소의 트랜지스터와 중첩하는 표시 장치.
  19. 제 17 항에 있어서,
    상기 제2 데이터 콘택홀은 상기 제2 화소들 중 제2 화소의 트랜지스터와 중첩하는 표시 장치.
  20. 제 1 항에 있어서,
    상기 제2 데이터 라인은 상기 제1 데이터층에 배치되는 제1 데이터 연결 전극을 더 포함하는 표시 장치.
  21. 제 20 항에 있어서,
    상기 제1 데이터 연결 전극은 상기 제1B 데이터 라인과 상기 제1 데이터 연결 전극 사이에 배치된 층간 절연막을 관통하는 제3 데이터 콘택홀을 통해 상기 제1B 데이터 라인과 접속되는 표시 장치.
  22. 제 21 항에 있어서,
    상기 제1B 데이터 라인과 상기 제1 데이터 연결 전극은 상기 제1 화소들 중 제1 화소의 트랜지스터와 중첩하는 표시 장치.
  23. 제 22 항에 있어서,
    상기 제3 데이터 콘택홀은 상기 제1 화소들 중 제1 화소의 트랜지스터와 중첩하는 표시 장치.
  24. 화소들;
    상기 화소들 중 제1 화소들에 연결되며, 데이터 전압들이 인가되는 제1 데이터 라인; 및
    상기 화소들 중 제2 화소들에 연결되며, 상기 제1 데이터 라인에 이웃하고, 상기 데이터 전압들이 인가되는 제2 데이터 라인을 구비하고,
    상기 제1 데이터 라인은 제2 데이터층에 배치되는 제2A 데이터 라인을 포함하며,
    상기 제2 데이터 라인은 상기 제2 데이터층에 배치되는 제2B 데이터 라인을 포함하고,
    상기 제2B 데이터 라인은 제1 데이터 연결 전극들을 통해 상기 제2 화소들에 연결되고,
    상기 제2A 데이터 라인은 제2 데이터 연결 전극들을 통해 상기 제1 화소들에 연결되는 표시 장치.
  25. 제1 관통 홀이 형성된 제1 관통 홀 영역, 상기 제1 관통 홀 영역을 둘러싸는 제1 배선 영역, 및 상기 제1 배선 영역을 둘러싸며 화소들이 배치되는 화소 영역이 정의된 제1 기판; 및
    상기 제1 기판 상에서 서로 이웃하여 배치되는 제1 데이터 라인과 제2 데이터 라인을 구비하고,
    상기 제1 데이터 라인과 상기 제2 데이터 라인 중 적어도 하나는 상기 화소 영역에서 복수의 금속층들을 포함하며, 상기 제1 배선 영역에서 상기 복수의 금속층들 중 제2 금속층을 포함하는 표시 장치.
  26. 제 25 항에 있어서,
    상기 제1 데이터 라인과 상기 제2 데이터 라인 중 적어도 다른 하나는 상기 화소 영역과 상기 제1 배선 영역에서 상기 복수의 금속층들 중 제1 금속층을 포함하는 표시 장치.
  27. 제 25 항에 있어서,
    상기 제2 금속층은 층간 절연막을 사이에 두고 상기 제1 금속층 상에 배치되는 표시 장치.
  28. 제 25 항에 있어서,
    상기 제1 기판에는 제2 관통 홀이 형성되는 제2 관통 홀 영역, 상기 2관통 홀 영역을 둘러싸는 제2 배선 영역이 추가로 정의되고,
    상기 화소 영역은 상기 제2 배선 영역을 둘러싸며,
    상기 제1 기판 상에서 서로 이웃하여 배치되는 제3 데이터 라인과 제4 데이터 라인을 더 구비하고,
    상기 제3 데이터 라인과 상기 제4 데이터 라인 중 적어도 하나는 상기 화소 영역에서 복수의 금속층들을 포함하며, 상기 제2 배선 영역에서 상기 복수의 금속층들 중 제2 금속층을 포함하는 표시 장치.
  29. 제 25 항에 있어서,
    상기 제1 데이터 라인과 상기 제2 데이터 라인 중 적어도 다른 하나는 상기 화소 영역에서 상기 복수의 금속층들을 포함하며, 상기 제1 배선 영역에서 상기 복수의 금속층들 중 제1 금속층을 포함하는 표시 장치.
  30. 관통 홀이 형성된 관통 홀 영역, 상기 관통 홀 영역을 둘러싸는 배선 영역, 및 상기 배선 영역을 둘러싸며 화소들이 배치되는 화소 영역이 정의된 제1 기판; 및
    상기 제1 기판 상에서 서로 이웃하여 배치되는 제1 데이터 라인과 제2 데이터 라인을 구비하고,
    상기 제1 데이터 라인은 상기 화소 영역과 상기 배선 영역에서 제1 금속층을 포함하며, 상기 제2 데이터 라인은 상기 화소 영역과 상기 배선 영역에서 제2 금속층을 포함하는 표시 장치.
  31. 제 30 항에 있어서,
    상기 제2 금속층은 층간 절연막을 사이에 두고 상기 제1 금속층 상에 배치되는 표시 장치.
  32. 관통 홀이 형성된 관통 홀 영역, 상기 관통 홀 영역을 둘러싸는 배선 영역, 및 상기 배선 영역을 둘러싸며 화소들이 배치되는 화소 영역이 정의된 제1 기판; 및
    상기 제1 기판 상에서 서로 이웃하여 배치되는 제1 데이터 라인과 제2 데이터 라인을 구비하고,
    상기 제1 데이터 라인은 상기 배선 영역에서 제1 금속층을 포함하며 상기 화소 영역에서 제2 금속층을 포함하고, 상기 제2 데이터 라인은 상기 화소 영역과 상기 배선 영역에서 상기 제2 금속층을 포함하는 표시 장치.
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