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KR20200098779A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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KR20200098779A
KR20200098779A KR1020190015973A KR20190015973A KR20200098779A KR 20200098779 A KR20200098779 A KR 20200098779A KR 1020190015973 A KR1020190015973 A KR 1020190015973A KR 20190015973 A KR20190015973 A KR 20190015973A KR 20200098779 A KR20200098779 A KR 20200098779A
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KR
South Korea
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electrode
transistor
line
gate electrode
scan line
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KR1020190015973A
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박용성
기원장
노대현
이민수
이승빈
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삼성디스플레이 주식회사
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Publication date
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Abstract

표시 장치는 기판 상에 배치된 액티브 패턴, 상기 액티브 패턴과 중첩하는 제1 중첩 영역에 배치된 제1 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 게이트 전극과 인접하게 배치된 제1 스캔 라인, 상기 제1 게이트 전극과 중첩하는 제1 전극부 및 상기 제1 전극부로부터 상기 제1 스캔 라인과 교차하는 방향으로 연장되고 상기 제1 스캔 라인과 중첩하는 제2 전극부를 포함하는 제1 전원 전압 라인, 상기 제1 게이트 전극과 연결되고, 상기 제2 전극부와 중첩하는 전극 패턴, 및 상기 제1 전극 패턴이 형성된 기판 상에 배치된 유기 발광층을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 표시 품질을 개선하기 위한 표시 장치 및 이의 제조 방법에 관한 것이다.
최근, 표시 장치로써 평판 표시 장치가 널리 사용되고 있다. 특히 평판 표시 장치 중에서 유기 발광 표시 장치는 상대적으로 얇고, 가벼우며, 소비전력이 낮고, 반응 속도가 빠르다는 장점 때문에 차세대 표시 장치로 주목 받고 있다.
유기 발광 표시 장치는 복수의 박막 트랜지스터들 및 상기 박막 트랜지스터들과 연결되는 유기 발광 소자를 포함할 수 있다. 유기 발광 소자는 박막 트랜지스터를 통해 유기 발광 소자로 공급되는 전압에 대응하는 휘도의 광을 방출할 수 있다.
본 발명의 일 목적은 표시 품질을 개선하기 위한 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 표시 품질을 개선하기 위한 표시 장치의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 기판 상에 배치된 액티브 패턴, 상기 액티브 패턴과 중첩하는 제1 중첩 영역에 배치된 제1 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 게이트 전극과 인접하게 배치된 제1 스캔 라인, 상기 제1 게이트 전극과 중첩하는 제1 전극부 및 상기 제1 전극부로부터 상기 제1 스캔 라인과 교차하는 방향으로 연장되고 상기 제1 스캔 라인과 중첩하는 제2 전극부를 포함하는 제1 전원 전압 라인, 상기 제1 게이트 전극과 연결되고, 상기 제2 전극부와 중첩하는 제1 전극 패턴 및 상기 제1 전극 패턴이 형성된 기판 상에 배치된 유기 발광층을 포함한다.
일 실시예에 있어서, 상기 표시 장치는 상기 액티브 패턴 상에 배치된 제1 절연층, 상기 제1 게이트 전극 상에 배치된 제2 절연층, 상기 제1 전원 전압 라인 상에 배치된 제3 절연층, 상기 제1 전극 패턴 상에 배치된 제4 절연층을 더 포함하고, 상기 제1 게이트 전극은 상기 제1 절연층 상에 배치되고, 상기 제1 전원 전압 라인은 상기 제2 절연층 상에 배치되고, 상기 제1 전극 패턴은 상기 제3 절연층 상에 배치될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 스캔 라인과 상기 액티브 패턴이 중첩하는 제2 중첩 영역에 배치된 제2 게이트 전극을 포함하는 제2 트랜지스터 및 상기 제1 스캔 라인과 상기 액티브 패턴이 중첩하는 제3 중첩 영역에 배치된 제3 게이트 전극을 포함하는 제3 트랜지스터를 더 포함하고, 상기 제1 전극 패턴은 상기 제3 트랜지스터의 제3 드레인 전극과 연결될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 스캔 라인과 교차하는 데이터 라인 및 상기 제1 전원 전압 라인과 교차하고 상기 제1 전원 전압 라인과 연결된 제2 전원 전압 라인은 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 스캔 라인과 평행한 제2 스캔 라인, 상기 제2 스캔 라인과 상기 액티브 패턴이 중첩하는 제4 중첩 영역에 배치된 제4 게이트 전극을 포함하는 제4 트랜지스터, 및 상기 제2 스캔 라인과 상기 액티브 패턴이 중첩하는 제7 중첩 영역에 배치된 제7 게이트 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 스캔 라인과 평행한 초기화 전압 라인 및 상기 초기화 전압 라인과 상기 제7 트랜지스터의 제7 드레인 전극을 연결하는 제2 전극 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 스캔 라인과 평행한 발광 라인, 상기 발광 라인과 상기 액티브 패턴이 중첩하는 제5 중첩 영역에 배치된 제5 게이트 전극을 포함하는 제5 트랜지스터 및 상기 발광 라인과 상기 액티브 패턴이 중첩하는 제6 중첩 영역에 배치된 제6 게이트 전극을 포함하는 제6 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제6 트랜지스터의 제6 드레인 전극과 연결된 제3 전극 패턴을 더 포함할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 제1 트랜지스터, 제1 스캔 라인, 상기 제1 스캔 라인과 교차하는 데이터 라인 및 상기 제1 트랜지스터의 소스 전극에 연결된 제2 트랜지스터, 제1 전원 전압을 전달하는 전원 전압 라인, 상기 전원 전압 라인과 상기 제1 트랜지스터의 게이트 전극에 연결된 제1 스토리지 커패시터, 상기 전원 전압 라인과 상기 제1 트랜지스터의 게이트 전극에 연결된 제2 스토리지 커패시터, 상기 제1 스캔 라인과 상기 제1 트랜지스터의 게이트 전극 및 상기 제1 트랜지스터의 드레인 전극에 연결된 제3 트랜지스터, 및 제2 전원 전압이 인가되고, 상기 제1 트랜지스터의 구동됨에 따라서 발광하는 유기 발광 다이오드를 포함한다.
일 실시예에 있어서, 상기 표시 장치는 발광 라인, 상기 전원 전압 라인 및 상기 제1 트랜지스터의 소스 전극에 연결된 제5 트랜지스터 및 상기 발광 라인, 상기 제1 트랜지스터의 드레인 전극 및 상기 유기 발광 다이오드에 연결된 제6 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 제2 스캔 라인, 상기 제1 트랜지스터의 게이트 전극 및 초기화 전압이 인가되는 초기화 전압 라인과 연결된 제4 트랜지스터 및 상기 제2 스캔 라인, 상기 초기화 전압 라인 및 상기 유기 발광 다이오드와 연결된 제7 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 스캔 라인은 제n 스캔 신호(n은 자연수)를 수신하고, 상기 제2 스캔 라인은 제n-1 스캔 신호를 수신할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 전원 전압 라인 및 상기 제2 트랜지스터의 게이트 전극 사이에 연결된 커패시터를 더 포함할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치의 제조 방법은 기판 상에 액티브 패턴을 형성하는 단계, 상기 액티브 패턴과 중첩하는 제1 중첩 영역에 배치된 제1 게이트 전극을 포함하는 제1 트랜지스터를 형성하는 단계, 상기 제1 게이트 전극과 인접한 제1 스캔 라인을 형성하는 단계, 상기 제1 게이트 전극과 중첩하는 제1 전극부 및 상기 제1 전극부로부터 상기 제1 스캔 라인과 교차하는 방향으로 연장되고 상기 제1 스캔 라인과 중첩하는 제2 전극부를 포함하는 제1 전원 전압 라인을 형성하는 단계, 상기 제1 게이트 전극과 연결되고, 상기 제2 전극부와 중첩하는 제1 전극 패턴을 형성하는 단계 및 상기 제1 전극 패턴이 형성된 기판 상에 유기 발광층을 형성하는 단계를 포함한다.
일 실시예에 있어서, 상기 방법은 상기 액티브 패턴 상에 제1 절연층을 형성하는 단계, 상기 제1 게이트 전극 상에 제2 절연층을 형성하는 단계, 상기 제1 전원 전압 라인 상에 제3 절연층을 형성하는 단계, 상기 제1 전극 패턴 상에 제4 절연층을 형성하는 단계를 더 포함하고, 상기 제1 게이트 전극은 상기 제1 절연층 상에 배치되고, 상기 제1 전원 전압 라인은 상기 제2 절연층 상에 배치되고, 상기 제1 전극 패턴은 상기 제3 절연층 상에 배치될 수 있다.
일 실시예에 있어서, 상기 방법은 상기 제1 스캔 라인과 상기 액티브 패턴이 중첩하는 제2 중첩 영역에 배치된 제2 게이트 전극을 포함하는 제2 트랜지스터를 형성하는 단계 및 상기 제1 스캔 라인과 상기 액티브 패턴이 중첩하는 제3 중첩 영역에 배치된 제3 게이트 전극을 포함하는 제3 트랜지스터를 형성하는 단계를 더 포함하고, 상기 제1 전극 패턴은 상기 제3 트랜지스터의 제3 드레인 전극과 연결될 수 있다.
일 실시예에 있어서, 상기 방법은 상기 제1 스캔 라인과 교차하는 데이터 라인을 형성하는 단계 및 상기 제1 전원 전압 라인과 교차하고 상기 제1 전원 전압 라인과 연결된 제2 전원 전압 라인은 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 방법은 상기 제1 스캔 라인과 평행한 제2 스캔 라인을 형성하는 단계, 상기 제2 스캔 라인과 상기 액티브 패턴이 중첩하는 제4 중첩 영역에 배치된 제4 게이트 전극을 포함하는 제4 트랜지스터를 형성하는 단계 및 상기 제2 스캔 라인과 상기 액티브 패턴이 중첩하는 제7 중첩 영역에 배치된 제7 게이트 전극을 포함하는 제7 트랜지스터를 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 방법은 상기 제1 스캔 라인과 평행한 발광 라인을 형성하는 단계, 상기 발광 라인과 상기 액티브 패턴이 중첩하는 제5 중첩 영역에 배치된 제5 게이트 전극을 포함하는 제5 트랜지스터를 형성하는 단계 및 상기 발광 라인과 상기 액티브 패턴이 중첩하는 제6 중첩 영역에 배치된 제6 게이트 전극을 포함하는 제6 트랜지스터를 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 방법은 상기 제1 스캔 라인과 평행한 초기화 전압 라인을 형성하는 단계, 상기 초기화 전압 라인과 상기 제7 트랜지스터의 제7 드레인 전극을 연결하는 제2 전극 패턴을 형성하는 단계, 및 상기 제6 트랜지스터의 제6 드레인 전극과 연결된 제3 전극 패턴을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치 및 이의 제조 방법에 있어서, 제1 도전 패턴인 스캔 라인과 제3 도전 패턴인 제3 트랜지스터의 드레인 전극 사이에 전원 전압이 인가되는 제2 도전 패턴의 전극을 배치함으로써 기생 커패시턴스는 차단하고 스토리지 커패시턴스는 증가시킬 수 있다. 이에 따라서, 상기 제3 트랜지스터의 킥백 전압을 감소시킴으로써 킥백 전압 변화에 따른 휘도 저하 및 저휘도 얼룩과 같은 표시 불량을 방지할 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 화소를 설명하기 위한 화소 회로도이다.
도 3은 도 1의 표시 장치에 따른 화소의 구동 방법을 설명하기 위한 파형도이다.
도 4는 도 1의 화소를 설명하기 위한 표시 장치의 확대 평면도이다.
도 5는 도 4의 I-I'선을 따라 절단한 표시 장치의 단면도이다.
도 6 내지 도 10은 본 발명의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11a 및 도 11b는 비교예에 따른 화소 회로를 설명하기 위한 도면들이다.
도 12는 비교예와 비교하기 위한 실시예에 따른 화소 회로도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 유기 발광 표시 장치들 및 유기 발광 표시 장치들의 제조 방법들을 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다. 도 2는 도 1의 화소를 설명하기 위한 화소 회로도이다. 도 3은 도 1의 표시 장치에 따른 화소의 구동 방법을 설명하기 위한 파형도이다.
도 1을 참조하면, 상기 표시 장치(1000)는 패널부(100), 메인 구동부(200), 스캔 구동부(300) 및 발광 구동부(400)를 포함한다.
상기 패널부(100)는 표시부(DA) 및 상기 표시부(DA)를 둘러싸는 복수의 주변 영역들을 포함하는 주변부(PA)를 포함한다.
상기 표시부(DA)는 복수의 스캔 라인들(SLn-1, SLn), 복수의 데이터 라인들(DLm), 복수의 발광 라인들(ELn), 복수의 제1 전원 전압 라인들(PVL1), 복수의 제2 전원 전압 라인들(PVL2), 복수의 초기화 전압 라인들(IVL) 및 복수의 화소들(P)을 포함한다(n 및 m 은 자연수).
상기 복수의 스캔 라인들(SLn-1, SLn)은 제1 방향(DD1)으로 연장되고 상기 제1 방향(DD1)과 교차하는 제2 방향(DD2)으로 배열될 수 있다. 상기 복수의 스캔 라인들(SLn-1, SLn)은 상기 주변부(PA)에 배치된 상기 스캔 구동부(300)와 연결된다. 상기 복수의 스캔 라인들(SLn-1, SLn)은 상기 스캔 구동부(300)로부터 제공된 복수의 스캔 신호들을 상기 복수의 화소들(P)에 전달한다.
상기 복수의 데이터 라인들(DLm)은 상기 제2 방향(DD2)으로 연장되고 상기 제1 방향(DD1)으로 배열될 수 있다. 상기 복수의 데이터 라인들(DLm)은 상기 주변부(PA)에 배치된 상기 메인 구동부(200)와 연결된다. 상기 복수의 데이터 라인들(DLm)은 상기 메인 구동부(200)로부터 제공된 복수의 데이터 신호들을 상기 복수의 화소들(P)에 전달한다.
상기 복수의 발광 라인들(ELn)은 상기 제1 방향(DD1)으로 연장되고 상기 제2 방향(DD2)으로 배열될 수 있다. 상기 복수의 발광 라인들(ELn)은 상기 주변부(PA)에 배치된 상기 발광 구동부(400)와 연결된다. 상기 복수의 발광 라인들(ELn)은 상기 발광 구동부(400)로부터 제공된 복수의 발광 제어 신호들을 상기 복수의 화소들(P)에 전달한다.
상기 복수의 제1 전원 전압 라인들(PVL1)은 상기 제1 방향(DD1)으로 연장되고 상기 제2 방향(DD2)으로 배열될 수 있다. 상기 복수의 제1 전원 전압 라인들(PVL1)은 상기 메인 구동부(200)와 연결될 수 있다. 상기 복수의 제1 전원 전압 라인들(PVL1)은 상기 메인 구동부(200)로부터 제공된 제1 발광 전원 전압(ELVDD)을 상기 복수의 화소들(P)에 전달한다.
상기 복수의 제2 전원 전압 라인들(PVL2)은 상기 제2 방향(DD2)으로 연장되고 상기 제1 방향(DD1)으로 배열될 수 있다. 상기 복수의 제2 전원 전압 라인들(PVL2)은 상기 복수의 제1 전원 전압 라인들(PVL1)과 연결되고, 상기 메인 구동부(200)로부터 제공된 제1 발광 전원 전압(ELVDD)을 상기 복수의 화소들(P)에 전달한다. 상기 복수의 제1 전원 전압 라인들(PVL1)과 상기 복수의 제2 전원 전압 라인들(PVL2)은 메쉬(mesh) 형태로 배열될 수 있다.
상기 복수의 초기화 전압 라인들(IVL)은 상기 제1 방향(DD1)으로 연장되고 상기 제2 방향(DD2)으로 배열될 수 있다. 상기 복수의 초기화 전압 라인들(IVL)은 상기 메인 구동부(200)와 연결될 수 있다. 상기 복수의 초기화 전압 라인들(IVL)은 상기 메인 구동부(200)로부터 제공된 초기화 전압(Vinit)을 상기 복수의 화소들(P)에 전달한다.
상기 복수의 화소들(P) 각각은 영상을 표시하는 유기 발광 다이오드(OLED) 및 상기 유기 발광 다이오드(OLED)를 구동하는 복수의 트랜지스터들을 포함할 수 있다.
예를 들면, 도 2를 참조하면, 상기 화소(P)는 화소 회로(PC)를 포함할 수 있다.
상기 화소 회로(PC)는 유기 발광 다이오드(OLED), 제1 트랜지스터(T1), 제1 스토리지 커패시터(CST1), 제2 스토리지 커패시터(CST2), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함할 수 있다.
상기 유기 발광 다이오드(OLED)는 제1 다이오드 전극(E1)과 제2 다이오드 전극(E2)을 포함한다. 상기 제1 다이오드 전극(E1)은 애노드 전극일 수 있고, 제2 다이오드 전극(E2)은 캐소드 전극일 수 있다. 상기 제2 다이오드 전극(E2)은 제2 발광 전원 전압(ELVSS)이 인가될 수 있다.
상기 제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 제1 게이트 전극(G1), 제2 노드(N2)에 연결된 제1 소스 전극(S1), 제3 노드(N3)에 연결된 제1 드레인 전극(D1)을 포함한다.
상기 제1 스토리지 커패시터(CST1)는 상기 제1 노드(N1)에 연결된 제1 스토리지 전극(CE1) 및 전원 전압 라인(PVL)에 연결된 제2 스토리지 전극(CE2)을 포함한다.
상기 제2 스토리지 커패시터(CST2)는 상기 제1 노드(N1)에 연결된 제3 스토리지 전극(CE3) 및 상기 전원 전압 라인(PVL)에 연결된 제4 스토리지 전극(CE4)을 포함한다. 상기 제1 및 제2 스토리지 커패시터들(CST1, CST2)은 서로 병렬로 연결됨으로써 전체 스토리지 커패시턴스를 증가시킬 수 있다.
상기 제2 트랜지스터(T2)는 제n 스캔 라인(SLn)에 연결된 제2 게이트 전극(G2), 상기 데이터 라인(DLm)에 연결된 제2 소스 전극(S2) 및 상기 제2 노드(N2)에 연결된 제2 드레인 전극(D2)을 포함한다.
상기 제3 트랜지스터(T3)는 제n 스캔 라인(SLn)에 연결된 제3 게이트 전극(G3), 상기 제3 노드(N3)에 연결된 제3 소스 전극(S3), 상기 제1 노드(N1)에 연결된 제3 드레인 전극(D3)을 포함한다. 상기 제3 트랜지스터(T3)의 제3 드레인 전극(D3)은 상기 제1 및 제2 스토리지 커패시터들(CST1, CST2)과 연결된다. 상기 제3 트랜지스터(T3)의 킥백 전압(Vkickback)은 다음의 식과 같이 정의될 수 있다.
수학식 1
Figure pat00001
여기서, Cpara 는 제3 트랜지스터(T3)의 기생 커패시턴스이고, CST1 은 제1 스토리지 커패시터의 커패시턴스이고, CST2는 제2 스토리지 커패시터의 커패시턴스이고, △Vg 는 상기 제3 트랜지스터(T3)의 게이트 전극에 인가되는 신호의 하이 전압 및 로우 전압의 차이이다.
상기 수학식 1과 같이, 상기 제1 및 제2 스토리지 커패시터들의 커패시턴스가 증가하면 상기 제3 트랜지스터(T3)의 킥백 전압(Vkickback)이 감소할 수 있다. 따라서, 상기 제3 트랜지스터(T3)의 킥백 전압(Vkickback)이 감소됨으로써 상기 제3 트랜지스터(T3)의 열화 편차로 인한 킥백 전압(Vkickback)의 편차를 줄일 수 있다. 상기 제3 트랜지스터(T3)의 열화로 인한 휘도 저하 및 저휘도 얼룩을 개선할 수 있다.
상기 제4 트랜지스터(T4)는 제n-1 스캔 라인(SLn-1)과 연결된 제4 게이트 전극(G4), 상기 초기화 전압 라인(IVL)에 연결된 제4 소스 전극(S4) 및 상기 제1 노드(N1)에 연결된 제4 드레인 전극(D4)을 포함한다.
상기 제5 트랜지스터(T5)는 제n 발광 라인(ELn)에 연결된 제5 게이트 전극(G5), 상기 전원 전압 라인(PVL)에 연결된 제5 소스 전극(S5) 및 상기 제2 노드(N2)에 연결된 제5 드레인 전극(D5)을 포함한다.
상기 제6 트랜지스터(T6)는 상기 제n 발광 라인(ELn)에 연결된 제6 게이트 전극(G6), 상기 제3 노드(N3)에 연결된 제6 소스 전극(S6) 및 상기 유기 발광 다이오드(OLED)의 제1 다이오드 전극에 연결된 제6 드레인 전극(D6)을 포함한다.
상기 제7 트랜지스터(T7)는 상기 제n-1 스캔 라인(SLn-1)에 연결된 제7 게이트 전극(G7), 상기 유기 발광 다이오드(OLED)의 제1 다이오드 전극에 연결된 제7 소스 전극(S7) 및 상기 초기화 전압 라인(IVL)에 연결된 제7 드레인 전극(D7)을 포함한다.
상기 화소 회로(PC)의 구동 방법은 다음과 같다.
도 3을 참조하면, 프레임의 제1 구간(a) 동안, 제n-1 스캔 라인(SLn-1)에 인가된 제n-1 스캔 신호(SSn-1)의 턴-온 전압인 로우 전압에 응답하여 상기 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)가 턴-온 되고, 나머지 트랜지스터들(T1, T2, T3, T5, T6)은 턴-오프 된다. 이에 따라서, 상기 제1 및 제2 커패시터들(CST1, CST2)에 충전된 이전 데이터 전압은 상기 초기화 전압 라인(IVL)에 인가된 상기 초기화 전압(Vinit)으로 초기화 되고, 상기 유기 발광 다이오드(OLED)의 제1 다이오드 전극인 애노드 전극은 상기 초기화 전압(Vinit)으로 초기화 된다.
프레임의 제2 구간(b) 동안, 제n 스캔 라인(SLn)에 인가된 제n 스캔 신호(SSn)의 로우 전압에 응답하여 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 턴-온 되고, 나머지 트랜지스터들(T1, T4, T5, T6, T7)은 턴-오프 된다.
이에 따라서, 상기 제3 트랜지스터(T3)는 턴-온 되어 상기 제1 트랜지스터(T1)는 다이오드 연결된다. 상기 제2 노드(N2)에 인가된 상기 데이터 라인(DLm)에 인가된 데이터 신호에 대응하는 전압(Vdata)과 상기 제1 트랜지스터(T1)의 문턱 전압(Vth)의 차이 전압이 상기 제1 노드(N1)에 인가된다. 이에 따라서, 상기 데이터 전압에 대응하는 전압(Vdata)과 상기 문턱 전압(Vth)의 절대값의 차이 전압이 상기 제1 노드(N1)에 인가되어 상기 제1 트랜지스터(T1)의 문턱 전압이 보상될 수 있다.
또한, 상기 제1 및 제2 커패시터들(CST1, CST2)은 상기 데이터 전압(Vdata)에 대응하는 전압을 충전한다.
이와 같이, 상기 프레임의 제2 구간(b) 동안, 상기 제1 트랜지스터(T1)의 문턱 전압이 보상되고, 상기 제1 및 제2 커패시터들(CST1, CST2)에는 상기 데이터 전압(Vdata)에 대응하는 전압이 저장된다.
프레임의 제3 구간(c) 동안, 제n 발광 라인(ELn)에 로우 전압의 제n 발광 제어 신호(EMn)가 인가되면, 상기 제5 및 제6 트랜지스터들(T5, T6)은 턴-온 되고, 또한, 나머지 트랜지스터들(T2, T3, T4, T7)이 턴-오프 된다.
이에 따라서, 상기 제1 및 제2 커패시터들(CST1, CST2)에 저장된 상기 데이터 전압(Vdata)에 대응하는 전압에 의해 상기 제1 트랜지스터(T1)는 턴-온 되고 상기 데이터 전압에 대응하는 구동 전류가 상기 유기 발광 다이오드(OLED)에 흐른다. 상기 유기 발광 다이오드(OLED)가 구동되어 영상을 표시할 수 있다.
도 4는 도 1의 화소를 설명하기 위한 표시 장치의 확대 평면도이다.
도 4를 참조하면, 상기 화소(P)는 액티브 패턴(ATC), 제1 게이트 전극(G1), 제n 스캔 라인(SLn), 제1 전원 전압 라인(PVL1), 제1 전극 패턴(EP1), 제n-1 스캔 라인(SLn-1), 초기화 전압 라인(IVL), 제2 전극 패턴(EP2), 제n 발광 라인(ELn), 제3 전극 패턴(EP3), 제m 데이터 라인(DLm) 및 제2 전원 전압 라인(PVL2)을 포함할 수 있다.
상기 액티브 패턴(ACT)은 상기 화소가 정의되는 기판의 화소 영역 내에 단일 패턴으로 형성될 수 있다.
상기 제1 게이트 전극(G1)은 상기 화소의 중앙 부분에 배치될 수 있고, 섬(island) 형상을 가질 수 있다. 상기 제1 게이트 전극(G1)과 중첩하는 상기 액티브 패턴(ACT)의 제1 중첩 영역에는 제1 트랜지스터(T1)가 정의될 수 있다. 상기 제1 게이트 전극(G1)은 제1 커패시터(CST1)의 제1 스토리지 전극(CE1)일 수 있다.
상기 제n 스캔 라인(SLn)은 제1 방향(DD1)으로 연장된다. 상기 제n 스캔 라인(SLn)과 중첩하는 상기 액티브 패턴(ACT)의 제2 중첩 영역에는 제2 트랜지스터(T2)가 정의될 수 있다. 또한, 상기 제n 스캔 라인(SLn)과 중첩하는 상기 액티브 패턴(ACT)의 제3 중첩 영역에는 제3 트랜지스터(T3)가 정의될 수 있다.
상기 제1 전원 전압 라인(PVL1)은 상기 제n 스캔 라인(SLn)에 대해 제2 방향(DD2)으로 인접하게 배열되고, 상기 제1 방향(DD1)으로 연장된다. 상기 제1 전원 전압 라인(PVL1)은 서로 연결된 제1 전극부(CE2), 제2 전극부(CE4) 및 제3 전극부(LE)를 포함할 수 있다. 이하에서는 상기 제1 전극부(CE2)는 제2 스토리지 전극(CE2)으로 명칭하고, 상기 제2 전극부(CE4)는 제4 스토리지 전극(CE4)으로 명칭하고, 상기 제3 전극부(LE)는 라인 전극(LE)으로 명칭한다.
상기 제2 스토리지 전극(CE2)은 상기 제1 게이트 전극(G1)과 중첩하도록 상기 화소의 중앙 부분에 배치되고, 상기 제1 게이트 전극(G1)의 중앙 부분에 대응하여 제거된 홀(H)을 포함한다. 상기 제4 스토리지 전극(CE4)은 상기 제n 스캔 라인(SLn)과 중첩하도록 상기 제2 스토리지 전극(CE2)으로부터 상기 제n 스캔 라인(SLn) 측으로 연장된다. 상기 라인 전극(LE)은 인접한 화소들에 배치된 제2 상기 스토리지 전극들(CE2)을 서로 연결한다. 상기 제1 스토리지 커패시터(CST1)는 상기 제1 게이트 전극(G1)인 제1 스토리지 전극(CE1) 및 상기 제1 전원 전압 라인(PVL1)에 포함된 상기 제2 스토리지 전극(CE2)에 의해 정의될 수 있다.
상기 제1 전극 패턴(EP1)은 상기 제1 전원 전압 라인(PVL1)에 포함된 상기 제4 스토리지 전극(CE4)과 중첩한다. 상기 제1 전극 패턴(EP1)은 상기 제2 스토리지 전극(CE)의 상기 홀(H)을 통해 상기 제1 게이트 전극(G1)과 연결되고, 상기 제n 스캔 라인(SLn)과 중첩하는 상기 제4 스토리지 전극(CE4)과 중첩하고, 상기 제3 트랜지스터(T3)의 제3 드레인 전극(D3)이 정의되는 상기 액티브 패턴(ACT)과 연결된다. 상기 제1 전극 패턴(EP1)은 상기 제4 스토리지 전극(CE4)과 중첩하는 영역에서 제3 스토리지 전극(CE3)이 정의될 수 있다. 상기 제2 스토리지 커패시터(CST2)는 상기 제1 전극 패턴(EP1)에 포함된 상기 제3 스토리지 전극(CE3) 및 상기 제1 전원 전압 라인(PVL1)에 포함된 상기 제4 스토리지 전극(CE4)에 의해 정의될 수 있다.
상기 제n-1 스캔 라인(SLn-1)은 상기 제n 스캔 라인(SLn)에 대해 제2 방향(DD2)으로 배열되고 상기 제1 방향(DD1)으로 연장된다. 상기 제n-1 스캔 라인(SLn-1)과 중첩하는 상기 액티브 패턴(ATC)의 제4 중첩 영역에는 제4 트랜지스터(T4)가 정의될 수 있다. 또한, 상기 제n-1 스캔 라인(SLn-1)과 중첩하는 상기 액티브 패턴(ATC)의 제7 중첩 영역에는 제7 트랜지스터(T7)가 정의될 수 있다.
상기 초기화 전압 라인(IVL)은 상기 제n-1 스캔 라인(SLn-1)에 대해 제2 방향(DD2)으로 배열되고 상기 제1 방향(DD1)으로 연장된다.
상기 제2 전극 패턴(EP2)은 상기 초기화 전압 라인(IVL)과 상기 제7 트랜지스터(T7)의 제7 드레인 전극(D7)이 정의된 상기 액티브 패턴(ACT)에 연결된다.
상기 제n 발광 라인(ELn)은 상기 제n-1 스캔 라인(SLn-1)에 대해 제2 방향(DD2)으로 배열되고 상기 제1 방향(DD1)으로 연장된다. 상기 제n 발광 라인(ELn)과 중첩하는 상기 액티브 패턴(ATC)의 제5 중첩 영역에는 제5 트랜지스터(T5)가 정의될 수 있다. 또한, 상기 제n 발광 라인(ELn)과 중첩하는 상기 액티브 패턴(ATC)의 제6 중첩 영역에는 제6 트랜지스터(T6)가 정의될 수 있다.
상기 제3 전극 패턴(EP3)은 상기 제6 트랜지스터(T6)의 제6 드레인 전극(D6)이 정의된 상기 액티브 패턴(ACT)과 연결된다.
상기 제m 데이터 라인(DLm)은 상기 제2 방향(DD2)으로 연장되고, 상기 제2 트랜지스터(T2)의 제2 소스 전극(S2)이 정의된 상기 액티브 패턴(ACT)과 연결된다.
상기 제2 전원 전압 라인(PVL2)은 상기 제2 방향(DD2)으로 연장되고 상기 제1 전원 전압 라인(PVL1)과 연결된다. 예를 들면, 상기 제2 전원 전압 라인(PVL2)은 상기 제1 전원 전압 라인(PVL1)에 포함된 상기 제2 스토리지 전극(CE2)에 연결될 수 있다.
도 5는 도 4의 I-I'선을 따라 절단한 표시 장치의 단면도이다. 도 6 내지 도 10은 본 발명의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5 및 도 6을 참조하면, 기판(110)은 유리, 폴리머 또는 스테인리스 강 등을 포함하는 절연성 기판일 수 있다. 일 실시예에 있어서, 기판(110)은 순차적으로 적층되는 제1 플라스틱층, 제1 배리어층, 제2 플라스틱층 및 제2 배리어층을 포함할 수 있다. 예를 들면, 제1 및 제2 플라스틱층들은 폴리이미드(polyimide, PI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리아릴레이트(polyarylate, PAR), 폴리카보네이트(polycarbonate, PC), 폴리에테르이미드(polyetherimide, PEI), 폴리에테르술폰(polyethersulfone, PS) 등과 같은 플라스틱을 포함하고, 제1 및 제2 배리어층들은 비정질 실리콘(a-Si), 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등과 같은 실리콘 화합물을 포함할 수 있다.
상기 기판(110) 상에 반도체층을 형성하고, 상기 반도체층을 패터닝하여 액티브 패턴(ACT)을 형성한다. 상기 액티브 패턴(ACT)은 화소(P)가 정의되는 화소 영역 내에 단일 패턴으로 형성될 수 있다.
상기 액티브 패턴(ACT) 폴리 실리콘 또는 산화물 반도체로 형성될 수 있다. 상기 산화물 반도체는 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 게르마늄(Ge), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물 및/또는 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(In-Ga-Zn-O), 인듐-아연 산화물(Zn-In-O), 아연-주석 산화물(Zn-Sn-O) 인듐-갈륨 산화물 (In-Ga-O), 인듐-주석 산화물(In-Sn-O), 인듐-지르코늄 산화물(In-Zr-O), 인듐-지르코늄-아연 산화물(In-Zr-Zn-O), 인듐-지르코늄-주석 산화물(In-Zr-Sn-O), 인듐-지르코늄-갈륨 산화물(In-Zr-Ga-O), 인듐-알루미늄 산화물(In-Al-O), 인듐-아연-알루미늄 산화물(In-Zn-Al-O), 인듐-주석-알루미늄 산화물(In-Sn-Al-O), 인듐-알루미늄-갈륨 산화물(In-Al-Ga-O), 인듐-탄탈륨 산화물(In-Ta-O), 인듐-탄탈륨-아연 산화물(In-Ta-Zn-O), 인듐-탄탈륨-주석 산화물(In-Ta-Sn-O), 인듐-탄탈륨-갈륨 산화물(In-Ta-Ga-O), 인듐-게르마늄 산화물(In-Ge-O), 인듐-게르마늄-아연 산화물(In-Ge-Zn-O), 인듐-게르마늄-주석 산화물(In-Ge-Sn-O), 인듐-게르마늄-갈륨 산화물(In-Ge-Ga-O), 티타늄-인듐-아연 산화물(Ti-In-Zn-O), 하프늄-인듐-아연 산화물(Hf-In-Zn-O) 중 어느 하나를 포함할 수 있다.
도 5 및 도 7을 참조하면, 상기 액티브 패턴(ACT)이 형성된 기판(110) 상에 제1 절연층(120)을 형성한다. 상기 제1 절연층(120)은 상기 액티브 패턴(ACT)을 덮으며 상기 기판(110) 상에 배치될 수 있다. 상기 제1 절연층(120)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함하는 무기 절연층일 수 있다.
상기 제1 절연층(120)이 형성된 기판(110) 상에 제1 도전층을 형성하고, 상기 제1 도전층을 패터닝하여 제1 도전 패턴을 형성한다. 상기 제1 도전 패턴은 제1 게이트 전극(G1), 제n-1 스캔 라인(SLn-1), 제n 스캔 라인(SLn) 및 상기 제n 발광 라인(ELn)을 포함할 수 있다.
상기 제1 도전 패턴(G1, SLn-1, SLn, ELn)이 형성된 기판(110)에 불순물을 도핑하여 트랜지스터의 채널, 소스 전극 및 드레인 전극을 형성한다. 상기 채널은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 소스 전극 및 드레인 전극 각각은 상기 채널을 사이에 두고 이격되어 상기 채널에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물로 도핑될 수 있다.
도 7에 도시되 바와 같이, 상기 제1 게이트 전극(G1)이 형성된 영역과 중첩하는 상기 액티브 패턴(ACT)의 제1 중첩 영역은 제1 채널(C1)이 형성되고 상기 제1 채널(C1)을 사이에 두고 이격된 상기 액티브 패턴(ACT)의 영역에는 제1 소스 전극(S1) 및 제1 드레인 전극(D1)이 형성될 수 있다. 상기 제1 게이트 전극(G1)은 제1 스토리지 커패시터(CST1)의 제1 스토리지 전극(CE1)으로 정의될 수 있다. 상기 제1 게이트 전극(G1), 제1 소스 전극(S1) 및 제1 드레인 전극(D1)에 의해 제1 트랜지스터(T1)가 형성될 수 있다.
상기 제n 스캔 라인(SLn)이 형성된 영역과 중첩하는 상기 액티브 패턴(ACT)의 제2 중첩 영역은 제2 채널(C2)이 형성되고 상기 제2 채널(C2)을 사이에 두고 이격된 상기 액티브 패턴(ACT)의 영역에는 제2 소스 전극(S2) 및 제2 드레인 전극(D2)이 형성될 수 있다. 상기 제2 채널(C2)과 중첩하는 상기 제n 스캔 라인(SLn)의 영역은 제2 게이트 전극(G2)으로 정의될 수 있다. 상기 제2 게이트 전극(G2), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)에 의해 제2 트랜지스터(T2)가 형성될 수 있다.
상기 제n 스캔 라인(SLn)이 형성된 영역과 중첩하는 상기 액티브 패턴(ACT)의 제3 중첩 영역은 제3 채널(C3)이 형성되고 상기 제3 채널(C3)을 사이에 두고 이격된 상기 액티브 패턴(ACT)의 영역에는 제3 소스 전극(S3) 및 제3 드레인 전극(D3)이 형성될 수 있다. 상기 제3 채널(C3)과 중첩하는 상기 제n 스캔 라인(SLn)의 영역은 제3 게이트 전극(G3)으로 정의될 수 있다. 상기 제3 게이트 전극(G3), 제3 소스 전극(S3) 및 제3 드레인 전극(D3)에 의해 제3 트랜지스터(T3)가 형성될 수 있다.
상기 제n-1 스캔 라인(SLn-1)이 형성된 영역과 중첩하는 상기 액티브 패턴(ACT)의 제4 중첩 영역은 제4 채널(C4)이 형성되고 상기 제4 채널(C4)을 사이에 두고 이격된 상기 액티브 패턴(ACT)의 영역에는 제4 소스 전극(S4) 및 제4 드레인 전극(D4)이 형성될 수 있다. 상기 제4 채널(C4)과 중첩하는 상기 제n-1 스캔 라인(SLn-1)의 영역은 제4 게이트 전극(G4)으로 정의될 수 있다. 상기 제4 게이트 전극(G4), 제4 소스 전극(S4) 및 제4 드레인 전극(D4)에 의해 제4 트랜지스터(T4)가 형성될 수 있다.
상기 제n-1 스캔 라인(SLn-1)이 형성된 영역과 중첩하는 상기 액티브 패턴(ACT)의 제7 중첩 영역은 제7 채널(C7)이 형성되고 상기 제7 채널(C7)을 사이에 두고 이격된 상기 액티브 패턴(ACT)의 영역에는 제7 소스 전극(S7) 및 제7 드레인 전극(D7)이 형성될 수 있다. 상기 제7 채널(C7)과 중첩하는 상기 제n-1 스캔 라인(SLn-1)의 영역은 제7 게이트 전극(G7)으로 정의될 수 있다. 상기 제7 게이트 전극(G7), 제7 소스 전극(S7) 및 제7 드레인 전극(D7)에 의해 제7 트랜지스터(T7)가 형성될 수 있다.
상기 제n 발광 라인(ELn)이 형성된 영역과 중첩하는 상기 액티브 패턴(ACT)의 제5 중첩 영역은 제5 채널(C5)이 형성되고 상기 제5 채널(C5)을 사이에 두고 이격된 상기 액티브 패턴(ACT)의 영역에는 제5 소스 전극(S5) 및 제5 드레인 전극(D5)이 형성될 수 있다. 상기 제5 채널(C5)과 중첩하는 상기 제n 발광 라인(ELn)의 영역은 제5 게이트 전극(G5)으로 정의될 수 있다. 상기 제5 게이트 전극(G5), 제5 소스 전극(S5) 및 제5 드레인 전극(D5)에 의해 제5 트랜지스터(T5)가 형성될 수 있다.
상기 제n 발광 라인(ELn)이 형성된 영역과 중첩하는 상기 액티브 패턴(ACT)의 제6 중첩 영역은 제6 채널(C6)이 형성되고 상기 제6 채널(C6)을 사이에 두고 이격된 상기 액티브 패턴(ACT)의 영역에는 제6 소스 전극(S6) 및 제6 드레인 전극(D6)이 형성될 수 있다. 상기 제6 채널(C6)과 중첩하는 상기 제n 발광 라인(ELn)의 영역은 제6 게이트 전극(G6)으로 정의될 수 있다. 상기 제6 게이트 전극(G6), 제6 소스 전극(S6) 및 제6 드레인 전극(D6)에 의해 제6 트랜지스터(T6)가 형성될 수 있다.
도 5 및 도 8을 참조하면, 상기 제1 도전 패턴(G1, SLn-1, SLn, ELn)이 형성된 기판(110) 상에 제2 절연층(130)을 형성한다. 상기 제2 절연층(130)은 상기 제1 도전 패턴(G1, SLn-1, SLn, ELn)을 덮으며 제1 절연층(120) 상에 배치될 수 있다. 상기 제2 절연층(130)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함하는 무기 절연층일 수 있다.
상기 제2 절연층(130) 상에 제2 도전층을 형성하고 상기 제2 도전층을 패터닝하여 제2 도전 패턴을 형성한다.
상기 제2 도전 패턴은 초기화 전압 라인(IVL) 및 제1 전원 전압 라인(PVL1)을 포함할 수 있다.
상기 초기화 전압 라인(IVL)은 초기화 전압(Vinit)을 전달한다. 상기 초기화 전압 라인(IVL)은 상기 제n-1 스캔 라인(SLn-1)에 대해 제2 방향(DD2)으로 배열되고 상기 제1 방향(DD1)으로 연장된다.
상기 제1 전원 전압 라인(PVL1)은 제1 발광 전원 전압(ELVDD)을 전달한다. 상기 제1 전원 전압 라인(PVL1)은 상기 제n 스캔 라인(SLn)에 대해 제2 방향(DD2)으로 인접하게 배열되고, 상기 제1 방향(DD1)으로 연장된다. 상기 제1 전원 전압 라인(PVL1)은 단일 패턴으로 형성된 제2 스토리지 전극(CE2), 제4 스토리지 전극(CE4) 및 라인 전극(LE)을 포함한다.
상기 제2 스토리지 전극(CE)은 상기 제1 게이트 전극(G1)과 중첩하고, 상기 제1 게이트 전극(G1)의 중앙 부분에 대응하여 홀(H)이 형성된다. 상기 제4 스토리지 전극(CE4)은 상기 제2 스토리지 전극(CE)으로부터 상기 제n 스캔 라인(SLn) 측으로 연장되고 상기 제n 스캔 라인(SLn)과 중첩한다. 상기 라인 전극(LE)은 인접한 화소들에 형성된 제2 상기 스토리지 전극들(CE2)을 서로 연결한다. 상기 제1 스토리지 커패시터(CST1)는 상기 제1 게이트 전극(G1)인 제1 스토리지 전극(CE1) 및 상기 제2 스토리지 전극(CE2)에 의해 형성될 수 있다.
도 5 및 도 9를 참조하면, 상기 제2 도전 패턴(IVL, PVL1)이 형성된 기판(110) 상에 제3 절연층(140)을 형성한다. 상기 제3 절연층(140)은 상기 제2 도전 패턴(IVL, PVL1)을 덮으며 상기 제2 절연층(130) 상에 배치될 수 있다. 상기 제3 절연층(140)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함하는 무기 절연층 또는 아크릴계 수지, 에폭시계 수지, 폴리이미드계 수지, 폴리에스테르계 수지 등을 포함하는 유기 절연층일 수 있다.
상기 제3 절연층(140)이 형성된 기판(110)에 적어도 하나의 절연층이 제거된 복수의 콘택홀들(CH), 복수의 제1 비아홀들(VH1) 및 복수의 제2 비아홀들(VH2)을 형성한다.
상기 복수의 콘택홀들(CH)은 상기 제1 절연층(120), 제2 절연층(130) 및 제3 절연층(140)을 관통하여 상기 액티브 패턴(ACT)을 노출한다.
상기 복수의 제1 비아홀들(VH1)은 상기 제2 절연층(130) 및 제3 절연층(140)을 관통하여 상기 제1 도전 패턴을 노출한다. 예를 들면, 제1 비아홀(VH)은 상기 제2 절연층(130) 및 제3 절연층(140)을 관통하여 상기 제1 게이트 전극(G1)을 노출할 수 있다.
상기 복수의 제2 비아홀들(VH2)은 상기 제3 절연층(140)을 관통하여 상기 제2 도전 패턴을 노출한다. 예를 들면, 제2 비아홀(VH2)들은 상기 제1 전원 전압 라인(PVL1)을 노출하고, 또한, 상기 초기화 전압 라인(IVL)의 일부 영역을 노출할 수 있다.
도 5 및 도 10을 참조하면, 상기 복수의 콘택홀들(CH), 상기 복수의 제1 비아홀들(VH1) 및 상기 복수의 제2 비아홀들(VH2)이 형성된 기판(110) 상에 제3 도전층을 형성하고 상기 제3 도전층을 패터닝하여 제3 도전 패턴을 형성한다.
상기 제3 도전 패턴은 제m 데이터 라인(DLm), 제2 전원 전압 라인(PVL2), 제1 전극 패턴(EP1), 제2 전극 패턴(EP2) 및 제3 전극 패턴(EP3)을 포함할 수 있다.
상기 제m 데이터 라인(DLm)은 상기 제2 방향(DD2)으로 연장되고, 상기 제2 트랜지스터(T2)의 제2 소스 전극(S2)이 정의된 상기 액티브 패턴(ACT)에 연결된다.
상기 제2 전원 전압 라인(PVL2)은 상기 제2 방향(DD2)으로 연장되고 상기 제1 전원 전압 라인(PVL1)과 연결된다. 예를 들면, 상기 제2 전원 전압 라인(PVL2)은 상기 제1 전원 전압 라인(PVL1)의 제2 스토리지 전극(CE2)과 연결될 수 있다.
상기 제1 전극 패턴(EP1)은 상기 제1 전원 전압 라인(PVL1)에 포함된 상기 제4 스토리지 전극(CE4)과 중첩한다. 상기 제1 전극 패턴(EP1)은 상기 제2 스토리지 전극(CE)에 형성된 홀(H)을 통해 상기 제1 게이트 전극(G1)과 연결되고, 상기 제n 스캔 라인(SLn)과 중첩하는 상기 제4 스토리지 전극(CE4)과 중첩하고, 상기 제3 트랜지스터(T3)의 제3 드레인 전극(D3)이 정의되는 상기 액티브 패턴(ACT)과 연결된다. 상기 제1 전극 패턴(EP1)은 상기 제4 스토리지 전극(CE4)과 중첩하는 영역에서 제3 스토리지 전극(CE3)이 정의될 수 있다. 한편, 상기 제1 전원 전압 라인(PVL1)에 포함된 상기 제4 스토리지 전극(CE4)은 상기 제n 스캔 라인(SLn)과 중첩하는 상기 제1 전극 패턴(EP1) 사이에 배치됨으로써 상기 제n 스캔 라인(SLn)과 상기 제1 전극 패턴(EP1)으로 형성되는 상기 제3 트랜지스터(T3)의 제3 드레인 전극(D3) 사이에서 발생되는 기생 커패시턴스를 차단할 수 있다.
상기 제2 스토리지 커패시터(CST2)는 상기 제3 스토리지 전극(CE3) 및 상기 제4 스토리지 전극(CE4)에 의해 형성될 수 있다.
상기 제2 전극 패턴(EP2)은 상기 초기화 전압 라인(IVL)과 상기 제7 트랜지스터(T7)의 제7 드레인 전극(D7)이 정의된 상기 액티브 패턴(ACT)에 연결된다.
상기 제3 전극 패턴(EP3)은 상기 제6 트랜지스터(T6)의 제6 드레인 전극(D6)이 정의된 상기 액티브 패턴(ACT)에 연결된다.
상기 제3 도전 패턴(DLm, PVL2, EP1, EP2, EP3)이 형성된 기판(110) 상에 제4 절연층(150)을 형성한다. 상기 제4 절연층(150)은 상기 제3 도전 패턴(DLm, PVL2, EP1, EP2, EP3)의 상부에 평탄면을 제공할 수 있다. 상기 제4 절연층(150)은 아크릴계 수지, 에폭시계 수지, 폴리이미드계 수지, 폴리에스테르계 수지 등을 포함하는 유기 절연층 또는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함하는 무기 절연층일 수 있다.
상기 제4 절연층(150) 상에는 화소 전극(E1)이 배치될 수 있다. 상기 화소 전극(E1)은 각 화소 별로 형성될 수 있다. 상기 화소 전극(E1)은 상기 제4 절연층(150)에 형성된 접촉 구멍을 통해 제6 트랜지스터(T6)의 드레인 전극(D6)과 연결될 수 있다. 상기 화소 전극(E1)은 금속, 투명 도전성 산화물 등을 포함할 수 있다.
상기 화소 전극(E1) 상에는 제5 절연층(160)이 배치될 수 있다. 상기 제5 절연층(160)은 화소 전극(E1)의 가장자리를 덮으며 상기 제4 절연층(150) 상에 배치될 수 있다. 상기 제5 절연층(160)은 상기 화소 전극(E1)의 일부를 노출하는 개구를 포함할 수 있다. 상기 개구는 상기 화소의 발광 영역을 정의할 수 있다. 상기 제5 절연층(160)은 아크릴계 수지, 에폭시계 수지, 폴리이미드계 수지, 폴리에스테르계 수지 등의 유기 절연 물질을 포함할 수 있다.
상기 화소 전극(E1)이 배치된 상기 기판(110)의 전체 영역에 유기 발광층(OL)이 배치될 수 있다. 상기 유기 발광층(OL)은 정공 주입층(hole injection layer, HIL) 및/또는 정공의 수송성이 우수하고 유기 발광층(OL)에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL)이 배치될 수 있다.
상기 유기 발광층(OL)이 배치된 상기 기판(110)의 전체 영역에 대향 전극층(E2)이 배치될 수 있다. 상기 대향 전극층(E2)은 금속, 투명 도전성 산화물 등을 포함할 수 있다. 상기 화소 전극(E1), 상기 유기 발광층(OL), 및 상기 대향 전극층(E2)에 의해 유기 발광 다이오드(OLED)가 형성될 수 있다.
도 11a 및 도 11b는 비교예에 따른 화소 회로를 설명하기 위한 도면들이다. 도 12는 비교예와 비교하기 위한 실시예에 따른 화소 회로도이다.
도 11a 및 도 11b를 참조하면, 비교예에 따른 화소는 제1 트랜지스터(T1), 제1 전원 전압 라인(PVL1), 스토리지 커패시터(CST) 및 제3 트랜지스터(T3)를 포함한다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(G1)을 포함하고, 상기 제1 게이트 전극(G1)은 상기 스토리지 커패시터(CST)의 제1 스토리지 전극(CE1)으로 정의될 수 있다.
상기 제1 전원 전압 라인(PVL1)은 상기 제1 스토리지 전극(CE1)인 상기 제1 게이트 전극(G1)과 중첩하는 제2 스토리지 전극(CE2) 및 인접한 화소들에 형성된 제2 스토리지 전극들을 서로 연결하는 라인 전극(LE)을 포함한다.
상기 스토리지 커패시터(CST)는 상기 제1 게이트 전극(G1)인 제1 스토리지 전극(CE1)과 상기 제1 전원 전압 라인(PVL1)의 제2 스토리지 전극(CE2)에 의해 정의될 수 있다.
상기 제3 트랜지스터(T3)는 제3 드레인 전극(D3)을 포함하고, 상기 제3 드레인 전극(D3)은 제1 전극 패턴(EP1)으로 형성된다. 상기 제1 전극 패턴(EP1)은 상기 제1 게이트 전극(G1)과 연결되고 제n 스캔 라인(SLn)과 중첩한다.
상기 제n 스캔 라인(SLn)은 제1 도전 패턴으로 형성되고, 상기 제3 드레인 전극(D3)인 상기 제1 전극 패턴(EP1)은 제3 도전 패턴으로 형성된다.
따라서, 도 11b에 도시된 바와 같이, 상기 제n 스캔 라인(SLn)과 상기 제3 드레인 전극(D3)의 중첩 영역에서 기생 커패시터(Cpara_1)가 형성된다.
상기 기생 커패시터(Cpara_1)는 상기 제n 스캔 라인(SLn)에 인가되는 제n 스캔 신호가 턴-온 전압에서 턴-오프 전압으로 변경될 때 발생하는 상기 제3 트랜지스터(T3)의 킥백 전압(Vkickback_1)을 증가시킬 수 있다.
비교예에 따른 상기 제3 트랜지스터(T3)의 킥백 전압(Vkickback_1)은 다음의 수학식 2와 같이 정의될 수 있다.
수학식 2
Figure pat00002
수학식 2에서와 같이, 상기 기생 커패시터(Cpara_1)는 상기 제3 트랜지스터(T3)의 킥백 전압(Vkickback_1)을 증가시킬 수 있다. 상기 제3 트랜지스터(T3)의 열화로 인한 킥백 전압(Vkickback_1)의 편차가 증가할 수 있다. 상기 제3 트랜지스터(T3)의 킥백 전압 편차는 휘도 저하 및 저휘도 얼룩을 발생할 수 있다.
한편, 도 4, 도 5 및 도 12를 참조하면, 본 실시예에 따른 화소는 제1 트랜지스터(T1), 제1 스토리지 커패시터(CST1), 제1 전원 전압 라인(PVL1), 제3 트랜지스터(T3) 및 제2 스토리지 커패시터(CST2)를 포함한다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(G1)을 포함하고, 상기 제1 게이트 전극(G1)은 상기 제1 스토리지 커패시터(CST1)의 제1 스토리지 전극(CE1)으로 정의될 수 있다.
상기 제1 전원 전압 라인(PVL1)은 일체로 형성된 제2 스토리지 전극(CE2), 제4 스토리지 전극(CE4) 및 라인 전극(LE)을 포함할 수 있다. 상기 제2 스토리지 전극(CE2)은 상기 제1 게이트 전극(G1)과 중첩하도록 상기 화소의 중앙 부분에 배치된다. 상기 제4 스토리지 전극(CE4)은 상기 제n 스캔 라인(SLn)과 중첩하도록 상기 제2 스토리지 전극(CE2)으로부터 상기 제n 스캔 라인(SLn) 측으로 연장된다. 상기 라인 전극(LE)은 인접한 화소들에 배치된 제2 상기 스토리지 전극들(CE2)을 서로 연결한다.
상기 제1 스토리지 커패시터(CST1)는 상기 제1 게이트 전극(G1) 및 상기 제2 스토리지 전극(CE2)이 중첩하는 영역에서 정의될 수 있다.
상기 제3 트랜지스터(T3)는 제3 드레인 전극(D3)을 포함하고, 상기 제3 드레인 전극(D3)은 제1 전극 패턴(EP1)으로 형성된다. 상기 제1 전극 패턴(EP1)은 상기 제1 게이트 전극(G1)과 연결되고 상기 제n 스캔 라인(SLn)과 중첩하는 상기 제4 스토리지 전극(CE4)과 중첩한다. 상기 제1 전극 패턴(EP1)은 상기 제4 스토리지 전극(CE4)과 중첩하는 영역에서 제3 스토리지 전극(CE3)이 정의될 수 있다.
상기 제2 스토리지 커패시터(CST2)는 상기 제1 전극 패턴(EP1)및 상기 제4 스토리지 전극(CE4)의 중첩 영역에서 정의될 수 있다.
한편, 상기 제n 스캔 라인(SLn) 및 상기 제1 전원 전압 라인(PVL1)의 일부분인 상기 제4 스토리지 전극(CE4)의 중첩 영역에서 기생 커패시터(Cpara*)가 형성될 수 있다.
실시예에 따르면, 제2 도전 패턴인 상기 제2 스토리지 전극(CE2)으로부터 연장된 상기 제4 스토리지 전극(CE4)은 제1 도전 패턴으로 형성된 제n 스캔 라인(SLn) 및 제3 도전 패턴으로 형성된 제3 드레인 전극(D3)과 중첩된다. 이에 따라서, 비교예의 기생 커패시터(Cpara_1)는 실시예의 제1 스토리지 커패시터(CST1)에 병렬로 연결된 제2 스토리지 커패시터(CST2) 및 상기 제n 스캔 라인(SLn)과 제1 전원 전압 라인(PVL1)에 연결된 기생 커패시터(Cpara*)로 변경될 수 있다.
따라서, 실시예에 따른 제3 트랜지스터(T3)의 킥백 전압(Vkickback)은 상기 제1 및 제2 스토리지 커패시터들(CST1, CST2)의 커패시턴스의 증가로 인해 감소될 수 있다.
또한, 실시예에 따르면, 상기 기생 커패시터(Cpara*)는 상기 제1 트랜지스터(T1)의 제1 게이트 전극(G1)으로부터 제거됨으로써 상기 제1 트랜지스터(T1) 및 상기 제3 트랜지스터(T3)의 구동 신뢰성을 향상시킬 수 있다.
또한, 실시예에 따르면, 상기 제2 도전 패턴으로 형성된 제1 전원 전압 라인(PVL1)의 제4 스토리지 전극(CE4)이 상기 제1 도전 패턴으로 형성된 제n 스캔 라인(SLn)과 상기 제3 도전 패턴으로 형성된 제3 드레인 전극(D3) 사이를 차폐함으로써 기생 커패시터의 발생을 막을 수 있다.
본 실시예들에 따르면, 제1 도전 패턴인 스캔 라인과 제3 도전 패턴인 제3 트랜지스터의 드레인 전극 사이에 전원 전압이 인가되는 제2 도전 패턴의 전극을 배치함으로써 기생 커패시턴스는 차단시키고 스토리지 커패시턴스는 증가시킬 수 있다. 이에 따라서, 상기 제3 트랜지스터의 킥백 전압을 감소시킴으로써 킥백 전압 변화에 따른 휘도 저하 및 저휘도 얼룩과 같은 표시 불량을 방지할 수 있다.
본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치들 및 유기 발광 표시 장치들의 제조 방법들에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.

Claims (20)

  1. 기판 상에 배치된 액티브 패턴;
    상기 액티브 패턴과 중첩하는 제1 중첩 영역에 배치된 제1 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제1 게이트 전극과 인접하게 배치된 제1 스캔 라인;
    상기 제1 게이트 전극과 중첩하는 제1 전극부 및 상기 제1 전극부로부터 상기 제1 스캔 라인과 교차하는 방향으로 연장되고 상기 제1 스캔 라인과 중첩하는 제2 전극부를 포함하는 제1 전원 전압 라인;
    상기 제1 게이트 전극과 연결되고, 상기 제2 전극부와 중첩하는 제1 전극 패턴; 및
    상기 제1 전극 패턴이 형성된 기판 상에 배치된 유기 발광층을 포함하는 표시 장치.
  2. 제1항에 있어서, 상기 액티브 패턴 상에 배치된 제1 절연층;
    상기 제1 게이트 전극 상에 배치된 제2 절연층;
    상기 제1 전원 전압 라인 상에 배치된 제3 절연층;
    상기 제1 전극 패턴 상에 배치된 제4 절연층을 더 포함하고,
    상기 제1 게이트 전극은 상기 제1 절연층 상에 배치되고, 상기 제1 전원 전압 라인은 상기 제2 절연층 상에 배치되고, 상기 제1 전극 패턴은 상기 제3 절연층 상에 배치되는 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서, 상기 제1 스캔 라인과 상기 액티브 패턴이 중첩하는 제2 중첩 영역에 배치된 제2 게이트 전극을 포함하는 제2 트랜지스터; 및
    상기 제1 스캔 라인과 상기 액티브 패턴이 중첩하는 제3 중첩 영역에 배치된 제3 게이트 전극을 포함하는 제3 트랜지스터를 더 포함하고,
    상기 제1 전극 패턴은 상기 제3 트랜지스터의 제3 드레인 전극과 연결되는 것을 특징으로 하는 표시 장치.
  4. 제1항에 있어서, 상기 제1 스캔 라인과 교차하는 데이터 라인; 및
    상기 제1 전원 전압 라인과 교차하고 상기 제1 전원 전압 라인과 연결된 제2 전원 전압 라인은 더 포함하는 표시 장치.
  5. 제1항에 있어서, 상기 제1 스캔 라인과 평행한 제2 스캔 라인;
    상기 제2 스캔 라인과 상기 액티브 패턴이 중첩하는 제4 중첩 영역에 배치된 제4 게이트 전극을 포함하는 제4 트랜지스터; 및
    상기 제2 스캔 라인과 상기 액티브 패턴이 중첩하는 제7 중첩 영역에 배치된 제7 게이트 전극을 포함하는 제7 트랜지스터를 더 포함하는 표시 장치.
  6. 제5항에 있어서, 상기 제1 스캔 라인과 평행한 초기화 전압 라인 및
    상기 초기화 전압 라인과 상기 제7 트랜지스터의 제7 드레인 전극을 연결하는 제2 전극 패턴을 더 포함하는 표시 장치.
  7. 제1항에 있어서, 상기 제1 스캔 라인과 평행한 발광 라인;
    상기 발광 라인과 상기 액티브 패턴이 중첩하는 제5 중첩 영역에 배치된 제5 게이트 전극을 포함하는 제5 트랜지스터; 및
    상기 발광 라인과 상기 액티브 패턴이 중첩하는 제6 중첩 영역에 배치된 제6 게이트 전극을 포함하는 제6 트랜지스터를 더 포함하는 표시 장치.
  8. 제7항에 있어서, 상기 제6 트랜지스터의 제6 드레인 전극과 연결된 제3 전극 패턴을 더 포함하는 표시 장치.
  9. 제1 트랜지스터
    제1 스캔 라인, 상기 제1 스캔 라인과 교차하는 데이터 라인 및 상기 제1 트랜지스터의 소스 전극에 연결된 제2 트랜지스터;
    제1 전원 전압을 전달하는 전원 전압 라인;
    상기 전원 전압 라인과 상기 제1 트랜지스터의 게이트 전극에 연결된 제1 스토리지 커패시터;
    상기 전원 전압 라인과 상기 제1 트랜지스터의 게이트 전극에 연결된 제2 스토리지 커패시터;
    상기 제1 스캔 라인과 상기 제1 트랜지스터의 게이트 전극 및 상기 제1 트랜지스터의 드레인 전극에 연결된 제3 트랜지스터; 및
    제2 전원 전압이 인가되고, 상기 제1 트랜지스터의 구동됨에 따라서 발광하는 유기 발광 다이오드를 포함하는 표시 장치.
  10. 제9항에 있어서, 발광 라인, 상기 전원 전압 라인 및 상기 제1 트랜지스터의 소스 전극에 연결된 제5 트랜지스터; 및
    상기 발광 라인, 상기 제1 트랜지스터의 드레인 전극 및 상기 유기 발광 다이오드에 연결된 제6 트랜지스터를 더 포함하는 표시 장치.
  11. 제10항에 있어서, 제2 스캔 라인, 상기 제1 트랜지스터의 게이트 전극 및 초기화 전압이 인가되는 초기화 전압 라인과 연결된 제4 트랜지스터; 및
    상기 제2 스캔 라인, 상기 초기화 전압 라인 및 상기 유기 발광 다이오드와 연결된 제7 트랜지스터를 더 포함하는 표시 장치.
  12. 제11항에 있어서, 상기 제1 스캔 라인은 제n 스캔 신호(n은 자연수)를 수신하고, 상기 제2 스캔 라인은 제n-1 스캔 신호를 수신하는 것을 특징으로 하는 표시 장치.
  13. 제9항에 있어서, 상기 전원 전압 라인 및 상기 제2 트랜지스터의 게이트 전극 사이에 연결된 커패시터를 더 포함하는 표시 장치.
  14. 기판 상에 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴과 중첩하는 제1 중첩 영역에 배치된 제1 게이트 전극을 포함하는 제1 트랜지스터를 형성하는 단계;
    상기 제1 게이트 전극과 인접한 제1 스캔 라인을 형성하는 단계;
    상기 제1 게이트 전극과 중첩하는 제1 전극부 및 상기 제1 전극부로부터 상기 제1 스캔 라인과 교차하는 방향으로 연장되고 상기 제1 스캔 라인과 중첩하는 제2 전극부를 포함하는 제1 전원 전압 라인을 형성하는 단계;
    상기 제1 게이트 전극과 연결되고, 상기 제2 전극부와 중첩하는 제1 전극 패턴을 형성하는 단계; 및
    상기 제1 전극 패턴이 형성된 기판 상에 유기 발광층을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  15. 제14항에 있어서, 상기 액티브 패턴 상에 제1 절연층을 형성하는 단계;
    상기 제1 게이트 전극 상에 제2 절연층을 형성하는 단계;
    상기 제1 전원 전압 라인 상에 제3 절연층을 형성하는 단계;
    상기 제1 전극 패턴 상에 제4 절연층을 형성하는 단계를 더 포함하고,
    상기 제1 게이트 전극은 상기 제1 절연층 상에 배치되고, 상기 제1 전원 전압 라인은 상기 제2 절연층 상에 배치되고, 상기 제1 전극 패턴은 상기 제3 절연층 상에 배치되는 것을 특징으로 하는 표시 장치의 제조 방법.
  16. 제14항에 있어서, 상기 제1 스캔 라인과 상기 액티브 패턴이 중첩하는 제2 중첩 영역에 배치된 제2 게이트 전극을 포함하는 제2 트랜지스터를 형성하는 단계; 및
    상기 제1 스캔 라인과 상기 액티브 패턴이 중첩하는 제3 중첩 영역에 배치된 제3 게이트 전극을 포함하는 제3 트랜지스터를 형성하는 단계를 더 포함하고,
    상기 제1 전극 패턴은 상기 제3 트랜지스터의 제3 드레인 전극과 연결되는 것을 특징으로 하는 표시 장치의 제조 방법.
  17. 제14항에 있어서, 상기 제1 스캔 라인과 교차하는 데이터 라인을 형성하는 단계; 및
    상기 제1 전원 전압 라인과 교차하고 상기 제1 전원 전압 라인과 연결된 제2 전원 전압 라인은 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  18. 제14항에 있어서, 상기 제1 스캔 라인과 평행한 제2 스캔 라인을 형성하는 단계;
    상기 제2 스캔 라인과 상기 액티브 패턴이 중첩하는 제4 중첩 영역에 배치된 제4 게이트 전극을 포함하는 제4 트랜지스터를 형성하는 단계; 및
    상기 제2 스캔 라인과 상기 액티브 패턴이 중첩하는 제7 중첩 영역에 배치된 제7 게이트 전극을 포함하는 제7 트랜지스터를 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  19. 제18항에 있어서, 상기 제1 스캔 라인과 평행한 발광 라인을 형성하는 단계;
    상기 발광 라인과 상기 액티브 패턴이 중첩하는 제5 중첩 영역에 배치된 제5 게이트 전극을 포함하는 제5 트랜지스터를 형성하는 단계; 및
    상기 발광 라인과 상기 액티브 패턴이 중첩하는 제6 중첩 영역에 배치된 제6 게이트 전극을 포함하는 제6 트랜지스터를 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  20. 제19항에 있어서, 상기 제1 스캔 라인과 평행한 초기화 전압 라인을 형성하는 단계;
    상기 초기화 전압 라인과 상기 제7 트랜지스터의 제7 드레인 전극을 연결하는 제2 전극 패턴을 형성하는 단계; 및
    상기 제6 트랜지스터의 제6 드레인 전극과 연결된 제3 전극 패턴을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.



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