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KR20200095299A - Method for fabricating semiconductor device and semiconductor device fabricated by the same - Google Patents

Method for fabricating semiconductor device and semiconductor device fabricated by the same Download PDF

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KR20200095299A
KR20200095299A KR1020190034120A KR20190034120A KR20200095299A KR 20200095299 A KR20200095299 A KR 20200095299A KR 1020190034120 A KR1020190034120 A KR 1020190034120A KR 20190034120 A KR20190034120 A KR 20190034120A KR 20200095299 A KR20200095299 A KR 20200095299A
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sacrificial gate
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삼성전자주식회사
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Abstract

Provided are a manufacturing method of a semiconductor device for improving reliability of a replacement gate electrode formation process, and a semiconductor device using the same. The manufacturing method of a semiconductor device comprises: forming a sacrificial gate structure on a substrate; forming an oxide layer by oxidizing the remaining upper surfaces of the sacrificial gate structure after removing a part of the sacrificial gate structure; removing the oxide layer and the remainder of the sacrificial gate structure to form a trench on the substrate; and forming a gate electrode filling the trench.

Description

반도체 장치의 제조 방법 및 이를 이용하여 제조한 반도체 장치{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE FABRICATED BY THE SAME}A method of manufacturing a semiconductor device, and a semiconductor device manufactured using the same TECHNICAL FIELD [METHOD FOR FABRICATING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE FABRICATED BY THE SAME}

본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the semiconductor device.

최근 반도체 장치의 특성을 개선하기 위해, 폴리 실리콘 게이트(polysilicon gate) 대신 금속 게이트가 종종 사용된다. 금속 게이트는 대체 금속 게이트 공정(replacement metal gate process)를 이용하여 제조될 수 있다. In order to improve the characteristics of recent semiconductor devices, a metal gate is often used instead of a polysilicon gate. The metal gate can be manufactured using a replacement metal gate process.

최근 반도체 장치의 밀도를 증가시키기 위해, 반도체 장치의 스케일은 점점 줄어들고 있다. 스케일이 줄어든 반도체 장치에서, 이와 같은 대체 금속 게이트 공정은 여러 번의 식각, 증착, 연마 단계를 필요로 한다.Recently, in order to increase the density of the semiconductor device, the scale of the semiconductor device is gradually decreasing. In reduced-scale semiconductor devices, such an alternative metal gate process requires several etching, deposition and polishing steps.

개선하기 위한 반도체 장치의 제조 방법 및, 이를 이용하여 제조한 반도체 장치를 제공하는 것이다. A method of manufacturing a semiconductor device for improvement, and a semiconductor device manufactured using the same are provided.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems that are not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 기판 상에 희생 게이트 구조체를 형성하고, 희생 게이트 구조체의 일부를 제거한 후, 희생 게이트 구조체의 나머지의 상면을 산화시켜 산화막을 형성하고, 산화막 및 희생 게이트 구조체의 나머지를 제거하여, 기판 상에 트렌치를 형성하고, 트렌치를 채우는 게이트 전극을 형성하는 것을 포함한다.In the semiconductor device manufacturing method according to some embodiments of the inventive concept for achieving the above technical problem, after forming a sacrificial gate structure on a substrate, removing a part of the sacrificial gate structure, the top surface of the remaining sacrificial gate structure And forming an oxide film by oxidizing the oxide film, removing the oxide film and the rest of the sacrificial gate structure, forming a trench on the substrate, and forming a gate electrode filling the trench.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판 상에 희생 게이트 구조체를 형성하고, 희생 게이트 제거 공정을 통해 희생 게이트 구조체를 제거하여, 기판 상에 트렌치를 형성하고, 트렌치를 채우는 게이트 전극을 형성하는 것을 포함하고, 희생 게이트 제거 공정은 순차적으로 진행되는 건식 식각 공정과, 산화 공정과, 습식 식각 공정을 포함한다.In the semiconductor device manufacturing method according to some embodiments of the inventive concept for achieving the above technical problem, a sacrificial gate structure is formed on a substrate, the sacrificial gate structure is removed through a sacrificial gate removal process, and a trench is formed on the substrate. And forming a gate electrode filling the trench, and the sacrificial gate removal process includes a dry etching process, an oxidation process, and a wet etching process sequentially.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판 상에 희생 게이트 구조체를 형성하고, 희생 게이트 구조체의 양측에 게이트 스페이서를 형성하고, 희생 게이트 구조체 및 게이트 스페이서 상에, 희생 게이트 구조체의 상면을 노출시키는 에칭 마스크 패턴을 형성하고, 에칭 마스크 패턴을 사용한 제1 식각 공정을 이용하여, 희생 게이트 구조체의 일부를 제거하고, 스트립 공정을 이용하여, 에칭 마스크 패턴을 제거하고, 산화 공정을 이용하여, 희생 게이트 구조체의 나머지의 상면을 산화시켜 산화막을 형성하고, 제2 식각 공정을 이용하여, 산화막 및 희생 게이트 구조체의 나머지를 제거하여 트렌치를 형성하고, 트렌치를 채우는 대체 게이트 전극을 형성하는 것을 포함한다.A method of manufacturing a semiconductor device according to some embodiments of the inventive concept for achieving the above technical problem comprises forming a sacrificial gate structure on a substrate, forming a gate spacer on both sides of the sacrificial gate structure, and forming a sacrificial gate structure and a gate On the spacer, an etching mask pattern exposing the upper surface of the sacrificial gate structure is formed, a part of the sacrificial gate structure is removed using a first etching process using an etching mask pattern, and an etching mask pattern is used using a strip process. And, using an oxidation process, an oxide film is formed by oxidizing the top surface of the remaining sacrificial gate structure, and a second etching process is used to remove the oxide film and the rest of the sacrificial gate structure to form a trench. And forming a filling replacement gate electrode.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상의 게이트 전극, 및 게이트 전극 양측에 형성된 게이트 스페이서를 포함하고, 게이트 스페이서는 기판의 상면으로부터 멀어짐에 따라 폭이 일정하게 유지되는 제1 부분과 기판의 상면으로부터 멀어짐에 따라 폭이 연속적으로 감소하는 제2 부분을 포함한다.A semiconductor device according to some embodiments of the inventive concept for achieving the above technical problem includes a substrate, a gate electrode on the substrate, and gate spacers formed on both sides of the gate electrode, and the gate spacer is separated from the upper surface of the substrate. Accordingly, it includes a first portion whose width is kept constant and a second portion whose width continuously decreases as it moves away from the upper surface of the substrate.

도 1 내지 도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 14 내지 도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.1 to 13 are intermediate diagrams illustrating a method of manufacturing a semiconductor device according to some embodiments of the present invention.
14 to 19 are diagrams of intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.
20 are diagrams of intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.
21 are diagrams of intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.

이하에서, 도 1 내지 도 13을 참고하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to some embodiments of the present invention will be described with reference to FIGS. 1 to 13.

도 1 내지 도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 1 내지 도 13에서는 설명의 편의를 위해서, 기판 내에 형성되는 STI(shallow trench isolation)와 같은 소자 분리막 등의 도시는 생략한다. 1 to 13 are intermediate diagrams illustrating a method of manufacturing a semiconductor device according to some embodiments of the present invention. In FIGS. 1 to 13, for convenience of description, illustration of a device isolation layer such as shallow trench isolation (STI) formed in a substrate is omitted.

도 1을 참고하면, 기판(100) 상에, 희생 유전층(200) 및 희생 게이트 층(300)이 형성된다. 희생 유전층(200)은 기판(100)과 희생 게이트 층(300) 사이에 배치될 수 있다. Referring to FIG. 1, a sacrificial dielectric layer 200 and a sacrificial gate layer 300 are formed on a substrate 100. The sacrificial dielectric layer 200 may be disposed between the substrate 100 and the sacrificial gate layer 300.

기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 게르마늄, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. The substrate 100 may be bulk silicon or silicon-on-insulator (SOI). Alternatively, the substrate 100 may be a silicon substrate, or may include other materials such as germanium, silicon germanium, indium antimonide, lead tellurium compound, indium arsenic, indium phosphide, gallium arsenide, or gallium antimonide. However, it is not limited thereto.

덧붙여, 기판(100)은 핀 모양을 갖는 핀형 액티브 패턴일 수 있다. 핀형 액티브 패턴은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다.In addition, the substrate 100 may be a fin-type active pattern having a fin shape. The fin-type active pattern may include, for example, silicon or germanium, which is an element semiconductor material.

또는, 핀형 액티브 패턴은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다. Alternatively, the fin-type active pattern may include a compound semiconductor, for example, a group IV-IV compound semiconductor or a group III-V compound semiconductor. Specifically, the group IV-IV compound semiconductor is, for example, a binary compound containing at least two of carbon (C), silicon (Si), germanium (Ge), and tin (Sn), ternary compound It may be a ternary compound or a compound doped with a group IV element thereto. The III-V group compound semiconductor is, for example, at least one of aluminum (Al), gallium (Ga), and indium (In) as a group III element and phosphorus (P), arsenic (As), and antimonium ( Sb) may be one of a binary compound, a ternary compound, or a quaternary compound formed by bonding.

희생 유전층(200)은 예를 들어, 실리콘 산화막(SiO2), 실리콘 산질화막(SiON) 및 이들의 조합 중 하나를 포함할 수 있다. 희생 유전층(200)은 예를 들어, 열처리, 화학 물질 처리, 원자층 증착법(ALD) 또는 화학 기상 증착법(CVD) 등을 이용하여 형성할 수 있다. The sacrificial dielectric layer 200 may include, for example, one of a silicon oxide film (SiO 2 ), a silicon oxynitride film (SiON), and a combination thereof. The sacrificial dielectric layer 200 may be formed using, for example, heat treatment, chemical treatment, atomic layer deposition (ALD), or chemical vapor deposition (CVD).

희생 게이트 층(300)은 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 희생 게이트 층(300)은 불순물이 도핑되지 않을 수도 있고, 또는 유사한 불순물로 도핑될 수도 있다. The sacrificial gate layer 300 may be, for example, silicon, and specifically, may include one of polysilicon (poly Si), amorphous silicon (a-Si), and combinations thereof. The sacrificial gate layer 300 may not be doped with impurities or may be doped with similar impurities.

도시되지 않았지만, 희생 게이트 층(300) 상에, 캡핑 막이 더 형성될 수 있다.Although not shown, a capping layer may be further formed on the sacrificial gate layer 300.

도 2를 참고하면, 희생 게이트 층(300) 및 희생 유전층(200)이 패터닝되어, 기판(100) 상에 희생 게이트 구조체(315)가 형성된다. 희생 게이트 구조체(315)는 희생 유전막 패턴(210) 및 희생 게이트 전극(310)을 포함할 수 있다. Referring to FIG. 2, the sacrificial gate layer 300 and the sacrificial dielectric layer 200 are patterned to form a sacrificial gate structure 315 on the substrate 100. The sacrificial gate structure 315 may include a sacrificial dielectric layer pattern 210 and a sacrificial gate electrode 310.

패터닝 공정은 예를 들어, 건식 식각 공정. 습식 식각 공정 및 이들의 조합 중 하나를 포함할 수 있다. The patterning process is, for example, a dry etching process. It may include one of a wet etching process and a combination thereof.

도시되지 않았지만, 희생 게이트 구조체(315)는 희생 게이트 전극(310) 상에 배치된 캡핑 패턴을 더 포함할 수 있다.Although not shown, the sacrificial gate structure 315 may further include a capping pattern disposed on the sacrificial gate electrode 310.

도 3을 참고하면, 기판(100) 상에 게이트 스페이서(320)가 형성된다. 게이트 스페이서(320)는 희생 게이트 구조체(315)의 양측에 형성될 수 있다. Referring to FIG. 3, a gate spacer 320 is formed on a substrate 100. The gate spacers 320 may be formed on both sides of the sacrificial gate structure 315.

게이트 스페이서(320)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.The gate spacer 320 may include, for example, at least one of silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2 ), silicon oxycarbonitride (SiOCN), and combinations thereof.

도 4를 참고하면, 기판(100) 상에 소오스/드레인 영역(110)이 형성된다. 소오스/드레인 영역(110)은 희생 게이트 구조체(315)에 인접하여 형성될 수 있다. Referring to FIG. 4, a source/drain region 110 is formed on the substrate 100. The source/drain regions 110 may be formed adjacent to the sacrificial gate structure 315.

소오스/드레인 영역(110)은 기판(100) 상에 형성된 불순물 영역으로 도시되었으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 소오스/드레인 영역(110)은 기판 내에 형성된 에피택셜층을 포함할 수 있다. The source/drain regions 110 are illustrated as impurity regions formed on the substrate 100, but the present invention is not limited thereto. For example, the source/drain region 110 may include an epitaxial layer formed in the substrate.

도 5를 참고하면, 기판(100) 상에, 층간 절연막(400)이 형성된다. 층간 절연막(400)은 게이트 스페이서(320) 및 희생 게이트 구조체(315)의 측벽을 감쌀 수 있다.Referring to FIG. 5, an interlayer insulating film 400 is formed on the substrate 100. The interlayer insulating layer 400 may surround sidewalls of the gate spacer 320 and the sacrificial gate structure 315.

층간 절연막(400)은 희생 게이트 구조체(315)의 상면을 덮지 않는다. 희생 게이트 구조체(315)의 상면은 노출되어 있다.The interlayer insulating layer 400 does not cover the upper surface of the sacrificial gate structure 315. The upper surface of the sacrificial gate structure 315 is exposed.

층간 절연막(400)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 이에 제한되는 것은 아니다. The interlayer insulating layer 400 may include, for example, at least one of a low dielectric constant material, an oxide layer, a nitride layer, and an oxynitride layer. Low dielectric constant materials are, for example, FOX (Flowable Oxide), TOSZ (Tonen SilaZen), USG (Undoped Silica Glass), BSG (Borosilica Glass), PSG (PhosphoSilaca Glass), BPSG (BoroPhosphoSilica Glass), PETEOS (Plasma Enhanced Tetra) Ethyl Ortho Silicate), Fluoride Silicate Glass (FSG), High Density Plasma (HDP), Plasma Enhanced Oxide (PEOX), Flowable CVD (FCVD), or a combination thereof, but are not limited thereto.

도 6을 참고하면, 층간 절연막(400) 및 게이트 스페이서(320) 상에 마스크 패턴(510)이 형성된다. 마스크 패턴(510)은 희생 게이트 구조체(315)를 노출시킬 수 있다. Referring to FIG. 6, a mask pattern 510 is formed on the interlayer insulating layer 400 and the gate spacer 320. The mask pattern 510 may expose the sacrificial gate structure 315.

도 7을 참고하면, 희생 게이트 구조체(315)의 일부(315a)가 제거된다. 희생 게이트 구조체(315)의 나머지(315b)는 기판(100) 상에 남아있을 수 있다. Referring to FIG. 7, a portion 315a of the sacrificial gate structure 315 is removed. The rest 315b of the sacrificial gate structure 315 may remain on the substrate 100.

희생 게이트 구조체(315)의 일부(315a)를 제거하는 것은 희생 게이트 전극(310)의 일부를 제거하는 것일 수 있다. Removing the part 315a of the sacrificial gate structure 315 may be removing a part of the sacrificial gate electrode 310.

희생 게이트 구조체(315)의 나머지(315b)는 희생 게이트 전극(310)의 나머지와, 희생 유전막 패턴(210)을 포함할 수 있다. The rest 315b of the sacrificial gate structure 315 may include the rest of the sacrificial gate electrode 310 and a sacrificial dielectric layer pattern 210.

희생 게이트 구조체(315)의 일부(315a)는 건식 식각 공정에 의해 제거될 수 있다. 예를 들어, 마스크 패턴(510)이 건식 식각 공정의 마스크로 이용되어, 희생 게이트 구조체(315)의 일부(315a)가 제거될 수 있다. A portion 315a of the sacrificial gate structure 315 may be removed by a dry etching process. For example, the mask pattern 510 may be used as a mask for a dry etching process, so that a part 315a of the sacrificial gate structure 315 may be removed.

도 8을 참고하면, 게이트 스페이서(320) 및 층간 절연막(400) 상에 마스크 패턴(510)이 제거된다. 마스크 패턴(510)은 스트립 공정에 의해 제거될 수 있다. Referring to FIG. 8, the mask pattern 510 is removed on the gate spacer 320 and the interlayer insulating layer 400. The mask pattern 510 may be removed by a strip process.

스트립 공정에 의해, 희생 게이트 구조체(315)의 일부(315a)의 잔해들이 제거될 수 있다. 예를 들어, 희생 게이트 구조체(315)의 일부(315a)의 잔해들은 흄(fume) 성분을 포함할 수 있다. Debris of the part 315a of the sacrificial gate structure 315 may be removed by the strip process. For example, debris of the part 315a of the sacrificial gate structure 315 may include a fume component.

그러나, 스트립 공정에 의해서, 희생 게이트 구조체(315)의 일부(315a)의 잔해들이 모두 제거되지 않을 수 있다. 희생 게이트 구조체(315)의 일부(315a)의 잔해들 중 일부는, 스트립 공정 이후에도, 희생 게이트 구조체(315)의 나머지(315b)의 상면에 잔존할 수 있다. However, by the stripping process, all debris of the part 315a of the sacrificial gate structure 315 may not be removed. Some of the debris of the part 315a of the sacrificial gate structure 315 may remain on the top surface of the remaining 315b of the sacrificial gate structure 315 even after the stripping process.

참고로, 도 9는 도 8에 도시된 R 영역의 확대도이다. 도 9를 참고하면, 희생 게이트 구조체(315)의 나머지(315b)의 상면(317a)에 부산물 영역(319a)이 형성될 수 있다. For reference, FIG. 9 is an enlarged view of region R shown in FIG. 8. Referring to FIG. 9, a by-product region 319a may be formed on an upper surface 317a of the remaining 315b of the sacrificial gate structure 315.

부산물 영역(319a)은 희생 게이트 구조체(315)의 일부(315a)의 잔해들에 의해 형성될 수 있다. 예를 들어, 부산물 영역(319a)은 희생 게이트 구조체(315)의 일부(315a)의 잔해들과 스트립 공정에서 사용된 화학 용액이 반응하여 형성될 수 있다. The by-product region 319a may be formed by debris of a portion 315a of the sacrificial gate structure 315. For example, the by-product region 319a may be formed by reacting debris of a portion 315a of the sacrificial gate structure 315 with a chemical solution used in the strip process.

부산물 영역(319a)은 실리콘(II) 플루오라이드(SiF2)를 포함할 수 있다. 예를 들어, 실리콘(II) 플루오라이드(SiF2)는 희생 게이트 구조체(315)의 나머지(315b)의 상면(317a)과 희생 게이트 구조체(315)의 일부(315a)의 잔해들 또는 스트립 공정에서 사용된 화학 용액이 반응하여 형성될 수 있다. The by-product region 319a may include silicon (II) fluoride (SiF 2 ). For example, silicon (II) fluoride (SiF 2 ) is debris of the top surface 317a of the remaining 315b of the sacrificial gate structure 315 and a portion 315a of the sacrificial gate structure 315 or in a strip process. The chemical solution used can react and be formed.

부산물 영역(319a)은 희생 게이트 구조체(315)의 나머지(315b)가 제거되는 것을 방해할 수 있다. The by-product region 319a may prevent the remaining 315b of the sacrificial gate structure 315 from being removed.

예를 들어, 희생 게이트 구조체(315)의 나머지(315b)를 제거하기 위해 습식 식각 공정이 이용될 수 있다. 이때, 부산물 영역(319a)에 의해, 습식 식각 공정에 사용되는 식각 용액이 희생 게이트 구조체(315)의 나머지(315b)로 침투되지 못할 수 있다. 따라서, 습식 식각 공정 이후에도, 희생 게이트 구조체(315)의 나머지(315b)가 제거되지 않을 수 있다. For example, a wet etching process may be used to remove the rest 315b of the sacrificial gate structure 315. In this case, due to the by-product region 319a, the etching solution used in the wet etching process may not penetrate into the rest 315b of the sacrificial gate structure 315. Therefore, even after the wet etching process, the rest 315b of the sacrificial gate structure 315 may not be removed.

이처럼, 희생 게이트 구조체(315)의 나머지(315b)가 제거되지 않는 경우, 최종 생성된 반도체 장치에 결함이 발생될 수 있다. In this way, if the remaining portion 315b of the sacrificial gate structure 315 is not removed, a defect may occur in the finally generated semiconductor device.

예를 들어, 희생 게이트 구조체(315)의 나머지(315b)가 잔존함에 따라, 추후 형성될 대체 게이트 전극의 크기가 초기 설계치와는 상이하게 형성될 수 있다. For example, as the remaining portion 315b of the sacrificial gate structure 315 remains, the size of the replacement gate electrode to be formed later may be formed different from the initial design value.

대체 게이트 전극의 크기가 달라지는 경우, 게이트의 문턱 전압이 상이하게 바뀔 수 있다. 따라서, 최종 생성된 반도체 장치 중 일부 게이트에 결함이 발생될 수 있다. When the size of the replacement gate electrode is changed, the threshold voltage of the gate may be changed differently. Accordingly, defects may occur in some gates of the finally generated semiconductor device.

본원에서는, 위와 같은 언-스트립 문제를 해결하기 위해서, 희생 게이트 구조체(315)의 나머지(315b)의 상면(317a)에 형성된 부산물 영역(319a)을 산화시키는 산화 공정을 수행된다. In the present application, in order to solve the above un-strip problem, an oxidation process of oxidizing the by-product region 319a formed on the upper surface 317a of the remaining 315b of the sacrificial gate structure 315 is performed.

참고로, 도 10은 도 8에 도시된 R 영역의 확대도이다. 도 10을 참고하면, 산화 공정에 의해, 희생 게이트 구조체(315)의 나머지(315b)의 상면에 산화막(317b)이 형성된다. 이때, 산화 공정에 의해, 부산물 영역(319a)이 산화되어, 산화된 부산물 영역(319b)이 형성된다. For reference, FIG. 10 is an enlarged view of region R shown in FIG. 8. Referring to FIG. 10, an oxide film 317b is formed on the upper surface of the remaining portion 315b of the sacrificial gate structure 315 by an oxidation process. At this time, by the oxidation process, the by-product region 319a is oxidized to form an oxidized by-product region 319b.

예를 들어, 부산물 영역(319a)에 포함된 실리콘(II) 플루오라이드(SiF2)는 산화될 수 있다. 따라서, 산화된 부산물 영역(319b)은 산화 실리콘 플루오라이드(SiOxF)를 포함할 수 있다. For example, silicon (II) fluoride (SiF2) included in the by-product region 319a may be oxidized. Accordingly, the oxidized by-product region 319b may include silicon oxide fluoride (SiOxF).

이때, 산화 공정의 부산물로서, 게이트 스페이서(320)의 측면에 스페이서-산화막(322)이 형성될 수 있다. 예를 들어, 스페이서-산화막(322)은 게이트 스페이서(320)의 상부로부터 멀어짐에 따라 폭이 좁아질 수 있다.In this case, as a by-product of the oxidation process, a spacer-oxide layer 322 may be formed on the side surface of the gate spacer 320. For example, the spacer-oxide layer 322 may have a narrower width as it moves away from the upper portion of the gate spacer 320.

본 발명의 몇몇 실시예에서, 산화 공정은 희생 게이트 구조체(315)의 일부(315a)를 제거하는 공정과 인-시츄(in-situ)로 수행될 수 있다. In some embodiments of the present invention, the oxidation process may be performed in-situ and a process of removing a portion 315a of the sacrificial gate structure 315.

예를 들어, 희생 게이트 구조체(315)의 일부(315a)는 건식 식각 공정에 의해 제거될 수 있다. 이때, 산화 공정은 건식 식각 공정과 동일한 반응 챔버 내에서 수행될 수 있다. For example, a portion 315a of the sacrificial gate structure 315 may be removed by a dry etching process. In this case, the oxidation process may be performed in the same reaction chamber as the dry etching process.

본 발명의 몇몇 실시예에서, 산화 공정은 희생 게이트 구조체(315)의 일부(315a)를 제거하는 공정과 엑스-시츄(ex-situ)로 수행될 수 있다. In some embodiments of the present invention, the oxidation process may be performed by removing a portion 315a of the sacrificial gate structure 315 and ex-situ.

예를 들어, 희생 게이트 구조체(315)의 일부(315a)는 건식 식각 공정에 의해 제거될 수 있다. 이때, 산화 공정은 건식 식각 공정과 상이한 반응 챔버 내에서 수행될 수 있다. 즉, 건식 식각 공정 이후에, 웨이퍼는 새로운 반응 챔버로 이동될 수 있고, 새로운 반응 챔버 내에서 산화 공정이 수행될 수 있다. For example, a portion 315a of the sacrificial gate structure 315 may be removed by a dry etching process. In this case, the oxidation process may be performed in a reaction chamber different from the dry etching process. That is, after the dry etching process, the wafer may be moved to a new reaction chamber, and an oxidation process may be performed in the new reaction chamber.

본 발명의 몇몇 실시예에서, 산화막(317b)은 산소 에싱(O2 ashing) 공정에 의해 형성될 수 있다. 예를 들어, 산소 에싱 공정은 산소(O2), 오존(O3), 또는 아산화 질소(N2O) 가스의 플라즈마를 이용되어, 희생 게이트 구조체(315)의 나머지(315b)의 상면이 산화될 수 있다. In some embodiments of the invention, an oxide film (317b) may be formed by oxygen ashing process (O 2 ashing). For example, the oxygen ashing process uses a plasma of oxygen (O 2 ), ozone (O 3 ), or nitrous oxide (N 2 O) gas, so that the top surface of the rest 315b of the sacrificial gate structure 315 is oxidized. Can be.

본 발명의 몇몇 실시예에서, 산소 에싱 공정은 희생 게이트 구조체(315)의 일부(315a)를 제거하는 공정과 인-시츄(in-situ)로 수행될 수 있다. In some embodiments of the present invention, the oxygen ashing process may be performed in-situ and a process of removing a portion 315a of the sacrificial gate structure 315.

예를 들어, 희생 게이트 구조체(315)의 일부(315a)는 건식 식각 공정에 의해 제거될 수 있다. 이때, 산소 에싱 공정은 건식 식각 공정과 동일한 반응 챔버 내에서 수행될 수 있다. For example, a portion 315a of the sacrificial gate structure 315 may be removed by a dry etching process. In this case, the oxygen ashing process may be performed in the same reaction chamber as the dry etching process.

본 발명의 몇몇 실시예에서, 산화막(317b)은 세정 공정에 의해 형성될 수 있다. 예를 들어, 세정 용액은 물, 암모니아(NH4OH), 및 과산화수소(H2O2)를 포함할 수 있다. 구체적으로 예를 들어, 세정 용액은 SC1(Standard Cleaning 1) 용액일 수 있다.In some embodiments of the present invention, the oxide film 317b may be formed by a cleaning process. For example, the cleaning solution may include water, ammonia (NH 4 OH), and hydrogen peroxide (H 2 O 2 ). Specifically, for example, the cleaning solution may be a Standard Cleaning 1 (SC1) solution.

세정 공정이 수행됨에 따라, 희생 게이트 구조체(315)의 나머지(315b)의 상면은 세정 용액에 의해 세정될 수 있다. 이때, 희생 게이트 구조체(315)의 나머지(315b)의 상면은 세정 용액에 의해 산화될 수 있다.As the cleaning process is performed, the upper surface of the remaining 315b of the sacrificial gate structure 315 may be cleaned with a cleaning solution. In this case, the top surface of the remaining 315b of the sacrificial gate structure 315 may be oxidized by the cleaning solution.

본 발명의 몇몇 실시예에서, 산화막(317b)은 화학적 산화 방법, 자외선 산화(UV oxidation) 방법 또는 듀얼 플라즈마 산화(Dual Plasma oxidation) 방법 등에 의해 형성될 수 있다. In some embodiments of the present invention, the oxide film 317b may be formed by a chemical oxidation method, an ultraviolet oxidation method, or a dual plasma oxidation method.

도 11을 참고하면, 희생 게이트 구조체(315)의 나머지(315b) 및 산화막(317b)이 제거되어, 기판(100) 상에 게이트 트렌치(315T)가 형성된다. 게이트 트렌치(315T)는 기판(100)의 상면의 일부를 노출시킬 수 있다. Referring to FIG. 11, the rest 315b and the oxide layer 317b of the sacrificial gate structure 315 are removed to form a gate trench 315T on the substrate 100. The gate trench 315T may expose a portion of the upper surface of the substrate 100.

이때, 게이트 스페이서(320)의 측면에 형성된 스페이서-산화막(322)이 제거될 수 있다. 게이트 스페이서(320)는 기판(100)의 상면으로부터 멀어짐에 따라 폭이 일정한 제1 부분(320a) 및 기판(100)의 상면으로부터 멀어짐에 따라 폭이 연속적으로 감소하는 제2 부분(320b)을 포함할 수 있다. In this case, the spacer-oxide layer 322 formed on the side surface of the gate spacer 320 may be removed. The gate spacer 320 includes a first portion 320a whose width is constant as it moves away from the top surface of the substrate 100 and a second portion 320b whose width continuously decreases as it moves away from the top surface of the substrate 100 can do.

본 발명의 몇몇 실시예에서, 희생 게이트 구조체(315)의 나머지(315b) 및 산화막(317b)은 습식 식각 공정에 의해 제거될 수 있다. 산화막(317b)은, 부산물 영역(319a)과는 달리, 식각 용액의 침투를 방해하지 않는다. In some embodiments of the present invention, the rest 315b and the oxide layer 317b of the sacrificial gate structure 315 may be removed by a wet etching process. Unlike the by-product region 319a, the oxide layer 317b does not interfere with penetration of the etching solution.

따라서, 희생 게이트 구조체(315)의 나머지(315b) 및 산화막(317b) 내에 식각 용액이 침투되어, 희생 게이트 구조체(315)의 나머지(315b) 및 산화막(317b)이 제거될 수 있다. Accordingly, the etching solution may penetrate into the remaining portion 315b of the sacrificial gate structure 315 and the oxide layer 317b, so that the remaining portion 315b and the oxide layer 317b of the sacrificial gate structure 315 may be removed.

이 경우, 습식 식각 공정에 의해, 게이트 스페이서(320)의 측면에 형성된 스페이서-산화막(322) 또한 제거될 수 있다. In this case, the spacer-oxide layer 322 formed on the side surface of the gate spacer 320 may also be removed by a wet etching process.

본 발명의 몇몇 실시예에서, 희생 게이트 구조체(315)의 나머지(315b) 및 산화막(317b)을 제거하는 공정은, 희생 게이트 구조체(315)의 나머지(315b)의 상면에 산화막(317b)을 형성하는 공정과 엑스-시츄로 수행될 수 있다. In some embodiments of the present invention, in the process of removing the remaining portion 315b and the oxide layer 317b of the sacrificial gate structure 315, the oxide layer 317b is formed on the top surface of the remaining portion 315b of the sacrificial gate structure 315. It can be performed in a process and ex-situ.

예를 들어, 산화막(317b)은 산소 에싱(O2 ashing) 공정에 의해 형성될 수 있다. 또는, 희생 게이트 구조체(315)의 나머지(315b) 및 산화막(317b)은 습식 식각 공정에 의해 제거될 수 있다. 이때, 세정 공정과 습식 식각 공정은 상이한 반응 챔버 내에서 수행될 수 있다. 즉, 산화 공정 이후에, 웨이퍼는 새로운 반응 챔버로 이동될 수 있고, 새로운 반응 챔버 내에서 습식 식각 공정이 수행될 수 있다. For example, an oxide film (317b) may be formed by oxygen ashing process (O 2 ashing). Alternatively, the remaining 315b and the oxide layer 317b of the sacrificial gate structure 315 may be removed by a wet etching process. In this case, the cleaning process and the wet etching process may be performed in different reaction chambers. That is, after the oxidation process, the wafer may be moved to a new reaction chamber, and a wet etching process may be performed in the new reaction chamber.

본 발명의 몇몇 실시예에서, 희생 게이트 구조체(315)의 나머지(315b) 및 산화막(317b)을 제거하는 공정은, 희생 게이트 구조체(315)의 나머지(315b)의 상면에 산화막(317b)을 형성하는 공정과 인-시츄로 수행될 수 있다. In some embodiments of the present invention, in the process of removing the remaining portion 315b and the oxide layer 317b of the sacrificial gate structure 315, the oxide layer 317b is formed on the top surface of the remaining portion 315b of the sacrificial gate structure 315. It can be performed in-situ and in the process.

예를 들어, 산화막(317b)은 세정 공정에서 사용되는 세정 용액에 의해 형성될 수 있다. 또는, 희생 게이트 구조체(315)의 나머지(315b) 및 산화막(317b)은 습식 식각 공정에 의해 제거될 수 있다. 이때, 세정 공정과 습식 식각 공정은 동일한 반응 챔버 내에서 수행될 수 있다. For example, the oxide film 317b may be formed by a cleaning solution used in a cleaning process. Alternatively, the remaining 315b and the oxide layer 317b of the sacrificial gate structure 315 may be removed by a wet etching process. In this case, the cleaning process and the wet etching process may be performed in the same reaction chamber.

구체적으로 예를 들어, 세정 공정 및 습식 식각 공정은, 반응 챔버 내로 순차적으로 제공되는, 세정 용액 및 식각 용액을 이용하여 연속적으로 수행될 수 있다. Specifically, for example, the cleaning process and the wet etching process may be continuously performed using a cleaning solution and an etching solution that are sequentially provided into the reaction chamber.

도 12를 참고하면, 게이트 트렌치(315T) 상에 계면막(610), 유전막(620), 하부 도전막(630), 및 상부 도전층(640)이 순차적으로 형성된다.Referring to FIG. 12, an interface layer 610, a dielectric layer 620, a lower conductive layer 630, and an upper conductive layer 640 are sequentially formed on the gate trench 315T.

상술한 것과 같이, 게이트 스페이서(320)는 기판(100)의 상면으로부터 멀어짐에 따라 폭이 연속적으로 좁아지는 제2 부분을 포함한다. 따라서, 게이트 트렌치(315T)의 폭은 기판(100)의 상면으로부터 멀어짐에 따라 넓어진다. As described above, the gate spacer 320 includes a second portion whose width is continuously narrowed as it moves away from the upper surface of the substrate 100. Accordingly, the width of the gate trench 315T increases as it moves away from the upper surface of the substrate 100.

이러한 게이트 트렌치(315T)의 구조는, 유전막(620), 하부 도전막(630), 및 상부 도전층(640)을 형성하는 공정에서 보이드가 발생하는 것을 방지할 수 있다. The structure of the gate trench 315T may prevent voids from occurring in a process of forming the dielectric layer 620, the lower conductive layer 630, and the upper conductive layer 640.

계면막(610)은 게이트 트렌치(315T)의 바닥면에 형성될 수 있다. 계면막(610)은 실리콘 산화막을 포함할 수 있다. The interface layer 610 may be formed on the bottom surface of the gate trench 315T. The interface layer 610 may include a silicon oxide layer.

예를 들어, 계면막(610)은 화학적 산화 방법, 자외선 산화(UV oxidation) 방법 또는 듀얼 플라즈마 산화(Dual Plasma oxidation) 방법 등을 이용하여 형성될 수 있다.For example, the interface layer 610 may be formed using a chemical oxidation method, an ultraviolet oxidation method, a dual plasma oxidation method, or the like.

유전막(620)은 계면막(610) 상에 형성된다. 유전막(620)은 층간 절연막(400)의 상면, 게이트 스페이서(320)의 상면, 및 게이트 트렌치(315T)의 측면 및 바닥면을 따라 컨포말(conformally)하게 형성될 수 있다. The dielectric layer 620 is formed on the interface layer 610. The dielectric layer 620 may be conformally formed along the top surface of the interlayer insulating layer 400, the top surface of the gate spacer 320, and side and bottom surfaces of the gate trench 315T.

예를 들어, 유전막(620)은 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다. For example, the dielectric layer 620 may be formed using a chemical vapor deposition method (CVD) or an atomic layer deposition method (ALD).

유전막(620)은 고유전율 유전막을 포함할 수 있고, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다. The dielectric film 620 may include a high-k dielectric film, for example, hafnium oxide, hafnium silicon oxide, lanthanum oxide, lanthanum aluminum oxide, Zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, It may contain one or more of strontium titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, or lead zinc niobate. However, it is not limited thereto.

하부 도전막(630)은 유전막(620) 상에 형성된다. 하부 도전막(630)은 층간 절연막(400)의 상면, 게이트 스페이서(320)의 상면, 및 게이트 트렌치(315T)의 측면 및 바닥면을 따라 컨포말(conformally)하게 형성될 수 있다. 즉, 하부 도전막(630)은 유전막(620)을 따라 컨포말하게 형성될 수 있다.The lower conductive layer 630 is formed on the dielectric layer 620. The lower conductive layer 630 may be conformally formed along the top surface of the interlayer insulating layer 400, the top surface of the gate spacer 320, and side and bottom surfaces of the gate trench 315T. That is, the lower conductive layer 630 may be conformally formed along the dielectric layer 620.

도 12에서, 하부 도전막(630)은 하나의 층을 포함한 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 하부 도전막(630)은 복수의 층을 포함할 수도 있다. In FIG. 12, the lower conductive layer 630 is illustrated as including one layer, but the present invention is not limited thereto. For example, the lower conductive layer 630 may include a plurality of layers.

하부 도전막(630)은 n형 일함수 조절막을 포함할 수 있다. 일 예로, 하부 도전막(630)은 TiAl, TiAlN, TaC, 또는 TiC을 포함하는 그룹에서 선택된 물질일 수 있다. 다른 예로, 하부 도전막(630)은 TiAl막일 수 있다.The lower conductive layer 630 may include an n-type work function control layer. For example, the lower conductive layer 630 may be a material selected from a group including TiAl, TiAlN, TaC, or TiC. As another example, the lower conductive layer 630 may be a TiAl layer.

하부 도전막(630)은 p형 일함수 조절막을 포함할 수 있다. 일 예로, 하부 도전막(630)은 TiN 또는 TaN 중 적어도 하나를 포함할 수 있다. 다른 예로, 하부 도전막(630)은 TiN막 또는 TaN막을 포함할 수 있다. 또 다른 예로, 하부 도전막(630)은 TaN막 및 TiN막으로 이루어진 이중막을 포함할 수 있다.The lower conductive layer 630 may include a p-type work function control layer. For example, the lower conductive layer 630 may include at least one of TiN and TaN. As another example, the lower conductive layer 630 may include a TiN layer or a TaN layer. As another example, the lower conductive layer 630 may include a double layer made of a TaN layer and a TiN layer.

본 발명의 몇몇 실시예에 따르면, 하부 도전막(630)은 n형 일함수 조절막 및 p형 일함수 조절막을 모두 포함할 수 있다.According to some embodiments of the present invention, the lower conductive layer 630 may include both an n-type work function controlling layer and a p-type work function controlling layer.

상부 도전층(640)은 하부 도전막(630) 상에 형성된다. 상부 도전층(640)은 층간 절연막(400)의 상면, 게이트 스페이서(320)의 상면, 및 게이트 트렌치(315T)의 측면 및 바닥면을 따라 형성될 수 있다. 즉, 상부 도전층(640)은 하부 도전막(630)에 의해 형성되는 트렌치를 채우도록 형성될 수 있다. The upper conductive layer 640 is formed on the lower conductive layer 630. The upper conductive layer 640 may be formed along the top surface of the interlayer insulating layer 400, the top surface of the gate spacer 320, and side and bottom surfaces of the gate trench 315T. That is, the upper conductive layer 640 may be formed to fill a trench formed by the lower conductive layer 630.

도 12에서, 상부 도전층(640)은 하나의 층을 포함한 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 상부 도전층(640)은 복수의 층을 포함할 수도 있다. In FIG. 12, the upper conductive layer 640 is illustrated as including one layer, but the present invention is not limited thereto. For example, the upper conductive layer 640 may include a plurality of layers.

예를 들어, 상부 도전층(640)은 TiAl막, TiN막 및 Al막이 순차적으로 적층된 구조이거나, TiN막, TiAl막, TiN막 및 Al막이 순차적으로 적층된 구조이거나, TiAl막, TiN막, Ti막 및 Al막이 순차적으로 적층된 구조이거나, TiN막, TiAl막, TiN막, Ti막 및 Al막이 순차적으로 적층된 구조 중 하나를 포함할 수 있다. For example, the upper conductive layer 640 is a structure in which a TiAl film, a TiN film, and an Al film are sequentially stacked, a TiN film, a TiAl film, a TiN film, and an Al film are sequentially stacked, or a TiAl film, a TiN film, A structure in which a Ti layer and an Al layer are sequentially stacked, or a structure in which a TiN layer, a TiAl layer, a TiN layer, a Ti layer, and an Al layer are sequentially stacked may be included.

또는, 상부 도전층(640)은 예를 들어, TiN막, TiAlC막, TiN막 및 W막이 순차적으로 적층된 구조이거나, TiN막, TiAl막, TiN막 및 W막이 순차적으로 적층된 구조 중 하나를 포함할 수 있다. Alternatively, the upper conductive layer 640 may have a structure in which a TiN film, a TiAlC film, a TiN film, and a W film are sequentially stacked, or a structure in which a TiN film, a TiAl film, a TiN film, and a W film are sequentially stacked. Can include.

도 13을 참고하면, 유전막(620), 하부 도전막(630), 및 상부 도전층(640)이 평탄화되어, 게이트 전극(600)이 형성된다. 게이트 전극(600)은 계면막(610), 유전막(620)의 일부, 하부 도전막(630)의 일부, 및 상부 도전층(640)의 일부를 포함할 수 있다.Referring to FIG. 13, the dielectric layer 620, the lower conductive layer 630, and the upper conductive layer 640 are planarized to form a gate electrode 600. The gate electrode 600 may include an interface layer 610, a portion of the dielectric layer 620, a portion of the lower conductive layer 630, and a portion of the upper conductive layer 640.

예를 들어, 유전막(620), 하부 도전막(630), 및 상부 도전층(640)은 CMP 공정 등의 평탄화 공정에 의해, 평탄화될 수 있다.For example, the dielectric layer 620, the lower conductive layer 630, and the upper conductive layer 640 may be planarized by a planarization process such as a CMP process.

도 13의 평탄화 공정은, 층간 절연막(400)의 상면, 게이트 스페이서(320)의 상면, 및 게이트 전극(600)의 상면을 노출될 때까지 수행될 수 있다.The planarization process of FIG. 13 may be performed until the upper surface of the interlayer insulating layer 400, the upper surface of the gate spacer 320, and the upper surface of the gate electrode 600 are exposed.

즉, 게이트 스페이서(320)는, 여전히, 기판(100)의 상면으로부터 멀어짐에 따라 폭이 일정한 제1 부분(320a) 및 기판(100)의 상면으로부터 멀어짐에 따라 폭이 연속적으로 감소하는 제2 부분(320b)을 포함할 수 있다. That is, the gate spacer 320 is still, a first portion 320a having a constant width as it moves away from the top surface of the substrate 100 and a second portion whose width continuously decreases as it moves away from the top surface of the substrate 100 It may include (320b).

이하에서, 도 1 내지 도 6, 도 12, 도13, 및 도 14 내지 도 19를 참고하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명한다. 설명의 편의를 위해, 전술한 내용과 중복되는 내용은 생략한다.Hereinafter, a method of manufacturing a semiconductor device according to some embodiments of the present invention will be described with reference to FIGS. 1 to 6, 12, 13, and 14 to 19. For convenience of description, content that is duplicated with the above-described content will be omitted.

도 14 내지 도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 14 내지 도 19에서는 설명의 편의를 위해서, 기판 내에 형성되는 STI(shallow trench isolation)와 같은 소자 분리막 등의 도시는 생략한다.14 to 19 are diagrams of intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention. In FIGS. 14 to 19, for convenience of description, illustration of a device isolation layer such as shallow trench isolation (STI) formed in the substrate is omitted.

도 14를 참고하면, 층간 절연막(400) 및 게이트 스페이서(320) 상에 마스크 패턴(510) 및 감광막 패턴(520)이 형성된다. 마스크 패턴(510) 및 감광막 패턴(520)은 희생 게이트 구조체(315)를 노출시킬 수 있다. Referring to FIG. 14, a mask pattern 510 and a photoresist pattern 520 are formed on the interlayer insulating layer 400 and the gate spacer 320. The mask pattern 510 and the photoresist pattern 520 may expose the sacrificial gate structure 315.

마스크 패턴(510)은 감광막 패턴(520)을 이용한 포토리소그래피(photolithography) 공정에 의해 형성될 수 있다. 예를 들어, 층간 절연막(400) 및 게이트 스페이서(320) 상에 마스크 층 및 감광막 패턴(520)이 형성된 뒤, 포토리소그래피 공정에 의해, 마스크 패턴이 형성될 수 있다. The mask pattern 510 may be formed by a photolithography process using the photoresist pattern 520. For example, after the mask layer and the photoresist pattern 520 are formed on the interlayer insulating layer 400 and the gate spacer 320, a mask pattern may be formed by a photolithography process.

도 15를 참고하면, 마스크 패턴(510) 및 감광막 패턴(520)을 이용하여, 희생 게이트 구조체(315)의 일부(315a)가 제거된다. 희생 게이트 구조체(315)의 나머지(315b)는 기판(100) 상에 남아있을 수 있다. Referring to FIG. 15, a portion 315a of the sacrificial gate structure 315 is removed using the mask pattern 510 and the photoresist pattern 520. The rest 315b of the sacrificial gate structure 315 may remain on the substrate 100.

도 16을 참고하면, 마스크 패턴(510) 상에 배치된 감광막 패턴(520)이 제거된다. 감광막 패턴(520)은 스트립 공정에 의해 제거될 수 있다. Referring to FIG. 16, the photoresist pattern 520 disposed on the mask pattern 510 is removed. The photoresist pattern 520 may be removed by a strip process.

이때, 마스크 패턴(510)은 스트립 공정에 의해 제거되지 않을 수 있다. 마스크 패턴(510)은 희생 게이트 구조체(315)의 나머지(315b)를 제거하는 공정에서 사용될 수 있다.In this case, the mask pattern 510 may not be removed by a strip process. The mask pattern 510 may be used in a process of removing the rest 315b of the sacrificial gate structure 315.

도 17을 참고하면, 희생 게이트 구조체(315)의 나머지(315b)의 상면에 산화막(317b)이 형성된다. 산화막(317b)은 산화 공정에 의해 형성될 수 있다.Referring to FIG. 17, an oxide film 317b is formed on the top surface of the remaining portion 315b of the sacrificial gate structure 315. The oxide film 317b may be formed by an oxidation process.

산화 공정에 의해, 희생 게이트 구조체(315)의 상면에 형성된 부산물 영역(319a)이 산화될 수 있다. The by-product region 319a formed on the upper surface of the sacrificial gate structure 315 may be oxidized by the oxidation process.

도 18을 참고하면, 희생 게이트 구조체(315)의 나머지(315b) 및 산화막(317b)이 제거되어, 기판(100) 상에 게이트 트렌치(315T)가 형성된다. 게이트 트렌치(315T)에 의해, 기판(100)의 상면의 일부가 노출될 수 있다. 이때, 게이트 스페이서(320)의 측면에 형성된 스페이서-산화막(322)이 제거될 수 있다. Referring to FIG. 18, the rest of the sacrificial gate structure 315 315b and the oxide layer 317b are removed to form a gate trench 315T on the substrate 100. A part of the upper surface of the substrate 100 may be exposed by the gate trench 315T. In this case, the spacer-oxide layer 322 formed on the side surface of the gate spacer 320 may be removed.

본 발명의 몇몇 실시예에서, 희생 게이트 구조체(315)의 나머지(315b) 및 산화막(317b)은 습식 식각 공정에 의해 제거될 수 있다. 예를 들어, 습식 식각 공정은 마스크 패턴(510)을 이용하여, 희생 게이트 구조체(315)의 나머지(315b) 및 산화막(317b)에 식각 용액을 제공할 수 있다.In some embodiments of the present invention, the rest 315b and the oxide layer 317b of the sacrificial gate structure 315 may be removed by a wet etching process. For example, in the wet etching process, an etching solution may be provided to the remaining 315b of the sacrificial gate structure 315 and the oxide layer 317b using the mask pattern 510.

도 19를 참고하면, 층간 절연막(400) 및 게이트 스페이서(320) 상에 배치된 마스크 패턴(510)이 제거된다. 마스크 패턴(510)은 스트립 공정에 의해 제거될 수 있다. Referring to FIG. 19, the interlayer insulating layer 400 and the mask pattern 510 disposed on the gate spacer 320 are removed. The mask pattern 510 may be removed by a strip process.

다시 도 12를 참고하면, 게이트 트렌치(315T) 상에 계면막(610), 유전막(620), 하부 도전막(630), 및 금속 게이트 전극(600)이 순차적으로 형성된다.Referring back to FIG. 12, an interface layer 610, a dielectric layer 620, a lower conductive layer 630, and a metal gate electrode 600 are sequentially formed on the gate trench 315T.

다시 도 13을 참고하면, 유전막(620), 하부 도전막(630), 및 상부 도전층(640)이 평탄화되어, 게이트 전극(600)이 형성된다. Referring back to FIG. 13, the dielectric layer 620, the lower conductive layer 630, and the upper conductive layer 640 are planarized to form the gate electrode 600.

이하에서, 도 1 내지 12 및 도 20을 참고하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명한다. 설명의 편의를 위해, 전술한 내용과 중복되는 내용은 생략한다.Hereinafter, a method of manufacturing a semiconductor device according to some embodiments of the present invention will be described with reference to FIGS. 1 to 12 and 20. For convenience of description, content that is duplicated with the above-described content will be omitted.

도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 21에서는 설명의 편의를 위해서, 기판 내에 형성되는 STI(shallow trench isolation)와 같은 소자 분리막 등의 도시는 생략한다.20 are diagrams of intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention. In FIG. 21, for convenience of description, illustration of a device isolation layer such as shallow trench isolation (STI) formed in the substrate is omitted.

도 20을 참고하면, 유전막(620), 하부 도전막(630), 및 상부 도전층(640)이 평탄화되어, 게이트 전극(600)이 형성된다.Referring to FIG. 20, the dielectric layer 620, the lower conductive layer 630, and the upper conductive layer 640 are planarized to form a gate electrode 600.

평탄화 공정에 의해서, 층간 절연막(400)의 일부, 게이트 스페이서(320)의 제2 부분(320b)의 일부, 및 게이트 전극(600)의 일부가 제거될 수 있다. A part of the interlayer insulating layer 400, a part of the second part 320b of the gate spacer 320, and a part of the gate electrode 600 may be removed by the planarization process.

즉, 게이트 스페이서(320)는, 여전히, 기판(100)의 상면으로부터 멀어짐에 따라 폭이 일정한 제1 부분(320a) 및 기판(100)의 상면으로부터 멀어짐에 따라 폭이 연속적으로 감소하는 제2 부분(320b)을 포함할 수 있다. That is, the gate spacer 320 is still, a first portion 320a having a constant width as it moves away from the top surface of the substrate 100 and a second portion whose width continuously decreases as it moves away from the top surface of the substrate 100 It may include (320b).

이하에서, 도 1 내지 12 및 도 21을 참고하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명한다. 설명의 편의를 위해, 전술한 내용과 중복되는 내용은 생략한다.Hereinafter, a method of manufacturing a semiconductor device according to some embodiments of the present invention will be described with reference to FIGS. 1 to 12 and 21. For convenience of description, content that is duplicated with the above-described content will be omitted.

도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 21에서는 설명의 편의를 위해서, 기판 내에 형성되는 STI(shallow trench isolation)와 같은 소자 분리막 등의 도시는 생략한다.21 are diagrams of intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention. In FIG. 21, for convenience of description, illustration of a device isolation layer such as shallow trench isolation (STI) formed in the substrate is omitted.

도 21을 참고하면, 유전막(620), 하부 도전막(630), 및 상부 도전층(640)이 평탄화되어, 게이트 전극(600)이 형성된다.Referring to FIG. 21, the dielectric layer 620, the lower conductive layer 630, and the upper conductive layer 640 are planarized to form a gate electrode 600.

평탄화 공정에 의해서, 층간 절연막(400)의 일부, 게이트 스페이서(320)의 제2 부분(320b), 게이트 스페이서(320)의 제1 부분(320a)의 일부, 및 게이트 전극(600)의 일부가 제거될 수 있다. By the planarization process, a part of the interlayer insulating film 400, the second part 320b of the gate spacer 320, a part of the first part 320a of the gate spacer 320, and a part of the gate electrode 600 are Can be removed.

평탄화 공정에 의해서, 기판(100)의 상면으로부터 멀어짐에 따라 폭이 연속적으로 감소하는 게이트 스페이서(320)의 제2 부분(320b)이 제거될 수 있다. Through the planarization process, the second portion 320b of the gate spacer 320 whose width continuously decreases as it moves away from the upper surface of the substrate 100 may be removed.

이때, 게이트 스페이서(320)는, 기판(100)의 상면으로부터 멀어짐에 따라 폭이 일정한 제1 부분(320a)만을 포함할 수 있다. In this case, the gate spacer 320 may include only the first portion 320a having a constant width as it moves away from the upper surface of the substrate 100.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.The embodiments of the present invention have been described above with reference to the accompanying drawings, but the present invention is not limited to the above embodiments, and may be manufactured in various different forms, and having ordinary knowledge in the technical field to which the present invention pertains. It will be understood that a person can be implemented in other specific forms without changing the technical spirit or essential features of the present invention. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

100: 기판 110: 소오스/드레인 영역
200: 희생 유전층 300: 희생 게이트 층
315: 희생 게이트 구조체 320: 게이트 스페이서
400: 층간 절연막 510: 마스크 패턴
520: 감광막 패턴 600: 게이트 전극100: substrate 110: source/drain area
200: sacrificial dielectric layer 300: sacrificial gate layer
315: sacrificial gate structure 320: gate spacer
400: interlayer insulating film 510: mask pattern
520: photoresist pattern 600: gate electrode

Claims (10)

기판 상에 희생 게이트 구조체를 형성하고,
상기 희생 게이트 구조체의 일부를 제거한 후, 상기 희생 게이트 구조체의 나머지의 상면을 산화시켜 산화막을 형성하고,
상기 산화막 및 상기 희생 게이트 구조체의 나머지를 제거하여, 상기 기판 상에 트렌치를 형성하고,
상기 트렌치를 채우는 게이트 전극을 형성하는 것을 포함하는 반도체 장치 제조 방법.Forming a sacrificial gate structure on the substrate,
After removing a part of the sacrificial gate structure, an oxide film is formed by oxidizing the remaining top surface of the sacrificial gate structure,
By removing the rest of the oxide layer and the sacrificial gate structure, a trench is formed on the substrate,
A method of manufacturing a semiconductor device comprising forming a gate electrode filling the trench. 제1 항에 있어서,
상기 희생 게이트 구조체는 폴리 실리콘(poly Si)을 포함하는, 반도체 장치 제조 방법.According to claim 1,
The sacrificial gate structure comprises polysilicon (poly Si), a method of manufacturing a semiconductor device. 제1 항에 있어서,
상기 희생 게이트 구조체의 일부를 제거하는 것은, 건식 식각 공정을 이용하는, 반도체 장치 제조 방법.According to claim 1,
Removing a part of the sacrificial gate structure is a method of manufacturing a semiconductor device using a dry etching process. 제1 항에 있어서,
상기 산화막 및 상기 희생 게이트 구조체의 나머지를 제거하는 것은, 습식 식각 공정을 이용하는, 반도체 장치 제조 방법.According to claim 1,
Removing the remainder of the oxide layer and the sacrificial gate structure using a wet etching process, a method of manufacturing a semiconductor device. 제1 항에 있어서,
상기 산화막을 형성하는 것은, 상기 희생 게이트 구조체의 일부를 제거하는 것과 인-시츄(in-situ)로 수행되는, 반도체 장치 제조 방법.According to claim 1,
The forming of the oxide layer is performed in-situ with removing a part of the sacrificial gate structure. 제1 항에 있어서,
상기 산화막을 형성하는 것은, 상기 희생 게이트 구조체의 일부를 제거하는 것 및 상기 산화막 및 상기 희생 게이트 구조체의 나머지를 제거하는 것과 엑스-시츄(ex-situ)로 수행되는, 반도체 장치 제조 방법.According to claim 1,
The forming of the oxide layer is performed by removing a part of the sacrificial gate structure, removing the oxide layer and the rest of the sacrificial gate structure, and ex-situ. 제1 항에 있어서,
상기 산화막을 형성하는 것은, 산소(O2), 오존(O3), 또는 아산화 질소(N2O) 가스의 플라즈마를 이용하는 반도체 장치 제조 방법.According to claim 1,
The formation of the oxide film is a method of manufacturing a semiconductor device using plasma of oxygen (O2), ozone (O3), or nitrous oxide (N2O) gas. 제1 항에 있어서,
상기 산화막을 형성하는 것은, 상기 산화막 및 상기 희생 게이트 구조체의 나머지를 제거하는 것과 인-시츄로 수행되는, 반도체 장치 제조 방법.According to claim 1,
The forming of the oxide film is performed in-situ with removing the oxide film and the rest of the sacrificial gate structure. 제1 항에 있어서,
상기 산화막은 상기 희생 게이트 구조체의 상면을 세정 용액을 이용하여 세정하는 것에 의해 형성되는 반도체 장치 제조 방법.According to claim 1,
The oxide film is formed by cleaning the upper surface of the sacrificial gate structure using a cleaning solution. 제9 항에 있어서,
상기 세정 용액은 암모니아(NH4OH) 및 과산화수소(H2O2)를 포함하는, 반도체 장치 제조 방법.The method of claim 9,
The cleaning solution includes ammonia (NH4OH) and hydrogen peroxide (H2O2).
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