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KR20200094243A - 표시 장치 - Google Patents

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KR20200094243A
KR20200094243A KR1020190011011A KR20190011011A KR20200094243A KR 20200094243 A KR20200094243 A KR 20200094243A KR 1020190011011 A KR1020190011011 A KR 1020190011011A KR 20190011011 A KR20190011011 A KR 20190011011A KR 20200094243 A KR20200094243 A KR 20200094243A
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KR
South Korea
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heat dissipation
disposed
power voltage
layer
substrate
Prior art date
Application number
KR1020190011011A
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English (en)
Inventor
황세자출
김도엽
최동욱
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to CN201980090273.0A priority patent/CN113348567A/zh
Priority to EP19912756.4A priority patent/EP3920252A4/en
Priority to JP2021543266A priority patent/JP7376601B2/ja
Priority to PCT/KR2019/015753 priority patent/WO2020159045A1/ko
Priority to US17/310,324 priority patent/US20220077419A1/en
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Abstract

표시 장치가 제공된다. 표시 장치는 서브 화소들과 상기 서브 화소들 중 적어도 하나에 전기적으로 연결되는 방열 패드를 포함하는 표시 패널, 상기 방열 패드 상에 배치되는 방열 시트, 및 상기 방열 시트와 상기 방열 패드 사이에 배치되어 상기 방열 시트와 상기 방열 패드를 접착하는 절연 방열 접착층을 구비한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근에 표시 장치는 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display Device, OLED)와 같은 박막 표시 장치로 개발되고 있다. 이로 인해, 표시 장치는 스마트폰, 태블릿 PC, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 텔레비전(TV)에 적용되고 있다. 그 뿐만 아니라, 표시 장치는 자동차의 계기판, 및 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display)에 적용되고 있다.
한편, 한 여름에 자동차의 내부 온도는 80~90℃까지 상승할 수 있다. 이로 인해, 80~90℃의 온도에서 자동차에 적용된 표시 장치가 구동되는 경우, 표시 장치의 내부 온도 역시 높게 상승하게 된다. 그러므로, 표시 장치의 특성이 악화되거나 표시 장치의 수명이 줄어들 수 있다.
본 발명이 해결하고자 하는 과제는 방열 효과를 높일 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 서브 화소들과 상기 서브 화소들 중 적어도 하나에 전기적으로 연결되는 방열 패드를 포함하는 표시 패널, 상기 방열 패드 상에 배치되는 방열 시트, 및 상기 방열 시트와 상기 방열 패드 사이에 배치되어 상기 방열 시트와 상기 방열 패드를 접착하는 절연 방열 접착층을 구비한다.
상기 표시 패널은 상기 서브 화소들 중 적어도 하나와 상기 방열 패드를 전기적으로 연결하는 도전 라인을 더 포함한다.
상기 표시 패널은 제2 전원 전압이 인가되는 제2 전원 전압 라인을 더 포함하고, 상기 도전 라인은 상기 제2 전원 전압 라인과 교차한다.
상기 표시 패널은 상기 서브 화소들이 배치되는 상기 표시 영역을 둘러싸는 밀봉재를 더 포함하고, 상기 도전 라인은 상기 밀봉재와 교차한다.
상기 밀봉재는 상기 제2 전원 전압 라인의 외측에 배치되고, 상기 방열 패드는 상기 밀봉재의 외측에 배치된다.
상기 화소들 각각은 발광 소자, 및 게이트 전극에 인가된 데이터 전압에 따라 상기 제2 전원 전압보다 높은 제1 전원 전압이 인가되는 제1 전원 라인으로부터 상기 발광 소자로 흐르는 전류를 제어하기 위한 구동 트랜지스터를 포함한다.
상기 도전 라인에는 상기 제1 전원 전압이 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인 상에 배치된다.
상기 화소들 각각은 상기 구동 트랜지스터의 게이트 전극을 초기화 전압으로 초기화하기 위한 초기화 트랜지스터를 더 포함한다.
상기 도전 라인에는 상기 초기화 전압이 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인 상에 배치된다.
상기 화소들 각각은 스캔 신호에 따라 상기 데이터 전압을 상기 구동 트랜지스터의 게이트 전극에 공급하기 위한 스캔 트랜지스터를 더 포함한다.
상기 도전 라인에는 상기 데이터 전압이 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인 상에 배치된다.
상기 도전 라인에는 상기 스캔 신호가 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인과 동일한 층에 배치된다.
상기 도전 라인은 상기 제2 전원 전압 라인 상에 배치되는 스캔 연결 전극을 포함한다.
상기 화소들 각각은 발광 제어 신호에 따라 상기 구동 트랜지스터를 통해 상기 제1 전원 라인으로부터 상기 발광 소자로 흐르는 전류를 차단하는 발광 제어 트랜지스터를 더 포함한다.
상기 도전 라인에는 상기 발광 제어 신호가 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인과 동일한 층에 배치된다.
상기 화소들 각각은 상기 구동 트랜지스터의 액티브층 아래에 배치되는 광 차단층을 더 포함하며, 상기 도전 라인은 상기 광 차단층과 접속된다.
상기 도전 라인은 상기 제2 전원 전압 라인 아래에 배치된다.
상기 표시 패널은 제2 전원 전압이 인가되는 제2 전원 전압 라인을 더 포함하고, 상기 도전 라인은 상기 제2 전원 전압 라인에 접속된다.
상기 표시 패널은 제1 기판, 상기 제1 기판 상에 배치되는 제2 기판을 포함하고, 상기 방열 패드는 상기 제2 기판에 의해 덮이지 않은 상기 제1 기판의 일 측에 배치된다.
상기 방열 시트는 상기 제1 기판의 상면 일부, 일 측면, 및 하면 일부 상에 배치된다.
상기 표시 패널은 상기 제2 기판에 의해 덮이지 않은 상기 제1 기판의 타 측에 배치되는 표시 패드들을 더 포함한다.
상기 표시 패널의 표시 패드들 상에 부착되는 연성 회로 보드를 더 구비한다.
상기 절연 방열 접착층은 열 전도성 실리콘 접착제이다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 서브 화소에 전기적으로 연결된 도 전 라인은 표시 패널의 비표시 영역에 형성된 방열 패드에 접속될 수 있다. 이로 인해, 서브 화소에 전기적으로 연결된 도전 라인에 발생된 열은 방열 패드, 절연 방열 접착층, 및 방열 시트를 통해 방출될 수 있다. 따라서, 표시 장치의 내부 온도 상승으로 인해, 표시 장치의 특성이 악화되거나 표시 장치의 수명이 줄어드는 것을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 도 1의 표시 장치의 일 예를 보여주는 분해 사시도이다.
도 3은 도 1의 Ⅰ-Ⅰ’의 일 예를 보여주는 단면도이다.
도 4는 도 3의 표시 패널의 일 예를 보여주는 평면도이다.
도 5는 도 4의 A 영역의 확대 평면도이다.
도 6은 도 4의 서브 화소의 일 예를 보여주는 평면도이다.
도 7은 도 5의 Ⅱ-Ⅱ’의 일 예를 보여주는 단면도이다.
도 8은 도 6의 Ⅲ-Ⅲ’의 일 예를 보여주는 단면도이다.
도 9는 도 5의 Ⅱ-Ⅱ’의 다른 예를 보여주는 단면도이다.
도 10은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다.
도 11은 도 10의 B 영역의 확대 평면도이다.
도 12는 도 11의 Ⅳ-Ⅳ’의 일 예를 보여주는 단면도이다.
도 13은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다.
도 14는 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다.
도 15는 도 15의 C 영역의 확대 평면도이다.
도 16은 도 15의 Ⅴ-Ⅴ’의 일 예를 보여주는 단면도이다.
도 17은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다.
도 18은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다.
도 19는 도 18의 E 영역의 확대 평면도이다.
도 20은 도 19의 Ⅵ-Ⅵ’의 일 예를 보여주는 단면도이다.
도 21은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다.
도 22는 도 21의 F 영역의 확대 평면도이다.
도 23은 도 22의 Ⅶ-Ⅶ’의 일 예를 보여주는 단면도이다.
도 24a 및 도 24b는 일 실시예에 따른 표시 장치가 자동차에 적용된 예들을 보여주는 예시도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 도 1의 표시 장치의 일 예를 보여주는 분해 사시도이다. 도 3은 도 1의 Ⅰ-Ⅰ’의 일 예를 보여주는 단면도이다.
도 1 내지 도 3을 참조하면, 일 실시예에 따른 표시 장치(10)는 커버 윈도우(100), 터치 감지 장치(200), 터치 회로 보드(210), 표시 패널(300), 표시 회로 보드(310), 패널 하부 부재(400), 방열 시트(500), 및 하부 커버(800)를 포함한다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 패널(300)을 기준으로 터치 감지 장치(200)이 배치되는 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 패널(300)을 기준으로 하부 커버(800)가 배치되는 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 패널(300)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
또한, 표시 장치(10)는 유기 발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치, 양자점 발광 표시 장치, 및 마이크로 LED 표시 장치 중 어느 하나일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 이에 한정되지 않는다.
표시 장치(10)는 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 장치(10)는 도 1과 같이 제1 방향(X축 방향)의 단변과 제2 방향(Z축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Z축 방향)의 장변이 만나는 모서리는 도 1과 같이 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다.
커버 윈도우(100)는 표시 패널(300)의 상면을 커버하도록 표시 패널(300)의 상부에 배치될 수 있다. 이로 인해, 커버 윈도우(100)는 표시 패널(300)의 상면을 보호하는 기능을 할 수 있다. 커버 윈도우(100)는 도 3과 같이 접착층(110)을 통해 터치 감지 장치(200)에 부착될 수 있다. 접착층(110)은 투명 접착 필름(optically cleared adhesive film, OCA) 또는 투명 접착 레진(optically cleared resin, OCR)일 수 있다.
커버 윈도우(100)는 표시 패널(300)의 영상을 표시하는 투과부와 투과부 이외의 영역에 해당하는 차광부를 포함할 수 있다. 커버 윈도우(100)의 차광부는 표시 패널(300)의 영상 이외의 불필요한 구성들이 사용자에게 시인되지 않도록 불투명하게 형성될 수 있다. 또는, 커버 윈도우(100)의 차광부는 화상을 표시하지 않는 경우에 사용자에게 보여줄 수 있는 패턴이 형성된 데코층으로 형성될 수 있다. 예를 들어, 커버 윈도우(100)의 차광부에는 회사의 로고 또는 다양한 문자가 패턴될 수 있다.
커버 윈도우(100)는 유리, 사파이어, 및/또는 플라스틱으로 이루어질 수 있다. 커버 윈도우(100)는 리지드(rigid)하거나 플렉시블(flexible)하게 형성될 수 있다.
커버 윈도우(100)와 표시 패널(300) 사이에는 터치 감지 장치(200)가 배치될 수 있다. 터치 감지 장치(200)는 사용자의 터치 위치를 감지하기 위한 장치로서, 자기 용량(self-capacitance) 방식 또는 상호 용량(mutual capacitance) 방식과 같이 정전 용량 방식 또는 적외선 방식으로 구현될 수 있다.
터치 감지 장치(200)는 도 3과 같이 표시 패널(300)의 상부 기판 상에 배치될 수 있다. 또는, 터치 감지 장치(200)는 표시 패널(300)과 일체로 형성될 수 있다. 이 경우, 표시 패널(300)의 상부 기판은 생략되고, 터치 감지 장치(200)는 표시 패널(300)의 봉지막 상에 형성될 수 있다. 또한, 터치 감지 장치(200)는 사용자의 압력을 감지할 수 있는 압력 센서를 포함할 수 있다.
터치 감지 장치(200) 상에는 외부 광이 터치 감지 장치(200)의 라인들 또는 표시 패널(300)의 라인들에 의해 반사되어 표시 패널(300)이 표시하는 영상의 시인성이 저하되는 것을 방지하기 위해 편광 필름이 배치될 수 있다.
터치 감지 장치(200)의 일 측에는 터치 회로 보드(210)가 부착될 수 있다. 구체적으로, 터치 회로 보드(210)는 제1 이방성 도전 필름(anisotropic conductive film)(TACF)을 이용하여 터치 감지 장치(200)의 일 측에 마련된 패드들 상에 부착될 수 있다. 또한, 터치 회로 보드(210)에는 터치 접속 단자가 마련될 수 있으며, 터치 접속 단자는 도 3과 같이 표시 회로 보드(310)의 제1 커넥터(330)에 연결될 수 있다. 터치 회로 보드(210)는 연성 인쇄 회로 기판(flexible printed circuit board) 또는 칩온 필름(chip on film)일 수 있다.
터치 구동 회로(220)는 터치 감지 장치(200)에 터치 구동 신호들을 인가하고, 터치 구동 회로(220)로부터 감지 신호들을 감지하며, 감지 신호들을 분석하여 사용자의 터치 위치를 산출할 수 있다. 터치 구동 회로(220)는 집적회로(integrated circuit)로 형성되어 터치 회로 보드(210) 상에 장착될 수 있다.
표시 패널(300)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상이 표시되는 영역이며, 비표시 영역(NDA)은 영상이 표시되지 않는 영역으로, 표시 영역(NDA)의 주변 영역일 수 있다. 비표시 영역(NDA)은 도 2와 같이 표시 영역(DA)을 둘러싸도록 배치될 수 있으나, 이에 한정되지 않는다. 표시 영역(DA)은 커버 윈도우(100)의 투과부(100DA)에 중첩하고, 비표시 영역(NDA)은 커버 윈도우(100)의 차광부(100NDA)에 중첩할 수 있다.
표시 패널(300)은 제1 기판(301), 제2 기판(303), 및 제1 기판(301)과 제2 기판(303) 사이에 배치되는 화소 어레이층(302)을 포함할 수 있다.
제1 기판(301)은 플라스틱 또는 유리로 형성될 수 있다. 제1 기판(301)이 플라스틱으로 형성되는 경우, 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌나프탈레이트(polyethylenenapthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethyleneterepthalate: PET), 폴리페닐렌설파이드 (polyphenylenesulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리아세테이트(cellulosetriacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합일 수 있다.
화소 어레이층(302)은 박막 트랜지스터층과 유기 발광 소자(organic light emitting element)를 발광 소자로 이용하는 발광 소자층을 포함할 수 있으며, 서브 화소들이 매트릭스 형태로 형성될 수 있다. 화소 어레이층(302)에 대한 자세한 설명은 도 8을 결부하여 후술한다.
제1 기판(301)과 제2 기판(303)은 밀봉재(sealant, 304)에 의해 접합될 수 있다. 밀봉재(304)는 표시 패널(300)의 가장자리에 배치되므로, 화소 어레이층(302)은 밀봉재(304)에 의해 밀봉될 수 있다.
제2 기판(303)에 의해 덮이지 않은 제1 기판(301)의 일 측에는 표시 패드(DP)들이 배치될 수 있다. 또한, 제2 기판(303)에 의해 덮이지 않은 제1 기판(301)의 타 측에는 방열 패드(305)가 배치될 수 있다. 방열 패드(305)는 화소 어레이층(302)의 서브 화소들 중 적어도 하나에 전기적으로 연결된 도전 라인에 연결될 수 있다.
표시 패널(300)에 대한 자세한 설명은 도 4 내지 도 9를 결부하여 후술한다.
표시 패널(300)의 일 측에는 표시 회로 보드(310)가 부착될 수 있다. 구체적으로, 표시 회로 보드(310)의 일 단은 제2 이방성 도전 필름(DACF)을 통해 표시 패널(300)의 일 측에 마련된 표시 패드(DP)들 상에 부착될 수 있다. 표시 회로 보드(310)의 타 단은 접착 부재(610)를 통해 패널 하부 부재(400)의 하면 상에 부착될 수 있다. 터치 회로 보드(210)와 표시 회로 보드(310)는 연성 인쇄 회로 보드(flexible printed circuit board)일 수 있으며, 도 3과 같이 표시 패널(300)의 상부로부터 하부로 구부러질 수 있다. 표시 회로 보드(310)는 제1 커넥터(330)를 통해 터치 회로 보드(210)의 터치 접속 단자와 연결될 수 있다.
표시 구동 회로(320)는 표시 회로 보드(310)를 통해 표시 패널(300)을 구동하기 위한 신호들과 전압들을 출력한다. 구체적으로, 표시 구동 회로(310)는 외부로부터 디지털 비디오 데이터와 타이밍 신호들을 입력 받고, 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 표시 패드(DP)들을 통해 데이터 라인(DL)들에 공급할 수 있다. 또한, 표시 구동 회로(310)는 스캔 제어 라인(SCL)들을 통해 스캔 구동부(GDC)를 제어하기 위한 스캔 제어 신호를 생성하여 공급한다. 또한, 표시 구동 회로(310)는 표시 패널(300)의 서브 화소들에 구동에 필요한 전원 전압들, 예를 들어 도 4와 같이 제1 전원 전압 라인(VDL)들에 공급되는 제1 전원 전압, 제2 전원 전압 라인(VSL)에 공급되는 제2 전원 전압, 초기화 전압 라인(VIL)들에 공급되는 초기화 전압을 표시 패드(DP)들로 출력할 수 있다.
표시 구동 회로(320)는 집적회로(integrated circuit)로 형성되어 표시 회로 보드(310) 상에 장착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(320)는 표시 패널(300)의 일 측에 부착될 수 있다.
패널 하부 부재(400)는 표시 패널(300)의 하면에 배치될 수 있다. 패널 하부 부재(400)는 표시 패널(300)의 열을 효율적으로 방출하기 위한 방열층, 전자파를 차폐하기 위한 전자파 차폐층, 외부로부터 입사되는 광을 차단하기 위한 차광층, 외부로부터 입사되는 광을 흡수하기 위한 광 흡수층, 및 외부로부터의 충격을 흡수하기 위한 완충층 중 적어도 하나를 포함할 수 있다.
광 흡수층은 표시 패널(300)의 하부에 배치될 수 있다. 광 흡수층은 광의 투과를 저지하여 광 흡수층의 하부에 배치된 구성들이 표시 패널(300)의 상부에서 시인되는 것을 방지한다. 광 흡수층은 블랙 안료나 염료 등과 같은 광 흡수 물질을 포함할 수 있다.
완충층은 광 흡수층의 하부에 배치될 수 있다. 완충층은 외부 충격을 흡수하여 표시 패널(300)이 파손되는 것을 방지한다. 완충층은 단일층 또는 복수층으로 이루어질 수 있다. 예를 들어, 완충층은 폴리우레탄(polyurethane), 폴리카보네이트(polycarbonate), 폴리프로필렌(polypropylene), 폴리에틸렌(polyethylene)등과 같은 고분자 수지로 형성되거나, 고무, 우레탄 계열 물질, 또는 아크릴 계열 물질을 발포 성형한 스폰지 등 탄성을 갖는 물질을 포함하여 이루어질 수 있다. 완충층은 쿠션층일 수 있다.
방열층은 완충층의 하부에 배치될 수 있다. 방열층은 그라파이트나 탄소 나노 튜브 등을 포함하는 제1 방열층, 전자기파를 차폐할 수 있고 열전도성이 우수한 구리, 니켈, 페라이트, 은과 같은 금속 박막으로 형성된 제2 방열층을 포함할 수 있다.
표시 패널(300)의 타 측에는 방열 시트(500)가 부착될 수 있다. 구체적으로, 방열 시트(500)는 절연 방열 접착층(510)을 통해 표시 패널(300)의 타 측에 마련된 방열 패드(305) 상에 부착될 수 있다. 절연 방열 접착층(510)은 열 전도성 실리콘 접착제일 수 있다. 방열 시트(500)는 그라파이트, 또는 구리, 니켈, 페라이트, 은과 같이 열 전도성이 높은 금속 물질을 포함할 수 있다.
방열 시트(500)는 제1 기판(301)의 상면 일부, 제1 기판(301)의 일 측면, 및 제1 기판(301)의 하면 일부 상에 배치될 수 있다. 또한, 방열 시트(500)는 표시 패널(300)의 제2 기판(303)의 일 측면과 터치 감지 장치(200)의 일 측면 상에 배치될 수 있다. 즉, 방열 시트(500)는 도 3과 같이 “ㄷ”자 형태로 형성되어 제1 기판(301)의 일 측면, 예를 들어 상측면을 감싸도록 배치될 수 있다.
하부 커버(800)는 패널 하부 부재(400)의 하부에 배치될 수 있다. 하부 커버(800)는 표시 장치(10)의 하면 외관을 형성할 수 있다. 하부 커버(800)는 표시 패널(300)을 수용할 수 있도록 보울(bowl)과 같이 형성될 수 있다. 하부 커버(800)의 측벽들은 커버 윈도우(100)의 가장자리와 접할 수 있다. 이 경우, 하부 커버(800)의 측벽들은 접착 부재를 통해 커버 윈도우(100)의 가장자리에 접착될 수 있다.
하부 커버(800)는 스크류와 같은 고정 부재를 통해 패널 하부 부재(400) 및/또는 방열 시트(500)와 체결되거나 접착제 또는 접착 테이프와 같은 접착 부재를 통해 패널 하부 부재(400) 및/또는 방열 시트(500)에 부착될 수 있다. 하부 커버(900)는 플라스틱, 및/또는 금속을 포함할 수 있다. 하부 커버(900)는 방열 효과를 높이기 위해 스테인리스(SUS) 또는 알루미늄(Al)을 포함할 수 있다. 이 경우, 방열 시트(500)로 방출된 열은 하부 커버(800)를 통해 외부로 효과적으로 방출될 수 있다.
한편, 일 실시예에 따른 표시 장치(10)가 자동차에 적용되는 경우, 패널 하부 부재(400)와 하부 커버(800) 사이의 공간에 에어컨의 바람이 주입되도록 설계될 수 있으며, 이 경우 표시 장치(10)의 내부 온도를 쉽게 낮출 수 있다.
도 1 내지 도 3에 도시된 실시예에 의하면, 절연 방열 접착층(510)과 방열 시트(500)를 통해 표시 패널(300)의 방열 패드(305)로 전달된 열을 방출할 수 있다. 그러므로, 표시 장치(10)의 내부 온도 상승으로 인해, 표시 장치(10)의 특성이 악화되거나 표시 장치(10)의 수명이 줄어드는 것을 개선할 수 있다.
도 4는 도 3의 표시 패널의 일 예를 보여주는 평면도이다.
도 4에서는 설명의 편의를 위해 표시 패널(300)의 제2 기판(303)은 생략하였다. 또한, 도 4에서는 설명의 편의를 위해 표시 패널(300)의 서브 화소(PX)들, 스캔 라인(SL)들, 발광 제어 라인(EL)들, 데이터 라인(DL)들, 초기화 전압 라인(VIL)들, 제1 전원 전압 라인(VDL)들, 제2 전원 전압 라인(VSL), 밀봉재(sealant, 304), 방열 패드(305), 표시 패드(DP)들, 스캔 구동부(GDC)만을 도시하였다.
도 4를 참조하면, 서브 화소(PX)들은 표시 영역(DA)에 배치된다. 화소(P)들 각각은 스캔 라인(SL)들 중 적어도 하나, 발광 제어 라인(EL)들 중 적어도 하나, 데이터 라인(DL)들 중 적어도 하나, 제1 전원 라인(VDL)들 중 적어도 하나, 및 초기화 전압 라인(VIL)들 중 적어도 하나에 접속될 수 있다. 서브 화소(PX)들에 대한 자세한 설명은 도 6을 결부하여 후술한다.
스캔 라인(SL)들과 발광 제어 라인(EL)들은 제1 방향(X축 방향)으로 나란하게 형성될 수 있다. 데이터 라인(DL)들과 제1 전원 라인(VDL)들은 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다.
데이터 라인(DL)들은 데이터 라우팅 라인(DRL)들을 통해 표시 패드(DP)들에 전기적으로 연결될 수 있다. 이로 인해, 데이터 라인(DL)들은 데이터 전압들을 인가 받을 수 있다. 데이터 라우팅 라인(DRL)들 중 일부는 제1 전원 전압 전극(VDE)에 중첩될 수 있다. 이 경우, 데이터 라우팅 라인(DRL)들은 제1 전원 전압 전극(VDE) 상에 배치될 수 있다.
제1 전원 라인(VDL)들은 비표시 영역(NDA)에 배치된 제1 전원 전압 전극(VDE)에 접속될 수 있다. 제1 전원 전압 전극(VDE)은 표시 영역(DA)의 하측 바깥쪽에 배치될 수 있다. 제1 전원 전압 전극(VDE)은 제1 전원 라우팅 라인(VRL)을 통해 표시 패드(DP)들에 전기적으로 연결될 수 있다. 이로 인해, 제1 전원 전압 전극(VDE)은 제1 전원 전압을 인가 받을 수 있다.
초기화 전압 라인(VIL)들은 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다. 초기화 전압 라인(VIL)들은 표시 영역(DA) 내에서 제1 방향(X축 방향)으로 나란하게 형성될 수 있다. 따라서, 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 형성된 초기화 전압 라인(VIL)들은 표시 영역(DA) 내에서 제1 방향(X축 방향)으로 나란한 초기화 전압 라인(VIL)들과 접속될 수 있다. 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 형성된 초기화 전압 라인(VIL)들은 표시 패드(DP)들에 접속되어 초기화 전압을 인가 받을 수 있다. 초기화 전압은 제1 전원 전압보다 낮은 전압일 수 있다.
스캔 구동부(GDC)는 도 4와 같이 제1 기판(301)의 좌측에 배치될 수 있으나, 이에 한정되지 않는다. 스캔 구동부(GDC)는 제1 기판(301)의 우 측에 배치되거나 또는 제1 기판(301)의 좌측과 우측 모두에 배치될 수 있다. 스캔 구동부(GDC)는 비표시 영역(NDA)에 배치될 수 있다. 스캔 구동부(GDC)는 표시 영역(DA)의 좌측 바깥쪽에 배치된 초기화 전압 라인(VIL)의 좌측 바깥쪽에 배치될 수 있다.
스캔 구동부(GDC)는 스캔 구동부(GDC)와 표시 패드(DP)를 연결하는 스캔 제어 라인(GCL)들을 통해 스캔 제어 신호들을 입력 받는다. 스캔 구동부(GDC)는 스캔 제어 신호들에 기초하여 스캔 신호들과 발광 제어 신호들을 생성할 수 있다. 스캔 구동부(GDC)는 스캔 신호들을 스캔 라인(SL)들로 출력하고, 발광 제어 신호들을 발광 제어 라인(EL)들로 출력할 수 있다.
제2 전원 전압 라인(VSL)은 비표시 영역(NDA)에 배치되며, 표시 영역(DA)의 적어도 세 측 바깥쪽에 배치될 수 있다. 예를 들어, 제2 전원 전압 라인(VSL)은 도 4와 같이 표시 영역(DA)의 좌측, 상측, 및 우측 바깥쪽에 배치될 수 있다. 제2 전원 전압 라인(VSL)은 표시 패드(DP)들에 접속되어 접지 전압 또는 제2 전원 전압을 인가 받을 수 있다. 제2 전원 전압은 제1 전원 전압보다 낮은 전압일 수 있다. 표시 영역(DA)은 제2 전원 전압 라인(VSL)에 의해 둘러싸이도록 배치되므로, 외부의 정전기는 제2 전원 전압 라인(VSL)으로 방전될 수 있다. 그러므로, 표시 영역(DA)은 외부의 정전기로부터 보호될 수 있다. 또한, 제2 전원 전압 라인(VSL)은 표시 영역(DA)을 덮도록 형성되는 발광 소자층(EML)의 캐소드 전극에 연결될 수 있다. 즉, 제2 전원 전압 라인(VSL)은 서브 화소(PX)들 각각의 캐소드 전극에 전기적으로 연결될 수 있다.
밀봉재(304)는 비표시 영역(NDA)에 배치되며, 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 예를 들어, 밀봉재(304)는 도 4와 같이 표시 영역(DA)의 좌측, 상측, 우측, 및 하측 바깥쪽에 배치될 수 있다. 밀봉재(304)는 표시 영역(DA)의 좌측, 상측, 및 우측 바깥쪽에서 제2 전원 전압 라인(VSL)의 외측에 배치될 수 있다.
밀봉재(304)는 글래스 프릿(glass frit), 광 경화성 실런트, 또는 열 경화성 실런트일 수 있다. 밀봉재(304)가 글래스 프릿인 경우, 레이저를 통해 글래스 프릿을 용융시킨 후에, 용융된 프릿이 고체화되면서 제1 기판(301)과 제2 기판(303)은 접합될 수 있다. 밀봉재(304)가 광 경화성 실런트 또는 열 경화성 실런트인 경우, 제1 기판(301) 상에 광 경화성 실런트 또는 열 경화성 실런트를 도포하고 제2 기판(303)을 배치한 후, 자외선을 조사하거나 열을 가하여 실런트를 경화시킴으로써, 제1 기판(301)과 제2 기판(303)은 접합될 수 있다.
표시 패드(DP)들과 방열 패드(305)는 비표시 영역(NDA)에 배치된다. 표시 패드(DP)들은 제1 기판(301)의 일 측 가장자리에 배치되고, 방열 패드(305)는 제1 기판(301)의 타 측 가장자리에 배치될 수 있다. 예를 들어, 표시 패드(DP)들은 제1 기판의 하 측 가장자리에 배치되고, 방열 패드(305)는 제1 기판(301)의 상 측 가장자리에 배치될 수 있다. 방열 패드(305)는 밀봉재(304)의 외측에 배치될 수 있다. 예를 들어, 방열 패드(305)는 밀봉재(304)의 상측 바깥쪽에 배치될 수 있다.
방열 패드(305)는 서브 화소(PX)들 중 적어도 하나에 전기적으로 연결되는 도전 라인, 예를 들어 제1 전원 전압 라인(VDL)들과 연결될 수 있다. 이 경우, 제1 전원 전압 라인(VDL)들은 도 5와 같이 표시 영역(DA)의 상측 바깥쪽에서 제2 전원 전압 라인(VSL) 및 밀봉재(304)와 교차할 수 있다. 도 5에서는 제1 전원 전압 라인(VDL)들이 제2 전원 전압 라인(VSL) 상에 배치되고, 밀봉재(304)가 제1 전원 전압 라인(VDL)들 상에 배치되는 것을 예시하였다. 또한, 도 5에서는 제1 전원 전압 라인(VDL)들이 방열 패드(305)와 동일한 층에 배치되는 것을 예시하였다.
도 6은 도 4의 서브 화소의 일 예를 보여주는 평면도이다.
도 6에서는 서브 화소(PX)들 각각은 7 개의 트랜지스터들(DT, ST1~ST6)과 1 개의 커패시터(C1)를 포함하는 것을 예시하였으나, 본 명세서는 이에 한정되지 않는다.
도 6을 참조하면, 서브 화소(PX)들 각각은 구동 트랜지스터(DT), 제1 내지 제6 스위칭 트랜지스터들(ST1~ST6), 및 커패시터(C1)를 포함할 수 있다.
구동 트랜지스터(DT)는 구동 액티브층(DT_ACT), 구동 게이트 전극(DT_G), 구동 소스 전극(DT_S), 및 구동 드레인 전극(DT_D)을 포함할 수 있다. 구동 액티브층(DT_ACT)은 구동 게이트 전극(DT_G)과 중첩할 수 있다. 구동 게이트 전극(DT_G)은 제1 구동 게이트 전극(DT_G1)과 제2 구동 게이트 전극(DT_G2)을 포함할 수 있다. 제2 구동 게이트 전극(DT_G2)은 제1 구동 게이트 전극(DT_G1) 상에 배치될 수 있으며, 제1 구동 게이트 전극(DT_G1)과 제2 구동 게이트 전극(DT_G2)은 제1 콘택홀(CNT1)을 통해 서로 접속될 수 있다. 제1 구동 게이트 전극(DT_G1)은 구동 액티브층(DT_ACT)과 중첩하며, 제2 구동 게이트 전극(DT_G2)은 제2 콘택홀(CNT2)을 통해 제2 스위칭 트랜지스터(ST2)의 드레인 전극(D2)에 접속될 수 있다. 구동 소스 전극(DT_S)은 제1 스위칭 트랜지스터(ST1)의 드레인 전극(D1)에 접속될 수 있다. 구동 드레인 전극(DT_D)은 제2 스위칭 트랜지스터(ST2)의 소스 전극(S2)과 제6 스위칭 트랜지스터(ST6)의 소스 전극(S6)에 접속될 수 있다.
제1 스위칭 트랜지스터(ST1)는 제1 액티브층(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함할 수 있다. 제1 게이트 전극(G1)은 제k 스캔 라인(SLk, k는 2 이상의 양의 정수)의 일 부분으로, 제1 액티브층(ACT1)과 제k 스캔 라인(SLk)의 중첩 영역일 수 있다. 제1 소스 전극(S1)은 제3 콘택홀(CNT3)을 통해 데이터 라인(DL)과 접속될 수 있다. 제1 드레인 전극(D1)은 구동 트랜지스터(DT)의 소스 전극(DT_S)에 접속될 수 있다.
제2 스위칭 트랜지스터(ST2)는 제2 액티브층(ACT2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함할 수 있다. 제2 게이트 전극(G2)은 제k 스캔 라인(SLk)의 일 부분으로, 제2 액티브층(ACT2)과 제k 스캔 라인(SLk)의 중첩 영역일 수 있다. 제2 소스 전극(S2)은 구동 트랜지스터(DT)의 드레인 전극(DT_D)에 접속될 수 있다. 제2 드레인 전극(D2)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)에 접속될 수 있다.
한편, 제2 스위칭 트랜지스터(ST2)는 듀얼 트랜지스터로 형성될 수 있다. 이 경우, 제2 스위칭 트랜지스터(ST2)는 도 6과 같이 두 개의 제2 액티브층(ACT2)들과 두 개의 제2 게이트 전극(G2)들을 포함할 수 있다.
제3 스위칭 트랜지스터(ST3)는 제3 액티브층(ACT3), 제3 게이트 전극(G3), 제3 소스 전극(S3), 및 제3 드레인 전극(D3)을 포함할 수 있다. 제3 게이트 전극(G3)은 제k-1 스캔 라인(SLk-1)의 일 부분으로, 제3 액티브층(ACT3)과 제k-1 스캔 라인(SLk-1)의 중첩 영역일 수 있다. 제3 소스 전극(S3)은 구동 트랜지스터(DT)의 게이트 전극(DT_G) 및 제2 스위칭 트랜지스터(ST2)의 드레인 전극(D2)에 접속될 수 있다. 제3 드레인 전극(D3)은 제4 콘택홀(CNT4)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다.
한편, 제3 스위칭 트랜지스터(ST3)는 듀얼 트랜지스터로 형성될 수 있다. 이 경우, 제3 스위칭 트랜지스터(ST3)는 도 6과 같이 두 개의 제3 액티브층(ACT3)들과 두 개의 제3 게이트 전극(G3)들을 포함할 수 있다.
제4 스위칭 트랜지스터(ST4)는 제4 액티브층(ACT4), 제4 게이트 전극(G4), 제4 소스 전극(S4), 및 제4 드레인 전극(D4)을 포함할 수 있다. 제4 게이트 전극(G4)은 제k+1 스캔 라인(SLk+1)의 일 부분으로, 제4 액티브층(ACT4)과 제k+1 스캔 라인(SLk+1)의 중첩 영역일 수 있다. 제4 소스 전극(S4)은 유기 발광 소자의 애노드 전극(AND)에 접속될 수 있다. 제4 드레인 전극(D4)은 제4 콘택홀(CNT4)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다.
구체적으로, 초기화 전압 라인(VIL)은 제5 콘택홀(CNT5)을 통해 초기화 연결 전극(VIE)에 접속되고, 초기화 연결 전극(VIE)은 제4 콘택홀(CNT4)을 통해 제3 스위칭 트랜지스터(ST3)의 드레인 전극(D3)에 접속될 수 있다. 초기화 연결 전극(VIE)은 제k-1 스캔 라인(SLk-1)과 교차하도록 배치될 수 있다. 또한, 애노드 전극(AND)은 애노드 콘택홀(AND_CNT)을 통해 애노드 연결 전극(ANDE)에 접속되고, 애노드 연결 전극(ANDE)은 제6 콘택홀(CNT6)을 통해 제4 스위칭 트랜지스터(ST4)의 소스 전극(S4)에 접속될 수 있다.
제5 스위칭 트랜지스터(ST5)는 제5 액티브층(ACT5), 제5 게이트 전극(G5), 제5 소스 전극(S5), 및 제5 드레인 전극(D5)을 포함할 수 있다. 제5 게이트 전극(G5)은 제k 발광 제어 라인(EMLk)의 일 부분으로, 제5 액티브층(ACT5)과 제k 발광 제어 라인(EMLk)의 중첩 영역일 수 있다. 제5 소스 전극(S5)은 구동 트랜지스터(DT)의 소스 전극(DT_S)과 제1 스위칭 트랜지스터(ST1)의 드레인 전극(D1)에 접속될 수 있다. 제5 드레인 전극(D5)은 제7 콘택홀(CNT7)을 통해 제1 전원 전압 라인(VDL)에 접속될 수 있다.
제6 스위칭 트랜지스터(ST6)는 제6 액티브층(ACT6), 제6 게이트 전극(G6), 제6 소스 전극(S6), 및 제6 드레인 전극(D6)을 포함할 수 있다. 제6 게이트 전극(G6)은 제k 발광 제어 라인(EMLk)의 일 부분으로, 제6 액티브층(ACT6)과 제k 발광 제어 라인(EMLk)의 중첩 영역일 수 있다. 제6 소스 전극(S6)은 구동 트랜지스터(DT)의 드레인 전극(DT_D)과 제2 스위칭 트랜지스터(ST2)의 소스 전극(S2)에 접속될 수 있다. 제6 드레인 전극(D6)은 유기 발광 소자의 애노드 전극(AND)에 접속될 수 있다.
커패시터(C1)의 제1 전극(CE1)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)과 실질적으로 동일하며, 제2 전극(CE2)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)과 중첩하며, 제8 콘택홀(CNT8)을 통해 제1 전원 전압 라인(VDL)에 접속될 수 있다.
도 7은 도 5의 Ⅱ-Ⅱ’의 일 예를 보여주는 단면도이다. 도 8은 도 6의 Ⅲ-Ⅲ’의 일 예를 보여주는 단면도이다.
도 7 및 도 8을 참조하면, 제1 기판(301) 상에는 박막 트랜지스터층(TFTL)과 발광 소자층(EML)이 형성된다. 박막 트랜지스터층(TFTL)은 액티브층(ACT), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 데이터 금속층(DTL), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 보호막(150), 및 평탄화막(160)을 포함한다.
제1 기판(301)의 일면 상에는 버퍼막(BF)이 형성될 수 있다. 버퍼막(BF)은 투습에 취약한 제1 기판(301)을 통해 침투하는 수분으로부터 박막 트랜지스터(120)들과 발광 소자층(EML)의 유기 발광층(172)을 보호하기 위해 제1 기판(301)의 일면 상에 형성될 수 있다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(BF)은 생략될 수 있다.
제1 기판(301) 또는 버퍼막(BF) 상에는 액티브층(ACT)이 형성될 수 있다. 액티브층(ACT)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다. 도 23과 같이 액티브층(ACT) 아래에는 액티브층(ACT)으로 입사되는 외부광을 차단하기 위한 차광층(BSM)이 형성될 수 있다.
액티브층(ACT)이 다결정 실리콘으로 이루어지는 경우, 액티브층(ACT)에 이온을 도핑하는 경우, 이온 도핑된 액티브층(ACT)은 도전성을 가질 수 있다. 이로 인해, 액티브층(ACT)은 구동 트랜지스터(DT)와 제1 내지 제6 스위칭 트랜지스터들(ST1~ST6)의 액티브층들 뿐만 아니라 소스 전극들과 드레인 전극들을 포함할 수 있다.
액티브층(ACT) 상에는 게이트 절연막(130)이 형성될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
게이트 절연막(130) 상에는 제1 게이트층(GTL1)이 형성될 수 있다. 제1 게이트층(GTL1)은 구동 트랜지스터(DT)의 제1 게이트 전극(DT_G1), 스캔 라인(SL)들, 발광 제어 라인(EL)들, 및 제2 전원 전압 라인(VSL)을 포함할 수 있다. 제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트층(GTL1) 상에는 제1 층간 절연막(141)이 형성될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 층간 절연막(141)은 복수의 무기막을 포함할 수 있다.
제1 층간 절연막(141) 상에는 제2 게이트층(GTL2)이 형성될 수 있다. 제2 게이트층(GTL2)은 초기화 전압 라인(VIL)과 커패시터(C1)의 제2 전극(CE2)을 포함할 수 있다. 제2 게이트층(GTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트층(GTL2) 상에는 제2 층간 절연막(142)이 형성될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(142)은 복수의 무기막을 포함할 수 있다.
제2 층간 절연막(142) 상에는 데이터 금속층(DTL)이 형성될 수 있다. 데이터 금속층(DTL)은 데이터 라인(DL)들, 제1 전원 전압 라인(VDL)들, 구동 트랜지스터(DT)의 제2 게이트 전극(DT_G2), 애노드 연결 전극(ANDE), 및 초기화 연결 전극(VIE)을 포함할 수 있다. 데이터 금속층(DTL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
데이터 금속층(DTL) 상에는 액티브층(ACT), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 및 데이터 금속층(DTL)으로 인한 단차를 평탄하게 하기 위한 평탄화막(160)이 형성될 수 있다. 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
한편, 데이터 금속층(DTL)과 평탄화막(160) 사이에는 보호막이 추가로 형성될 수 있다. 보호막은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
도 8에서는 구동 트랜지스터(DT), 제1 스위칭 트랜지스터(ST1), 및 제6 스위칭 트랜지스터(ST6)가 게이트 전극이 액티브층의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 본 명세서는 이에 한정되지 않음에 주의하여야 한다. 즉, 구동 트랜지스터(DT), 제1 스위칭 트랜지스터(ST1), 및 제6 스위칭 트랜지스터(ST6)는 게이트 전극이 액티브층의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극이 액티브층의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다. 또한, 제2 내지 제5 스위칭 트랜지스터들(ST2~ST5) 역시 상부 게이트, 하부 게이트, 또는 더블 게이트 방식으로 형성될 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 형성된다. 발광 소자층(EML)은 발광 소자(170)들과 화소 정의막(180)을 포함한다.
발광 소자(170)들과 화소 정의막(180)은 평탄화막(160) 상에 형성된다. 발광 소자(170)들 각각은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)을 포함할 수 있다.
제1 전극(171)은 평탄화막(160) 상에 형성될 수 있다. 제1 전극(171)은 보호막(150)과 평탄화막(160)을 관통하는 콘택홀을 통해 박막 트랜지스터(120)의 소스 전극(123)에 접속된다.
유기 발광층(172)을 기준으로 제2 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
화소 정의막(180)은 서브 화소(PX)들을 정의하는 역할을 하기 위해 평탄화막(250) 상에서 제1 전극(171)을 구획하도록 형성될 수 있다. 화소 정의막(180)은 제1 전극(171)의 가장자리를 덮도록 형성될 수 있다. 화소 정의막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
서브 화소(PX)들 각각은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)이 순차적으로 적층되어 제1 전극(171)으로부터의 정공과 제2 전극(173)으로부터의 전자가 유기 발광층(172)에서 서로 결합되어 발광하는 영역을 나타낸다. 서브 화소(PX)들은 적색 광을 발광하는 적색 서브 화소, 녹색 광을 발광하는 녹색 서브 화소, 및 청색 광을 발광하는 청색 서브 화소를 포함할 수 있다.
제1 전극(171)과 화소 정의막(180) 상에는 유기 발광층(172)이 형성된다. 유기 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 유기 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 적색 서브 화소의 유기 발광층(172)은 적색 광을 발광하고, 녹색 서브 화소의 유기 발광층(172)은 녹색 광을 발광하며, 청색 서브 화소의 유기 발광층(172)은 청색 광을 발광할 수 있다. 또는, 서브 화소(PX)들의 유기 발광층(172)들은 백색 광을 발광할 수 있으며, 이 경우 적색 서브 화소는 적색 컬러필터층과 중첩하고, 녹색 서브 화소는 녹색 컬러필터층과 중첩하며, 청색 서브 화소는 청색 컬러필터층과 중첩할 수 있다.
제2 전극(173)은 유기 발광층(172) 상에 형성된다. 제2 전극(173)은 유기 발광층(172)을 덮도록 형성될 수 있다. 제2 전극(173)은 서브 화소(PX)들에 공통적으로 형성되는 공통층일 수 있다. 제2 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 제2 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
발광 소자층(EML) 상에는 제2 기판(303)이 배치된다. 발광 소자층(EML)과 제2 기판(303) 사이의 공간이 진공 상태로 비어 있을 수 있다. 또는, 발광 소자층(EML)과 제2 기판(303) 사이에는 충전 필름이 배치될 수 있다. 이 경우, 충전 필름은 에폭시 충전필름 또는 실리콘 충전 필름일 수 있다. 또는, 발광 소자층(EML)과 제2 기판(303) 사이에는 봉지막이 형성될 수 있다. 봉지막은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지막은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다.
제2 전원 전압 라인(VSL)은 제1 게이트층(GTL1)으로 형성되고, 제1 전원 전압 라인(VDL)들과 방열 패드(305)는 데이터 금속층(DTL)으로 형성되므로, 제1 전원 전압 라인(VDL)들은 도 7과 같이 제2 전원 전압 라인(VSL) 상에서 제2 전원 전압 라인(VSL)과 교차하도록 배치될 수 있다. 그러므로, 제1 전원 전압 라인(VDL)들은 제2 전원 전압 라인(VSL)과 단락(short-circuit)되지 않고, 방열 패드(305)에 접속될 수 있다.
방열 패드(305) 상에는 절연 방열 접착층(510)이 배치되고, 절연 방열 접착층(510) 상에 방열 시트(500)가 배치될 수 있다. 즉, 절연 방열 접착층(510)은 방열 시트(500)를 방열 패드(305)에 접착하는 역할을 한다. 절연 방열 접착층(510)은 열 전도성 실리콘 접착제일 수 있다. 방열 시트(500)는 그라파이트, 또는 구리, 니켈, 페라이트, 은과 같이 열 전도성이 높은 금속 물질을 포함할 수 있다. 이로 인해, 제1 전원 전압 라인(VDL)의 열은 방열 패드(305), 절연 방열 접착층(510), 및 방열 시트(500)를 통해 방출될 수 있다. 따라서, 표시 장치(10)의 내부 온도 상승으로 인해, 표시 장치(10)의 특성이 악화되거나 표시 장치(10)의 수명이 줄어드는 것을 개선할 수 있다.
밀봉재(304)는 도 7과 같이 제1 전원 전압 라인(VDL)들과 평탄화막(160) 상에 배치될 수 있다. 이 경우, 제1 전원 전압 라인(VDL)들이 외부로 노출될 수 있으므로, 화소 정의막(180)이 제1 전원 전압 라인(VDL)들을 덮도록 배치될 수 있으며, 밀봉재(304)는 화소 정의막(180) 상에 배치될 수도 있다. 이 경우, 절연 방열 접착층(510)은 화소 정의막(180)을 관통하여 방열 패드(305)를 노출하는 콘택홀 내에 배치될 수 있다.
또는, 제1 전원 전압 라인(VDL)들이 외부로 노출되는 것을 방지하기 위해, 표시 패널(300)은 도 9와 같이 제1 전원 전압 라인(VDL)들 각각과 방열 패드(305)를 연결하는 제1 전원 연결 전극(VCE)을 더 포함할 수 있다. 제1 전원 연결 전극(VCE)은 제2 전원 전압 라인(VSL)과 같이 제1 게이트층(GTL1)으로 형성될 수 있다. 이 경우, 제1 전원 전압 라인(VDL)들 각각은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 제1 전원 연결 전극(VCE)을 노출하는 제9 콘택홀(CNT9)을 통해 제1 전원 연결 전극(VCE)에 접속될 수 있다. 또한, 방열 패드(305)는 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 제1 전원 연결 전극(VCE)을 노출하는 제10 콘택홀(CNT10)을 통해 제1 전원 연결 전극(VCE)에 접속될 수 있다. 방열 패드(305)는 절연 방열 접착층(510)에 의해 완전히 덮일 수 있다. 또한, 제1 전원 연결 전극(VCE) 상에는 제1 층간 절연막(141)과 제2 층간 절연막(142)이 형성되고, 제2 층간 절연막(142) 상에는 밀봉재(304)가 형성될 수 있다.
도 7 내지 도 9에 도시된 실시예에 의하면, 제2 전원 전압 라인(VSL)은 제1 게이트층(GTL1)으로 형성되고, 제1 전원 전압 라인(VDL)들과 방열 패드(305)는 데이터 금속층(DTL)으로 형성되므로, 제1 전원 전압 라인(VDL)들은 제2 전원 전압 라인(VSL)과 단락(short-circuit)되지 않고, 방열 패드(305)에 접속될 수 있다. 이로 인해, 제1 전원 전압 라인(VDL)들의 열은 방열 패드(305), 절연 방열 접착층(510), 및 방열 시트(500)를 통해 방출될 수 있다. 따라서, 표시 장치(10)의 내부 온도 상승으로 인해, 표시 장치(10)의 특성이 악화되거나 표시 장치(10)의 수명이 줄어드는 것을 개선할 수 있다.
도 10은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다. 도 11은 도 10의 B 영역의 확대 평면도이다. 도 12는 도 11의 Ⅳ-Ⅳ’의 일 예를 보여주는 단면도이다.
도 10 내지 도 12에 도시된 실시예는 방열 패드(305A)가 제2 전원 전압 라인(VSL) 상에 배치되어 제2 전원 전압 라인(VSL)과 전기적으로 연결되는 것에서 도 4, 도 5, 및 도 7에 도시된 실시예와 차이가 있다. 도 10 내지 도 12에서는 도 4, 도 5, 및 도 7에 도시된 실시예와 중복된 설명은 생략한다.
제2 전원 전압 라인(VSL)은 도 10과 같이 제1 기판(301)의 좌측과 우측에서 밀봉재(304)의 내측에 배치되는 반면에, 제1 기판(301)의 상측에서 밀봉재(304)의 외측에 배치될 수 있다. 이로 인해, 제2 전원 전압 라인(VSL)은 제1 기판(301)의 좌상측과 우상측에서 밀봉재(304)와 교차할 수 있다. 밀봉재(304)는 제2 전원 전압 라인(VSL) 상에 배치될 수 있다.
방열 패드(305A)는 서브 화소(PX)들 중 적어도 하나에 전기적으로 연결되는 도전 라인, 예를 들어 제2 전원 전압 라인(VSL)과 연결될 수 있다. 구체적으로, 방열 패드(305A)는 도 11과 같이 제1 기판(301)의 상측에 배치된 제2 전원 전압 라인(VSL)과 중첩할 수 있다. 방열 패드(305A)는 제2 전원 전압 라인(VSL) 상에 배치되며, 제11 콘택홀(CNT11)을 통해 제2 전원 전압 라인(VSL)에 접속될 수 있다. 절연 방열 접착층(510)과 방열 패드(305A) 사이의 접착력을 높이기 위해서, 방열 패드(305A)의 제2 방향(Y축 방향)의 폭은 제2 전원 전압 라인(VSL)의 제2 방향(Y축 방향)의 폭보다 넓을 수 있다.
예를 들어, 방열 패드(305A)는 도 12와 같이 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 제2 전원 전압 라인(VSL)을 노출하는 제11 콘택홀(CNT11)을 통해 제2 전원 전압 라인(VSL)에 접속될 수 있다. 이 경우, 밀봉재(304)는 제1 층간 절연막(141)과 제2 층간 절연막(142) 상에 형성될 수 있다.
도 10 내지 도 12에 도시된 실시예에 의하면, 제2 전원 전압 라인(VSL)은 제1 기판(301)의 일 측에서 밀봉재(304)의 외측에 배치되며, 방열 패드(305A)는 제2 전원 전압 라인(VSL) 상에 배치되어 제2 전원 전압 라인(VSL)과 접속될 수 있다. 이로 인해, 제2 전원 전압 라인(VSL)의 열은 방열 패드(305A), 절연 방열 접착층(510), 및 방열 시트(500)를 통해 방출될 수 있다. 따라서, 표시 장치(10)의 내부 온도 상승으로 인해, 표시 장치(10)의 특성이 악화되거나 표시 장치(10)의 수명이 줄어드는 것을 개선할 수 있다.
도 13은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다.
도 13에 도시된 실시예는 방열 패드(305B)가 제1 기판(301)의 상측이 아닌 좌측에 배치된 것에서 도 10에 도시된 실시예와 차이가 있다. 도 13에서는 도 10에 도시된 실시예와 중복된 설명은 생략한다.
도 13을 참조하면, 제2 전원 전압 라인(VSL)은 제1 기판(301)의 상측과 우측에서 밀봉재(304)의 내측에 배치되는 반면에, 제1 기판(301)의 좌측에서 밀봉재(304)의 외측에 배치될 수 있다. 이로 인해, 제2 전원 전압 라인(VSL)은 제1 기판(301)의 좌상측과 우상측에서 밀봉재(304)와 교차할 수 있다. 밀봉재(304)는 제2 전원 전압 라인(VSL) 상에 배치될 수 있다.
방열 패드(305B)는 제1 기판(301)의 좌측에 배치된 제2 전원 전압 라인(VSL)과 중첩할 수 있다. 즉, 방열 패드(305A)는 제2 전원 전압 라인(VSL) 상에 배치되며, 제2 전원 전압 라인(VSL)과 연결될 수 있다.
도 13에서는 방열 패드(305B)가 제1 기판(301)의 좌측에 배치된 것을 예시하였으나, 본 명세서는 이에 한정되지 않는다. 즉, 방열 패드(305B)는 제1 기판(301)의 우측에 배치될 수 있으며, 이 경우 제1 기판(301)의 우측에서 밀봉재(304)의 외측에 배치된 제2 전원 전압 라인(VSL) 상에 배치되어 제2 전원 전압 라인(VSL)과 연결될 수 있다.
도 13의 B1 영역의 확대 평면도는 도 11과 실질적으로 동일하므로, 도 13의 B1 영역의 확대 평면도에 대한 자세한 설명은 생략한다.
도 13에 도시된 실시예에 의하면, 방열 패드(305B)는 제1 기판(301)의 상측 뿐만 아니라, 좌측 또는 우측에 배치될 수 있으며, 이 경우 방열 시트(500)는 제1 기판(301)의 좌측면 또는 우측면을 감싸도록 배치될 수 있다.
도 14는 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다. 도 15는 도 15의 C 영역의 확대 평면도이다. 도 16은 도 15의 Ⅴ-Ⅴ’의 일 예를 보여주는 단면도이다.
도 14 내지 도 16에 도시된 실시예는 방열 패드(305C)가 제1 전원 전압 라인(VDL)들 대신에 초기화 전압 라인(VIL)들에 연결된 것에서 도 4, 도 5, 및 도 7에 도시된 실시예와 차이가 있다. 도 14 내지 도 16에서는 도 4, 도 5, 및 도 7에 도시된 실시예와 중복된 설명은 생략한다.
방열 패드(305C)는 서브 화소(PX)들 중 적어도 하나에 전기적으로 연결되는 도전 라인, 예를 들어 초기화 전압 라인(VIL)들과 연결될 수 있다. 이 경우, 초기화 전압 라인(VIL)들은 도 14와 같이 표시 영역(DA)의 상측 바깥쪽에서 제2 전원 전압 라인(VSL) 및 밀봉재(304)와 교차할 수 있다. 도 14에서는 초기화 전압 라인(VIL)들이 제2 전원 전압 라인(VSL) 상에 배치되고, 밀봉재(304)가 초기화 전압 라인(VIL)들 상에 배치되는 것을 예시하였다. 또한, 도 15에서는 방열 패드(305C)가 초기화 전압 라인(VIL)들 상에 배치되는 것을 예시하였다. 이 경우, 방열 패드(305C)는 제12 콘택홀(CNT12)들을 통해 초기화 전압 라인(VIL)들에 접속될 수 있다.
제2 전원 전압 라인(VSL)은 도 16과 같이 제1 게이트층(GTL1)으로 형성되고, 초기화 전압 라인(VIL)은 제2 게이트층(GTL2)으로 형성되며, 방열 패드(305C)는 데이터 금속층(DTL)으로 형성되므로, 초기화 전압 라인(VIL)들은 도 16과 같이 제2 전원 전압 라인(VSL) 상에서 제2 전원 전압 라인(VSL)과 교차하도록 배치될 수 있다. 그러므로, 초기화 전압 라인(VIL)들은 제2 전원 전압 라인(VSL)과 단락(short-circuit)되지 않고, 방열 패드(305C)에 접속될 수 있다.
방열 패드(305C)는 제2 층간 절연막(142)을 관통하여 초기화 전압 라인(VIL)을 노출하는 제12 콘택홀(CNT12)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다. 방열 패드(305C)는 절연 방열 접착층(510)에 의해 완전히 덮일 수 있다. 또한, 초기화 전압 라인(VIL)들 상에는 제2 층간 절연막(142)이 형성되고, 제2 층간 절연막(142) 상에는 밀봉재(304)가 형성될 수 있다.
도 14 내지 도 16에 도시된 실시예에 의하면, 제2 전원 전압 라인(VSL)은 제1 게이트층(GTL1)으로 형성되고, 초기화 전압 라인(VIL)들은 제2 게이트층(GTL2)으로 형성되며, 방열 패드(305C)는 데이터 금속층(DTL)으로 형성되므로, 초기화 전압 라인(VIL)들은 제2 전원 전압 라인(VSL)과 단락(short-circuit)되지 않고, 방열 패드(305C)에 접속될 수 있다. 이로 인해, 초기화 전압 라인(VIL)들의 열은 방열 패드(305C), 절연 방열 접착층(510), 및 방열 시트(500)를 통해 방출될 수 있다. 따라서, 표시 장치(10)의 내부 온도 상승으로 인해, 표시 장치(10)의 특성이 악화되거나 표시 장치(10)의 수명이 줄어드는 것을 개선할 수 있다.
도 17은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다.
도 17에 도시된 실시예는 방열 패드(305D)가 제1 전원 전압 라인(VDL)들 대신에 데이터 라인(DL)들에 연결된 것에서 도 4에 도시된 실시예와 차이가 있다. 도 17에서는 도 4에 도시된 실시예와 중복된 설명은 생략한다.
도 17을 참조하면, 방열 패드(305D)는 서브 화소(PX)들 중 적어도 하나에 전기적으로 연결되는 도전 라인, 예를 들어 데이터 라인(DL)들에 연결될 수 있다. 이 경우, 데이터 라인(DL)들은 도 17과 같이 표시 영역(DA)의 상측 바깥쪽에서 제2 전원 전압 라인(VSL) 및 밀봉재(304)와 교차할 수 있다. 도 17에서는 데이터 라인(DL)들이 제2 전원 전압 라인(VSL) 상에 배치되고, 밀봉재(304)가 데이터 라인(DL)들 상에 배치되는 것을 예시하였다. 또한, 도 17에서는 방열 패드(305D)가 데이터 라인(DL)들 상에 배치되는 것을 예시하였다.
데이터 라인(DL)들과 방열 패드(305D)가 데이터 금속층(DTL)으로 형성되는 경우, 도 17의 D 영역의 확대 평면도는 도 5와 실질적으로 동일하므로, 도 17의 D 영역의 확대 평면도에 대한 자세한 설명은 생략한다.
또는, 데이터 라인(DL)들이 외부로 노출되는 것을 방지하기 위해, 표시 패널(300)은 데이터 라인(DL)들 각각과 방열 패드(305D)를 연결하는 데이터 연결 전극을 더 포함할 수 있다. 데이터 연결 전극은 도 9에 도시된 제1 전원 연결 전극(VCE)과 유사하게 형성될 수 있다. 즉, 데이터 연결 전극은 제2 전원 전압 라인(VSL)과 같이 제1 게이트층(GTL1)으로 형성될 수 있다. 이 경우, 데이터 라인(DL)들 각각은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 데이터 연결 전극을 노출하는 콘택홀을 통해 데이터 연결 전극에 접속될 수 있다. 또한, 방열 패드(305D)는 제1 층간 절연막(141)을 관통하여 데이터 연결 전극을 노출하는 콘택홀을 통해 데이터 연결 전극에 접속될 수 있다. 방열 패드(305)는 절연 방열 접착층(510)에 의해 완전히 덮일 수 있다.
도 17에 도시된 실시예에 의하면, 제2 전원 전압 라인(VSL)은 제1 게이트층(GTL1)으로 형성되고, 데이터 라인(DL)들과 방열 패드(305)는 데이터 금속층(DTL)으로 형성되므로, 데이터 라인(DL)들은 제2 전원 전압 라인(VSL)과 단락(short-circuit)되지 않고, 방열 패드(305)에 접속될 수 있다. 이로 인해, 데이터 라인(DL)들의 열은 방열 패드(305), 절연 방열 접착층(510), 및 방열 시트(500)를 통해 방출될 수 있다. 따라서, 표시 장치(10)의 내부 온도 상승으로 인해, 표시 장치(10)의 특성이 악화되거나 표시 장치(10)의 수명이 줄어드는 것을 개선할 수 있다.
도 18은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다. 도 19는 도 18의 E 영역의 확대 평면도이다. 도 20은 도 19의 Ⅵ-Ⅵ’의 일 예를 보여주는 단면도이다.
도 18 내지 도 20에 도시된 실시예는 방열 패드(305E)가 제1 기판(301)의 상측이 아닌 우측에 배치되고, 방열 패드(305E)가 제1 전원 전압 라인(VDL)들 대신에 스캔 라인(SL)들에 연결된 것에서 도 4, 도 5, 및 도 7에 도시된 실시예와 차이가 있다. 도 18 내지 도 20에서는 도 4, 도 5, 및 도 7에 도시된 실시예와 중복된 설명은 생략한다.
방열 패드(305E)는 비표시 영역(NDA)에 배치되며, 제1 기판(301)의 우측에 배치될 수 있다. 구체적으로, 방열 패드(305E)는 밀봉재(304)의 우측 바깥쪽에 배치될 수 있다.
방열 패드(305E)는 서브 화소(PX)들 중 적어도 하나에 전기적으로 연결되는 도전 라인, 예를 들어 스캔 라인(SL)들에 연결될 수 있다. 이 경우, 스캔 라인(SL)들은 도 18과 같이 표시 영역(DA)의 우측 바깥쪽에서 제2 전원 전압 라인(VSL) 및 밀봉재(304)와 교차할 수 있다. 도 19에서는 스캔 라인(SL)들과 제2 전원 전압 라인(VSL)은 제1 게이트층(GTL1)으로 형성되므로, 스캔 라인(SL)들과 제2 전원 전압 라인(VSL)이 서로 단락(short-circuit)되는 것을 방지하기 위해, 스캔 라인(SL)들 각각은 방열 패드(305E)와 접속되는 스캔 연결 전극(SCE)을 포함할 수 있다.
스캔 연결 전극(SCE)은 제2 게이트층(GTL2)으로 형성될 수 있다. 이 경우, 스캔 연결 전극(SCE)은 제1 층간 절연막(141)을 관통하여 스캔 라인(SL)을 노출하는 제13 콘택홀(CNT13)을 통해 스캔 라인(SL)에 접속될 수 있다. 또한, 방열 패드(305)는 제2 층간 절연막(142)을 관통하여 스캔 연결 전극(SCE)을 노출하는 제14 콘택홀(CNT14)을 통해 스캔 연결 전극(SCE)에 접속될 수 있다. 방열 패드(305)는 절연 방열 접착층(510)에 의해 완전히 덮일 수 있다.
스캔 연결 전극(SCE)은 제2 전원 전압 라인(VSL) 상에 배치될 수 있다. 스캔 연결 전극(SCE) 상에는 제2 층간 절연막(142)이 형성될 수 있으며, 밀봉재(304)는 제2 층간 절연막(142) 상에 형성될 수 있다. 또는, 스캔 연결 전극(SCE) 상에는 제2 층간 절연막(142)과 평탄화막(160)이 형성될 수 있으며, 밀봉재(304)는 평탄화막(160) 상에 형성될 수 있다.
도 18 내지 도 20에 도시된 실시예에 의하면, 스캔 라인(SL)들과 제2 전원 전압 라인(VSL)은 제1 게이트층(GTL1)으로 형성되나, 스캔 라인(SL)들 각각은 제2 게이트층(GTL2)으로 형성되는 스캔 연결 전극(SCE)을 포함하므로, 스캔 연결 전극(SCE)은 제2 전원 전압 라인(VSL)과 단락(short-circuit)되지 않고, 방열 패드(305E)에 접속될 수 있다. 이로 인해, 스캔 라인(SL)들의 열은 방열 패드(305C), 절연 방열 접착층(510), 및 방열 시트(500)를 통해 방출될 수 있다. 따라서, 표시 장치(10)의 내부 온도 상승으로 인해, 표시 장치(10)의 특성이 악화되거나 표시 장치(10)의 수명이 줄어드는 것을 개선할 수 있다.
한편, 도 18 내지 도 20에서는 방열 패드(305E)가 제1 기판(301)의 우측에 배치된 것을 예시하였으나, 본 명세서는 이에 한정되지 않는다. 즉, 방열 패드(305E)는 제1 기판(301)의 좌측에 배치될 수 있다.
또한, 도 18 내지 도 20에서는 방열 패드(305E)가 스캔 라인(SL)들에 접속되는 것을 예시하였으나, 본 명세서는 이에 한정되지 않는다. 즉, 방열 패드(305E)는 스캔 라인(SL)들 대신에 발광 제어 라인(EL)들에 접속될 수 있다. 이 경우, 발광 제어 라인(EL)들 각각은 제2 전원 전압 라인(VSL)과 단락(short-circuit)되는 것을 방지하기 위해 제2 게이트층(GTL2)으로 형성되는 발광 연결 전극을 포함할 수 있다.
도 21은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다. 도 22는 도 21의 F 영역의 확대 평면도이다. 도 23은 도 22의 Ⅶ-Ⅶ’의 일 예를 보여주는 단면도이다.
도 21 내지 도 23에 도시된 실시예는 방열 패드(305F)가 제1 전원 전압 라인(VDL)들 대신에 차광층(BSM)들에 연결된 것에서 도 4에 도시된 실시예와 차이가 있다. 도 21 내지 도 23에서는 도 4에 도시된 실시예와 중복된 설명은 생략한다.
방열 패드(305F)는 서브 화소(PX)들 중 적어도 하나에 전기적으로 연결되는 도전 라인, 예를 들어 서브 화소(PX)들의 구동 트랜지스터(DT)들과 제1 내지 제6 스위칭 트랜지스터들(ST1~ST6)의 액티브층들(DT_ACT, ACT1~ACT6) 아래에 배치되는 차광층(BSM)들과 연결될 수 있다. 이 경우, 차광층(BSM)들은 도 21과 같이 표시 영역(DA)의 상측 바깥쪽에서 제2 전원 전압 라인(VSL) 및 밀봉재(304)와 교차할 수 있다. 도 21에서는 차광층(BSM)들이 제2 전원 전압 라인(VSL) 아래에 배치되고, 밀봉재(304)가 차광층(BSM)들 상에 배치되는 것을 예시하였다. 또한, 도 22에서는 방열 패드(305F)가 차광층(BSM)들 상에 배치되는 것을 예시하였다. 이 경우, 방열 패드(305F)는 제15 콘택홀(CNT15)들을 통해 차광층(BSM)들에 접속될 수 있다.
제2 전원 전압 라인(VSL)은 도 23과 같이 제1 게이트층(GTL1)으로 형성되고, 차광층(BSM)들은 제2 전원 전압 라인(VSL) 아래에 형성된다. 이로 인해, 차광층(BSM)들은 도 22와 같이 제2 전원 전압 라인(VSL)과 교차하도록 배치될 수 있다. 그러므로, 차광층(BSM)들은 제2 전원 전압 라인(VSL)과 단락(short-circuit)되지 않고, 방열 패드(305F)에 접속될 수 있다.
방열 패드(305F)는 버퍼막(BF), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 차광층(BSM)을 노출하는 제15 콘택홀(CNT15)을 통해 차광층(BSM)에 접속될 수 있다. 방열 패드(305F)는 절연 방열 접착층(510)에 의해 완전히 덮일 수 있다. 또한, 차광층(BSM)들 상에는 버퍼막(BF), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)이 형성되고, 제2 층간 절연막(142) 상에는 밀봉재(304)가 형성될 수 있다.
도 21 내지 도 23에 도시된 실시예에 의하면, 제2 전원 전압 라인(VSL)은 제1 게이트층(GTL1)으로 형성되고, 차광층(BSM)들은 제2 전원 전압 라인(VSL) 아래에 형성되므로, 차광층(BSM)들은 제2 전원 전압 라인(VSL)과 단락(short-circuit)되지 않고, 방열 패드(305F)에 접속될 수 있다. 이로 인해, 차광층(BSM)들의 열은 방열 패드(305F), 절연 방열 접착층(510), 및 방열 시트(500)를 통해 방출될 수 있다. 따라서, 표시 장치(10)의 내부 온도 상승으로 인해, 표시 장치(10)의 특성이 악화되거나 표시 장치(10)의 수명이 줄어드는 것을 개선할 수 있다.
도 24a 내지 도 24e는 일 실시예에 따른 표시 장치가 자동차에 적용된 예들을 보여주는 예시도면이다.
도 1 내지 도 23을 결부하여 설명한 일 실시예에 따른 표시 장치는 자동차에 적용될 수 있다. 구체적으로, 일 실시예에 따른 표시 장치는 도 24a와 같이 자동차의 계기판에 적용된 표시 장치(10A), 자동차의 센터페시아(center fascia)에 적용된 표시 장치(10B), 및 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용된 표시 장치(10C)로 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치는 도 24a와 같이 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용된 표시 장치들(10D, 10E)로 사용될 수 있다. 나아가 일 실시예에 따른 표시 장치는 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 표시 장치(10F)로 사용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 커버 윈도우
130: 게이트 절연막 141: 제1 층간 절연막
142: 제2 층간 절연막 160: 평탄화막
170: 발광 소자 171: 제1 전극
172: 유기 발광층 173: 제2 전극
200: 터치 감지 장치 210: 터치 회로 보드
300: 표시 패널 301: 제1 기판
302: 화소 어레이층 303: 제2 기판
304: 밀봉재 305: 방열 패드
310: 표시 회로 보드 400: 패널 하부 부재
500: 방열 시트 800: 하부 커버

Claims (23)

  1. 서브 화소들과 상기 서브 화소들 중 적어도 하나에 전기적으로 연결되는 방열 패드를 포함하는 표시 패널;
    상기 방열 패드 상에 배치되는 방열 시트; 및
    상기 방열 시트와 상기 방열 패드 사이에 배치되어 상기 방열 시트와 상기 방열 패드를 접착하는 절연 방열 접착층을 구비하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 표시 패널은 상기 서브 화소들 중 적어도 하나와 상기 방열 패드를 전기적으로 연결하는 도전 라인을 더 포함하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 표시 패널은 제2 전원 전압이 인가되는 제2 전원 전압 라인을 더 포함하고,
    상기 도전 라인은 상기 제2 전원 전압 라인과 교차하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 표시 패널은 상기 서브 화소들이 배치되는 상기 서브 화소들이 배치되는 표시 영역을 둘러싸는 밀봉재를 더 포함하고,
    상기 도전 라인은 상기 밀봉재와 교차하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 밀봉재는 상기 제2 전원 전압 라인의 외측에 배치되고, 상기 방열 패드는 상기 밀봉재의 외측에 배치되는 표시 장치.
  6. 제 3 항에 있어서,
    상기 서브 화소들 각각은,
    발광 소자; 및
    게이트 전극에 인가된 데이터 전압에 따라 상기 제2 전원 전압보다 높은 제1 전원 전압이 인가되는 제1 전원 라인으로부터 상기 발광 소자로 흐르는 전류를 제어하기 위한 구동 트랜지스터를 포함하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 도전 라인에는 상기 제1 전원 전압이 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인 상에 배치되는 표시 장치.
  8. 제 6 항에 있어서,
    상기 화소들 각각은,
    상기 구동 트랜지스터의 게이트 전극을 초기화 전압으로 초기화하기 위한 초기화 트랜지스터를 더 포함하는 표시 장치.
  9. 제 8 항에 있어서,
    상기 도전 라인에는 상기 초기화 전압이 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인 상에 배치되는 표시 장치.
  10. 제 6 항에 있어서,
    상기 화소들 각각은,
    스캔 신호에 따라 상기 데이터 전압을 상기 구동 트랜지스터의 게이트 전극에 공급하기 위한 스캔 트랜지스터를 더 포함하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 도전 라인에는 상기 데이터 전압이 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인 상에 배치되는 표시 장치.
  12. 제 10 항에 있어서,
    상기 도전 라인에는 상기 스캔 신호가 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인과 동일한 층에 배치되는 표시 장치.
  13. 제 12 항에 있어서,
    상기 도전 라인은 상기 제2 전원 전압 라인 상에 배치되는 스캔 연결 전극을 포함하는 표시 장치.
  14. 제 6 항에 있어서,
    상기 화소들 각각은,
    발광 제어 신호에 따라 상기 구동 트랜지스터를 통해 상기 제1 전원 라인으로부터 상기 발광 소자로 흐르는 전류를 차단하는 발광 제어 트랜지스터를 더 포함하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 도전 라인에는 상기 발광 제어 신호가 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인과 동일한 층에 배치되는 표시 장치.
  16. 제 6 항에 있어서,
    상기 화소들 각각은,
    상기 구동 트랜지스터의 액티브층 아래에 배치되는 광 차단층을 더 포함하며,
    상기 도전 라인은 상기 광 차단층과 접속되는 표시 장치.
  17. 제 16 항에 있어서,
    상기 도전 라인은 상기 제2 전원 전압 라인 아래에 배치되는 표시 장치.
  18. 제 2 항에 있어서,
    상기 표시 패널은 제2 전원 전압이 인가되는 제2 전원 전압 라인을 더 포함하고,
    상기 도전 라인은 상기 제2 전원 전압 라인에 접속되는 표시 장치.
  19. 제 1 항에 있어서,
    상기 표시 패널은,
    제1 기판;
    상기 제1 기판 상에 배치되는 제2 기판을 포함하고,
    상기 방열 패드는 상기 제2 기판에 의해 덮이지 않은 상기 제1 기판의 일 측에 배치되는 표시 장치.
  20. 제 19 항에 있어서,
    상기 방열 시트는 상기 제1 기판의 상면 일부, 일 측면, 및 하면 일부 상에 배치되는 표시 장치.
  21. 제 19 항에 있어서,
    상기 표시 패널은 상기 제2 기판에 의해 덮이지 않은 상기 제1 기판의 타 측에 배치되는 표시 패드들을 더 포함하는 표시 장치.
  22. 제 21 항에 있어서,
    상기 표시 패널의 표시 패드들 상에 부착되는 연성 회로 보드를 더 구비하는 표시 장치.
  23. 제 1 항에 있어서,
    상기 절연 방열 접착층은 열 전도성 실리콘 접착제인 표시 장치.
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