KR20200004020A - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 유전체층 및 내부전극을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극을 포함하며, 상기 내부전극은 도전성 금속과 첨가제를 포함하며, 상기 첨가제는 내부전극 단위 면적당 7개 이상 21개 이하의 개수로 상기 내부전극의 내부에 배치된 적층 세라믹 전자부품 및 그 제조방법을 제공한다.
Description
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 세라믹 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.
적층 세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 초고용량화가 요구되고 있다.
특히, 적층 세라믹 커패시터의 고용량화 및 소형화에 따라 단위 부피당 정전 용량을 극대화 시키는 기술이 필요하다.
따라서, 내부전극의 경우 면적은 최대로 구현하면서 부피를 최소화하여 적층수 증가를 통한 고용량을 구현하여야 한다.
그러나, 내부전극이 박층화 될수록 면적 대비 두께의 비율이 낮아 소결 구동력이 증가하며, 이로 인하여 전극 끊김 및 뭉침의 증가가 심화하게 된다.
따라서, 고용량 적층 세라믹 커패시터를 구현하기 위해, 박층의 내부전극을 형성시 문제가 되는 전극 끊김 현상과 전극의 뭉침 현상을 억제하여 신뢰성 높은 소형, 고용량 적층 세라믹 커패시터를 구현할 수 있는 방법이 요구된다.
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
본 발명의 일 실시형태는 유전체층 및 내부전극을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극을 포함하며, 상기 내부전극은 도전성 금속과 첨가제를 포함하며, 상기 첨가제는 내부전극 단위 면적당 7개 이상 21개 이하의 개수로 상기 내부전극의 내부에 배치된 적층 세라믹 전자부품을 제공한다.
본 발명의 다른 실시형태는 세라믹 그린시트를 마련하는 단계, 도전성 금속 및 첨가제를 포함하는 도전성 페이스트로 내부전극 패턴을 형성하는 단계, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계 및 상기 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 바디를 형성하는 단계를 포함하며, 상기 첨가제는 내부전극 단위 면적당 7개 이상 21개 이하의 개수로 상기 내부전극의 내부에 배치된 적층 세라믹 전자부품의 제조 방법을 제공한다.
본 발명의 일 실시형태에 따르면 내부전극 내에 비금속 혹은 금속 산화물 형태의 첨가제를 트랩시켜 전극의 입계 성장 속도와 이동을 제어함으로써, 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
또한, 미립의 첨가제를 도전성 금속에 코팅하거나 초기 소결 공정을 제어하는 방법으로, 비금속 혹은 금속 산화물 형태의 첨가제를 내부 전극 내에 트랩시키되, 첨가제의 개수를 제어함으로써, 전극 뭉침 및 끊김 현상을 막을 수 있고 전극 연결성이 저하되지 않아 용량이 높고, 신뢰성이 우수한 적층 세라믹 전자부품을 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 도 2의 B 영역의 확대도이다.
도 4는 도 3의 S 영역의 확대도이다.
도 5는 도 3 중 하나의 내부 전극만을 도시한 확대도이다.
도 6은 내부 전극의 연결성을 설명하기 위한 모식도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 도 2의 B 영역의 확대도이다.
도 4는 도 3의 S 영역의 확대도이다.
도 5는 도 3 중 하나의 내부 전극만을 도시한 확대도이다.
도 6은 내부 전극의 연결성을 설명하기 위한 모식도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명의 일 실시형태는 세라믹 전자부품에 관한 것으로, 세라믹 재료를 사용하는 전자부품은 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등이 있다. 하기에서는 세라믹 전자부품의 일례로서 적층 세라믹 커패시터에 관하여 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 도 2의 B 영역의 확대도이다.
도 4는 도 3의 S 영역의 확대도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 세라믹 바디(110), 상기 세라믹 바디 내부에 형성된 내부전극(121, 122), 상기 세라믹 바디(110)의 외측에 형성되는 외부 전극(131, 132)을 포함할 수 있다.
본 발명의 일 실시 형태에서, 적층 세라믹 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 본 발명의 일 실시형태에 따르면 육면체 형상을 가질 수 있다.
상기 세라믹 바디(110)는 복수 개의 유전체층(111)이 적층되어 형성될 수 있다.
상기 세라믹 바디(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 분말을 포함하는 세라믹 그린시트의 소결에 의하여 형성될 수 있다.
상기 세라믹 분말은 당업계에서 일반적으로 사용되는 것이면 특별히 제한되지 않는다.
이에 제한되는 것은 아니나, 예를 들면 BaTiO3계 세라믹 분말을 포함할 수 있다.
상기 BaTiO3계 세라믹 분말은 이에 제한되는 것은 아니며, 예를 들면, BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1 - xCax)(Ti1 -yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있다.
또한, 상기 세라믹 그린시트는 상기 세라믹 분말과 함께 전이금속, 희토류 원소, Mg, Al 등을 포함할 수 있다.
상기 일 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 적절히 변경될 수 있다.
이에 제한되는 것은 아니나, 예를 들면 소결 후 인접하는 2개의 내부 전극층 사이에 형성된 유전체층(111)의 두께는 0.6㎛ 이하 일 수 있다.
본 발명의 일 실시형태에서, 상기 유전체층(111)의 두께는 평균 두께를 의미할 수 있다.
상기 유전체층(111)의 평균 두께는 도 2와 같이 세라믹 바디(110)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 바디(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 내부전극(121, 122)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
상기 세라믹 바디(110) 내부에는 내부전극(121, 122)이 배치될 수 있다.
상기 내부전극(121, 122)은 세라믹 그린시트 상에 형성되어 적층되고, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 바디(110) 내부에 형성될 수 있다.
상기 내부전극은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있으며, 유전체층의 적층 방향에 따라 대향 배치될 수 있다.
도 2에 도시된 바와 같이, 상기 제1 및 제2 내부전극(121, 122)의 말단은 세라믹 바디(110)의 길이 방향의 일면으로 교대로 노출될 수 있다.
또한, 도시되지 않았으나, 본 발명의 일 실시형태에 따르면 제1 및 제2 내부전극은 리드부를 갖고, 리드부를 통하여 세라믹 바디의 동일 면으로 노출될 수 있다. 또는 제1 및 제2 내부전극은 리드부를 갖고 리드부를 통하여 세라믹 바디의 하나 이상의 면으로 노출될 수 있다.
상기 일 내부전극(121, 122)의 두께는 특별히 제한되는 것은 아니나, 예를 들면, 500 nm 이하 일 수 있다.
또는 일 내부전극(121, 122)의 두께는 100 nm 내지 500 nm 일 수 있다. 또는 일 내부전극(121, 122)의 두께는 300 nm 내지 500 nm 일 수 있다.
본 발명의 일 실시형태에 따르면 내부전극이 형성된 유전체층은 200층 이상 적층될 수 있다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.
본 발명의 일 실시형태에 따르면, 일 내부전극(121, 122)의 두께가 500 nm 이하 일 경우에 박층 내부전극으로 인하여 전극의 끊김 및 전극의 뭉침 현상을 억제하기 위한 특징적 구성을 제시하며, 일 내부전극(121, 122)의 두께가 500 nm를 초과하는 경우에는 본 발명의 특징적 구성을 적용하지 않더라도 신뢰성 저하의 문제가 발생하지 않을 수 있다.
즉, 이하에서 설명하는 본 발명의 특징적 구성은 일 내부전극(121, 122)의 두께가 500 nm 이하 일 경우에 신뢰성을 향상하기 위하여 적용될 수 있는 것이다.
본 발명의 일 실시형태에 따르면, 세라믹 바디(110)의 외측에는 외부전극(131, 132)이 형성될 수 있고, 상기 외부전극(131, 132)은 내부 전극(121, 122)과 전기적으로 연결될 수 있다.
보다 구체적으로, 상기 세라믹 바디(110)의 일면으로 노출된 제1 내부전극(121)과 전기적으로 연결된 제1 외부전극(131)과 상기 세라믹 바디(110)의 타면으로 노출된 제2 내부전극(122)과 전기적으로 연결된 제2 외부전극으로 구성될 수 있다.
또한, 도시되지 않았으나, 세라믹 바디로 노출되는 제1 및 제2 내부전극과 연결되기 위하여 복수 개의 외부전극이 형성될 수 있다.
상기 외부전극(131, 132)은 금속 분말을 포함하는 도전성 페이스트로 형성될 수 있다.
상기 도전성 페이스트에 포함되는 금속 분말은 특별히 제한되지 않으며, 예를 들면 Ni, Cu, 또는 이들 합금을 사용할 수 있다.
상기 외부전극(131, 132)의 두께는 용도 등에 따라 적절히 결정할 수 있는데, 예를 들면 10 내지 50㎛ 정도일 수 있다.
도 3 및 도 4를 참조하면, 상기 내부전극(121, 122)은 도전성 금속과 첨가제(A)를 포함하며, 상기 첨가제(A)는 내부전극 단위 면적당 7개 이상 21개 이하의 개수로 상기 내부전극(121, 122)의 내부에 배치된다.
상기 내부전극(121, 122)은 소결시 내부전극의 수축을 억제하기 위하여 도전성 금속과 첨가제(A)를 포함한다.
상기 첨가제(A)는 소결시 내부전극의 수축을 억제할 수 있는 물질이면 특별히 제한되지 않으며, 예를 들어 비금속 및 금속 산화물 중 어느 하나 이상일 수 있다.
상기 비금속 및 금속 산화물은 구체적으로, 티탄산바륨(BaTiO3), ZrO2, Al2O3, TiN, SiN, AlN, TiC, SiC 및 WC 등일 수 있으나 반드시 이에 제한되는 것은 아니다.
종래에는 상기 비금속 및 금속 산화물 등을 내부전극이 포함함으로써, 내부전극의 수축을 억제하였다.
그러나, 본 발명의 일 실시형태에 따르면, 상기 첨가제(A)인 비금속 및 금속 산화물 등을 내부전극(121, 122) 내부에 트랩시키되, 첨가제의 개수를 제어함으로써, 전극 뭉침 및 끊김 현상을 막을 수 있고 전극 연결성이 저하되지 않아 용량이 높고, 신뢰성이 우수한 적층 세라믹 전자부품을 구현할 수 있다.
구체적으로, 본 발명의 일 실시형태에 따르면 상기 첨가제(A)는 내부전극 단위 면적당 7개 이상 21개 이하의 개수로 상기 내부전극(121, 122)의 내부에 배치된다.
상기 첨가제(A)가 내부전극 단위 면적당 7개 이상 21개 이하의 개수로 상기 내부전극(121, 122)의 내부에 배치됨으로써, 종래와 달리 내부전극의 소결 공정 중 중간 및 말기 단계에서 내부전극의 입계 성장 속도 및 이동을 제어할 수 있으며, 이로 인하여 종래에 비하여 전극 끊김 현상과 뭉침 현상을 보다 효과적으로 개선할 수 있다.
상기 첨가제(A)가 내부전극 단위 면적당 7개 미만의 경우에는 내부전극의 연결성이 80% 미만이 되어, 고용량 적층 세라믹 커패시터를 구현할 수 없다.
상기 첨가제(A)가 내부전극 단위 면적당 21개를 초과하는 경우에는, 내부전극을 500 nm 이하로 제어할 수 없어, 적층 세라믹 커패시터의 내부전극을 박층화할 수 없다.
또한, 본 발명의 일 실시형태에 따른 상기 특징인 상기 첨가제(A)가 내부전극 단위 면적당 7개 이상 21개 이하의 개수로 상기 내부전극(121, 122)의 내부에 배치되는 특징은 상기 내부전극(121, 122) 전체에서 만족할 수 있다.
종래의 경우, 첨가제가 내부전극 내부에 트랩될 수 있으며, 내부전극 내부에서 측정된 첨가제의 개수가 일정 영역에서 내부전극 단위 면적당 7개 이상 21개 이하의 개수일 수 있으나, 본 발명의 일 실시형태에서와 같이 내부전극(121, 122) 전체에서 모두 만족하지는 않는다.
본 발명의 일 실시형태에 따르면, 미립의 첨가제를 도전성 금속에 코팅하거나 초기 소결 공정을 제어하는 방법으로, 상기 첨가제(A)가 내부전극 단위 면적당 7개 이상 21개 이하의 개수로 상기 내부전극(121, 122)의 내부에 배치될 수 있기 때문에, 내부전극(121, 122) 전체에서 일정하게 상기 수치를 만족할 수 있다.
도 4를 참조하면, 상기 첨가제(A)의 입경(AR)은 5 nm 초과 200 nm 미만일 수 있다.
본 발명의 일 실시형태에서, 상기 첨가제(A)의 입경(AR)은 5 nm 초과 200 nm 미만의 미립의 첨가제를 사용함으로써, 상기 첨가제(A)가 내부전극 단위 면적당 7개 이상 21개 이하의 개수로 상기 내부전극(121, 122)의 내부에 배치될 수 있다.
즉, 상기 첨가제(A)의 입경(AR)은 5 nm 초과 200 nm 미만의 미립의 첨가제를 사용함으로써, 전극 뭉침 및 끊김 현상을 막을 수 있고 전극 연결성이 저하되지 않아 용량이 높고, 신뢰성이 우수한 적층 세라믹 전자부품을 구현할 수 있다.
상기 첨가제(A)의 입경(AR)이 5 nm 이하의 경우 첨가제의 입경이 너무 작아 소결 제어에 효과가 없어, 전극 뭉침 및 끊김 현상을 막을 수 없다.
상기 첨가제(A)의 입경(AR)이 200 nm 이상의 경우에는 전극 두께 대비 첨가제의 입경이 과도하게 크기 때문에, 전극 부분이 감소하여 고용량 적층 세라믹 커패시터를 구현할 수 없다.
도 5는 도 3 중 하나의 내부 전극만을 도시한 확대도이다.
도 5를 참조하면, 상기 첨가제(A)의 밀도는 중앙부 영역(Ec)이 내부전극(121, 122)의 상하 경계면(Eb)보다 높다.
상기 첨가제(A)의 밀도가 중앙부 영역(Ec)이 내부전극(121, 122)의 상하 경계면(Eb)보다 높게 조절함으로써, 전극 수축 억제가 가능하며, 이로 인하여, 전극 뭉침 및 전극 끊김 현상을 개선할 수 있다.
또한, 상기 첨가제(A)의 밀도가 중앙부 영역(Ec)이 내부전극(121, 122)의 상하 경계면(Eb)보다 높게 조절함으로써, 전극 연결성은 저하되지 않아 용량 감소가 없으며, 전극 뭉침이 발생하지 않으므로 내전압 특성을 만족할 수 있어 신뢰성을 향상시킬 수 있다.
도 6은 내부 전극의 연결성을 설명하기 위한 모식도이다.
본 발명의 일 실시형태에 따르면, 상기 내부전극(121, 122) 전체 길이에 대한 실제 내부전극의 길이의 비로 정의되는 내부전극의 연결성이 80% 이상 일 수 있다.
본 발명의 일 실시형태에 따르면, 내부전극의 연결성은 내부전극의 전체 길이에 대한 실제 내부전극이 형성된 부분의 길이의 비(내부전극 전체 길이/실제 내부전극이 형성된 부분의 길이)로 정의될 수 있다.
도 6을 참조하면, 내부전극 전체 길이 및 실제 내부전극이 형성된 부분의 길이는 상기와 같이 적층 세라믹 커패시터를 절단한 단면을 스캔한 광학 이미지를 이용하여 측정될 수 있다.
구체적으로, 세라믹 바디의 폭 방향의 중앙부에서 절단한 길이 방향의 단면을 스캔한 이미지에서 내부전극의 전체 길이에 대한 실제 내부전극이 형성된 부분의 길이의 비를 측정할 수 있다.
보다 구체적으로, 내부 전극(121)의 일부 지점에서 기공을 포함한 내부 전극(121) 전체 길이를 T, 실제 내부 전극(121)이 형성된 부분의 길이를 t1, t2, t3, ··· tn으로 규정하면, 상기 내부 전극(121)의 연결성은 (t1 + t2 + t3 +·+ tn) /T로 표현될 수 있다. 도 6에서는 실제 내부 전극(121)이 형성된 부분을 t1, t2, t3 및 t4 로 표현하였으나, 실제 전극이 형성된 부분의 수는 특별히 제한되지 않는다.
실제 내부 전극(121)의 길이는 내부 전극(121)의 전체 길이(T)에서 갭(G)의 길이를 뺀 값으로 측정될 수 있다.
본 발명의 다른 실시형태에 따르면, 세라믹 그린시트를 마련하는 단계, 도전성 금속 및 첨가제를 포함하는 도전성 페이스트로 내부전극 패턴을 형성하는 단계, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계 및 상기 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 바디를 형성하는 단계를 포함하며, 상기 첨가제는 내부전극 단위 면적당 7개 이상 21개 이하의 개수로 상기 내부전극의 내부에 배치된 적층 세라믹 전자부품의 제조 방법을 제공한다.
이하, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
본 발명의 일 실시예에 따라, 복수의 세라믹 그린시트가 마련될 수 있다. 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다. 상기 세라믹 그린시트는 이후 소결되어 도 2에 도시된 바와 같이 일 유전체층(111)을 형성할 수 있다.
다음으로, 상기 세라믹 그린시트 상에 내부전극용 도전성 페이스트를 도포하여 내부전극 패턴을 형성할 수 있다. 상기 내부전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다.
상기 내부전극용 도전성 페이스트는 도전성 금속과 첨가제를 포함하며, 상기 첨가제는 비금속 및 금속 산화물 중 어느 하나 이상일 수 있다.
상기 도전성 금속은 니켈을 포함할 수 있다. 상기 첨가제는 금속 산화물로서 티탄산바륨 또는 티탄산스트론튬을 포함할 수 있다.
이후, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고, 적층 방향으로부터 가압하여, 압착시킬 수 있다. 이에 따라 내부전극 패턴이 형성된 세라믹 적층체를 제조할 수 있다.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화할 수 있다.
이때, 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단할 수 있다.
이 후, 칩화한 적층체를 소성하여 세라믹 바디를 제조할 수 있다.
상기 소성 공정은 환원 분위기에서 수행될 수 있다. 또한, 소성 공정은 승온 속도를 조절하여 수행될 수 있으며, 이에 제한되는 것은 아니나, 상기 승온 속도는 700℃ 이하에서 30℃/60s 내지 50℃/60s일 수 있다.
본 발명의 일 실시형태에 따르면, 입경이 5 nm 초과 200 nm 미만인 미립의 첨가제를 내부 전극용 페이스트에 포함시키고, 상기 미립의 첨가제를 도전성 금속에 코팅하거나 초기 소결 공정을 제어함으로써, 상기 첨가제를 내부 전극 내에 트랩시키되, 내부전극 단위 면적당 7개 이상 21개 이하의 개수로 제어할 수 있고, 이로 인하여 전극 뭉침 및 끊김 현상을 막을 수 있고 전극 연결성이 저하되지 않아 용량이 높고, 신뢰성이 우수한 적층 세라믹 전자부품을 구현할 수 있다.
구체적으로, 상기 미립의 첨가제를 도전성 금속에 코팅하는 방법은 미립의 첨가제와 도전성 금속을 균일하게 분산 후 열처리 방법을 통하여 수행되거나 슬러리 상태의 도전성 금속 표면에 첨가제 원료를 첨가한 후 화학 반응을 통하여 수행될 수 있다.
또한, 초기 소결 공정을 제어하여 미립의 첨가제를 내부 전극 내에 트랩시키는 방법은 가소 온도 프로파일(Profile)을 조절하여 도전성 금속의 소결을 조절하는 방법 혹은 도전성 금속의 입자 사이즈 및 입자 사이즈 분포를 조절하는 방법 또는 도전성 금속의 표면 특성을 제어하여 도전성 금속의 소결을 조절하는 방법 등에 의해 수행될 수 있다.
다음으로, 세라믹 바디의 측면을 덮으며, 세라믹 바디의 측면으로 노출된 내부전극과 전기적으로 연결되도록 외부전극을 형성할 수 있다. 이후, 외부 전극의 표면에 니켈, 주석 등의 도금층을 형성할 수 있다.
이하에서는 실시예 및 비교예를 참조하여, 본 발명에 대하여 상세하게 설명한다.
실시예 및 비교예에 따른 적층 세라믹 커패시터는 다음과 같은 방법에 따라 마련하였다.
티탄산바륨 분말, 유기 용매로서 에탄올, 바인더로서 폴리비닐부티랄을 혼합하고, 이를 볼 밀링하여 세라믹 슬러리를 제조하고, 이를 이용하여 세라믹 그린 시트를 제조하였다.
세라믹 그린 시트 상에 니켈을 함유하는 내부 전극용 도전성 페이스트를 인쇄하여 내부 전극을 형성하고, 이를 적층한 그린 적층체를 85℃에서 1,000kgf/㎠의 압력으로 등압 압축 성형(isostatic pressing) 하였다.
압착된 그린 적층체를 절단하여 그린 칩을 만들고, 절단된 그린 칩을 대기 분위기 하에서 230℃에서 60시간 유지하는 탈바인더 공정을 거친 후, 그린 칩을 1000℃에서 소결하여 소결 칩을 제조하였다. 소결은 환원 분위기 하에서 실시하여 내부 전극의 산화를 방지하였으며, 환원 분위기는 Ni/NiO 평형 산소 분압보다 낮은 10-11~10-10 atm이 되도록 하였다.
소결 칩의 외부에 구리 분말 및 글래스 분말을 포함하는 외부 전극용 페이스트를 이용하여 외부 전극을 형성하였으며, 외부 전극 상에는 전기 도금을 통하여 니켈 도금층 및 주석 도금층을 형성하였다.
상기 방법에 따라 0603 사이즈의 적층 세라믹 캐패시터를 제조하였다. 0603 사이즈는 길이 및 폭이 각각 0.6㎛±0.1㎛ 및 0.3㎛±0.1㎛ 일 수 있다. 상기 적층 세라믹 커패시터에 대하여 다음과 같이 특성을 평가하였다.
하기 표 1은 본 발명의 일 실시예에 따라 내부전극 단위 면적당 첨가제의 개수에 따른 전극 연결성, 전극 두께 감소 효과 및 이에 따른 판단 결과를 비교하였다.
| 단위 면적당 첨가제의 개수 (ea/㎛2) |
전극 연결성 (%) |
두께 감소 효과 평가 | 판단 | |
| 1* | 3 이하 | 70 이하 | × | × |
| 2* | 5 | 75 | ○ | ○ |
| 3 | 7 | 80 | ◎ | ◎ |
| 4 | 9 | 82 | ◎ | ◎ |
| 5 | 11 | 84 | ◎ | ◎ |
| 6 | 13 | 85 | ◎ | ◎ |
| 7 | 15 | 86 | ◎ | ◎ |
| 8 | 17 | 87 | ◎ | ◎ |
| 9 | 19 | 88 | ◎ | ◎ |
| 10 | 21 | 89 | ◎ | ◎ |
| 11* | 23 | 89 | ○ | ○ |
| 12* | 25 이상 | 89 | × | × |
[평가]
×: 불량, ○: 양호, ◎: 매우 양호
* : 비교예
상기 표 1을 참조하면, 시료 1과 2는 상기 첨가제(A)가 내부전극 단위 면적당 7개 미만의 경우에는 내부전극의 연결성이 80% 미만이 되어, 고용량 적층 세라믹 커패시터를 구현할 수 없음을 알 수 있다.
또한, 시료 11과 12는 상기 첨가제(A)가 내부전극 단위 면적당 21개를 초과하는 경우에는, 내부전극을 500 nm 이하로 제어할 수 없어, 적층 세라믹 커패시터의 내부전극을 박층화할 수 없다.
반면, 시료 3 내지 10은 본 발명의 수치범위를 만족하는 경우로서, 내부전극의 연결성이 80% 이상을 나타내고, 전극 두께 감소 효과가 우수하며, 신뢰성이 우수한 고용량 적층 세라믹 커패시터를 구현할 수 있음을 알 수 있다.
하기 표 2는 본 발명의 일 실시예에 따라 트랩된 첨가제의 평균 입경에 따른 바디 두께 당 용량 평가 및 이에 따른 판단 결과를 비교하였다.
용량 평가 및 이에 따른 판단은 설계용량 목표치의 98.5%를 넘는 경우 양호(○)로 판정하였고, 98.5% 미만의 경우 불량(×)으로 판정하였다.
| 트랩된 첨가제(A)의 평균 입경 (nm) |
바디 두께 당 정전 용량 평가 | 판단 | |
| 1* | 5 이하 | × | × |
| 2 | 10 | ○ | ○ |
| 3 | 80 | ○ | ○ |
| 4 | 100 | ○ | ○ |
| 5 | 140 | ○ | ○ |
| 6 | 180 | ○ | ○ |
| 7 | 200 | ○ | ○ |
| 8* | 200 이상 | × | × |
* : 비교예
시료 1은 첨가제(A)의 입경(AR)이 5 nm 이하의 경우로서, 첨가제의 입경이 너무 작아 소결 제어에 효과가 없어, 전극 뭉침 및 끊김 현상을 막을 수 없다.
또한, 시료 8은 첨가제(A)의 입경(AR)이 200 nm 이상의 경우로서, 전극 두께 대비 첨가제의 입경이 과도하게 크기 때문에 전극 부분이 감소하여 고용량 적층 세라믹 커패시터를 구현할 수 없다.
반면, 시료 2 내지 7은 본 발명의 수치범위를 만족하는 경우로서, 전극 뭉침 및 끊김 현상을 막을 수 있고 전극 연결성이 저하되지 않아 용량이 높고, 신뢰성이 우수한 적층 세라믹 전자부품을 구현할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 바디 111: 유전체층
121, 122: 내부전극층 131, 132: 외부전극
A: 첨가제
121, 122: 내부전극층 131, 132: 외부전극
A: 첨가제
Claims (12)
- 유전체층 및 내부전극을 포함하는 세라믹 바디; 및
상기 세라믹 바디의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며,
상기 내부전극은 도전성 금속과 첨가제를 포함하며, 상기 첨가제는 내부전극 단위 면적당 7개 이상 21개 이하의 개수로 상기 내부전극의 내부에 배치된 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 첨가제의 입경은 5 nm 초과 200 nm 미만인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 첨가제가 내부전극 단위 면적당 7개 이상 21개 이하의 개수로 상기 내부전극의 내부에 배치된 특징은 상기 내부전극 전체에서 만족하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 첨가제는 비금속 및 금속 산화물 중 어느 하나 이상인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 첨가제는 상기 내부전극 한 층에서 경계부에 비해 중앙부 영역에서의 밀도가 더 높은 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 내부 전극은 전체 길이에 대한 실제 내부전극의 길이의 비로 정의되는 내부전극의 연결성이 80% 이상인 적층 세라믹 전자부품.
- 세라믹 그린시트를 마련하는 단계;
도전성 금속 및 첨가제를 포함하는 도전성 페이스트로 내부전극 패턴을 형성하는 단계;
상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 및
상기 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 바디를 형성하는 단계;를 포함하며,
상기 첨가제는 내부전극 단위 면적당 7개 이상 21개 이하의 개수로 상기 내부전극의 내부에 배치된 적층 세라믹 전자부품의 제조 방법.
- 제7항에 있어서,
상기 도전성 금속은 그 표면에 상기 첨가제가 코팅된 형태로 도전성 페이스트에 포함되는 적층 세라믹 전자부품의 제조 방법.
- 제7항에 있어서,
상기 소성 후 내부전극 내부에 배치된 첨가제의 입경은 5 nm 초과 200 nm 미만인 적층 세라믹 전자부품의 제조 방법.
- 제7항에 있어서,
상기 첨가제가 내부전극 단위 면적당 7개 이상 21개 이하의 개수로 상기 내부전극의 내부에 배치된 특징은 상기 내부전극 전체에서 만족하는 적층 세라믹 전자부품의 제조 방법.
- 제7항에 있어서,
상기 첨가제는 상기 내부전극 한 층에서 경계부에 비해 중앙부 영역에서의 밀도가 더 높은 적층 세라믹 전자부품의 제조 방법.
- 제7항에 있어서,
상기 내부 전극은 전체 길이에 대한 실제 내부전극의 길이의 비로 정의되는 내부전극의 연결성이 80% 이상인 적층 세라믹 전자부품의 제조 방법.
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