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KR20190140564A - 반도체 장치 - Google Patents

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KR20190140564A
KR20190140564A KR1020180067146A KR20180067146A KR20190140564A KR 20190140564 A KR20190140564 A KR 20190140564A KR 1020180067146 A KR1020180067146 A KR 1020180067146A KR 20180067146 A KR20180067146 A KR 20180067146A KR 20190140564 A KR20190140564 A KR 20190140564A
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film
nitride film
silicon nitride
dielectric constant
insulating film
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KR1020180067146A
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이병훈
김완돈
박종호
현상진
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삼성전자주식회사
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Abstract

게이트 절연막의 계면 특성을 개선하여, 성능 및 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판 상의 다채널 활성 패턴, 상기 다채널 활성 패턴 상에, 상기 다채널 활성 패턴을 따라 형성되고, 금속을 포함하는 고유전율 절연막, 상기 고유전율 절연막 상에, 상기 고유전율 절연막을 따라 형성되는 실리콘 질화물막, 및 상기 실리콘 질화물막 상의 게이트 전극을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 더 구체적으로 다채널 활성 패턴을 채널 영역으로 사용하는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 나노 와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디를 둘러싸도록 게이트를 형성하는 게이트 올 어라운드 구조가 제안되었다.
이러한 게이트 올 어라운드 구조는 3차원의 채널을 이용하기 때문에, 스케일링이 용이하다. 또한, 게이트의 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 게이트 절연막의 계면 특성을 개선하여, 성능 및 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상의 다채널 활성 패턴; 상기 다채널 활성 패턴 상에, 상기 다채널 활성 패턴을 따라 형성되고, 금속을 포함하는 고유전율 절연막; 상기 고유전율 절연막 상에, 상기 고유전율 절연막을 따라 형성되는 실리콘 질화물막; 및 상기 실리콘 질화물막 상의 게이트 전극을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상의 다채널 활성 패턴; 상기 다채널 활성 패턴 상에, 상기 다채널 활성 패턴을 따라 형성되고, 경계막과 고유전율 절연막을 포함하는 게이트 절연막; 및 상기 게이트 절연막 상에, 게이트 전극 구조체를 포함하고, 상기 게이트 전극 구조체는 상기 게이트 절연막과 접촉하는 일함수 조절 라이너를 포함하고, 상기 일함수 조절 라이너의 유전 상수는 상기 고유전율 절연막의 유전 상수보다 작고, 상기 일함수 조절 라이너의 두께는 상기 고유전율 절연막의 두께보다 작다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상의 제1 나노 와이어; 상기 제1 나노 와이어 상에, 상기 제1 나노 와이어와 이격되는 제2 나노 와이어; 상기 제1 나노 와이어 및 상기 제2 나노 와이어 상에, 상기 제1 나노 와이어 및 상기 제2 나노 와이어의 둘레를 따라 형성되고, 금속을 포함하는 게이트 절연막; 상기 게이트 절연막 상에, 상기 제1 나노 와이어 및 상기 제2 나노 와이어의 둘레를 따라 형성되고, 상기 게이트 절연막과 접촉하는 실리콘 질화물막; 및 상기 실리콘 질화물막 상에, 티타늄을 포함하는 도전성 라이너를 포함하는 게이트 전극으로, 상기 도전성 라이너는 상기 제1 나노 와이어 및 상기 제2 나노 와이어의 둘레를 따라 형성되는 게이트 전극을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역에서, 상기 기판 상의 제1 다채널 활성 패턴; 상기 제1 다채널 활성 패턴 상에, 상기 제1 다채널 활성 패턴을 따라 형성되고, 금속을 포함하는 제1 고유전율 절연막; 상기 제1 고유전율 절연막 상에, 상기 제1 고유전율 절연막을 따라 형성되는 제1 실리콘 질화물막 및 제1 도전성 라이너를 포함하는 제1 게이트 전극 구조체로, 상기 제1 도전성 라이너는 상기 제1 실리콘 질화물막 상에 배치되는 제1 게이트 전극 구조체; 상기 제2 영역에서, 상기 기판 상의 제2 다채널 활성 패턴; 상기 제2 다채널 활성 패턴 상에, 상기 제2 다채널 활성 패턴을 따라 형성되고, 금속을 포함하는 제2 고유전율 절연막; 및 상기 제2 고유전율 절연막 상에, 상기 제2 고유전율 절연막을 따라 형성되는 제2 도전성 라이너를 포함하는 제2 게이트 전극 구조체를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역에서, 상기 기판 상의 제1 다채널 활성 패턴; 상기 제1 다채널 활성 패턴 상에, 상기 제1 다채널 활성 패턴을 따라 형성되고, 금속을 포함하는 제1 고유전율 절연막; 상기 제1 고유전율 절연막 상에, 상기 제1 고유전율 절연막을 따라 형성되는 제1 실리콘 질화물막 및 제1 도전성 라이너를 포함하는 제1 게이트 전극 구조체로, 상기 제1 도전성 라이너는 상기 제1 실리콘 질화물막 상에 배치되는 제1 게이트 전극 구조체; 상기 제2 영역에서, 상기 기판 상의 제2 다채널 활성 패턴; 상기 제2 다채널 활성 패턴 상에, 상기 제2 다채널 활성 패턴을 따라 형성되고, 금속을 포함하는 제2 고유전율 절연막; 및 상기 제2 고유전율 절연막 상에, 상기 제2 고유전율 절연막을 따라 형성되는 제2 실리콘 질화물막 및 제2 도전성 라이너를 포함하는 제2 게이트 전극 구조체로, 상기 제2 도전성 라이너는 상기 제2 실리콘 질화물막 상에 배치되고, 상기 제2 도전성 라이너의 구조는 상기 제1 도전성 라이너의 구조와 다른 제2 게이트 전극 구조체를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판의 제1 영역에 형성되고, 제1 문턱 전압을 갖는 제1 p형 트랜지스터; 및 상기 기판의 제2 영역에 형성되고, 상기 제1 문턱 전압보다 작은 제2 문턱 전압을 갖는 제2 p형 트랜지스터를 포함하고, 상기 제1 p형 트랜지스터는 상기 기판 상에 순차적으로 배치된 제1 및 제2 나노 와이어와, 상기 제1 나노 와이어 및 상기 제2 나노 와이어의 둘레를 따라 형성되는 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에, 상기 제1 나노 와이어 및 상기 제2 나노 와이어를 감싸는 제1 게이트 전극을 포함하고, 상기 제1 게이트 전극은 상기 제1 나노 와이어 및 상기 제2 나노 와이어의 둘레를 따라 순차적으로 형성되는 제1 티타늄 질화물막 및 제1 티타늄 실리콘 질화물막과, 상기 제1 티타늄 실리콘 질화물막 상의 제1 상부 전극을 포함하고, 상기 제2 p형 트랜지스터는 상기 기판 상에 순차적으로 배치된 제3 및 제4 나노 와이어와, 상기 제3 나노 와이어 및 상기 제4 나노 와이어의 둘레를 따라 형성되는 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에, 상기 제3 나노 와이어 및 상기 제4 나노 와이어를 감싸는 제2 게이트 전극을 포함하고, 상기 제2 게이트 전극은 상기 제3 나노 와이어 및 상기 제4 나노 와이어의 둘레를 따라 형성되는 제2 티타늄 질화물막 및 제2 티타늄 실리콘 질화물막을 포함하는 제2 게이트 전극을 포함하고, 상기 제1 티타늄 질화물막의 두께에 대한 상기 제1 티타늄 실리콘 질화물막의 두께의 비율은 5/3 이상 7 이하이다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 3은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 4a 내지 도 4d는 도 1의 제1 와이어 패턴을 B - B을 따라서 절단한 다양한 단면도들이다.
도 5a 내지 도 5c와, 도 6은 도 1의 제1 와이어 패턴을 A - A를 따라서 절단한 다양한 단면도들이다.
도 7 및 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 9 및 도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 11 내지 도 13은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 16 내지 도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 19 및 도 20는 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 21 및 도 22는 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 23 내지 도 24d는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 25a 내지 도 25d는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 26 내지 도 28은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 29 내지 34는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 나노 와이어 형상 또는 나노 시트 형상의 채널 영역을 포함하는 게이트 올 어라운드 트랜지스터(GAA FET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 3은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 2 및 도 3은 각각 도 1의 A - A 및 B - B를 따라서 절단한 단면도이다. 도 4a 내지 도 4d는 도 1의 제1 와이어 패턴을 B - B을 따라서 절단한 다양한 단면도들이다. 도 5a 내지 도 5c와, 도 6은 도 1의 제1 와이어 패턴을 A - A를 따라서 절단한 다양한 단면도들이다. 설명의 편의성을 위해, 도 1에서는 층간 절연막(190)은 도시하지 않았다.
도 1 내지 도 3을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 다채널 활성 패턴(110)과, 제2 다채널 활성 패턴(210)과, 제1 게이트 전극 구조체(115)와, 제1 게이트 절연막(135)을 포함할 수 있다. 제1 게이트 전극 구조체(115)는 제1 일함수 조절 라이너(130)와, 제1 게이트 전극(120)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 핀형 돌출부(100P)는 기판(100)으로부터 돌출되어 있을 수 있다. 제1 핀형 돌출부(100P)는 제1 방향(X1)으로 길게 연장될 수 있다. 제1 핀형 돌출부(100P)는 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 핀형 돌출부(100P)는 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 돌출부(100P)는 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 핀형 돌출부(100P)의 측벽의 적어도 일부를 감쌀 수 있다. 제1 핀형 돌출부(100P)는 필드 절연막(105)에 의해 정의될 수 있다. 도 3에서, 제1 핀형 돌출부(100P)의 측벽은 전체적으로 필드 절연막(105)에 의해 둘러싸인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다. 또한, 필드 절연막(105)은 제1 핀형 돌출부(100P) 및 필드 절연막(105) 사이에 형성되는 적어도 하나 이상의 필드 라이너막을 더 포함할 수도 있다. 필드 절연막(105)이 필드 라이너막을 더 포함할 경우, 필드 라이너막은 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
제1 및 제2 다채널 활성 패턴(110, 210)은 기판(100) 상에 순차적으로 형성될 수 있다. 예를 들어, 제1 및 제2 다채널 활성 패턴(110, 210)은 제1 핀형 돌출부(100P) 상에 순차적으로 배치될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 돌출부(100P)와 제1 다채널 활성 패턴(110)이 높이 방향으로 이격된 거리는 제1 다채널 활성 패턴(110)와 제2 다채널 활성 패턴(210)이 높이 방향으로 이격된 거리와 실질적으로 동일할 수 있다.
제1 및 제2 다채널 활성 패턴(110, 210)은 각각 제1 핀형 돌출부(100P)처럼 제1 방향(X1)으로 연장될 수 있다. 제1 및 제2 다채널 활성 패턴(110, 210)은 기판(100)의 두께 방향으로 순차적으로 배열되어 있을 수 있다.
제1 다채널 활성 패턴(110)은 기판(100)과 이격되어 형성될 수 있다. 예를 들어, 제1 다채널 활성 패턴(110)은 제1 핀형 돌출부(100P)와 이격되어 형성될 수 있다. 제1 다채널 활성 패턴(110)은 제1 핀형 돌출부(100P)와 수직으로 중첩될 수 있다. 제1 다채널 활성 패턴(110)은 필드 절연막(105)의 상면을 따라 필드 절연막(105) 상에 형성되는 것이 아니라, 제1 핀형 돌출부(100P)의 상면을 따라 제1 핀형 돌출부(100P) 상에 형성될 수 있다. 제2 다채널 활성 패턴(210)은 제1 다채널 활성 패턴(110)과 이격되어 형성될 수 있다. 제1 다채널 활성 패턴(110)은 기판(100) 및 제1 핀형 돌출부(100P)와 이격되어 형성되므로, 제2 다채널 활성 패턴(210)도 기판(100) 및 제1 핀형 돌출부(100P)와 이격되어 형성될 수 있다.
제1 및 제2 다채널 활성 패턴(110, 210)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 및 제2 다채널 활성 패턴(110, 210)은 각각 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 제1 및 제2 다채널 활성 패턴(110, 210)은 각각 트랜지스터의 채널 영역으로 사용될 수 있다. 각각의 제1 및 제2 다채널 활성 패턴(110, 210)은 동일한 물질을 포함할 수도 있고, 다른 물질을 포함할 수도 있다. 또한, 각각의 제1 및 제2 다채널 활성 패턴(110, 210)은 제1 핀형 돌출부(100P)와 동일한 물질을 포함할 수도 있고, 제1 핀형 돌출부(100P)와 다른 물질을 포함할 수도 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 및 제2 다채널 활성 패턴(110, 210)은 나노 와이어를 포함할 수 있다. 예를 들어, 제1 다채널 활성 패턴(110)은 제1 나노 와이어이고, 제2 다채널 활성 패턴(210)은 제2 나노 와이어일 수 있다. 이후의 설명에서, 제1 및 제2 다채널 활성 패턴(110, 210)은 각각 실리콘을 포함하는 나노 와이어인 것으로 설명한다.
도 1 내지 도 3에서, 2개의 다채널 활성 패턴(110, 210)이 기판(100) 상에 서로 이격되어 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 기판(100) 상에 하나의 다채널 활성 패턴이 형성될 수도 있고, 3개 이상의 다채널 활성 패턴이 기판(100) 상에 서로 이격되어 형성될 수 있음은 물론이다.
제1 게이트 스페이서(140)는 제2 방향(Y1)으로 연장될 수 있다. 제1 게이트 스페이서(140)는 제1 및 제2 다채널 활성 패턴(110, 210)과 교차할 수 있다. 제1 게이트 스페이서(140)는 제1 및 제2 다채널 활성 패턴(110, 210)과 교차하는 제1 게이트 트렌치(140t)를 정의할 수 있다.
제1 게이트 스페이서(140)는 제1 방향(X1)으로 연장된 각각의 제1 및 제2 다채널 활성 패턴(110, 210)의 양 종단에 위치할 수 있다. 제1 게이트 스페이서(140)는 제1 및 제2 다채널 활성 패턴(110, 210)의 양측에서, 서로 마주보며 형성될 수 있다. 제1 게이트 스페이서(140)는 각각의 제1 및 제2 다채널 활성 패턴(110, 210)이 통과하는 관통부를 포함할 수 있다. 각각의 제1 및 제2 다채널 활성 패턴(110, 210)은 제1 게이트 스페이서(140)를 통과할 수 있다. 제1 게이트 스페이서(140)는 각각의 제1 및 제2 다채널 활성 패턴(110, 210)의 종단의 둘레와 전체적으로 접촉할 수 있다.
제1 게이트 스페이서(140)는 제1 내측 스페이서(141)와 제1 외측 스페이서(142)를 포함할 수 있다. 제1 내측 스페이서(141)는 제1 핀형 돌출부(100P) 및 제1 다채널 활성 패턴(110) 사이와, 제1 다채널 활성 패턴(110) 및 제2 다채널 활성 패턴(210) 사이에 배치될 수 있다.
제1 내측 스페이서(141)는 제1 및 제2 다채널 활성 패턴(110, 210)과 수직으로 중첩되는 위치에 형성될 수 있다. 제1 및 제2 다채널 활성 패턴(110, 210)과 중첩되지 않는 필드 절연막(105) 상에는 제1 내측 스페이서(141)가 형성되지 않을 수 있다. 즉, 필드 절연막(105)의 상면 상에는 제1 외측 스페이서(142)가 형성될 수 있다. 제2 다채널 활성 패턴(210) 상에는 제1 외측 스페이서(142)가 위치할 수 있다.
제1 내측 스페이서(141)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 외측 스페이서(142)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 도 2에서, 제1 내측 스페이서(141) 및 제1 외측 스페이서(142)는 서로 동일한 물질일 수도 있고, 서로 다른 물질일 수도 있다.
제1 게이트 절연막(135)은 각각의 제1 및 제2 다채널 활성 패턴(110, 210)을 따라 형성될 수 있다. 제1 게이트 절연막(135)은 각각의 제1 및 제2 다채널 활성 패턴(110, 210)의 둘레를 따라 형성될 수 있다. 제1 게이트 절연막(135)은 각각의 제1 및 제2 다채널 활성 패턴(110, 210)을 감쌀 수 있다.
제1 게이트 절연막(135)은 제1 계면막(interfacial layer)(136)과, 제1 고유전율 절연막(137)을 포함할 수 있다. 제1 계면막(136)은 각각의 제1 및 제2 다채널 활성 패턴(110, 210)과 제1 고유전율 절연막(137) 사이에 형성될 수 있다. 제1 계면막(136)은 제1 핀형 돌출부(100P)의 상면과, 각각의 제1 및 제2 다채널 활성 패턴(110, 210)을 따라 형성될 수 있다.
제1 계면막(136)은 제1 게이트 스페이서(140)의 내측벽 및 필드 절연막(105)의 상면을 따라 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 계면막의 형성방법에 따라, 제1 계면막(136)은 제1 게이트 스페이서(140)의 측벽 및 필드 절연막(105)의 상면을 따라 형성될 수도 있다.
제1 고유전율 절연막(137)은 제1 계면막(136) 상에 형성될 수 있다. 제1 고유전율 절연막(135)은 필드 절연막(105)의 상면 및 제1 핀형 돌출부(100P) 상에도 형성될 수 있다. 제1 고유전율 절연막(135)은 게이트 스페이서(140)의 내측벽을 따라서 연장될 수 있다. 제1 고유전율 절연막(135)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면과, 제1 및 제2 다채널 활성 패턴(110, 210)의 둘레를 따라 연장될 수 있다. 제1 및 제2 다채널 활성 패턴(110, 210)이 실리콘을 포함할 때, 제1 계면막(136)은 실리콘 산화물(SiO2)을 포함할 수 있다. 한편, 제1 및 제2 다채널 활성 패턴(110, 210)에 포함된 물질에 따라, 제1 계면막(136)에 포함되는 물질이 달라질 수 있음은 물론이다.
제1 고유전율 절연막(137)은 실리콘 질화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 제1 고유전율 절연막(137)은 금속을 포함하는 절연물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 게이트 전극 구조체(115)는 제1 게이트 절연막(135) 상에 형성될 수 있다. 제1 게이트 전극 구조체(115)는 제1 고유전율 절연막(137)과 접촉할 수 있다. 제1 게이트 전극 구조체(115)는 제1 및 제2 다채널 활성 패턴(110, 210)과 교차할 수 있다. 제1 게이트 전극 구조체(115)는 제1 및 제2 다채널 활성 패턴(110, 210)의 둘레를 감쌀 수 있다. 제1 게이트 전극 구조체(115)는 제1 게이트 스페이서(140) 사이에 배치될 수 있다. 제1 게이트 전극 구조체(115)는 제1 게이트 트렌치(140t)를 채워, 제2 방향(Y1)으로 연장될 수 있다.
제1 일함수 조절 라이너(130)는 제1 고유전율 절연막(137)을 따라 형성될 수 있다. 제1 일함수 조절 라이너(130)는 제1 및 제2 다채널 활성 패턴(110, 210)의 둘레를 따라 형성될 수 있다. 제1 일함수 조절 라이너(130)는 제1 고유전율 절연막(137)과 접촉할 수 있다. 여기서, "접촉한다"는 의미는 제1 일함수 조절 라이너(130)와 제1 고유전율 절연막(137) 사이에, 삽입되는 막이 없는 것을 의미할 수 있다.
제1 일함수 조절 라이너(130)는 절연 물질을 포함할 수 있다. 제1 일함수 조절 라이너(130)는 제1 고유전율 절연막(137)의 유전 상수보다 작은 절연 물질을 포함할 수 있다. 제1 일함수 조절 라이너(130)는 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 일함수 조절 라이너(130)는 실리콘 질화물막일 수 있다.
예를 들어, 제1 일함수 조절 라이너(130)의 두께(t12)는 제1 고유전율 절연막(137)의 두께(t11)보다 작다. 제1 일함수 조절 라이너(130)의 두께(t12)는 예를 들어, 5Å 이하일 수 있다.
제1 일함수 조절 라이너(130)가 제1 고유전율 절연막(137)에 접촉되어 형성됨으로써, 반도체 장치의 유효 일함수(effective workfunction)가 조절될 수 있다. 이를 통해, 반도체 장치의 문턱 전압(threshold voltage)가 컨트롤될 수 있다.
제1 게이트 전극(120)은 제1 일함수 조절 라이너(130) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 일함수 조절 라이너(130)와 접촉할 수 있다. 제1 게이트 전극(120)은 제1 도전성 라이너(121)와, 제1 상부 전극(122)을 포함할 수 있다.
제1 도전성 라이너(121)는 제1 일함수 조절 라이너(130) 상에 형성될 수 있다. 제1 도전성 라이너(121)는 제1 일함수 조절 라이너(130)와 접촉할 수 있다. 제1 도전성 라이너(121)는 제1 일함수 조절 라이너(130)를 따라 형성될 수 있다. 제1 도전성 라이너(121)는 제1 및 제2 다채널 활성 패턴(110, 210)의 둘레를 따라 형성될 수 있다. 제1 도전성 라이너(121)는 제1 핀형 돌출부(100P)의 상면 및 제1 다채널 활성 패턴(110)의 하면 사이와, 제1 다채널 활성 패턴(110)의 상면 및 제2 다채널 활성 패턴(210)의 하면 사이에 형성될 수 있다. 제1 도전성 라이너(121)는 제2 다채널 활성 패턴(210)의 상면 상에 형성될 수 있다.
제1 도전성 라이너(121)는 도전 물질을 포함할 수 있다. 제1 도전성 라이너(121)는 금속인 티타늄(Ti)을 포함할 수 있다. 제1 도전성 라이너(121)는 예를 들어, 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 질화물(TiAlN), 티타늄 알루미늄 탄질화물(TiAlC-N) 중 적어도 하나를 포함할 수 있다.
일 예로, 제1 도전성 라이너(121)는 도전성 질화물막을 포함할 수 있다. 제1 도전성 라이너(121)는 예를 들어, 티타늄 질화물(TiN) 및 티타늄 실리콘 질화물(TiSiN) 중에서 선택된 하나의 물질로 이루어진 도전성 막일 수 있다. 다른 예로, 제1 도전성 라이너(121)는 알루미늄을 포함하는 도전성 막을 포함할 수 있다. 알루미늄을 포함하는 도전성 막은 도전성 질화물막을 포함할 수도 있다. 제1 도전성 라이너(121)는 예를 들어, 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 질화물(TiAlN) 및 티타늄 알루미늄 탄질화물(TiAlC-N)로 이루어진 그룹에서 선택된 적어도 하나의 물질로 이루어진 도전성 막일 수 있다.
제1 상부 전극(122)은 제1 도전성 라이너(121) 상에 형성될 수 있다. 도 2 및 도 3에서, 제1 상부 전극(122)은 제1 핀형 돌출부(100P)의 상면 및 제1 다채널 활성 패턴(110)의 하면 사이와, 제1 다채널 활성 패턴(110)의 상면 및 제2 다채널 활성 패턴(210)의 하면 사이에 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 상부 전극(122)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 반도체 패턴(150)은 제1 게이트 전극 구조체(115)의 적어도 일측에 배치될 수 있다. 제1 반도체 패턴(150)은 에피택셜 성장 공정을 통해 형성된 에피택셜 패턴일 수 있다. 제1 반도체 패턴(150)은 제1 및 제2 다채널 활성 패턴(110, 210)과 각각 연결될 수 있다. 제1 반도체 패턴(150)은 예를 들어, 제1 핀형 돌출부(100P) 상에 형성될 수 있다. 제1 반도체 패턴(150)은 제1 및 제2 다채널 활성 패턴(110, 210)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
층간 절연막(190)은 제1 반도체 패턴(150) 상에 형성될 수 있다. 층간 절연막(190)은 제1 게이트 스페이서(140)의 측벽을 감쌀 수 있다. 층간 절연막(190)은 하부 층간 절연막(191)과 상부 층간 절연막(192)을 포함할 수 있다. 상부 층간 절연막(192)은 제1 게이트 스페이서(140)의 상면 및 제1 게이트 전극 구조체(115)의 상면 상에 형성될 수 있다. 하부 층간 절연막(191) 및 상부 층간 절연막(192)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 도시되지 않았지만, 제1 반도체 패턴(150)과, 하부 층간 절연막(191) 사이에, 컨택 형성시 제1 반도체 패턴(150)을 보호하는 식각 정지막이 더 형성될 수 있다. 식각 정지막은 하부 층간 절연막(191)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
도 4a 내지 도 4d를 이용하여, 제1 와이어 패턴(110)의 횡단면에 대해서 설명한다. 제1 다채널 활성 패턴(110)에 대한 설명은 제2 다채널 활성 패턴(210)에도 적용될 수 있음은 물론이다.
도 4a에서, 제1 다채널 활성 패턴(110)의 횡단면(110S)은 직선(110m)과 곡면(100n)의 조합으로 이루어진 도형일 수 있다. 제1 다채널 활성 패턴(110)의 횡단면(110S)은 예를 들어, 모서리가 둥근 사각형일 수 있다. 제1 다채널 활성 패턴(110)의 횡단면(110S)에서, 제1 다채널 활성 패턴(110)의 폭(L1)과 제1 다채널 활성 패턴(110)는 서로 다를 수 있다. 예를 들어, 제1 다채널 활성 패턴(110)의 횡단면(110S)은 모서리가 둥근 직사각형일 수 있지만, 이에 제한되는 것은 아니다.
도 4a와 달리 도 4b에서, 제1 다채널 활성 패턴(110)의 횡단면(110S)에서, 제1 다채널 활성 패턴(110)의 폭(L1)과 제1 다채널 활성 패턴(110)의 높이(L2)는 서로 동일할 수 있다. 예를 들어, 제1 다채널 활성 패턴(110)의 횡단면(110S)은 모서리가 둥근 정사각형일 수 있지만, 이에 제한되는 것은 아니다. 도 4a와 달리 도 4c에서, 제1 다채널 활성 패턴(110)의 횡단면(110S)에서, 서로 마주보는 제1 다채널 활성 패턴(110)의 일변의 폭(L11)과 제1 다채널 활성 패턴(110)의 타변의 폭(L12)은 서로 다를 수 있다. 예를 들어, 제1 다채널 활성 패턴(110)의 횡단면(110S)은 모서리가 둥근 사다리꼴일 수 있지만, 이에 제한되는 것은 아니다. 도 4a와 달리 도 4d에서, 제1 다채널 활성 패턴(110)의 횡단면(110S)는 곡선(110n)의 조합으로 이루어진 도형일 수 있다.
도 4a 내지 도 4c에서 도시된 것과 달리, 제1 다채널 활성 패턴(110)의 횡단면(110S)은 직선의 조합으로 이루어진 도형 중의 하나일 수도 있다. 제1 다채널 활성 패턴(110)의 횡단면(110S)은 모서리가 둥글지 않은 사각형일 수도 있다.
도 5a 내지 도 5c를 이용하여, 제1 다채널 활성 패턴(110)의 종단면에 대해서 설명한다. 제1 다채널 활성 패턴(110)에 대한 설명은 제2 다채널 활성 패턴(210)에도 적용될 수 있음은 물론이다.
도 5a에서, 제1 반도체 패턴(150) 및 제1 게이트 스페이서(140)에서 멀어짐에 따라, 제1 다채널 활성 패턴(110)의 두께는 실질적으로 동일할 수 있다. 예를 들어, 제1 반도체 패턴(150)과 인접한 제1 다채널 활성 패턴(110)의 종단 부분의 두께(t1_a)는 제1 다채널 활성 패턴(110)의 가운데 부분의 두께(t1_b)와 실질적으로 동일할 수 있다.
도 5b에서, 제1 반도체 패턴(150) 및 제1 게이트 스페이서(140)에서 멀어짐에 따라, 제1 다채널 활성 패턴(110)의 두께는 감소할 수 있다. 예를 들어, 제1 반도체 패턴(150)과 인접한 제1 다채널 활성 패턴(110)의 종단 부분의 두께(t1_a)는 제1 다채널 활성 패턴(110)의 가운데 부분의 두께(t1_b)보다 두꺼울 수 있다. 도 5c에서, 제1 반도체 패턴(150) 및 제1 게이트 스페이서(140)에서 멀어짐에 따라, 제1 다채널 활성 패턴(110)의 두께는 증가할 수 있다. 예를 들어, 제1 반도체 패턴(150)과 인접한 제1 다채널 활성 패턴(110)의 종단 부분의 두께(t1_a)는 제1 다채널 활성 패턴(110)의 가운데 부분의 두께(t1_b)보다 얇을 수 있다. 도 5b 및 도 5c에서, 제1 반도체 패턴(150) 및 제1 게이트 스페이서(140)에서 멀어짐에 따라, 제1 다채널 활성 패턴(110)의 두께는 연속적으로 변할 수 있다.
도 6을 이용하여, 제1 다채널 활성 패턴(110)의 종단면에 대해서 설명한다. 제1 다채널 활성 패턴(110)에 대한 설명은 제2 다채널 활성 패턴(210)에도 적용될 수 있음은 물론이다.
제1 다채널 활성 패턴(110)은 트리밍된 와이어 패턴일 수 있다. 제1 다채널 활성 패턴(110)은 제1 부분(110a)과 제2 부분(110b)을 포함할 수 있다. 제1 다채널 활성 패턴의 제2 부분(110b)는 제1 다채널 활성 패턴의 제1 부분(110a)을 중심으로 양측에 배치될 수 있다. 제1 다채널 활성 패턴의 제2 부분(110b)은 제1 게이트 스페이서(140)와 중첩되는 부분일 수 있고, 제1 다채널 활성 패턴의 제1 부분(110a)은 제1 게이트 절연막(135) 및 제1 게이트 전극 구조체(115)와 중첩되는 부분일 수 있다.
제1 다채널 활성 패턴의 제2 부분(110b)의 두께(t1_c)는 제1 다채널 활성 패턴의 제1 부분(110a)의 두께(t1_d)보다 크다.
도 6에서 도시된 것과 달리, 제1 다채널 활성 패턴의 제2 부분(110b)과 제1 다채널 활성 패턴의 제1 부분(110a)의 연결부분이 라운딩될 수 있음은 물론이다. 또한, 도 6에서, 제1 다채널 활성 패턴의 제1 부분(110a)의 폭은 위치에 상관없이 일정한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 다채널 활성 패턴의 제1 부분(110a)의 폭은 도 5b 또는 도 5c와 같이 변할 수 있음은 물론이다.
도 7 및 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 9 및 도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 11 내지 도 13은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7 및 도 8을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 도전성 라이너(121)는 제1 하부 도전성 라이너(121a)와, 제1 상부 도전성 라이너(121b)를 포함할 수 있다.
제1 하부 도전성 라이너(121a)는 제1 일함수 조절 라이너(130)와 접촉할 수 있다. 제1 상부 도전성 라이너(121b)는 제1 하부 도전성 라이너(121a) 상에 형성될 수 있다.
일 예로, 제1 하부 도전성 라이너(121a)와, 제1 상부 도전성 라이너(121b)는 각각 도전성 질화물막을 포함할 수 있다. 제1 하부 도전성 라이너(121a)는 티타늄 질화물막을 포함하고, 제1 상부 도전성 라이너(121b)는 티타늄 실리콘 질화물막을 포함할 수 있다. 또는, 제1 하부 도전성 라이너(121a)는 티타늄 실리콘 질화물막을 포함하고, 제1 상부 도전성 라이너(121b)는 티타늄 질화물막을 포함할 수 있다.
다른 예로, 제1 하부 도전성 라이너(121a)는 도전성 질화물막을 포함하고, 제1 상부 도전성 라이너(121b)는 알루미늄을 포함하는 도전성 막을 포함할 수 있다. 제1 하부 도전성 라이너(121a)는 티타늄 질화물막을 포함할 수 있다. 제1 상부 도전성 라이너(121b)는 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 질화물(TiAlN) 및 티타늄 알루미늄 탄질화물(TiAlC-N)로 이루어진 그룹에서 선택된 적어도 하나의 물질로 이루어진 도전성 막을 포함할 수 있다.
도 9 및 도 10을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 일함수 조절 라이너(130)는 제1 하부 조절 라이너(131)와, 제1 상부 조절 라이너(132)를 포함할 수 있다.
제1 하부 조절 라이너(131)는 제1 고유전율 절연막(137)과 접촉할 수 있다. 제1 상부 조절 라이너(132)는 제1 하부 조절 라이너(131) 상에 형성될 수 있다.
제1 하부 조절 라이너(131)는 절연 물질을 포함할 수 있다. 제1 하부 조절 라이너(131)는 제1 고유전율 절연막(137)의 유전 상수보다 작은 절연 물질을 포함할 수 있다. 제1 하부 조절 라이너(131)는 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 조절 라이너(131)는 실리콘 질화물막일 수 있다.
일 예로, 제1 상부 조절 라이너(132)는 제1 하부 조절 라이너(131)에 포함된 물질이 산화된 막을 포함할 수 있다. 예를 들어, 제1 상부 조절 라이너(132)는 실리콘 질화물이 산화된 실리콘 산질화물막을 포함할 수 있다.
다른 예로, 제1 상부 조절 라이너(132)는 제1 도전성 라이너(121)에 포함된 물질이 산화된 막을 포함할 수 있다. 제1 도전성 라이너(121)가 티타늄 질화물을 포함할 경우를 예로 설명하면, 제1 상부 조절 라이너(132)는 티타늄 산화물 또는 티타늄 산질화물 중 하나를 포함할 수 있다.
도 11을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 전극 구조체(115)는 캡핑 패턴(145)을 더 포함할 수 있다.
제1 게이트 전극(120)은 제1 게이트 트렌치(140t)의 일부를 채울 수 있다. 캡핑 패턴(145)은 제1 게이트 전극(120) 상에 형성될 수 있다. 캡핑 패턴(145)은 제1 게이트 전극(120)이 형성되고 남은 제1 게이트 트렌치(140t)의 나머지를 채울 수 있다.
도 11에서, 제1 고유전율 절연막(137) 및 제1 일함수 조절 라이너(130)는 제1 게이트 스페이서(140) 및 캡핑 패턴(145) 사이에 형성되지 않는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 도 11에서, 캡핑 패턴(145)은 제1 게이트 스페이서(140)의 내측벽 사이에 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 게이트 스페이서(140)의 상면도 제1 게이트 전극(120)과 같이 하부 층간 절연막(191)의 상면보다 아래로 리세스되어 있을 수 있다. 이와 같은 경우, 캡핑 패턴(145)은 제1 게이트 스페이서(140)의 상면 및 제1 게이트 전극(120)의 상면 상에 형성될 수 있다.
캡핑 패턴(145)의 상면은 하부 층간 절연막(191)의 상면과 동일 평면 상에 놓일 수 있다. 캡핑 패턴(145)은 예를 들어, 하부 층간 절연막(191)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 12를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 반도체 패턴(150)과 연결되는 컨택(195)을 더 포함할 수 있다.
컨택(195)는 층간 절연막(190)을 관통하여, 제1 반도체 패턴(150) 상에 형성될 수 있다. 컨택(195)는 제1 반도체 패턴(150) 내로 들어가지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 컨택(195)는 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 텅스텐(W), 코발트(Co), 루테늄(Ru), 몰리브덴(Mo), 니켈(Ni), 알루미늄(Al), 구리(Cu) 및 도핑된 폴리 실리콘 중 적어도 하나를 포함할 수 있다. 도시된 것과 달리, 컨택(195)과 제1 반도체 패턴(150) 사이에, 실리사이드막이 형성될 수도 있다.
도 13을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 돌출부(100P)와 제1 다채널 활성 패턴(110)이 높이 방향으로 이격된 거리는 제1 다채널 활성 패턴(110)와 제2 다채널 활성 패턴(210)이 높이 방향으로 이격된 거리와 다를 수 있다.
제1 핀형 돌출부(100P)와 제1 다채널 활성 패턴(110)이 높이 방향으로 이격된 거리는 제1 다채널 활성 패턴(110)와 제2 다채널 활성 패턴(210)이 높이 방향으로 이격된 거리보다 클 수 있지만, 이에 제한되는 것은 아니다.
도 14 및 도 15를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 다채널 활성 패턴은 제1 핀형 패턴(110F)일 수 있다.
제1 핀형 패턴(110F)의 일부는 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 제1 핀형 패턴(110F)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110F)은 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
제1 계면막(136)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110F)의 프로파일을 따라 형성될 수 있다. 제1 고유전율 절연막(137), 제1 일함수 조절 라이너(130) 및 제1 도전성 라이너(121)는 각각 제1 핀형 패턴(110F)의 프로파일 및 필드 절연막(105)의 상면을 따라 형성될 수 있다.
도 16 내지 도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 17 및 도 18은 도 16의 C - C 및 D - D를 따라 절단한 단면도이다. 참고적으로, 도 1 내지 도 3을 이용하여 설명한 것과 중복될 수 있는 내용은 간략히 설명하거나, 생략한다.
도 16 내지 도 18을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제3 내지 제6 다채널 활성 패턴(310, 410, 510, 610)과, 제2 게이트 전극 구조체(315)와, 제3 게이트 전극 구조체(515)와, 제2 게이트 절연막(335)과, 제3 게이트 절연막(535)을 포함할 수 있다. 제2 게이트 전극 구조체(315)는 제2 일함수 조절 라이너(330)와, 제2 게이트 전극(320)을 포함하고, 제3 게이트 전극 구조체(515)는 제3 일함수 조절 라이너(530)와, 제3 게이트 전극(520)을 포함할 수 있다.
기판(100)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)는 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
제2 핀형 돌출부(300P)와, 제3 및 제4 다채널 활성 영역(310, 410)과, 제2 게이트 전극 구조체(315)와, 제2 게이트 절연막(335)은 기판(100)의 제1 영역(I)에 형성될 수 있다. 제3 핀형 돌출부(500P)와, 제5 및 제6 다채널 활성 영역(510, 610)과, 제3 게이트 전극 구조체(515)와, 제3 게이트 절연막(535)은 기판(100)의 제2 영역(II)에 형성될 수 있다. 제2 핀형 돌출부(300P) 및 제3 핀형 돌출부(500P)는 기판(100)으로부터 돌출되어 있을 수 있다. 제2 핀형 돌출부(300P)는 제3 방향(X2)으로 길게 연장될 수 있다. 제3 핀형 돌출부(500P)는 제5 방향(X3)으로 길게 연장될 수 있다. 필드 절연막(105)은 제2 핀형 돌출부(300P)의 측벽 및 제3 핀형 돌출부(500P)의 측벽의 적어도 일부를 감쌀 수 있다.
제3 및 제4 다채널 활성 패턴(310, 410)은 기판(100) 상에 순차적으로 형성될 수 있다. 제3 및 제4 다채널 활성 패턴(310, 410)은 제2 핀형 돌출부(300P) 상에 순차적으로 배치될 수 있다. 제3 및 제4 다채널 활성 패턴(310, 410)은 제3 방향(X2)으로 연장될 수 있다. 제5 및 제6 다채널 활성 패턴(510, 610)은 기판(100) 상에 순차적으로 형성될 수 있다. 제5 및 제6 다채널 활성 패턴(510, 610)은 제3 핀형 돌출부(500P) 상에 순차적으로 배치될 수 있다. 제5 및 제6 다채널 활성 패턴(510, 610)은 제5 방향(X3)으로 연장될 수 있다. 예를 들어, 제3 내지 제6 다채널 활성 패턴(310, 410, 510, 610)은 각각 제3 내지 제6 나노 와이어일 수 있다.
제2 게이트 스페이서(340)는 제4 방향(Y2)으로 연장될 수 있다. 제2 게이트 스페이서(340)는 제3 및 제4 다채널 활성 패턴(310, 410)과 교차할 수 있다. 제2 게이트 스페이서(340)는 제3 및 제4 다채널 활성 패턴(310, 410)과 교차하는 제2 게이트 트렌치(340t)를 정의할 수 있다. 제2 게이트 스페이서(340)는 제2 내측 스페이서(341)와 제2 외측 스페이서(342)를 포함할 수 있다. 제3 게이트 스페이서(540)는 제6 방향(Y3)으로 연장될 수 있다. 제3 게이트 스페이서(540)는 제5 및 제6 다채널 활성 패턴(510, 610)과 교차할 수 있다. 제3 게이트 스페이서(540)는 제5 및 제6 다채널 활성 패턴(510, 510)과 교차하는 제3 게이트 트렌치(540t)를 정의할 수 있다. 제3 게이트 스페이서(540)는 제3 내측 스페이서(541)와 제3 외측 스페이서(542)를 포함할 수 있다.
제2 게이트 절연막(335)은 각각의 제3 및 제4 다채널 활성 패턴(310, 410)을 따라 형성될 수 있다. 제2 게이트 절연막(335)은 각각의 제3 및 제4 다채널 활성 패턴(310, 410)의 둘레를 따라 형성될 수 있다. 제3 게이트 절연막(535)은 각각의 제5 및 제6 다채널 활성 패턴(510, 610)을 따라 형성될 수 있다. 제3 게이트 절연막(535)은 각각의 제5 및 제6 다채널 활성 패턴(510, 610)의 둘레를 따라 형성될 수 있다.
제2 게이트 절연막(335)은 제2 계면막(336)과, 제2 고유전율 절연막(337)을 포함할 수 있다. 제3 게이트 절연막(535)은 제3 계면막(536)과, 제3 고유전율 절연막(537)을 포함할 수 있다. 제2 및 제3 고유전율 절연막(337, 537)은 각각 실리콘 질화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 제2 및 제3 고유전율 절연막(337, 537)은 각각 금속을 포함하는 절연물질을 포함할 수 있다.
제2 게이트 전극 구조체(315)는 제2 게이트 절연막(335) 상에 형성될 수 있다. 제2 게이트 전극 구조체(315)는 제2 고유전율 절연막(337)과 접촉할 수 있다. 제2 게이트 전극 구조체(315)는 제2 게이트 트렌치(340t)를 채워, 제4 방향(Y2)으로 연장될 수 있다. 제3 게이트 전극 구조체(515)는 제3 게이트 절연막(535) 상에 형성될 수 있다. 제3 게이트 전극 구조체(515)는 제3 고유전율 절연막(537)과 접촉할 수 있다. 제3 게이트 전극 구조체(515)는 제3 게이트 트렌치(540t)를 채워, 제6 방향(Y3)으로 연장될 수 있다.
제2 일함수 조절 라이너(330)는 제2 고유전율 절연막(337)을 따라 형성될 수 있다. 제2 일함수 조절 라이너(330)는 제3 및 제4 다채널 활성 패턴(310, 410)의 둘레를 따라 형성될 수 있다. 제2 일함수 조절 라이너(330)는 제2 고유전율 절연막(337)과 접촉할 수 있다. 제2 일함수 조절 라이너(330)의 두께는 제2 고유전율 절연막(337)의 두께보다 작다.
제2 게이트 전극(320)은 제2 일함수 조절 라이너(330) 상에 형성될 수 있다. 제2 게이트 전극(320)은 제2 일함수 조절 라이너(330)와 접촉할 수 있다. 제2 게이트 전극(320)은 제2 도전성 라이너(321)와, 제2 상부 전극(322)을 포함할 수 있다. 제2 도전성 라이너(321)는 제2 일함수 조절 라이너(330) 상에 형성될 수 있다. 제2 도전성 라이너(321)는 제2 일함수 조절 라이너(330)와 접촉할 수 있다. 제2 도전성 라이너(321)는 제2 일함수 조절 라이너(330)를 따라 형성될 수 있다. 제2 도전성 라이너(321)는 제3 및 제4 다채널 활성 패턴(310, 410)의 둘레를 따라 형성될 수 있다.
제3 일함수 조절 라이너(530)는 제3 고유전율 절연막(537)을 따라 형성될 수 있다. 제3 일함수 조절 라이너(530)는 제5 및 제6 다채널 활성 패턴(510, 610)의 둘레를 따라 형성될 수 있다. 제3 일함수 조절 라이너(530)는 제3 고유전율 절연막(537)과 접촉할 수 있다. 제3 일함수 조절 라이너(530)의 두께는 제3 고유전율 절연막(537)의 두께보다 작다.
제3 게이트 전극(520)은 제3 일함수 조절 라이너(530) 상에 형성될 수 있다. 제3 게이트 전극(520)은 제3 일함수 조절 라이너(530)와 접촉할 수 있다. 제3 게이트 전극(520)은 제3 도전성 라이너(521)와, 제3 상부 전극(522)을 포함할 수 있다. 제3 도전성 라이너(521)는 제3 일함수 조절 라이너(530) 상에 형성될 수 있다. 제3 도전성 라이너(521)는 제3 일함수 조절 라이너(530)와 접촉할 수 있다. 제3 도전성 라이너(521)는 제3 일함수 조절 라이너(530)를 따라 형성될 수 있다. 제3 도전성 라이너(521)는 제5 및 제6 다채널 활성 패턴(510, 610)의 둘레를 따라 형성될 수 있다.
제2 및 제3 일함수 조절 라이너(330, 530)는 각각 절연 물질을 포함할 수 있다. 제2 및 제3 일함수 조절 라이너(330, 530)는 각각 제2 및 제3 고유전율 절연막(337, 537)의 유전 상수보다 작은 절연 물질을 포함할 수 있다. 제2 및 제3 일함수 조절 라이너(330, 530)는 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 및 제3 일함수 조절 라이너(330, 530)는 각각 실리콘 질화물막일 수 있다.
각각의 제2 및 제3 도전성 라이너(321, 521)는 예를 들어, TiN, TiSiN, TiAl, TiAlC, TiAlN, TiAlC-N 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 영역(I)이 PMOS 영역이고, 제2 영역(II)은 NMOS 영역일 수 있다. 제2 도전성 라이너(321)는 TiN, TiSiN 중 적어도 하나를 포함할 수 있다. 제3 도전성 라이너(521)는 TiN, TiAl, TiAlC, TiAlN, TiAlC-N 중 적어도 하나를 포함할 수 있다.
다른 예로, 제1 영역(I) 및 제2 영역(II)은 PMOS 영역일 때, 제1 영역(I)의 p형 트랜지스터의 문턱 전압은 제2 영역(II)의 p형 트랜지스터의 문턱 전압과 다를 수 있다. 제2 도전성 라이너(321)은 TiN을 포함하고, 제3 도전성 라이너(521)은 TiSiN을 포함할 수 있다. 제2 도전성 라이너(321)는 제3 도전성 라이너(521)와 다른 물질을 포함하므로, 제2 도전성 라이너(321)의 구조는 제3 도전성 라이너(521)의 구조와 다를 수 있다.
제2 반도체 패턴(350)은 제2 게이트 전극 구조체(315)의 적어도 일측에 배치될 수 있다. 제3 반도체 패턴(550)은 제3 게이트 전극 구조체(515)의 적어도 일측에 배치될 수 있다.
도 19 및 도 20은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 16 내지 도 18을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 19를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제3 도전성 라이너(521)는 제3 고유전율 절연막(537)과 접촉할 수 있다. 예를 들어, 제1 영역(I)이 PMOS 영역이고, 제2 영역(II)은 NMOS 영역일 수 있다.
제1 영역(I)과 달리, 제3 도전성 라이너(521)와 제3 고유전율 절연막(537) 사이에, 일함수 조절 라이너(도 20의 530)이 형성되지 않을 수 있다. 다르게 설명하면, 제3 게이트 전극 구조체(도 20의 515)는 제3 일함수 조절 라이너(530)를 포함하지 않을 수 있다.
도 20을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제3 일함수 조절 라이너(530)는 제2 하부 조절 라이너(531)와, 제2 상부 조절 라이너(532)를 포함할 수 있다. 예를 들어, 제1 영역(I)이 PMOS 영역이고, 제2 영역(II)은 NMOS 영역일 수 있다.
제2 하부 조절 라이너(531)는 제3 고유전율 절연막(537)과 접촉할 수 있다. 제2 상부 조절 라이너(532)는 제2 하부 조절 라이너(531) 상에 형성될 수 있다. 제2 하부 조절 라이너(531)는 절연 물질을 포함할 수 있다. 제2 하부 조절 라이너(531)는 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 하부 조절 라이너(531)는 실리콘 질화물막일 수 있다.
일 예로, 제2 상부 조절 라이너(532)는 제2 하부 조절 라이너(531)에 포함된 물질이 산화된 막을 포함할 수 있다. 예를 들어, 제2 상부 조절 라이너(532)는 실리콘 질화물이 산화된 실리콘 산질화물막을 포함할 수 있다. 다른 예로, 제2 상부 조절 라이너(532)는 제2 도전성 라이너(521)에 포함된 물질이 산화된 막을 포함할 수 있다.
도 21 및 도 22는 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 16 내지 도 18을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 21을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 도전성 라이너(321)는 제2 하부 도전성 라이너(321a)와, 제2 상부 도전성 라이너(321b)를 포함할 수 있다. 예를 들어, 제1 영역(I)이 PMOS 영역이고, 제2 영역(II)은 NMOS 영역일 수 있다.
제2 하부 도전성 라이너(321a)는 제2 일함수 조절 라이너(330)와 접촉할 수 있다. 제2 상부 도전성 라이너(321b)는 제2 하부 도전성 라이너(321a) 상에 형성될 수 있다. 제2 하부 도전성 라이너(321a)와, 제2 상부 도전성 라이너(321b)는 각각 도전성 질화물막을 포함할 수 있다. 제2 하부 도전성 라이너(321a)는 TiN막을 포함하고, 제2 상부 도전성 라이너(321b)는 TiSiN막을 포함할 수 있다. 또는, 제2 하부 도전성 라이너(321a)는 TiSiN막을 포함하고, 제2 상부 도전성 라이너(321b)는 TiN막을 포함할 수 있다.
도 22를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제3 도전성 라이너(521)는 제3 하부 도전성 라이너(521a)와, 제3 상부 도전성 라이너(521b)를 포함할 수 있다.
제3 하부 도전성 라이너(521a)는 제3 일함수 조절 라이너(530)와 접촉할 수 있다. 제3 상부 도전성 라이너(521b)는 제3 하부 도전성 라이너(521a) 상에 형성될 수 있다.
일 예로, 제1 영역(I)이 PMOS 영역이고, 제2 영역(II)은 NMOS 영역일 수 있다. 제3 하부 도전성 라이너(521a)는 TiN막을 포함할 수 있다. 제3 상부 도전성 라이너(521b)는 TiAl막, TiAlC막, TiAlN막 및 TiAlC-N막 중 적어도 하나를 포함할 수 있다.
다른 예로, 제1 영역(I) 및 제2 영역(II)은 PMOS 영역일 때, 제1 영역(I)의 p형 트랜지스터의 문턱 전압은 제2 영역(II)의 p형 트랜지스터의 문턱 전압과 다를 수 있다. 제2 도전성 라이너(321)는 TiN막 및 TiSiN막 중 하나의 막을 포함할 수 있다. 제3 도전성 라이너(521)는 TiN막 및 TiSiN막을 포함하는 적층 도전막을 포함할 수 있다. 예를 들어, 제3 하부 도전성 라이너(521a)는 TiN막을 포함하고, 제3 상부 도전성 라이너(521b)는 TiSiN막을 포함할 수 있다. 또는, 제3 하부 도전성 라이너(521a)는 TiSiN막을 포함하고, 제3 상부 도전성 라이너(521b)는 TiN막을 포함할 수 있다. 제2 도전성 라이너(321)는 제3 도전성 라이너(521)과 다른 적층 구조를 가지므로, 제2 도전성 라이너(321)의 구조는 제3 도전성 라이너(521)의 구조와 다를 수 있다.
도 23 내지 도 24d는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 23은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 24a 및 도 24b는 도 23의 E - E 및 F - F를 따라 절단한 단면도이다. 도 24c는 도 24a에서 설명되는 트랜지스터의 유효 일함수(effective workfunction)의 변화를 나타내는 도면이고, 도 24d는 도 24b에서 설명되는 트랜지스터의 유효 일함수의 변화를 나타내는 도면이다. 설명의 편의상, 도 16 내지 도 18을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 23 내지 도 24d를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 게이트 전극(320)은 제2 고유전율 절연막(337)과 접촉하고, 제3 게이트 전극(520)은 제3 고유전율 절연막(537)과 접촉할 수 있다. 다르게 설명하면, 제2 게이트 전극(320) 및 제2 게이트 절연막(335) 사이와, 제3 게이트 전극(520) 및 제3 게이트 절연막(535) 사이에, 일함수 조절 라이너(도 16의 330 및 530)가 형성되지 않는다.
제1 영역(I) 및 제2 영역(II)은 PMOS 영역일 수 있다. 제1 영역(I)에 형성되는 트랜지스터는 제1 p형 트랜지스터일 수 있고, 제2 영역(II)에 형성되는 트랜지스터는 제2 p형 트랜지스터일 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 p형 트랜지스터의 문턱 전압은 제2 p형 트랜지스터의 문턱 전압보다 크다. 예를 들어, 제1 p형 트랜지스터는 레귤러 전압 트랜지스터(regular volage transistor)이고, 제2 p형 트랜지스터는 저전압 트랜지스터(low voltage transistor)일 수 있다.
제2 도전성 라이너(321)는 제1 금속 질화물막(321c)과 제1 금속 실리콘 질화물막(321d)을 포함한다. 제1 금속 질화물막(321c)과 제1 금속 실리콘 질화물막(321d)은 각각 제3 및 제4 다채널 활성 패턴(310, 410)의 둘레를 따라 순차적을 형성될 수 있다. 제1 금속 실리콘 질화물막(321d)은 제1 금속 질화물막(321c) 상에 형성될 수 있다.
제3 도전성 라이너(521)는 제2 금속 질화물막(521c)과 제2 금속 실리콘 질화물막(521d)을 포함한다. 제2 금속 실리콘 질화물막(521d)과 제2 금속 질화물막(521c)은 각각 제5 및 제6 다채널 활성 패턴(510, 610)의 둘레를 따라 순차적을 형성될 수 있다. 제2 금속 질화물막(521c)은 제2 금속 실리콘 질화물막(521d) 상에 형성될 수 있다. 제1 및 제2 금속 질화물막(321c, 521c)은 각각 예를 들어, 티타늄 질화물막이고, 제1 및 제2 금속 실리콘 질화물막(321d, 521d)은 각각 예를 들어, 티타늄 실리콘 질화물막일 수 있다.
예를 들어, 제3 다채널 활성 패턴(310)의 상면 및 제4 다채널 활성 패턴(410)의 하면 사이에, 제2 도전성 라이너(321)는 형성되지만, 제2 상부 전극(322)은 형성되지 않을 수 있다. 제5 다채널 활성 패턴(510)의 상면 및 제6 다채널 활성 패턴(610)의 하면 사이에, 제3 도전성 라이너(521)는 형성되지만, 제3 상부 전극(522)은 형성되지 않을 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 상부 전극(322)은 제3 다채널 활성 패턴(310)의 측벽, 제4 다채널 활성 패턴(410)의 측벽 및 제4 다채널 활성 패턴(410)의 상면을 따라 형성되고, 알루미늄(Al)을 포함하는 도전성 삽입 라이너를 포함하지 않을 수 있다. 또한, 제3 상부 전극(522)은 제5 다채널 활성 패턴(510)의 측벽, 제6 다채널 활성 패턴(610)의 측벽 및 제6 다채널 활성 패턴(610)의 상면을 따라 형성되고, 알루미늄(Al)을 포함하는 도전성 삽입 라이너를 포함하지 않을 수 있다.
도 24c 및 도 24d는 제2 및 제3 도전성 라이너(321, 521)에 포함된 티타늄 질화물막의 두께(t21, t31, tTiN) 및 티타늄 실리콘 질화물막의 두께(t22, t32, tTiSiN)의 비율에 따른 유효 일함수(eWF)의 변화를 나타낸다.
도 24c에서, 제1 금속 질화물막(321c)의 두께(t21 또는 tTiN)에 대한 제1 금속 실리콘 질화물막(321d)의 두께(t22 또는 tTiSiN)의 비율(t22:t21 또는 t22/t21)은 5/3이상, 7이하일 수 있다. 예를 들어, 티타늄 질화물막의 두께(tTiN)에 대한 티타늄 실리콘 질화물막의 두께(tTiSiN)의 비율을 조절함으로써, 티타늄 질화물막만을 이용한 유효 일함수(line (i))보다 낮은 다양한 유효 일함수(line (ii)보다 작은 값)를 얻을 수 있다. 이를 통해, 티타늄 질화물막만을 포함한 트랜지스터의 문턱 전압보다 높은 문턱 전압을 갖는 트랜지스터가 제조될 수 있다.
도 24d에서, 제2 금속 질화물막(521c)의 두께(t31)에 대한 제2 금속 실리콘 질화물막(521d)의 두께(t32)의 비율(t32:t31 또는 t32/t31)은 3/37이상, 1/3이하일 수 있다. 예를 들어, 티타늄 질화물막의 두께(tTiN)에 대한 티타늄 실리콘 질화물막의 두께(tTiSiN)의 비율을 조절함으로써, 티타늄 질화물막만을 이용한 유효 일함수(line (i))보다 높은 다양한 유효 일함수를 얻을 수 있다. 이를 통해, 티타늄 질화물막만을 포함한 트랜지스터의 문턱 전압보다 낮은 문턱 전압을 갖는 트랜지스터가 제조될 수 있다.
각각의 도 24c 및 도 24d에서, 티타늄 질화물막의 두께(tTiN) 및 티타늄 실리콘 질화물막의 두께(tTiSiN)의 비율은 달라지지만, 티타늄 질화물막의 두께(tTiN) 및 티타늄 실리콘 질화물막의 두께(tTiSiN)의 합은 각각의 실험예에서 동일하다. 도 24c 및 도 24d에서, 가로축의 "0/1"은 도전성 라이너가 티타늄 실리콘 질화물막 없이, 티타늄 질화물막을 포함하는 것을 의미하는 것이지, 티타늄 질화물막의 두께를 의미하는 것은 아니다.
도 25a 내지 도 25d는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 25a 및 도 25b는 도 23의 E - E 및 F - F를 따라 절단한 단면도이다. 도 25c는 도 25a에서 설명되는 트랜지스터의 유효 일함수(effective workfunction)의 변화를 나타내는 도면이고, 도 25d는 도 25b에서 설명되는 트랜지스터의 유효 일함수의 변화를 나타내는 도면이다. 설명의 편의상, 도 23 내지 도 24d를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 25a 내지 도 25d를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 상부 전극(322)은 제1 도전성 삽입 라이너(322a)와, 제1 필링막(322b)을 포함하고, 제3 상부 전극(522)은 제2 도전성 삽입 라이너(522a)와, 제5 필링막(522b)을 포함할 수 있다.
제3 도전성 라이너(521)에서, 제2 금속 질화물막(521c)과 제2 금속 실리콘 질화물막(521d)은 각각 제5 및 제6 다채널 활성 패턴(510, 610)의 둘레를 따라 순차적을 형성될 수 있다. 제2 금속 실리콘 질화물막(521d)은 제2 금속 질화물막(521c) 상에 형성될 수 있다.
제1 도전성 삽입 라이너(322a)는 제2 도전성 라이너(321) 상에 형성될 수 있다. 제1 도전성 삽입 라이너(322a)는 제3 다채널 활성 패턴(310)의 측벽, 제4 다채널 활성 패턴(410)의 측벽 및 제4 다채널 활성 패턴(410)의 상면을 따라 형성될 수 있다. 제1 필링막(322b)은 제1 도전성 삽입 라이너(322a) 상에 형성될 수 있다.
제2 도전성 삽입 라이너(522a)는 제3 도전성 라이너(521) 상에 형성될 수 있다. 제2 도전성 삽입 라이너(522a)는 제5 다채널 활성 패턴(510)의 측벽, 제6 다채널 활성 패턴(610)의 측벽 및 제6 다채널 활성 패턴(610)의 상면을 따라 형성될 수 있다. 제2 필링막(522b)은 제2 도전성 삽입 라이너(522a) 상에 형성될 수 있다.
제1 및 제2 도전성 삽입 라이너(322a, 522a)는 각각 알루미늄(Al)을 포함하는 도전성 물질을 포함할 수 있다. 제1 및 제2 도전성 삽입 라이너(322a, 522a)는 각각 예를 들어, TiAl, TiAlC, TiAlN, TiAlC-N 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 25c 및 도 25d는 제2 및 제3 도전성 라이너(321, 521)에 포함된 티타늄 질화물막의 두께(t21, t31, tTiN) 및 티타늄 실리콘 질화물막의 두께(t22, t32, tTiSiN)의 비율에 따른 유효 일함수(eWF)의 변화를 나타낸다.
도 25c에서, 제1 금속 질화물막(321c)의 두께(t21 또는 tTiN)에 대한 제1 금속 실리콘 질화물막(321d)의 두께(t22 또는 tTiSiN)의 비율(t22:t21 또는 t22/t21)은 5/3이상, 7이하일 수 있다. 예를 들어, 티타늄 질화물막의 두께(tTiN)에 대한 티타늄 실리콘 질화물막의 두께(tTiSiN)의 비율을 조절함으로써, line (ii)보다 낮은 다양한 유효 일함수를 얻을 수 있다. 또한, 티타늄 질화물막의 두께(tTiN)에 대한 티타늄 실리콘 질화물막의 두께(tTiSiN)의 비율을 조절함으로써, 티타늄 질화물막만을 이용한 유효 일함수보다 높은 유효 일함수를 얻을 수 있다. 이를 통해, 티타늄 질화물막만을 포함한 트랜지스터의 문턱 전압보다 낮은 문턱 전압을 갖는 다양한 트랜지스터가 제조될 수 있다.
도 25d에서, 제2 금속 질화물막(521c)의 두께(t31)에 대한 제2 금속 실리콘 질화물막(521d)의 두께(t32)의 비율(t32:t31 또는 t32/t31)은 2/3이상, 4이하일 수 있다. 예를 들어, 티타늄 질화물막의 두께(tTiN)에 대한 티타늄 실리콘 질화물막의 두께(tTiSiN)의 비율을 조절함으로써, 티타늄 질화물막만을 이용한 유효 일함수(line (i))보다 높은 다양한 유효 일함수를 얻을 수 있다. 또한, 티타늄 실리콘 질화물막의 두께(tTiN)에 대한 티타늄 실리콘 질화물막의 두께(tTiSiN)의 비율을 조절함으로써, 티타늄 실리콘 질화물막만을 이용한 유효 일함수보다 높은 유효 일함수를 얻을 수 있다. 이를 통해, 티타늄 질화물막만을 포함한 트랜지스터의 문턱 전압 및 티타늄 실리콘 질화물막만을 포함한 트랜지스터의 문턱 전압보다 낮은 문턱 전압을 갖는 다양한 트랜지스터가 제조될 수 있다.
도 25c 및 도 25d에서, 티타늄 실리콘 질화물막은 제1 및 제2 도전성 삽입 라이너(322a, 522a)에 포함된 알루미늄(Al)의 확산을 방지할 수 있다. 이로 인해, 유효 일함수가 증가될 수 있다. 다만, 티타늄 실리콘 질화물막의 두께 비율이 증가하면, 티타늄 실리콘 질화물 자체의 유효 일함수를 나타내는 경향이 알루미늄(Al)의 확산을 방지하는 효과보다 우세할 수 있다.
각각의 도 25c 및 도 25d에서, 티타늄 질화물막의 두께(tTiN) 및 티타늄 실리콘 질화물막의 두께(tTiSiN)의 비율은 달라지지만, 티타늄 질화물막의 두께(tTiN) 및 티타늄 실리콘 질화물막의 두께(tTiSiN)의 합은 각각의 실험예에서 동일하다. 도 25c 및 도 25d에서, 가로축의 "0/1"은 도전성 라이너가 티타늄 실리콘 질화물막 없이, 티타늄 질화물막을 포함하는 것을 의미하는 것이지, 티타늄 질화물막의 두께를 의미하는 것은 아니다. 또한, 도 25d에서, 가로축의 "1/0"은 도전성 라이너가 티타늄 질화물막 없이, 티타늄 실리콘 질화물막을 포함하는 것을 의미하는 것이지, 티타늄 실리콘 질화물막의 두께를 의미하는 것은 아니다.
도 26 내지 도 28은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 26는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 27 및 도 28은 도 26의 E - E 및 F - F를 따라 절단한 단면도이다. 참고적으로, 도 16 내지 도 18을 이용하여 설명한 것과 중복될 수 있는 내용은 간략히 설명하거나, 생략한다.
도 26 내지 도 28을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 영역(II)에서 다채널 활성 패턴은 제2 핀형 패턴(510F)일 수 있다.
제2 핀형 패턴(510F)의 일부는 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 제2 핀형 패턴(510F)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제2 핀형 패턴(510F)은 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 제3 계면막(536)은 필드 절연막(105)의 상면보다 위로 돌출된 제2 핀형 패턴(510F)의 프로파일을 따라 형성될 수 있다. 제3 고유전율 절연막(537), 제3 일함수 조절 라이너(530) 및 제3 도전성 라이너(521)는 각각 제2 핀형 패턴(510F)의 프로파일 및 필드 절연막(105)의 상면을 따라 형성될 수 있다.
제1 영역(I) 및 제2 영역(II)는 각각 SRAM 영역, 로직 영역, I/O 영역 중 하나일 수 있다. 예를 들어, 제1 영역(I)은 제2 영역(II)과 서로 다른 기능을 하는 영역일 수 있다.
도 29 내지 도 34는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 30 내지 도 34는 각각 도 29의 G - G를 따라서 절단한 단면도를 이용하여 진행되는 제조 방법을 도시하였다. 도 29 내지 도 34를 통해 제조되는 반도체 장치는 도 1 내지 도 3를 이용하여 설명한 것일 수 있다.
도 29를 참고하면, 기판(100) 상에, 핀형 구조체(F)가 형성될 수 있다. 핀형 구조체(F)는 제1 방향(X1)으로 길게 연장될 수 있다.
핀형 구조체(F)는 기판(100) 상에 순차적으로 적층된 제1 핀형 돌출부(100P)와, 희생 패턴(111)과, 액티브 패턴(112)과, 희생 패턴(111)과, 액티브 패턴(112)을 포함할 수 있다. 핀형 구조체(F)는 제1 방향(X1)으로 연장되므로, 각각의 희생 패턴(111)과 액티브 패턴(112)은 제1 방향(X1)으로 연장될 수 있다. 액티브 패턴(112)은 희생 패턴(111)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 핀형 구조체(F)의 측벽의 적어도 일부를 덮는 필드 절연막(105)이 기판(100) 상에 형성될 수 있다.
도 29에서, 액티브 패턴(112)이 핀형 구조체(F)의 최상부에 위치하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 또한, 핀형 구조체(F)는 기판(100) 상에 형성된 3개의 액티브 패턴(112)을 포함하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 30을 참고하면, 핀형 구조체(F)와 교차하고, 제2 방향(도 1의 Y1)으로 연장되는 더미 게이트 전극(120p)이 형성될 수 있다.
더미 게이트 전극(120p)과 핀형 구조체(F) 사이에 더미 게이트 절연막(130p)이 형성될 수 있다. 더미 게이트 전극(120p) 상에, 하드 마스크 패턴(2101)이 위치할 수 있다. 더미 게이트 전극(120p)의 측벽 상에, 외측 스페이서(142)가 형성될 수 있다. 더미 게이트 전극(120p) 및 외측 스페이서(142)를 마스크로 이용하여, 핀형 구조체(F)의 일부가 제거될 수 있다.
핀형 구조체(F)의 일부를 제거한 후, 액티브 패턴(112)과 제1 핀형 돌출부(100P) 사이에 내측 스페이서(141)가 형성된다. 제1 핀형 돌출부(100P) 상의 액티브 패턴(112) 사이에도 내측 스페이서(142)가 형성된다. 이를 통해, 게이트 스페이서(140)가 형성된다. 예를 들어, 액티브 패턴(112)과, 희생 패턴(111) 사이의 식각 선택비를 이용하여, 외측 스페이서(142)와 중첩되는 희생 패턴(111)의 적어도 일부를 제거할 수 있다. 희생 패턴(111)의 일부를 제거한 부분에, 내측 스페이서(142)가 형성될 수 있다.
이어서, 더미 게이트 전극(120p) 및 게이트 스페이서(140)의 양측의 기판(100) 상에, 제1 반도체 패턴(150)이 형성될 수 있다. 제1 반도체 패턴(150)은 제1 핀형 돌출부(100P) 상에 형성될 수 있다. 제1 반도체 패턴(150)은 액티브 패턴(112)과 연결될 수 있다.
도 30 및 31을 참고하면, 제1 반도체 패턴(150) 상에, 하부 층간 절연막(191)이 형성될 수 있다. 하부 층간 절연막(191)에 의해, 더미 게이트 전극(120p)이 노출될 수 있다. 하부 층간 절연막(191)을 형성하는 동안, 하드 마스크 패턴(2101)이 제거될 수 있다.
이어서, 더미 게이트 전극(120p)과, 더미 게이트 절연막(130p)과, 희생 패턴(111)을 제거함으로써, 기판(100) 상에 순차적으로 배치되는 제1 및 제2 다채널 활성 패턴(110, 210)이 형성될 수 있다. 제1 다채널 활성 패턴(110)은 제1 핀형 돌출부(100P)와 이격되어 형성될 수 있다. 더미 게이트 전극(120p)과, 더미 게이트 절연막(130p)과, 희생 패턴(111)을 제거함으로써, 게이트 스페이서(140)에 의해 정의되는 제1 게이트 트렌치(140t)가 형성될 수 있다.
도 32를 참고하면, 제1 및 제2 다채널 활성 패턴(110, 210)을 따라 제1 게이트 절연막(135)이 형성된다.
제1 게이트 절연막(135)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면과, 제1 및 제2 다채널 활성 패턴(110, 210)의 둘레를 따라 형성될 수 있다. 제1 게이트 절연막(135)은 제1 계면막(136) 및 제1 고유전율 절연막(137)을 포함한다. 제1 고유전율 절연막(137)은 하부 층간 절연막(191)의 상면 상에도 형성될 수 있다.
도 33을 참고하면, 제1 게이트 절연막(135) 상에, 제1 일함수 조절 라이너(130)이 형성된다.
제1 일함수 조절 라이너(130)은 제1 고유전율 절연막(137)의 프로파일을 따라 형성될 수 있다. 제1 일함수 조절 라이너(130)은 하부 층간 절연막(191)의 상면 상에도 형성될 수 있다. 제1 일함수 조절 라이너(130)은 예를 들어, 원자층 증착법(Atomic Layer Deposition)을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
도 34를 참고하면, 제1 일함수 조절 라이너(130) 상에, 제1 도전성 라이너(121)이 형성된다.
제1 도전성 라이너(121)는 제1 일함수 조절 라이너(130)의 프로파일을 따라 형성될 수 있다. 제1 도전성 라이너(121)는 예를 들어, 원자층 증착법을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
제1 도전성 라이너(121) 상에, 제1 게이트 트렌치(140t)를 채우는 제1 상부 전극(122)이 형성될 수 있다. 이어서, 하부 층간 절연막(191)의 상면 상의 제1 고유전율 절연막(137), 제1 일함수 조절 라이너(130), 제1 도전성 라이너(121) 및 제1 상부 전극(122)를 제거할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
115, 315, 515: 게이트 전극 구조체 120, 320, 520: 게이트 전극
130, 330, 530: 일함수 조절 라이너 137, 337, 537: 고유전율 절연막
110, 210, 310, 410, 510, 610: 다채널 활성 패턴

Claims (20)

  1. 기판 상의 다채널 활성 패턴;
    상기 다채널 활성 패턴 상에, 상기 다채널 활성 패턴을 따라 형성되고, 금속을 포함하는 고유전율 절연막;
    상기 고유전율 절연막 상에, 상기 고유전율 절연막을 따라 형성되는 실리콘 질화물막; 및
    상기 실리콘 질화물막 상의 게이트 전극을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 고유전율 절연막은 상기 실리콘 질화물막과 접촉하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 게이트 전극은 상기 실리콘 질화물막과 접촉하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 실리콘 질화물막 및 상기 게이트 전극 사이에, 산화된 막을 포함하는 삽입막을 더 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 삽입막은 실리콘 산질화물을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 게이트 전극은 상기 실리콘 질화물막을 따라 형성되는 도전성 질화물막을 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 도전성 질화물막은 금속 질화물막 및 금속 실리콘 질화물막 중 하나를 포함하는 반도체 장치.
  8. 제6 항에 있어서,
    상기 도전성 질화물막은 금속 질화물막 및 금속 실리콘 질화물막을 포함하는 반도체 장치.
  9. 기판 상의 다채널 활성 패턴;
    상기 다채널 활성 패턴 상에, 상기 다채널 활성 패턴을 따라 형성되고, 경계막과 고유전율 절연막을 포함하는 게이트 절연막; 및
    상기 게이트 절연막 상에, 게이트 전극 구조체를 포함하고,
    상기 게이트 전극 구조체는 상기 게이트 절연막과 접촉하는 일함수 조절 라이너를 포함하고,
    상기 일함수 조절 라이너의 유전 상수는 상기 고유전율 절연막의 유전 상수보다 작고,
    상기 일함수 조절 라이너의 두께는 상기 고유전율 절연막의 두께보다 작은 반도체 장치.
  10. 제9 항에 있어서,
    상기 일함수 조절 라이너는 실리콘 질화물막을 포함하는 반도체 장치.
  11. 제9 항에 있어서,
    상기 일함수 조절 라이너는 실리콘 질화물막 및 상기 실리콘 질화물막 상의 실리콘 산질화물막을 포함하는 반도체 장치.
  12. 제9 항에 있어서,
    상기 고유전율 절연막은 금속을 포함하는 절연막인 반도체 장치.
  13. 기판 상의 제1 나노 와이어;
    상기 제1 나노 와이어 상에, 상기 제1 나노 와이어와 이격되는 제2 나노 와이어;
    상기 제1 나노 와이어 및 상기 제2 나노 와이어 상에, 상기 제1 나노 와이어 및 상기 제2 나노 와이어의 둘레를 따라 형성되고, 금속을 포함하는 게이트 절연막;
    상기 게이트 절연막 상에, 상기 제1 나노 와이어 및 상기 제2 나노 와이어의 둘레를 따라 형성되고, 상기 게이트 절연막과 접촉하는 실리콘 질화물막; 및
    상기 실리콘 질화물막 상에, 티타늄을 포함하는 도전성 라이너를 포함하는 게이트 전극으로, 상기 도전성 라이너는 상기 제1 나노 와이어 및 상기 제2 나노 와이어의 둘레를 따라 형성되는 게이트 전극을 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 실리콘 질화물막은 상기 도전성 라이너와 접촉하는 반도체 장치.
  15. 제13 항에 있어서,
    상기 도전성 라이너는 티타늄 질화물(TiN)막인 반도체 장치.
  16. 제13 항에 있어서,
    상기 도전성 라이너는 티타늄 실리콘 질화물(TiSiN)막인 반도체 장치.
  17. 제13 항에 있어서,
    상기 도전성 라이너는 티타늄 질화물(TiN)막과 티타늄 실리콘 질화물(TiSiN)막을 포함하는 반도체 장치.
  18. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역에서, 상기 기판 상의 제1 다채널 활성 패턴;
    상기 제1 다채널 활성 패턴 상에, 상기 제1 다채널 활성 패턴을 따라 형성되고, 금속을 포함하는 제1 고유전율 절연막;
    상기 제1 고유전율 절연막 상에, 상기 제1 고유전율 절연막을 따라 형성되는 제1 실리콘 질화물막 및 제1 도전성 라이너를 포함하는 제1 게이트 전극 구조체로, 상기 제1 도전성 라이너는 상기 제1 실리콘 질화물막 상에 배치되는 제1 게이트 전극 구조체;
    상기 제2 영역에서, 상기 기판 상의 제2 다채널 활성 패턴;
    상기 제2 다채널 활성 패턴 상에, 상기 제2 다채널 활성 패턴을 따라 형성되고, 금속을 포함하는 제2 고유전율 절연막; 및
    상기 제2 고유전율 절연막 상에, 상기 제2 고유전율 절연막을 따라 형성되는 제2 도전성 라이너를 포함하는 제2 게이트 전극 구조체를 포함하는 반도체 장치.
  19. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역에서, 상기 기판 상의 제1 다채널 활성 패턴;
    상기 제1 다채널 활성 패턴 상에, 상기 제1 다채널 활성 패턴을 따라 형성되고, 금속을 포함하는 제1 고유전율 절연막;
    상기 제1 고유전율 절연막 상에, 상기 제1 고유전율 절연막을 따라 형성되는 제1 실리콘 질화물막 및 제1 도전성 라이너를 포함하는 제1 게이트 전극 구조체로, 상기 제1 도전성 라이너는 상기 제1 실리콘 질화물막 상에 배치되는 제1 게이트 전극 구조체;
    상기 제2 영역에서, 상기 기판 상의 제2 다채널 활성 패턴;
    상기 제2 다채널 활성 패턴 상에, 상기 제2 다채널 활성 패턴을 따라 형성되고, 금속을 포함하는 제2 고유전율 절연막; 및
    상기 제2 고유전율 절연막 상에, 상기 제2 고유전율 절연막을 따라 형성되는 제2 실리콘 질화물막 및 제2 도전성 라이너를 포함하는 제2 게이트 전극 구조체로, 상기 제2 도전성 라이너는 상기 제2 실리콘 질화물막 상에 배치되고, 상기 제2 도전성 라이너의 구조는 상기 제1 도전성 라이너의 구조와 다른 제2 게이트 전극 구조체를 포함하는 반도체 장치.
  20. 기판의 제1 영역에 형성되고, 제1 문턱 전압을 갖는 제1 p형 트랜지스터; 및
    상기 기판의 제2 영역에 형성되고, 상기 제1 문턱 전압보다 작은 제2 문턱 전압을 갖는 제2 p형 트랜지스터를 포함하고,
    상기 제1 p형 트랜지스터는
    상기 기판 상에 순차적으로 배치된 제1 및 제2 나노 와이어와,
    상기 제1 나노 와이어 및 상기 제2 나노 와이어의 둘레를 따라 형성되는 제1 게이트 절연막과,
    상기 제1 게이트 절연막 상에, 상기 제1 나노 와이어 및 상기 제2 나노 와이어를 감싸는 제1 게이트 전극을 포함하고,
    상기 제1 게이트 전극은 상기 제1 나노 와이어 및 상기 제2 나노 와이어의 둘레를 따라 순차적으로 형성되는 제1 티타늄 질화물막 및 제1 티타늄 실리콘 질화물막과, 상기 제1 티타늄 실리콘 질화물막 상의 제1 상부 전극을 포함하고,
    상기 제2 p형 트랜지스터는
    상기 기판 상에 순차적으로 배치된 제3 및 제4 나노 와이어와,
    상기 제3 나노 와이어 및 상기 제4 나노 와이어의 둘레를 따라 형성되는 제2 게이트 절연막과,
    상기 제2 게이트 절연막 상에, 상기 제3 나노 와이어 및 상기 제4 나노 와이어를 감싸는 제2 게이트 전극을 포함하고,
    상기 제2 게이트 전극은 상기 제3 나노 와이어 및 상기 제4 나노 와이어의 둘레를 따라 형성되는 제2 티타늄 질화물막 및 제2 티타늄 실리콘 질화물막을 포함하는 제2 게이트 전극을 포함하고,
    상기 제1 티타늄 질화물막의 두께에 대한 상기 제1 티타늄 실리콘 질화물막의 두께의 비율은 5/3 이상 7 이하인 반도체 장치.
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