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KR20190125166A - Ｉｉｉ-ｖ 재료와 산화물 재료 사이의 강화된 결합 - Google Patents

Ｉｉｉ-ｖ 재료와 산화물 재료 사이의 강화된 결합 Download PDF

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KR20190125166A
KR20190125166A KR1020190034941A KR20190034941A KR20190125166A KR 20190125166 A KR20190125166 A KR 20190125166A KR 1020190034941 A KR1020190034941 A KR 1020190034941A KR 20190034941 A KR20190034941 A KR 20190034941A KR 20190125166 A KR20190125166 A KR 20190125166A
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KR
South Korea
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iii
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oxide material
semiconductor layer
silicon
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아비 페샬리
존 허친슨
Original Assignee
쥬니퍼 네트워크스, 인크.
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Publication date
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Abstract

III-V 반도체 재료가 산화물 재료에 결합될 때, 물 분자들은 이들이 III-V 재료와 산화물 재료 사이의 인터페이스에 갇히게 되는 경우 결합을 약화시킬 수 있다. 물 분자들이 산화물 재료를 통해 용이하게 확산할 수 있기 때문에, 그리고 III-V 재료를 통해 또는 실리콘을 통해서와 같이 용이하게 확산하지 않을 수 있기 때문에, 산화물 재료에 대해 III-V 재료를 가압하는 것은 인터페이스에 있는 물 분자들을 산화물 재료 내로 그리고 인터페이스로부터 멀어지게 가압할 수 있다. 인터페이스에 존재하는 물 분자들은 제조 동안 실리콘 층 내의 수직 채널들을 통해 매립 산화물 층 내로 가압되고, 이에 의해 III-V 재료와 산화물 재료 사이의 결합을 강화시킬 수 있다. 물 분자들은 또한 산화물 재료 내의 측방 채널들을 통해, III-V 재료의 둘레를 지나, 그리고 확산을 통해, 산화물 재료 밖으로 대기 내로 가압될 수 있다.

Description

ＩＩＩ-Ｖ 재료와 산화물 재료 사이의 강화된 결합{ENHANCED BONDING BETWEEN III-V MATERIAL AND OXIDE MATERIAL}
본 개시내용은 일반적으로, 집적 회로들, 예를 들어, 광 집적 회로들의 제조 동안 산화물 재료에 대한 III-V 반도체 재료의 결합에 관한 것이다.
집적 회로들의 제조 동안, III-V 반도체 재료는 산화물 재료에 결합될 수 있다. 물 분자들은 이들이 III-V 반도체 재료와 산화물 재료 사이의 인터페이스에 갇히게 되는 경우 결합을 약화시킬 수 있다.
도 1은 일부 실시예들에 따른, 집적 회로의 예의 측-단면도를 도시한다.
도 2는 일부 실시예들에 따른, 도 1의 집적 회로의 선택된 엘리먼트들의 상면도를 도시한다.
도 3은 일부 실시예들에 따른, 실리콘-온-절연체 웨이퍼의 예를 도시한다.
도 4는 일부 실시예들에 따른, 실리콘-온-절연체 웨이퍼가 에칭된 이후, 실리콘-온-절연체 웨이퍼의 예를 도시한다.
도 5는 일부 실시예들에 따른, 산화물 재료가 도포된 이후, 실리콘-온-절연체 웨이퍼의 예를 도시한다.
도 6은 일부 실시예들에 따른, 도포된 산화물 재료가 연마되어 평탄화된 산화물 층을 형성한 이후, 웨이퍼의 예를 도시한다.
도 7은 일부 실시예들에 따른, III-V 반도체 층이 평탄화된 산화물 층과 접촉하여 배치된 이후, 디바이스의 예를 도시한다.
도 8은 일부 실시예들에 따른, III-V 반도체 층이 평탄화된 산화물 층에 대해 가압된 이후, 디바이스의 예를 도시한다.
도 9는 일부 실시예들에 따른, 집적 회로를 제조하기 위한 방법의 예의 플로우차트를 도시한다.
도 10은 일부 실시예들에 따른, 광학 트랜시버의 예를 도시한다.
대응하는 참조 부호들은 몇몇 도면들에 걸쳐 대응하는 부분들을 지시한다. 도면들 내의 엘리먼트들은 반드시 축척에 맞게 그려지지는 않는다. 도면들에 도시된 구성들은 단지 예들이며, 임의의 방식으로 발명의 대상의 범위를 제한하는 것으로서 해석되지 않아야 한다.
III-V 반도체 재료가 산화물 재료에 결합될 때, 물 분자들은 이들이 III-V 반도체 재료와 산화물 재료 사이의 인터페이스에 갇히게 되는 경우 결합을 약화시킬 수 있다. 물 분자들이 산화물 재료에 걸쳐 용이하게 확산할 수 있고, III-V 반도체 재료를 통해 또는 실리콘을 통해서와 같이 용이하게 확산할 수 없기 때문에, 산화물 재료에 대해 III-V 반도체 재료를 가압하는 것은 인터페이스에 있는 물 분자들을 산화물 재료 내로 그리고 인터페이스로부터 멀어지게 가압할 수 있다. 하기에 논의되는 구조들은 물 분자들을 인터페이스로부터 멀어지게 이송하고, 이에 의해 III-V 반도체 재료와 산화물 재료 사이의 결합을 강화시키기 위한 2개의 메커니즘을 제공할 수 있다.
제1 메커니즘에서, 물 분자들은 실리콘 층의 전체적으로-에칭된 부분들을 통해, 수직 채널들을 통해, 매립 산화물 층 내로 가압될 수 있는데, 이 매립 산화물 층은 필요한 경우 물 분자들을 흡수할 수 있는 흡수성 재료의 큰 저장고와 같이 기능할 수 있다. 이 제1 메커니즘은 수직 방향을 따라(예를 들어, 실리콘 층 및 매립 산화물 층의 평면에 대해 직교하는 방향으로) 물 분자들을 이송할 수 있다.
제2 메커니즘에서, 물 분자들은 실리콘 층의 부분적으로-에칭된 부분들 내에 형성되는 측방 채널들 내로 가압될 수 있다. 측방 채널들은 III-V 반도체 재료의 둘레를 지나, 그리고 확산을 통해, 산화물 층의 밖으로 III-V 반도체 재료의 둘레를 둘러싸는 그리고 평탄화된 산화물 층에 인접하는 대기 내로 물 분자들을 이송할 수 있다. 이 제2 메커니즘은 측방 방향을 따라(예를 들어, 매립 산화물 층 및 실리콘 층의 면 내에서) 물 분자들을 이송할 수 있다.
일부 예들에서, 제1 메커니즘은 제2 메커니즘 없이 사용될 수 있다. 다른 예들에서, 제2 메커니즘은 제1 메커니즘 없이 사용될 수 있다. 또다른 예들에서, 제1 및 제2 메커니즘은 결합하여 사용될 수 있다. 이들 예들 중 일부에서, 일부 수직 채널들은 일부 측방 채널들과 접속할 수 있다.
물 분자들이 인터페이스로부터 멀어지게 가압된 이후, 개별 컴포넌트들로 다이싱(dicing)하는 것을 포함한, 후속적인 물-레벨 프로세싱이 존재할 수 있다.
도 1은 일부 실시예들에 따른, 집적 회로(100)의 예의 측-단면도를 도시한다. 어셈블리 이후 그러나 다이싱 이전의 집적 회로(100)가 도시된다. 집적 회로(100)는 집적 회로의 단지 일 예이고; 다른 집적 회로들 역시 사용될 수 있다.
집적 회로(100)의 적어도 일부는 실리콘-온-절연체 웨이퍼 상에 형성될 수 있는데, 이는 기판(102), 기판(102) 상에 배치되는 매립 산화물 층(104), 및 매립 산화물 층(104) 상에 배치되는 실리콘 층(106)을 포함할 수 있다. 일부 예들에서, 실리콘-온-절연체 웨이퍼는 웨이퍼 제조자로부터 주문될 수 있고, 후속적인 프로세싱을 위해 시작 재료로서 집적 유닛으로서 제공될 수 있다. 대안적으로, 매립 산화물 층(104)은 기판(102) 상에 성장 또는 퇴적될 수 있고, 실리콘 층(106)은 매립 산화물 층(104) 상에 성장 또는 퇴적될 수 있다.
기판(102)은 디바이스에서 큰 구조적 역할을 수행할 수 있고, 다른 층들 또는 컴포넌트들이 퇴적되고, 성장되고, 또는 부착되는 플랫폼으로서의 역할을 할 수 있다. 일반적으로, 도파관들 및 실리콘-온-절연체 웨이퍼 상의 다른 광학 엘리먼트들에서의 광 전파는 기판(102)으로부터 멀어지는 것으로 한정될 수 있고, 따라서 기판(102)은 완성된 디바이스에서 광학적 역할을 통상적으로 수행하지 않는다.
일부 예들에서, 기판(102)은 실리콘(Si)으로 형성될 수 있다. 실리콘은 그것이 상대적으로 높은 강도를 가지고, 상대적으로 저렴하며, 통상적인 웨이퍼-레벨 기법들을 사용하여 용이하게 프로세싱되기 때문에, 기판 재료로서 널리 사용된다. 실리콘 기판(102)에 대한 통상적인 두께는 750 미크론, 또는 725 미크론 내지 775 미크론 사이의 값이지만, 다른 두께들 역시 사용될 수 있다. 실리콘 기판(102)은 통상적으로 원형이며, 200 mm, 300 mm, 또는 200 mm 내지 300 mm 사이의 값의 직경을 가지지만, 다른 직경들 역시 사용될 수 있다. 적절한 크기들의 정사각형 실리콘 기판들(102), 또는 다른 적절한 형상들 역시 사용될 수 있다.
매립 산화물 층(104)은 기판(102) 상에 배치될 수 있다. 매립 산화물 층(104)은 매립 산화물 층(104) 위에(예를 들어, 기판(102) 반대의 매립 산화물 층(104) 상에) 위치되는 컴포넌트들 또는 층들에 대한 전기적 절연체로서 작용할 수 있다.
일부 예들에서, 매립 산화물 층(104)은 매립 산화물 층(104) 위의 실리콘 내에 형성되는 도파관들에 대한 피복 재료로서 작용할 수 있다. 피복으로서 사용될 때, 매립 산화물 층(104)은 도파관 내에 광의 대부분을 가두어 도파관 내에 보유할 수 있고, 도파관 광의 상대적으로 작은 부분이 피복 내로 누설되고, 피복 내의 광 강도는 피복과 도피관 사이의 인터페이스로부터 멀어질 시에 지수 감쇠를 통상적으로 따른다.
일부 예들에서, 매립 산화물 층(104)은 실리콘 이산화물(SiO2)로 형성될 수 있다. 1.0 내지 1.5 미크론의 파장 범위 내에서, 실리콘 이산화물은 약 1.45의 굴절률을 가질 수 있는데, 이는 이 도파관 범위 내의 굴절률(약 3.5)보다 훨씬 더 적고, 피복 재료로서 사용하기에 적합하다. 일부 예들에서, 매립 산화물 층(104)은 0.75 미크론, 5 미크론, 0.75 미크론 내지 5 미크론 사이의 값, 또는 또다른 적절한 값의 두께를 가질 수 있다. 사파이어를 포함한 다른 산화물 재료들 역시 사용될 수 있다. 다른 파장 값들 및 범위들 역시 사용될 수 있다.
실리콘 층(106)은 매립 산화물 층(104) 상에 배치될 수 있다. 실리콘 층(106)은 에칭되어 도파관들 및 다른 광학 컴포넌트들을 형성할 수 있다. 일부 예들에서, 실리콘 층(106)은 결정질 실리콘으로 형성될 수 있다. 일부 예들에서, 실리콘 층(106)은 특정된 결정 배향을 가지는, 에피텍셜일 수 있다.
1.0 내지 1.5 미크론의 파장 범위 내에서, 실리콘은 본질적으로 투명하며(예를 들어, 상대적으로 낮은 흡수를 가짐), 약 3.5의 굴절률을 가진다. 적절하게 성형된 도파관 내로 에칭될 때, 실리콘 층(106) 내의 실리콘은 코어 재료로 적합할 수 있다. 일부 예들에서, 실리콘 층(106)은 0.5 미크론, 0.3 미크론 내지 0.7 미크론 사이, 또는 또다른 적절한 값의 두께를 가질 수 있다.
실리콘 층(106)은 실리콘 층(106) 내의 하나 이상의 도파관(108)을 포함할 수 있다. 에칭된 실리콘 층(106)은 1.0 내지 1.5 미크론의 파장 영역 내에서 약 3.5의 굴절률을 가지고 도파관 코어를 형성할 수 있다. 실리콘 층(106) 위의 그리고 실리콘 층(106) 아래의(매립 산화물 층(104) 내의) 산화물 재료(114)는 1.0 내지 1.5 미크론의 파장 영역 내에서 약 1.45의 굴절률을 가지고 도파관 피복을 형성할 수 있다.
일부 예들에서, 도파관들(108)은 도파관 내의 전파 방향에 대해 직교인 2차원으로 광 빔을 한정할 수 있는, 립(rib) 도파관들로서 성형될 수 있다. 도 1에서, 도파관(108) 내의 전파 방향은 페이지의 면에 대해 직교한다. 일부 예들에서, 광학 도파관들은 광을 가이드하도록 크기가 정해지는 립 도파관들일 수 있고, 가이드된 광은 1.0 내지 1.5 미크론 사이의 제1 파장에 대응하는 주파수를 가진다.
일부 예들에서, 도파관들(108)의 에칭된 벽들은 기판(102)의 평면에 대해 직교로 가능한 가까이 유지된다. 일부 예들에서, 에칭된 벽들은 기판(102)의 평면에 대해 80도 내지 90도 사이만큼 각을 이룬다. 일부 예들에서, 도파관들(108)의 적어도 일부는 0.5 미크론, 1 미크론, 2 미크론, 0.3 미크론 내지 3 미크론 사이의 값의 폭을 가질 수 있다. 다른 폭들 역시 사용될 수 있다.
에칭된 실리콘 층(106)은 실리콘 층(106)을 통해 매립 산화물 층(104)까지 연장하는 에칭된 수직 채널들(110)을 포함할 수 있다. 이들 수직 채널들(110)은 물 확산을 도울 수 있으며, 에칭된 실리콘 층(106) 내의 도파관들(108)을 통한 광 전파에 대해 어떠한 주목할만한 영향도 가지지 않을 수 있다. 일부 예들에서, 수직 채널들(110)은 1 미크론, 10 미크론, 또는 1 미크론 내지 10 미크론 사이의 값의 폭을 가질 수 있다. 다른 폭들 역시 사용될 수 있다.
수직 채널들(110)에 더하여, 또는 그 대신, 에칭된 실리콘 층(106)은 실리콘 층 내로 부분적으로만 연장하는 에칭된 측방 채널들(112)을 포함할 수 있다. 이들 측방 채널들(112)은 또한 물 확산을 도울 수 있고, 에칭된 실리콘 층(106) 내의 도파관들(108)을 통한 광 전파에 대해 어떠한 주목할만한 영향도 가지지 않을 수 있다. 일부 예들에서, 측방 채널들(112)은 에칭된 실리콘 층(106)을 통해 절반쯤(halfway) 에칭될 수 있지만, 다른 깊이들이 또한 사용될 수 있다. 일부 예들에서, 측방 채널들(112)이 도파관들(108)과 동일한 깊이까지 에칭될 수 있다. 다른 예들에서, 측방 채널들(112)은 도파관들(108)과는 상이한 깊이까지 에칭될 수 있다.
산화물 재료(114)는 실리콘 층(106) 상에 배치될 수 있다. 산화물 재료(114)는 실리콘 층(106) 내의 수직 채널들(110) 및 측방 채널들(112) 내로 연장할 수 있다. 일부 예들에서, 산화물 재료(114)는 실리콘 이산화물과 같은 매립 산화물 층(104)에서 사용되는 동일한 재료일 수 있다. 다른 산화물 재료들 역시 사용될 수 있다. 산화물 재료(114)는 또한 도파관들(108) 위의 용적들을 채울 수 있고, 따라서, 산화물 재료(114)는 도파관들(108)의 실리콘 코어에 대한 피복을 형성할 수 있다. 일부 예들에서, 산화물 재료(114)는 제조 동안 도포되고, 이후 제조 동안 연마되어, 실리콘 층(106) 상에 배치되는 평탄화된 산화물 층을 형성할 수 있다.
대부분의 광 집적 회로들에서, 실리콘은, 그것의 높은 투명성(예를 들어, 저 손실), 그것의 프로세싱에서의 용이함, 및 그것의 상대적으로 높은 기계적 강도로 인해, 가능할 때마다 사용될 수 있다. 실리콘은 통상적인 웨이퍼-레벨 리소그래픽 프로세스들을 사용하여 상대적으로 용이하게 도파관들로 형성될 수 있다. 실리콘은 광학적으로 활성이 아니다(예를 들어, 온도 및/또는 인가되는 전기장에서의 변경에 응답하여 제어가능한 이득 또는 손실을 생성하지 않는다). 예를 들어, 광학적으로 활성인 재료가 요구될 때, III-V 반도체 재료가 사용될 수 있다.
III-V 반도체 층(116)은 산화물 재료(114) 상에 배치될 수 있다. 일부 예들에서, III-V 반도체 층(116)은 기판(102), 매립 산화물 층(104), 실리콘 층(106), 및 산화물 재료(114)와는 독립적으로 형성되고, 산화물 재료(114)와 접촉하여 배치될 수 있다. 일부 예들에서, III-V 반도체 층(116)은 산화물 재료(114)와 접촉되는 전체적으로-형성된 칩의 일부일 수 있다. 일부 예들에서, III-V 반도체 층(116)은 인듐 인화물(InP)로 형성될 수 있다. 다른 예들에서, III-V 반도체 층(116)은 InP, GaAs, GaP, GaN, 또는 InGaAs 중 하나 이상, 또는 다른 적절한 III-V 반도체 재료들로 형성될 수 있다.
제조 동안, 물 분자들(118)은 III-V 반도체 층(116)과 산화물 재료(114) 사이의 인터페이스로부터 멀어지도록 가압될 수 있는데, 이는 III-V 반도체 층(116)과 산화물 재료(114) 사이의 결합을 강화시킬 수 있다.
일부 예들에서, III-V 반도체 층(116)과 산화물 재료(114) 사이에 존재하는 적어도 일부 물 분자들(118)은 제조 동안 수직 채널들(110)을 통해 매립 산화물 층(104) 내로 가압되어, 이에 의해 III-V 반도체 층(116)과 산화물 재료(114) 사이의 결합을 강화시킬 수 있다. 일부 예들에서, 제조 동안의 이 강화로 인해, 매립 산화물 층(104)은 이러한 강화가 사용되지 않는 경우보다 더 높은 물 분자들(118)의 농도를 가질 수 있다. 이 더 높은 물 분자들(118)의 농도는 매립 산화물 층(104)의 성능을 저하시키지 않을 수 있고, 유리하게는 물 분자들(118)을 III-V 반도체 층(116)과 산화물 재료(114) 사이의 인터페이스로부터 멀리 유지할 수 있다.
일부 예들에서, III-V 반도체 층(116)과 산화물 재료(114) 사이에 존재하는 적어도 일부 물 분자들(118)은 제조 동안 측방 채널들(112) 내로, III-V 반도체 층(116)의 둘레를 지나, 그리고, 확산을 통해, 산화물 재료(114)의 밖으로 III-V 반도체 층(116)의 둘레를 둘러싸는 그리고 산화물 재료(114)에 인접한 대기 내로 가압될 수 있다.
도 2는 일부 실시예들에 따른, 도 1의 집적 회로(100)의 선택된 엘리먼트들의 상면도를 도시한다.
엘리먼트(202)는 III-V 반도체 층(116)의 둘레이다. 도 2의 예에서, 둘레(202)는 직사각형이지만, 다른 적절한 형상들이 사용될 수 있다. 일부 예들에서, 둘레(202)는 III-V 반도체 층(116)을 포함하는 칩의 특정 설계에 대응하여, 상대적으로 불규칙하거나 엇갈릴 수 있다.
일부 예들에서, 수직 채널들(110)은 실리콘 층(106)을 통해 매립 산화물 층(104)까지 연장할 수 있다. 일부 예들에서, 수직 채널들(110)은 III-V 반도체 층(116)의 영역에 걸쳐 제1 반복 패턴으로 위치될 수 있다. 일부 예들에서, 각각의 수직 채널(110)은 50 미크론, 100 미크론, 150 미크론, 또는 50 미크론 내지 150 미크론 사이의 값만큼 인접한 수직 채널(110)로부터 떨어져 이격될 수 있다. 다른 적절한 간극들 역시 사용될 수 있다. 수직 채널들(110)은 또한, 예컨대, 도파관(108) 상의 수직 채널(110)의 배치를 회피하기 위해, III-V 반도체 층(116)의 영역 주위에 불규칙적으로 이격될 수 있다.
일부 예들에서, 측방 채널들(112)은 III-V 반도체 층(116)의 둘레(202)의 내부로부터 III-V 반도체 층(116)의 둘레의 외부까지 측방으로 연장할 수 있다. 일부 예들에서, 측방 채널들(112)은 III-V 반도체 층(116)의 둘레(202) 주위에 제2 반복 패턴으로 위치될 수 있다. 일부 예들에서, 각각의 측방 채널(112)은 예컨대, 측방 채널들(112)과 도파관들(108) 사이의 위치 충돌들을 회피하기 위해, 100 미크론 내지 150 미크론 사이만큼 인접한 측방 채널(112)로부터 떨어져 이격될 수 있다. 다른 이격들 역시 사용될 수 있다. 측방 채널들(112)은 또한 III-V 반도체 층(116)의 둘레(202) 주위에 불규칙적으로 이격될 수 있다.
일부 예들에서, 도 2에서와 같이 위에서 볼 때, 수직 채널들(204) 중 하나 이상은 원형 형상을 가질 수 있다. 일부 예들에서, 수직 채널들(206) 중 하나 이상은 도 2에서와 같이 위에서 볼 때, 정사각 형상을 가질 수 있다. 다른 형상들 역시 사용될 수 있다. 형상들은 필요한 경우 수직 채널(110)마다 달라질 수 있다.
도 3-8은 도 1의 집적 회로(100)에 대한 준비의 다양한 스테이지들의 예의 측-단면도를 도시한다.
도 3은 일부 실시예들에 따른, 실리콘-온-절연체 웨이퍼(300)의 예를 도시한다. 도 3의 구조는 단지 일 예이며; 다른 구조들이 또한 사용될 수 있다.
실리콘-온-절연체 웨이퍼(300)는 기판(302), 기판(302) 상에 배치된 매립 산화물 층(304), 및 매립 산화물 층(304) 상에 배치된 실리콘 층(306)을 포함할 수 있다. 이 예에서, 실리콘-온-절연체 웨이퍼(300)는 웨이퍼 제조자로부터 주문될 수 있고, 후속적인 프로세싱을 위한 시작 재료로서 집적 유닛으로서 제공될 수 있다.
도 4는 일부 실시예들에 따른, 실리콘-온-절연체 웨이퍼(400)가 에칭된 이후, 실리콘-온 절연체 웨이퍼(400)의 예를 도시한다. 도 4의 구조는 단지 일 예이며; 다른 구조들 역시 사용될 수 있다.
일부 예들에서, 실리콘 층(306)의 일부분들은 에칭되어 에칭된 실리콘 층(406) 내에 트렌치들(408)을 형성한다. 매립 산화물 층(304)까지 완전히 연장하는, 완전히 에칭된 부분들에 대응하는 트렌치들(408)은 산화물 재료로 다운스트림으로 채워질 때 수직 채널들을 형성할 것이다. 에칭된 실리콘 층(406)까지 부분적으로만 연장하는, 부분적으로 에칭된 부분들에 대응하는 트렌치들(408)은 산화물 재료로 다운스트림으로 채워질 때 도파관들 및 측방 채널들을 형성할 것이다.
도 5는 일부 실시예들에 따른, 산화물 재료가 도포된 이후, 실리콘-온-절연체 웨이퍼(500)의 예를 도시한다. 도 5의 구조는 단지 일 예이고; 다른 구조들 역시 사용될 수 있다.
산화물 재료(508)는 에칭된 실리콘 층(406) 상에 도포된다. 도포된 산화물 재료(508)는 에칭된 실리콘 층(406)의 에칭된 부분들(트렌치들(408)) 내로 연장하여 이를 채울 수 있다. 일부 예들에서, 도포된 산화물 재료(508)는 매립 산화물 층(304)에서 사용된 동일한 재료일 수 있다. 일부 예들에서, 도포된 산화물 재료(508)는 실리콘 이산화물일 수 있지만, 실리콘 질화물(Si3N4), 실리콘 산화질화물(SiOxNy), 또는 다른 유전막들과 같은, 다른 재료들 역시 사용될 수 있다. 엘리먼트(510)는 에칭된 실리콘 층(406)으로 형성되는 실리콘 코어, 및 도파관(510) 아래의 매립 산화물 층(304) 및 도파관(510) 위의 도포된 산화물 재료(508)로 형성되는 실리콘 이산화물 피복을 가지는, 도파관이다. 엘리먼트(512)는 수직 채널이다. 엘리먼트(514)는 측방 채널이다.
도 6은, 일부 실시예들에 따른, 도포된 산화물 재료(508)가 연마되어 평탄화된 산화물 층(608)을 형성한 이후, 웨이퍼(600)의 예를 도시한다. 도 6의 구조는 단지 일 예이며; 다른 구조들 역시 사용될 수 있다.
일부 예들에서, 평탄화된 산화물 층(608)은 도파관(510)에 의해 가이드되는 광의 파장보다 더 적은 두께를 가질 수 있다. 일부 예들에서, 평탄화된 산화물 층(608)은 50 nm, 75 nm, 100 nm, 또는 50 nm 내지 100 nm 사이의 값의 두께를 가질 수 있다. 다른 적절한 두께들 역시 사용될 수 있다. 평탄화된 산화물 층(608)의 두께가 가이드된 광의 파장에 비해 상대적으로 작을 수 있기 때문에, 가이드된 광의 상당 부분이 평탄화된 산화물 층(608)에 존재할 수 있는데, 이는 도파관(510)과 평탄화된 산화물 층(608)의 최상부와 접촉하여 배치될 수 있는 다른 엘리먼트들 사이의 상대적으로 효율적인 커플링을 허용할 수 있다.
도 7은 일부 실시예들에 따른, III-V 반도체 층(710)이 평탄화된 산화물 층(608)과 접촉하여 배치된 이후, 디바이스(700)의 예를 도시한다. 일부 예들에서, III-V 반도체 층(710)은 III-V 반도체 재료의 직사각 피스와 같은, 다이의 형태일 수 있다. 일부 예들에서, III-V 반도체 층(710)은 예컨대, p- 및 n-도핑된 반도체 층들을 가지는 다이오드, 또는 특정 전기적 기능을 가지는 임의의 적절한 구조를 형성하기 위해, 상이한 III-V 반도체 재료들의 다층 스택을 포함할 수 있다. 도 7의 구조는 단지 일 예이며; 다른 구조들 역시 사용될 수 있다.
실제로, III-V 반도체 층(710) 및 평탄화된 산화물 층(608)은 층 표면들 상의 응결을 통해 물 분자들(712)을 끌어당길 수 있다. 이러한 응결은 엄격하게 제어되는(그리고 이에 의해 비싼) 환경의 부재시 회피하기 어렵다. 층 표면들이 일부 응결을 포함할 수 있기 때문에, 평탄화된 산화물 층(608)과 접촉하여 III-V 반도체 층(710)을 배치하는 것은 III-V 반도체 층(710)과 평탄화된 산화물 층(608) 사이의 인터페이스에 하나 이상의 물 분자(712)를 가둘 수 있다. 이들 갇힌 물 분자들(712)은 인터페이스에서의 고장을 초래할 수 있는데, 이는 III-V 반도체 층(710)으로부터 평탄화된 산화물 층(608)을 떼어내거나 분리시키는 것을 수반할 수 있다.
물 분자들이 산화물 재료를 통해 용이하게 확산할 수 있기 때문에, 평탄화된 산화물 층(608)에 대해 III-V 반도체 층(710)을 가압하는 것은 인터페이스에 있는 물 분자들(712)을 평탄화된 산화물 층(608) 내로 그리고 인터페이스로부터 멀어지게 가압할 수 있다.
도 8은 일부 실시예들에 따른, III-V 반도체 층(710)이 평탄화된 산화물 층(608)에 대해 가압된 이후, 디바이스(700)의 예를 도시한다. III-V 반도체 층(710)과 평탄화된 산화물 층(608) 사이의 인터페이스에 존재하는 물 분자들(712)은 평탄화된 산화물 층(608) 내로 그리고 인터페이스로부터 멀어지게 가압된다. 도 8의 구조는 단지 일 예이며; 다른 구조들 역시 사용될 수 있다.
III-V 반도체 층(710)에 대해 기판(302)을 누르도록 힘(802)이 가해지는 것으로서 도 8에 도시된다. 이것이 갇힌 물 분자들(712)을 재위치시키는 힘을 전달하는 단지 하나의 방식이며; 다른 적절한 방식들 역시 사용될 수 있다는 것이 이해될 것이다. 예를 들어, 기판(302)은 고정적으로 유지될 수 있고, 힘은 III-V 반도체 층(710)에 가해질 수 있다. 대안적으로, III-V 반도체 층(710)은 고정적으로 유지될 수 있고, 힘은 기판(302)에 가해질 수 있다. 추가적인 대안으로서, III-V 반도체 층(710) 및 기판(302) 모두는 서로에 대해 가압될 수 있다.
일부 예들에서, III-V 반도체 층(710)은 주위 압력에서 그리고 상온보다 더 높은 온도에서 평탄화된 산화물 층(608)에 대해 가압될 수 있다. 다른 예들에서, III-V 반도체 층(710)은 진공에서 그리고 상온보다 더 높은 온도에서 평탄화된 산화물 층(608)에 대해 가압될 수 있다.
물 분자들이 인터페이스로부터 멀어지게 가압된 이후, 개별 컴포넌트들로의 다이싱을 포함한, III-V 반도체 층(710) 및/또는 실리콘-온-절연체 웨이퍼의 후속적인 웨이러-레벨 프로세싱이 존재할 수 있다.
도 9는 일부 실시예들에 따른, 집적 회로를 제조하기 위한 방법(900)의 예의 플로우차트를 도시한다. 방법(900)은 다른 디바이스들 중 특히, 도 1의 집적 회로(100)를 제조하는데 적합하다. 방법(900)은 집적 회로를 제조하기 위한 단지 하나의 방법이며; 다른 적절한 방법들 역시 사용될 수 있다.
동작(902)에서, 실리콘-온-절연체 웨이퍼가 제공된다. 실리콘-온-절연체 웨이퍼는 기판, 기판 상에 배치되는 매립 산화물 층, 및 매립 산화물 층 상에 배치되는 실리콘 층을 포함할 수 있다.
동작(904)에서, 실리콘 층의 일부분들은 에칭되어 실리콘 층을 통해 매립 산화물 층까지 연장하여 수직 채널들을 생성한다.
동작(906)에서, 산화물 재료는 실리콘 층 상에 도포될 수 있다. 도포된 산화물 재료는 실리콘 층 내의 수직 채널들 내로 연장할 수 있다.
임의의 동작(908)에서, 산화물 재료가 연마되어 실리콘 층 상에 평탄화된 산화물 층을 형성할 수 있다.
동작(910)에서, III-V 반도체 층은 산화물 재료와 접촉하여, 임의적으로 평탄화된 산화물 층과 접촉하여 배치될 수 있다. 일부 예들에서, III-V 반도체 층은 상온에서 산화물 재료 층과 접촉하여 배치될 수 있다.
동작(912)에서, III-V 반도체 층은 산화물 재료에 대해(임의적으로 평탄화된 산화물 층에 대해) 가압될 수 있다.
동작(914)에서, III-V 반도체 층과 산화물 재료 사이의 인터페이스에 존재하는 물 분자들은 산화물 층 내로 그리고 인터페이스로부터 멀어지게 가압될 수 있다.
동작(916)에서, 물 분자들은 수직 채널들을 통해 매립 산화물 층 내로 가압되고 이에 의해 III-V 반도체 층과 산화물 재료 사이의 결합을 강화시킬 수 있다.
동작(918)에서, 물 분자들은 측방 채널들을 통해, III-V 반도체 층의 둘레를 지나, 그리고 확산을 통해, 산화물 재료의 밖으로 III-V 반도체 층의 둘레를 둘러싸는 그리고 산화물 재료에 인접하는 대기 내로 가압될 수 있다.
일부 예들에서, 동작들(916 및 918) 중 하나가 수행될 수 있지만 다른 하나는 수행되지 않는다. 다른 예들에서, 둘 모두가 수행될 수 있다.
일부 예들에서, III-V 반도체 층은 주위 압력에서 그리고 상온보다 더 높은 온도에서 산화물 재료에 대해 가압될 수 있다. 일부 예들에서, III-V 반도체 층은 진공에서 그리고 상온보다 더 높은 온도에서 산화물 재료에 대해 가압될 수 있다.
일부 예들에서, 방법(900)은, 산화물 재료를 도포하기 이전에, 실리콘 층의 일부분들을 부분적으로 에칭하여 실리콘 층 내에 측방 채널들을 생성하는 것을 임의적으로 더 포함할 수 있고, 측방 채널들은 III-V 반도체 층이 산화물 재료와 접촉하여 배치될 때, 측방 채널이 III-V 반도체 층의 둘레의 내부로부터 III-V 반도체 층의 둘레의 외부까지 측방으로 연장하도록 배치된다. III-V 반도체 층이 산화물 재료에 대해 가압될 때, III-V 반도체 층과 산화물 재료 사이의 인터페이스에 존재하는 물 분자들의 적어도 일부는 측방 채널들 내로, III-V 반도체 층의 둘레를 지나, 그리고 확산을 통해, 산화물 재료의 밖으로 III-V 반도체 층의 둘레를 둘러싸는 그리고 산화물 재료에 인접하는 대기 내로 가압된다.
일부 예들에서, III-V 반도체 층이 산화물 재료와 접촉하여 배치될 때, 수직 채널들은 III-V 반도체 층의 영역에 걸쳐 제1 반복 패턴으로 위치될 수 있고, 측방 채널들은 III-V 반도체 층의 둘레 주위에 제2 반복 패턴으로 위치될 수 있다.
일부 예들에서, 수직 채널들의 적어도 일부는 측방 채널들의 적어도 일부에 교차할 수 있다.
일부 예들에서, 방법(900)은, 산화물 재료를 도포하기 이전에, 실리콘 층의 일부분들을 부분적으로 에칭하여 실리콘 층 내에 도파관들을 생성하는 것을 임의적으로 더 포함할 수 있다.
일부 예들에서, 실리콘 층은 제1 깊이까지 에칭되어 측방 채널들을 형성할 수 있고, 실리콘 층은 제1 깊이와는 상이한 제2 깊이까지 에칭되어 실리콘 층 내에 도파관들을 형성할 수 있다.
일부 예들에서, 실리콘 층은 제1 깊이까지 에칭되어 실리콘 층 내의 측방 채널들 및 도파관들을 형성할 수 있다.
물 분자들이 인터페이스로부터 멀어지게 가압된 이후, 개별 컴포넌트들로 다이싱하는 것을 포함하는, III-V 반도체 칩 및/또는 실리콘-온-절연체 웨이퍼의 후속적인 웨이퍼-레벨 프로세싱이 존재할 수 있다.
위에서 논의된 디바이스들, 시스템들, 및 방법들은 제조 및 정렬을 위한 웨이퍼-레벨 프로세스들에 의존한다. 대부분의 또는 모든 광학 엘리먼트들은 포토리소그래피 및 에칭과 같은 반도체 제조를 위해 개발된 성숙한(mature) 공정들을 통해 형성된다. 예를 들어, 현재 포토리소그래피 기법들은 300mm-직경의 실리콘 웨이퍼 위에, 최하 45 nm까지의 피처 크기들을 통상적으로 제공할 수 있다.
컴포넌트들이 별개로 제조되고 서로에 대해 정렬되는 더 전통적인 광학 시스템들에 비해, 웨이퍼-레벨 방식은 확장성(scalability)의 상당한 이점을 제공한다. 포토리소그래피 머신을 소유하거나 이에 대한 시간을 구매하는 것이 비교적 비쌀 수 있지만, 그 비용은 규모의 경제에 의해 용이하게 회복된다. 단일의 웨이퍼는 수천개의 부품들을 생성할 수 있다. 추가로 부품들 자체는 리소그래픽 공정을 통해 서로에 대해 정렬되는 컴포넌트들을 포함할 수 있는데, 이는 서로에 대한 컴포넌트들의 고가의 그리고 지루한 수동 정렬을 회피할 수 있다. 추가로, 광학 시스템은 응용-특정적 집적 회로(ASIC)로서 패키징되고, 다른 순수한 전기적 ASIC들과 함께 스위칭 시스템들로 집적될 수 있다. ASIC으로서 패키징에서의 편의성과 함께, 광학 시스템은 다른 컴포넌트들로 형성되는 비교가능한 시스템들보다 더 신뢰가능한 단일-칩 및 고체-상태 디바이스들을 가지고, ASIC의 신뢰성을 달성할 수 있다.
도 10은 일부 실시예들에 따른, 광학 트랜시버(1000)의 예를 도시한다. 광학 트랜시버(1000)는 광학 신호들(예를 들어, 데이터가 인코딩되는 광학 빔들)을 송신 및 수신할 수 있다. 광학 트랜시버(1000)는 데이터 센터 서버들, 광학 이더넷, 및 다른 응용예들에서의 사용에 적합하다. 예를 들어, 클라우드 데이터 센터 네트워크에서, 광학 트랜시버(1000)는 스파인(spine)-스파인 서버들, 스파인-리프(leaf) 서버들, 및 리프-ToR(랙의 최상부) 서버들에 대해 사용될 수 있다. 광학 트랜시버(1000)는 또한 다른 적절한 응용예들에서 사용될 수 있다.
광학 트랜시버(1000)는 광 집적 회로(PIC)(1002)를 포함할 수 있는데, 이는 광의 생성, 광의 검출, 광의 변조, 광의 복조, 광의 증폭, 광의 감쇠, 다중-파장 광을 개별 파장들에서의 광으로 분리하는 것, 개별 파장들에서의 광을 다중-파장 광으로 조합하는 것, 및 다른 적절한 광학 기능들의 임의의 조합을 수행할 수 있다.
도파관들은 광 집적 회로(1002) 내로 그리고 밖으로 광을 이송할 수 있고, 광 집적 회로(1002) 내의 엘리먼트에서 엘리먼트로 광을 이송할 수 있다. 도파관들은 실리콘 이산화물과 같은 상대적으로 낮은 굴절률을 가지는 피복 재료에 의해 둘러싸이는, 실리콘과 같은 비교적 높은 굴절률을 가지는 코어 재료를 포함할 수 있다. 실리콘 및 실리콘 이산화물 모두 1 미크론 내지 1.5 미크론 사이와 같은, 적외선 파장들에서 투명하다. 일부 예들에서, 도파관들은 매립 산화물 층 상에 실리콘 층을 가지는 기판을 제공하는 것, 실리콘 층 내에 트렌치들을 에칭하는 것, 트렌치들을 추가적인 산화물 재료로 채우는 것, 및 채워진 트렌치들의 추가적인 산화물 재료를 도파관의 최상부 상의 원하는 피복 두께로 연마하는 것과 같이, 기판 상의 층들 내에 형성될 수 있다. 일부 예들에서, 도파관들은 립 도파관들로서 성형될 수 있는데, 이는 광 빔을 도파관 내의 전파 방향에 대해 직교인 2차원으로 한정할 수 있고, 전파 방향을 따라 일정한 단면을 유지할 수 있다. 일부 예들에서, 립 도파관들은 평행한 최상부 및 최하부 표면들(예를 들어, 도파관들이 형성되는 기판을 향해 대향하는 그리고 이로부터 떨어져 있는 표면들), 및 경사진 측표면들을 가지는, 사다리꼴 단면을 가질 수 있다. 일부 예들에서, 각은 90도일 수 있고, 따라서 도파관들은 직사각 단면을 가진다. 다른 예들에서, 각들은, 리소그래픽 노출 또는 에칭 프로세스에서의 제한들로 인해, 80도 내지 90도 사이와 같이, 90도에 가까울 수 있다.
일부 도파관들이 광 집적 회로 내의 위치에서 위치로 광을 이송하도록 의도되는 반면, 다른 도파관들은 도파관들을 통과하는 광에 대해 이들 또는 손실을 고의로 전할 수 있다. 예를 들어, 도파관은, 비활성 실리콘 재료가 인듐 인화물과 같은 광학적으로 활성인 재료로 대체될 수 있는, 활성 부분을 포함할 수 있다.
일부 도파관들은 실리콘 코어 및 실리콘 이산화물 피복과는 상이한 재료로 형성될 수 있다. 예를 들어, 도파관들 중 하나 이상은 광학적으로 비활성인 실리콘 코어의 일부를 인듐 인화물과 같은 활성 재료로 대체할 수 있다. 활성 재료를 전기적으로 바이어싱함으로써, 활성 재료를 통과하는 광은 선택적으로 증폭되거나 흡수될 수 있다. 일반적으로, 인듐 인화물은 광학적으로 활성 재료가 요구되는 경우에만 사용될 수 있는데, 왜냐하면 그것이 실리콘보다 덜 투명하고, 더 비싸고, 더 깨지기 쉽기 때문이다. 활성 재료는 또한 반도체 산업으로부터의 일반적 기법들을 사용하여 웨이퍼 레벨에서 도파관 내에 배치될 수 있다.
일부 예들에서, 하나의 도파관으로부터 또다른 도파관으로 광을 커플링하는 것이 바람직할 수 있다. 예를 들어, 비활성 도파관으로부터 활성 부분을 포함하는 별도의 활성 도파관으로, 이후 다시 비활성 도파관으로 광을 커플링시키는 것이 바람직할 수 있다. 이 경우들에 대해, 비활성 도파관의 최상부 상의 별도의 층 내에 활성 도파관을 위치시키는 것이 편리할 수 있다. 도파관들 사이의 커플링은 도파관들 중 하나 또는 둘 모두의 폭을 적절하게 점점 가늘도록(tapering)함으로써 달성될 수 있다. 이러한 구성은 활성 부분의 반대 측들 상의 전극들의 위치를 알아내는데 편리할 수 있고, 따라서 전극들은 활성 재료와 동일한 층 내에 위치될 수 있다.
일부 예들에서, 활성 재료는 전자-흡수 변조기를 형성하기 위한 감쇠 재료로서 사용될 수 있는데, 이는 활성 재료를 전기적으로 바이어싱하여 규정된 시간들에서 광을 감쇠시킬 수 있다. 전자-흡수 변조기는 천천히-변하는 감쇠를 광 빔 상에 전할 수 있고, 그리고/또는 데이터 신호를 광 빔 상에 전할 수 있다. 대안적으로, 활성 재료가 활성 도파관 내의 광에 이득을 전하기 위해 사용될 때, 비활성 도파관들은 레이저 캐비티를 형성하기 위해 활성 도파관의 어느 한 측 상의 반사기들을 포함할 수 있다. 일부 예들에서, 이러한 레이저 캐비티는 능동적으로 냉각될 필요는 없는데, 이는 전력 요건들을 감소시키고 광 집적 회로의 전체 설계를 간략화시킬 수 있다. 일부 예들에서, 출력 광은 수직 커플러를 통해(예를 들어, 레이저가 형성되는 기판쪽으로 또는 기판으로부터 멀리) 레이저 캐비티 밖으로 커플링될 수 있다. 이러한 수직 커플링은 레이저가 레이저 광이 나오는 활성 면을 가질 필요가 없다는 점에서 유리할 수 있다. 활성 면들이 열-유도 고장에 취약할 수 있기 때문에, 활성 면을 생략하는 것은 레이저의 신뢰성 및 수명을 개선하는데 유용할 수 있다.
일부 예들에서, 도파관들이 사용되어 스펙트럼 필터들을 형성할 수 있는데, 이는 하나 이상의 규정된 파장에서 광을 투과시키고, 규정된 파장 또는 파장들로부터 먼 광을 감쇠시킬 수 있다. 예를 들어, 패브리-페롯 필터(Fabry-Perot filter)가 도파관의 섹션으로서 형성될 수 있고, 섹션은 도파관 내의 2개의 반사기에 의해 한정된다. 패브리-페롯 필터는 반사기들 사이의 왕복 광학 경로 길이가 정수 개의 파장들과 동일한 파장들에서 투과성이고, 투과성 파장들로부터 멀어지는 파장들에 대해 감쇠성이다. 또다른 예로서, 링 공진기가 제1 도파관에 인접하게 형성될 수 있다. 링 공진기 주위의 왕복 광학 경로 길이가 정수개의 파장들과 동일할 때, 제1 도파관 내의 광은 링 공진기 내로 커플링할 수 있고, 링 공진기 밖으로 링 공진기에 인접한 제2 도파관 내로 커플링할 수 있다. 이러한 링 공진기는 피크 파장들을 보이는데, 여기서 링 공진기 내로 그리고 밖으로의 강화된 커플링, 및 그 피크 파장들로부터 먼 최소 커플링이 존재한다.
이들 스펙트럼 필터들이 수동 방식으로 기능할 수 있지만, 이들은 이들이 능동적으로 제어될 수 있는 경우 통상적으로 더 유용하다. 예를 들어, 패브리-페롯 반사기들 사이의, 또는 링 공진기 사이의 도파관의 일부분은 광학적으로 활성 재료를 포함할 수 있는데, 이는 온도의 함수로서 굴절률에 있어서 달라질 수 있다. 광학적으로 활성 재료에 인접하게 위치되는 히터는 활성 재료의 온도를 제어할 수 있고, 따라서 스펙트럼 필터 내의 광학 경로 길이를 제어할 수 있고, 따라서 스펙트럼 필터가 투과성인 파장(또는 파장들)을 제어할 수 있다. 일부 예들에서, 활성 재료는 비활성 도파관의 최상부 상의 별도의 층 내에 위치될 수 있다. 도파관들 사이의 커플링은 도파관들 중 하나 또는 둘 모두의 폭을 적절하게 점점 가늘게 함으로써 달성될 수 있다. 이러한 구성은 활성 재료에 인접한 히터의 위치를 알아내는데 편리할 수 있고, 따라서 히터는 활성 재료와 동일한 층 내에 위치될 수 있다.
마하-젠더 간섭계(Mach-Zehnder interferometer)는 히터 및 가변 굴절률 재료를 사용하여 효율적인 빔 감쇠기 또는 변조기를 형성할 수 있다. 마하-젠더 간섭계는 입사 빔을 2개의 빔으로 분할하고, 그 빔들 중 하나의 광학 경로 길이를 가변시키고, 이후 2개의 빔들을 간섭시켜 출력 빔을 생성할 수 있다. 마하-젠더 간섭계는 2개의 암 사이의 광학 경로 차이가 정수개의 파장들과 동일한 파장들에서 투과성이고, 투과성 파장들 사이의 파장들에서 (가변적인 정도로) 감쇠성이다. 마하-젠더 간섭계들은 효율적인 감쇠기들 또는 변조기들로서 기능할 수 있는데, 왜냐하면 전체 투과성으로부터 전체 감쇠성으로 스윙하는데 요구되는 광학 경로 차이가 파장의 절반이기 때문이다.
패브리-페롯 캐비티, 링 공진기 및/또는 마하-젠더 간섭계 중 하나 이상이 조합되어 멀티플렉서를 형성할 수 있는데, 이는 상이한 파장들에 있는 둘 이상의 입력 빔을 다수의 파장을 가지는 단일의 출력 빔으로 조합할 수 있다. 유사하게, 이들 엘리먼트들은 또한 조합되어 디멀티플렉서를 형성할 수 있는데, 이는 다수의 파장들을 가지는 단일의 입력 빔을 상이한 파장들에 있는 둘 이상의 출력 빔으로 분리할 수 있다. 멀티플렉서 및 디멀티플렉서는 데이터 신호를 가지는(예를 들어, 특정 데이터 레이트에서 변조되는) 광을 가지고, 또는 데이터 신호가 결여된 상대적으로 느리게-변경하는 광을 가지고 동작할 수 있다.
광 집적 회로(1002)는 하나 이상의 광검출기를 임의적으로 포함할 수 있는데, 이는 도파관 내의 감지된 광의 레벨에 응답하여 전기 신호를 생성할 수 있다. 전기 신호는 광 집적 회로(1002) 상에, 광 집적 회로(1002)로부터 떨어진 광학 트랜시버(1000) 상에, 또는 광학 트랜시버(1000)로부터 떨어져 있는 것으로 위치가 확인된 프로세서에 의해 프로세싱될 수 있다.
광 집적 회로(1002)는 하나 이상의 섬유 커플러를 임의적으로 포함할 수 있는데, 이는 광 집적 회로(1002) 내로 또는 밖으로 수직으로(예를 들어, 광 집적 회로(1002)가 형성되는 기판 쪽으로 또는 기판으로부터 떨어져) 광을 커플링시킬 수 있다. 일부 예들에서, 섬유 커플러는 광학 인터페이스 플랫폼(1004)과 같은, 비교적 정확한 기계적 하우징을 포함할 수 있고, 따라서 기계적 하우징은 섬유가 하우징에 부착할 때 섬유의 위치 및 방향을 결정할 수 있다. 이러한 정확한 하우징은 (섬유의 위치 및/또는 방향이 능동적으로 조정되어 커플링 효율성을 최적화시키는, 능동 커플링에 비해) 섬유에 대한 수동 커플링을 허용할 수 있다. 일부 예들에서, 광학 인터페이스 플랫폼(1004)은 8개까지의 섬유들을 동시에 부착하거나 분리할 수 있는, 다시 맞출 수 있는(rematable) 섬유 인터페이스를 포함할 수 있지만, 다른 값들이 또한 사용될 수 있다.
광 집적 회로(1002)는 전술된 광학 컴포넌트들을 배열하여 다수의 디바이스들을 형성할 수 있다.
예를 들어, 광 집적 회로(1002)는 로컬 영역 네트워크 파장 분할 멀티플렉서(local area network wavelength division multiplexer)(LAN-WDM) 또는 거친 파장 분할 멀티플렉서(coarse wavelength division multiplexer)(CWDM)로서 구성될 수 있다. 광 집적 회로(1002)는 제1 파장에서 제1 광을 방출하기 위한 제1 레이저, 제1 광 상으로 제1 데이터 신호를 전하기 위한 제1 변조기, 제2 파장에서 제2 광을 방출하기 위한 제2 레이저, 제2 광 상으로 제2 데이터 신호를 전하기 위한 제2 변조기, 변조된 제1 및 제2 광들을 출력 광으로 조합하기 위한 멀티플렉서, 및 광 집적 회로(1002) 밖으로 광 섬유 내로 출력 광을 커플링하기 위한 제1 커플러를 포함할 수 있다. 광 집적 회로(1002)는 필요한 경우, 추가적인 파장들에서 추가적인 레이저들 및 변조기들을 포함할 수 있다. 표준화된 데이터 레이트들이 시간 경과에 따라 증가함에 따라, 변조기들은 더 빠른 레이트로 실행될 수 있고, 따라서 동일한 플랫폼이 광 집적 회로(1002)의 연속적인 생성들과 함께 사용될 수 있다. 유사하게, 채널 카운트들(예를 들어, 출력 광 내에 존재하는 파장들의 수)이 시간 경과에 따라 증가함에 따라, 추가적인 파장들에서의 추가적인 레이저들 및 변조기들의 수는 필요한 경우 증가할 수 있다.
또다른 예로서, 광 집적 회로(1002)는 병렬 단일 모드로 동작하도록 구성될 수 있다. 광 집적 회로(1002)는 제1 파장에서 제1 광을 방출하기 위한 제1 레이저, 제1 광에 제1 데이터 신호를 전하기 위한 제1 변조기, 광 집적 회로(1002) 밖으로 제1 광 섬유 내로 변조된 제1 광을 커플링시키기 위한 제1 커플러, 제2 파장에서 제2 광을 방출하기 위한 제2 레이저, 제2 광에 제2 데이터 신호를 전하기 위한 제2 변조기, 및 광 집적 회로(1002) 밖으로 제2 광 섬유 내로 변조된 제2 광을 커플링시키기 위한 제2 커플러를 포함할 수 있다. 광 집적 회로(1002)는 필요한 경우, 추가적인 파장들에서 추가적인 레이저들, 변조기들 및 커플러들을 포함할 수 있다.
광학 트랜시버(1000)는 제어 ASIC(1006)을 포함할 수 있는데, 이는 광 집적 회로(1002)를 제어할 수 있다. 제어 ASIC(1006)은 전기 신호 및 광학 신호 모두를 임의적으로 수용할 수 있다.
광학 트랜시버(1000)는 마이크로컨트롤러(1008)를 포함하는데, 이는 어느 칩들이 서로 통신하는지를 제어할 수 있다. 일부 예들에서, 마이크로컨트롤러(1008)는 I-제곱-C 관리 인터페이스를 포함할 수 있는데, 이는 동기식, 멀티-마스터, 멀티-슬레이브, 패킷 교환형, 단일-단부형, 직렬 컴퓨터 버스이다. 다른 인터페이스드 역시 사용될 수 있다.
광학 트랜시버(1000)는 칩셋(1010)을 포함할 수 있는데, 이는 다수의 데이터 채널들 및 데이터 레이트에 대응할 수 있다. 일부 예들에서, 칩셋(1010)은 통합 리타이머(integrated retimer)들을 가질 수 있다.
광학 트랜시버(1000)는 기판(1012)을 포함할 수 있는데, 이는 광학 트랜시버(1000)의 엘리먼트들 모두를 기계적으로 지지한다. 일부 예들에서, 기판(1012)는 14 mm x 14 mm 볼 그리드 어레이 구성과 같은, 표준화된 크기 및 구성에 따를 수 있다. 다른 구성들 역시 사용될 수 있다.
앞의 상세한 설명에서, 본 개시내용의 방법 및 장치는 그것의 특정 실시예들에 대해 기술되었다. 그러나, 본 개시내용의 더 넓은 사상 및 범위로부터 벗어나지 않고 이에 대해 다양한 수정들 및 변경들이 이루어질 수 있다는 것이 명백할 것이다. 본 명세서 및 도면들은 그에 따라 제한적이기보다는 예시적인 것으로 간주되어야 한다.
본원에 개시된 디바이스 및 관련된 방법을 추가로 예시하기 위해, 비-제한적인 예들의 목록이 하기에 제공된다. 후속하는 비-제한적인 예들 각각은 독립적으로 존재할 수 있거나, 또는 다른 예들 중 임의의 하나 이상과 임의의 순열 또는 조합으로 결합될 수 있다.
예 1에서, 집적 회로는: 기판; 기판 상에 배치되는 매립 산화물 층; 매립 산화물 층 상에 배치되는 실리콘 층 ― 실리콘 층은 실리콘 층을 통해 매립 산화물 층까지 연장하는 에칭된 수직 채널들을 포함함 ― ; 실리콘 층 상에 배치되는 산화물 재료 ― 산화물 재료는 실리콘 층 내의 수직 채널들 내로 연장함 ― ; 및 산화물 재료 상에 배치되는 III-V 반도체 층을 포함하고, III-V 반도체 층과 산화물 재료 사이에 존재하는 물 분자들은 제조 동안 수직 채널들을 통해 매립 산화물 층 내로 가압되고 이에 의해 III-V 반도체 층과 산화물 재료 사이의 결합을 강화시킨다.
예 2에서, 예 1의 집적 회로는 실리콘 층이 실리콘 층 내로 부분적으로만 연장하는 에칭된 측방 채널들을 더 포함하도록 임의적으로 구성될 수 있고, 산화물 재료는 실리콘 층 내의 측방 채널들 내로 연장하고, 측방 채널들은 III-V 반도체 층의 둘레의 내부로부터 III-V 반도체 층의 둘레의 외부까지 측방으로 연장한다.
예 3에서, 예 1-2 중 임의의 하나의 집적 회로는, 수직 채널들이 III-V 반도체 층의 영역에 걸쳐 제1 반복 패턴으로 위치되고; 그리고 측방 채널들이 III-V 반도체 층의 둘레 주위에 제2 반복 패턴으로 위치되도록 임의적으로 구성될 수 있다.
예 4에서, 예 1-3 중 임의의 하나의 집적 회로는, 수직 채널들 중 적어도 일부가 측방 채널들의 적어도 일부와 교차하도록 임의로 구성될 수 있다.
예 5에서, 예 1-4 중 임의의 하나의 집적 회로는, 산화물 재료가 제조 동안 도포되고, 이후 제조 동안 연마되어, 실리콘 층 상에 배치되는 평탄화된 산화물 층을 형성하도록 임의적으로 구성될 수 있다.
예 6에서, 예 1-5 중 임의의 하나의 집적 회로는, III-V 반도체 층이 III-V 반도체 칩 상에 포함되고; 그리고 제조 동안, III-V 반도체 칩이 평탄화된 산화물 층에 대해 가압되어 물 분자들을 수직 채널들을 통해 매립 산화물 층 내로 가압하도록, 임의적으로 구성될 수 있다.
예 7에서, 예 1-6 중 임의의 하나의 집적 회로는 제조 동안: 실리콘 층이 제1 깊이까지 에칭되어 측방 채널들을 형성하고; 그리고 실리콘 층이 제1 깊이와는 상이한 제2 깊이까지 에칭되어 실리콘 층 내의 도파관들을 형성하도록, 임의적으로 구성될 수 있다.
예 8에서, 예 1-7 중 임의의 하나의 집적 회로는 제조 동안: 실리콘 층이 제1 깊이까지 에칭되어 측방 채널들을 형성하고 그리고 실리콘 층 내에 도파관들을 형성하도록, 임의적으로 구성될 수 있다.
예 9에서, 예 1-8중 임의의 하나의 집적 회로는, 기판이 실리콘(Si)으로 형성되고; 매립 산화물 층이 실리콘 이산화물(SiO2)로 형성되고; 산화물 재료가 실리콘 이산화물이고; 그리고 III-V 반도체 층이 인듐 인화물(InP)로 형성되도록, 임의적으로 구성될 수 있다.
예 10에서, 집적 회로를 제조하는 방법은: 기판, 기판 상에 배치되는 매립 산화물 층, 및 매립 산화물 층 상에 배치되는 실리콘 층을 포함하는 실리콘-온-절연체 웨이퍼를 제공하는 것; 실리콘 층의 일부분들을 에칭하여 실리콘 층을 통해 매립 산화물 층까지 연장하는 수직 채널들을 생성하는 것; 산화물 재료를 실리콘 층 상에 도포하는 것 ― 도포된 산화물 재료는 실리콘 층 내의 수직 채널들 내로 연장함 ― ; III-V 반도체 층을 산화물 재료와 접촉하여 배치하는 것; 및 III-V 반도체 층을 산화물 재료에 대해 가압하여 III-V 반도체 층과 산화물 재료 사이의 인터페이스에 존재하는 물 분자들을 수직 채널들을 통해 매립 산화물 층 내로 가압하여 이에 의해 III-V 반도체 층과 산화물 재료 사이의 결합을 강화시키는 것을 포함할 수 있다.
예 11에서, 예 10의 방법은, 산화물 재료를 도포하기 이전에: 실리콘 층의 일부분들을 에칭하여 실리콘 층 내에 측방 채널들을 생성하는 것을 임의적으로 더 포함할 수 있고, 측방 채널들은, III-V 반도체 층이 산화물 재료와 접촉하여 배치될 때, 측방 채널들이 III-V 반도체 층의 둘레의 내부로부터 III-V 반도체 층의 둘레의 외부까지 측방으로 연장하도록 위치되고, III-V 반도체 층이 산화물 재료에 대해 가압될 때, III-V 반도체 층과 산화물 재료 사이의 인터페이스에 존재하는 물 분자들 중 적어도 일부는 측방 채널들 내로, III-V 반도체 층의 둘레를 지나, 그리고 확산을 통해, 산화물 재료 밖으로 III-V 반도체 층의 둘레를 둘러싸는 그리고 산화물 재료에 인접한 대기 내로 가압된다.
예 12에서, 예 10-11 중 임의의 하나의 방법은 III-V 반도체 층이 산화물 재료와 접촉하여 배치될 때, 수직 채널들이 III-V 반도체 층의 영역에 걸쳐 제1 반복 패턴으로 위치되고; 그리고 측방 채널들이 III-V 반도체 층의 둘레 주위에 제2 반복 패턴으로 위치되도록 임의적으로 구성될 수 있다.
예 13에서, 예 10-12 중 임의의 하나의 방법은 수직 채널들 중 적어도 일부가 측방 채널들의 적어도 일부를 교차하도록 임의적으로 구성될 수 있다.
예 14에서, 예 10-13 중 임의의 하나의 방법은, 산화물 재료를 도포하기 이전에: 실리콘 층의 일부분들을 부분적으로 에칭하여 실리콘 층 내에 도파관들을 생성하는 것을 임의적으로 더 포함할 수 있다.
예 15에서, 예 10-14 중 임의의 하나의 방법은, 실리콘 층이 제1 깊이까지 에칭되어 측방 채널들을 형성하고; 그리고 실리콘 층이 제1 깊이와는 상이한 제2 깊이까지 에칭되어 실리콘 층 내에 도파관들을 형성하도록, 임의적으로 구성될 수 있다.
예 16에서, 예 10-15 중 임의의 하나의 방법은 실리콘 층이 제1 깊이까지 에칭되어 실리콘 층 내의 측방 채널들 및 도파관들을 형성하도록 임의적으로 구성될 수 있다.
예 17에서, 예 10-16 중 임의의 하나의 방법은, 산화물 재료를 도포하기 이전에 그리고 III-V 반도체 층을 산화물 재료와 접촉하여 배치하기 이전에, 산화물 재료를 연마하여 실리콘 층 상에 배치되는 평탄화된 산화물 층을 형성하는 것을 임의적으로 더 포함할 수 있고, III-V 반도체 층은 평탄화된 산화물 층과 접촉하여 배치된다.
예 18에서, 예 10-17 중 임의의 하나의 방법은, III-V 반도체 층이 상온에서 산화물 재료 층과 접촉하여 배치되고; 그리고 III-V 반도체 층이 주위 압력에서 그리고 상온보다 더 높은 온도에서 산화물 재료에 대해 가압되도록 임의적으로 구성될 수 있다.
예 19에서, 예 10-18 중 임의의 하나의 방법은, III-V 반도체 층이 상온에서 산화물 재료층과 접촉하여 배치되고; 그리고 III-V 반도체 층이 진공에서 그리고 상온보다 더 높은 온도에서 산화물 재료에 대해 가압되도록 임의적으로 구성될 수 있다. 예 20에서, 집적 회로는: 기판; 기판 상에 배치되는 매립 산화물 층; 매립 산화물 층 상에 배치되는 실리콘 층 ― 실리콘 층은 실리콘 층을 통해 매립 산화물 층까지 연장하는 에칭된 수직 채널들을 포함하고, 실리콘 층은 실리콘 층 내로 부분적으로만 연장하는 에칭된 측방 채널들을 포함함 ― ; 실리콘 층 상에 배치되는 평탄화된 산화물 층 ― 평탄화된 산화물 층은 실리콘 층 내의 수직 채널들 및 측방 채널들 내로 연장하는 산화물 재료로 형성됨 ― ; 및 산화물 재료 상에 배치되는 III-V 반도체 층 ― 측방 채널들은 III-V 반도체 층의 둘레의 내부로부터 III-V 반도체 층의 둘레의 외부까지 측방으로 연장하고, 수직 채널들은 III-V 반도체 층의 영역에 걸쳐 제1 반복 패턴으로 위치되고, 측방 채널들은 III-V 반도체 층의 둘레 주위에 제2 반복 패턴으로 위치됨 ― 을 포함할 수 있고, III-V 반도체 층과 산화물 재료 사이에 존재하는 적어도 일부 물 분자들은 제조 동안 수직 채널들을 통해 매립 산화물 층 내로 가압되어 이에 의해 III-V 반도체 층과 산화물 재료 사이의 결합을 강화시키고, 그리고 III-V 반도체 층과 산화물 재료 사이에 존재하는 적어도 일부 물 분자들은 제조 동안, 측방 채널들 내로, III-V 반도체 층의 둘레를 지나, 그리고 확산을 통해, 산화물 재료 밖으로 III-V 반도체 층의 둘레를 둘러싸는 그리고 산화물 재료에 인접한 대기 내로 가압된다.

Claims (20)

  1. 집적 회로로서,
    기판;
    상기 기판 상에 배치되는 매립 산화물 층;
    상기 매립 산화물 층 상에 배치되는 실리콘 층 ― 상기 실리콘 층은 상기 실리콘 층을 통해 상기 매립 산화물 층까지 연장하는 에칭된 수직 채널들을 포함함 ― ;
    상기 실리콘 층 상에 배치되는 산화물 재료 ― 상기 산화물 재료는 상기 실리콘 층 내의 수직 채널들 내로 연장함 ― ; 및
    상기 산화물 재료 상에 배치되는 III-V 반도체 층
    을 포함하고, 상기 III-V 반도체 층과 상기 산화물 재료 사이에 존재하는 물 분자들은 제조 동안 상기 수직 채널들을 통해 상기 매립 산화물 층 내로 가압되고 이에 의해 상기 III-V 반도체 층과 상기 산화물 재료 사이의 결합을 강화시키는 집적 회로.
  2. 제1항에 있어서,
    상기 실리콘 층은 상기 실리콘 층 내로 부분적으로만 연장하는 에칭된 측방 채널들을 더 포함하고, 상기 산화물 재료는 상기 실리콘 층 내의 측방 채널들 내로 연장하고, 상기 측방 채널들은 상기 III-V 반도체 층의 둘레의 내부로부터 상기 III-V 반도체 층의 둘레의 외부까지 측방으로 연장하는 집적 회로.
  3. 제2항에 있어서,
    상기 수직 채널들은 상기 III-V 반도체 층의 영역에 걸쳐 제1 반복 패턴으로 위치되고;
    상기 측방 채널들은 상기 III-V 반도체 층의 둘레 주위에 제2 반복 패턴으로 위치되는 집적 회로.
  4. 제2항에 있어서,
    상기 수직 채널들의 적어도 일부는 상기 측방 채널들의 적어도 일부를 교차하는 집적 회로.
  5. 제1항에 있어서,
    상기 산화물 재료는 제조 동안 도포되고, 이후 제조 동안 연마되어, 상기 실리콘 층 상에 배치되는 평탄화된 산화물 층을 형성하는 집적 회로.
  6. 제5항에 있어서,
    상기 III-V 반도체 층은 III-V 반도체 칩 상에 포함되고;
    제조 동안, 상기 III-V 반도체 칩은 상기 평탄화된 산화물 층에 대해 가압되어, 상기 물 분자들을 상기 수직 채널들을 통해 상기 매립 산화물 층 내로 가압하는 집적 회로.
  7. 제1항에 있어서,
    제조 동안:
    상기 실리콘 층은 제1 깊이까지 에칭되어 상기 측방 채널들을 형성하고;
    상기 실리콘 층은 상기 제1 깊이와는 상이한 제2 깊이까지 에칭되어 상기 실리콘 층 내에 도파관들을 형성하는 집적 회로.
  8. 제1항에 있어서,
    제조 동안:
    상기 실리콘 층은 제1 깊이까지 에칭되어 상기 측방 채널들을 형성하고 그리고 상기 실리콘 층 내에 도파관들을 형성하는 집적 회로.
  9. 제1항에 있어서,
    상기 기판은 실리콘(Si)으로 형성되고;
    상기 매립 산화물 층은 실리콘 이산화물(SiO2)로 형성되고;
    상기 산화물 재료는 실리콘 이산화물이고;
    상기 III-V 반도체 층은 인듐 인화물(InP)로 형성되는 집적 회로.
  10. 집적 회로를 제조하는 방법으로서,
    기판, 상기 기판 상에 배치되는 매립 산화물 층, 및 상기 매립 산화물 층 상에 배치되는 실리콘 층을 포함하는 실리콘-온-절연체 웨이퍼를 제공하는 단계;
    상기 실리콘 층의 일부분들을 에칭하여 상기 실리콘 층을 통해 상기 매립 산화물 층까지 연장하는 수직 채널들을 생성하는 단계;
    산화물 재료를 상기 실리콘 층 상에 도포하는 단계 ― 상기 도포된 산화물 재료는 상기 실리콘 층 내의 수직 채널들 내로 연장함 ― ;
    상기 산화물 재료와 접촉하여 III-V 반도체 층을 배치하는 단계; 및
    상기 산화물 재료에 대해 상기 III-V 반도체 층을 가압하여 상기 III-V 반도체 층과 상기 산화물 재료 사이의 인터페이스에 존재하는 물 분자들을 상기 수직 채널들을 통해 상기 매립 산화물 층 내로 가압하여 이에 의해 상기 III-V 반도체 층과 상기 산화물 재료 사이의 결합을 강화하는 단계
    를 포함하는 방법.
  11. 제10항에 있어서,
    상기 산화물 재료를 도포하기 이전에:
    상기 실리콘 층의 일부분들을 부분적으로 에칭하여 상기 실리콘 층 내에 측방 채널들을 생성하는 단계 ― 상기 측방 채널들은, 상기 III-V 반도체 층이 상기 산화물 재료와 접촉하여 배치될 때, 상기 측방 채널들이 상기 III-V 반도체 층의 둘레의 내부로부터 상기 III-V 반도체 층의 둘레의 외부까지 측방으로 연장하도록 위치됨 ― 를 더 포함하고,
    상기 III-V 반도체 층이 상기 산화물 재료에 대해 가압될 때, 상기 III-V 반도체 층과 상기 산화물 재료 사이의 인터페이스에 존재하는 물 분자들의 적어도 일부는 상기 측방 채널들 내로, 상기 III-V 반도체 층의 둘레를 지나, 그리고 확산을 통해, 상기 산화물 재료 밖으로 상기 III-V 반도체 층의 둘레를 둘러싸는 그리고 상기 산화물 재료에 인접한 대기 내로 가압되는 방법.
  12. 제11항에 있어서,
    상기 III-V 반도체 층이 상기 산화물 재료와 접촉하여 배치될 때:
    상기 수직 채널들은 상기 III-V 반도체 층의 영역에 걸쳐 제1 반복 패턴으로 위치되고;
    상기 측방 채널들은 상기 III-V 반도체 층의 둘레 주위에 제2 반복 패턴으로 위치되는 방법.
  13. 제11항에 있어서,
    상기 수직 채널들의 적어도 일부는 상기 측방 채널들의 적어도 일부를 교차하는 방법.
  14. 제11항에 있어서,
    상기 산화물 재료를 도포하기 이전에:
    상기 실리콘 층의 일부분들을 부분적으로 에칭하여 상기 실리콘 층 내에 도파관들을 생성하는 단계
    를 더 포함하는 방법.
  15. 제14항에 있어서,
    상기 실리콘 층은 제1 깊이까지 에칭되어 상기 측방 채널들을 형성하고;
    상기 실리콘 층은 상기 제1 깊이와는 상이한 제2 깊이까지 에칭되어 상기 실리콘 층 내에 도파관들을 형성하는 방법.
  16. 제15항에 있어서,
    상기 실리콘 층은 상기 제1 깊이까지 에칭되어 상기 실리콘 층 내의 상기 측방 채널들 및 도파관들을 형성하는 방법.
  17. 제10항에 있어서,
    상기 산화물 재료를 도포한 이후 그리고 상기 산화물 재료와 접촉하여 상기 III-V 반도체 층을 배치하기 이전에:
    상기 산화물 재료를 연마하여 상기 실리콘 층 상에 배치되는 평탄화된 산화물 층을 형성하는 단계
    를 더 포함하고, 상기 III-V 반도체 층은 상기 평탄화된 산화물 층과 접촉하여 배치되는 방법.
  18. 제10항에 있어서,
    상기 III-V 반도체 층은 상온에서 상기 산화물 재료 층과 접촉하여 배치되고;
    상기 III-V 반도체 층은 주위 압력에서 그리고 상온보다 더 높은 온도에서 상기 산화물 재료에 대해 가압되는 방법.
  19. 제10항에 있어서,
    상기 III-V 반도체 층은 상온에서 상기 산화물 재료층과 접촉하여 배치되고;
    상기 III-V 반도체 층은 진공 내에서 그리고 상온보다 더 높은 온도에서 상기 산화물 재료에 대해 가압되는 방법.
  20. 집적 회로로서,
    기판;
    상기 기판 상에 배치되는 매립 산화물 층;
    상기 매립 산화물 층 상에 배치되는 실리콘 층 ― 상기 실리콘 층은 상기 실리콘 층을 통해 상기 매립 산화물 층까지 연장하는 에칭된 수직 채널들을 포함하고, 상기 실리콘 층은 부분적으로만 상기 실리콘 층 내로 연장하는 에칭된 측방 채널들을 포함함 ― ;
    상기 실리콘 층 상에 배치되는 평탄화된 산화물 층 ― 상기 평탄화된 산화물 층은 상기 실리콘 층 내의 상기 수직 채널들 및 측방 채널들 내로 연장하는 산화물 재료로 형성됨 ― ; 및
    상기 산화물 재료 상에 배치되는 III-V 반도체 층 ― 상기 측방 채널들은 상기 III-V 반도체 층의 둘레의 내부로부터 상기 III-V 반도체 층의 둘레의 외부까지 측방으로 연장하고, 상기 수직 채널들은 상기 III-V 반도체 층의 영역에 걸쳐 제1 반복 패턴으로 위치되고, 상기 측방 채널들은 상기 III-V 반도체 층의 둘레 주위에 제2 반복 패턴으로 위치됨 ― 을 포함하고,
    상기 III-V 반도체 층과 상기 산화물 재료 사이에 존재하는 적어도 일부 물 분자들은 제조 동안 상기 수직 채널들을 통해 상기 매립 산화물 층 내에 가압되고 이에 의해 상기 III-V 반도체 층과 상기 산화물 재료 사이의 결합을 강화하고,
    상기 III-V 반도체 층과 상기 산화물 재료 사이에 존재하는 적어도 일부 물 분자들은 제조 동안 상기 측방 채널들 내로, 상기 III-V 반도체 층의 둘레를 지나, 그리고, 확산을 통해, 상기 산화물 재료 밖으로 상기 III-V 반도체 층의 둘레 주위의 그리고 상기 산화물 재료에 인접한 대기 내로 가압되는 집적 회로.
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