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KR20190095639A - 표시 패널 및 이의 제조 방법 - Google Patents

표시 패널 및 이의 제조 방법 Download PDF

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KR20190095639A
KR20190095639A KR1020180014662A KR20180014662A KR20190095639A KR 20190095639 A KR20190095639 A KR 20190095639A KR 1020180014662 A KR1020180014662 A KR 1020180014662A KR 20180014662 A KR20180014662 A KR 20180014662A KR 20190095639 A KR20190095639 A KR 20190095639A
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pad
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송승기
유찬솔
김준형
이윤석
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삼성디스플레이 주식회사
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Abstract

본 발명의 실시예에 따른 표시 패널은, 제1 베이스 기판, 제2 베이스 기판, 상기 제2 베이스 기판의 측면과 정렬된 단부를 갖는 비패드 부분과 평면상에서 상기 제2 베이스 기판의 상기 측면의 내측으로 이격된 단부를 갖는 패드 부분을 포함하고, 상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치되고, 상기 비표시 영역에 중첩하는 절연구조물, 상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치되는 화소, 상기 화소와 연결되는 신호라인 및 일부분이 상기 제2 베이스 기판의 상기 측면으로부터 상기 패드 부분의 상기 단부 사이에 정의된 접속영역에 배치되고, 상기 신호라인과 접촉되는 접속패드를 포함한다.

Description

표시 패널 및 이의 제조 방법{DISPLAY PANEL AND MANUFACTURING METHOD OF THE SAME}
본 발명은 표시 패널 및 이의 제조방법에 관한 것으로, 보다 상세하게는 견고한 구조의 표시 패널 및 공정 신뢰성이 향상된 표시 패널 제조 방법에 관한 것이다.
일반적으로, 표시패널이 제조된 후 표시패널에 회로기판을 연결한다. 예컨대, TAB(Tape Automated Bonding) 실장 방식은 이방성 도전 필름(ACF: AnISotropIS Conductive Film)을 이용하여 회로기판을 표시패널에 본딩한다.
최근 들어 베젤 영역(또는 비표시 영역)을 감소시키기 위한 표시패널의 설계안들이 다양히 연구되고 있다.
본 발명은 회로기판과 신호라인의 전기적 연결 특성이 양호한 표시 패널을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 패널은, 상기 제1 베이스 기판과 마주하고 표시 영역과 평면상에서 상기 표시 영역의 외측에 배치된 비표시 영역을 포함하는 제2 베이스 기판, 상기 제2 베이스 기판의 측면과 정렬된 단부를 갖는 비패드 부분과 평면상에서 상기 제2 베이스 기판의 상기 측면의 내측으로 이격된 단부를 갖는 패드 부분을 포함하고, 상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치되고, 상기 비표시 영역에 중첩하는 절연구조물, 상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치되고, 상기 표시 영역과 중첩하여 배치되는 화소, 상기 제1 베이스 기판 상에 배치되고, 상기 화소와 연결되고, 상기 패드 부분에 중첩하는 신호라인, 일부분이 상기 제2 베이스 기판의 상기 측면으로부터 상기 패드 부분의 상기 단부 사이에 정의된 접속영역에 배치되고, 상기 신호라인과 접촉되는 접속패드를 포함한다.
상기 신호라인은 상기 절연구조물로부터 상기 신호라인의 측면이 노출되며, 상기 노출된 상기 신호라인의 상기 측면은 상기 제1 베이스 기판의 측면과 실질적으로 정렬되고,
상기 접속패드는 상기 신호라인의 상기 노출된 상기 측면과 접촉된 것을 특징으로 할 수 있다.
상기 절연구조물은 복수 개의 유기층들을 포함하는 것을 특징으로 할 수 있다.
상기 화소는, 제1 전극, 상기 제1 전극과 절연된 제2 전극, 상기 제1 전극 및 상기 신호라인에 전기적으로 연결되는 박막 트랜지스터, 및 상기 제1 전극과 상기 제2 전극 사이에 형성되는 전계에 의해 제어되는 액정층을 포함하는 것을 특징으로 할 수 있다.
상기 제1 베이스 기판과 상기 제1 전극 사이에 배치되고, 상기 제1 전극과 중첩하는 컬러필터를 더 포함하는 것을 특징으로 할 수 있다.
상기 유기층들 중 상기 신호라인과 가장 인접하게 배치된 제1 유기층은 상기 컬러필터와 동일한 물질을 포함하는 것을 특징으로 할 수 있다.
상기 절연구조물은 상기 패드 부분과 상기 비패드 부분 각각을 복수 개 포함하고, 평면상에서 상기 복수 개의 패드 부분들과 상기 복수 개의 비패드 부분들은 교번하게 배치된 것을 특징으로 할 수 있다.
상기 박막 트랜지스터와 중첩하며 상기 액정층이 배치되는 갭을 유지하는 스페이서를 더 포함하며, 상기 복수 개의 유기층들 중 상기 제1 유기층 상에 배치된 제2 유기층은 상기 스페이서와 동일한 물질을 포함하는 것을 특징으로 할 수 있다.
상기 표시 영역에 부분적으로 중첩하는 블랙 매트릭스를 더 포함하고, 상기 표시 영역은 상기 제1 전극에 중첩하는 투과영역 및 상기 박막 트랜지스터에 중첩하는 주변영역을 포함하고, 상기 블랙 매트릭스는 상기 주변영역에 중첩하며, 상기 복수개의 유기층들 중 상기 제2 베이스 기판과 가장 인접하게 배치된 유기층은 상기 블랙 매트릭스와 동일한 물질을 포함하는 것을 특징으로 할 수 있다.
상기 절연구조물은 복수 개의 무기층들을 더 포함하고, 상기 박막 트랜지스터는 제어전극, 상기 제어전극 상에 배치된 반도체 패턴, 상기 제어 전극과 중첩하며 서로 이격되어 배치된 입력전극 및 출력전극을 포함하며, 상기 복수 개의 무기층들 중 상기 신호라인과 가장 인접한 제1 무기층은 상기 제어전극과 상기 신호라인을 직접 커버하는 것을 특징으로 할 수 있다.
상기 복수 개의 유기층들은 상기 제1 무기층의 상면의 일부분을 노출하는 것을 특징으로 할 수 있다.
상기 접속패드는 상기 제1 무기층의 상기 상면의 상기 노출된 일부분과 접촉하는 것을 특징으로 할 수 있다.
상기 신호라인의 상면의 일부분은 상기 절연구조물로부터 노출되며, 상기 접속패드는 상기 신호라인의 상기 노출된 상기 상면의 일부분과 접촉되는 것을 특징으로 할 수 있다.
상기 비패드 부분의 상기 단부는 상기 패드 부분의 상기 단부에 비해 상대적으로 평평한 면을 가지며, 상기 패드 부분의 상기 단부는 그루브 형상을 갖는 것을 특징으로 할 수 있다.
상기 신호라인은 복수 개로 제공되고, 상기 복수 개의 신호라인들 중 제1 신호라인과 제2 신호라인은 서로 이격되어 배치되고, 상기 접속패드는 상기 제1 베이스 기판의 상면 중 상기 제1 신호라인과 상기 제2 신호라인에 각각이 중첩하며 이격되어 배치되고, 상기 제1 베이스 기판의 상기 상면 중 상기 접속패드가 상기 이격되어 배치된 이외의 부분을 노출시키는 것을 특징으로 할 수 있다.
본 발명의 일 실시예에 따른 표시 패널은, 제1 베이스 기판, 상기 제1 베이스 기판과 마주하며 이격된 제2 베이스 기판, 상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치된 화소, 상기 제1 베이스 기판 상에 배치되며 상기 화소와 전기적으로 연결된 신호라인, 상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치되며 복수 개의 유기층들 및 복수 개의 무기층들을 포함하는 절연구조물, 및 상기 신호라인과 접촉하고 상기 절연구조물 중 상기 제1 베이스 기판과 상기 제2 베이스 기판 각각에 대하여 단차를 형성하는 상기 절연구조물의 측면과 접촉하는 접속패드를 포함한다.
상기 복수 개의 유기층들 및 상기 복수 개의 무기층들은 상기 신호라인에 인접한 제1 무기층, 상기 제1 무기층 상에 배치되는 제1 유기층, 상기 제1 유기층 상에 배치된 제2 무기층, 상기 제2 무기층 상에 배치된 제2 유기층 및 상기 제2 유기층 상에 배치된 제3 유기층을 포함하며, 상기 복수 개의 유기층들 및 상기 복수 개의 무기층들 각각의 단부들은 적어도 하나의 단차를 포함하는 것을 특징으로 할 수 있다.
상기 제1 무기층의 상기 단부는 상기 제1 유기층의 상기 단부보다 상기 제1 베이스 기판의 측면에 더 인접한 것을 특징으로 할 수 있다.
상기 제2 무기층의 적어도 일부는 상기 제2 유기층 및 상기 제3 유기층들에 의해 노출되며, 상기 제2 유기층 및 상기 제3 유기층들에 의해 노출된 제2 무기층의 일부는 상기 제2 유기층의 상기 단부를 커버하는 것을 특징으로 할 수 있다.
상기 제1 유기층은 레드, 그린, 블루 컬러 중 어느 하나의 컬러를 포함하는 것을 특징으로 할 수 있다.
상기 제3 유기층은 블랙 컬러를 포함하는 것을 특징으로 할 수 있다.
평면상에서 상기 신호라인의 단부는 상기 제1 베이스 기판의 측면과 비정렬되고, 상기 제1 베이스 기판의 내측에 배치되는 것을 특징으로 할 수 있다.
상기 제1 베이스 기판의 상기 측면으로부터 상기 신호라인의 상기 단부 사이에 정의되는 상기 제1 베이스 기판의 상면의 이격 공간에 유기물이 배치된 것을 특징으로 할 수 있다.
상기 절연구조물에 의해 상기 신호라인의 상면의 일부분이 노출되며, 상기 접속패드는 상기 신호라인의 상기 상면의 상기 노출된 일부분에 접촉되는 것을 특징으로 할 수 있다.
상기 절연구조물에 의해 상기 신호라인의 상면의 일부분이 노출되며, 상기 신호라인의 배면의 일부분은 상기 제1 베이스 기판 상면으로부터 이격되며, 상기 접속패드는 상기 신호라인의 상기 노출된 상기 상면의 일부분 및 상기 신호라인의 상기 이격된 상기 배면의 일부분에 접촉하는 것을 특징으로 할 수 있다.
본 발명의 일 실시예에 따른 표시 패널 제조 방법은, 복수 개의 셀 영역들과 상기 셀 영역들을 구획하는 경계영역을 포함하는 작업기판을 제공하는 단계, 상기 경계영역을 따라 상기 작업기판을 절단하여 작업기판으로부터 예비 표시패널을 분리하는 단계, 상기 예비 표시패널의 측면을 연마하는 단계, 상기 예비 표시패널의 상기 측면을 부분적으로 에싱하는 단계, 및 상기 예비 표시패널의 상기 측면의 상기 에싱된 부분에 접속패드를 형성하는 단계를 포함하고, 상기 작업기판으로부터 분리된 상기 예비 표시패널은 제1 베이스 기판, 상기 제1 베이스 기판과 마주하고 표시 영역 및 비표시 영역을 포함하는 제2 베이스 기판, 상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치되고 상기 비표시 영역에 중첩하며 복수개의 유기층들 및 복수개의 무기층들을 포함하며 상기 예비 표시패널의 상기 측면으로 노출된 절연구조물, 상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치되고 상기 표시 영역에 중첩하는 화소, 및 상기 제1 베이스 기판 상에 배치되고 상기 화소와 연결된 신호라인을 포함하고, 상기 에싱하는 단계에서 부분적으로 에싱된 상기 절연구조물은 상기 제2 베이스 기판의 측면과 정렬된 단부를 갖는 비패드 부분과 평면상에서 상기 제2 베이스 기판의 상기 측면으로부터 내측으로 이격된 단부를 갖고 상기 신호라인에 중첩하는 패드부분을 포함한다.
상기 에싱하는 단계에서 이용되는 플라즈마 가스는 상기 유기층들을 제거하는 아르곤(Ar) 산소(O2), 질소산화물(NXOY) 중 어느 하나를 포함하는 것을 특징으로 할 수 있다.
상기 에싱하는 단계에서 이용되는 플라즈마 가스는 상기 무기층들을 제거하는 염소계 가스 (BCl3), 불화 탄소계 가스(CF4, C3F8, C4F8, 및 CHF3) 중 어느 하나를 포함하는 것을 특징으로 할 수 있다.
상술한 바에 따르면, 접속패드가 표시패널의 측면에 배치됨으로써 회로기판이 표시패널의 측면에서 접속될 수 있다. 회로기판과 표시패널의 접속영역이 측면 상에 정의됨으로써 비표시 영역의 면적이 감소될 수 있다. 절연구조물이 신호라인이 배치된 패드 부분의 내부로 개구부를 형성하며 절연구조물에 의해 노출된 신호라인과 접속패드가 결합되어 접촉 면적을 넓힐 수 있다.
따라서, 접속패드와 결합되는 신호라인 접촉 면적이 확보됨으로써 회로기판과 표시패널의 접촉 저항이 감소될 수 있다.
도 1은 본 발명의 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 실시예에 따른 표시 장치의 평면도이다.
도 3은 본 발명의 실시예에 따른 화소의 등가회로도이다.
도 4는 본 발명의 실시예에 따른 표시 패널의 표시 영역의 사시도이다.
도 5는 본 발명의 실시예에 따른 표시 패널의 표시 영역의 단면도이다.
도 6a는 본 발명의 실시예에 따른 표시 패널의 측면의 사시도이다.
도 6b는 본 발명의 실시예에 따른 표시 패널의 일부 구성을 생략한 평면도이다.
도 7a 내지 도 7c들은 본 발명의 실시예에 따른 비표시 영역의 단면도들이다.
도 8a 및 도 8b들은 본 발명의 실시예에 따른 표시 패널의 비표시 영역의 단면도들이다.
도 9a 내지 도 9d들은 본 발명의 실시예에 따른 표시 패널의 비표시 영역에서의 절연구조물의 변형 실시예들에 대한 단면도들이다.
도 10a 내지 도 10d들은 본 발명의 실시예에 따른 표시 패널의 비표시 영역에서의 신호라인의 변형 실시예들에 대한 단면도들이다.
도 11a 및 도 11c들은 본 발명의 실시예에 따른 표시 패널의 비표시 영역의 단면도들이다.
도 12a 내지 도 12g들은 본 발명의 실시예에 따른 표시 패널 제조 방법을 도시한 단면도 들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대 또는 축소하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들 의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 표시 장치의 사시도이다. 도 2는 본 발명의 실시예에 따른 표시 장치의 평면도이다. 도 3은 본 발명의 실시예에 따른 화소의 등가회로도이다. 도 4는 본 발명의 실시예에 따른 표시 패널의 표시 영역의 사시도이다. 도 5는 본 발명의 실시예에 따른 표시 패널의 표시 영역의 단면도이다. 도 6a는 본 발명의 실시예에 따른 표시 패널의 측면의 사시도이다. 도 6b는 본 발명의 실시예에 따른 표시 패널의 일부 구성을 생략한 평면도이다.
도 1 및 도 2를 참조하면, 표시 장치(DD)는 표시 패널(DP), 게이트 구동유닛(GDC), 데이터 구동유닛(DDC), 메인회로기판(PB) 및 신호제어부(SC)를 포함한다. 별도로 도시하지 않았으나, 표시 장치(DD)는 샤시부재 또는 몰딩부재를 더 포함할 수 있고, 표시패널(DP)의 종류에 따라 백라이트 유닛을 더 포함할 수 있다.
표시 패널(DP)은 액정 표시 패널(liqid crystal display panel), 플라즈마 표시 패널(plasma display panel), 전기영동 표시 패널(electrophoretIS display panel), MEMS 표시 패널(mISroelectromechanISal system display panel) 및 일렉트로웨팅 표시 패널(electrowetting display panel) 중 어느 하나 일 수 있고, 특별히 제한되지 않는다.
표시 패널(DP)은 제1 표시기판(100) 및 제1 표시기판(100) 상에 배치된 제2 표시기판(200)을 포함할 수 있다. 도 1에 도시되지 않았으나, 제1 표시기판(100)과 제2 표시기판(200) 사이에는 소정의 갭이 형성될 수 있다.
도 1에 도시된 것과 같이, 표시 패널(DP)은 표시면(DP- IS)을 통해 이미지를 표시할 수 있다. 표시면(DP-IS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(DP-IS)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시면(DP-IS)의 테두리를 따라 정의되고, 표시 영역(DA)을 에워싸을 수 있다.
표시면(DP-IS)의 법선 방향, 즉 표시패널(DP)의 두께 방향은 제3 방향축(DR3)이 지시한다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 본 실시예에서 도시된 제1 내지 제3 방향축들(DR1, DR2, DR3)은 예시에 불과하고 제1 내지 제3 방향축들(DR1, DR2, DR3)이 지시하는 방향들은 상대적인 개념으로서 다른 방향들로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3) 각각 이 지시하는 방향으로써 동일한 도면 부호를 참조한다.
본 발명의 일 실시예에서 평면형 표시면을 구비한 표시패널(DP)을 도시하였으나, 이에 제한되지 않는다. 표시 장치(DD)는 곡면형 표시면 또는 입체형 표시면을 포함할 수도 있다. 입체형 표시면은 서로 다른 방향을 지시하는 복수 개의 표시영역들을 포함할 수도 있다.
게이트 구동유닛(GDC)과 데이터 구동유닛(DDC) 각각은 회로기판(GCB, DCB)과 구동칩(GC, DC)을 포함할 수 있다. 회로기판(GCB, DCB)은 절연층과 도전층이 적층된 구조를 갖는다. 도전층은 복수 개의 신호라인들을 포함할 수 있다. 게이트 구동유닛(GDC)과 데이터 구동유닛(DDC)은 표시 패널(DP)의 신호라인과 전기적으로 접속되기 위해 표시 패널(DP)의 측면에 결합될 수 있다. 게이트 구동유닛(GDC)과 데이터 구동유닛(DDC)이 표시 패널(DP)의 측면에 결합됨으로써 비표시 영역(NDA)이 축소될 수 있다.
게이트 구동유닛(GDC)과 데이터 구동유닛(DDC)이 표시 패널(DP)의 서로 다른 측면에 결합된 것으로 도시하였으나, 본 발명의 일 실시예에서 어느 하나는 생략될 수 있다. 게이트 구동유닛(GDC)과 데이터 구동유닛(DDC)은 서로 동일한 측면에 배치되거나, 게이트 구동유닛(GDC)은 OSG(oxide silISon gate driver circuit) 또는 ASG(amorphose silISon gate driver circuit) 공정을 통해 표시패널(DP)에 집적화될 수 있다.
메인회로기판(PB)은 데이터 구동유닛(DDC)의 회로기판(DCB)과 연결될 수 있다. 이방성 도전 필름(ACF) 또는 솔더볼 등을 통해서 전기적으로 접속될 수 있다. 신호 제어부(SC)는 메인 회로기판(PB)에 실장될 수 있다. 신호 제어부(SC)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터 및 제어신호를 수신한다. 신호 제어부(SC)는 게이트 구동유닛(GDC) 및 데이터 구동유닛(DDC)에 제어신호를 제공할 수 있다.
본 발명의 일 실시예에서 게이트 구동유닛(GDC)의 회로기판(GCB)과 연결되는 메인회로기판을 더 포함할 수도 있다. 본 발명의 일 실시예에서 데이터 구동유닛(DDC)의 구동칩(DC)은 메인회로기판(PB)에 실장될 수도 있다.
복수 개로 제공된 데이터 구동유닛들 중 일 데이터 구동유닛(DDC)이 표시 패널(DP)의 일 측면으로부터 분리된 형상을 도시하였다. 데이터 구동유닛(DDC)과 접속하는 표시 패널(DP)의 측면에는 접속패드(CP)가 배치된다.
접속패드(CP)는 복수 개로 제공되어, 제1 방향축(DR1)을 따라 서로 이격되어 배치될 수 있다. 접속패드(CP)는 데이터 구동유닛(DDC)의 배면에 배치된 패드(DCB-P: 도 8b 참조)와 접속되어 표시 패널(DP)와 데이터 구동유닛(DDC)을 전기적으로 연결 시킨다. 복수 개의 접속패드들은 대응되는 신호라인들(PL-G, PL-D) 각각에 연결된다. 접속패드(CP)의 위치 및 형상은 데이터 구동유닛(DDC) 뿐만 아니라 게이트 구동유닛(GDC)과 표시 패널(PD)이 접속되는 부분이면 동일하게 적용될 수 있다. 접속패드(CP)는 금속 페이스트일 수 있다. 금속 페이스트는 금속과 절연물질의 혼합물을 포함한다. 접속패드(CP)는 실버 페이스트일 수 있다.
신호라인들(PL-G, PL-D)이 배치된 영역은 패드 부분(PDA)으로 정의되며, 패드 부분(PDA)와 이격되며, 신호라인들(PL-G, PL-D)이 배치되지 않은 영역은 비패드 부분(PDN)으로 정의될 수 있다. 접속패드(CP) 및 접속패드(CP)와 연결된 표시 패널(DP)의 상세한 설명은 후술하도록 한다.
도 2는 표시패널(DP)에 포함된 신호라인들(GL1~GLn, DL1~DLm, PL-G, PL-D) 및 화소들(PX11~PXnm)의 평면상 배치관계를 도시하였다. 신호라인들(GL1~GLn, DL1~DLm, PL-G, PL-D)은 복수 개의 게이트 라인들(GL1~GLn), 복수 개의 데이터 라인들(DL1~DLm) 및 보조 신호라인들(PL-G, PL-D)을 포함할 수 있다.
복수 개의 게이트 라인들(GL1~GLn) 은 제1 방향(DR1)으로 연장되고 제2 방향(DR2)으로 나열되고, 복수 개의 데이터 라인들(DL1~DLm)은 복수 개의 게이트 라인들(GL1~GLn)과 절연 교차한다.
복수 개의 게이트 라인들(GL1~GLn)과 복수 개의 데이터 라인들(DL1~DLm)은 표시영역(DA)에 중첩하게 배치된다. 보조 신호라인들(PL-G, PL-D)은 비표시영역(NDA)에 중첩하게 배치되고, 복수 개의 게이트 라인들(GL1~GLn)과 복수 개의 데이터 라인들(DL1~DLm)에 연결된다.
복수 개의 게이트 라인들(GL1~GLn)에 연결되는 제1 보조 신호라인들(PL-G)은 복수 개의 게이트 라인들(GL1~GLn)과 동일한 층 상에 배치되고 일체의 형상을 이룰 수 있다. 데이터 라인들(DL1~DLm)에 연결되는 제2 보조 신호라인들(PL-D)은 복수 개의 데이터 라인들(DL1~DLm)과 다른 층 상에 배치될 수 있다. 데이터 라인들(DL1~DLm)과 제2 보조 신호라인들(PL-D) 사이에 배치된 적어도 하나의 절연층을 관통하는 컨택홀(CH)을 통해 데이터 라인들(DL1~DLm)과 제2 보조 신호라인들(PL-D) 중 대응하는 신호라인들이 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서 컨택홀(CH)은 생략되고 데이터 라인들(DL1~DLm)과 제2 보조 신호라인들(PL-D)은 동일한 층 상에 배치될 수도 있다. 본 실시예에서 복수 개의 게이트 라인들(GL1~GLn)과 제1 보조 신호라인들(PL-G)이 구분되는 것으로 설명하였으나, 서로 연결된 게이트 라인과 제1 보조 신호라인은 하나의 신호라인으로 정의될 수도 있다. 이때 서로 연결된 게이트 라인과 제1 보조 신호라인은 하나의 신호라인의 서로 다른 부분으로 정의될 수 있다.
신호라인들(GL1~GLn, DL1~DLm, PL-G, PL-D)은 미 도시된 또 다른 신호라인들을 더 포함할 수도 있다. 예컨대, 복수 개의 게이트 구동유닛들(GDC)을 전기적으로 연결하기 위한 신호라인 및 복수 개의 게이트 구동유닛들(GDC)과 메인회로기판(PB)를 연결하기 위한 신호라인을 더 포함할 수 있다.
화소들(PX11~PXnm) 각각은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인과 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 연결된다. 화소들(PX11~PXnm) 각각은 화소 구동회로 및 표시소자를 포함할 수 있다.
매트릭스 형태의 화소들(PX11~PXnm)을 예시적으로 도시하였으나, 이에 제한되지 않는다. 화소들(PX11~PXnm)은 펜타일 형태로 배치될 수 있다.
도 3은 본 발명의 실시예에 따른 일 화소(PXij)의 등가회로도를 도시한 것이다. 화소(PXij)는 박막 트랜지스터(TR, 이하 트랜지스터), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 액정 커패시터(Clc)는 표시소자에 대응하고, 트랜지스터(TR) 및 스토리지 커패시터(Cst)는 화소 구동회로일 수 있다. 액정표시패널의 동작 모드에 따라 트랜지스터(TR)와 스토리지 커패시터(Cst)의 개수는 변경될 수 있다.
액정 커패시터(Clc)는 트랜지스터(TR)로부터 출력된 화소 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(LCL)에 포함된 액정 방향자의 배열이 변화된다. 다시 말해 액정 방향자는 액정 커패시터의 2개의 전극 사이에 형성되는 전계에 의해 제어된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.
스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
트랜지스터(TR)는 i번째 게이트 라인(GLi)에 연결된 제어전극(GE), 제어전극(GE)에 중첩하는 활성화부(AL), j번째 데이터 라인(DLj)에 연결된 입력전극(SE), 및 입력전극(SE)와 이격되어 배치된 출력전극(DE)을 포함한다.
액정 커패시터(Clc)는 화소전극(PE)과 공통전극(CE)을 포함한다. 스토리지 커패시터(Cst)는 화소전극(PE)과 화소전극(PE)에 중첩하는 스토리지 라인(STL)의 일부분을 포함한다.
도 4는 표시 영역(DA)의 중심부분을 부분적으로 도시하였다. 표시 영역(DA)은 투과영역들(PXA)과 주변영역(NPXA)을 포함할 수 있다. 주변영역(NPXA)은 투과영역들(PXA)을 에워싸고, 투과영역들(PXA)의 경계영역에 해당할 수 있다. 투과영역들(PXA)은 화소들(PX11~PXnm)과 동일한 형태로 배열될 수 있다.
투과영역들(PXA)은 실질적으로 컬러를 표시하는 영역으로, 투과형 표시패널에서는 투과영역에 대응하고, 발광형 표시패널에서는 발광영역에 대응할 수 있다. 투과영역들(PXA)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 즉, 투과영역들(PXA)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루, 및 화이트를 포함할 수 있다.
제1 표시기판(100)과 제2 표시기판(200) 사이에 소정의 갭(GP)이 정의된다. 도 2를 참조하여 설명한 신호라인들(GL1~GLn, DL1~DLm, PL-G, PL-D)은 제1 표시기판(100)과 제2 표시기판(200) 중 어느 하나에 포함될 수 있다. 화소들(PX11~PXnm)은 제1 표시기판(100)과 제2 표시기판(200) 중 어느 하나에 포함되거나, 화소들(PX11~PXnm)의 일부 구성은 제1 표시기판(100)에 포함되고, 화소들(PX11~PXnm)의 다른 일부 구성은 제2 표시기판(200)에 포함될 수 있다. 화소들(PX11~PXnm)은 제1 표시기판(100)의 베이스 기판과 제2 표시기판(200)의 베이스 기판 사이에 배치된다.
도 5에 도시된 것과 같이, 제1 베이스 기판(BS1)의 일면 상에 i번째 게이트 라인(GLi) 및 스토리지 라인(STL)이 배치된다. 제어전극(GE)은 i번째 게이트 라인(GLi)으로부터 분기된다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 다층 구조, 예컨대 티타늄층과 구리층을 포함할 수 있다.
제1 베이스 기판(BS1)은 유리기판 또는 플라스틱기판일 수 있다. 제1 베이스 기판(BS1)의 일면 상에 상기 제어전극(GE) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 제1 절연층(10)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(10) 상에 제어전극(GE)과 중첩하는 활성화부(AL)가 배치된다. 활성화부(AL)는 반도체층(SCL)과 오믹 컨택층(OCL)을 포함할 수 있다. 제1 절연층(10) 상에 상기 반도체층(SCL)이 배치되고, 반도체층(SCL) 상에 상기 오믹 컨택층(OCL)이 배치된다.
반도체층(SCL)은 아몰포스 실리콘 또는 폴리 실리콘을 포함할 수 있다. 또한, 반도체층(SCL)은 금속 산화물 반도체를 포함할 수 있다. 오믹 컨택층(OCL)은 반도체층보다 고밀도로 도핑된 도펀트를 포함할 수 있다. 오믹 컨택층(OCL)은 이격된 2개의 부분을 포함할 수 있다. 본 발명의 일 실시예에서 오믹 컨택층(OCL)은 일체의 형상을 가질 수 있다.
활성화부(AL) 상에 출력전극(DE)과 입력전극(SE)이 배치된다. 출력전극(DE)과 입력전극(SE)은 서로 이격되어 배치된다. 출력전극(DE)과 입력전극(SE) 각각은 제어전극(GE)에 부분적으로 중첩한다.
제1 절연층(10) 상에 활성화부(AL), 출력전극(DE), 및 입력전극(SE)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 제2 절연층(20)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
도 5에는 스태거 구조를 갖는 트랜지스터(TR)를 예시적으로 도시하였으나, 트랜지스터(TR)의 구조는 이에 제한되지 않는다. 트랜지스터(TR)는 플래너 구조를 가질 수도 있다.
제2 절연층(20) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 평탄면을 제공하는 단층의 유기층일 수 있다. 본 실시예에서, 제3 절연층(30)은 복수 개의 컬러필터들을 포함할 수 있다. 컬러필터는 적어도 투과영역(PXA, 도 3 참조)을 완전히 커버한다. 주변영역(NPXA)에서 이웃한 화소들의 컬러필터들이 부분적으로 중첩할 수도 있다.
제3 절연층(30)에 포함된 복수 개의 컬러필터들은 투과영역들(PXA)과 중첩하여 배치될 수 있다. 컬러필터들은 적어도 두 개의 서로 다른 컬러를 가진 컬러필터들을 포함할 수 있다. 컬러필터들은 레드, 그린, 블루 컬러를 포함하는 유기층일 수 있다. 또한, 컬러필터들은 네 개 이상의 컬러를 가질 수 도 있으며, 인접하는 컬러필터들 중 일부는 서로 동일한 컬러를 가질 수도 있다. 본 발명에 따른 컬러필터들은 다양한 실시예를 포함할 수 있으며, 어느 하나의 실시예에 한정되지 않는다.
제3 절연층(30) 상에 제4 절연층(40)이 배치된다. 제4 절연층(40)은 컬러필터들을 커버하는 무기층일 수 있다. 제4 절연층(40)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 제4 절연층(40)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
제4 절연층(40) 상에 화소전극(PE)이 배치된다. 화소전극(PE)은 제2 절연층(20), 제3 절연층(30), 및 제4 절연층(40)을 관통하는 컨택홀(CH10)을 통해 출력전극(DE)에 연결된다. 제4 절연층(40) 상에 상기 화소전극(PE)을 커버하는 배향막(미 도시)이 배치될 수 있다.
제2 베이스 기판(BS2)은 유리기판 또는 플라스틱기판일 수 있다. 제2 베이스 기판(BS2)의 하면 상에 블랙 매트릭스(BM)가 배치된다. 블랙 매트릭스(BM)는 주변영역(NPXA, 도 3 참조)에 대응하는 형상을 가질 수 있다. 블랙 매트릭스(BM)는 표시 영역(DA)에 부분적으로 중첩하여 배치될 수 있다. 블랙 매트릭스(BM)는 블랙 매트릭스(BM)에 입사되는 광을 흡수한다. 이에 따라, 블랙 매트릭스(BM)는 블랙 컬러를 포함하는 유기층일 수 있다.
제2 베이스 기판(BS2)의 하면 상에 블랙 매트릭스(BM)를 커버하는 절연층들이 배치된다. 도 5에는 평탄면을 제공하는 제5 절연층(50)이 예시적으로 도시되었다. 제5 절연층(50)은 유기물질을 포함할 수 있다.
제2 베이스 기판(BS2)의 하면 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압과 화소 전압과 다른 값을 갖는다. 한편, 도 5에 도시된 화소(PXij)의 단면은 하나의 예시에 불과하다. 제1 표시기판(100)과 제2 표시기판(200)은 상/하부가 변경될 수 있다.
본 실시예에서 VA(VertISal Alignment)모드의 액정 표시패널을 예시적으로 설명하였으나, 본 발명의 일 실시예에서 IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드, SVA(Super VertISal Alignment) 모드, SS-VA(Surface-Stabilized VertISal Alignment) 모드의 액정 표시패널이 적용될 수 있다.
제1 표시기판(100)과 제2 표시기판(200) 사이에는 스페이서(CS)가 배치될 수 있다. 스페이서(CS)는 제1 표시기판(100)과 제2 표시기판(200) 사이의 갭(GP, 도 3 참조)을 유지시킨다. 스페이서(CS)는 감광성 유기물질을 포함할 수 있다. 스페이서(CS)는 주변영역(NPXA)에 중첩한다. 스페이서(CS)는 트랜지스터(TR)에 중첩할 수 있다.
도 6a에는 표시 패널(DP)의 일 측을 따라 정의된 패드 부분(PDA) 및 비패드 부분(PDN)의 일부를 도시하였다. 도 6b는 설명의 편의를 위하여 도 6a의 구성 중 제2 표시기판(BS2)를 생략한 평면도를 도시하였다.
표시 패널(DP)은 절연구조물(IS) 포함한다. 절연구조물(IS)은 도 5에서 설명한 화소(PXij)의 구성인 복수의 절연층들(10 내지 50), 스페이서(CS), 및 블랙 매트릭스(BM) 중 비표시 영역(NDA)에 중첩된 복수의 절연층들(10 내지 50), 스페이서(CS), 및 블랙 매트릭스(BM) 만을 포함하는 것으로 설명될 수 있다. 따라서, 절연구조물(IS)의 각 층은 대응되는 화소(PXij)의 구성인 복수의 절연층들(10 내지 50), 스페이서(CS), 및 블랙 매트릭스(BM)와 동일한 물질을 포함할 수 있다.
도 6a에는 절연구조물(IS)이 갖는 구성 중 일부인 유기층들만을 도시하였다. 절연구조물(IS) 중 유기층들은 댐부재(BL), 스페이서(CS), 제5 절연층(50), 및 블랙 매트릭스(BM) 포함한다.
댐부재(BL)는 제3 절연층(30)이 포함하는 복수 개의 컬러필터 중 일부와 동일한 물질을 포함할 수 있다. 예를 들어, 블루 컬러를 포함하는 컬러필터와 동일한 물질을 포함할 수 있다.
절연구조물(IS)은 제1 베이스 기판(BS1) 및 제2 베이스 기판(BS2) 사이에 배치된다.
절연구조물(IS)은 비표시 영역(NDA)에 중첩하여 배치됨으로 표시 패널(DP)의 외각을 에워싸며 제1 베이스 기판(BS1) 및 제2 베이스 기판(BS2)의 사이에 형성된 공간을 지지한다.
제1 베이스 기판(BS1) 및 제2 베이스 기판(BS2) 각각은 표시 패널(DP)의 외각을 따라 정의된 측면들(B1, B2)을 포함한다.
절연구조물(IS)은 제2 베이스 기판(BS2)의 제2 측면(B2)과 정렬된 비패드 단부(NS)를 갖는 비패드 부분(PDN)을 포함한다. 또한, 제2 베이스 기판(BS2)의 측면(B2)의 내측으로 소정의 거리만큼 이격된 패드 단부(PS)를 갖는 패드 부분(PDA)을 포함한다.
본 발명의 일 실시예에 따르면, 절연구조물(IS)은 복수 개의 패드 부분들(PDA) 및 복수 개의 비패드 부분들(PDN)을 포함할 수 있다. 따라서, 도 6b에 도시된 것과 같이 절연구조물(IS)은 평면상에서 복수 개의 패드 부분들과(PDA) 복수 개의 비패드 부분들(PDN)은 교번하여 배열될 수 있다.
패드 부분(PDN)은 신호라인들(PL-G, PL-D)이 배치되는 영역과 중첩한다. 이하, 설명의 편의를 위하여 신호라인들(PL-G, PL-D)들 중 일 신호라인(PL)만을 도시하며 신호라인(PL)에 관한 본 발명의 설명은 신호라인들(PL-G, PL-D)과 동일하게 대응될 수 있다.
접속패드(CP)는 일부분이 베이스 기판들(BS1, BS2) 각각의 측면들(B1, B2)로부터 패드 단부(PS) 사이에 정의된 접속영역(AS)에 배치된다. 도 6b에 도시된 것과 같이 접속패드(CP)는 신호라인(PL)과 중첩하여 접촉된다.
접속패드(CP)의 일부분은 제1 베이스 기판(BS1)의 측면(B1) 및 제2 베이스 기판(BS2)의 측면(B2) 각각이 일부와 중첩할 수 있다. 본 발명의 실시예에 따라, 패드 부분(PDN)에는 복수 개의 신호라인들(PL)이 서로 이격되어 배치될 수 있다. 복수 개의 신호라인들(PL)이 배치되는 경우 각각의 신호라인(PL)과 중첩하는 복수 개의 접속패드들(CP)이 평면상에서 볼 때 소정의 거리를 기지며 이격되어 배치될 수 있다. 따라서, 제1 베이스 기판(BS1)의 상면 중 접속패드들(CP)이 이격되어 배치된 이외의 부분은 외부로 노출될 수 있다. 본 발명에 일실예에 따르면, 신호라인들(PL) 각각에 대응되는 접속패드들(CP)이 서로 이격되어 배치됨으로써, 접속패드들(CP) 상호간은 전기적으로 절연될 수 있다.
도 7a 내지 도 7c들은 본 발명의 실시예에 따른 비표시 영역의 단면도들이다. 도 7a 내지 도 7c들은 도 6a의 비패드 부분(PDN), 패드 부분(PDA)의 신호라인(PL)이 배치되지 않은 영역 및 신호라인(PL)이 배치된 영역을 각각이 I-I', II-II', III-III'의 선들을 제2 방향축(DR2)을 따라 절단한 단면도들을 도시하였다.
절연구조물(IS)는 제1 절연층(10), 제2 절연층(20), 댐부재(BL), 제4 절연층(40), 스페이서(CS), 제5 절연층(50), 및 블랙 매트릭스(BM)을 포함한다. 제2 절연층(20)은 제1 절연층(10)상에 배치되며, 댐부재(BL)는 제2 절연층(20) 상에 배치된다. 댐부재(BL)는 제4 절연층(40) 상에 배치되며, 제5 절연층(50)은 제4 절연층(40) 상에 배치된다. 스페이서(CS)는 제4 절연층 및 제5 절연층(50) 사이에 배치되며, 블랙 매트릭스(BM)는 제5 절연층(50)과 제2 베이스 기판(BS2)의 배면 사이에 배치될 수 있다. 본 실시예에서, 제1 절연층(10), 제2 절연층(20), 제4 절연층(40)은 무기물질을 포함한 무기층들일 수 있으며, 댐부재(BL), 스페이서(CS), 제5 절연층(50), 및 블랙 매트릭스(BM)층들은 유기물질을 포함한 유기층들일 수 있다.
도 7a에 도시된 것과 같이 비패드 부분(PDN)의 단면은, 베이스 기판들(BS1, BS2) 각각의 측면들(B1, B2)과 절연구조물(IS)의 비패드 부분(PDN)의 비패드 단부(NS)는 실질적으로 정렬되어 배치된다. 이는 후술할 표시 패널 제조 방법 중 절단된 표시 패널(DP)의 측면을 연마하는 단계에서 형성되는 것일 수 있다. 비패드 부분(PDN)은 신호라인(PL) 배치되지 않는 영역으로써, 비패드 부분(PDN)의 단면은 제1 베이스 기판(BS1) 상에는 신호라인(PL)이 배치되지 않는다.
도 7b에 도시된 것과 같이 패드 부분(PDA) 중 서로 이격되어 배치된 신호라인들(PL) 사이의 단면은, 절연구조물(IS)의 패드 단부(PS)는 베이스 기판들(BS1, BS2) 각각의 측면들(B1, B2)로부터 표시 영역(DA)과 인접한 내측 방향으로 이격된 단차를 가질 수 있다.
도 7c에 도시된 것과 같이 패드 부분(PDA) 중 신호라인(PL)의 단면은, 절연구조물(IS)의 패드 단부(PS)는 베이스 기판들(BS1, BS2) 각각의 측면들(B1, B2)로부터 표시 패널(DP)의 표시 영역(DA)에 인접한 내측으로 이격된 단차를 가질 수 있다. 도 7c는 신호라인(PL)을 포함한 접속영역(AS)의 단면으로써 제1 베이스 기판(BS1) 상에 신호라인(PL)이 배치된다. 신호라인(PL) 상에는 신호라인(PL) 일부를 노출시키며 배치된 절연구조물(IS)이 배치된다.
표시 패널(DP)의 일 측면은 상기 서술한 (도 7a 및 도 7c들) 패드 부분(PDA) 및 비패드 부분(PDN) 각각을 복수개 포함하고, 평면상에서 패드 부분(PDA)들과 상기 복수 개의 비패드 부분(PDN)은 교번하게 배치된다.
본 실시예는 설명의 편의를 위하여 베이스 기판들(BS1, BS2) 각각의 측면들(B1, B2), 비패드 단부(NS), 및 패드 단부(PS)의 형상을 균일한 평면 형상으로 도시하였으나, 실질적으로 공정 상 발생할 수 있는 오차 및 공정에 다른 변형을 포함한다. 즉, 평면 형상이 아닌 불균일한 형상을 가질 수 있다.
도 8a 및 도 8b들은 본 발명의 실시예에 따른 표시 패널의 비표시 영역의 단면도들이다. 도 6a 및 도 7c과 유사한 참조 부호를 사용하며, 중복된 설명은 생략한다.
도 8a에 도시된 것과 같이, 접속패드(CP)의 일부분은 도 7b에 도시된 접속영역(AS)에 배치된다. 접속패드(CP)의 일부분은 베이스 기판들(BS1, BS2) 각각의 측면들(B1, B2)의 적어도 일부와 중첩할 수 있다.
신호라인(PL)의 상면의 일부분(PLU) 및 단부(PLS)은 절연구조물(IS)에 의해 노출된다. 절연구조물(IS)에 의해 노출된 신호라인(PL)의 상면의 일부분(PLU) 및 신호라인(PL)의 단부(PLS)은 접속패드(CP)와 접촉한다. 본 실시예에서, 신호라인(PL)의 단부(PLS)은 제1 베이스 기판(BS1)의 측면(B1)과 실질적으로 정렬될 수 있다.
도 8b에 도시된 것과 같이, 접속패드(CP)는 이방성 도전 필름(ACF: Anisotropic Conductive Film)을 통해서 회로기판(DCB)의 패드(DCB-P)와 전기적으로 접속될 수 있다. 이방성 도전 필름(ACF: Anisotropic Conductive Film)은 솔더 페이스트로 대체될 수 있고, 접속패드(CP)는 회로기판(DCB)의 패드(DCB-P)와 직접 접속될 수 도 있다.
본 발명의 일 실시예에 따르면, 접속패드(CP)는 표시 패널(DP)의 측면에 배치됨으로써 회로기판(GCB, DCB: 도 1 참조)이 표시 패널(DP)의 측면에 접속될 수 있다. 회로기판(GCB, DCB)과 표시 패널(DP)의 접촉되는 부위가 표시 패널(DP)의 측면 상에 정의됨으로써 비표시 영역(NDA)의 면적이 감소될 수 있다. 또한 접속패드(CP)가 신호라인(PL) 상면의 일부분(PLU)과 접속됨으로 신호라인(PL)과 접속패드(CP) 간 접촉면적이 확보됨으로써 회로기판(GCB, DCB)과 표시 패널(DP)의 접촉 저항이 감소될 수 있다.
도 9a 내지 도 9d들은 본 발명의 실시예에 따른 표시 패널의 비표시 영역에서의 절연구조물의 변형 실시예들에 대한 단면도들이다. 도 9a 및 도 9d들은 절연구조물의 다양한 형상 및 이와 결합된 접속패드를 도시한 단면도들이다. 도 6a 및 도 7c과 유사한 참조 부호를 사용하며, 중복된 설명은 생략한다.
도 9a에 도시된 것과 같이, 절연구조물(IS-1)의 패드 단부(PS)는 적어도 하나의 단차를 갖는다. 보다 상세하게는, 복수 개의 무기층들(10-1, 20-1, 40-1) 및 복수 개의 유기층들(BL-1, CS-1, 50-1, BM-1) 각각의 단부들은 베이스 기판들(BS1-1, BS2-1) 각각의 측면들(B1-1, B2-1)과 인접하게 배치되거나, 표시 영역(DA)을 향하는 "?袖막? 인접하도록 내부와 인접하게 배치될 수 있다. 따라서, 서로 절연구조물(IS-1)을 구성하는 복 복수 개의 무기층들(10-1, 20-1, 40-1) 및 복수 개의 유기층들(BL-1, CS-1, 50-1, BM-1)은 단면상에서 적어도 하나 이상의 단차를 포함할 수 있다. 이에 따라, 패드 단부(PS-1)와 직접적으로 접촉하는 접속패드(CP-1)의 면의 형상은 패드 단부(PS)가 가지는 단차 형상과 대응될 수 있다.
도 9a에는 제1 절연층(10-1), 제2 절연층(20-1) 및 댐부재(BL-1) 각각의 측면들이 정렬되어 베이스 기판들(BS1, BS2) 각각의 측면들(B1, B2)과 인접하게 배치되며 스페이서(CS), 블랙 매트릭스(BM) 및 제5 절연층(50)은 표시 영역(DA)을 향하는 방향으로 내측에 인접한 실시예를 도시하였다. 다만 복수 개의 무기층들(10-1, 20-1, 40-1) 및 복수 개의 유기층들(BL-1, CS-1, 50-1, BM-1)로 인해 형성할 수 있는 단차의 형상은 본 실시예로 한정되지 않는다.
도 9b에 도시된 것과 같이, 패드 단부(PS)는 그루부 형상을 가질 수 있다. 그루브 형상은 패드 단부(PS)에서 불균일한 형상을 가질 수 있다. 따라서, 절연구조물(IS-2)의 패드 단부(PS-2)는 비패드 단부(NS: 도 7a 참조)에 비해 상대적으로 불균일한 면을 갖는다. 비패드 단부(NS)는 패드 단부(PS-2)에 비해 상대적으로 평평한 면을 가질 수 있다.
이에 따라, 패드 단부(PS)와 직접적으로 접촉하는 접속패드(CP-2)면의 형상은 패드 단부(PS)가 가지는 그루브 형상과 대응되도록 배치될 수 있다.
도 11b를 참조하면, 실제 공정과정에서 절연구조물(IS-2)의 패드 단부(PS)를 에싱 처리한 이후 패드 단부(PS)가 갖는 그루브 형상의 일 예시를 도시하였다. 다만, 이는 일 예시이며 본 발명에 따르면, 에싱 처리 시 발행 할 수 있는 패드 단부(PS)의 일반적인 불균일한 형상을 포함할 수 있다.
도 9c에 도시된 것과 같이, 제1 절연층(10-3) 및 제2 절연층(20-3)들의 단부(ZS-3)는 제1 베이스 기판(BS1-3)의 측면(B1) 및 신호라인(PL-3)의 단부(PLS-3)와 실질적으로 정렬된다. 복수 개의 유기층들(BL-3, CS-3, 50-3, BM-3)은 제2 절연층(20-3)의 상면의 일부분(ZU-3)을 노출시킨다.
제4 절연층(40-3)의 적어도 일부분(40-C)은 댐부재(BL-3) 및 스페이서(CS-3)에 의해 노출된다. 제4 절연층(40-3)의 적어도 일부분(40-C)은 댐부재(BL-3)의 단부를 적어도 일부 커버할 수 있다.
본 실시예에서, 신호라인(PL-3)은 제1 절연층(10-3) 및 제1 절연층(10-3) 상에 배치된 제2 절연층(20-3)에 의해 커버된다. 따라서, 접속패드(CP-3)의 일부분은 제2 절연층(20-3)의 노출된 상면의 일부분(ZU-3) 및 신호라인(PL-3)의 단부(PLS-3)에 접촉된다.
도 9d에 도시된 것과 같이, 제1 절연층(10-4) 및 제2 절연층(20-4)의 단부(ZS-4)는 댐부재(BL-4)의 단부보다 제1 베이스 기판(BS1-4)의 측면(B1)에 보다 인접하여 배치된다. 제1 절연층(10-4) 및 제2 절연층(20-4)의 단부(ZS-4)는 신호라인(PL-4)의 상면의 일부분(PLU-4)을 노출시킨다.
제4 절연층(40-4)의 적어도 일부분(40-D)은 댐부재(BL-4) 및 스페이서(CS-4)에 의해 노출된다. 제4 절연층(40-4)의 적어도 일부분(40-D)은 댐부재(BL-4)의 단부를 적어도 일부 커버할 수 있다.
본 실시예에서, 접속패드(CP-4)의 일부분은 신호라인(PL-4)의 노출된 상면의 일부분(PLU-4), 신호라인(PL-4)의 단부(PLS-4), 및 제2 절연층(20-4)들의 노출된 상면의 일부분(ZU-4)에 접촉된다.
도 9a 내지 도 9d들에 도시된 복수 개의 무기층들 및 복수 개의 유기층들이 갖는 단차들, 그루브 형상, 및 유기층의 적어도 일부를 커버하는 무기층의 형상은 후술할 표시 패널 제조 방법 중 플라즈마 가스를 이용해 절연구조물의 구성들을 에싱 하는 단계에서 유기층 또는 무기층을 에싱할 수 있는 플라즈마 가스의 주입량 또는 각각의 유기층들 및 무기층들이 포함하는 재료 및 두께 등의 차이로 인해 형성될 수 있다.
본 명세서에서 "실질적으로 정렬되었다"는 것은 절연구조물(IS), 신호라인(PL), 베이스 기판들(BS1, BS2) 각각의 측면들 등이 하나의 면을 이루는 것으로 제한되지 않고, 공정 오차, 공정에 따른 변형을 포함한다. 예컨대, 신호라인(PL)의 측면은 연마기(YM)에 의해 미세한 곡면을 가질 수 있다. 신호라인(PL)의 곡면형 측면을 정의하는 모서리는 절연구조물(IS)의 측면을 정의하는 모서리와 정렬될 수 있다.
도 10a 내지 도 10d들은 본 발명의 실시예에 따른 표시 패널의 비표시 영역에서의 신호라인의 변형 실시예들을 도시한 단면도들이다. 도 11a 및 도 11c들은 신호라인의 연마과정 시 발생할 수 있는 변형 실시예들을 도시한 것이다. 도 8a와 유사한 참조부호를 사용하며 중복된 설명은 생략한다.
도 10a에 도시된 것과 같이, 절연구조물(IS)은 제1 베이스 기판(BS1) 상에서 신호라인(PL-A)의 상면의 일부분(PLU-A)을 노출시킨다. 신호라인(PL-1)의 단부(PLS-A)는 제1 베이스 기판(BS1)의 측면(B1)보다 표시 영역(DA)과 인접한 내측 방향으로 배치된다. 따라서 신호라인(PL-1)의 단부(PLS-A)는 제1 베이스 기판(BS1)의 측면(B1)과 비 정렬될 수 있다.
본 실시예에서, 접속패드(CP)의 일부분은 신호라인(PL-A)의 상면의 일부분(PLU-A) 및 신호라인(PL-A)의 단부(PLS-A)와 접촉될 수 있다.
도 10b에 도시된 것과 같이, 절연구조물(IS)은 제1 베이스 기판(BS1) 상에서 신호라인(PL-B)의 상면의 일부분(PLU-B)을 노출시킨다. 제1 베이스 기판(BS1)의 측면(B1)으로부터 신호라인(PL-B)의 단부(PLS-B) 사이에 정의되는 이격 공간(OP)에는 유기물(MU)가 배치될 수 있다.
본 실시예에서, 접속패드(CP)의 일부분은 신호라인(PL-B)의 상면의 일부분(PLU-B), 신호라인(PL-B)의 단부(PLS-B), 및 유기물(MU)과 접촉될 수 있다.
이격 공간(OP)에 배치된 유기물(MU)는 후술할 표시 패널 제조 공정 표시 패널의 측면을 절단한 후, 불균일한 측면을 다듬기 위해 연마기(YM: 도 12c 참조)를 통해 베이스 기판들(BS1, BS2), 신호라인(PL-B) 및 절연구조물(IS-B) 각각의 측면을 다듬는다. 이 과정에서 신호라인(PL-B)의 단부(PLS-B)가 연마기(YM)의 회전력에 의해 일부가 떨어져 나가갈 수 있으며, 절연구조물(IS-B)에 포함된 복수 개의 무기층들(10-1, 20-1, 40-1) 및 복수 개의 유기층들(BL-1, CS-1, 50-1, BM-1)의 이물질들이 이격공간(OP)에 배치된 형태로 접속패드(CP)가 결합되어 형성될 수 있다. 도 11c를 참조하면, 실제 연마 공정과정 시 발생하는 유기물(MU)이 제1 베이스 기판(BS1)의 측면(B1)으로부터 신호라인(PL-B)의 단부(PLS-B) 사이에 배치된 모습을 도시하였다.
도 10c에 도시된 것과 같이, 신호라인(PL-C)의 단부(PLS-C)는 제1 베이스 기판(BS1)의 측면(B1)과 실질적으로 정렬된다. 제1 베이스 기판(BS1)의 측면(B1)과 정렬된 단부(PLS-C)의 끝부분의 형상은 돌출부(PLP)를 포함한다. 돌출부(PLP)는 신호라인(PL-C)이 연마 공정 시 연마기(YM)와 직접적으로 접촉하여 형성될 수 있다. 연마 공정 시 연마기(YM)의 회전력에 의해 신호라인(PL-C)의 단부(PLS-C)와 연마기(YM)사이에 마찰력이 발생하며, 이때 신호라인(PL-C)의 단부(PLS-C)의 일부분은 소성 변형이 일어나 돌출부(PLP)가 형성될 수 있다.
도 10d에 도시된 것과 같이, 절연구조물(IS)은 제1 베이스 기판(BS1) 상에서 신호라인(PL-D)의 상면의 일부분(PLU-D)을 노출시킨다. 신호라인(PL-D)의 배면(PLB-U)의 일부분은 제1 베이스 기판(BS1)의 상면으로부터 이격될 수 있다.
접속패드(CP)의 일부분은 신호라인(PL-D)의 노출된 상면의 일부분(PLU-D) 및 신호라인(PL-D)의 노출된 배면(PLB-U)의 일부분과 접촉된다.
도 11a를 참조하면, 실제 연마 공정과정 시 연마기(YM)의 회전력에 의해 신호라인(PL-D)의 배면(PLB-U)의 일부분은 제1 베이스 기판(BS1)의 상면으로부터 이격된 단면을 도시하였다.
도 12a 내지 도 12g들은 본 발명의 실시예에 따른 표시 패널 제조 방법을 도시한 단면도 들이다. 도 1 내지 도 8b와 동일한 참조부호를 사용하며, 중복된 설명은 생략한다.
도 12a는 본 발명의 실시예에 따른 표시 패널(DP)의 제조 방법에 이용되는 작업패널(WP)의 평면도이다. 도 12b는 본 발명의 실시예에 따른 표시 패널(DP)의 제조 방법에 이용되는 작업패널(WP)의 단면도이다. 도 12c 내지 도 12d는 12b에 도시된 작업패널(WP)으로부터 절단된 예비 표시패널(DPA)의 단면도이다. 도 12e 및 도 12g 접속패드(CP)을 표시 패널(DP)에 접속 시키는 단계를 도시한 단면도들이다.
도 12a에 도시된 것과 같이, 작업패널(WP)에 설정된 복수 개의 셀영역들(DP-C, 이하 셀영역들)에 동일한 공정을 진행하여, 셀영역들(DP-C)마다 표시 패널(DP: 도 1 내지 도6 참조)을 형성한다. 좀더 구체적으로, 제1 작업기판(100-W)과 제2 작업기판(200-W)을 결합시켜 작업패널(WP)을 형성한다. 제1 작업기판(100-W)은 셀영역들(DP-C)마다 도 3 내지 도 6a을 참조한 제1 표시기판(100)의 구조와 동일한 구조를 갖고, 제2 작업기판(200-W)은 셀영역들(DP-C)마다 도 3 내지 도 6a을 참조한 제2 표시기판(200)의 구조와 동일한 구조를 갖는다.
도 12b에 도시된 것과 같이, 작업패널(WP)의 경계영역(BA)에는 셀영역들(DP-C)의 구조물로부터 연장되어 비표시 영역(NDA)에 중첩하는 일부 구조물이 배치된다. 도 12b에 도시된 절단라인(CL)을 따라 작업패널(WP)을 절단(스크라이빙 공정)하여 셀영역들(DP-C) 마다 도 12c에 도시된 예비 표시패널(DP-P)을 분리시킨다.
도 12c에 도시된 예비 표시패널(DP-P)은 도 6a에 도시된 표시 패널(DP) 비패 부분(PDN)의 비패드 단부(NS) 대비 측면이 불균일한 상태이다. 연마기(YM)을 이용하여 예비 표시패널(DPA)의 측면을 연마한다(글라인딩 공정). 글라인딩 공정에 의해 절연구조물(IS)의 단부, 신호라인(PL)의 단부, 제1 베이스 기판(BS1)의 측면, 제2 베이스 기판(BS2)의 측면 등이 실질적으로 정렬될 수 있다. 신호라인(PL-D)의 단부 형상은 연마 방식(연마기(YM)의 회전방향)에 따라 달라질 수 있으나, 연마 방식과 무관하게 신호라인(PL)의 측면과 제1 베이스 기판(BS1)의 측면은 실질적으로 정렬될 수 있다. 도 10C 내지 11ADP 도시된 신호라인(PL)의 측면은 도 12C 도시된 연마기(YM)의 회전방향에 의해 형성된 신호라인(PL)의 예시를 도시한 것이다.
본 명세서에서 "실질적으로 정렬되었다"는 것은 절연구조물(IS)의 단부, 신호라인(PL)의 단부, 제1 베이스 기판(BS1)의 측면, 제2 베이스 기판(BS2)의 측면 등이 하나의 면을 이루는 것으로 제한되지 않고, 공정 오차, 공정에 따른 변형을 포함한다. 예컨대, 신호라인(PL)의 측면은 연마기(YM)에 의해 미세한 곡면을 가질 수 있다. 신호라인(PL)의 곡면형 측면을 정의하는 모서리는 절연구조물(IS)의 측면을 정의하는 모서리와 정렬될 수 있다.
글라인딩 공정에 있어서, 절연구조물(IS)은 신호라인(PL)의 말단이 손상/변형되는 것을 방지할 수 있다. 연마기(YM)의 마찰에 의해 표시 패널(DP)의 측면이 변형되지 않도록 절연구조물(IS)이 제1 표시기판(100)과 제2 표시기판(200)을 지지하기 때문이다.
도 10a 내지 10d들은 글라인딩 공정을 통해 형성될 수 있는 신호라인(PL)의 단부(PLS)의 형상들을 도시한 것이다. 도 10a를 참조하면 글라인딩 공정 시 신호라인(PL)의 일부가 제거된 형상을 도시한 것이다. 도 10b를 참조 하면, 신호라인(PL)의 일부가 제거된 이격 공간(OP)에 유기물(MU)의 잔해가 배치된 후 접속패드(CP)가 결합된 형상을 도시한 것이다. 도 10c를 참조하면, 연마기(YM)와 직접적으로 접촉되어 마찰력으로 인해 신호라인(PL)의 돌출부(PLP)가 형성된 형상을 도시한 것이며, 도 10d를 참조하면, 연마기(YM)와 신호라인(PL)의 직접적인 접촉으로 인해 신호라인(PL)의 배면(PLB-U)가 제1 베이스 기판(BS1)의 상면으로부터 이격되어 접속패드(CP)가 이격된 공간에 배치된 형상을 도시한 것이다.
도 12d에 도시된 것과 같이, 예비 표시패널(DPA)의 패드 부분(PDA: 도 1 참조)에 대응되는 절연구조물(IS)을 에싱 공정을 통해 제거한다. 에싱 공정은 플라스마 가스(PG)를 이용한다. 플라즈마 가스(PG)는 이온, 전자, 라디칼 등으로 이루어진 이온화된 가스 상태를 의미하며, 고온이나 강한 전계 또는 고주파 전자계(RF electromagnetIS fields)에 의해 생성된다. 플라즈마 가스(PG)의 종류에 따라 선택적으로 유기층 및/또는 무기층의 에싱이 가능하다.
절연구조물(IS)에 포함된 유기층들(BL, CS, 50, BM)을 제거하는 플라즈마 가스(PG)는 아르곤(Ar) 산소(O2), 질소산화물(NXOY) 중 어느 하나를 포함한다. 또한, 절연구조물(IS)에 포함된 무기층들(10, 20, 40) 제거하는 플라즈마 가스(PG)는 염소계 가스 (BCl3), 불화 탄소계 가스(CF4, C3F8, C4F8 및 CHF3) 중 어느 하나를 포함한다. 따라서, 선택적으로 플라즈마 가스(PG)를 주입하여 유기층들(BL, CS, 50, BM) 및/또는 무기층들(10, 20, 40) 제거가 가능하다.
도 9a 및 도 9b를 참조하면, 유기층들(BL, CS, 50, BM) 및 무기층들(10, 20, 40)을 제거하는 플라즈마 가스(PG)를 혼합하여 주입한 후 에싱된 절연구조물(IS)의 패드 단부(PS)를 도시한 것이다.
도 9c 및 도 9d를 참조하면, 유기층들(BL, CS, 50, BM)을 제거하는 플라즈마 가스(PG) 만을 주입하거나, 무기층들(10, 20, 40)을 제거하는 플라즈마 가스(PG)의 비율일 상대적으로 낮춘 낮춘 경우 무기층들(10, 20, 40)의 적어도 일부가 유기층들(BL, CS, 50, BM)로부터 노출되어 절연구조물(IS)의 패드 단부(PS)에 남아 있는 것을 도시한 것이다.
도 12e 및 도 12f에 도시된 것과 같이, 에싱 공정 이후 형성된 베이스 기판들(BS1, BS2)의 측면들(B1, B2)로부터 절연구조물(IS)의 패드 단부(PS)에 형성된 공간에 접속패드(CP)를 배치시킨다. 이후, 접속패드(CP)에 외압(TL)을 가하여(포토 공정 등을 이용) 접속패드(CP)를 절연구조물(IS)과 접촉시킨다. 이때, 접속패드(CP)는 금속 페이스트로 이루어질 수 있는바, 접속패드(CP)에 포함된 금속이 모세관 현상에 의해 신호라인(PL)과 전기적으로 접합될 있다.
도 12g에 도시된 것과 같이, 접속패드(CP)의 일부를 레이저(LS)를 통해 소결하여 도 1 및 도 6a에 도시된 것과 같이 복수로 제공된 신호라인들(PL)과 접합된 접속패드(CP)를 도 6a에 도시된 접속패드(CP)와 같이 개별적으로 분리 시킬 수 있다. 이는, 이격 되어 배치된 신호라인들(PL)간의 전기적 연결을 방지하기 위한 것으로, 접속패드(CP)를 복수 개로 제공된 신호라인들(PL) 각각에 대응되도록 개별적으로 접속시키기 위함이다. 따라서, 도 6a에 도시된 것과 같이, 각각의 신호라인들(PL)과 중첩하여 개별적으로 배치된 접속패드들(CP)은 제1 베이스 기판(BS1)의 상면의 일부면 및 이와 중첩하는 제2 베이스 기판(BS2)의 배면의 일부 면을 노출시킬 수 있다.
본 발명의 일 실시예에 따르면, 접속패드(CP)가 표시 패널(DP)의 측면에 배치됨으로써 회로기판(GCB, DCB: 도1 참조)이 표시 패널(DP)의 측면에서 접속될 수 있다. 회로기판(GCB, DCB)과 표시 패널(DP)의 접속영역이 측면 상에 정의됨으로써 비표시 영역(NDA)의 면적이 감소될 수 있다. 또한, 접속패드(CP)와 결합되는 신호라인(PL) 접촉 면적이 확보됨으로써 회로기판(GCB, DCB)과 표시 패널(DP)의 접촉 저항이 감소될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
100: 제1 표시기판 200: 제2 표시기판
DA: 표시 영역 NDA: 비표시 영역
IS: 절연구조물 BL: 댐구조
CS: 스페이서 BM: 블랙 매트릭스
PL: 신호라인 CP: 접속패드

Claims (28)

  1. 제1 베이스 기판;
    상기 제1 베이스 기판과 마주하고 표시 영역과 평면상에서 상기 표시 영역의 외측에 배치된 비표시 영역을 포함하는 제2 베이스 기판;
    상기 제2 베이스 기판의 측면과 정렬된 단부를 갖는 비패드 부분과 평면상에서 상기 제2 베이스 기판의 상기 측면의 내측으로 이격된 단부를 갖는 패드 부분을 포함하고, 상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치되고, 상기 비표시 영역에 중첩하는 절연구조물;
    상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치되고, 상기 표시 영역과 중첩하여 배치되는 화소;
    상기 제1 베이스 기판 상에 배치되고, 상기 화소와 연결되고, 상기 패드 부분에 중첩하는 신호라인;
    일부분이 상기 제2 베이스 기판의 상기 측면으로부터 상기 패드 부분의 상기 단부 사이에 정의된 접속영역에 배치되고, 상기 신호라인과 접촉되는 접속패드를 포함하는 표시 패널.
  2. 제1 항에 있어서,
    상기 신호라인은 상기 절연구조물로부터 상기 신호라인의 측면이 노출되며, 상기 노출된 상기 신호라인의 상기 측면은 상기 제1 베이스 기판의 측면과 실질적으로 정렬되고,
    상기 접속패드는 상기 신호라인의 상기 노출된 상기 측면과 접촉된 것을 특징으로 하는 표시 패널.
  3. 제1 항에 있어서,
    상기 절연구조물은 복수 개의 유기층들을 포함하는 것을 특징으로 하는 표시 패널.
  4. 제3 항에 있어서,
    상기 화소는,
    제1 전극;
    상기 제1 전극과 절연된 제2 전극;
    상기 제1 전극 및 상기 신호라인에 전기적으로 연결되는 박막 트랜지스터; 및
    상기 제1 전극과 상기 제2 전극 사이에 형성되는 전계에 의해 제어되는 액정층을 포함하는 표시 패널.
  5. 제4 항에 있어서,
    상기 제1 베이스 기판과 상기 제1 전극 사이에 배치되고, 상기 제1 전극과 중첩하는 컬러필터를 더 포함하는 표시 패널.
  6. 제5 항에 있어서,
    상기 유기층들 중 상기 신호라인과 가장 인접하게 배치된 제1 유기층은 상기 컬러필터와 동일한 물질을 포함하는 것을 특징으로 하는 표시 패널.
  7. 제6 항에 있어서,
    상기 절연구조물은 상기 패드 부분과 상기 비패드 부분 각각을 복수 개 포함하고,
    평면상에서 상기 복수 개의 패드 부분들과 상기 복수 개의 비패드 부분들은 교번하게 배치된 것을 특징으로 하는 표시 패널.
  8. 제6 항에 있어서,
    상기 박막 트랜지스터와 중첩하며 상기 액정층이 배치되는 갭을 유지하는 스페이서를 더 포함하며,
    상기 복수 개의 유기층들 중 상기 제1 유기층 상에 배치된 제2 유기층은 상기 스페이서와 동일한 물질을 포함하는 것을 특징으로 하는 표시 패널.
  9. 제4 항에 있어서,
    상기 표시 영역에 부분적으로 중첩하는 블랙 매트릭스를 더 포함하고,
    상기 표시 영역은 상기 제1 전극에 중첩하는 투과영역 및 상기 박막 트랜지스터에 중첩하는 주변영역을 포함하고,
    상기 블랙 매트릭스는 상기 주변영역에 중첩하며,
    상기 복수 개의 유기층들 중 상기 제2 베이스 기판과 가장 인접하게 배치된 유기층은 상기 블랙 매트릭스와 동일한 물질을 포함하는 것을 특징으로 하는 표시 패널.
  10. 제 4 항에 있어서,
    상기 절연구조물은 복수 개의 무기층들을 더 포함하고,
    상기 박막 트랜지스터는 제어전극, 상기 제어전극 상에 배치된 반도체 패턴, 상기 제어 전극과 중첩하며 서로 이격되어 배치된 입력전극 및 출력전극을 포함하며,
    상기 복수 개의 무기층들 중 상기 신호라인과 가장 인접한 제1 무기층은 상기 제어전극과 상기 신호라인을 직접 커버하는 것을 특징으로 하는 표시 패널.
  11. 제10 항에 있어서,
    상기 복수 개의 유기층들은 상기 제1 무기층의 상면의 일부분을 노출하는 것을 특징으로 하는 표시 패널.
  12. 제11 항에 있어서,
    상기 접속패드는 상기 제1 무기층의 상기 상면의 상기 노출된 일부분과 접촉하는 것을 특징으로 하는 표시 패널.
  13. 제1 항에 있어서,
    상기 신호라인의 상면의 일부분은 상기 절연구조물로부터 노출되며,
    상기 접속패드는 상기 신호라인의 상기 노출된 상기 상면의 일부분과 접촉되는 것을 특징으로 하는 표시 패널.
  14. 제1 항에 있어서,
    상기 비패드 부분의 상기 단부는 상기 패드 부분의 상기 단부에 비해 상대적으로 평평한 면을 가지며,
    상기 패드 부분의 상기 단부는 그루브 형상을 갖는 것을 특징으로 하는 표시 패널.
  15. 제1 항에 있어서,
    상기 신호라인은 복수 개로 제공되고,
    상기 복수 개의 신호라인들 중 제1 신호라인과 제2 신호라인은 서로 이격되어 배치되고,
    상기 접속패드는 상기 제1 베이스 기판의 상면 중 상기 제1 신호라인과 상기 제2 신호라인에 각각이 중첩하며 이격되어 배치되고, 상기 제1 베이스 기판의 상기 상면 중 상기 접속패드가 상기 이격되어 배치된 이외의 부분을 노출시키는 것을 특징으로 하는 표시 패널.
  16. 제1 베이스 기판;
    상기 제1 베이스 기판과 마주하며 이격된 제2 베이스 기판;
    상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치된 화소;
    상기 제1 베이스 기판 상에 배치되며 상기 화소와 전기적으로 연결된 신호라인;
    상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치되며 복수 개의 유기층들 및 복수 개의 무기층들을 포함하는 절연구조물; 및
    상기 신호라인과 접촉하고 상기 절연구조물 중 상기 제1 베이스 기판과 상기 제2 베이스 기판 각각에 대하여 단차를 형성하는 상기 절연구조물의 측면과 접촉하는 접속패드를 포함하는 표시 패널.
  17. 제16 항에 있어서,
    상기 복수 개의 유기층들 및 상기 복수 개의 무기층들은 상기 신호라인에 인접한 제1 무기층, 상기 제1 무기층 상에 배치되는 제1 유기층, 상기 제1 유기층 상에 배치된 제2 무기층, 상기 제2 무기층 상에 배치된 제2 유기층 및 상기 제2 유기층 상에 배치된 제3 유기층을 포함하며,
    상기 복수 개의 유기층들 및 상기 복수 개의 무기층들 각각의 단부들은 적어도 하나의 단차를 포함하는 것을 특징으로 하는 표시 패널.
  18. 제17 항에 있어서,
    상기 제1 무기층의 단부는 상기 제1 유기층의 단부보다 상기 제1 베이스 기판의 측면에 더 인접한 것을 특징으로 하는 표시 패널.
  19. 제17 항에 있어서,
    상기 제2 무기층의 적어도 일부는 상기 제2 유기층 및 상기 제3 유기층들에 의해 노출되며, 상기 제2 유기층 및 상기 제3 유기층들에 의해 노출된 제2 무기층의 일부는 상기 제2 유기층의 상기 단부를 커버하는 것을 특징으로 하는 표시 패널.
  20. 제17 항에 있어서,
    상기 제1 유기층은 레드, 그린, 블루 컬러 중 어느 하나의 컬러를 포함하는 것을 특징으로 하는 표시 패널.
  21. 제17 항에 있어서,
    상기 제3 유기층은 블랙 컬러를 포함하는 것을 특징으로 하는 표시 패널.
  22. 제16 항에 있어서,
    평면상에서 상기 신호라인의 단부는 상기 제1 베이스 기판의 측면과 비정렬되고, 상기 제1 베이스 기판의 내측에 배치되는 것을 특징으로 하는 표시 패널.
  23. 제22 항에 있어서,
    상기 제1 베이스 기판의 상기 측면으로부터 상기 신호라인의 상기 단부 사이에 정의되는 상기 제1 베이스 기판의 상면의 이격 공간에 유기물이 배치된 것을 특징으로 하는 표시 패널.
  24. 제16 항에 있어서,
    상기 절연구조물에 의해 상기 신호라인의 상면의 일부분이 노출되며,
    상기 접속패드는 상기 신호라인의 상기 상면의 상기 노출된 일부분에 접촉되는 것을 특징으로 하는 표시 패널.
  25. 제16 항에 있어서,
    상기 절연구조물에 의해 상기 신호라인의 상면의 일부분이 노출되며,
    상기 신호라인의 배면의 일부분은 상기 제1 베이스 기판 상면으로부터 이격되며,
    상기 접속패드는 상기 신호라인의 상기 노출된 상기 상면의 일부분 및 상기 신호라인의 상기 이격된 상기 배면의 일부분에 접촉하는 것을 특징으로 하는 표시 패널.
  26. 복수 개의 셀 영역들과 상기 셀 영역들을 구획하는 경계영역을 포함하는 작업기판을 제공하는 단계;
    상기 경계영역을 따라 상기 작업기판을 절단하여 작업기판으로부터 예비 표시패널을 분리하는 단계;
    상기 예비 표시패널의 측면을 연마하는 단계;
    상기 예비 표시패널의 상기 측면을 부분적으로 에싱하는 단계; 및
    상기 예비 표시패널의 상기 측면의 상기 에싱된 부분에 접속패드를 형성하는 단계를 포함하고,
    상기 작업기판으로부터 분리된 상기 예비 표시패널은 제1 베이스 기판, 상기 제1 베이스 기판과 마주하고 표시 영역 및 비표시 영역을 포함하는 제2 베이스 기판, 상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치되고 상기 비표시 영역에 중첩하며 복수개의 유기층들 및 복수개의 무기층들을 포함하며 상기 예비 표시패널의 상기 측면으로 노출된 절연구조물, 상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치되고 상기 표시 영역에 중첩하는 화소, 및 상기 제1 베이스 기판 상에 배치되고 상기 화소와 연결된 신호라인을 포함하고,
    상기 에싱하는 단계에서 부분적으로 에싱된 상기 절연구조물은 상기 제2 베이스 기판의 측면과 정렬된 단부를 갖는 비패드 부분과 평면상에서 상기 제2 베이스 기판의 상기 측면으로부터 내측으로 이격된 단부를 갖고 상기 신호라인에 중첩하는 패드부분을 포함하는 표시 패널의 제조 방법.
  27. 제26 항에 있어서,
    상기 에싱하는 단계에서 이용되는 플라즈마 가스는 상기 유기층들을 제거하는 아르곤(Ar) 산소(O2), 질소산화물(NXOY) 중 어느 하나를 포함하는 것을 특징으로 파는 표시 패널 제조 방법.
  28. 제26 항에 있어서,
    상기 에싱하는 단계에서 이용되는 플라즈마 가스는 상기 무기층들을 제거하는 염소계 가스 (BCl3), 불화 탄소계 가스(CF4, C3F8, C4F8, 및 CHF3) 중 어느 하나를 포함하는 것을 특징으로 파는 표시 패널 제조 방법.



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