KR20180138101A

KR20180138101A - 통신 및 방송 시스템을 위한 부호율-조정 방법 및 장치

Info

Publication number: KR20180138101A
Application number: KR1020170107573A
Authority: KR
Inventors: 장민; 안석기; 명세호; 정홍실; 김경중; 김재열
Original assignee: 삼성전자주식회사
Priority date: 2017-06-19
Filing date: 2017-08-24
Publication date: 2018-12-28
Also published as: AU2018288906A2; PL3625887T3; US20200322083A1; CA3067966A1; US11637653B2; JP7189161B2; AU2018288906A1; EP4037193B1; CN116684040A; ES2901249T3; US11223443B2; EP3625887A4; JP2020524464A; EP3625887A1; EP3625887B1; AU2018288906B2; CN110800216B; US20220116135A1; EP4037193A1; HUE056494T2

Abstract

본 개시는 LTE와 같은 4G 통신 시스템 이후 보다 높은 데이터 전송률을 지원하기 위한 5G 또는 pre-5G 통신 시스템에 관한 것이다. 본 발명은 Polar code 부호화 및 부호율-조정 방법 및 장치를 개시한다.

Description

통신 및 방송 시스템을 위한 부호율-조정 방법 및 장치 {METHOD AND APPARATUS OF RATE-MATCHING FOR COMMUNICATION AND BROADCASTING SYSTEMS}

본 발명은 데이터를 전송하고나, 저장하는 과정에서 잡음, 간섭 등의 다양한 원인으로 인해 오류 및 소실이 발생하거나 발생할 여지가 있을 때, 이를 정정, 복원하는 오류-정정 부호 (error-correcting codes) 에 관한 것이다. 구체적으로 본 발명은 극부호 (polar code) 의 부호율-조정 (rate-matching) 에 관련된 방법 및 구현, 장치에 관한 것이다. 본 발명은 다양한 분야에서 사용될 수 있으며, 특히 GSM, WCDMA, LTE, 5G-NR 과 같은 이동통신 시스템을 위해 polar code를 사용할 때 rate-matching 시 효율적으로 활용될 수 있다.

4G 통신 시스템 상용화 이후 증가 추세에 있는 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 이러한 이유로, 5G 통신 시스템 또는 pre-5G 통신 시스템은 4G 네트워크 이후 (beyond 4G network) 통신 시스템 또는 LTE 시스템 이후 (post LTE) 시스템이라 불리어지고 있다.

높은 데이터 전송률을 달성하기 위해, 5G 통신 시스템은 초고주파 (mmWave) 대역 (예를 들어, 60기가(60GHz) 대역과 같은)에서의 구현이 고려되고 있다. 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가시키기 위해, 5G 통신 시스템에서는 빔포밍 (beamforming), 거대 배열 다중 입출력 (massive MIMO), 전차원 다중입출력 (full dimensional MIMO: FD-MIMO), 어레이 안테나 (array antenna), 아날로그 빔포밍 (analog beam-forming), 및 대규모 안테나 (large scale antenna) 기술들이 논의되고 있다.

또한 시스템의 네트워크 개선을 위해, 5G 통신 시스템에서는 진화된 소형 셀, 개설된 소형 셀 (advanced small cell), 클라우드 무선 액세스 네트워크 (cloud radio access network: cloud RAN), 초고밀도 네트워크 (ultra-dense network), 기기 간 통신 (device-to-device communication: D2D), 무선 백홀 (wireless backhaul), 이동 네트워크 (moving network), 협력 통신 (cooperative communication), CoMP (coordinated multi-points), 및 수신 간섭제거 (interference cancellation) 등의 기술 개발이 이루어지고 있다

이 밖에도, 5G 시스템에서는 진보된 코딩 변조 (advanced coding and modulation, ACM) 방식인 FQAM (hybrid FSK and QAM modulation) 및 SWSC (sliding window superposition coding) 과, 진보된 접속 기술인 FBMC (filter bank multi carrier), NOMA (non-orthogonal multiple access), 및 SCMA (sparse code multiple access) 등이 개발되고 있다.

한편, 인터넷은 인간이 정보를 생성하고 소비하는 인간 중심의 연결 망에서, 사물 등 분산된 구성 요소들 간에 정보를 주고 받아 처리하는 IoT (internet of things, 사물인터넷) 망으로 진화하고 있다. 클라우드 서버 등과의 연결을 통한 빅데이터 (big data) 처리 기술 등이 IoT 기술에 결합된 IoE (internet of everything) 기술도 대두되고 있다. IoT를 구현하기 위해서, 센싱 기술, 유무선 통신 및 네트워크 인프라, 서비스 인터페이스 기술, 및 보안 기술과 같은 기술 요소들이 요구되어, 최근에는 사물간의 연결을 위한 센서 네트워크 (sensor network), 사물통신 (machine to machine, M2M), MTC (machine type communication) 등의 기술이 연구되고 있다. IoT 환경에서는 연결된 사물들에서 생성된 데이터를 수집, 분석하여 인간의 삶에 새로운 가치를 창출하는 지능형 IT (internet technology) 기술과 다양한 산업 간의 융합 및 복합을 통하여 스마트 홈, 스마트 빌딩, 스마트 시티, 스마트 카 혹은 커넥티드 카, 스마트 그리드, 헬스 케어, 스마트 가전, 첨단의료서비스 등의 분야에 응용될 수 있다.

이에, 5G 통신 시스템을 IoT 망에 적용하기 위한 다양한 시도들이 이루어지 있다. 예를 들어, 센서 네트워크, 사물통신, MTC 등의 기술이 5G 통신 기술인 빔폼밍, MIMO, 및 어레이 안테나 등의 기법에 의해 구현되고 있는 것이다. 앞서 설명한 빅데이터 처리 기술로써 클라우드 무선 억세스 네트워크가 적용되는 것도 5G와 IoT 기술 융합의 일 예라고 할 수 있을 것이다.

또한 일반적으로 통신 시스템에서 송신기와 수신기 사이에 데이터를 송신 및 수신하는 경우 통신 채널에 존재하는 잡음으로 인해 데이터 오류가 발생할 수 있다. 이처럼 통신 채널에 의해 발생된 오류를 수신기에서 정정할 수 있도록 설계된 부호화 방식으로 오류 정정 부호 방식이 존재한다. 이러한 오류 정정 부호는 채널 부호화 (channel coding) 라고도 한다. 오류 정정 부호 기법은 전송하고자 하는 데이터에 추가적인 비트 (redundant bit) 를 추가하여 송신하도록 하는 기법이다.

오류 정정 부호 기법에는 다양한 방식들이 존재한다. 예컨대, 길쌈 부호 (convolutional coding), 터보 부호 (turbo coding), 저밀도 패리티 검사 부호 (low-density parity-check coding, LDPC coding), 및 극부호 (polar coding) 방식 등이 존재한다. 이러한 오류 정정 부호 기법들 중 극부호 기법은 채널 양극화 (channel polarization) 현상을 이용하여 점대점 채널 용량을 달성함이 이론적으로 증명된 최초의 부호이다. 극부호는 밀도 진화 (density evolution), GA (Gaussian approximation), RCA (reciprocal channel approximation) 등으로 각 채널 또는 부호율 (code rate) 에 최적화된 부호 설계가 가능하다.

한편, 최근 차세대 이동통신 시스템으로 제안이 이루어지고 있는 5세대 (5G) 이통통신 기술에서는 크게 아래의 3가지 시나리오에 대해 언급하고 있다. 첫째, eMBB (enhanced mobile broadband), 둘째, URLLC (ultra-reliable and low latency communication), 셋째, mMTC (massive machine type communication) 시나리오이다. 이처럼 다양한 방식을 지원하기 위한 오류 정정 부호는 다양한 부호율을 안정적인 성능으로 지원해야 한다.

하지만 현재까지는 이러한 다양한 방식을 모두 충족하면서 메모리의 복잡도를 증가시키지 않는 방식은 아직까지는 지원되지 못하고 있는 바, 이와 같은 부호화 방식을 제공하는 것이 필요하다.

본 발명의 실시 예는 Polar code 부호화 및 복호화 시스템에서 안정적인 성능을 갖는 부호율-조정(rate-matching) 동작을 제공하는 것을 그 목적으로 한다. 특히, LTE나 5G-NR 통신 시스템과 같이 부호화 된 결과 비트를 적절한 순서로 인터리빙(interleaving)하고 결과 비트 시퀀스를 circular buffer에 저장한 뒤, 버퍼로부터 비트를 추출(extraction)하는 방법으로 부호율-조정을 수행할 때 우수한 성능을 제공한다. 이러한 일련의 동작을 통해 부호율-조정의 결과로 천공(puncturing), 단축(shortening), 반복(repetition)이 발생하는 모든 경우에 대해서 우수한 성능을 제공하는 것을 목적으로 한다.

상기와 같은 문제점을 해결하기 위해 본 발명은 Polar codes에 기반한 통신시스템의 부호화 방법 및 부호율 조정을 하는 방법에 있어서 부호어(codeword) 비트 개수와 부호율(code rate)에 따라 Polar codes의 부호화 및 복호화에 사용할 Polar code 모부호(mother code)의 크기를 결정하는 단계; 정보어 비트들을 부채널(subchannel)로 할당할 때에 부채널들 간의 우선순위를 나타내는 Polar codes 시퀀스를 확인하는 단계; 상기 부호어 비트수와 부호율, 상기 결정된 모부호의 크기에 따라 천공/단축/반복 중 하나의 동작을 결정하는 단계, 모부호의 크기에 따라 부호율-조정(Rate matching)을 위한 block permutation 기반의 인터리버 (interleaver)를 결정하는 단계; 상기 인터리버에 기반하여 천공/단축에 의해 frozen bits의 일부의 위치를 결정하는 단계; 상기 결정된 frozen bit 패턴과 상기 Polar code 시퀀스 혹은 polarized 채널의 신뢰도 등에 따라 부호화하는 단계; 부호화된 결과 비트를 상기 결정된 인터리버로 인터리빙하는 단계; 상기 인터리빙 된 비트들에 대해 상기 결정된 단축/천공/반복 중에 하나의 동작에 따라 전송 순서를 결정하는 단계; 를 포함하는 부호화 방법을 특징으로 한다.

상기 block-permutation 기반의 인터리버는 천공/단축/반복 중 어떠한 동작을 수행하느냐에 상관없이 모부호의 크기만을 고려하여 결정되는 것을 특징으로 한다. 또한 상기 block-permutation 기반의 인터리버는 subblock의 개수와 subblock을 섞는 순서에 의해 결정됨을 특징으로 하며, subblock의 개수와 동일한 길이를 가지는 Polar codes 시퀀스 순서로 subblock을 섞는 방법 또는 부분 순서(partial order)를 만족하는 임의의 순서로 subblock을 섞는 방법 등을 특징으로 한다. 또한 상기 부호화 입력 비트 중 강제로 frozen bit가 되는 일부 비트의 패턴은 단축 시에는 부호화 출력 비트 중 단축되는 비트의 패턴과 동일하고, 천공 시에는 부호화 출력 비트 중 천공되는 비트의 패턴과 동일하거나 혹은 역순인 것을 특징으로 한다. 인터리빙된 비트들이 전송되는 방법은 천공/단축/반복 중 어떠한 동작을 수행하느냐에 따라 다르게 결정될 수도 있고, 혹은 이에 상관없이 동일한 순서에 의해 결정될 수 있는 것을 특징으로 한다.

상기 block-permutation 기반 인터리버의 subblock 개수를 결정함에 있어서 subblock의 크기를 고정하여 모부호의 크기에 따라 사용되는 subblock 개수가 결정되는 방법, 또는 모부호의 크기 별로 각각 사용되는 subblock의 개수를 결정하는 방법, 또는 모부호의 크기와 상관없이 항상 일정한 개수의 subblock을 사용하는 방법을 특징으로 한다. 그리고 subblock의 개수 별로 subblcok permutation 시 인터리빙 되는 순서를 결정하는 방법, 또는 모부호의 크기 별로 subblock permutation 시 인터리빙 순서를 결정하는 방법을 특징으로 한다. 그리고 block permutation 기반 인터리버가 부채널 할당 (subchannel allocation) 조절 (adjustment) 또는 subblock 내 bit permutation 동작과 함께 사용되는 방법, 또는 두 가지 모두와 함께 사용되는 방법, 또는 subblock permutation 동작만 사용되는 방법을 특징으로 한다.

본 발명의 실시예에 따른 Polar code 부호율-조정을 위한 모부호 선택, 천공/단축/반복 기법 선택, 인터리버 구성, 및 circular buffer 운용 방법을 통해 Polar code를 사용한 통신 및 방송 시스템에서 전반적으로 우수하고 안정적인 성능 달성이 가능하다. 또한, 본 발명의 실시예에 따른 Polar code 부호율-조정 방식을 통해서 천공/단축/반복 동작 여부에 상관없이 단일화된 인터리버와 circular buffer 운용 방식을 사용함으로써 시스템 동작을 간단하게 만들 수 있다.

도 1은 polar code 부호화 및 부호율-조정 일련의 과정을 설명하기 위한 블록 다이어그램이다.
도 2는 본 명세서의 일 실시 예에 따라 polar code 부호화 및 부호율-조정을 위한 일련의 과정을 순서도로 나타낸 그림이다.
도 3은 본 명세서의 일 실시 예에 따른 polar code 모부호 크기를 결정하는 과정을 나타내는 도면이다.
도 4는 본 명세서의 일 실시 예에 따라 polar code의 부호율-조정 기법 천공, 단축, 반복 중 하나를 선택하는 기준과 과정을 나타내는 도면이다.
도 5는 본 명세서의 일 실시예에 따라 크기가 8인 작은 polar code 시퀀스의 순서에 따라 subblock permutation 기반의 인터리버 동작을 수행하는 것을 나타내는 도면이다.
도 6는 본 명세서의 일 실시예에 따라 크기가 16인 작은 polar code 시퀀스의 순서에 따라 subblock permutation 기반의 인터리버 동작을 수행하는 것을 나타내는 도면이다.
도 7은 본 명세서의 일 실시예에 따라 subblock permutation 기반의 인터리버 동작을 수행하여 얻은 결과 비트 시퀀스를 버퍼에 저장하고 이로부터 비트를 로딩하는 것을 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따라 block permutation 기반의 인터리버 동작 후 circular buffer에 저장된 비트를 어떠한 순서에 의해 추출하는지를 나타내는 제 1 실시 예이다.
도 9은 본 발명의 일 실시예에 따라 block permutation 기반의 인터리버 동작 후 제 1 실시 예에 따라 비트를 추출하는 부호율-조정 동작에 의해서 천공이 발생할 때 부호화 과정에서 강제로 frozen된 부채널을 결정하는 과정을 나타낸다.
도 10은 본 발명의 일 실시예에 따라 block permutation 기반의 인터리버 동작 후 제 1 실시 예에 따라 비트를 추출하는 부호율-조정 동작에 의해서 단축이 발생할 때 부호화 과정에서 강제로 frozen된 부채널을 결정하는 과정을 나타낸다.
도 11은 본 발명의 일 실시예에 따라 block permutation 기반의 인터리버 동작 후 circular buffer에 저장된 비트를 어떠한 순서에 의해 추출하는지를 나타내는 제 2 실시 예이다.
도 12은 본 발명의 일 실시예에 따라 block permutation 기반의 인터리버 동작 후 제 2 실시 예에 따라 비트를 추출하는 부호율-조정 동작에 의해서 천공이 발생할 때 부호화 과정에서 강제로 frozen된 부채널을 결정하는 과정을 나타낸다.
도 13은 본 발명의 일 실시예에 따라 block permutation 기반의 인터리버 동작 후 circular buffer에 저장된 비트를 어떠한 순서에 의해 추출하는지를 나타내는 제 3 실시 예이다.
도 14는 본 발명의 일 실시예에 따라 교차 기반 인터리버 동작 후 circular buffer에 저장된 비트를 어떠한 순서에 의해 추출하는지를 나타내는 도면이다.
도 15는 교차 기반의 인터리버 동작 후 도 14에 도시된 실시 예에 따라 비트를 추출하는 부호율-조정 동작에 의해서 천공이 발생할 때 부호화 과정에서 강제로 frozen된 부채널을 결정하는 과정을 나타내는 도면이다.
도 16은 도 2에서 설명된 인터리빙을 결정하는 과정을 자세히 도시한 도면이다.
도 17은 block permutation 기반의 인터리버가 부채널 할당 조절 동작 또는 subblock 내 permutation 동작과 함께 사용되는 경우의 일련의 과정을 순서도로 나타낸 그림이다.
도 18은 본 발명의 일 실시 예에 따른 송신기 장치를 도시한 도면이다.
도 19는 본 발명의 일 실시 예에 따른 수신기 장치를 도시한 도면이다.

이하, 본 발명의 실시 예를 첨부한 도면과 함께 상세히 설명한다.

실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.

마찬가지 이유로 첨부 도면에 있어서 일부 구성요소는 강조되거나 생략되거나 개략적으로 도시되었다. 또한, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 각 도면에서 동일한 또는 대응한 구성요소에는 동일한 참조 번호를 부여하였다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들을 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

이 때, 처리 흐름도 도면들의 각 블록과 흐름도 도면들의 조합들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수 있음을 이해할 수 있을 것이다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서에 탑재될 수 있으므로, 컴퓨터 또한 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서를 통해 수행되는 그 인스트럭션들이 흐름도 블록(들)에서 설명된 기능들을 수행하는 수단을 생성하게 된다. 이들 컴퓨터 프로그램 인스트럭션들은 특정 방식으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 메모리에 저장되는 것도 가능하므로, 그 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 메모리에 저장된 인스트럭션들은 흐름도 블록(들)에서 설명된 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. 컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 흐름도 블록(들)에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.

또한, 각 블록은 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또, 몇 가지 대체 실행 예들에서는 블록들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 잇달아 도시되어 있는 두 개의 블록들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.

이 때, 본 실시 예에서 사용되는 '~부'라는 용어는 소프트웨어 또는 FPGA 또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '~부'는 어떤 역할들을 수행한다. 그렇지만 '~부'는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '~부'는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '~부'는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함한다. 구성요소들과 '~부'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '~부'들로 결합되거나 추가적인 구성요소들과 '~부'들로 더 분리될 수 있다. 뿐만 아니라, 구성 요소들 및 '~부'들은 디바이스 또는 보안 멀티미디어카드 내의 하나 또는 그 이상의 CPU들을 재생시키도록 구현될 수 있다.

이하, 첨부된 도면들을 참조하여 다양한 실시 예들을 상세히 설명한다, 이때, 첨부된 도면들에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 이하에 첨부된 본 발명의 도면은 본 발명의 이해를 돕기 위해 제공되는 것으로, 본 발명의 도면에 예시된 형태 또는 배치 등에 본 발명이 제한되지 않음에 유의하여야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 자세한 설명의 생략할 것이다. 하기의 설명에서는 본 발명의 다양한 실시 예들에 따른 동작을 이해하는데 필요한 부분만 설명되며, 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.

Polar code는 2008년 E. Arikan 에 의해 제안된 오류 정정 부호로 낮은 부호화/복잡도 성능을 가지면서도 모든 binary discrete memoryless channels (B-DMCs) 에서 데이터 전송 한계인 채널 용량(channel capacity)을 달성하는 것이 증명된 최초의 오류 정정 부호이다. Polar code는 다른 채널 용량 근접 부호(capacity-approaching codes)인 Turbo code, LDPC (low-density parity-check) code 대비 짧은 길이의 부호를 전송할 때 오류-정정 성능 및 복호 복잡도 상 이점이 있다. 이러한 장점으로 인해 2017년 현재 5세대 이동통신 (5G) 를 위해 진행 중인 3GPP New-RAT (NR) 표준화에서 짧은 길이의 제어 정보를 전송하는 용도로 Polar code 사용을 결정하였다.

도 1은 본 발명에서 고려하고 있는 polar code의 부호화 과정을 나타낸다. 이 부호화 과정에서 전송하고자 하는 정보 비트 (information bit) 수는

개이고, 부호화를 하여 채널을 통해 전송하는 부호어 비트 (codeword bit) 수는

개라고 한다. polar code의 모부호어 비트 (mother polar code bit) 수는

개라고 한다.

1) 정보 비트 생성 (Information Bit Generation)

전송하고자 하는 정보 비트 시퀀스

가 주어진다.

2) 외부 부호화 (Outer Code)

정보 비트 시퀀스

는 보통 성능 향상을 위해 외부 부호 (outer code) 로 부호화된다. 사용되는 외부 부호로는 cyclic redundancy check (CRC) 부호와 같은 오류 검출 부호나 BCH 부호, single parity check 부호 등 오류 정정 부호가 있다. 외부 부호에 의해 생성된 패리티의 길이를

라고 하고, 외부 부호화의 결과 비트 시퀀스를

라고 한다. 외부 부호화는 필수적인 동작은 아니기 때문에 만약 외부 부호화를 고려하지 않는다면

이다.

3) 부채널 할당 ( Subchannel Allocation)

비트 시퀀스

는 polar code 부호화를 위해 길이

의 비트 시퀀스

에 매핑된다.

는 mother polar code의 크기로 2의 거듭제곱수이며, 사전에 설정된 기준에 의해 결정된다. 상기 mother polar code는 단축이나 천공을 하기 이전 부호어로 이하 4)생성 행렬 곱셈에서 설명하고자 한다.

는 polar code 부호화의 입력 비트 시퀀스인데,

의 각 비트는 channel polarization에 의해 서로 다른 품질의 부채널을 통과하는 것처럼 해석될 수 있다. 이러한 특징 때문에

를

에 매핑하는 과정을 부채널 (subchannel) 할당 과정으로 일컫는다. 일반적인 polar code의 부채널 할당 과정은 세 단계로 이루어진다.

A. 먼저 부호화 후 천공(puncturing) 혹은 단축(shortening)에 의해 정보를 실을 수 없는 부채널의 위치를 결정한다. 즉 비트 시퀀스 u의 비트 중 천공 혹은 단축에 의해 외부 부호화 비트들이 매핑되지 않은 비트들의 인덱스들을 결정한다. 여기서 polar code의 천공이란 송신기가 부호화하여 생성한 모부호어 비트 시퀀스 중 일부를 전송하지 않는 것을 일컫는다. 부호어 비트를 생성하였지만 이를 전송하지 않았기 때문에 수신기는 해당 부호어 비트에 대한 확률 정보를 알 수 없으며, 이에 따라 수신값 혹은 LLR 값을 0으로 세팅할 수 있다. 반면에 polar code의 단축이란 부호화하여 생성하는 부호어 비트 중 일부가 0이 되도록 부호화기 입력 비트 시퀀스 중 일부를 0으로 고정하는 것을 일컫는다. 그리고 송신기는 부호화의 결과에 따라 반드시 0이 되는 부호어 비트를 전송하지 않는다. 수신기는 비록 해당 부호어 비트를 수신하지 못하였지만, 그 값이 0임을 알고 있기 때문에 이 비트에 대한 수신값 혹은 LLR 값을 비트값 0을 나타내는 매우 큰 값으로 세팅한다. 상기 단축 과정에 있어서 부호화 입력단에서 단축되는 비트와 이에 따른 출력단의 비트값이 반드시 0일 필요는 없으며, Polar code의 부호화 식을 만족하는 어떠한 값이라도 사용될 수 있으나 구현의 편의를 위해 보통 0으로 고정된다. 이와 같이 부호화 후 천공 혹은 단축되는 비트 수를

라고 하면, 비트 시퀀스

중

개의 비트는 incapable subchannel 혹은 shortened subchannel을 통과하게 된다. 천공의 경우 incapable subchannel이 발생하고, 단축의 경우 shortened subchannel이 발생한다. Incapable/shortened subchannel의 위치는 부호화된 결과에서 천공 혹은 단축이 되는 비트의 위치에 따라 결정된다. 즉, 상기 폴라 부호기 입력 비트 시퀀스 u의 비트 중 외부 부호화 비트들이 매핑되지 않은 비트들의 인덱스들은 상기 천공 및 단축 비트들을 고려하여 결정 된다.

B. 입력된 비트 시퀀스

의 각 비트가

의 남은 비트에 매핑된다.

의 비트가 매핑될

시퀀스 내 비트 위치는

의 각 비트가 통과할 부채널의 채널 용량에 의해 결정된다. 즉,

는

의 부채널 중 가장 큰 채널 용량을 갖는 부채널 상으로 전송될 수 있도록 매핑된다. 이를 위해 보통 채널 용량 순으로

의 부채널 인덱스를 정렬한 시퀀스를 사용하며, 이를 Polar code sequence 라고 부른다. Polar code sequence는 송/수신기 메모리에 저장되어 있을 수도 있고, 혹은 송/수신 시마다 특정 동작에 의해 얻어질 수도 있다.

C. 최종적으로 남은

의 비트는 frozen 비트라고 한다. 앞선 동작에 의해 결과적으로 정보를 전달할 수 있지만 채널 용량이 낮은 부채널을 통과하는

의 비트가 frozen 비트가 된다. Frozen bit는 송/수신기가 서로 약속한 값으로 결정되는데, 특별한 목적이 없다면 보통 0으로 고정된다.

4) 생성행렬 곱셈 (Generator Matrix Multiplication)

길이

의 비트 시퀀스

는 polar code의

생성행렬 (generator matrix)

와 곱해져 길이

의 비트 시퀀스

를 생성한다. 상기 비트 시퀀스 x를 polar code의 모부호(mother code)라고 한다. 최초 Arikan에 의해 polar code가 제안되었을 때 생성행렬

는 다음과 같이 정의되었다.

[수학식 1]

위의 식에서

이며, 위 첨자

연산은

회의 Kronecker power를 의미한다. 예를 들어,

이며,

이다. 그리고

은 크기

bit-reversal permutation 행렬이다. 예를 들어

와

이 곱해져

가 얻어진다. 하지만 5G-NR을 비롯한 최근 다양한 문헌 및 시스템에서는

을 제외한 단순한 형태의 아래와 같은 생성행렬을 고려한다.

[수학식 2]

아래에서부터는 특별한 언급이 없으면

으로 정의된 생성행렬을 가정한다. 이와 같은 가정으로 설명된 내용은 bit-reversal permutation을 동작을 바탕으로

으로 정의된 생성행렬을 사용한 polar code로 쉽게 변경되어 설명될 수 있음에 유의하여야 한다.

5) 인터리빙 및 부호율 -조정 (Interleaving and Rate-Matching)

생성행렬 곱셈으로 생성된

길이의 비트 시퀀스

는 효율적인 부호율-조정을 위해 인터리빙된다. 인터리빙된 비트 시퀀스는 크기가

인 buffer에 저장된다. LTE, 5G-NR와 같은 이동통신 시스템에서는 일반적으로 virtual circular buffer를 가정한다. 인터리빙된 비트 시퀀스는 virtual circular buffer에 순차적으로 저장되며, 여기에서

개의 비트가 순차적으로 로딩되어 전송된다. 만약

이면 virtual circular buffer에 저장된 순서의 역순으로

비트가 천공된다. 만약

이면 virtual circular buffer 에 저장된 순서대로

비트가 반복된다. 인터리버는 천공과 반복 시에도 안정적인 성능을 얻을 수 있도록 설계되어야 한다.

부호율-조정을 위한 인터리버는 polar code의 특징에 맞도록 적절하게 설계되어야 한다. 부호율-조정에 의해 부호어 비트 중 일부가 천공, 단축, 반복될 수 있으며, 이로 인해 polar code의 복호기에서

벡터의 비트들이 겪는 채널에 변화가 발생한다. 천공이 발생한 경우 해당 비트가 전송되지 않았기 때문에 매우 열화된 채널을 겪은 것으로 볼 수 있으며, 단축이 발생한 경우는 해당 비트에 대한 값을 정확하게 알고 있으므로 이 비트는 매우 우수한 채널을 겪은 것으로 볼 수 있다. 반복이 발생한 경우 해당 비트에 대한 확률 정보를 2회 이상 수신하여 soft-combining을 하기 때문에 반복되지 않은 비트에 비해 상대적으로 우수한 채널을 겪을 것으로 볼 수 있다. 이러한

벡터의 비트들이 겪는 채널의 변화는 polar code의 성능에 상당한 영향을 미치기 때문에 천공, 단축, 반복되는 비트들의 위치를 적절하게 선정해야 하며, 상기 비트 인터리버가 이러한 역할을 수행하게 된다.

도 2는 본 발명의 부호율-조정을 고려한 송신기의 동작의 순서를 개념적으로 나타낸 것으로, 수신기 또한 부호율-조정을 고려하여 복호화기를 구성하기 위해 동일한 동작을 수행할 수 있다. 먼저 전송해야 할 비트의 길이

와 채널을 통해 전송할 부호어 비트의 길이

이 주어진다. 이를 바탕으로 polar code 부호화에 사용할 모부호(mother code)의 크기

을 결정한다. 파라미터

이 정해지면 이 값들과 사전에 정해진 기준에 의해 천공, 단축, 반복 중 어떠한 부호율-조정 동작을 수행할지 결정한다. 만약 천공이나 단축 동작을 수행하기로 결정하면, 상기 설명한 바와 같이 부채널 중 정보를 전송하는데 선택할 수 없는 부채널을 결정한다. 이 때 선택할 수 없는 부채널은 이후 수행할 인터리버와 부호율-조정 동작을 고려하여 이루어진다. 전송할 정보 비트를 위한 부채널 할당을 수행하고 부호화를 수행한 후, 부호화의 결과로 얻어진 비트 시퀀스를 정해진 방식에 의해 인터리빙한다. 인터리빙된 비트 시퀀스는 버퍼에 저장되며, 이 버퍼로부터 채널을 통해 전송할

개의 비트를 로딩한다. 이후 이 비트들은 채널 인터리빙 (channel interleaving), 변조 (modulation) 등의 동작을 거쳐 채널을 통해 전송된다. 이하, 이러한 일련의 동작들을 나누어 각 동작에 대해서 설명하도록 한다.

도 3은 주어진 파라미터

와

으로부터 polar code의 모부호 크기

을 구하는 과정을 나타낸다. 먼저

,

, 그리고

값을 계산한다.

을 계산하기 위해 먼저

보다 큰 가장 작은 2의 거듭제곱 수

을 계산한다. 그리고

이고,

이면

이고 그렇지 않다면

으로 계산한다. 본 발명의 한 실시예에서는

,

를 고려하며 이 경우 적절한 모부호 크기를 선정할 수 있다. 또 다른 파라미터

은

로 계산하며, 본 발명의 한 실시예에서는

을 고려한다. 파라미터

는 구현하고 있는 시스템에서 지원 가능한 최대 polar code 부호의 크기이다. 이렇게 계산된 값을 바탕으로

와

에 대한 부호화 및 복호화에 사용할 polar code의 모부호 크기

을 상기 계산한

,

, 그리고

중 가장 작은 값으로 결정한다.

도 4는

,

, 그리고 상기의 과정으로 얻은 모부호 크기

에 따라 천공, 단축, 반복 중 어떠한 동작을 수행할지 결정하는 과정을 나타낸다. 만약

이

보다 크다면 부호화 후

비트를 반복하기로 결정한다. 이 경우 부호화로 생성된 비트가 모두 전송되므로 천공에 의해 강제로 frozen이 되는 부채널이 없으며 이를 계산하는 과정을 생략한다. 반면에

이

보다 작다면 천공 혹은 단축을 수행하게 된다. 만약 부호율

이 사전에 정한 기준 부호율

보다 낮으면 부호화 된 결과

비트 벡터 중

비트를 천공하기로 결정하고, 기준 부호율

보다 높으면 부호화 된 결과

비트 벡터 중

비트를 단축하기로 결정한다. 본 발명의 한 실시예에서는 천공과 단축을 결정하는 기준 부호율

를 고려하며 이 경우 성능이 매우 우수하다.

도 5과 도 6은 본 발명에서 고려하는 부호율-조정을 위한 subblock permutation 기반의 인터리버의 동작을 나타낸 그림이다. 상기 결정된 모부호의 크기

을 갖는 polar code로 부호화하여 얻어진

벡터는

개의 subblock으로 나뉘어진다. 여기서

은

보다 작은 2의 거듭제곱수이며, 상대적으로 작은 값으로 보통 8, 16, 32 에서 결정되지만 이보다 큰 값으로 설정될 수도 있다. 이에 각 subblock은

비트로 구성된다. 이렇게 결정된 각 subblock은 정해진 순서

로 인터리빙 되는데 본 명세서의 일 실시예에서는

의 부분 혹은 전체는 짧은 길이 polar code 시퀀스의 순서를 따른다. 크기가 8, 16, 32 인 polar code 시퀀스

는 채널 SNR에 상관없이 결정된 형태를 가지며, 아래의 수학식과 같이 주어진다.

[수학식 3]

,

[수학식 4]

,

[수학식 5]

,

.

도 5은

으로 결정된 인터리버를 사용하여 polar code 부호화 결과 비트 시퀀스를 subblock 단위로 섞고, 이 결과를 버퍼에 저장하는 과정을 나타낸다.

도 6은

상기 인터리버 패턴을 나타내는

는 반드시 짧은 길이 polar code 시퀀스

와 동일할 필요는 없다. 다만 본 발명의 일 실시예에서는 우수한 성능을 위해 적어도

의 일부 시퀀스 순서를 따르는 것을 고려할 수 있다. 예컨대,

를 결정함에 있어

의 앞쪽 8개 시퀀스 순서 사용하고, 뒤쪽 8개의 순서는 숫자의 크기 순대로 나열하여

으로 결정할 수 있다. 상시 시퀀스는 일 실시예일 뿐, subblock permutation의 형태를 반드시 특정 형태로 한정하지는 않는다.

도 7은 본 발명의 일 실시예에 따라 부호화의 결과 비트 시퀀스가

의 block permutation 기반으로 인터리빙된 후 버퍼에 저장되고, 이로부터 부호율-조정을 위해 로딩되는 과정을 나타낸다. 도 7은 간단한 설명을 위해 일 예로써

의 subblock permutation 기반 인터리버를 가정하고 있지만, 어떠한 시퀀스도 사용될 수 있다. Subblock 단위로 섞인 비트 시퀀스는 버퍼에 저장되고, 이 버퍼로부터

개의 비트가 로딩되어 채널 인터리버(channel interleaver)나 변조기(modulator)와 같은 프로세스로 전달된다. 본 발명의 일 실시예에서는 도 7과 같이 일반적인 통신 시스템에서 사용되고 있는 circular buffer의 동작을 고려한다.

도 8은 본 발명의 block permutation 기반의 인터리버 동작 후 circular buffer에 저장된 비트를 어떠한 순서에 의해 추출하는지를 나타내는 제 1 실시 예이다. 이 실시예에 따르면 circular buffer에 저장된 비트는 천공, 단축, 반복 동작에 상관없이 모두 순차적인 방향으로 로딩된다. 즉, 도 8의 실시예에 따르면 0번째 subblock 내의 비트들이 가장 먼저 순차적으로 로딩되고, 그 다음 1번째 subblock 내의 비트들이 순차적으로 로딩된다. 상기 비트들은 subblock 단위로 로딩되는 것은 아니다. 이로 인해 천공 및 단축이 발생하는 경우, 버퍼의 후반부에 저장된

비트가 천공 및 단축된다. 또한 반복이 발생하는 경우, 버퍼의 전반부에 저장된

비트가 반복된다.

도 9은 본 발명의 block permutation 기반의 인터리버 동작 후 제 1 실시 예에 따라 비트를 추출하는 부호율-조정 동작에 의해서 천공이 발생할 때 부호화 과정에서 강제로 frozen된 부채널을 결정하는 과정을 나타낸다. 상기 전송에 따라 천공이 발생하는 경우 버퍼의 후반부에 저장된

비트가 천공된다. 버퍼에 저장된 비트는 상기 subblock permutation에 의해 인터리빙되었기 때문에, polar code 의 부호화 그래프에서 보면 천공된 비트들이 상기 인터리빙의 역과정으로 정의된 것과 같은 패턴으로 인터리빙되어 있다. 제 1 실시예에 따라 비트를 추출하는 경우 부호화 단에서는 발생한 천공 패턴의 반대 순서의 부채널을 강제로 frozen으로 만든다. 즉, 도 9의 일 예에서 7번째 subblock의 뒤쪽 10개 비트가 천공되었다면, 부채널 중 0번째 subblock의 앞쪽 10개 비트에 대한 부채널이 강제로 frozen이 된다. 이는 천공 패턴의 duality와 관련된 것으로 만약 천공 패턴이 잘 설계되어 있다면 천공의 역순으로 강제 frozen을 만들 수 있다. 이와 같이 강제로 frozen이 된 위치에는 송신기와 수신기가 약속한 값, 보통은 0을 대입하여 부호화를 수행한다.

도 10은 본 발명의 block permutation 기반의 인터리버 동작 후 제 1 실시 예에 따라 비트를 추출하는 부호율-조정 동작에 의해서 단축이 발생할 때 부호화 과정에서 강제로 frozen된 부채널을 결정하는 과정을 나타낸다. 상기 전송에 따라 단축이 발생하는 경우 버퍼의 후반부에 저장된

비트가 단축된다. 버퍼에 저장된 비트는 상기 subblock permutation에 의해 인터리빙되었기 때문에, polar code 의 부호화 그래프에서 보면 단축된 비트들이 상기 인터리빙의 역과정으로 정의된 것과 같은 패턴으로 인터리빙되어 있다. 제 1 실시예에 따라 비트를 추출하는 경우 부호화 단에서는 발생한 단축 패턴과 동일한 순서의 부채널을 강제로 frozen으로 만든다. 이와 같이 강제로 frozen이 된 위치에는 송신기와 수신기가 약속한 값을 대입하여 부호화를 수행한다.

도 11은 본 발명의 block permutation 기반의 인터리버 동작 후 버퍼에 저장된 비트를 어떠한 순서에 의해 추출하는지를 나타내는 제 2 실시 예이다. 이 실시예에 따르면 circular buffer에 저장된 비트는 단축과 반복 시에는 순차적인 방향으로 로딩되고, 천공 시에는 역방향으로 로딩된다. 즉, 도 11의 도시된 실시예에 따르면 단축과 반복 시에는 0번째 subblock 내의 비트들이 가장 먼저 순차적으로 로딩되고, 그 다음 1번째 subblock 내의 비트들이 순차적으로 로딩된다. 또한, 도 11의 도시된 실시예에 천공 시에는 7번째 subblock 내의 비트들이 가장 먼저 역순으로 로딩되고, 그 다음은 6번째 subblock 내의 비트들이 역순으로 로딩된다. 상기 비트들은 subblock 단위로 로딩되는 것은 아니다. 이로 인해 단축이 발생하는 경우, 버퍼의 후반부에 저장된

비트가 단축되며, 천공이 발생하는 경우, 버퍼의 전반부에 저장된

비트가 천공된다. 또한 반복이 발생하는 경우, 버퍼의 전반부에 저장된

비트가 반복된다. 이 때 단축에 의해 부호화 단에서 강제로 frozen이 되는 부채널에 대한 결정은 도 10의 실시예를 따르게 된다.

도 12는 본 발명의 block permutation 기반의 인터리버 동작 후 제 2 실시 예에 따라 비트를 추출하는 부호율-조정 동작에 의해서 천공이 발생할 때 부호화 과정에서 강제로 frozen된 부채널을 결정하는 과정을 나타낸다. 상기 전송에 따라 천공이 발생하는 경우 버퍼의 전반부에 저장된

비트가 단축된다. 버퍼에 저장된 비트는 상기 subblock permutation에 의해 인터리빙되었기 때문에, polar code의 부호화 그래프에서 보면 천공된 비트들이 상기 인터리빙의 역과정으로 정의된 것과 같은 패턴으로 인터리빙되어 있다. 제 2 실시예에 따라 비트를 추출하는 경우 부호화 단에서는 발생한 천공 패턴과 동일한 순서의 부채널을 강제로 frozen으로 만든다. 이와 같이 강제로 frozen이 된 위치에는 송신기와 수신기가 약속한 값을 대입하여 부호화를 수행한다.

도 13은 본 발명의 block permutation 기반의 인터리버 동작 후 버퍼에 저장된 비트를 어떠한 순서에 의해 추출하는지를 나타내는 제 3 실시 예이다. 이 실시예에 따르면 circular buffer에 저장된 비트는 단축 시에는 순차적인 방향으로 로딩되고, 천공 및 반복 시에는 역방향으로 로딩된다. 즉, 도 11의 도시된 실시예에 따르면 단축 시에는 0번째 subblock 내의 비트들이 가장 먼저 순차적으로 로딩되고, 그 다음 1번째 subblock 내의 비트들이 순차적으로 로딩된다. 또한, 도 11의 도시된 실시예에 천공 및 반복 시에는 7번째 subblock 내의 비트들이 가장 먼저 역순으로 로딩되고, 그 다음은 6번째 subblock 내의 비트들이 역순으로 로딩된다. 상기 비트들은 subblock 단위로 로딩되는 것은 아니다. 이로 인해 단축이 발생하는 경우, 버퍼의 후반부에 저장된

비트가 천공된다. 또한 반복이 발생하는 경우, 버퍼의 후반부에 저장된

비트가 반복된다. 이 때 천공에 의해 부호화 단에서 강제로 frozen이 되는 부채널에 대한 결정은 도 12의 실시예를 따르게 되며, 단축에 의해 부호화 단에서 강제로 frozen이 되는 부채널에 대한 결정은 도 10의 실시예를 따르게 된다.

도 14은 특정적인 교차 기반의 인터리버 동작 후 버퍼에 저장된 비트를 어떠한 순서에 의해 추출하는지를 나타내는 실시예이다. 교차 기반의 인터리버는 전체 부호화 출력 비트 시퀀스를 4개의 subblock {0, 1, 2, 3} 으로 나누고, 1과 2에 위치한 subblock의 비트를 교차하여 섞는 인터리빙 방식이다. 이러한 인터리빙 방식에 대해서는 도 13에 도시된 것과 같은 버퍼로부터의 비트 추출 방식만이 사용되어 왔다. 본 발명의 일 실시예에서는 교차 기반의 인터리버 동작 후에도 천공, 단축, 반복에 상관없이 모두 동일하게 순차적으로 비트를 로딩하는 방식을 고려한다. 이는 특히 천공 시 부호화 입력에서 강제로 frozen되는 부채널과 부호화 출력에서 천공되는 비트 사이에 duality 관계를 이용한 전송 방법이다.

도 15는 교차 기반의 인터리버 동작 후 도 14에 도시된 실시 예에 따라 비트를 추출하는 부호율-조정 동작에 의해서 천공이 발생할 때 부호화 과정에서 강제로 frozen된 부채널을 결정하는 과정을 나타낸다. 도 9에 도시된 block permutation 기반의 인터리버 동작 및 버퍼로부터 비트를 로딩하는 방법에 대한 실시예에 따라 천공 패턴에 따라 역순으로 강제 frozen 부채널을 결정한 것과 같이, 도 15의 실시예에 대해서도 천공 패턴의 역순으로 강제 frozen 부채널이 결정된다.

본 발명의 또 다른 실시예를 아래와 같이 설명한다. 본 발명에서 제안한 block permutation 기반의 인터리버 동작 시 사용되는 subblock의 크기와 개수는 모부호의 크기 별로 다르게 사용될 수 있다. 모부호의 크기 별로 사용되는 subblock의 개수를 결정하는 실시 예들은 다음과 같다.

1. Subblock의 크기를 고정하여 모부호의 크기 별로 사용되는 subblock의 개수가 결정되는 방법: 예를 들어 본 발명의 block permutation 기반 인터리버에서 사용되는 subblock의 크기를 8로 고정하면 모부호의 크기가 64/128/256/512/1024인 경우에 각각 사용되는 subblock의 개수가 8/16/32/64/128으로 결정된다. 이와 동일한 방법으로 사용되는 subblock의 크기가 16이라면, 모부호의 크기가 64/128/256/512/1024인 경우에는 subblock의 개수는 4/8/16/32/64로 결정된다. subblock의 크기가 다른 경우에도 이와 동일한 방법으로 subblock의 개수를 결정할 수 있다. 이처럼 모부호의 크기가 달라지더라도 subblock의 크기를 일정하게 유지하면 하드웨어 구현 등에서 장점을 가질 수 있다.

2. 모부호의 크기 별로 사용되는 subblock의 개수를 독립적으로 결정하는 방법: 모부호의 크기 별로 성능과 구현 복잡도를 고려하여 최적의 subblock 개수를 각각 결정한다. 이 때는 모부호 크기가 256인 경우에 사용되는 subblock의 개수와 모부호 크기가 512인 경우에 사용되는 subblock의 개수는 관련이 없으며 모부호 크기 별로 최적화 작업을 수행하여 subblock의 개수를 결정할 수 있다.

3. 모부호의 크기 별로 사용되는 subblock의 개수를 일정하게 유지하는 방법: 모부호의 크기가 64/128/256/512/1024 등으로 다양하게 변하더라도 본 발명에서 제안된 인터리버에서 사용되는 subblock의 개수는 일정하게 유지한다.

본 발명의 인터리버 동작 시 subblock들이 인터리빙 되는 순서

는 다음과 같이 결정될 수 있다.

1. 사용되는 subblock의 개수 별로

를 결정하는 방법: Block permutation 동작 시 결정된 subblock의 개수 별로

를 다르게 사용한다. 이 때

는 주어진 subblock의 개수 별로 성능 최적화를 수행하여 결정할 수 있다.

2. 모부호의 크기 별로

를 결정하는 방법: 사용되는 모부호의 크기 별로

를 다르게 사용한다. 이 때

는 주어진 모부호의 크기 별로 성능 최적화를 수행하여 결정할 수 있다.

본 발명에서 사용되는 인터리빙 순서

는 부분 순서(partial order) 조건을 만족하는 것을 특징으로 한다. 여기서 부분 순서란 주로 Polar codes 설계 시 고려되는 polar code sequence 순서의 특징으로서 물리적인 채널 환경에 상관없이 Polar codes의 부채널들 사이의 신뢰도의 순서가 (혹은 채널의 좋고 나쁨의 상태, 혹은 부채널의 오류율의 순서) 결정된 것을 나타내는 조건이다. 부분 순서에 대한 자세한 설명은 참고 문헌 “C. Schurch, "A Partial Order For the Synthesized Channels of a Polar Code ," in Proc . ISIT 2016, pp. 220-224”에 기술되어 있다. 본 발명에서는 도 12와 도 15에서 설명된 부호율 조정과 frozen 사이의 관계를 유지하기 위하여 인터리빙 순서

는 부분 순서를 만족하는 순서들 중에서 선택하도록 한다.

위에서 설명한 실시 예들 중 한가지 경우는 다음과 같다. 아래 예시는 본 발명의 한가지 예시일 뿐이며, 모부호 별로 사용되는 subblock의 개수 및 인터리빙 순서는 위에서 설명된 방법으로 결정될 수 있다.

1. 모부호 크기가 64인 경우

- Subblock의 개수 : 4

-

2. 모부호 크기가 128인 경우

- Subblock의 개수 : 8

-

,

3. 모부호 크기가 256인 경우

- Subblock의 개수 : 16

-

,

4. 모부호 크기가 512인 경우

- Subblock의 개수 : 32

-

,

.

위에서 설명한 인터리빙 순서

의 일 실시예는 다음과 같다. Subblock의 개수가

인 경우에, 인터리빙 순서

는 다음과 같이 세 부분으로 표현할 수 있다:

여기서,

는 길이가

인 시퀀스로서, 0부터

-1 까지의 자연수를 부분 순서를 만족시키는 형태로 배치하여 생성된다. 예를 들어 길이가

인 경우에,

의 한가지 예시는

이다.

은 길이가

인 시퀀스로서, A-A₁부터 A-1까지의 자연수를 부분 순서를 만족시키는 형태로 배치하여 생성된다. 예를 들어,

일 때,

의 한가지 예시는

이다.

그리고 길이가 A₂ = A - 2A₁ 인

는

부터 A-A₁-1까지의 자연수를 다음과 같이 interlace하여 구성한다.

.

예를 들어,

일 때,

는 다음과 같이 결정된다.

.

예를 들어,

인 경우에 위에서 설명한 인터리빙 순서

의 한가지 예시는 다음과 같다:

.

인터리빙 순서

의 가능한 표현 방법으로서 위에서 설명한

의 표기 방법에서 전체 숫자를 일정한 자연수만큼 더한 것으로 표현할 수도 있다. 예를 들어,

의 시작이 0이 아닌 1부터 시작할 수 있다. 또한 표기 시, 순서를 반대로 뒤집어서 표기할 수도 있다.

부분 순서를 만족하는

들의 대표 예시들은 다음과 같다:

예시 1)

예시 2)

예시 3)

도 16은 위에서 설명한 본 발명의 일 실시예에 따른 송신기 동작의 일부를 도시한 도면이다. 즉, 도 16은 도 2에서 설명된 인터리빙을 결정하는 과정을 자세히 도시한 것이다.

본 발명의 block permutation 기반 인터리버 동작은 아래와 같은 추가적인 동작들과 결합되어 사용될 수 있다.

[동작1] 부채널 할당 (subchannel allocation) 조절 (adjustment): Polar codes는 전송할 정보 비트를 전송하기 위한 부채널 할당을 수행할 때에 일반적으로 Polar codes 시퀀스에 따라 할당을 한다. 부채널 할당 조절은 부호율 조절 동작을 고려한 부채널 할당 동작을 의미하며, 보다 상세히 설명하면 부호율 조절 동작인 천공/단축/반복 시 이로 인한 부채널의 오류 확률(error probability) 또는 상호 정보량(mutual information) 등의 변화를 반영하여 정보 비트들이 할당되는 부채널의 순서를 조절하는 동작이다. 이는 앞서 설명한 부호율 조절 동작에 의해 incapable subchannel이 생성되는 것 이외에 나머지 부채널들에 미치는 영향을 고려한다는 의미이다. 부채널 할당 조절을 간단하게 하기위한 일 실시예로서 Polar codes의 전체 부채널을 인덱스를 기준으로 2등분하고, 각 부분에 할당되는 정보 비트들의 개수를 천공/단축/반복을 고려하여 조절하는 방법이 있다.

[동작2] Subblock 내 bit permutation: 본 발명에서 고려하는 block permutation 동작 외에 subblock 내에서 subblock에 포함된 비트들을 섞어주는 bit permutation 동작을 의미한다. Subblock 내에서 bits를 섞어줄 때에는 모든 subblock들에서 동일한 패턴으로 섞어줄 수도 있고, subblock별로 다른 패턴으로 섞어줄 수도 있다.

도 17는 위에서 설명한 부채널 할당 조절 동작과 subblock 내 bit permutation 동작을 포함한 본 발명의 부호화 및 부호율-조정 과정을 순서도로 나타낸 그림이다. 도 17에서 Sub-channel allocation adjustment로 표현된 [동작1]과 Bit-interleaving within a subblock으로 표현된 [동작2]는 각각 생략이 될 수도 있고, 모두 생략이 될 수도 있다.

도 18은 본 발명의 일 실시예에 따른 송신기 장치를 도시한 도면이다.

도 18을 참고하면, 송신기는 송수신부, 제어부, 저장부를 포함할 수 있다. 본 발명에서 제어부는, 회로 또는 어플리케이션 특정 통합 회로 또는 적어도 하나의 프로세서라고 정의될 수 있다.

송수신부는 다른 장치와 신호를 송수신할 수 있다. 송신기 장치가 단말로 구현되는 경우, 송수신부는 예를 들어, 기지국으로부터 시스템 정보를 수신하고 동기 신호 또는 기준 신호를 수신할 수 있으며, 기지국으로 비트 시퀀스를 전송할 수 있다.

제어부는 본 발명에서 제안하는 실시 예에 따른 송신기의 전반적인 동작을 제어할 수 있다. 예를 들어, 제어부는 앞서 기술한 도면과 순서도에 따른 동작을 수행하도록 각 블록간 신호 흐름을 제어할 수 있다. 구체적으로, 제어부는 송신기를 제어하여 상술한 실시 예들에 따라 정보 비트를 부호화할 수 있다.

저장부는 송수신부를 통해 송수신되는 정보 및 제어부를 통해 생성되는 정보 중 적어도 하나를 저장할 수 있다.

도 19는 본 발명의 일 실시예에 따른 수신기 장치를 도시한 도면이다.

도 19를 참고하면, 수신기는 송수신부, 제어부, 저장부를 포함할 수 있다. 본 발명에서 제어부는, 회로 또는 어플리케이션 특정 통합 회로 또는 적어도 하나의 프로세서라고 정의될 수 있다.

송수신부는 다른 장치와 신호를 송수신할 수 있다. 수신기 장치가 단말로 구현되는 경우, 송수신부는 예를 들어, 기지국으로부터 부호화된 비트 시퀀스를 수신할 수 있다.

제어부는 본 발명에서 제안하는 실시 예에 따른 수신기의 전반적인 동작을 제어할 수 있다. 예를 들어, 제어부는 앞서 기술한 도면과 순서도에 따른 동작을 수행하도록 각 블록간 신호 흐름을 제어할 수 있다. 구체적으로, 제어부는 수신기를 제어하여 상술한 실시 예들에 따라 부호화된 정보 비트를 복호화할 수 있다.

이상에서 본 명세서와 도면에 개시된 실시 예들은 본 발명의 내용을 쉽게 설명하고, 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 따라서 본 발명의 범위는 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상을 바탕으로 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims

폴라 코드에 기반한 통신시스템의 부호화 방법에 있어서 부호어 비트 개수와 부호율에 따라 폴라 부호의 모부호의 크기를 결정하는 단계;
폴라 코드 시퀀스를 확인하는 단계;
상기 부호어 비트수와 부호율, 상기 결정된 모부호의 크기에 따라 천공/단축/반복 중 하나의 동작을 결정하는 단계;
모부호의 크기에 따라 부호율-조정(rate matching)을 위한 subblock permutation 기반의 인터리버를 결정하는 단계;
상기 인터리버에 기반해서 frozen bits의 일부의 위치를 결정하는 단계; 상기 결정된 frozen bits들의 위치와 상기 폴라 코드 시퀀스에 따라 부호화하는 단계;
부호화된 결과 비트를 상기 결정된 인터리버로 인터리빙하는 단계;
상기 인터리빙 된 비트들에 대해 상기 결정된 단축/천공/반복 중에 하나의 동작에 따라 전송 순서를 결정하는 단계;를 포함함을 특징으로 하는 부호화 방법.
제 1 항에 있어서,
Subblock permutation 기반의 인터리버는 천공/단축/반복 중 어떠한 동작을 수행하느냐에 상관없이 모부호의 크기만을 고려하여 결정되는 것을 특징으로 하는, 방법.
제 1 항에 있어서,
Subblock permutation 기반의 인터리버는 subblock의 개수와 subblock을 섞는 순서에 의해 결정되는 방법; subblock의 개수와 같은 길이를 가지는 Polar codes 시퀀스 순서로 subblock을 섞는 방법 또는 부분 순서(partial order)를 만족하는 임의의 순서로 subblock을 섞는 방법.
제 1 항에 있어서,
부호화 입력 비트 중 강제로 frozen bit가 되는 일부 비트의 패턴은 단축 시에는 부호화 출력 비트 중 단축되는 비트의 패턴과 동일하고, 천공 시에는 부호화 출력 비트 중 천공되는 비트의 패턴과 동일하거나 혹은 역순인 것을 특징으로 하는, 방법.
제 1 항에 있어서,
인터리빙 된 비트들이 전송되는 방법은 천공/단축/반복 중 어떠한 동작을 수행하느냐에 따라 다르게 결정될 수도 있고, 혹은 이에 상관없이 동일한 순서에 의해 결정될 수 있는 것을 특징으로 하는, 방법.
제 1 항에 있어서,
Subblock의 크기를 고정하여 모부호의 크기에 따라 사용되는 subblock의 개수가 결정되는 방법, 또는 모부호의 크기 별로 각각 사용되는 subblock의 개수를 결정하는 방법, 또는 모부호의 크기와 상관없이 항상 일정한 개수의 subblock을 사용하는 방법.
제 1 항에 있어서,
Subblock의 개수 별로 subblock permutation 시 인터리빙 되는 순서를 결정하는 방법, 또는 모부호의 크기 별로 subblock permutation 시 인터리빙 순서를 결정하는 방법.
제 1 항에 있어서,
Subblock permutation 기반 인터리버가 부채널 할당 조절 동작 또는 subblock 내 bit permutation 동작과 함께 사용되는 방법, 또는 두 가지 모두와 함께 사용되는 방법, 또는 subblock permutation 동작만 사용되는 방법.