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KR20180134928A - Iii-n 재료를 포함하는 반도체 구조 - Google Patents

Iii-n 재료를 포함하는 반도체 구조 Download PDF

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KR20180134928A
KR20180134928A KR1020187030977A KR20187030977A KR20180134928A KR 20180134928 A KR20180134928 A KR 20180134928A KR 1020187030977 A KR1020187030977 A KR 1020187030977A KR 20187030977 A KR20187030977 A KR 20187030977A KR 20180134928 A KR20180134928 A KR 20180134928A
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South Korea
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layer
section
main
iii
superlattice
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다비드 솅크
알렉시스 바바르
Original Assignee
엑사간
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Publication date
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Abstract

본 발명은, 지지 기판(2); III-N 재료로 제조된 메인 층(3) - 메인 층(3)은 지지 기판(2) 상에 배치된 제1 섹션(3a) 및 제1 섹션(3a) 상에 배치된 제2 섹션(3b)을 가짐 ―; 메인 층의 제2 섹션(3b)을 압축하기 위해 제1 섹션(3a)과 제2 섹션(3b) 사이에 배치된 III-N 재료의 중간층(4)을 포함하는, III-N 재료들을 포함하는 반도체 구조(1)에 관한 것이다. 구조(1)는, 중간층(4)이 제1 섹션(3a) 상에 배치된 하부 층(4a) 및 초격자에 의해 형성되고 하부 층(4a) 상에 배치되는 상부 층(4b)으로 구성되는 것을 특징으로 한다.

Description

III-N 재료를 포함하는 반도체 구조
본 발명은 III-N 재료들을 포함하는 반도체 구조에 관한 것이다.
III-N 재료들을 포함하는 반도체 구조는 예를 들어 전력 변환기들의 스위치로서 스핀 오프(spin off)하는 HEMT(High Electron Mobility Transistor) 타입의 트랜지스터들을 수용하는데 특히 유용하다.
MA Kahn 등에 의한 1993년 8월 30일자 문헌 "High Electron Mobility Transistor Based on a GaN-AlGaN Heterojunction" Applied Physics Letters, Vol. 63, No. 9에는 이러한 HEMT를 구비한 반도체 구조(1)가 공지되어 있다. 도 1에 개략적으로 도시된 바와 같이, 이러한 조립체는,
- 반도체 구조(1)를 형성하는 사파이어 기판(2) 및 AlN(3)의 메인 층;
- 반도체 구조 상에 연속적으로 형성된 GaN 채널 층(5) 및 AlGaN 장벽 층(6)으로 구성된 헤테로 접합부(heterojunction);
- 헤테로 접합부 상/내의 소스 S, 드레인 D 및 게이트 G 전극들로 구성된다.
소스 S와 드레인 D 사이의 트랜지스터의 전기 전도성 상태는 게이트 G에 인가된 전압에 의해 제어된다.
따라서, 게이트 G에 인가된 전압이 임계 전압 Vt를 초과하는 경우, 트랜지스터는 온이다. 전력 인가의 경우, 소스 S와 드레인 D 사이의 채널 층에 수 암페어, 심지어 수십 암페어가 흐를 수 있다. 이러한 경우 2개의 전극들 사이에서 전개되는 전압 VDS는 수 볼트 내지 수십 볼트 범위이고, 채널 층 재료의 비저항과 관련된다.
게이트 G에 인가된 전압이 임계 전압 Vt보다 작은 경우, 트랜지스터는 오프이다. 전력 인가의 경우, 소스 S 및 드레인 D 전극들의 단자들에 걸쳐 인가되는 전압 VDS는 수백 볼트 내지 수천 볼트의 범위일 수 있다. 소스 S와 드레인 D 사이를 흐르는 누설 전류는 게이트 폭의 mm 당 수 나노암페어까지 낮다.
게이트 전압을 제어함으로써, 트랜지스터는 온 상태와 오프 상태 사이에서 매우 신속하게 (나노초 내에) 스위칭될 수 있다.
그러나 몇몇 문제가 이러한 기술의 확산을 제한한다.
이와 같이, 오프 상태에서, 소스 S 및 드레인 D 전극들의 단자들에 걸쳐 고전압이 인가된다. 이것은 메인 층(3) 및 기판(2)에 매우 깊게 침투하는 라인들을 갖는 전기장의 형성을 도출한다. 그 다음, 고강도일 수 있는 전기장은 드레인 전극 D와 기판(2) 사이, 특히 코어 층(3)의 두께에서, 그리고 소스 S와 드레인 D 사이에서 전개된다. 이러한 필드의 강도가, 재료가 더 이상 지지할 수 없는 임계 값(파괴 필드로 공지됨)을 초과하는 것을 회피하기 위해, 주어진 전압 VDS에 대해, 필드 강도 E = VDS/d가 파괴 필드 미만이 되도록 드레인 D와 소스 S를 충분한 거리 d만큼 분리하는 것이 제공되어야 한다. 유사하게, 메인 층(3)은 기판(2)과 드레인 D 사이에서 전개되는 전압(최대 VDS일 수 있음)이 또한 관련된 재료들에서 파괴 필드보다 더 낮은 필드 강도를 도출하도록 충분한 두께로 제공되어야 한다.
트랜지스터를 설계하는 경우 드레인 D와 소스 S 전극 사이의 거리 d를 선택하는 것은 비교적 용이하다. 따라서, 400V 내지 2000V 범위의 전압 VDS에 대해, 5 내지 20 미크론 범위의 거리를 선택할 수 있다.
그러나, 이용가능성 및 비용으로 인해, 특히 선택된 기판(2)이 사파이어보다는 실리콘으로 제조되는 경우, 충분히 두꺼운 III-N 재료들(약 3 미크론 이상)의 메인 층(3)을 갖는 반도체 구조(1)를 제공하는 것은 훨씬 더 어렵다.
따라서, 문헌들 EP1290721 및 WO2013001014는 실리콘으로 제조될 수 있는 기판(2) 상에 III-N 재료의 두꺼운 메인 층(3)을 성장시키기 위한 공지된 기술들의 예들을 제공한다. 이러한 기술들은 III-N 재료들로 제조된 버퍼 층에 또한 III-N 재료로 제조된 적어도 하나의 중간층을 삽입하는 단계를 포함하며, 그 성질은 접촉하는 버퍼 층의 일부를 압축하기 위해 선택된다.
기술의 확산을 제한하는 다른 문제점은, 트랜지스터가 오프 상태에 있는 경우 소스 S와 드레인 D 사이에서 메인 층(3)의 두께에서 흐르는 누설 전류에 관한 것이다. 물론, 이러한 전류는 가능한 한 적은 것이 바람직하다. 이는, 메인 층(3)은 일반적으로 철, 탄소 또는 마그네슘과 같은 p-형 도핑제로 도핑되어 저항성이 되고 이러한 방식으로 누설 전류들의 흐름을 제한하기 때문이다.
그러나, 경험에 따르면, 저항성 도핑에도 불구하고, 구조(1)는 의도된 애플리케이션들에 대해 과도한 누설 전류를 가질 수 있음을 보여준다.
또한, E. Feltin 등에 의한 2001년 11월 12자 문헌 "Stress Control in GaN Grown on Silicon (111) by Metalorganic Vapor Phase Epitaxy" Applied Physics Letters, Vol.79, No. 20; 실리콘으로 제조될 수 있는 기판 상에 III-N 재료의 메인 층을 성장시키는 상이한 기술들을 나타내는 US2006191474호 및 WO0229873호가 공지되어 있다. 이러한 기술은 형성된 구조에 초격자(superlattice)를 삽입하는 것을 제공하고 메인 층의 결정 품질, 특히 이의 전위(dislocation) 밀도의 개선을 관찰한다. 그러나, 이러한 문서들은 구조의 두께에서 형성될 수 있는 누설 전류의 현재 문제를 해결하지 못하며: 이러한 문제는 해결되지 않은 상태로 남아있다.
본 발명은 전술한 단점들의 전부 또는 일부를 극복하는 것을 목적으로 한다. 특히, 고전압들을 견딜 수 있고 누설 전류들의 강도를 제한할 수 있는 트랜지스터를 형성하기 위해 높은 저항성의 두꺼운 메인 층을 지지 기판 상에 갖는 반도체 구조를 제공하는 것을 목적으로 한다.
이러한 목적들 중 하나를 달성하기 위해, 본 발명의 목적은 다음으로 구성된 III-N 재료들을 포함하는 반도체 구조를 제공하는 것이다:
- 지지 기판(support substrate);
- III-N 재료로 제조된 메인 층(main layer) - 메인 층은 지지 기판 상에 배치된 제1 섹션 및
제1 섹션 상에 배치된 제2 섹션을 가짐 -;
- 메인 층의 제2 섹션을 압축(compressing)하기 위해 제1 섹션과 제2 섹션 사이에 배치된 III-N 재료의 중간층(interlayer).
이러한 구조는, 중간층이 다음과 같이 구성되는 것을 특징으로 하며:
· 메인 층의 제1 섹션 상에 배치된 하부 층(lower layer); 및
· 초격자(superlattice)에 의해 형성된 하부 층과 접촉하여 그 위에 배치되는 상부 층(upper layer);
여기서 하부 층은 상부 층보다 높은 전위 밀도(dislocation density)를 갖는다.
이와 같이 형성된 중간층은 구조 내의 누설 전류 또는 누설 전류의 밀도를 제한하는데 특히 효과적이다.
임의의 기술적으로 타당한 조합에 따라 개별적으로 고려되는 본 발명의 다른 유리하고 비포괄적인 특성들에 따르면:
· 하부 층은 상부 층을 형성하는 초격자와 상이한 또는 균일한 층(uniform layer)의 초격자로 구성된다;
· 하부 층을 형성하는 재료의 격자 파라미터는 상부 층을 형성하는 재료의 격자 파라미터보다 작다;
· 상부 층을 형성하는 재료의 격자 파라미터는 하부 층을 형성하는 재료의 격자 파라미터보다 작다;
· 메인 층 및 중간층은 단결정(monocrystalline)이다;
· 반도체 구조는 메인 층의 제2 섹션 상의 제2 중간층 및 제2 중간층 상에 배치된 메인 층의 제3 섹션을 포함한다;
· 제2 중간층은 균일한 층, 초격자 또는 이들의 조합으로 구성된다;
· 적어도 상부 층은 p-형 도핑제(doping agent)를 포함한다;
· 지지 기판은 메인 층보다 낮은 열팽창 계수를 갖는다.
본 발명은 또한 도시된 바와 같은 반도체 구조를 포함하는 반도체 실리콘 웨이퍼 또는 집적 디바이스(integrated device)에 관한 것이다.
본 발명은 또한 지지 기판 상의 III-N 재료들을 포함하는 반도체 구조를 제조하는 방법에 관한 것으로,
- 캐리어 기판(carrier substrate) 상에 III-N 재료로 제조된 메인 층의 형성 ― 메인 층은 제1 섹션 및 제1 섹션 상에 배치된 제2 섹션을 가짐 ―;
- 메인 층의 제2 섹션을 압축하기 위해 제1 섹션과 제2 섹션 사이에 배치된 III-N 재료로 제조된 중간층의 형성을 포함한다.
본 발명에 따르면 중간층의 형성은,
- 제1 온도에서, 메인 층의 제1 섹션 상에 배치된 하부 층의 형성;
- 제2 온도에서, 초격자에 의해 형성되고 하부 층 상에 접촉하여 그 위에 배치되는 상부 층의 형성을 포함한다.
제1 온도는 제2 온도보다 낮다.
개별적으로 또는 임의의 기술적으로 타당한 조합에 따라 고려되는 본 발명의 다른 유리하고 비포괄적인 특성들에 따르면:
- 제1 온도는 1000℃보다 낮다;
- 제2 온도는 1050 내지 1100℃의 범위이다.
본 발명의 다른 특징들 및 이점들은, 첨부된 도면들을 참조하여 후속되는 본 발명의 상세한 설명으로부터 나타날 것이다.
도 1은 본 발명의 배경에 따른 HEMT를 갖는 반도체 구조를 도시한다.
도 2는 본 발명에 따른 III-N 재료들을 포함하는 반도체 구조를 도시한다.
도 3은 본 발명에 따른 III-N 재료들을 포함하는 다른 반도체 구조를 도시한다.
도 4는 본 발명에 따른 반도체 구조의 누설 전류 성능을 도식적으로 예시한다.
다음의 설명을 단순화하기 위해, 본 발명의 다른 실시 예들에서 또는 본 발명의 배경의 제시에서 동일한 참조들은 동일한 엘리먼트들에 대해 사용되거나 동일한 기능을 수행한다.
도 2는 본 발명에 따른 III-N 재료들을 포함하는 반도체 구조를 도시한다.
반도체 구조(1)는 예를 들어 150 mm, 200 mm 또는 심지어 300 mm와 같은 표준 크기의 원형 반도체 웨이퍼의 형태를 취할 수 있다. 그러나, 본 발명은 이러한 형상 또는 이러한 치수들로 제한되지 않는다. 따라서, 반도체 구조(1)가 단일화되거나, 마감되거나 또는 준-마감된 집적 디바이스의 부분을 형성할 때 및 그러한 곳에서, 반도체 구조(1)는 집적 디바이스의 치수들에서 단지 수 밀리미터 내지 수 센티미터로 측정되는 재료의 직사각형 또는 정사각형 블록 형상을 취할 것이다.
반도체 구조(1)는 그 형상이 무엇이든 에피택셜 방식으로 III-N 재료로 제조된 결정질 층을 수용할 수 있는 지지 기판(2)을 포함한다. 비용 및 이용가능성의 이유들로, 지지 기판(2)은 유리하게는 단결정 실리콘, 바람직하게는 결정질 배향(111)으로 제조된다. 그러나, 본 발명은 이러한 재료 및 이러한 배향으로 제한되지 않는다. 선택적으로, 실리콘 탄화물, 대량의 갈륨 질화물, 실리콘(110) 또는 (001) 또는 진보된 기판, 예를 들어, 실리콘-온-절연체 또는 실리콘 탄화물-온-절연체로 제조될 수 있다.
구조(1)는 또한 지지 기판(2) 상에 III-N 재료로 제조된 단결정 메인 층(3)을 포함한다. "III-N 재료"라는 용어는 임의의 재료, 합금 또는 재료 스택 또는 일반적 형태의 합금 BwAlxGayInzN을 의미하며, 여기서 w + x + y + z = 1이다. 메인 층(3)은 지지체(2) 상에 제공된 제1 섹션(3a) 및 제1 섹션(3a) 상에 배치된 제2 섹션(3b)을 포함한다.
메인 층(3)의 성질은 그 두께에 걸쳐 반드시 동일하지는 않다. 따라서, 섹션들(3a, 3b)은 서로 상이한 조성들을 가질 수 있다. 또한, 각각의 섹션(3a, 3b)은 서로 상이한 조성 또는 성질의 복수의 서브-층들로 또한 제조될 수 있다.
메인 층(3)은 구조(1) 상에 형성된 집적 디바이스들을 지지 기판(2)으로부터 분리시키는 것을 가능하게 하는 재료 두께를 제공한다. 이것은, 디바이스가 "온"인 경우 주어진 전압에 대해 지지 기판(2)과 소스 S 또는 드레인 D 전극 사이에서 전개되는 전기장의 강도를 제한한다.
유리하게는, 메인 층(3)의 두께(즉, 지지 기판(2)의 상부면과 반도체 구조(1)의 자유면 사이의 재료의 두께)는 3 미크론 또는 5 미크론 또는 10 미크론보다 크다. 상당한 두께는, 파괴되지 않고 고전압(예를 들어, 1000 V 초과)을 겪을 수 있는 반도체 구조(1) 상에 집적 디바이스를 형성하는 것을 가능하게 한다.
바람직하게는, 구조(1)에 집적 디바이스가 제공되는 경우 구조(1)에서 순환할 수 있는 누설 전류들을 제한하기 위해, 메인 층(3)은 저항성이 되도록 도핑된다. 예를 들어, 이것은 메인 층의 농도가 5><10A18 내지 5><10A19 at/cmA3일 수 있는 탄소 도핑일 수 있다. 이는 또한 예를 들어, 철 또는 마그네슘과 같은 다른 p-형 도핑제일 수 있다.
이러한 농도는 메인 층(3) 및 메인 층의 섹션들(3a, 3b)에서 반드시 균일할 필요는 없다. 이는 이러한 층 및/또는 섹션들(3a, 3b) 내에서, 특히 지지 기판(2)에 수직인 방향에서 상이할 수 있다.
예를 들어, 지지 기판(2)과 접촉하고 있는 메인 층(3)의 섹션(3a)은 이러한 지지체(2)와 접촉하여, 예를 들어 AlN으로 제조된 수백 nm 두께의 제1 핵형성 서브 층을 포함할 수 있어서(도 2에는 도시되지 않음), 지지 기판(2) 상의 메인 층(3)의 나머지 부분의 에피택시를 용이하게 한다. AlN으로 제조된 이러한 핵형성 서브 층은 특히 지지체(2)가 실리콘으로 제조된 경우 유용하다. 핵형성 서브 층 상에서, 섹션(3a)은 또한 하나 이상의 다른 서브 층들, 예를 들어 GaN 또는 AlGaN, 균질 조성 또는 초격자(이러한 용어들은 후술될 것임)를 포함할 수 있다.
본 발명의 배경에 제시된 문헌들에서 언급한 바와 같이, 지지 기판(2)과 단결정 메인 층(3) 사이에 존재할 수 있는 열 팽창 계수들에서의 차이는 메인 층(3)의 고온 형성 동안 및/또는 이의 형성 이후, 특히 구조를 냉각하는 경우 이러한 엘리먼트들에서 높은 응력의 생성을 초래할 수 있다. 지지 기판(2)이 메인 층(3)의 열 팽창 계수보다 작은 열 팽창 계수를 갖는 경우, 이러한 층은 고온 형성 및 주변 온도로의 리턴 이후, 응력 균열을 유발할 수 있는 광범위한 응력을 겪는다. 이는 특히 메인 층(3)이 수 미크론보다 큰 두께를 갖는 경우이다.
이러한 효과를 제한하고, 집적 디바이스를 수용할 수 없는 반도체 구조(1)를 발생시킬 메인 층(3)에서의 균열들의 발생을 방지하기 위해, 본 발명은 메인 층(3)에 개재되고 제1 섹션(3a)과 제2 섹션(3b) 사이에 배치되는 단결정 III-N 재료로 제조되는 중간층(4)을 제공한다. 이러한 중간층(4)은 이의 고온 형성(에피택셜 방식) 동안 메인 층(3)의 제2 섹션(3B)을 압축하도록 구성된다. 주변 온도로 리턴하는 동안, 이러한 압축은 지지 기판(2)이 메인 층(3)보다 낮은 열 팽창 계수를 갖는 경우 균열을 초래할 수 있는 광범위한 응력들을 상쇄시킨다.
본 발명에 따르면, 중간층(4)은 메인 층(3)의 제1 섹션(3a) 상에 배치된 하부 층(4a) 및 하부 층(4a)과 접촉하고 그 위에 배치되는 상부 층(4b)으로 구성된다.
메인 층(3)의 제2 섹션(3b)을 효과적으로 압축하는 것을 돕기 위해, 중간층(4)의 성질 및 조성은, 하부 층(4a)을 형성하는 재료의 격자 파라미터가 상부 층(4b)을 형성하는 재료의 격자 파라미터 층보다 작도록 선택된다. 하부 층(4a)을 형성하는 재료의 격자 파라미터는 제2 섹션(3b)을 형성하는 재료의 격자 파라미터보다 작은 것이 바람직하다. 메인 층(3)의 제2 섹션(3b)을 효과적으로 압축하는 동일한 이유로, 상부 층(4b)은 하부 층(4a)과 직접 접촉한다. 명확성을 위해, "재료 층의 격자 파라미터"라는 용어는 그 층에 의해 정의된 평면 내의 재료의 격자 파라미터를 지칭함을 특정해야 한다.
하부 층(4a)은 균일한 조성의 층으로 제조될 수 있다. 대안적으로, 하부 층(4a)은 초격자로 형성될 수 있다. 두 경우들 모두에서, 하부 층(4a)의 주요 기능은 메인 층(3)의 제2 섹션(3b)을 압축하는 것이다. 이러한 압축을 용이하게 하기 위해, 본 발명의 배경의 문헌 US2006/0191474호에서 언급된 바와 같이, 하부 층(4a)은 비교적 낮은 제1 온도, 예를 들어 1000℃ 미만에서 형성된다. 그 결과, 하부 층(4a)은, TEM 또는 SEM 분석에 의해 결정될 수 있는 바와 같이, 더 낮은 결정 품질을 가지며, 더 상세하게는 10A10 또는 10A11/cmA2에 도달할 수 있는 스레딩(threading) 전위의 농도를 갖는다. 이러한 농도는 III-N 재료들로 제조된 층들의 MOCVD 형성 동안 1000℃ 초과, 통상적으로 1050℃ 내지 1100℃인 보다 통상적인 제2 온도에서 획득된 층들에 존재하는 농도 전위들보다 훨씬 더 크다. 이러한 전위들은 전류에 대한 바람직한 통로들을 형성하며, 따라서 구조의 전기적 비저항을 감소시키는 것을 초래한다.
따라서, 본 발명에 따르면, 중간층(4)은 또한 초격자에 의해 형성된 상부 층(4b)을 포함한다. 상부 층(4b)은 제1 온도보다 높은 종래의 제2 온도에서 형성된다. 이는, 1000℃보다 훨씬 높을 수 있으며, 통상적으로 1050℃ 내지 1100℃이다. 상부 층(4)은 하부 층(4a)의 전위 밀도보다 낮은 전위 밀도를 갖는다. 메인 층의 제2 섹션(3b)의 응력에 기여하는 것에 추가로, 상부 층은 스택의 전기적 속성들을 개선하고 상부 층 놓이는 하부 층(4a)의 전기적 오류들을 상쇄시키는데 특히 효과적이다.
"초격자"라는 용어는 반도체 분야의 통상적인 정의에 따라, 예를 들어 0.5 내지 20 nm 또는 심지어 50 nm와 같은 얇은 층의 주기적인 스택을 의미한다. 그 자체로 널리 공지되어 있는 바와 같이, 형성된 초격자 층은 광 또는 음극선 발광 회절 광선 분석에 의해 가시적일 수 있는 바와 같은 균일한 조성 층과 육안으로 유사하다. 초격자 층의 격자 파라미터는 등가의 균일한 층(이의 조성은 광 또는 음극선 발광 X-선 회절에 의해 가시적일 수 있음)의 격자 파라미터에 대응하는 것을 특정해야 한다.
이는, 메인 층(3)에 대해 도시된 것과 유사하며, 동일한 이유들로, 하부 및/또는 상부 층들(4a, 4b)은 저항성이 되도록 도핑(p-형)되는 것이 유리하다. 이는 5><10A18 내지 5><10A19 at/cmA3 범위일 수 있는 농도의 탄소, 철 또는 마그네슘일 수 있다.
바람직하게는, 중간층(4)은 임의의 과도한 두께를 요구함이 없이 메인 층(3)의 섹션(3b)의 부분들의 효과적인 압축을 유지하기 위해 10 nm 내지 1000 nm 또는 200 nm 내지 1000 nm일 수 있는 두께를 갖는다. 일반적으로, 상부 및 하부 층들(4a, 4b) 각각은 10 내지 약 1000 nm의 두께를 가질 수 있다.
하부 층(4a) 및 상부 층(4b) 둘 모두가 초격자들일 때 및 그러한 곳에서, 이들은 상이한 밀도의 스레딩 전위들을 가져서, 스택에서 2개의 별개의 층들을 서로 구별하는 것이 가능하다.
상부 층(4b)을 균일한 층보다는 초격자로서 형성하는 것은 많은 이점들을 갖는다.
우선, 본 출원인은 이러한 층들의 결정 품질을 손상시키지 않으면서 이러한 층을 크게 (예를 들어, 탄소로 그리고 5><10A19 at/cmA3에서 앞서 언급된 농도 범위 5><10A18로) 도핑할 수 있음을 관찰하였다.
실제로, III-N 재료의 균일한 층에서 고농도의 도핑제가 정공들 또는 다른 표면 형태적 결함들의 형성을 초래할 수 있음이 종종 관찰된다. 이러한 결함은 이들을 포함하는 반도체 구조가 집적 디바이스, 특히 고성능의 전력 디바이스를 수용하기에 부적합하게 만든다. 이는 높은 누설 전류들 및 감소된 파괴 전압을 초래한다.
초격자들로서 구현된 상부 층(4b)은, 이러한 층들이 고농도로 도핑되는 경우에도 이러한 결함들의 등장을 방지한다. 유리하게는, 적어도 이러한 층은 고농도로(예를 들어, 탄소로 그리고 5><10A18 내지 5><10A19 at/cmA3의 상기 농도 범위로) 도핑된다. 그 다음, 이러한 구조(1) 상에 형성된 집적 디바이스의 누설 전류를 제한하는 중간층(4) 및 높은 저항성 반도체 구조(1)가 제공될 수 있다.
또한, 초격자를 형성하는 층들의 스택을 구성하는 많은 인터페이스들은 반도체 구조(1)의 누설 전류들을 절연 및 제한하는데 유리하게 보인다. 특히, 이들은, 때때로 중간층(4)이 본 발명의 배경의 (기본 층과 헤테로 접합부를 형성하는) 균일한 층으로 구성되는 경우 발생하는 상부 층(4b) 하에서(및 하부 층(4a)이 초격자로부터 형성되는 경우 하부 층(4a) 아래에서) 전도성 전자 평면의 발생을 방지 또는 제한한다(이는 누설 전류들의 흐름을 향상시킴). 일반적으로, 초격자 상부 층(4b)은 반도체 구조의 자유 캐리어들에 대한 유효 장벽을 형성한다.
일반적으로, 상부 층(4b) 및 필요하다면 하부 층(4a)을 형성하는 초격자는 패턴 반복으로 형성될 수 있고, 패턴은 적어도 2개의 층들을 포함한다. 제1 층은 w1 + x1 + y1 + z1 = 1인 일반적인 형상 Alw1GaNx1Iny1Bz1N을 가지며, 제2 층은 w2 + x2 + y2 + z2 = 1인 일반적인 형상 Alw2GaNx2Iny2Bz2N을 갖는다. 2개의 층들의 성질들은 상이한데, 즉, 적어도 2개 쌍들 (w1, w2);(x1, x2);(y1, y2);(z1, z2)은 상이하다.
패턴을 형성하는 각각의 층은 통상적으로 0.5 nm 내지 20 nm 또는 심지어 50nm로 매우 얇다. 바람직하게는, 층 두께들은 이들의 임계 두께들보다 작고 전위들의 형성을 제한하도록 선택되어야 한다. 그러나, 본 발명은 이러한 초격자 형상으로 제한되지 않으며, 층들에서 어느 정도의 완화를 제공할 수 있다. 또한, 패턴의 층 두께들은 상호 동일하거나 상이할 수 있다.
상부 층(4b)을 구성하는 패턴은 10 내지 약 1000 나노미터의 두께를 갖는 상부 층(4b)을 형성하기 위해, 이를 포함하는 각각의 층 두께들에 따라 2 내지 500 회 반복될 수 있다. 이는, 초격자로 구성되는 경우, 하부 층(4a)을 구성하는 패턴에도 적용된다.
중간층(4)은 메인 층(3)의 두께 내의 중앙에 배치되는 것이 바람직한데, 즉, 제1 섹션(3a) 및 제2 섹션(3b)의 두께들은 실질적으로 동일하다(50 %에 가깝다). 재료에서 전개되는 응력들은 제조 동안 효율적으로 제어될 수 있다.
예를 들어, 섹션들(3a, 3b) 각각이 2 미크론, 2.5 미크론 또는 3 미크론 미만의 두께를 갖도록 메인 층(3)에 중간층(4)을 삽입하는 것이 제공될 수 있다.
반도체 구조(1)는 특히 메인 층(4)의 두께가 상당한 경우, 특히 5 미크론보다 큰 경우, 하나 초과의 중간층을 가질 수 있다.
따라서, 도 3은 상세히 설명된 도 2에 도시된 구조와 모든 점에서 유사한 구조(1)를 포함하는 반도체 구조(1')를 도시한다. 이러한 구조(1) 및 더 정확하게는 메인 층의 제2 섹션(4b) 상에서, 메인 단결정 층(3)의 제3 섹션(3c)이 그 위에 배치되는 제2 층 단결정 중간층(4c)이 형성된다. 제2 중간층(4c)은 메인 층의 제3 섹션(3c)을 압축한다. 제2 중간층을 구성하는 재료는 메인 층의 제3 섹션(3c)을 구성하는 재료보다 낮은 격자 파라미터를 갖는다.
제2 중간층(4c)은 임의의 적합한 형상을 취할 수 있어서: 균일한 층, 초격자 또는 이들의 조합으로 구성되거나 포함할 수 있다. 이는 특히 중간층(4)과 관련하여 설명된 것과 유사한 하부 층 및 상부 층으로 구성될 수 있다.
중간층(4c) 및 섹션(3c)으로 구성된 구조는 상당한 두께 및 만족스러운 결정 품질의 메인 층(3)을 형성하기 위해 반도체 구조(1) 상에 필요한 만큼 여러 번 적층될 수 있다.
선택된 스택이 무엇이든 간에, 본 발명의 반도체 구조(1, 1')는 예를 들어 기상 에피택시("금속 유기 화학 기상 증착") 또는 "분자 빔 에피택시"에 의한 성장에 의해 달성된다.
메인 층(3) 및 중간층들(4a, 4b, 4c)을 성장시키기 위해, 지지 기판(2)(또는 복수의 지지 기판)이 종래의 장비의 증착 챔버 내에 배치된다.
자체로 널리 공지된 바와 같이, 지지 기판(2)은 증착 전에, 그 표면으로부터 자연 산화물 층을 제거하기 위해 준비될 수 있다.
MOCVD 기술에 따른 증착의 경우, 챔버는 구조를 형성하는 대부분의 층들에 대해 통상적으로 1050℃ 내지 1150℃의 고온들에서 전구체 및 캐리어 가스 흐름들에 의해 교차되며, 약 100 mbar 및 통상적으로 50 내지 200 mbar의 압력에서 유지된다. 성장 조건들, 즉 온도, 압력, 가스 흐름들은 구조(1, 1')를 형성하는 각각의 스택 엘리먼트의 조성, 품질 및 두께를 선택하기 위해 사용된다. 전술한 바와 같이, 하부 층(4a)은 메인 층(3)의 제2 섹션(3b)의 스트레싱(stressing)을 용이하게 하기 위해, 상부 층(4b)의 형성 온도보다 낮은 비교적 낮은 제1 온도에서 형성된다. 중간층(4)의 상부 층(4b)을 포함하는 구조의 다른 층들은 약 1050℃ 내지 1100℃의 비교적 높은 온도에서 형성된다. 예를 들어, Ga 원소의 전구체 가스는 트리-에틸갈륨(조성 Ga(C2H5)3) 또는 트리-에틸갈륨(조성 Ga(C2H5)3)일 수 있고; 원소 Al의 전구체 가스는 트리-메틸알루미늄(조성 Al2(CH3)6) 또는 트리-에틸알루미늄(조성 Al2(C2H5)6)일 수 있고, 원소 III의 전구체는 암모니아(NH3)일 수 있고; 캐리어 가스는 수소 및/또는 질소로 구성되거나 이를 포함할 수 있다.
상기 예로서 나열된 것들과 같이 적어도 하나의 전구체 가스가 탄소인 경우, 성장 조건들은 또한 층들을 진성으로 도핑하기 위해 성장 동안 층들에 혼입되는 탄소의 비율을 제어하는 것을 돕는다. 대안적으로, 일부 층들을 저항성으로 제조하기 위해 추가적인 p-형 외인성 도핑 소스가 사용될 수 있다. 이는 철, 탄소 또는 마그네슘 도핑 소스일 수 있다. 탄소 도핑의 경우, 외인성 도핑 소스는 CCl4, CBr4, C2H2, C2H4, C6H12 등일 수 있다.
예 1:
200 mm 실리콘(111)의 웨이퍼는 Aixtron 또는 Veeco-형 MOCVD 반응기의 증착 챔버에 배치된다. 먼저 이러한 웨이퍼 상에 100 내지 300 nm 두께의 AlN 핵형성 층이 형성된다. 그 다음, 핵형성 층 상에 5 미크론 GaN의 메인 층이 형성된다. 이러한 메인 층에서 지지체로부터 2 미크론 삽입되어, 중간층(4)이 형성되었다. 이러한 중간층은 17 nm 두께의 균일한 AlN 구성의 하부 층(4a)으로 구성된다. 이러한 층은 10A10/cmA2보다 높은 전위 밀도를 갖는다. 이러한 하부 층(4a) 상에는, 1 nm 두께의 20% Al 농도를 갖는 AlGaN의 제1 층 및 1 nm 두께의 제2 GaN 층으로부터 형성된 패턴의 100회 반복으로 구성된 초격자-형상 상부 층(4b)이 형성된다. 이러한 층은 10A10/cmA2보다 낮은 전위 밀도를 갖는다.
따라서, 중간층(4)은 217 nm의 두께를 갖고, 초격자 상부 층(4b)은 알루미늄 함량이 10%인 균질 AlGaN 층과 육안으로 유사하다. 하부 층을 형성하는 AlN 층 및 특정 범위까지 상부 층(4b)을 형성하는 초격자는 메인 층(3)을 구성하는 GaN보다 작은 격자 파라미터를 갖고, 이는 이러한 메인 층(3)의 섹션이 압축되어 유지되게 한다.
이러한 예에서, 메인 층(3) 및 중간층들(4a, 4b)은 모두 이들의 성장 동안 약 10A19 at/cmA3의 농도로 탄소로 도핑된다. GaN의 메인 층(3)은 만족스러운 결정 품질을 갖고, 집적 디바이스를 수용하기에 부적합하게 하는 어떠한 특정한 균열도 갖지 않는다.
예 2:
이러한 예는 이전 예와 동일하지만, 이 때 중간층은 하부 초격자 층(4a)으로 구성된다. 따라서, 하부 층(4a)은 1 nm 두께의 제1 AlN 층 및 0.5 nm 두께의 제2 GaN 층에 의해 형성된 패턴의 10회 반복으로 구성된다. 하부 초격자 층(4a)은 알루미늄 함량이 66%인 15 nm 두께의 균질 AlGaN 층과 육안으로 유사하다.
예 3:
이러한 예는 2개의 중간층들을 갖는 반도체 구조와 관련된다. 예 3에서, 예 1의 반도체 구조 상에 80% 알루미늄의 농도 및 20 nm의 두께를 갖는 AlGaN의 균일한 층으로 구성된 제2 중간층이 형성된다. AlGaN 층 상에 1 미크론 두께의 제3 GaN 섹션이 형성된다.
예 4:
이러한 예는 예 3에 나타난 것에 대한 대안적 구조이다. 이러한 예 4에서, 제2 중간층은 초격자로 구성된다. 초격자는 2 nm의 AlN 층과 2 nm의 AlGaN(60 % Al) 층으로부터 형성된 패턴의 5회 반복으로 형성된다.
비교예 1:
이러한 비교예는 예 1의 구조와 유사하며, 여기서 상부 초격자 층(4b)은 200 nm의 AlGaN(10 % 알루미늄 함량)의 균일한 상부 층으로 대체되었다. 즉, 예 1과 비교예 1의 반도체 구조 사이의 유일한 차이점은, 예 1에서는 상부 층이 초격자의 형태로 제조되는 한편, 비교예 1에서는 상부 층이 균일한 층 형태로 제조된다는 점이다.
도 4는 예 1의 구조 및 비교예 1의 구조의 누설 전류 밀도의 효율을 도식적으로 예시한다.
x-축은 구조의 양측, 즉, 한편으로는 지지 기판(2)의 자유면과 다른 한편으로는 메인 층(3)의 자유면 사이에 인가되는 수직 전압(볼트로 나타냄)을 표현한다. y-축은 이러한 2개의 표면들 사이에 흐르는 전류 밀도를 표현한다(암페어/mmA2 및 대수적 스케일로 나타냄).
인가된 전압에 기초하여, 예 1의 반도체 구조의 경우의 누설 전류 밀도는 이러한 그래프에서 실선으로 도시되어 있다. 인가된 전압에 기초하여, 비교예 1의 반도체 구조의 경우의 누설 전류 밀도는 이러한 그래프에서 점선으로 도시되어 있다. 측정들은 주변 온도에서 수행되었다.
예 1의 구조는 적어도 1000 볼트로 인가된 전압과 무관하게, 전류 밀도의 약 10배를 절감하는 것으로 관찰되었다. 따라서, 예 1의 구조 상에 형성된 정의된 기하구조를 갖는 집적 디바이스(예를 들어, HEMT 디바이스)는 동일한 기하구조를 갖지만 비교예 1의 구조 상에 형성된 동일한 디바이스보다 약 10배 적은 누설 전류를 갖는다.
집적 HEMT-형 디바이스를 구비하는 경우 전력 애플리케이션에서 반도체 구조(1)의 이점들이 도시되었지만, 본 발명은 이러한 애플리케이션 또는 이러한 타입의 디바이스로 제한되지 않는다. 따라서, 본 발명의 반도체 구조(1)는 무선 주파수들, 발광 다이오드들, 및 설명된 전기적 속성들이 유리한 임의의 다른 애플리케이션 또는 디바이스의 분야에서 유리할 것이다.

Claims (15)

  1. III-N 재료들을 포함하는 반도체 구조(1)에 있어서,
    - 지지 기판(support substrate, 2);
    - III-N 재료로 제조된 메인 층(main layer, 3) ― 상기 메인 층(3)은 상기 지지 기판(2) 상에 배치된 제1 섹션(3a) 및 상기 제1 섹션(3a) 상에 배치된 제2 섹션(3b)을 가짐 ―;
    - 상기 메인 층의 상기 제2 섹션(3b)을 압축(compressing)하기 위해 상기 제1 섹션(3a)과 상기 제2 섹션(3b) 사이에 배치된 III-N 재료로 제조된 중간층(interlayer, 4);을 포함하고,
    상기 구조(1)는, 상기 중간층(4)이
    · 상기 메인 층(3)의 상기 제1 섹션(3a) 상에 배치된 하부 층(lower layer, 4a);
    · 초격자(superlattice)로 형성된 상기 하부 층(4a) 상에 배치되고, 상기 하부 층(4a)과 접촉하는 상부 층(upper layer, 4b)으로 구성되고,
    상기 하부 층(4a)은, 상기 상부 층(4b)보다 높은 전위 밀도(dislocation density)를 갖는, 반도체 구조(1).
  2. 제1항에 있어서,
    상기 하부 층(4a)은, 상기 상부 층(4b)을 형성하는 초격자와 상이한 초격자로 형성되는, 반도체 구조(1).
  3. 제1항에 있어서,
    상기 하부 층(4a)은, 균일한 층(uniform layer)으로 형성되는, 반도체 구조(1).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 하부 층(4a)을 형성하는 재료의 격자 파라미터는, 상기 상부 층(4b)을 형성하는 재료의 격자 파라미터보다 작은, 반도체 구조(1).
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 상부 층(4b)을 형성하는 재료의 격자 파라미터는, 상기 메인 층(3)의 상기 제2 섹션(3b)을 형성하는 재료의 격자 파라미터보다 작은, 반도체 구조(1).
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 메인 층(3) 및 상기 중간층(4)은 단결정(monocrystalline)인, 반도체 구조(1).
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 메인 층(3)의 상기 제2 섹션(3b) 상의 제2 중간층(4c) 및
    상기 제2 중간층(4c) 상에 배치된 상기 메인 층의 제3 섹션(3c)을 포함하는, 반도체 구조(1).
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제2 중간층은, 균일한 층, 초격자 또는 이들의 조합으로 형성되는, 반도체 구조(1).
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    적어도 상기 상부 층(4b)은, p-형 도핑제(doping agent)를 포함하는, 반도체 구조(1).
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 지지 기판(2)은, 상기 메인 층(3)보다 낮은 열 팽창 계수를 갖는, 반도체 구조(1).
  11. 제1항 내지 제10항 중 어느 한 항에 따른 반도체 구조(1)를 포함하는 반도체 웨이퍼.
  12. 제1항 내지 제11항 중 어느 한 항에 따른 반도체 구조(1)를 포함하는 집적 디바이스(integrated device).
  13. 지지 기판(2) 상에 III-N 재료들을 포함하는 반도체 구조(1)를 제조하는 방법에 있어서,
    a. 캐리어 기판(carrier substrate, 2) 상에 III-N 재료로 제조된 메인 층(3)을 형성하는 단계 ― 상기 메인 층(3)은 제1 섹션(3a) 및 상기 제1 섹션 상에 배치된 제2 섹션(3b)을 가짐 ―;
    b. 상기 메인 층의 상기 제2 섹션(3b)을 압축하기 위해 상기 제1 섹션(3a)과 상기 제2 섹션(3b) 사이에 배치된 III-N 재료로 제조된 중간층(4)을 형성하는 단계;를 포함하고,
    상기 방법은, 상기 중간층(4)을 형성하는 단계가
    - 제1 온도에서, 상기 메인 층(3)의 상기 제1 섹션(3a) 상에 배치된 하부 층(4a)을 형성하는 단계; 및
    - 제2 온도에서, 상기 하부 층(4a) 상에 배치되고, 상기 하부층(4a)과 접촉하며, 초격자로 형성되는 상부 층(4b)을 형성하는 단계;를 포함하고,
    상기 제1 온도는 상기 제2 온도보다 낮은, 방법.
  14. 제13항에 있어서,
    상기 제1 온도는 1000℃보다 낮은, 방법.
  15. 제13항 또는 제14항에 있어서,
    상기 제2 온도는 1050 내지 1100℃ 범위인, 방법.
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