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KR20180132009A - Thin film transistor using crack guiding structure - Google Patents

Thin film transistor using crack guiding structure Download PDF

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KR20180132009A
KR20180132009A KR1020180151240A KR20180151240A KR20180132009A KR 20180132009 A KR20180132009 A KR 20180132009A KR 1020180151240 A KR1020180151240 A KR 1020180151240A KR 20180151240 A KR20180151240 A KR 20180151240A KR 20180132009 A KR20180132009 A KR 20180132009A
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thin film
film transistor
guiding structure
crack guiding
flexible substrate
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Inventor
윤일구
이상명
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연세대학교 산학협력단
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Abstract

Disclosed is a thin film transistor having a crack guiding structure which can maintain device characteristics of the thin film transistor. According to an embodiment of the present invention, the thin film transistor comprises: a thin film transistor region formed on a flexible substrate on which source/drain and gate electrodes are formed; and a crack guiding structure including a pattern selected by being divided from the thin film transistor region on the flexible substrate.

Description

크랙 가이딩 구조체를 갖는 박막 트랜지스터{THIN FILM TRANSISTOR USING CRACK GUIDING STRUCTURE}[0001] THIN FILM TRANSISTOR USING CRACK GUIDING STRUCTURE WITH CRACK GUIDING STRUCTURE [0002]

본 발명은 크랙 가이딩 구조체를 갖는 박막 트랜지스터에 관한 것으로서, 더욱 상세하게는 박막 트랜지스터에 가해지는 반복적인 폴딩(folding) 또는 휨 현상과 같은 외부 스트레스에 대하여 소자의 성능이 저하되지 않도록 하는 크랙 가이딩 구조체를 갖는 박막 트랜지스터에 관한 것이다.The present invention relates to a thin film transistor having a crack guiding structure, and more particularly, to a thin film transistor having a crack guiding structure for preventing degradation of performance of the device against external stress such as repetitive folding or warping applied to the thin film transistor. RTI ID = 0.0 > structure. ≪ / RTI >

최근, 언제 어디서나 정보를 접할 수 있는 유비쿼터스(ubiquitous) 시대 및 정보화 시대로 접어들면서 컴퓨터, 통신, 정보가 전기전자와 융합되는 디지털 컨버전스(digital convergence)가 빠르게 진행되고 있다. Recently, digital convergence in which computers, communications, and information are fused with electric and electronic devices has rapidly progressed into the ubiquitous era and information age where information can be accessed anytime, anywhere.

이에 따라, 전자 정보 기기와 인간의 인터페이스 역할을 하는 디스플레이(display)의 중요성이 커지면서, 최근에는 차세대 디스플레이인 폴더블 디스플레이(Foldable display) 또는 플렉시블 디스플레이(Flexible display)가 주목받고 있다. As a result, the importance of a display serving as an interface between an electronic information device and a human being has increased, and a foldable display or a flexible display, which is a next generation display, has recently been attracting attention.

폴더블 디스플레이 또는 플렉시블 디스플레이는 박막 트랜지스터와 같은 전기적 소자를 포함하며, 플라스틱 등과 같은 유연성 있는 재료를 사용하여 제작이 가능해졌다.Foldable displays or flexible displays include electronic devices such as thin film transistors and are made possible using flexible materials such as plastic.

그러나, 이러한 폴더블 디스플레이 또는 플렉시블 디스플레이는 반복적인 폴딩(folding) 또는 휨 현상 발생 시에도 성능에 문제가 없어야 하는데, 폴딩(folding)의 횟수 또는 휨의 정도에 따라 전기적 소자의 변형(strain)이 발생하여, 폴더블 디스플레이 또는 플렉시블 디스플레이 성능에 불량이 발생하는 문제점이 있다.However, such a foldable display or a flexible display should have no problem in performance even when a folding or bending phenomenon occurs repetitively. A strain of the electric device occurs due to the number of times of folding or the degree of bending. Thus, there is a problem that the performance of the foldable display or the flexible display is poor.

특히, 폴딩(folding) 또는 휨 현상과 같은 외부 스트레스(stress)가 전기적 소자에 전달되어 전기적 소자의 변형(strain)이 크게 발생하게 되면 폴더블 디스플레이 및 플렉시블 디스플레이의 성능은 급격하게 저하될 수 있다.Particularly, when external stress such as folding or warping is transmitted to the electric element, and the strain of the electric element is greatly generated, the performance of the foldable display and the flexible display may be drastically deteriorated.

이러한 외부 스트레스(stress)는 크랙(crack) 또는 열화 현상을 발생시켜 전기적 소자의 특성을 약화시키는 단점이 있다.This external stress has the disadvantage of cracking or deterioration and weakening the characteristics of the electric element.

이에, 전기적 소자 근처의 소자 구동에 영향을 미치지 않는 영역에 크랙 가이딩 구조를 배치함으로서, 전기적 소자의 신뢰성을 향상시키는 기술이 요구된다.Therefore, there is a need for a technique for improving the reliability of an electric element by disposing a crack guiding structure in a region that does not affect device driving near the electric element.

대한민국 공개특허 제2016-0047132호(2016.05.02), "플렉서블 박막 트랜지스터 기판 및 플렉서블 유기 발광 표시 장치"Korean Patent Publication No. 2016-0047132 (May 2016.05), "Flexible Thin Film Transistor Substrate and Flexible Organic Light Emitting Display Device" 대한민국 공개특허 제2015-0037159호(2003.09.19), "플렉서블 표시장치 및 그 제조 방법"Korean Patent Laid-Open Publication No. 2015-0037159 (Sep. 19, 2003), "Flexible Display Device and Manufacturing Method Thereof" 미국 등록특허 제8987733호(2015.03.24), "ARRAY SUBSTRATE FOR FLEXIBLE DISPLAY DEVICE"U.S. Patent No. 8987733 (Feb. 24, 2014), "ARRAY SUBSTRATE FOR FLEXIBLE DISPLAY DEVICE"

본 발명의 실시예는 플렉시블(flexible) 기판 상의 박막 트랜지스터 영역의 외부에 배치되는 크랙 가이딩 구조체를 통해 박막 트랜지스터의 소자적 특성을 유지할 수 있도록 하는 크랙 가이딩 구조를 갖는 박막 트랜지스터를 제공하고자 한다.An embodiment of the present invention is to provide a thin film transistor having a crack guiding structure capable of maintaining elemental characteristics of a thin film transistor through a crack guiding structure disposed outside a thin film transistor region on a flexible substrate.

또한, 본 발명은 외부 스트레스에 박막 트랜지스터 영역보다 약한 물성을 갖는 양각 또는 음각 패턴을 포함하는 크랙 가이딩 구조를 통해 외부 스트레스가 박막 트랜지스터로 전달되지 못하도록 하는 크랙 가이딩 구조를 갖는 박막 트랜지스터를 제공하고자 한다.The present invention also provides a thin film transistor having a crack guiding structure that prevents external stress from being transmitted to a thin film transistor through a crack guiding structure including a positive or negative pattern having weaker physical properties than an area of a thin film transistor do.

또한, 본 발명은 라인 패턴 및 섬(island) 패턴을 갖는 크랙 가이딩 구조를 통해 박막 트랜지스터의 소자적 특성을 유지할 수 있도록 하는 크랙 가이딩 구조를 갖는 박막 트랜지스터를 제공하고자 한다.It is another object of the present invention to provide a thin film transistor having a crack guiding structure capable of maintaining elemental characteristics of a thin film transistor through a crack guiding structure having a line pattern and an island pattern.

본 발명의 실시예에 따른 크랙 가이딩 구조체를 갖는 박막 트랜지스터는 플렉시블(flexible) 기판; 상기 플렉시블 기판 상에 형성된 소스/드레인 전극 및 게이트 전극이 형성된 박막 트랜지스터 영역; 상기 박막 트랜지스터 영역과 구분되고, 상기 플렉시블 기판의 상면에 배치되어, 선정된 패턴을 포함하는 크랙 가이딩 구조체를 포함한다. A thin film transistor having a crack guiding structure according to an embodiment of the present invention includes a flexible substrate; A thin film transistor region in which a source / drain electrode and a gate electrode are formed on the flexible substrate; And a crack guiding structure separated from the thin film transistor region and disposed on the upper surface of the flexible substrate and including a predetermined pattern.

또한, 상기 크랙 가이딩 구조체는 상기 박막 트랜지스터 영역보다 외부 스트레스에 약한 물성을 가질 수 있다.Further, the crack guiding structure may have weaker physical properties than the thin film transistor region in external stress.

또한, 상기 크랙 가이딩 구조체는 상기 박막 트랜지스터 영역보다 외부 스트레스에 약한 물성을 갖는 양각 또는 음각 패턴을 포함할 수 있다.In addition, the crack guiding structure may include a relief pattern or a relief pattern having weak physical properties to external stress than the thin film transistor region.

또한, 상기 크랙 가이딩 구조체는 상기 플렉시블 기판의 상면에 일측 방향으로 연장되는 라인 패턴을 포함할 수 있다.The crack guiding structure may include a line pattern extending in one direction on the upper surface of the flexible substrate.

또한, 상기 라인 패턴은 상기 박막 트랜지스터 영역보다 외부 스트레스에 약한 물질로 증착된 양각 패턴을 가질 수 있다.In addition, the line pattern may have a relief pattern deposited with a substance less susceptible to external stress than the thin film transistor region.

또한, 상기 크랙 가이딩 구조체는 상기 플렉시블 기판의 상면에 섬(island) 패턴을 포함할 수 있다.In addition, the crack guiding structure may include an island pattern on the upper surface of the flexible substrate.

또한, 상기 섬 패턴은 상기 박막 트랜지스터 영역보다 외부 스트레스에 약한 물질로 증착된 양각 패턴을 가질 수 있다.In addition, the island pattern may have a relief pattern deposited with a substance less susceptible to external stress than the thin film transistor region.

또한, 상기 크랙 가이딩 구조체는 상기 박막 트랜지스터 영역을 포위하는 위치에 형성되고, 적어도 일부와 평행한 형태로 배치될 수 있다.Further, the crack guiding structure may be formed at a position surrounding the thin film transistor region, and may be arranged in parallel with at least a part of the structure.

본 발명의 실시예에 따르면, 크랙 가이딩 구조체를 갖는 박막 트랜지스터는 플렉시블(flexible)기판 상의 박막 트랜지스터 영역 외부에 배치되는 크랙 가이딩 구조체를 통해 외부 스트레스가 박막 트랜지스터로 전달되지 못하도록 하여 박막 트랜지스터의 소자적 특성을 유지할 수 있다. According to an embodiment of the present invention, a thin film transistor having a crack guiding structure prevents external stress from being transmitted to the thin film transistor through a crack guiding structure disposed outside a thin film transistor region on a flexible substrate, It is possible to maintain the characteristic of the enemy.

도 1은 본 발명의 실시예에 따른 일측 방향으로 연장되는 음각 라인 패턴을 갖는 크랙 가이딩 구조체를 포함하는 플렉시블 기판을 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 일측 방향으로 연장되는 양각 라인 패턴을 갖는 크랙 가이딩 구조체를 포함하는 플렉시블 기판을 도시한 도면이다.
도 3은 본 발명의 실시예에 따른 음각 섬(island) 패턴을 갖는 크랙 가이딩 구조체를 포함하는 플렉시블 기판을 도시한 도면이다.
도 4는 본 발명의 실시예에 따른 양각 섬(island) 패턴을 갖는 크랙 가이딩 구조체를 포함하는 플렉시블 기판을 도시한 도면이다.
도 5는 본 발명의 실시예에 따른 크랙 가이딩 구조체를 포함하는 박막 트랜지스터 및 크랙 가이딩 구조체를 포함하지 않는 박막 트랜지스터의 초기 특성 대비 폴딩(folding) 또는 휨 현상과 같은 외부스트레스(stress)에 따른 열화 현상을 나타내는 그래프를 도시한다.1 is a view showing a flexible substrate including a crack guiding structure having a relief line pattern extending in one direction according to an embodiment of the present invention.
2 is a view showing a flexible substrate including a crack guiding structure having an embossed line pattern extending in one direction according to an embodiment of the present invention.
3 is a view showing a flexible substrate including a crack guiding structure having a relief island pattern according to an embodiment of the present invention.
4 is a view showing a flexible substrate including a crack guiding structure having an embossed island pattern according to an embodiment of the present invention.
FIG. 5 is a graph illustrating a relationship between an initial characteristic of a thin film transistor including a crack guiding structure and a thin film transistor not including a crack guiding structure according to external stress such as a folding or bending phenomenon according to an embodiment of the present invention. Showing a graph showing deterioration phenomenon.

이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings and accompanying drawings, but the present invention is not limited to or limited by the embodiments.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is noted that the terms "comprises" and / or "comprising" used in the specification are intended to be inclusive in a manner similar to the components, steps, operations, and / Or additions.

본 명세서에서 사용되는 "실시예", "예", "측면", "예시" 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.As used herein, the terms "embodiment," "example," "side," "example," and the like should be construed as advantageous or advantageous over any other aspect or design It does not.

또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or'이기보다는 포함적인 논리합 'inclusive or'를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다'라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.Also, the term 'or' implies an inclusive or 'inclusive' rather than an exclusive or 'exclusive'. That is, unless expressly stated otherwise or clear from the context, the expression 'x uses a or b' means any of the natural inclusive permutations.

또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.Also, the phrase "a" or "an ", as used in the specification and claims, unless the context clearly dictates otherwise, or to the singular form, .

아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예들을 설명하기 위한 예시적 용어로 이해되어야 한다.The terms used in the following description are chosen to be generic and universal in the art to which they are related, but other terms may exist depending on the development and / or change in technology, customs, preferences of the technician, and the like. Accordingly, the terminology used in the following description should not be construed as limiting the technical thought, but should be understood in the exemplary language used to describe the embodiments.

또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.Also, in certain cases, there may be a term chosen arbitrarily by the applicant, in which case the detailed description of the meaning will be given in the corresponding description section. Therefore, the term used in the following description should be understood based on the meaning of the term, not the name of a simple term, and the contents throughout the specification.

한편, 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되지 않는다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.On the other hand, the terms first, second, etc. may be used to describe various elements, but the elements are not limited by terms. Terms are used only for the purpose of distinguishing one component from another.

또한, 막, 층, 영역, 구성 요청 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.It will also be understood that when an element such as a film, layer, region, configuration request, etc. is referred to as being "on" or "on" another element, And the like are included.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless defined otherwise, all terms (including technical and scientific terms) used herein may be used in a sense commonly understood by one of ordinary skill in the art to which this invention belongs. Also, commonly used predefined terms are not ideally or excessively interpreted unless explicitly defined otherwise.

한편, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. The terminology used herein is a term used for appropriately expressing an embodiment of the present invention, which may vary depending on the user, the intent of the operator, or the practice of the field to which the present invention belongs. Therefore, the definitions of these terms should be based on the contents throughout this specification.

이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 일측 방향으로 연장되는 음각 라인 패턴을 갖는 크랙 가이딩 구조체를 포함하는 플렉시블 기판을 도시한 도면이다.1 is a view showing a flexible substrate including a crack guiding structure having a relief line pattern extending in one direction according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터(100)는 플렉시블 기판(110) 상에 형성된 소스/드레인 전극 및 게이트 전극이 형성된 박막 트랜지스터 영역(120)과, 박막 트랜지스터 영역(120)과 구분되고 플렉시블 기판(110)의 일측에 배치되어 일측 방향으로 연장되는 음각 라인 패턴을 갖는 크랙 가이딩 구조체(130)를 포함한다.1, a thin film transistor 100 according to an exemplary embodiment of the present invention includes a thin film transistor region 120 having a source / drain electrode and a gate electrode formed on a flexible substrate 110, a thin film transistor region 120, And a crack guiding structure 130 which is disposed at one side of the flexible substrate 110 and has an engraved line pattern extending in one direction.

박막 트랜지스터(100)는 oxide TFT, LTPS TFT 및 organic TFT 중 어느 하나일 수 있으며, 이에 한정되지 않는다. The thin film transistor 100 may be any one of an oxide TFT, an LTPS TFT, and an organic TFT, but is not limited thereto.

박막 트랜지스터(100)는 특정 방향으로 폴딩(folding) 또는 휨 현상과 같은 외부스트레스(stress)가 발생될 수 있다.The thin film transistor 100 may experience an external stress such as a folding or warping phenomenon in a specific direction.

박막 트랜지스터 영역(120)은 플렉시블 기판(110) 상면에 배치될 수 있다. 설명의 편의를 위해, 도 1에는 1개의 박막 트랜지스터 영역(120)만을 도시하였으나, 플렉시블 기판(110)에 배치될 수 있는 박막 트랜지스터 영역(120)의 수는 이에 한정되지 않는다. The thin film transistor region 120 may be disposed on the upper surface of the flexible substrate 110. Although only one thin film transistor region 120 is shown in FIG. 1 for the sake of convenience, the number of thin film transistor regions 120 that can be disposed on the flexible substrate 110 is not limited thereto.

박막 트랜지스터 영역(120)은 플렉시블 기판(110) 상에 형성되는 게이트 전극, 상기 게이트 전극 상에 형성되는 게이트 절연층, 상기 게이트 절연층 상에 형성되는 채널층 및 상기 채널층 상에 형성되는 소스/드레인 전극을 포함하는 하부 게이트(bottom gate)구조를 포함할 수 있다.The thin film transistor region 120 includes a gate electrode formed on the flexible substrate 110, a gate insulating layer formed on the gate electrode, a channel layer formed on the gate insulating layer, and a source / And a bottom gate structure including a drain electrode.

또한, 박막 트랜지스터 영역(120)은 플렉시블 기판(110) 상에 형성되는 소스/드레인 전극, 상기 소스/드레인 전극 상에 형성되는 채널층, 상기 채널층 상에 형성되는 게이트 절연층 및 상기 게이트 절연층 상에 형성되는 게이트 전극을 포함하는 상부 게이트(bottom gate)구조를 포함할 수 있다.The thin film transistor region 120 includes source / drain electrodes formed on the flexible substrate 110, a channel layer formed on the source / drain electrodes, a gate insulating layer formed on the channel layer, And may include a bottom gate structure including a gate electrode formed on the gate electrode.

플렉시블 기판(110)은 플라스틱, 금속 박막, PET 및 PI 중 어느 하나가 사용될 수 있으나, 이에 한정되지 않고, 유연한 특성을 갖는 재료이면 제한없이 사용 가능하다.The flexible substrate 110 may be made of any one of plastic, metal thin film, PET, and PI. However, the flexible substrate 110 is not limited thereto, and any flexible material can be used without limitation.

플렉시블 기판(110)은 소자가 형성된 영역 즉, 박막 트랜지스터 영역(120)을 제외한 영역에서, 유연성을 위해 얇은 두께로 형성되어 휨 응력에 높은 신뢰성을 가지고, 유연성이 향상될 수 있다.The flexible substrate 110 is formed to have a thin thickness for flexibility in a region where the device is formed, that is, in a region except for the thin film transistor region 120, so that the flexible substrate 110 can have high reliability in bending stress and flexibility.

크랙 가이딩 구조체(130)는 플렉시블 기판(110)의 상면에 박막 트랜지스터 영역(120)과 구분되어 배치된다. 예를 들어, 크랙 가이딩 구조체(130)는 박막 트랜지스터 영역(120)과 사전에 설정된 일정 거리를 두고 배치될 수 있다.The crack guiding structure 130 is separated from the thin film transistor region 120 on the upper surface of the flexible substrate 110. For example, the crack guiding structure 130 may be disposed at a predetermined distance from the thin film transistor region 120. [

크랙 가이딩 유도체(130)는 박막 트랜지스터(100)의 회로가 동작하는 데 있어 불필요한 영역에 배치될 수 있다. 예를 들어, 크랙 가이딩 유도체(130)는 박막 트랜지스터 영역(120)과 구분되는 플렉시블 기판(110) 상의 영역에 배치될 수 있다. 크랙 가이딩 유도체(130)에 의해 외부로부터 가해지는 폴딩으로 인해 발생되는 인장력이 박막 트랜지스터 영역(120) 에 전달되는 것을 차단하고, 폴딩으로 인해 발생되는 크랙이 박막 트랜지스터 영역(120)에 전파되는 것을 차단한다.The crack guiding derivative 130 can be disposed in an unnecessary region for the circuit of the thin film transistor 100 to operate. For example, the crack guiding derivative 130 may be disposed in a region on the flexible substrate 110 that is separated from the thin film transistor region 120. The tensile force generated due to the folding applied from the outside by the crack guiding derivative 130 is prevented from being transmitted to the thin film transistor region 120 and the crack generated due to the folding propagates to the thin film transistor region 120 .

크랙 가이딩 구조체(130)는 외부 스트레스(stress)에 대해 박막 트랜지스터 영역(120)보다 약한 물성을 가진다.The crack guiding structure 130 has weaker physical properties than the thin film transistor region 120 for external stress.

또한, 크랙 가이딩 구조체(130)는 플렉시블 기판(110)의 상면에 배치되고, 일측 방향으로 연장되는 홈 형태로 식각되어 생성된 라인 패턴일 수 있다.The crack guiding structure 130 may be a line pattern disposed on the upper surface of the flexible substrate 110 and formed by etching in a groove shape extending in one direction.

또한, 크랙 가이딩 구조체(130)는 플렉시블 기판(120)의 상면에 위치하는 박막 트랜지스터 영역(120)을 포위하는 위치에 형성되고, 적어도 일부와 평행한 형태로 배치될 수 있다.The crack guiding structure 130 may be formed at a position surrounding the thin film transistor region 120 located on the upper surface of the flexible substrate 120, and may be arranged in parallel with at least a part of the thin film transistor region.

또한, 크랙 가이딩 구조체(130)는 박막 트랜지스터 영역(120)에 크랙이 생기는 것을 방지할 수 있다.Also, the crack guiding structure 130 can prevent a crack from being generated in the thin film transistor region 120.

구체적으로는 크랙 가이딩 구조체(130)는 폴딩(folding) 또는 휨 현상과 같은 외부스트레스에 의해 박막 트랜지스터(100)에 가해지는 힘을 분산시키거나 외부스트레스에 의해 발생되는 열화 현상을 방지할 수 있다.Specifically, the crack guiding structure 130 can disperse the force applied to the thin film transistor 100 by external stress such as folding or warping or prevent deterioration caused by external stress .

즉, 박막 트랜지스터(100)에 폴딩 또는 휨 현상과 같은 외부스트레스가 발생할 경우 크랙 가이딩 구조체(130)에 의해 폴딩 또는 휨 현상과 같은 외부스트레스로 인한 크랙 및 열화 현상은 줄어들 수 있다. That is, when external stress such as folding or warping occurs in the thin film transistor 100, cracking and deterioration due to external stress such as folding or warping by the crack guiding structure 130 can be reduced.

예를 들어, 크랙 가이딩 구조체(130)에 의해 박막 트랜지스터 영역(120)으로 전달되는 외부 스트레스에 의해 발생되는 크랙이 크랙 가이딩 구조체(130)로 전달되도록 하여 박막 트랜지스터 영역(120)으로는 크랙 현상이 차단되고, 폴딩(folding)시 발생되는 인장력이 완화될 수 있다. For example, a crack generated by external stress transmitted to the thin film transistor region 120 by the crack guiding structure 130 is transmitted to the crack guiding structure 130, so that cracks are generated in the thin film transistor region 120, The phenomenon is blocked, and the tensile force generated at the time of folding can be relaxed.

본 발명의 실시예에 따르면, 박막 트랜지스터(100) 상에 크랙 발생 현상이 줄어듦에 따라, 박막 트랜지스터(100)의 열화 현상 또한 방지될 수 있다. 따라서, 박막 트랜지스터(100)의 수명은 길어질 수 있다. According to the embodiment of the present invention, as the occurrence of cracks on the thin film transistor 100 is reduced, the deterioration phenomenon of the thin film transistor 100 can also be prevented. Therefore, the lifetime of the thin film transistor 100 can be prolonged.

또한, 크랙 가이딩 구조체(130)는 플렉시블 기판(110)의 상면에 위치하는 박막 트랜지스터 영역(120)을 포위하는 위치에 형성될 경우, 플렉시블 기판(110)을 가로 방향, 세로 방향 또는 사선 방향을 포함하는 다양한 방향으로 폴딩(folding)하더라도, 박막 트랜지스터(100)의 열화 현상은 감소할 수 있다. 박막 트랜지스터 영역(120)을 포위하는 크랙 가이딩 구조체(130)는 박막 트랜지스터(100)에 가해지는 인장력의 크기를 감소시킬 수 있다. 따라서, 박막 트랜지스터(100)의 수명은 길어질 수 있다.When the crack guiding structure 130 is formed at a position surrounding the thin film transistor region 120 located on the upper surface of the flexible substrate 110, the flexible substrate 110 may be arranged in a transverse direction, The degradation phenomenon of the thin film transistor 100 can be reduced even if it is folded in various directions including the above. The crack guiding structure 130 surrounding the thin film transistor region 120 can reduce the magnitude of the tensile force applied to the thin film transistor 100. Therefore, the lifetime of the thin film transistor 100 can be prolonged.

도 1에 도시된 바와 같이 본 발명의 실시예에 따른 크랙 가이딩 구조체(130)는 크랙의 형태(140)를 포함할 수 있다. 예를 들어, 크랙 가이딩 구조체(130)는 박막 트랜지스터(100)에 반복적인 폴딩 또는 휨 현상과 같은 외부스트레스에 의해 박막 트랜지스터 영역(120)에 전달되는 크랙 현상을 차단할 수 있다.As shown in FIG. 1, the crack guiding structure 130 according to an embodiment of the present invention may include a crack shape 140. For example, the crack guiding structure 130 may block the cracking phenomenon transmitted to the thin film transistor region 120 by external stress such as repetitive folding or bending phenomenon in the thin film transistor 100.

크랙 가이딩 구조체(130)에 외부 스트레스가 전달되고, 도 1에 도시된 바와 같은 크랙 가이딩 구조체(130)에 크랙의 형태(140)가 유도될 수 있다.External stress may be transmitted to the crack guiding structure 130 and a shape 140 of the crack may be induced in the crack guiding structure 130 as shown in FIG.

크랙의 형태(140)는 폴딩(folding)의 가로 방향, 세로 방향 및 사선 방향을 포함하는 다양한 방향에 따라, 크랙 가이딩 구조체(130)의 형태에 따라 다양한 형태를 나타낼 수 있으며 도 1에 나타난 형태만으로 제한되지 않는다.The shape of the crack 140 may exhibit various shapes depending on the shape of the crack guiding structure 130 along various directions including the lateral direction, the longitudinal direction and the oblique direction of the folding, But is not limited to.

도 2는 본 발명의 실시예에 따른 일측 방향으로 연장되는 양각 라인 패턴을 갖는 크랙 가이딩 구조체를 포함하는 플렉시블 기판을 도시한 도면이다.2 is a view showing a flexible substrate including a crack guiding structure having an embossed line pattern extending in one direction according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터(200)는 플렉시블 기판(110) 상에 형성된 소스/드레인 전극 및 게이트 전극이 형성된 박막 트랜지스터 영역(120)과, 박막 트랜지스터 영역(120)과 구분되고 플렉시블 기판(110)의 일측에 배치되어 일측 방향으로 연장되는 양각 라인 패턴을 갖는 크랙 가이딩 구조체(210)를 포함한다.2, a thin film transistor 200 according to an embodiment of the present invention includes a thin film transistor region 120 having a source / drain electrode and a gate electrode formed on a flexible substrate 110, a thin film transistor region 120, And a crack guiding structure 210 having an embossed line pattern arranged on one side of the flexible substrate 110 and extending in one direction.

이하, 도 1에 도시된 구성과 참조 부호 및 명칭이 동일한 구성 요소는 도 1에 도시된 구성과 동일한 동작을 수행하므로, 이에 대한 상세한 설명은 생략한다.Hereinafter, components having the same reference numerals and the same names as those shown in FIG. 1 perform the same operations as those shown in FIG. 1, and a detailed description thereof will be omitted.

플렉시블 기판(110)은 플라스틱, 금속 박막, PET 및 PI 등이 사용될 수 있으며, 이에 한정되지 않고, 유연한 특성을 갖는 재료로 형성될 수 있다.The flexible substrate 110 may be made of plastic, metal thin film, PET, PI, etc., but not limited thereto, and may be formed of a material having flexible characteristics.

플렉시블 기판(110)은 소자가 형성되는 지역 즉, 박막 트랜지스터 영역(120)을 제외한 영역에서, 유연성을 위해 얇은 두께로 형성되어 휨 응력에 높은 신뢰성을 가지고, 유연성이 향상될 수 있다.The flexible substrate 110 may be formed to have a thin thickness for flexibility in a region where elements are formed, that is, in a region except for the thin film transistor region 120, so that the flexible substrate 110 can have high reliability in bending stress and flexibility.

크랙 가이딩 구조체(210)는 외부 스트레스(stress)에 대해 박막 트랜지스터 영역(120)보다 약한 물성을 가진다.The crack guiding structure 210 has weaker physical properties than the thin film transistor region 120 for external stress.

크랙 가이딩 구조체(210)는 플렉시블 기판(110)의 상면에 박막 트랜지스터 영역(120)과 구분되어 배치된다. 예를 들어, 크랙 가이딩 구조체(210)는 박막 트랜지스터 영역(120)과 사전에 설정된 일정 거리를 두고 배치될 수 있다.The crack guiding structure 210 is separated from the thin film transistor region 120 on the upper surface of the flexible substrate 110. For example, the crack guiding structure 210 may be disposed at a predetermined distance from the thin film transistor region 120.

또한, 크랙 가이딩 구조체(210)는 플렉시블 기판(110)의 상면에 배치되고, 일측 방향으로 연장되는 양각 라인 패턴으로, 박막 트랜지스터(200)보다 외부 스트레스에 약한 물성을 갖는 물질이 증착되어 생성된 형태일 수 있다.The crack guiding structure 210 is a relief line pattern disposed on the upper surface of the flexible substrate 110 and extending in one direction. The crack guiding structure 210 is formed by depositing a material having weak physical properties against external stress, Lt; / RTI >

또한, 크랙 가이딩 구조체(210)에 증착되는 상기 물질이 박막 트랜지스터 영영역(120)의 높이보다 더 높게 증착되는 경우, 크랙 가이딩 구조체(210)에 상대적으로 더 많은 힘이 인가되어 박막 트랜지스터(200)의 신뢰성을 높일 수 있다.In addition, when the material deposited on the crack guiding structure 210 is deposited higher than the height of the thin film transistor area 220, more force is applied to the crack guiding structure 210, 200 can be increased in reliability.

또한, 크랙 가이딩 구조체(210)는 플렉시블 기판(110)의 상면에 위치하는 박막 트랜지스터 영역(120)을 포위하는 위치에 형성되고, 적어도 일부와 평행한 형태로 배치될 수 있다.In addition, the crack guiding structure 210 may be formed at a position surrounding the thin film transistor region 120 located on the upper surface of the flexible substrate 110, and may be arranged in parallel with at least a part of the structure.

크랙 가이딩 구조체(210)는 박막 트랜지스터 영역(120)에 크랙이 생기는 것을 방지할 수 있다.The crack guiding structure 210 can prevent the thin film transistor region 120 from being cracked.

구체적으로는 크랙 가이딩 구조체(210)는 폴딩(folding) 또는 휨 현상과 같은 외부스트레스(stress)에 의해 박막 트랜지스터(200)에 가해지는 힘을 분산시키거나 외부스트레스에 의해 발생되는 열화 현상을 방지할 수 있다.Specifically, the crack guiding structure 210 may be formed by dispersing a force applied to the thin film transistor 200 by external stress such as folding or warping, or by preventing deterioration caused by external stress can do.

즉, 박막 트랜지스터(200)에 폴딩 또는 휨 현상과 같은 외부스트레스가 발생할 경우 크랙 가이딩 구조체(210)에 의해 폴딩 또는 휨 현상과 같은 외부스트레스로 인한 크랙 및 열화 현상은 줄어들 수 있다.That is, when external stress such as folding or warping occurs in the thin film transistor 200, cracking and deterioration due to external stress such as folding or bending due to the crack guiding structure 210 can be reduced.

예를 들어, 크랙 가이딩 구조체(210)에 의해 박막 트랜지스터 영역(120)으로 전달되는 외부 스트레스에 의해 발생되는 크랙이 크랙 가이딩 구조체(210)로 전달되도록 하여 박막 트랜지스터 영역(120)으로는 크랙 현상이 차단되고, 폴딩(folding)시 발생되는 인장력이 완화될 수 있다.For example, a crack generated by external stress transmitted to the thin film transistor region 120 by the crack guiding structure 210 is transmitted to the crack guiding structure 210, so that cracks are generated in the thin film transistor region 120, The phenomenon is blocked, and the tensile force generated at the time of folding can be relaxed.

본 발명의 실시 예에 따르면, 박막 트랜지스터(200) 상에 크랙 발생 현상이 줄어듦에 따라, 박막 트랜지스터(200)의 열화 현상 또한 방지될 수 있다. 따라서, 박막 트랜지스터(200)의 수명은 길어질 수 있다. According to the embodiment of the present invention, as the phenomenon of cracks on the thin film transistor 200 is reduced, the deterioration phenomenon of the thin film transistor 200 can also be prevented. Therefore, the lifetime of the thin film transistor 200 can be prolonged.

또한, 크랙 가이딩 구조체(210)는 플렉시블 기판(110)의 상면에 위치하는 박막 트랜지스터 영역(120)을 포위하는 위치에 형성될 경우, 플렉시블 기판(110)을 가로 방향, 세로 방향 또는 사선 방향을 포함하는 다양한 방향으로 폴딩(folding)하더라도, 박막 트랜지스터(200)의 열화 현상은 감소할 수 있다. 박막 트랜지스터 영역(120)을 포위하는 크랙 가이딩 구조체(210)는 박막 트랜지스터(200)에 가해지는 인장력의 크기를 감소시킬 수 있다. 따라서, 박막 트랜지스터(200)의 수명은 길어질 수 있다. When the crack guiding structure 210 is formed at a position surrounding the thin film transistor region 120 located on the upper surface of the flexible substrate 110, the flexible substrate 110 may be arranged in a transverse direction, The deterioration phenomenon of the thin film transistor 200 can be reduced even if it is folded in various directions including the above. The crack guiding structure 210 surrounding the thin film transistor region 120 can reduce the magnitude of the tensile force applied to the thin film transistor 200. Therefore, the lifetime of the thin film transistor 200 can be prolonged.

도 3은 본 발명의 실시예에 따른 음각 섬(island) 패턴을 갖는 크랙 가이딩 구조체를 포함하는 플렉시블 기판을 도시한 도면이다.3 is a view showing a flexible substrate including a crack guiding structure having a relief island pattern according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터(300)는 플렉시블 기판(110)상에 형성된 소스/드레인 전극 및 게이트 전극이 형성된 박막 트랜지스터 영역(120)과, 박막 트랜지스터 영역(120)과 구분되고 플렉시블 기판(110)의 일측에 배치되어 간헐적으로 끊어진 형태의 음각 섬 패턴을 갖는 크랙 가이딩 구조체(310)를 포함한다. 3, a thin film transistor 300 according to an embodiment of the present invention includes a thin film transistor region 120 having a source / drain electrode and a gate electrode formed on a flexible substrate 110, a thin film transistor region 120, And a crack guiding structure 310 disposed on one side of the flexible substrate 110 and having intermittently broken concave island patterns.

이하, 도 1 내지 도 2에 도시된 구성과 참조 부호 및 명칭이 동일한 구성 요소는 도 1 내지 도 2에 도시된 구성과 동일한 동작을 수행하므로, 이에 대한 상세한 설명은 생략한다.Hereinafter, components having the same reference numerals and the same names as those shown in FIGS. 1 and 2 perform the same operations as those shown in FIGS. 1 and 2, and a detailed description thereof will be omitted.

플렉시블 기판(110)은 플라스틱, 금속 박막, PET 및 PI 등이 사용될 수 있으며, 이에 한정되지 않고, 유연한 특성을 갖는 재료이면 제한없이 사용 가능하다.The flexible substrate 110 may be made of plastic, metal thin film, PET, PI, or the like, but is not limited thereto. Any flexible material can be used without limitation.

플렉시블 기판(110)은 소자가 형성된 지역 즉, 박막 트랜지스터 영역(120)을제외한 영역에서, 유연성을 위해 얇은 두께로 형성되어 휨 응력에 높은 신뢰성을 가지고, 유연성이 향상될 수 있다.The flexible substrate 110 is formed to have a thin thickness for flexibility in a region where the device is formed, that is, in a region excluding the thin film transistor region 120, so that the flexible substrate 110 has high reliability in bending stress and flexibility.

크랙 가이딩 구조체(310)는 외부 스트레스(stress)에 대해 박막 트랜지스터(300)보다 약한 물성을 가진다.The crack guiding structure 310 has weaker physical properties than the thin film transistor 300 for external stress.

크랙 가이딩 구조체(310)는 플렉시블 기판(110)의 상면에 박막 트랜지스터(120)영역과 구분되어 배치된다. 예를 들어, 크랙 가이딩 구조체(310)는 박막 트랜지스터 영역(120)을 제외한 플렉시블 기판(120)의 상면에 홈 형태로 식각되어 생성된 섬 패턴일 수 있다.The crack guiding structure 310 is disposed on the upper surface of the flexible substrate 110 separately from the thin film transistor 120 region. For example, the crack guiding structure 310 may be an island pattern generated by etching a groove on the upper surface of the flexible substrate 120 except for the thin film transistor region 120.

또한, 크랙 가이딩 구조체(310)가 포함하는 각각의 식각되어 생성된 섬 패턴은 박막 트랜지스터 영역(120) 및 크랙 가이딩 구조체(310)가 포함하는 홈 형태로 식각된 섬 패턴 각각과 사전에 설정된 일정 거리를 두고 배치될 수 있다.Each of the etched and generated island patterns included in the crack guiding structure 310 is set in advance with each of the island patterns etched in the groove shape included in the thin film transistor region 120 and the crack guiding structure 310 They can be arranged at a certain distance.

또한, 크랙 가이딩 구조체(310)는 플렉시블 기판(110)의 상면에 배치되는 박막 트랜지스터(110)영역을 포위하는 위치에 형성되고, 적어도 일부와 평행한 형태로 배치될 수 있다.In addition, the crack guiding structure 310 may be formed at a position surrounding the thin film transistor 110 region disposed on the upper surface of the flexible substrate 110, and may be disposed in parallel with at least a portion thereof.

또한, 섬 패턴 음각 크랙 가이딩 구조체(310)는 플렉시블 기판(110)의 상면에 간헐적으로 끊어져 점선 형태를 나타내는 섬 패턴을 포함하고, 크랙을 유도함으로서 박막 트랜지스터(300)의 손상을 줄일 수 있다.In addition, the island pattern intaglio crack guiding structure 310 includes island patterns that are intermittently broken on the upper surface of the flexible substrate 110 to show a dotted line shape, and the damage of the thin film transistor 300 can be reduced by inducing cracks.

크랙 가이딩 구조체(310)는 박막 트랜지스터 영역(120)에 크랙이 생기는 것을 방지할 수 있다.The crack guiding structure 310 can prevent the thin film transistor region 120 from being cracked.

구체적으로는 크랙 가이딩 구조체(310)는 폴딩(folding) 또는 휨 현상과 같은 외부스트레스(stress)에 의해 박막 트랜지스터(300)에 가해지는 힘을 분산시키거나 외부스트레스에 의해 발생되는 열화 현상을 방지할 수 있다.Specifically, the crack guiding structure 310 may be configured to disperse a force applied to the thin film transistor 300 by external stress such as folding or warping, or to prevent deterioration caused by external stress can do.

즉, 박막 트랜지스터(300)에 폴딩 또는 휨 현상과 같은 외부스트레스가 발생할 경우 크랙 가이딩 구조체(310)에 의해 폴딩 또는 휨 현상과 같은 외부스트레스로 인한 크랙 및 열화 현상은 줄어들 수 있다.That is, when external stress such as folding or warping occurs in the thin film transistor 300, cracking and deterioration due to external stress such as folding or warping by the crack guiding structure 310 can be reduced.

예를 들어, 크랙 가이딩 구조체(310)에 의해 박막 트랜지스터 영역(120)으로 전달되는 외부 스트레스에 의해 발생되는 크랙이 크랙 가이딩 구조체(310)로 전달되도록 하여 박막 트랜지스터 영역(120)으로는 크랙 현상이 차단되고, 폴딩(folding)시 발생되는 인장력이 완화될 수 있다. For example, a crack generated by external stress transmitted to the thin film transistor region 120 by the crack guiding structure 310 is transmitted to the crack guiding structure 310, so that cracks are generated in the thin film transistor region 120, The phenomenon is blocked, and the tensile force generated at the time of folding can be relaxed.

본 발명의 실시 예에 따르면, 박막 트랜지스터(300) 상에 크랙 발생 현상이 줄어듦에 따라, 박막 트랜지스터(300)의 열화 현상 또한 방지될 수 있다. 따라서, 박막 트랜지스터(300)의 수명은 길어질 수 있다. According to the embodiment of the present invention, as the occurrence of cracks on the thin film transistor 300 is reduced, the deterioration phenomenon of the thin film transistor 300 can also be prevented. Therefore, the lifetime of the thin film transistor 300 can be prolonged.

또한, 크랙 가이딩 구조체(310)는 플렉시블 기판(110)의 상면에 위치하는 박막 트랜지스터 영역(120)을 포위하는 위치에 형성될 경우, 플렉시블 기판(110)을 가로 방향, 세로 방향 또는 사선 방향을 포함하는 다양한 방향으로 폴딩(folding)하더라도, 박막 트랜지스터(300)의 열화 현상은 감소할 수 있다. 박막 트랜지스터 영역(120)을 포위하는 크랙 가이딩 구조체(310)는 박막 트랜지스터(300)에 가해지는 인장력의 크기를 감소시킬 수 있다. 따라서, 박막 트랜지스터(300)의 수명은 길어질 수 있다. When the crack guiding structure 310 is formed at a position surrounding the thin film transistor region 120 located on the upper surface of the flexible substrate 110, the flexible substrate 110 may be arranged in a transverse direction, The deterioration phenomenon of the thin film transistor 300 can be reduced even if it is folded in various directions including the above. The crack guiding structure 310 surrounding the thin film transistor region 120 can reduce the magnitude of the tensile force applied to the thin film transistor 300. Therefore, the lifetime of the thin film transistor 300 can be prolonged.

도 4는 본 발명의 실시예에 따른 양각 섬(island) 패턴을 갖는 크랙 가이딩 구조체를 포함하는 플렉시블 기판을 도시한 도면이다.4 is a view showing a flexible substrate including a crack guiding structure having an embossed island pattern according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터(400)는 플렉시블 기판(110) 상에 형성된 소스/드레인 전극 및 게이트 전극이 형성된 박막 트랜지스터 영역(120)과, 박막 트랜지스터 영역(120)과 구분되고 플렉시블 기판(110)의 일측에 배치되어 양각 섬 패턴을 갖는 크랙 가이딩 구조체(410)를 포함한다.4, a thin film transistor 400 according to an exemplary embodiment of the present invention includes a thin film transistor region 120 having a source / drain electrode and a gate electrode formed on a flexible substrate 110, a thin film transistor region 120, And a crack guiding structure 410 disposed on one side of the flexible substrate 110 and having a relief island pattern.

이하, 도 1 내지 도 3에 도시된 구성과 참조 부호 및 명칭이 동일한 구성 요소는 도 1 내지 도 3에 도시된 구성과 동일한 동작을 수행하므로, 이에 대한 상세한 설명은 생략한다.Hereinafter, components having the same reference numerals and names as those shown in Figs. 1 to 3 perform the same operations as those shown in Figs. 1 to 3, and therefore, detailed description thereof will be omitted.

플렉시블 기판(110)은 플라스틱, 금속 박막, PET 및 PI 등이 사용될 수 있으며, 이에 한정되지 않고, 유연한 특성을 갖는 재료로 형성될 수 있다.The flexible substrate 110 may be made of plastic, metal thin film, PET, PI, etc., but not limited thereto, and may be formed of a material having flexible characteristics.

플렉시블 기판(110)은 소자가 형성된 지역 즉, 박막 트랜지스터 영역(120)을제외한 영역에서, 유연성을 위해 얇은 두께로 형성되어 휨 응력에 높은 신뢰성을 가지고, 유연성이 향상될 수 있다.The flexible substrate 110 is formed to have a thin thickness for flexibility in a region where the device is formed, that is, in a region excluding the thin film transistor region 120, so that the flexible substrate 110 has high reliability in bending stress and flexibility.

크랙 가이딩 구조체(410)는 외부 스트레스(stress)에 대해 박막 트랜지스터(400)보다 약한 물성을 가진다.The crack guiding structure 410 has weaker physical properties than the thin film transistor 400 for external stress.

크랙 가이딩 구조체(410)는 플렉시블 기판(110)의 상면에 박막 트랜지스터 영역(120)과 구분되어 배치된다. 예를 들어, 크랙 가이딩 구조체(410)는 박막 트랜지스터 영역(120)을 제외한 플렉시블 기판(120)의 상면에 섬 패턴으로 증착되어 생성될 수 있다.The crack guiding structure 410 is separated from the thin film transistor region 120 on the upper surface of the flexible substrate 110. For example, the crack guiding structure 410 may be formed by depositing an island pattern on the upper surface of the flexible substrate 120 except for the thin film transistor region 120.

또한, 크랙 가이딩 구조체(410)가 포함하는 각각의 증착되어 생성된 섬 패턴은 박막 트랜지스터 영역(120) 및 크랙 가이딩 구조체(410)가 포함하는 섬 패턴으로 증착된 각각과 사전에 설정된 일정 거리를 두고 배치될 수 있다.In addition, each deposited and generated island pattern included in the crack guiding structure 410 may have a predetermined distance (for example, a predetermined distance) from each of the island patterns included in the thin film transistor region 120 and the crack guiding structure 410 Respectively.

또한, 크랙 가이딩 구조체(410)에 증착되는 물질이 박막 트랜지스터 영역(120)의 높이보다 더 높게 증착되는 경우, 크랙 가이딩 구조체(410)에 상대적으로 더 많은 힘이 인가되어 박막 트랜지스터(400)의 신뢰성을 높일 수 있다.In addition, when the material deposited on the crack guiding structure 410 is deposited higher than the height of the thin film transistor region 120, relatively more force is applied to the crack guiding structure 410, It is possible to increase the reliability.

또한, 크랙 가이딩 구조체(410)는 플렉시블 기판(110)의 상면에 배치되는 박막 트랜지스터 영역(120)을 포위하는 위치에 형성되고, 적어도 일부와 평행한 형태로 배치될 수 있다.The crack guiding structure 410 may be formed at a position surrounding the thin film transistor region 120 disposed on the upper surface of the flexible substrate 110, and may be arranged in parallel with at least a part of the structure.

또한, 크랙 가이딩 구조체(410)는 플렉시블 기판(110)의 상면에 간헐적으로 끊어져 점선 형태를 나타내는 섬 패턴을 포함하여 크랙을 유도함으로서, 박막 트랜지스터(400)의 손상을 줄일 수 있다.In addition, the crack guiding structure 410 intermittently breaks on the upper surface of the flexible substrate 110 to induce a crack including an island pattern showing a dotted line shape, thereby reducing damage to the thin film transistor 400.

크랙 가이딩 구조체(410)는 박막 트랜지스터 영역(120)에 크랙이 생기는 것을 방지할 수 있다.The crack guiding structure 410 can prevent the thin film transistor region 120 from being cracked.

구체적으로는 크랙 가이딩 구조체(410)는 폴딩(folding) 또는 휨 현상과 같은 외부스트레스(stress)에 의해 박막 트랜지스터(400)에 가해지는 힘을 분산시키거나 외부스트레스에 의해 발생되는 열화 현상을 방지할 수 있다.Specifically, the crack guiding structure 410 may be configured to disperse a force applied to the thin film transistor 400 by external stress such as folding or warping, or to prevent deterioration caused by external stress can do.

즉, 박막 트랜지스터(400)에 폴딩 또는 휨 현상과 같은 외부스트레스가 발생할 경우 크랙 가이딩 구조체(410)에 의해 폴딩 또는 휨 현상과 같은 외부스트레스로 인한 크랙 및 열화 현상은 줄어들 수 있다.That is, when external stress such as folding or warping occurs in the thin film transistor 400, cracking and deterioration due to external stress such as folding or warping by the crack guiding structure 410 can be reduced.

예를 들어, 크랙 가이딩 구조체(410)에 의해 박막 트랜지스터 영역(120)으로 전달되는 외부 스트레스에 의해 발생되는 크랙이 크랙 가이딩 구조체(410)로 전달되도록 하여 박막 트랜지스터 영역(120)으로는 크랙 현상이 차단되고, 폴딩(folding)시 발생되는 인장력이 완화될 수 있다.For example, a crack generated by external stress transmitted to the thin film transistor region 120 by the crack guiding structure 410 is transmitted to the crack guiding structure 410, so that cracks are generated in the thin film transistor region 120, The phenomenon is blocked, and the tensile force generated at the time of folding can be relaxed.

본 발명의 실시 예에 따르면, 박막 트랜지스터(400) 상에 크랙 발생 현상이 줄어듦에 따라, 박막 트랜지스터(400)의 열화 현상 또한 방지될 수 있다. 따라서, 박막 트랜지스터(400)의 수명은 길어질 수 있다. According to the embodiment of the present invention, as the occurrence of cracks on the thin film transistor 400 is reduced, deterioration of the thin film transistor 400 can also be prevented. Therefore, the lifetime of the thin film transistor 400 can be prolonged.

또한, 크랙 가이딩 구조체(410)는 플렉시블 기판(110)의 상면에 배치되는 박막 트랜지스터 영역(120)을 포위하는 위치에 형성될 경우, 플렉시블 기판(110)을 가로 방향, 세로 방향 또는 사선 방향을 포함하는 다양한 방향으로 폴딩(folding)하더라도, 박막 트랜지스터(400)의 열화 현상은 감소할 수 있다. 박막 트랜지스터 영역(120)을 포위하는 크랙 가이딩 구조체(410)는 박막 트랜지스터(400)에 가해지는 인장력의 크기를 감소시킬 수 있다. 따라서, 박막 트랜지스터(400)의 수명은 길어질 수 있다.When the crack guiding structure 410 is formed at a position surrounding the thin film transistor region 120 disposed on the upper surface of the flexible substrate 110, the flexible substrate 110 may be arranged in a transverse direction, The deterioration phenomenon of the thin film transistor 400 can be reduced even if it is folded in various directions including the above. The crack guiding structure 410 surrounding the thin film transistor region 120 can reduce the magnitude of the tensile force applied to the thin film transistor 400. Therefore, the lifetime of the thin film transistor 400 can be prolonged.

도 5는 본 발명의 실시예에 따른 크랙 가이딩 구조체를 포함하는 박막 트랜지스터 및 크랙 가이딩 구조체를 포함하지 않는 박막 트랜지스터의 초기 특성 대비 폴딩(folding) 또는 휨 현상과 같은 외부스트레스(stress)에 따른 열화 현상을 설명하기 위한 그래프를 도시한 것이다.FIG. 5 is a graph illustrating a relationship between an initial characteristic of a thin film transistor including a crack guiding structure and a thin film transistor not including a crack guiding structure according to external stress such as a folding or bending phenomenon according to an embodiment of the present invention. And a graph for explaining the deterioration phenomenon.

보다 상세하게는, 도 5는 폴딩(foliding)횟수에 따라 크랙 가이딩 구조체를 포함하는 박막 트랜지스터에 전류가 흐르는 양을 정규화한 ION,WCG 및 크랙 가이딩 구조체를 포함하지 않는 박막 트랜지스터에 전류가 흐르는 양을 정규화한 ION,WOCG를 도시한 것이다.More specifically, FIG. 5 is a graph showing a relationship between currents I ON, W CG, and I C , which are obtained by normalizing the amount of current flowing through a thin film transistor including a crack guiding structure according to the number of times of fibrillation , And I ON, WOCG which normalize the flowing amount.

도 5를 참조하면, 본 발명의 실시예에 따른 크랙 가이딩 구조체를 갖는 박막 트랜지스터의 경우, 반복적인 폴딩(folding)이 발생하더라도 상기 박막 트랜지스터에 발생하는 열화 현상은 거의 발생되지 않을 수 있다. 예를 들어, 상기 박막 트랜지스터에 흐르는 전류의 양을 측정하여 도 5의 ION,WCG와 같이 그래프로 나타냄으로서, 반복적인 폴딩(folding)이 발생하더라도 소자의 특성이 초기 특성 대비 저하되지 않은 것을 확인할 수 있다.Referring to FIG. 5, in the case of a thin film transistor having a crack guiding structure according to an embodiment of the present invention, even when repeated folding occurs, the deterioration occurring in the thin film transistor may hardly occur. For example, the amount of current flowing through the thin film transistor is measured and shown in a graph like I ON and WCG in FIG. 5 , so that even when repeated folding occurs, it is confirmed that the characteristics of the device are not lowered compared to the initial characteristics .

반면, 크랙 가이딩 구조체를 갖지 않는 박막 트랜지스터의 경우, 반복적인 폴딩(folding)에 의해 상기 박막 트랜지스터에 발생하는 열화 현상은 점점 증가할 수 있다. 예를 들어, 상기 박막 트랜지스터에 흐르는 전류의 양을 측정하여 도 5의 ION,WOCG와 같이 그래프로 나타냄으로서, 반복적인 폴딩이 발생할 경우 소자의 특성이 초기 특성 대비 점점 저하되는 것을 확인할 수 있다. On the other hand, in the case of a thin film transistor having no crack guiding structure, deterioration occurring in the thin film transistor due to repetitive folding may increase. For example, the amount of current flowing in the thin film transistor is measured and shown in a graph like I ON and WOCG in FIG. 5 , so that it is confirmed that when the repeated folding occurs, the characteristics of the device are gradually lowered compared to the initial characteristics.

보다 상세하게는, 예를 들어, 25000번의 폴딩(foliding)을 한 경우 크랙 가이딩 구조체를 갖는 상기 박막 트랜지스터의 경우, 폴딩의 횟수가 0일 때와 비교하여, 전류가 흐르는 양을 나타내는 수치인 ION,WCG에 변화가 없다. 그러나, 크랙 가이딩 구조체를 갖지 않는 상기 박막 트랜지스터의 경우, 전류가 흐르는 양을 나타내는 수치인 ION,WOCG가 폴딩의 횟수가 0일 때보다 낮아진 형태를 나타낼 수 있다.More specifically, for example, in the case of the thin film transistor having a crack guiding structure in which the number of times of folding is 25000, the number of times of folding is 0, There is no change in ON and WCG . However, in the case of the thin film transistor having no crack guiding structure, the values I ON and WOCG indicating the amount of current flowing can be lower than when the number of times of folding is zero.

상기 박막 트랜지스터에 발생하는 열화 현상에 의해 전기적 소자로서의 신뢰성은 낮아질 수 있다. 따라서, 플렉시블 기판 상에 크랙 가이딩 구조체를 배치함으로서, 크랙 및 열화 현상으로 인한 소자의 특성 저하를 방지하고, 소자의 신뢰성을 유지할 수 있다.The reliability as an electric element can be lowered by the deterioration phenomenon occurring in the thin film transistor. Therefore, by disposing the crack guiding structure on the flexible substrate, deterioration of characteristics of the device due to cracking and deterioration can be prevented, and the reliability of the device can be maintained.

상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.Although the embodiments have been described with reference to specific embodiments and drawings, those skilled in the art will appreciate that various modifications and changes may be made thereto without departing from the scope of the present invention. For example, it is to be understood that the techniques described may be performed in a different order than the described methods, and / or that components of the described systems, structures, devices, circuits, Lt; / RTI > or equivalents, even if it is replaced or replaced.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

100: 박막 트랜지스터
110: 플렉시블 기판
120: 박막 트랜지스터 영역
130: 크랙 가이딩 구조체
140: 크랙의 형태
200: 박막 트랜지스터
210: 크랙 가이딩 구조체
300: 박막 트랜지스터
310: 크랙 가이딩 구조체
400: 박막 트랜지스터
410: 크랙 가이딩 구조체100: thin film transistor
110: flexible substrate
120: thin film transistor region
130: crack guiding structure
140: Form of crack
200: thin film transistor
210: Crack guiding structure
300: thin film transistor
310: Crack guiding structure
400: thin film transistor
410: Crack guiding structure

Claims (6)

플렉시블(flexible) 기판;
상기 플렉시블 기판 상에 형성된 소스/드레인 전극 및 게이트 전극이 형성된 박막 트랜지스터 영역; 및
상기 플렉시블 기판의 상면에 상기 박막 트랜지스터 영역과 구분되어 설정된 거리만큼 이격되어 배치되고, 상기 플렉시블 기판이 홈 형태로 식각되어 형성된 패턴을 포함하는 크랙 가이딩 구조체
를 포함하고,
상기 크랙 가이딩 구조체는 외부 스트레스에 의해 유도된 크랙의 형태를 포함하며, 상기 박막 트랜지스터 영역을 포위하도록 상기 박막 트랜지스터가 동작하는 데 있어 불필요한 영역에 배치되고, 상기 박막 트랜지스터 영역보다 외부 스트레스에 약한 물성을 가지며 상기 박막 트랜지스터 영역과 적어도 일부와 평행한 형태로 배치되어 외부로부터 가해지는 폴딩으로 인해 발생되는 인장력 및 크랙이 상기 박막 트랜지스터 영역에 전달되는 것을 차단하는 것을 특징으로 하는 박막 트랜지스터.
A flexible substrate;
A thin film transistor region in which a source / drain electrode and a gate electrode are formed on the flexible substrate; And
Wherein the flexible substrate is spaced apart from the thin film transistor region by a predetermined distance on the upper surface of the flexible substrate,
Lt; / RTI >
Wherein the crack guiding structure includes a shape of a crack induced by external stress and is disposed in an unnecessary area for operating the thin film transistor to surround the thin film transistor region, And is disposed in parallel with at least a portion of the thin film transistor region to prevent a tensile force and a crack generated due to folding applied from the outside from being transmitted to the thin film transistor region.
제1항에 있어서,
상기 크랙 가이딩 구조체는
상기 박막 트랜지스터 영역보다 외부 스트레스에 약한 물성을 갖는 양각 패턴을 포함하는 것을 특징으로 하는 박막 트랜지스터.
The method according to claim 1,
The crack guiding structure
Wherein the thin film transistor region includes a relief pattern having physical properties weaker than external stress.
제1항에 있어서,
상기 크랙 가이딩 구조체는
상기 플렉시블 기판의 상면에 일측 방향으로 연장되는 라인 패턴
을 포함하는 것을 특징으로 하는 박막 트랜지스터.
The method according to claim 1,
The crack guiding structure
A line pattern extending in one direction on the upper surface of the flexible substrate;
And a gate electrode formed on the gate insulating film.
제3항에 있어서,
상기 라인 패턴은
상기 박막 트랜지스터 영역보다 외부 스트레스에 약한 물질로 증착된 양각 패턴을 갖는 것을 특징으로 하는 박막 트랜지스터.
The method of claim 3,
The line pattern
Wherein the thin film transistor region has an embossed pattern that is deposited with a material less susceptible to external stress than the thin film transistor region.
제1항에 있어서,
상기 크랙 가이딩 구조체는
상기 플렉시블 기판의 상면에 섬(island) 패턴
을 포함하는 것을 특징으로 하는 박막 트랜지스터.
The method according to claim 1,
The crack guiding structure
An island pattern is formed on the upper surface of the flexible substrate,
And a gate electrode formed on the gate insulating film.
제5항에 있어서,
상기 섬 패턴은
상기 박막 트랜지스터 영역보다 외부 스트레스에 약한 물질로 증착된 양각 패턴을 갖는 것을 특징으로 하는 박막 트랜지스터.
6. The method of claim 5,
The island pattern
Wherein the thin film transistor region has an embossed pattern that is deposited with a material less susceptible to external stress than the thin film transistor region.
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