KR20180106805A

KR20180106805A - Digital-to-time converter and operating method thereof

Info

Publication number: KR20180106805A
Application number: KR1020170103208A
Authority: KR
Inventors: 김남석
Original assignee: 삼성전자주식회사
Priority date: 2017-03-16
Filing date: 2017-08-14
Publication date: 2018-10-01
Also published as: KR102419641B1

Abstract

Disclosed is a digital-time converter and a semiconductor device including the same. According to an embodiment of the present invention, the digital-time converter includes: a digital-analog converter generating a pre-charge voltage corresponding to the value of a digital code; a lamp generator pre-charging a capacitor connected to a first node based on the pre-charge voltage, and generating a lamp voltage on the first node by charging or discharging the capacitor based on a reference current provided from a current source in response to the transition of an input clock; and a comparator generating an output clock based on the lamp voltage. The lamp generator includes: a first switching circuit providing a first current pass between the first node and second node connected with the current source; and a second switching circuit providing a second current pass from a power voltage to the second node.

Description

[0001] Digital-to-time converter and operating method [0002]

본 개시의 기술적 사상은 디지털-타임 컨버터에 관한 것으로서, 상세하게는 디지털-타임 컨버터 및 디지털-타임 컨버터의 동작 방법에 관한 것이다. Technical aspects of the present disclosure relate to a digital-to-time converter, and in particular, to a method of operation of a digital-to-time converter and a digital-to-time converter.

디지털-타임 컨버터(DTC)는 수신되는 디지털 코드에 따라 시간 지연량을 제어한다. DTC는 샘플링 오실로스코프, 분수형-N 위상 동기 루프(fractional-N PLL) 및 시간 인터리빙된 아날로그-디지털 컨버터(time interleaved ADC) 등에 이용될 수 있다. 분수형-N 위상 동기 루프(fractional-N PLL)에 구비되는 DTC는 타임-디지털 컨버터(TDC)의 비선형성을 완화시킬 수 있다. 한편, DTC의 비선형성은 DTC가 구비되는 반도체 장치의 정확도 또는 특성 향상을 제한한다.The digital-to-time converter (DTC) controls the amount of time delay according to the received digital code. The DTC can be used for a sampling oscilloscope, a fractional-N phase-locked loop (PLL), and a time interleaved analog-to-digital converter (ADC). The DTC provided in the fractional-N phase-locked loop (fractional-N PLL) can mitigate the non-linearity of the time-to-digital converter (TDC). On the other hand, the non-linearity of the DTC restricts the improvement of the accuracy or characteristics of the semiconductor device in which the DTC is provided.

본 개시의 기술적 사상이 해결하려는 과제는 높은 선형성을 갖는 디지털-타임 컨버터를 제공하는데 있다.The problem to be solved by the technical idea of the present disclosure is to provide a digital-to-time converter with high linearity.

본 개시의 기술적 사상에 따른 디지털-타임 컨버터는, 디지털 코드의 값에 대응하는 프리차지 전압을 생성하는 디지털-아날로그 컨버터; 상기 프리차지 전압을 기초로 제1 노드에 연결된 커패시터를 프리차지하고, 입력 클럭의 천이에 응답하여, 전류 소스에서 제공되는 기준 전류를 기초로 상기 커패시터를 차지 또는 디스차지하여 상기 제1 노드에서 램프 전압을 생성하는 램프 생성기; 및 상기 램프 전압을 기초로 출력 클럭을 생성하는 비교기를 포함하고, 상기 램프 생성기는, 상기 전류 소스가 연결된 제2 노드와 상기 제1 노드 사이에 제1 전류 패스를 제공하는 제1 스위칭 회로; 및 상기 제2 노드에 전원 전압으로부터의 제2 전류 패스를 제공하는 제2 스위칭 회로를 포함할 수 있다.According to a technical idea of the present disclosure, a digital-to-time converter includes: a digital-to-analog converter for generating a pre-charge voltage corresponding to a value of a digital code; Charging the capacitor connected to the first node based on the precharge voltage and responsive to the transition of the input clock to charge or discharge the capacitor based on the reference current provided by the current source, A ramp generator for generating a ramp signal; And a comparator for generating an output clock based on the ramp voltage, the ramp generator comprising: a first switching circuit providing a first current path between a second node coupled to the current source and the first node; And a second switching circuit for providing a second current path from the power supply voltage to the second node.

본 개시의 기술적 사상에 따른 디지털-타임 컨버터는, 디지털 코드의 적어도 하나의 상위 비트를 기초로 입력 클럭을 제1 지연량 만큼 지연시킨 제1 클럭을 생성하는 제1 지연 셀; 및 상기 디지털 코드의 적어도 하나의 하위 비트를 기초로 상기 제1 클럭을 제2 지연량 만큼 지연시킨 제2 클럭을 생성하는 제2 지연 셀을 포함하고, 상기 제1 지연 셀은, 상기 적어도 하나의 상위 비트의 값에 따라 레벨이 가변되는 프리차지 전압을 생성하는 제1 디지털-아날로그 컨버터, 상기 입력 클럭이 천이되면, 상기 프리차지 전압을 기초로, 상기 프리차지 전압의 레벨로부터 제1 기울기로 레벨이 변하는 제1 램프 전압을 생성하고, 상기 램프 전압을 제1 출력 노드를 통해 출력하는 제1 램프 생성기; 및 상기 제1 램프 전압의 레벨을 제1 기준 전압의 레벨과 비교하고, 비교 결과를 상기 제1 클럭으로서 생성하는 제1 비교기를 포함할 수 있다.According to a technical idea of the present disclosure, a digital-to-time converter includes: a first delay cell for generating a first clock by delaying an input clock by a first delay amount based on at least one upper bit of a digital code; And a second delay cell for generating a second clock that delays the first clock by a second delay amount based on at least one lower bit of the digital code, A first digital-to-analog converter for generating a precharge voltage whose level is variable according to a value of an upper bit, a first digital-to-analog converter for converting a level of the precharge voltage from a level of the precharge voltage to a first slope A first ramp generator for generating a first ramp voltage that varies and outputting the ramp voltage through a first output node; And a first comparator for comparing a level of the first ramp voltage with a level of a first reference voltage and generating a comparison result as the first clock.

본 개시의 기술적 사상에 따른 디지털-타임 컨버터는, 디지털 코드의 상위 비트들을 기초로 기준 클럭을 제1 지연량 만큼 지연시킨 제1 클럭을 생성하는 제1 지연 셀; 상기 디지털 코드의 중간 비트들을 기초로 상기 제1 클럭을 제2 지연량 만큼 지연시킨 제2 클럭을 생성하는 제2 지연 셀; 및 상기 디지털 코드의 하위 비트들을 기초로 상기 제2 클럭을 제3 지연량 만큼 지연시킨 출력 클럭을 생성하는 제3 지연 셀을 포함하고, 상기 제1 지연 셀 및 상기 제2 지연 셀 각각은, 수신되는 비트들의 값에 대응하는 레벨의 프리차지 전압을 생성하는 디지털-아날로그 컨버터(DAC); 상기 프리차지 전압을 기초로 제1 노드의 전압 레벨을 일정한 기울기로 상기 프리차지 전압의 레벨로부터 변화시키는 램프 생성기; 및 상기 제1 노드의 전압 레벨의 변화를 기초로 출력 클럭을 생성하는 비교기를 포함할 수 있다.According to an aspect of the present invention, there is provided a digital-to-time converter comprising: a first delay cell for generating a first clock by delaying a reference clock by a first delay amount based on upper bits of a digital code; A second delay cell for generating a second clock by delaying the first clock by a second delay amount based on the intermediate bits of the digital code; And a third delay cell for generating an output clock in which the second clock is delayed by a third delay amount based on the lower bits of the digital code, wherein each of the first delay cell and the second delay cell comprises: A digital-to-analog converter (DAC) that generates a precharge voltage at a level corresponding to the value of the bits; A ramp generator for varying the voltage level of the first node from the level of the precharge voltage at a constant slope based on the precharge voltage; And a comparator that generates an output clock based on a change in the voltage level of the first node.

본 개시의 기술적 사상에 따른 디지털-타임 컨버터는 프리차지된 커패시터로부터 일정한 전류를 차지 또는 디스차지함으로써, 선형성을 향상시킬 수 있다. The digital-to-time converter according to the teachings of the present disclosure can improve linearity by charging or discharging a constant current from the precharged capacitor.

또한, 본 개시의 기술적 사상에 따른 디지털-타임 컨버터는, 램프 전압을 기준 전압과 비교함으로써, 프리차지 전압의 다이나믹 레인지를 넓힐 수 있으며, 제조 공정, 온도 및 전원 전압에 따른 특성 변화를 감소시키고 선형성을 향상시킬 수 있다. Further, the digital-to-time converter according to the technical idea of the present disclosure can broaden the dynamic range of the precharge voltage by comparing the lamp voltage with the reference voltage, reduce the characteristic change according to the manufacturing process, temperature and power supply voltage, Can be improved.

또한, 본 개시의 기술적 사상에 따른 디지털-타임 컨버터는, 지연 셀들의 파이프라인 동작에 따라 지연 셀들의 개수를 감소시킬 수 있으며, 이에 따라 디지털-타임 컨버터의 회로 면적 및 소비 전류가 감소될 수 있다.Furthermore, the digital-to-time converter according to the technical idea of the present disclosure can reduce the number of delay cells according to the pipelined operation of the delay cells, thereby reducing the circuit area and current consumption of the digital-time converter .

본 개시의 상세한 설명에서 인용되는 도면 을보다 충분히 이해하기 위하여 각도면의 간단한 설명이 제공된다.
도 1은본 개시의 실시예에 따른 디지털-타임 컨버터를 나타내는 블록도이다.
도 2는 도 1의 DTC의 타이밍도를 나타낸다.
도 3은 DTC에서 디지털 코드에 따른 램프 전압의 예들을 나타내는 도면이다.
도 4는 도 1의 DAC의 일 구현예를 나타내는 회로도이다.
도 5는 도 1의 비교기의 일 구현예를 나타내는 회로도이다.
도 6a는 본 개시의 실시예에 따른 램프 생성기의 일 구현예를 나타내는 회로도이고, 도 6b는 도 6a의 램프 생성기의 타이밍도이다.
도 7은 본 개시의 실시예에 따른 램프 생성기의 일 구현예를 나타내는 회로도이다.
도 8은 본 개시의 실시예에 따른 DTC를 나타내는 블록도이다.
도 9a 및 도 9b는 도 8의 DTC의 파이프라인 동작을 설명하는 도면이다.
도 10은 도 8의 DTC의 일 구현예를 나타내는 회로도이다.
도 11은 도 8의 DTC의 일 구현예를 나타내는 회로도이다.
도 12는 도 11의 2 지연 셀에 구비되는 램프 생성기의 일 구현예를 나타내는 회로도이다.
도 13은 본 개시의 실시예에 따른 DTC의 일 구현예를 나타내는 회로도이다.\
도 14는 도 13의 DTC의 지연 셀들 각각의 코드값에 따른 지연량을 나타내는 그래프이다.
도 15는 본 개시의 실시예에 따른 DTC의 동작 방법을 나타내는 흐름도이다.
도 16은 DTC의 지연 셀의 동작 방법을 나타내는 흐름도이다.
도 17은 본 개시의 실시예에 따른 완전 디지털 위상 동기 루프를 나타내는 블록도이다.
도 18은 본 개시의 실시예에 따른 무선 통신 장치를 나타내는 블록도이다.
도 19는 본 개시의 실시예에 따른 IoT 기기의 일 구현예를 나타내는 블록도이다.BRIEF DESCRIPTION OF THE DRAWINGS A brief description of the angular planes is provided to better understand the drawings recited in the detailed description of the present disclosure.
1 is a block diagram illustrating a digital-to-time converter according to an embodiment of the present disclosure;
Fig. 2 shows a timing diagram of the DTC shown in Fig.
3 is a diagram showing examples of the lamp voltage according to the digital code in the DTC.
4 is a circuit diagram showing an embodiment of the DAC of FIG.
5 is a circuit diagram showing an embodiment of the comparator of Fig.
FIG. 6A is a circuit diagram showing an embodiment of a ramp generator according to an embodiment of the present disclosure, and FIG. 6B is a timing diagram of the ramp generator of FIG. 6A.
Figure 7 is a circuit diagram illustrating one embodiment of a ramp generator in accordance with an embodiment of the present disclosure.
8 is a block diagram illustrating a DTC according to an embodiment of the present disclosure;
9A and 9B are diagrams for explaining the pipeline operation of the DTC shown in FIG.
10 is a circuit diagram showing an embodiment of the DTC of FIG.
11 is a circuit diagram showing an embodiment of the DTC of FIG.
12 is a circuit diagram showing an embodiment of a ramp generator provided in two delay cells of FIG.
13 is a circuit diagram showing an embodiment of the DTC according to the embodiment of the present disclosure.
14 is a graph showing a delay amount according to a code value of each of the delay cells of the DTC shown in FIG.
15 is a flow chart illustrating a method of operating the DTC according to an embodiment of the present disclosure;
16 is a flowchart showing a method of operating the delay cell of the DTC.
17 is a block diagram illustrating a fully digital phase locked loop according to an embodiment of the present disclosure;
18 is a block diagram illustrating a wireless communication apparatus according to an embodiment of the present disclosure;
19 is a block diagram showing an embodiment of an IoT device according to an embodiment of the present disclosure.

이하, 첨부한 도면을 참조하여 본 개시의 실시예들을 설명하기로 한다.Embodiments of the present disclosure will now be described with reference to the accompanying drawings.

도1은본 개시의 실시예에 따른 디지털-타임 컨버터를 나타내는 블록도이다. 1 is a block diagram illustrating a digital-to-time converter according to an embodiment of the present disclosure;

도 1을 참조하면, 디지털-타임 컨버터(100)(이하 DTC라고 함)는 디지털-아날로그 컨버터(10)(이하, DAC라고 함), 램프 생성기(20) 및 비교기(30)를 포함할 수 있다. 도 1의 DTC는 일단(single stage) DTC로서, DTC 지연 셀로 지칭될 수도 있다. DAC(10), 램프 생성기(20) 및 비교기(30)는 하나의 지연 셀을 구성할 수 있다. 그러나, 본 개시는 이에 제한되는 것은 아니며, 실시예에 있어서, DTC(100)는 복수 개의 지연 셀을 포함할 수 있다. 1, a digital-to-time converter 100 (hereinafter referred to as DTC) may include a digital-to-analog converter 10 (hereinafter referred to as a DAC), a ramp generator 20 and a comparator 30 . The DTC of FIG. 1 may be referred to as a DTC delay cell, as a single stage DTC. The DAC 10, the ramp generator 20, and the comparator 30 may constitute one delay cell. However, the present disclosure is not so limited, and in an embodiment, the DTC 100 may include a plurality of delay cells.

DAC(10)는 수신되는 디지털 코드(CD)를 아날로그 신호로 변환할 수 있다. DAC(10)는 디지털 코드(CD)를 기초로, 디지털 코드(CD)의 값에 따라 레벨이 가변되는 프리차지 전압(Vp)을 생성하고, 프리차지 전압(Vp)을 출력할 수 있다. 예컨대, DAC(10)는 R-2R DAC를 포함할 수 있다. 저항값 R 또는 저항값 2*R을 갖는 저항 소자들로 구성되는 사다리 회로망(ladder network)을 포함하고, 저항 소자로 인가되는 디지털 코드(CD)의 비트들에 대응하는 전압을 출력할 수 있다. 그러나, 이에 제한되는 것은 아니며, DAC(10)는 디지털 코드(CD)의 값에 따라 레벨이 가변되는 전압을 출력하는 다양한 종류의 DAC 회로를 포함할 수 있다. The DAC 10 can convert the received digital code (CD) into an analog signal. The DAC 10 generates the precharge voltage Vp whose level is variable according to the value of the digital code CD and outputs the precharge voltage Vp based on the digital code CD. For example, the DAC 10 may include an R-2R DAC. A ladder network composed of resistive elements having a resistance value R or a resistance value 2 * R, and can output a voltage corresponding to the bits of the digital code CD applied to the resistive element. However, the present invention is not limited thereto, and the DAC 10 may include various kinds of DAC circuits that output a voltage whose level is variable according to the value of the digital code CD.

램프 생성기(20)는 상기 프리차지 전압(Vp)을 기초로, 시간이 경과됨에 따라 프리차지 전압(Vp)의 레벨로부터 일정한 기울기로 레벨이 변하는 출력 전압(Vo)을 생성할 수 있다. 출력 전압(Vo)은 램프 신호로 지칭될 수 있다.The ramp generator 20 may generate an output voltage Vo whose level changes from a level of the precharge voltage Vp to a predetermined slope as time elapses based on the precharge voltage Vp. The output voltage Vo may be referred to as a ramp signal.

램프 생성기(20)는 프리차지 회로(PC), 부하 커패시터(CL), 스위칭 회로(SC), 및 전류 소스(CS)를 포함할 수 있다. The ramp generator 20 may include a precharge circuit PC, a load capacitor CL, a switching circuit SC, and a current source CS.

프리차지 회로(PC)는 프리차지 인에이블 신호(PCE)에 응답하여 턴-온 되며, 프리차지 전압(Vp)을 부하 커패시터(CL)에 제공될 수 있다. 다시 말해, 프리차지 회로(PC)가 턴-온 되었을 때, DAC(10)가 프리차지 전압(Vp)을 기초로 부하 커패시터(CL)를 차지할 수 있다. 부하 커패시터(CL)가 프리차지 전압(Vp)을 기초로 차지됨에 따라 부하 커패시터(CL)가 연결된 제1 노드(N1)의 전압의 레벨이 프리차지 전압(Vp)의 레벨까지 상승할 수 있다. 제1 노드(N1)는 램프 생성기(20)의 출력 노드이다. 따라서, 램프 생성기(20)의 출력 전압(Vo)의 레벨이 프리차지 전압(Vp)의 레벨까지 상승할 수 있다. The precharge circuit PC is turned on in response to the precharge enable signal PCE and the precharge voltage Vp may be supplied to the load capacitor CL. In other words, when the precharge circuit PC is turned on, the DAC 10 can occupy the load capacitor CL based on the precharge voltage Vp. The level of the voltage of the first node N1 to which the load capacitor CL is connected can rise to the level of the precharge voltage Vp as the load capacitor CL is charged based on the precharge voltage Vp. The first node N1 is the output node of the ramp generator 20. Therefore, the level of the output voltage Vo of the ramp generator 20 can rise to the level of the pre-charge voltage Vp.

전류 소스(CS)는 기준 전류(Iref)를 생성할 수 있다. 전류 소스(CS)로부터 제공되는 기준 전류(Iref)를 기초로 부하 커패시터(CL)로부터 일정한 전류, 예컨대 기준 전류(Iref)의 1/2배의 전류가 디스차지되거나 또는 부하 커패시터(CL)에 일정한 전류가 차지될 수 있다. The current source CS may generate the reference current Iref. A constant current, for example, a half of the reference current Iref is discharged from the load capacitor CL based on the reference current Iref provided from the current source CS, Current can be charged.

스위칭 회로(SC)는 입력 클럭(CK_IN)을 기초로, 부하 커패시터(CL)와 전류 소스(CS) 사이에 전류 패스를 형성할 수 있다. 다시 말해 스위칭 회로(SC)는 부하 커패시터(CL)가 연결된 제1 노드(N1)와 전류 소스(CS)가 연결된 제2 노드(N2) 사이에 전류 패스를 형성할 수 있다. The switching circuit SC can form a current path between the load capacitor CL and the current source CS based on the input clock CK _IN . In other words, the switching circuit SC can form a current path between the first node N1 to which the load capacitor CL is connected and the second node N2 to which the current source CS is connected.

스위칭 회로(SC)는 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)를 포함할 수 있다. 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)의 구성 요소 및 구조는 실질적으로 동일할 수 있다. 제1 스위칭 회로(SWC1)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 제2 스위칭 회로(SWC2)는 전원 전압(VDD)과 제2 노드(N2) 사이에 연결될 수 있다. 본 개시에서 회로 또는 소자에 전원 전압(VDD)이 연결된다는 것은 회로 또는 소자의 일단에 전원 전압(VDD)이 인가됨을 의미한다. The switching circuit SC may include a first switching circuit SWC1 and a second switching circuit SWC2. The components and structures of the first switching circuit SWC1 and the second switching circuit SWC2 may be substantially the same. The first switching circuit SWC1 may be connected between the first node N1 and the second node N2. The second switching circuit SWC2 may be connected between the power supply voltage VDD and the second node N2. The connection of the power supply voltage VDD to the circuit or element in this disclosure means that the power supply voltage VDD is applied to one end of the circuit or element.

제1 스위칭 회로(SWC1)는 제1 스위칭 신호(S1)에 응답하여 턴-온 되며, 턴-온 시, 제1 노드(N1)와 제2 노드(N2) 사이에 전류 패스를 제공할 수 있다. 제2 스위칭 회로(SWC2)는 제2 스위칭 신호(S2)에 응답하여 턴-온 되며, 턴-온 시 제2 노드(N2)에 전원 전압(VDD)으로부터의 전류 패스를 제공할 수 있다. 이때, 제1 스위칭 신호(S1) 및 제2 스위칭 신호(S2)는 입력 클럭(CK_IN)에 기초한 신호들일 수 있다. The first switching circuit SWC1 is turned on in response to the first switching signal S1 and can provide a current path between the first node N1 and the second node N2 on the turn- . The second switching circuit SWC2 is turned on in response to the second switching signal S2 and can provide a current path from the power supply voltage VDD to the second node N2 when turned on. At this time, the first switching signal S1 and the second switching signal S2 may be signals based on the input clock CK _IN .

실시예에 있어서, 제2 스위칭 신호(S2)는 입력 클럭(CK_IN)일 수 있으며, 제1 스위칭 신호(S1)는 입력 클럭(CK_IN)을 지연시킨 지연 클럭일 수 있다. 따라서, 제2 스위칭 회로(SWC2)는 제1 스위칭 회로(SWC1)보다 먼저 턴-온 되어, 전류 소스(CS)가 정상 동작할 수 있도록 제2 노드(N2)의 전압 레벨을 설정할 수 있다. 이후, 제1 스위칭 회로(SWC1)가 턴-온 되어, 제1 노드(N1)와 제2 노드(N2) 사이에 전류 패스를 형성할 수 있다. In an embodiment, the second switching signal S2 may be an input clock CK _IN , and the first switching signal S1 may be a delay clock delayed from the input clock CK _IN . Therefore, the second switching circuit SWC2 may be turned on prior to the first switching circuit SWC1 to set the voltage level of the second node N2 so that the current source CS can operate normally. Thereafter, the first switching circuit SWC1 is turned on to form a current path between the first node N1 and the second node N2.

다른 실시예에 있어서, 제1 스위칭 신호(S1) 및 제2 스위칭 신호(S2)는 입력 클럭(CK_IN)에 기초한 동일한 신호일 수 있다. 예컨대, 제1 스위칭 신호(S1) 및 제2 스위칭 신호(S2)는 입력 클럭(CK_IN)과 동일할 수 있다.In another embodiment, the first switching signal S1 and the second switching signal S2 may be the same signal based on the input clock CK _IN . For example, the first switching signal S1 and the second switching signal S2 may be the same as the input clock CK _IN .

한편, 전술한 바와 같이, 제2 스위칭 회로(SWC2)는 제1 스위칭 회로(SWC1)와 실질적으로 동일한 구조를 가질 수 있다. 따라서, 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)가 모두 턴-온 되었을 때, 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)를 통해 각각 기준 전류(Iref)의 1/2 배의 일정한 전류(I)가 흐를 수 있다. On the other hand, as described above, the second switching circuit SWC2 may have substantially the same structure as the first switching circuit SWC1. Therefore, when both the first switching circuit SWC1 and the second switching circuit SWC2 are turned on, the reference current Iref is supplied to the first switching circuit SWC1 through the first switching circuit SWC1 and the second switching circuit SWC2, / 2 times a constant current I can flow.

제1 스위칭 회로(SWC1)를 통해 부하 커패시터(CL)로부터 일정한 전류(I)가 디스차지되거나 부하 커패시터(CL)에 일정한 전류(I)가 차지될 수 있다. 이에 따라 출력 전압(Vo)의 레벨이 프리차지 전압(Vp)의 레벨로부터 일정한 기울기로 감소되거나 증가될 수 있다. A constant current I may be discharged from the load capacitor CL via the first switching circuit SWCl or a constant current I may be charged to the load capacitor CL. Accordingly, the level of the output voltage Vo can be reduced or increased from the level of the pre-charge voltage Vp to a constant slope.

도 1에는, 전류 소스(CS)가 제2 노드(N2)와 접지 전압 사이에 연결되는 것으로 도시되었다. 이에 따라 제1 스위칭 회로(SWC1)가 턴-온 되면, 부하 커패시터(CL)로부터 기준 전류(Iref)에 기초한 일정한 전류가 디스차지될 수 있다. 따라서, 출력 전압(Vo)의 레벨이 프리차지 전압(Vp)의 레벨로부터 일정한 기울기로 감소될 수 있다. 그러나, 이에 제한되는 것은 아니며, 실시예에 있어서, 전류 소스(CS)는 제2 노드(N2)와 전원 전압(VDD) 사이에 연결될 수 있으며, 이때 제2 스위칭 회로(SWC2)는 제2 노드(N2)와 접지 전압 사이에 연결될 수 있다. 이에 따라 제1 스위칭 회로(SWC1)가 턴-온 되면, 부하 커패시터(CL)에 기준 전류(Iref)에 기초한 일정한 전류가 차지될 수 있으며 출력 전압(Vo)의 레벨이 프리차지 전압(Vp)의 레벨로부터 일정한 기울기로 증가될 수 있다. In Fig. 1, a current source CS is shown connected between a second node N2 and a ground voltage. Accordingly, when the first switching circuit SWC1 is turned on, a constant current based on the reference current Iref from the load capacitor CL can be discharged. Therefore, the level of the output voltage Vo can be reduced to a constant slope from the level of the pre-charge voltage Vp. In an embodiment, however, the current source CS may be connected between the second node N2 and the power supply voltage VDD, wherein the second switching circuit SWC2 is connected to the second node N2, N2 and a ground voltage. Accordingly, when the first switching circuit SWC1 is turned on, a constant current based on the reference current Iref can be charged in the load capacitor CL, and the level of the output voltage Vo becomes equal to the precharge voltage Vp Can be increased from the level to a constant slope.

비교기(30)는 제1 노드(N1)로부터 출력되는 출력 전압(Vo)의 레벨을 기초로 DTC(100)의 출력 클럭(CLK_DTC)을 생성할 수 있다. 실시예에 있어서, 비교기(30)는 인버터로 구현될 수 있다. 실시예에 있어서, 비교기(30)는 도 1에 도시된 바와 같이, 차동 증폭기로 구현될 수 있으며, 차동 증폭기의 일 단으로 수신되는 기준 전압(Vref)과 타 단으로 입력되는 출력 전압(Vo)의 레벨을 비교하고, 비교 결과를 출력 클럭(CLK_DTC)으로서 생성할 수 있다. 기준 전압(Vref)은 프리차지 전압(Vp)의 최저 레벨 이하로 설정될 수 있다. 실시예에 있어서, 기준 전압(Vref)은 전원 전압(VDD)의 1/2배 이하로 설정될 수도 있다. 기준 전압(Vref)이 낮게 설정될수록 프리차지 전압(Vp)의 다이나믹 레인지가 확대될 수 있다. The comparator 30 can generate the output clock CLK _DTC of the DTC 100 based on the level of the output voltage Vo output from the first node N1. In an embodiment, the comparator 30 may be implemented as an inverter. 1, the comparator 30 may be implemented as a differential amplifier, and may include a reference voltage Vref received at one end of the differential amplifier and an output voltage Vo input at the other end, And the comparison result can be generated as the output clock CLK _DTC . The reference voltage Vref may be set to be equal to or lower than the lowest level of the precharge voltage Vp. In the embodiment, the reference voltage Vref may be set to be equal to or less than 1/2 of the power supply voltage VDD. As the reference voltage Vref is set lower, the dynamic range of the precharge voltage Vp can be enlarged.

한편, 전술한 바와 같이, 출력 전압(Vo)의 레벨이 프리차지 전압(Vp)의 레벨로부터 일정한 기울기로 증가되는 경우에는 기준 전압(Vref)은 프리차지 전압(Vp)의 최고 레벨 이상으로 설정될 수 있다. 실시예에 있어서, 기준 전압(Vref)은 전원 전압(VDD)의 1/2배 이상으로 설정될 수도 있다.Meanwhile, as described above, when the level of the output voltage Vo increases from the level of the precharge voltage Vp by a predetermined slope, the reference voltage Vref is set to be equal to or higher than the highest level of the precharge voltage Vp . In the embodiment, the reference voltage Vref may be set to 1/2 or more times the power supply voltage VDD.

이하, DTC(100)의 동작을 도 2를 참조하여 상세하게 설명하기로 한다. Hereinafter, the operation of the DTC 100 will be described in detail with reference to FIG.

도 2는 도 1의 DTC의 타이밍도를 나타낸다. Fig. 2 shows a timing diagram of the DTC shown in Fig.

도 2 및 도 1을 참조하면, 프리차지 인에이블 신호(PCE)가 제1 레벨, 예컨대 로직 하이에서 제2 레벨, 예컨대 로직 로우로 천이된 후, 입력 클럭(CK_IN)이 로직 로우에서 로직 하이로 천이될 수 있다. 프리차지 인에이블 신호(PCE)가 로직 하이인 구간은 프리차지 구간으로 지칭되고, 입력 클럭(CK_IN)이 천이된 이후 구간은 평가 구간(evaluation period)으로 지칭될 수 있다. 2 and 1, after the precharge enable signal PCE transitions from a first level, e.g., logic high, to a second level, e.g., a logic low, the input clock CK _IN changes from a logic low to a logic high . &Lt; / RTI > The period in which the precharge enable signal PCE is logic high is referred to as a precharge period and the interval after the input clock CK _IN has transitioned may be referred to as an evaluation period.

프리차지 구간에, 부하 커패시터(CL)가 프리차지 전압(Vp)을 기초로 프리차지됨에 따라, 제1 노드(N1)의 출력 전압(Vo)의 레벨은 프리차지 전압(Vp)의 레벨로 설정될 수 있다. 예컨대 디지털 코드(CD)의 값이 v1일 때의 출력 전압(Vo)의 레벨은 Vp_1으로 설정될 수 있다. v2가 v1보다 크다면, 디지털 코드(CD)의 값이 v2일 때, 출력 전압(Vo)의 레벨은 Vp_2로 설정될 수 있으며, Vp_2는 Vp_1보다 높을 수 있다. The level of the output voltage Vo of the first node N1 is set to the level of the precharge voltage Vp as the load capacitor CL is precharged based on the precharge voltage Vp in the precharge period . For example, the level of the output voltage Vo when the value of the digital code CD is v1 may be set to Vp_1. When v2 is greater than v1, the level of the output voltage Vo may be set to Vp_2, and Vp_2 may be higher than Vp_1 when the value of the digital code CD is v2.

프리차지 구간 이후, t1 시점에 입력 클럭(CK_IN)이 천이되면, 출력 전압(Vo)의 레벨은 일정한 기울기로 감소될 수 있다. 실시예에 있어서, 제1 스위칭 신호(S1)가 입력 클럭(CK_IN)을 지연시킨 지연 클럭인 경우, 출력 전압(Vo)의 레벨은 t1 시점으로부터 소정의 지연 시간이 경과한 후부터 감소될 수 있다.After the precharge period, when the input clock CK _IN transitions at the time t1, the level of the output voltage Vo can be reduced to a constant slope. In the embodiment, when the first switching signal S1 is a delay clock delayed by the input clock CK _IN , the level of the output voltage Vo may be decreased after a predetermined delay time elapses from the time t1 .

비교기(30)는 출력 전압(Vo)의 레벨이 기준 전압(Vref)의 레벨보다 높으면, 로직 로우를 출력하고, 출력 전압(Vo)의 레벨이 기준 전압(Vref)의 레벨보다 같거나 낮으면, 로직 하이를 출력할 수 있다. 디지털 코드(CD)의 값이 v1일 때, 비교기(30)는 출력 전압(Vo)의 레벨이 기준 전압(Vref)의 레벨과 같아지는 t2 시점에 로직 하이를 출력할 수 있다. 따라서, 출력 클럭(CK_OUT)은 t2 시점에 로직 로우에서 로직 하이로 천이될 수 있다. 이에 따라, DTC(100)는 디지털 코드(CD)에 따라 설정되는 지연량 만큼 입력 클럭(CK_IN)을 지연 시킨 출력 클럭(CK_OUT)을 출력할 수 있다. The comparator 30 outputs a logic low when the level of the output voltage Vo is higher than the level of the reference voltage Vref and if the level of the output voltage Vo is lower than or equal to the level of the reference voltage Vref, Logic high can be output. When the value of the digital code CD is v1, the comparator 30 can output a logic high at time t2 when the level of the output voltage Vo is equal to the level of the reference voltage Vref. Thus, the output clock CK _OUT may transition from a logic low to a logic high at time t2. Accordingly, the DTC 100 can output the output clock CK _{OUT in} which the input clock CK _IN is delayed by a delay amount set in accordance with the digital code CD.

디지털 코드(CD)의 값이 v2일 때, 출력 클럭(CK_OUT)은 t3 시점에 로직 로우에서 로직 하이로 천이될 수 있으며, v1과 v2의 코드 값의 차이가 1이라면(예컨대 v1은'0010'이고, v2는'0011'), t2 시점과 t3 시점간의 시간 간격인 Δt는 DTC(100)의 단위 지연량(또는 최소 지연 해상도(minimum delay resolution))일 수 있다. 이때, 단위 지연량 Δt는 수학식 1으로 정의될 수 있다.When the value of the digital code CD is v2, the output clock CK _OUT can be shifted from a logic low to a logic high at time t3, and if the difference between the code values of v1 and v2 is 1 And v2 is '0011'), and Δt, the time interval between the time t2 and the time t3, may be the unit delay amount (or the minimum delay resolution) of the DTC 100. At this time, the unit delay amount? T can be defined by Equation (1).

이때, ΔVo는 디지털 코드(CD) 값의 증가 또는 감소에 따른 DAC(10)의 프리차지 전압(Vp)의 단위 변화량이다.At this time,? Vo is a unit change amount of the precharge voltage Vp of the DAC 10 as the digital code (CD) value increases or decreases.

이와 같이, 본 개시의 실시예에 따른 DTC(100)는 디지털 코드(CD)의 값에 따라 프리차지 전압(Vp)의 레벨을 가변시킴으로써, 출력 전압(Vo)의 램프 시작 레벨을 가변시키고, 출력 전압(Vo)을 일정한 기울기로 감소(또는 증가)시킬 수 있다. As described above, the DTC 100 according to the embodiment of the present disclosure varies the level of the precharge voltage Vp according to the value of the digital code CD, thereby varying the ramp start level of the output voltage Vo, The voltage Vo can be reduced (or increased) to a constant slope.

도 3은 DTC에서 디지털 코드에 따른 램프 전압의 예들을 나타내는 도면이다. 3 is a diagram showing examples of the lamp voltage according to the digital code in the DTC.

도 3의 a를 참조하면, 램프 생성기가 디지털 코드에 따라 시작 레벨이 동일하고, 기울기가 가변되는 램프 전압을 생성할 수 있다. 예컨대 램프 전압의 기울기는 디지털 코드에 따라 S1, S2 등으로 설정될 수 있다. 도 3의 b를 참조하면, 램프 생성기(예컨대 도 1의 DTC(100)의 램프 생성기(20))가 디지털 코드에 따라 시작 레벨이 가변되고 기울기가 일정한 램프 전압을 생성할 수 있다. 예컨대 램프 전압의 시작 레벨은 디지털 코드에 따라 Vst1, Vst2 등으로 설정될 수 있다. Referring to FIG. 3 (a), the ramp generator can generate a ramp voltage whose start level is the same according to the digital code, and whose slope is variable. For example, the slope of the lamp voltage may be set to S1, S2 or the like according to the digital code. Referring to FIG. 3B, a ramp generator (e.g., the ramp generator 20 of the DTC 100 of FIG. 1) may generate a ramp voltage whose start level is variable and whose slope is constant according to the digital code. For example, the start level of the lamp voltage may be set to Vst1, Vst2, etc. according to the digital code.

비교기(COMP)는 램프 전압을 기준 전압(Vref) (또는 비교기(COMP)가 인버터로 구현되는 경우에는 임계 전압)과 비교하고 비교 결과를 출력할 수 있다. 이에 따라, 비교기(COMP)는 디지털 코드에 따라 지연량이 달라지는 출력 전압을 출력할 수 있다. The comparator COMP can compare the ramp voltage with the reference voltage Vref (or the threshold voltage if the comparator COMP is implemented in an inverter) and output the comparison result. Accordingly, the comparator COMP can output an output voltage whose delay amount varies depending on the digital code.

한편, 비교기(COMP) 내부의 지연 요소에 의하여 비교기(COMP)의 출력 또한 기울기를 가질 수 있으며, 지연량은 입력 되는 램프 전압의 기울기에 따라 가변될 수 있다. 도 3의 a에 도시된 바와 같이, 램프 전압의 기울기가 가변되는 경우 비교기(COMP)의 출력의 기울기 또한 가변될 수 있다. 반면, 도 3의 b에 도시된 바와 같이, 기울기가 일정한 램프 전압이 비교기(COMP)에 인가되는 경우, 램프 전압의 시작 레벨이 상이하더라도 비교기(COMP)의 출력의 기울기는 일정할 수 있다. 따라서, 기울기가 일정한 램프 전압을 사용하는 DTC는 선형성이 증가될 수 있다. 본 개시의 실시예에 따른 DTC(100)는 디지털 코드(CD)의 값에 따라 출력 전압(Vo)의 램프 시작 레벨을 가변시키고, 출력 전압(Vo)을 일정한 기울기로 유지하는 바, 선형성이 증가될 수 있다. On the other hand, the output of the comparator COMP may also have a slope due to a delay element in the comparator COMP, and the amount of delay may vary depending on the slope of the ramp voltage to be input. As shown in FIG. 3A, the slope of the output of the comparator COMP can also be varied if the slope of the ramp voltage is variable. On the other hand, when the ramp voltage having a constant slope is applied to the comparator COMP, as shown in Fig. 3B, the slope of the output of the comparator COMP may be constant even if the start level of the ramp voltage is different. Therefore, a DTC using a ramp voltage with a constant slope can have increased linearity. The DTC 100 according to the embodiment of the present disclosure varies the ramp start level of the output voltage Vo according to the value of the digital code CD and maintains the output voltage Vo at a constant slope, .

도 4는 도 1의 DAC의 일 구현예를 나타내는 회로도이다.4 is a circuit diagram showing an embodiment of the DAC of FIG.

도 4를 참조하면, DAC(10a)는 R-2R DAC로 구현될 수 있다. DAC(10a)는 제1 저항들(R) 및 제2 저항들(2R)로 구성되는 사다리 회로망을 포함할 수 있다. 제1 저항들(R) 각각의 저항값은 R이고, 제2 저항들(2R) 각각의 저항 값은 2*R이다. Referring to FIG. 4, the DAC 10a may be implemented with an R-2R DAC. The DAC 10a may include a ladder network comprised of first resistors R and second resistors 2R. The resistance value of each of the first resistors R is R, and the resistance value of each of the second resistors 2R is 2 * R.

제2 저항들(2R) 각각의 일단에는 접지 전압 또는 디지털 코드의 각 비트들(B0~Bn-1)이 인가될 수 있다. 디지털 코드의 값에 따라 프리차지 전압(Vp)의 레벨이 가변될 수 있다. 한편, 도 1 및 도 2를 참조하여 설명한 바와 같이, DAC(10a)는 프리차지 구간에 부하 커패시터(CL)를 프리차지할 수 있다. 이때, R-2R 사다리 회로망을 포함하는 DAC(10a)는 R*CL의 시상수(time constant)로 부하 커패시터(CL)를 프리차지할 수 있으며, 부하 커패시터(CL)의 프리차지 시간이 비교적 적을 수 있다. Each terminal of each of the second resistors 2R may be supplied with a ground voltage or bits B0 to Bn-1 of a digital code. The level of the precharge voltage Vp can be varied according to the value of the digital code. On the other hand, as described with reference to Figs. 1 and 2, the DAC 10a can precharge the load capacitor CL in the pre-charge period. At this time, the DAC 10a including the R-2R ladder network can precharge the load capacitor CL with the time constant of R * CL, and the precharge time of the load capacitor CL may be relatively small .

도 5는 도 1의 비교기의 일 구현예를 나타내는 회로도이다.5 is a circuit diagram showing an embodiment of the comparator of Fig.

도 5를 참조하면 비교기(30a)는 차동 증폭기로 구현될 수 있다. 비교기(30a)는 전류 소스(1), 입력단(2) 및 부하단(3)을 구비할 수 있다. Referring to FIG. 5, the comparator 30a may be implemented as a differential amplifier. The comparator 30a may have a current source 1, an input terminal 2 and a negative terminal 3.

부하단(3)은 PMOS 트랜지스터 MP11 및 MP12를 포함할 수 있으며, MP11 및 MP12의 소스는 각각 전원 전압(VDD)에 연결될 수 있다. 입력단(2)은 NMOS 트랜지스터 MN11 및 MN12를 포함할 수 있으며, MN11의 게이트에는 제1 입력 단자(IN1)를 통해 기준 전압(Vref)(도 1)이 인가되고, MN12의 게이트에는 제2 입력 단자(IN2)를 통해 출력 전압(Vo)이 인가될 수 있다. MN11의 드레인은 MP1의 소스 및 게이트에 연결되고, MN12의 드레인은 MP12의 드레인 및 출력 단자(OUT)에 연결될 수 있다. The loading stage 3 may include PMOS transistors MP11 and MP12, and the sources of MP11 and MP12 may be connected to a power supply voltage VDD, respectively. The input terminal 2 may include NMOS transistors MN11 and MN12. A reference voltage Vref (FIG. 1) is applied to the gate of MN11 through a first input terminal IN1, The output voltage Vo can be applied through the inductor IN2. The drain of MN11 is connected to the source and gate of MP1, and the drain of MN12 can be connected to the drain and output terminal OUT of MP12.

한편, 트랜지스터 MP11 및 MP12의 게이트는 서로 연결되며, 또한 전류 소스(1)에 구비되는 NMOS 트랜지스터 MN13의 게이트에 연결될 수 있다. 이에 따라, 전류 소스(1)에 바이어스 전압이 인가될 수 있다.On the other hand, the gates of the transistors MP11 and MP12 are connected to each other and to the gate of the NMOS transistor MN13 provided in the current source 1. As a result, a bias voltage can be applied to the current source 1.

도 5를 참조하여 비교기(30a)의 일 구현예를 설명하였다. 그러나, 이에 제한되는 것은 아니며, 비교기(30a)는 다양한 종류의 차동 증폭기로 구현될 수 있다. An embodiment of the comparator 30a has been described with reference to Fig. However, the present invention is not limited thereto, and the comparator 30a may be implemented with various kinds of differential amplifiers.

도 6a는 본 개시의 실시예에 따른 램프 생성기의 일 구현예를 나타내는 회로도이고, 도 6b는 도 6a의 램프 생성기의 타이밍도이다. 도 6a의 램프 생성기(20a)는 도 1의 램프 생성기(20)의 일 구현예이다. 따라서, 도 1을 참조하여 설명한 내용은 본 실시예에 적용될 수 있다. FIG. 6A is a circuit diagram showing an embodiment of a ramp generator according to an embodiment of the present disclosure, and FIG. 6B is a timing diagram of the ramp generator of FIG. 6A. The ramp generator 20a of FIG. 6A is an implementation of the ramp generator 20 of FIG. Therefore, the contents described with reference to Fig. 1 can be applied to this embodiment.

도 6a를 참조하면, 램프 생성기(20a)는 프리차지 회로(PC), 부하 커패시터(CL), 전류 소스(CS) 및 스위칭 회로(SC)를 포함할 수 있다. Referring to FIG. 6A, the ramp generator 20a may include a precharge circuit PC, a load capacitor CL, a current source CS, and a switching circuit SC.

프리차지 회로(PC)는 NMOS 트랜지스터 MN21 및 PMOS 트랜지스터 MN21이 병렬 연결된 스위치로 구현될 수 있다. 프리차지 회로(PC)는 프리차지 인에이블 신호(PCE)에 응답하여 턴-온 될 수 있다. 예컨대 도 6b에 도시된 바와 같이, 프리차지 인에이블 신호(PCE)가 로직 하이인 프리차지 구간에 프리차지 회로(PC)가 턴 턴-온 되어 DAC(10a)의 출력과 부하 커패시터(CL)를 연결할 수 있다. DAC(10a)가 코드값에 따라 레벨이 결정되는 프리차지 전압(Vp)을 기초로 부하 커패시터(CL)를 프리차지할 수 있다. 출력 전압(Vo)의 레벨은 프리차지 전압(Vp)의 레벨로 설정될 수 있다. 디지털 코드 값에 따라 프리차지 전압(Vp)의 레벨이 가변되므로, 디지털 코드 값에 따라 출력 전압(Vo)의 레벨이 가변될 수 있다. The precharge circuit PC may be implemented as a switch in which an NMOS transistor MN21 and a PMOS transistor MN21 are connected in parallel. The precharge circuit PC may be turned on in response to the precharge enable signal PCE. 6B, the precharge circuit PC is turned on in a precharge period in which the precharge enable signal PCE is logic high, so that the output of the DAC 10a and the load capacitor CL You can connect. The DAC 10a can precharge the load capacitor CL based on the precharge voltage Vp whose level is determined according to the code value. The level of the output voltage Vo can be set to the level of the pre-charge voltage Vp. Since the level of the precharge voltage Vp is varied according to the digital code value, the level of the output voltage Vo can be varied according to the digital code value.

스위칭 회로(SC)는 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)를 포함할 수 있다. 도시된 바와 같이, 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)는 대칭적인 구조를 가질 수 있다. 제1 스위칭 회로(SWC1)는 제1 스위칭 신호(S1)에 응답하여 동작하고, 제2 스위칭 회로(SWC2)는 제2 스위칭 신호(S2)에 응답하여 동작할 수 있다. 도 1을 참조하여 전술한 바와 같이, 제1 스위칭 신호(S1) 및 제2 스위칭 신호(S2)는 입력 클럭(CK_IN)에 기초한 신호들일 수 있다. 제2 스위칭 신호(S2)는 입력 클럭(CK_IN)일 수 있으며, 제1 스위칭 신호(S1)는 입력 클럭(CK_IN)을 지연시킨 지연 클럭일 수 있다. The switching circuit SC may include a first switching circuit SWC1 and a second switching circuit SWC2. As shown in the figure, the first switching circuit SWC1 and the second switching circuit SWC2 may have a symmetrical structure. The first switching circuit SWC1 operates in response to the first switching signal S1 and the second switching circuit SWC2 can operate in response to the second switching signal S2. As described above with reference to Fig. 1, the first switching signal S1 and the second switching signal S2 may be signals based on the input clock CK _IN . The second switching signal (S2) may be an input clock (CK _IN), the first switching signal (S1) may be a delayed clock obtained by delaying the input clock (CK _IN).

제1 스위칭 회로(SWC1)는 스위칭 트랜지스터인 NMOS 트랜지스터 T11 및 제1 스위칭 제어 회로(SCC1)를 포함하고, 제2 스위칭 회로(SWC2)는 스위칭 트랜지스터인 NMOS 트랜지스터 T11 및 제2 스위칭 제어 회로(SCC2)를 포함할 수 있다. 트랜지스터 T11은 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, T21의 일단이 제2 노드(N2)에 연결되고 타단에 전원 전압(VDD)이 인가될 수 있다. 트랜지스터 T11 및 T21의 너비 및 폭은 동일할 수 있다.The first switching circuit SWC1 includes an NMOS transistor T11 and a first switching control circuit SCC1 which are switching transistors and the second switching circuit SWC2 includes an NMOS transistor T11 and a second switching control circuit SCC2, . &Lt; / RTI > The transistor T11 is connected between the first node N1 and the second node N2, one end of the transistor T21 may be connected to the second node N2, and the power voltage VDD may be applied to the other end. The widths and widths of the transistors T11 and T21 may be the same.

제1 스위칭 회로(SCC1)는 NMOS 트랜지스터 T12 및 T13을 포함하고, 제2 스위칭 회로(SCC2)는 NMOS 트랜지스터 T22 및 T23을 포함할 수 있다. 제2 스위칭 회로(SCC2)의 구성 및 구조는 제1 스위칭 회로(SCC1)의 구성 및 구조와 실질적으로 동일할 수 있다. The first switching circuit SCC1 includes NMOS transistors T12 and T13, and the second switching circuit SCC2 may include NMOS transistors T22 and T23. The configuration and structure of the second switching circuit SCC2 may be substantially the same as the structure and structure of the first switching circuit SCC1.

제1 스위칭 제어 회로(SSC1)는 제1 스위칭 신호(S1)에 응답하여 제1 턴-온 전압(VON1)을 트랜지스터 T11에 제공할 수 있다. 트랜지스터 T13은 제1 스위칭 신호(S1)가 로직 로우일 때, 제1 스위칭 신호(S1)의 상보 신호인 제2 스위칭바 신호(S1B)에 응답하여 트랜지스터 T11을 턴-오프시킬 수 있다. 이후, 제1 스위칭 신호(S1)가 로직 하이로 천이되면, 제1 스위칭 신호(S1)에 응답하여, 트랜지스터 T12가 트랜지스터 T11에 제1 턴-온 전압(VON1)을 인가할 수 있다. 실시예에 있어서, 제1 턴-온 전압(VON1)의 레벨은 제1 스위칭 신호(S1)가 로직 하이 레벨보다 낮을 수 있다. 트랜지스터 T11은 제1 턴-온 전압(VON1)에 응답하여 턴-온 되어, 포화 영역에서 동작할 수 있다. The first switching control circuit SSC1 may provide the first turn-on voltage VON1 to the transistor T11 in response to the first switching signal S1. The transistor T13 can turn off the transistor T11 in response to the second switching bar signal S1B, which is a complementary signal of the first switching signal S1 when the first switching signal S1 is logic low. Thereafter, when the first switching signal S1 transitions to a logic high, in response to the first switching signal S1, the transistor T12 can apply the first turn-on voltage VON1 to the transistor T11. In an embodiment, the level of the first turn-on voltage VON1 may be lower than the logic high level of the first switching signal S1. The transistor T11 is turned on in response to the first turn-on voltage VON1, and can operate in the saturation region.

제2 스위칭 제어 회로(SCC2)의 동작은 제1 스위칭 제어 회로(SCC1)의 동작과 유사하므로 중복되는 설명은 생략하기로 한다. 다만, 제2 스위칭 제어 회로(SCC2)는 제2 스위칭 신호(S2)에 응답하여 동작한다. Since the operation of the second switching control circuit SCC2 is similar to that of the first switching control circuit SCC1, a duplicate description will be omitted. However, the second switching control circuit SCC2 operates in response to the second switching signal S2.

제1 스위칭 신호(S1)는 제2 스위칭 신호(S2)의 지연 신호일 수 있다. 따라서, 도 6b에 도시된 바와 같이, 제2 스위칭 신호(S2)의 로직 로우에서 로직 하이로의 천이 시점은 제1 스위칭 신호(S1)의 로직 로우에서 로직 하이로의 천이 시점보다 빠를 수 있다. 트랜지스터 T21은 트랜지스터 T11보다 먼저 턴-온 되어, 제2 노드(N2)의 전압 레벨을 전류 소스(CS)가 정상 동작할 수 있는 레벨로 설정할 수 있다. 이후, 트랜지스터 T11 또한 턴-온 되면, 트랜지스터 T11 및 T21을 통해 일정한 전류가 흐를 수 있다. 제2 스위칭 신호(S2)의 천이 시점과 제1 스위칭 신호(S1)의 천이 시점 간의 시간 간격(SD), 다시 말해서 제1 스위칭 신호(S1)의 지연량은 제2 스위칭 신호(S2)가 천이된 후, 전류 소스(CS)가 정상 동작할 수 있는 시점까지의 세팅 시간을 고려하여 설정될 수 있다. The first switching signal S1 may be a delay signal of the second switching signal S2. Thus, as shown in FIG. 6B, the transition point of the second switch signal S2 from the logic low to the logic high may be faster than the transition point from the logic low to the logic high of the first switch signal S1. The transistor T21 is turned on before the transistor T11 so that the voltage level of the second node N2 can be set to a level at which the current source CS can operate normally. Thereafter, when the transistor T11 is also turned on, a constant current can flow through the transistors T11 and T21. The time interval SD between the transition point of the second switching signal S2 and the transition point of the first switching signal S1, that is, the delay amount of the first switching signal S1, And the setting time up to the point at which the current source CS can operate normally.

트랜지스터 T11 및 T21이 포화 영역에서 동작함에 따라, 제2 노드(N2)의 전압 레벨은 출력 전압(Vo)의 레벨에 관계없이 일정한 전압 레벨을 유지할 수 있으며, AC 특성에 있어서 제2 노드(N2)는 가상 접지 상태일 수 있다. As the transistors T11 and T21 operate in the saturation region, the voltage level of the second node N2 can maintain a constant voltage level regardless of the level of the output voltage Vo, and the second node N2, May be in a virtual ground state.

전류 소스(CS)는 NMOS 트랜지스터 MN12를 포함할 수 있다. 트랜지스터 MN12에는 바이어스 전압(VB)이 인가될 수 있다. 트랜지스터 T21이 턴-온 되기 전에 제2 노드(N2)는 접지 상태일 수 있다. 트랜지스터 T21이 턴-온 되면, 제2 노드(N2)의 전압 레벨이 증가하고, 트랜지스터 T11이 턴-온 되기 전에 전류 소스(CS)가 정상적으로 동작할 수 있는 상태가 될 수 있다. 이후 트랜지스터 T11이 턴-온 되면, 전류 소스(CS)는 일정한 기준 전류(Iref)를 생성할 수 있다. 이에 따라 부하 커패시터(CL)로부터 기준 전류(Iref)에 기초한 일정한 전류가 디스차지될 수 있다. 그러므로, 도 6b에 도시된 바와 같이, 출력 전압(Vo)의 레벨은 제2 스위칭 신호(S2)가 천이되는 시점부터 일정한 기울기로 감소될 수 있다. 또한, The current source CS may include an NMOS transistor MN12. A bias voltage VB may be applied to the transistor MN12. The second node N2 may be in a grounded state before the transistor T21 is turned on. When the transistor T21 is turned on, the voltage level of the second node N2 increases, and the current source CS can be in a normal operation state before the transistor T11 is turned on. Then, when the transistor T11 is turned on, the current source CS can generate a constant reference current Iref. So that a constant current based on the reference current Iref from the load capacitor CL can be discharged. Therefore, as shown in FIG. 6B, the level of the output voltage Vo may be reduced to a certain slope from the time when the second switching signal S2 is transitioned. Also,

도 6a에 도시된 본원 발명의 실시예에 따른 스위칭 회로(SC)와 달리, 스위칭 회로(SC)가 제2 스위칭 회로(SWC2)를 제외한 제1 스위칭 회로(SWC1) 만을 포함할 경우, 트랜지스터 T11이 턴-오프 상태일 때, 제2 노드(N2)가 접지 레벨로 디스차지된 상태이고, 트랜지스터 T11이 턴-온 되면, 제2 노드(N2)의 전압 레벨이 증가할 수 있다. 따라서, 트랜지스터 MN12의 드레인-소스간 전압 차이가 가변되므로 전류 소스(CS)는 일정한 전압을 생성할 수 없다. Unlike the switching circuit SC according to the embodiment of the present invention shown in FIG. 6A, when the switching circuit SC includes only the first switching circuit SWC1 except for the second switching circuit SWC2, When the second node N2 is discharged to the ground level and the transistor T11 is turned on when the turn-off state, the voltage level of the second node N2 may increase. Therefore, since the drain-source voltage difference of the transistor MN12 is variable, the current source CS can not generate a constant voltage.

또한, 도 6a에 도시된 바와 같이, 기생 커패시터(Cp1)가 제2 노드(N2)에 형성될 수 있으며, 차지 쉐어링 효과에 의하여, 기생 커패시터(Cp1)가 부하 커패시터(CL)의 차지량을 감소시킬 수 있다. 또한, 감소량은 출력 전압(Vo)의 레벨에 따라 가변될 수 있다. 이와 같이, 스위칭 회로(SC)가 제1 스위칭 회로(SWC1) 만을 포함할 경우 램프 생성기는 비선형적인 파라미터를 포함할 수 있다. 따라서, DTC의 선형성이 저하될 수 있다. 6A, the parasitic capacitor Cp1 may be formed in the second node N2. By the charge sharing effect, the parasitic capacitor Cp1 may reduce the load capacitance of the load capacitor CL . Further, the amount of reduction can be varied according to the level of the output voltage Vo. As such, if the switching circuit SC includes only the first switching circuit SWC1, the ramp generator may include non-linear parameters. Therefore, the linearity of the DTC may be degraded.

그러나, 본 개시의 실시예에 따른 램프 생성기(20a)는 스위칭 회로(SC)가 대칭적인 구조를 갖는 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)를 기초로 동작하고, 제2 스위칭 회로(SWC2)가, 트랜지스터 T11이 턴-온 되기 전에 전류 소스(CS)가 정상적으로 동작할 수 있도록 설정할 수 있다. 또한, 제2 스위칭 회로(SWC2)가 기생 커패시터(Cp1)에 차지를 제공할 수 있으므로, 부하 커패시터(CL)와 기생 커패시터(Cp1) 간의 차지 쉐어링을 방지할 수 있다. 따라서, 본 개시의 실시예에 따른 DTC(도 1의 100)의 선형성이 향상될 수 있다. However, in the ramp generator 20a according to the embodiment of the present disclosure, the switching circuit SC operates on the basis of the first switching circuit SWC1 and the second switching circuit SWC2 having a symmetrical structure, The circuit SWC2 can be set so that the current source CS can operate normally before the transistor T11 is turned on. In addition, since the second switching circuit SWC2 can provide charge to the parasitic capacitor Cp1, charge sharing between the load capacitor CL and the parasitic capacitor Cp1 can be prevented. Therefore, the linearity of the DTC (100 in FIG. 1) according to the embodiment of the present disclosure can be improved.

도 7은 본 개시의 실시예에 따른 램프 생성기의 일 구현예를 나타내는 회로도이다. 도 7의 램프 생성기(20b)는 도 1의 램프 생성기(20)의 일 구현예이다. 따라서, 도 1을 참조하여 설명한 내용은 본 실시예에 적용될 수 있다. Figure 7 is a circuit diagram illustrating one embodiment of a ramp generator in accordance with an embodiment of the present disclosure. The ramp generator 20b of Fig. 7 is an implementation example of the ramp generator 20 of Fig. Therefore, the contents described with reference to Fig. 1 can be applied to this embodiment.

도 7을 참조하면, 램프 생성기(20b)는 프리차지 회로(PC), 부하 커패시터(CL), 전류 소스(CS) 및 스위칭 회로(SCb)를 포함할 수 있다. Referring to Fig. 7, the ramp generator 20b may include a precharge circuit PC, a load capacitor CL, a current source CS, and a switching circuit SCb.

도 7의 램프 생성기(20b)를 도 6의 램프 생성기(20a)와 비교하며, 도 7의 램프 생성기(20b)는 증폭기(AMP)를 더 포함할 수 있다. 다른 구성 요소들의 구성 및 동작은 도 6의 구성 요소들의 구성 및 동작과 유사하므로 중복되는 설명은 생략하기로 한다. The ramp generator 20b of FIG. 7 is compared to the ramp generator 20a of FIG. 6, and the ramp generator 20b of FIG. 7 may further include an amplifier AMP. The configuration and operation of the other components are similar to those of the components of FIG. 6, so that redundant description will be omitted.

증폭기(AMP)는 수신되는 제어 전압(VCON)과 제2 노드(N2)의 전압 차이를 증폭하고, 증폭된 전압 차이를 제2 턴-온 전압(VON2)으로서 출력할 수 있다. 제2 스위칭 회로(SCC2)는 제2 턴-온 전압(VON2)을 트랜지스터 T21에 제공할 수 있다. 트랜지스터 T21은 제2 턴-온 전압(VON2)에 기초하여 전류 패스를 형성할 수 있다. 이에 따라, 증폭기(AMP)는 제어 전압(VCON) 및 피드백된 제2 노드(N2)의 전압 레벨을 기초로 제2 노드(N2)의 전압 레벨을 조절할 수 있다. 그러므로 제2 노드(N2)의 전압 레벨은 제어 전압(VCON)의 레벨로 설정될 수 있다. The amplifier AMP amplifies the voltage difference between the received control voltage VCON and the second node N2 and outputs the amplified voltage difference as the second turn-on voltage VON2. The second switching circuit SCC2 may provide the second turn-on voltage VON2 to the transistor T21. The transistor T21 can form a current path based on the second turn-on voltage VON2. Accordingly, the amplifier AMP can adjust the voltage level of the second node N2 based on the control voltage VCON and the voltage level of the feedback second node N2. Therefore, the voltage level of the second node N2 can be set to the level of the control voltage VCON.

전류 소스(CS)의 트랜지스터 MN22가 롱 채널 소자일 경우, 전류 소스(CS)는 유한한 출력 임피던스를 갖는다. 제1 스위칭 회로(SWC1)에 연결되는 부하와 제2 스위칭 회로(SWC2)에 연결되는 부하가 상이하므로, 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)의 구성 및 구조가 동일하다고 하더라도, 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)는 완벽히 차동적이지는 못하며, 제2 노드(N2)가 AC 특성에 있어서 가상 접지 상태가 아닐 수 있다. 그러나, 증폭기(AMP)가 트랜지스터 MN22의 드레인-소스 전압을 일정하게 유지시킴으로써, 트랜지스터 T11을 통한 로드 조건과 트랜지스터 T21을 통한 로드 조건이 상이하더라도, 전류 소스(CS)에서 발생하는 기준 전류(Iref)가 일정하게 유지될 수 있다. When the transistor MN22 of the current source CS is a long channel element, the current source CS has a finite output impedance. The load connected to the first switching circuit SWC1 and the load connected to the second switching circuit SWC2 are different from each other so that even if the configuration and structure of the first switching circuit SWC1 and the second switching circuit SWC2 are the same The first switching circuit SWC1 and the second switching circuit SWC2 are not completely different and the second node N2 may not be in a virtual ground state in AC characteristics. However, since the amplifier AMP keeps the drain-source voltage of the transistor MN22 constant, the reference current Iref generated in the current source CS, even if the load condition through the transistor T11 and the load condition through the transistor T21 are different, Can be maintained constant.

도 8은 본 개시의 실시예에 따른 DTC를 나타내는 블록도이다. 도 9a 및 도 9b는 도 8의 DTC의 파이프라인 동작을 설명하는 도면이다. 8 is a block diagram illustrating a DTC according to an embodiment of the present disclosure; 9A and 9B are diagrams for explaining the pipeline operation of the DTC shown in FIG.

도 8을 참조하면 DTC(100a)는 제1 지연 셀(110a) 및 제2 지연 셀(120a)을 포함할 수 있다. DTC(100a)는 캐스케이드 타입의 다단(multi stage) DTC이다.Referring to FIG. 8, the DTC 100a may include a first delay cell 110a and a second delay cell 120a. The DTC 100a is a cascade type multi-stage DTC.

DTC(100a)는 n비트의 디지털 코드(CD[n-1:0])를 기초로 입력 클럭(CK_IN)을 디지털 코드(CD[n-1:0])의 값에 대응하는 지연량 만큼 지연시킨 출력 클럭(CK_DTC)을 생성할 수 있다. DTC (100a) is a digital code of n bits by a delay amount corresponding to a value of:: (CD [0 n- 1]) input on the basis of the (CD [n-1 0] ) clock (CK _IN) of the digital code Delayed output clock (CK _DTC ) can be generated.

n비트의 디지털 코드(CD[n-1:0])는 상위 비트의 디지털 코드(CD[n-1:m])를 포함하는 제1 디지털 코드(CD1) 및 하위 비트의 디지털 코드(CD[m-1:0])를 포함하는 제2 디지털 코드(CD2)로 구분될 수 있다. The n-bit digital code CD [n-1: 0] includes a first digital code CD1 including upper bits of digital code CD [n-1: m] m-1: 0]).

제1 지연 셀(110a)은 제1 디지털 코드(CD1)를 기초로, 입력 클럭(CK_IN)을 제1 지연량 만큼 지연시킨 제1 클럭(CK1)을 생성할 수 있다. 제2 지연 셀(120a)은 제2 디지털 코드(CD2)를 기초로, 제1 클럭(CK1)을 제2 지연량 만큼 지연시킨 출력 클럭(CK_DTC)을 생성할 수 있다. The first delay cell 110a can generate the first clock CK1 in which the input clock CK _IN is delayed by the first delay amount based on the first digital code CD1. The second delay cell 120a can generate the output clock CK _DTC by delaying the first clock CK1 by the second delay amount based on the second digital code CD2.

제1 지연 셀(110a)은 도 1 내지 7을 참조하여 설명한 본 개시의 실시예들에 따른 DTC 지연 셀로 구현될 수 있다. 제2 지연 셀(120a)은 제1 지연 셀(110a)과 동종의 또는 이종의 지연 셀로 구현될 수 있다.The first delay cell 110a may be implemented as a DTC delay cell according to the embodiments of this disclosure described with reference to Figures 1-7. The second delay cell 120a may be implemented with a same or different type of delay cell as the first delay cell 110a.

한편, 제1 지연 셀(110a) 및 제2 지연 셀(120a)은 파이프라인 동작을 통해 각각 n비트의 디지털 코드(CD[n-1:0]) 중 대응하는 비트에 대응하는 해상도(resolution)를 가질 수 있다. 제1 지연 셀(110a)의 해상도는 디지털 코드(CD[n-1:0])의 n비트 중 상위 n-m개의 비트들에 대응하고, 제2 지연 셀(120a)의 해상도는 n비트의 디지털 코드(CD[n-1:0])의 하위 m개의 비트들에 대응할 수 있다. The first delay cell 110a and the second delay cell 120a receive a resolution corresponding to a corresponding bit of the n-bit digital code CD [n-1: 0] Lt; / RTI > The resolution of the first delay cell 110a corresponds to the upper n bits of the n bits of the digital code CD [n-1: 0], the resolution of the second delay cell 120a corresponds to the n- (CD [n-1: 0]).

도 9a를 참조하면, 제1 디지털 코드(CD1)에 따른 제1 지연 셀(110a)의 지연량, 즉 제1 지연량은 최저 지연량(CD1min)부터 최고 지연량(CD1max)까지 이산(discrete) 값을 가질 수 있다. 제1 디지털 코드(CD1)의 값이 1씩 증가할수록 제1 지연량은 제1 지연 셀(110a)의 단위 지연량(UD1) 만큼 증가할 수 있다. 9A, the delay amount of the first delay cell 110a according to the first digital code CD1, that is, the first delay amount is discrete from the minimum delay amount CD1min to the maximum delay amount CD1max, Value. &Lt; / RTI > The first delay amount can be increased by the unit delay amount UD1 of the first delay cell 110a as the value of the first digital code CD1 increases by one.

제2 디지털 코드(CD2)에 따른 제1 지연 셀(110a)의 지연량, 즉 제2 지연량은 최저 지연량(CD2min)부터 최고 지연량(CD2max)까지 이산(discrete) 값을 가질 수 있다. 제2 디지털 코드(CD2)의 값이 1씩 증가할수록 제2 지연량은 제2 지연 셀(120a)의 단위 지연량(UD2) 만큼 증가할 수 있다. The delay amount of the first delay cell 110a according to the second digital code CD2 or the second delay amount may have a discrete value from the minimum delay amount CD2min to the maximum delay amount CD2max. The second delay amount can be increased by the unit delay amount UD2 of the second delay cell 120a as the value of the second digital code CD2 increases by one.

한편, 제1 디지털 코드(CD1)는 제2 디지털 코드(CD2)보다 상위 비트들로 구성되므로, 제2 지연 셀(120a)의 제2 최저 지연량(CD2min)과 제2 최고 지연량(CD2max) 간의 차이는 제1 지연 셀(110a)의 단위 지연량(UD1)과 같거나 작을 수 있다. 제1 지연 셀(110a)은 코어스(coarse) 지연 셀로, 제2 지연 셀(120a)은 파인(fine) 지연 셀로 지칭될 수 있다.Since the first digital code CD1 is composed of higher order bits than the second digital code CD2, the second minimum delay amount CD2min and the second maximum delay amount CD2max of the second delay cell 120a, May be equal to or smaller than the unit delay amount UD1 of the first delay cell 110a. The first delay cell 110a may be referred to as a coarse delay cell and the second delay cell 120a may be referred to as a fine delay cell.

도 9b에 도시된 바와 같이, 디지털 코드(CD[n-1:0])의 상위 n-m개의 비트들에 대응하는 DTC(100a)의 총 지연량(D_DTC) 중 제1 지연 셀(110a)이 상위 n-m개의 비트들에 대응하는 넓은 범위의 제1 지연량(D1)을 제공하고, 제2 지연 셀(120a)이 하위 m개의 비트들에 대응하는 작은 범위의 제2 지연량(D2)을 제공할 수 있다. The first delay cell 110a of the total delay amount D _DTC of the _DTC 100a corresponding to the upper n bits of the digital code CD [n-1: 0] A first delay amount D1 corresponding to the upper n bits and a second delay amount D2 corresponding to the lower m bits of the second delay cell 120a can do.

제1 지연 셀(110a)은 입력 클럭(CKIN)을 제1 지연량(D1) 만큼 지연시킨 제1 클럭(CK1)을 출력하고, 제2 지연 셀(120a)은 제1 클럭(CK1)을 제2 지연량(D2) 만큼 지연시킨 출력 클럭(CK_DTC)을 출력할 수 있다. 이에 따라 입력 클럭(CK_IN)을 총 지연량(D_DTC)만큼 지연시킨 출력 클럭(CK_DTC)이 출력될 수 있다. The first delay cell 110a outputs a first clock CK1 delaying the input clock CKIN by a first delay amount D1 and the second delay cell 120a outputs a first clock CK1 It is possible to output the output clock CK _DTC delayed by two delay amounts D2. Accordingly, the output may be input clock (CK _IN) of the total amount of delay (D _DTC) in which the output clock (CK _DTC) delayed.

DTC의 커버 범위가 넓고 해상도가 높을 때, DTC가 일 단으로 구현되면, 내부 DAC(예컨대 도 1의 10)에서 출력되는 프리차지 전압의 단위 변화량 ΔVo가 매우 적을 수 있다. 이에 따라, DAC의 비선형이 DTC의 선형성에 미치는 영향이 크게 나타나고, 제조 공정, 전원 전압 및 온도의 변화에 따라 DTC의 지연 특성이 민감하게 변화될 수 있다. When the DTC has a wide coverage and a high resolution, if the DTC is implemented in one stage, the unit variation amount Vo of the precharge voltage output from the internal DAC (for example, 10 in FIG. 1) may be very small. Therefore, the nonlinearity of the DAC greatly affects the linearity of the DTC, and the delay characteristics of the DTC can be sensitively changed depending on the manufacturing process, the power supply voltage, and the temperature.

그러나, 도 8에 도시된 바와 같이, DTC(100a)가 캐스케이드 구조로 구현됨에 따라 각 지연 셀의 프리차지 전압의 단위 변화량 ΔVo는 상대적으로 크게 설정될 수 있다. 또한, 커버 범위가 서로 다른 지연 셀들이 파이프라인 동작을 수행함으로써, DTC(100a)는 적은 수의 지연 셀로도 전체 커버 범위를 넓힐 수 있다. DTC의 전체 커버 범위가 동일한 경우, DTC(100a)는 커버 범위가 동일한 다수의 지연 셀들을 구비하는 DTC보다 지연 셀의 개수보다 적을 수 있다. DTC(100a)에 구비되는 지연 셀의 개수가 감소하므로, DTC의 소비 전류 및 회로 면적이 감소될 수 있다. However, as shown in FIG. 8, since the DTC 100a is implemented in a cascade structure, the unit change amount? Vo of the precharge voltage of each delay cell can be set relatively large. Further, the delay cells having different cover ranges perform the pipeline operation, so that the DTC 100a can widen the entire cover range even with a small number of delay cells. If the total cover range of the DTC is the same, the DTC 100a may be smaller than the number of delay cells than the DTC with a plurality of delay cells having the same coverage range. The number of delay cells provided in the DTC 100a is reduced, so that the consumption current and the circuit area of the DTC can be reduced.

한편, 도 8은 DTC(100a)가 두 개의 지연 셀, 즉 제1 지연 셀(110a) 및 제2 지연 셀(120a)을 포함하는 경우를 도시하고 있다. 그러나, 이에 제한되는 것은 아니며 DTC(100a)는 세 개 이상의 지연 셀을 포함할 수 있으며, 세 개 이상의 지연 셀들은 파이프라인 동작할 수 있다. Meanwhile, FIG. 8 shows a case where the DTC 100a includes two delay cells, that is, a first delay cell 110a and a second delay cell 120a. However, the present invention is not limited thereto, and the DTC 100a may include three or more delay cells, and three or more delay cells may operate in a pipeline.

도 10은 도 8의 DTC의 일 구현예를 나타내는 회로도이다.10 is a circuit diagram showing an embodiment of the DTC of FIG.

도 10을 참조하면, 제1 지연 셀(110b) 및 제2 지연 셀(120b)은 동일한 구조를 갖는 동종의 지연 셀일 수 있다. 제1 지연 셀(110b) 및 제2 지연 셀(120b)은 도 1 내지 7을 참조하여 설명한 본 개시의 실시예들에 따른 DTC 지연 셀로 구현될 수 있다. 도 10에서 스위칭 회로(SC)는 간략하게 도시되었으나, 도 1 내지 도 7을 참조하여 설명한 바와 같이, 스위칭 회로(SC)는 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)를 포함할 수 있다. Referring to FIG. 10, the first delay cell 110b and the second delay cell 120b may be the same kind of delay cells having the same structure. The first delay cell 110b and the second delay cell 120b may be implemented with a DTC delay cell according to the embodiments of the present disclosure described with reference to Figures 1-7. Although the switching circuit SC is shown in FIG. 10 briefly, as described with reference to FIGS. 1 to 7, the switching circuit SC includes the first switching circuit SWC1 and the second switching circuit SWC2 .

제1 기준 전압(Vref1) 및 제2 기준 전압(Vref2)은 동일하거나 상이할 수 있다. 실시예에 있어서, 제1 기준 전압(Vref1)은 제1 DAC(11)의 해상도, 전원 전압의 레벨 및 인가되는 디지털 코드(CD[n-1:m])의 비트들의 개수, 즉 n-m개 중 적어도 하나를 기초로 설정될 수 있다. 제2 기준 전압(Vref2)은 제2 DAC(12)의 해상도, 전원 전압의 레벨 및 인가되는 디지털 코드(CD[m-1:0])의 비트들의 개수, 즉 m개 중 적어도 하나를 기초로 설정될 수 있다. The first reference voltage Vref1 and the second reference voltage Vref2 may be the same or different. In the embodiment, the first reference voltage Vref1 is the number of bits of the applied digital code CD [n-1: m], that is, May be set based on at least one. The second reference voltage Vref2 is set based on at least one of the resolution of the second DAC 12, the level of the power supply voltage, and the number of bits of the applied digital code CD [m-1: 0] Can be set.

실시예에 있어서, 제2 기준 전류(Iref2) 및 제2 부하 커패시터(CL2)의 용량은 각각 제1 기준 전류(Iref1) 및 제1 부하 커패시터(CL1)의 용량을 기초로 설정될 수 있다. In the embodiment, the capacities of the second reference current Iref2 and the second load capacitor CL2 may be set based on the first reference current Iref1 and the capacitance of the first load capacitor CL1, respectively.

예컨대, 제1 지연 셀(110b)에 디지털 코드(CD)의 상위 4 비트가 인가되고, 제2 지연 셀(120b)에 디지털 코드(CD)의 하위 4비트가 인가되면, 제2 지연 셀(120b)의 단위 지연량은 제1 지연 셀(110b)의 단위 지연량의 1/16배에 해당할 수 있다. 따라서, 제2 지연 셀(120b)에 구비되는 램프 생성기(22b)의 출력 전압(Vo2)의 기울기는 제1 지연 셀(110b)에 구비되는 램프 생성기(21b)의 출력 전압(Vo1)의 기울기의 16배에 해당할 수 있다.For example, if the upper 4 bits of the digital code CD are applied to the first delay cell 110b and the lower 4 bits of the digital code CD are applied to the second delay cell 120b, the second delay cell 120b May be 1/16 times the unit delay amount of the first delay cell 110b. The slope of the output voltage Vo2 of the ramp generator 22b provided in the second delay cell 120b is smaller than the slope of the output voltage Vo1 of the ramp generator 21b provided in the first delay cell 110b 16 times.

수학식 1을 참조하면, 출력 전압(Vo2)의 기울기는 제2 기준 전류(Iref2)에 비례하고, 제2 부하 커패시터(CL2)의 용량에 반비례한다. 따라서, 제2 기준 전류(Iref2)의 전류량은 제1 기준 전류(Iref1)의 전류량의 4배로 설정되고, 제2 부하 커패시터(CL2)의 용량은 제1 부하 커패시터(CL1)의 용량의 1/4배로 설정될 수 있다. 그러나, 이에 제한되는 것은 아니며, 제2 기준 전류(Iref2) 및 제2 부하 커패시터(CL2)의 용량은 제1 기준 전류(Iref1), 제1 부하 커패시터(CL1)의 용량 및 기울기의 비를 기초로 다양하게 설정될 수 있다. Referring to Equation (1), the slope of the output voltage Vo2 is proportional to the second reference current Iref2 and inversely proportional to the capacitance of the second load capacitor CL2. Therefore, the amount of current of the second reference current Iref2 is set to four times the amount of current of the first reference current Iref1, and the capacitance of the second load capacitor CL2 is set to 1/4 of the capacitance of the first load capacitor CL1 Times. The second reference current Iref2 and the capacitance of the second load capacitor CL2 are set based on the ratio of the first reference current Iref1 and the capacitance and the slope of the first load capacitor CL1 And can be variously set.

도 11은 도 8의 DTC의 일 구현예를 나타내는 회로도이다.11 is a circuit diagram showing an embodiment of the DTC of FIG.

도 11을 참조하면, 제1 지연 셀(110c) 및 제2 지연 셀(120c)은 상이한 구조를 갖는 이종의 지연 셀일 수 있다. 도시된 바와 같이, 제1 지연 셀(110c)은 도 1 내지 도 7을 참조하여 설명한 본 개시의 실시예들에 따른 DTC 지연 셀로 구현될 수 있다. 따라서, 제1 지연 셀(110b)에 대한 중복되는 설명은 생략하기로 한다.Referring to FIG. 11, the first delay cell 110c and the second delay cell 120c may be heterogeneous delay cells having different structures. As shown, the first delay cell 110c may be implemented as a DTC delay cell according to embodiments of the present disclosure described with reference to FIGS. 1-7. Therefore, redundant description of the first delay cell 110b will be omitted.

제2 지연 셀(120c)은 인코더(42c), 램프 생성기(22c) 및 비교기(32)를 포함할 수 있다. 제1 지연 셀(110c)과 비교하면, 제2 지연 셀(120c)은 DAC를 포함하지 않으며, 램프 생성기(22c)의 구조가 제1 지연 셀(110c)의 램프 생성기(21c)의 구조와 다를 수 있다. The second delay cell 120c may include an encoder 42c, a ramp generator 22c, and a comparator 32. [ Compared with the first delay cell 110c, the second delay cell 120c does not include a DAC and the structure of the ramp generator 22c is different from that of the ramp generator 21c of the first delay cell 110c .

제2 지연 셀(120c)의 램프 생성기(22c)는 프리차지 회로(PC2), 가변 부하 커패시터(CLV), 전류 소스(CS2) 및 스위칭 회로(SC2)를 포함할 수 있다. 인코더(42c)는 수신되는 디지털 코드의 하위 비트들(CD[m-1:0])을 기초로 써모미터(thermometer) 코드(TCD[k:0])를 생성할 수 있다. 디지털 코드의 하위 비트들(CD[m-1:0])의 개수가 m개이면, 2^m-1개의 비트를 포함하는 써모미터 코드(TCD[k:0])를 생성할 수 있다. 예컨대, m이 4이면, k는 14일 수 있다. 가변 부하 커패시터(CLV)는 써모미터 코드(TCD[k:0])에 따라 용량이 가변될 수 있다. The ramp generator 22c of the second delay cell 120c may include a precharge circuit PC2, a variable load capacitor CLV, a current source CS2 and a switching circuit SC2. The encoder 42c may generate a thermometer code TCD [k: 0] based on the lower bits CD [m-1: 0] of the received digital code. If the number of the lower bits CD [m-1: 0] of the digital code is m, a thermometer code TCD [k: 0] including 2 ^m -1 bits can be generated. For example, if m is 4, k may be 14. The variable load capacitor CLV can be varied in capacitance according to the thermometer code TCD [k: 0].

프리차지 회로(PC2) 및 스위칭 회로(SC2)는 수신되는 클럭 신호, 예컨대 제1 클럭(CK1)에 응답하여 동작할 수 있다. 프리차지 회로(PC2) 및 스위칭 회로(SC2)는 상보적으로 동작할 수 있다. 프리차지 회로(PC2)는 출력 노드(NO2)에 연결되며, 제1 클럭(CK1)이 로직 로우일 때 턴-온 될 수 있다. 프리차지 회로(PC2)가 턴-온 되면, 가변 부하 커패시터(CLV)가 전원 전압(VDD)으로 프리차지될 수 있다. 따라서, 출력 노드(NO2)의 전압 레벨, 즉 출력 전압(Vo2)의 레벨이 전원 전압(VDD)의 레벨까지 상승할 수 있다. 이후, 스위칭 회로(SC2)가 제1 클럭(CK1)이 로직 하이일 때 턴-온 될 수 있다. 스위칭 회로(SC2)가 턴-온 되면, 제2 전류 소스(CS2)가 프리차지된 가변 부하 커패시터(CLV)로부터 제2 기준 전류(Iref2)를 디스차지할 수 있다. 이에 따라, 출력 전압(Vo2)의 레벨이 전원 전압(VDD)의 레벨로부터 감소될 수 있다. The precharge circuit PC2 and the switching circuit SC2 can operate in response to a received clock signal, e.g., the first clock CK1. The precharge circuit PC2 and the switching circuit SC2 can operate complementarily. The precharge circuit PC2 is connected to the output node NO2 and can be turned on when the first clock CK1 is logic low. When the precharge circuit PC2 is turned on, the variable load capacitor CLV can be precharged to the power supply voltage VDD. Therefore, the voltage level of the output node NO2, that is, the level of the output voltage Vo2, can rise to the level of the power supply voltage VDD. Thereafter, the switching circuit SC2 can be turned on when the first clock CK1 is logic high. When the switching circuit SC2 is turned on, the second current source CS2 can discharge the second reference current Iref2 from the precharged variable load capacitor CLV. Thus, the level of the output voltage Vo2 can be reduced from the level of the power supply voltage VDD.

제2 지연 셀(120c)에서, 수신되는 디지털 코드의 값에 따라 가변 부하 커패시터(CLV)의 용량이 가변되며, 가변 부하 커패시터(CLV)로부터 디스차지되는 전류는 일정하게 유지될 수 있다. 수학식 1을 참조하면, 가변 부하 커패시터(CLV)의 용량이 변경되고, 전류가 일정할 경우, 출력 전압(Vo2)의 기울기가 변경될 수 있다. In the second delay cell 120c, the capacitance of the variable load capacitor CLV is varied in accordance with the value of the received digital code, and the current discharged from the variable load capacitor CLV can be kept constant. Referring to Equation (1), when the capacitance of the variable load capacitor CLV is changed and the current is constant, the slope of the output voltage Vo2 can be changed.

도 12는 도 11의 제2 지연 셀에 구비되는 램프 생성기의 일 구현예를 나타내는 회로도이다.12 is a circuit diagram showing an embodiment of a ramp generator provided in the second delay cell of FIG.

도 12를 참조하면, 램프 생성기(22c)는 프리차지 회로(PC2), 가변 부하 커패시터(CLV), 전류 소스(CS2), 스위칭 회로(SC2) 및 써모미터 제어 회로(TCC)를 포함할 수 있다. 12, the ramp generator 22c may include a precharge circuit PC2, a variable load capacitor CLV, a current source CS2, a switching circuit SC2 and a thermometer control circuit TCC .

도 12를 참조하면, 프리차지 회로(PC2)는 PMOS 트랜지스터 MP31을 포함할 수 있다. 트랜지스터 MP31의 드레인은 출력 노드(NO2)에 연결되고, 소스에 전원 전압(VDD)이 인가될 수 있다. 트랜지스터 MP31은 제1 클럭(CK1)이 로직 로우일 때 턴-온 될 수 있다. Referring to FIG. 12, the precharge circuit PC2 may include a PMOS transistor MP31. The drain of the transistor MP31 is connected to the output node NO2, and the source can be supplied with the power supply voltage VDD. The transistor MP31 can be turned on when the first clock CK1 is a logic low.

스위칭 회로(SC2)는 NMOS 트랜지스터 MN32를 포함할 수 있다. 트랜지스터 MN32의 드레인은 출력 노드(NO2)에 연결되고, 소스는 전류 소스(CS2)에 연결될 수 있다. 트랜지스터 MN32는 제1 클럭(CK1)이 로직 하이일 때 턴-온 될 수 있다. The switching circuit SC2 may include an NMOS transistor MN32. The drain of the transistor MN32 may be connected to the output node NO2 and the source may be connected to the current source CS2. Transistor MN32 may be turned on when first clock CK1 is logic high.

전류 소스(CS2)는 NMOS 트랜지스터 MN31을 포함할 수 있다. 트랜지스터 MN31의 드레인은 스위칭 회로(SC2)에 연결되고, 소스는 접지 전압에 연결될 수 있다. 트랜지스터 MN31의 게이트에 바이어스 전압(VB2)이 인가됨으로써, 트랜지스터 MN31은 제2 기준 전류(Iref2)를 생성할 수 있다. The current source CS2 may include an NMOS transistor MN31. The drain of the transistor MN31 is connected to the switching circuit SC2, and the source can be connected to the ground voltage. By applying the bias voltage VB2 to the gate of the transistor MN31, the transistor MN31 can generate the second reference current Iref2.

가변 부하 커패시터(CLV)는 병렬 연결된 복수의 단위 커패시터(C)를 포함하고, 써모미터 제어 회로(TCC)는 복수의 단위 커패시터(C) 각각에 연결되는 트랜지스터들(MN0~MNk)을 포함할 수 있다. 트랜지스터들(MN0~MNk) 각각은 써모미터 코드(TCD[k:0])들의 각 비트에 응답하여 동작할 수 있다. 트랜지스터들(MN0~MNk) 각각은 대응하는 써모미터 코드(TCD[k:0])의 비트가 로직 하이일 때 턴-온 되어, 대응하는 단위 커패시터(C)에 접지 전압을 제공할 수 있다. 따라서, 써모미터 코드(TCD[k:0])들 중 로직 하이인 비트들의 개수에 따라 가변 부하 커패시터(CLV)의 용량이 결정될 수 있다. The variable load capacitor CLV includes a plurality of unit capacitors C connected in parallel and the thermometer control circuit TCC may include transistors MN0 to MNk connected to each of the plurality of unit capacitors C have. Each of the transistors MN0 to MNk can operate in response to each bit of the thermometer code TCD [k: 0]. Each of the transistors MN0 to MNk may be turned on when the bit of the corresponding thermometer code TCD [k: 0] is logic high to provide a ground voltage to the corresponding unit capacitor C. [ Therefore, the capacity of the variable load capacitor CLV can be determined according to the number of bits that are logic high among the thermometer codes TCD [k: 0].

계속하여 도 11을 참조하면, 제2 지연 셀(120c)은 도 3의 a에 도시된 바와 같이, 램프 전압의 시작 레벨을 일정하게 유지시키고, 디지털 코드의 값에 따라 램프 전압의 기울기를 가변시킴으로써, 디지털 코드의 값에 따라 지연량을 가변시킬 수 있다. 도 3을 참조하여, 전술한 바와 같이, 램프 전압의 기울기를 가변시키는 경우, 제2 지연 셀(120c)의 선형성이 낮아질 수 있다. 그러나, 제2 지연 셀(120c)은 파인 지연 셀로서, 가변 부하 커패시터(CLV)의 용량의 변화량은 매우 작아 기울기의 변경에 따른 비선형성은 크지 않다. 11, the second delay cell 120c maintains the start level of the ramp voltage at a constant level and varies the slope of the ramp voltage according to the value of the digital code, , The delay amount can be varied according to the value of the digital code. Referring to FIG. 3, as described above, when the slope of the ramp voltage is varied, the linearity of the second delay cell 120c may be lowered. However, since the second delay cell 120c is a fine delay cell, the variation amount of the capacitance of the variable load capacitor CLV is very small, and the nonlinearity due to the change of the slope is not large.

반면, 가변 부하 커패시터(CLV)의 용량이 변함에 따라, 제2 지연 셀(120c)은 적은양의 제2 기준 전류(Iref2)를 기초로, 적은양의 단위 지연량을 제공할 수 있다. 제2 기준 전류(Iref2)의 전류량의 적으므로, 제2 지연 셀(120c)에 구비되는 트랜지스터들(예컨대, 도 12의 트랜지스터들 MP31, MN32, MNM31 등)의 사이즈가 작을 수 있다. 따라서, 스위칭 회로(SC2) 및 전류 소스(CS2) 사이에 생성되는 기생 커패시터의 용량이 매우 작을 수 있다. 또한, 출력 전압(Vo2)의 프리차지 레벨이 전원 전압(VDD)의 레벨로 고정되어 있어, 기생 커패시터의 용량도 고정된 값을 가질 수 있다. 따라서, 제2 지연 셀(120c)은 높은 선형성을 가질 수 있다. On the other hand, as the capacitance of the variable load capacitor CLV changes, the second delay cell 120c can provide a small amount of unit delay based on a small amount of the second reference current Iref2. The size of the transistors (for example, transistors MP31, MN32, MNM31, etc. of FIG. 12) provided in the second delay cell 120c may be small because the amount of current of the second reference current Iref2 is small. Therefore, the capacitance of the parasitic capacitor generated between the switching circuit SC2 and the current source CS2 can be very small. In addition, since the precharge level of the output voltage Vo2 is fixed to the level of the power supply voltage VDD, the capacitance of the parasitic capacitor can also have a fixed value. Thus, the second delay cell 120c may have a high linearity.

도 12를 참조하여 설명한 바와 같이, 본 개시의 실시예에 따른 DTC(100c)에서 코어스 지연 셀인 제1 지연 셀(110c)은 수신되는 디지털 코드의 값에 무관하게 램프 전압의 기울기가 일정하고 스위칭 회로가 차동 입력 구조를 가지는 지연 셀로 구현될 수 있으며, 파인 지연 셀인 제2 지연 셀(120c)은 수신되는 디지털 코드의 값에 따라 부하 커패시터의 용량이 가변됨으로써, 램프 전압의 기울기가 가변되는 지연 셀로 구현될 수 있다. 이와 같이, 본 실시예에 따른 DTC(100c)는 코어스 지연 셀과 파인 지연 셀이 상이한 특성을 가짐에 따라 선형성이 향상될 수 있으며, DTC(100c)의 회로 면적이 감소될 수 있다. 12, the first delay cell 110c, which is a coarse delay cell in the DTC 100c according to the embodiment of the present disclosure, has a constant slope of the ramp voltage regardless of the value of the received digital code, The second delay cell 120c, which is a fine delay cell, can be implemented as a delay cell having a variable slope of the ramp voltage by varying the capacitance of the load capacitor according to the value of the received digital code. . As described above, the DTC 100c according to the present embodiment can have improved linearity as the coarse delay cell and the fine delay cell have different characteristics, and the circuit area of the DTC 100c can be reduced.

도 13은 본 개시의 실시예에 따른 DTC의 일 구현예를 나타내는 회로도이고, 도 14는 도 13의 DTC의 지연 셀들 각각의 코드값에 따른 지연량을 나타내는 그래프이다. FIG. 13 is a circuit diagram showing an embodiment of the DTC according to the embodiment of the present disclosure, and FIG. 14 is a graph showing a delay amount according to a code value of each of the delay cells of the DTC shown in FIG.

도 13 및 도 14를 참조하면, DTC(100d)는 캐스케이드 타입의 삼단(three stage) DTC일 수 있다. Referring to FIGS. 13 and 14, the DTC 100d may be a cascade type three stage DTC.

DTC(100d)는 제1 지연 셀(110d), 제2 지연 셀(120d) 및 제3 지연 셀(130d)을 포함할 수 있다. The DTC 100d may include a first delay cell 110d, a second delay cell 120d, and a third delay cell 130d.

제1 지연 셀(110d), 제2 지연 셀(120d) 및 제3 지연 셀(130d)은 동일한 구조를 갖는 동종의 지연 셀일 수 있다. 제1 지연 셀(110d), 제2 지연 셀(120d) 및 제3 지연 셀(130d)은 도 1 내지 7을 참조하여 설명한 본 개시의 실시예들에 따른 DTC에 기초한 지연 셀로 구현될 수 있다. 다시 말해서, 제1 지연 셀(110d), 제2 지연 셀(120d) 및 제3 지연 셀(130d)은 수신되는 디지털 코드의 값에 무관하게 램프 전압의 기울기가 일정하고 스위칭 회로가 차동 입력 구조를 가지는 지연 셀로 구현될 수 있다. The first delay cell 110d, the second delay cell 120d, and the third delay cell 130d may be the same kind of delay cells having the same structure. The first delay cell 110d, the second delay cell 120d and the third delay cell 130d may be implemented as delay cells based on the DTC according to the embodiments of this disclosure described with reference to Figures 1-7. In other words, the first delay cell 110d, the second delay cell 120d and the third delay cell 130d are arranged such that the slope of the ramp voltage is constant regardless of the value of the received digital code, May be implemented as a delay cell.

제1 지연 셀(110d)은 12비트의 디지털 코드(CD)의 상위 네 비트(CD[11:8]) 를 기초로 입력 클럭(CK_IN)을 제1 지연량 만큼 지연시킨 제1 클럭(CK1)을 출력하고, 제2 지연 셀(120d) 디지털 코드(CD)의 중간 네 비트(CD[7:4])를 기초로 제1 클럭(CK1)을 제2 지연량 만큼 지연시킨 제2 클럭(CK2)을 출력하고, 제3 지연 셀(130d)은 디지털 코드(CD)의 하위 네 비트(CD[3:0])를 기초로 입력 클럭(CK_IN)을 제3 지연량 만큼 지연시킨 출력 클럭(CK_DTC)을 출력할 수 있다. The first delay cell 110d includes a first clock CK1 that delays the input clock CK _IN by a first delay amount based on the upper four bits CD [11: 8] of the 12-bit digital code CD, And outputs the second clock (CK1) delayed by the second delay amount based on the middle four bits (CD [7: 4]) of the digital code CD of the second delay cell 120d CK2) for outputting, and a third delay cell (130d) is lower four bits of the digital code (CD) (CD [3: 0] obtained by delaying a clock input on the basis of a) (CK _iN) by a third delay amount of the output clock (CK _DTC ) can be output.

도 14를 참조하면, 제1 지연 셀(110d), 제2 지연 셀(120d) 및 제3 지연 셀(130d)은 고정된 지연량(즉 코드가 '0000'일 때의 지연량)을 가질 수 있으며, 지연량은 코드 값에 따라 선형적으로 증가할 수 있다. 제1 지연 셀(110d)의 단위 지연량은 제2 지연 셀(120d)의 최소 지연량과 최대 지연량 간의 차이와 동일할 수 있고, 제2 지연 셀(120d)의 단위 지연량은 제3 지연 셀(130d)의 최소 지연량과 최대 지연량 간의 차이와 동일할 수 있다. 이에 따라, 제1 지연 셀(110d), 제2 지연 셀(120d) 및 제3 지연 셀(130d)은 파이프라인 동작할 수 있다. 제1 지연 셀(110d)은 제1 코어스 지연 셀이고, 제2 지연 셀(120d)은 제2 코어스 지연 셀이며, 제3 지연 셀(130d)은 파인 지연 셀일 수 있다. 실시예에 있어서, 제3 지연 셀(130d)에는 도 11 및 도 12를 참조하여 설명한 수신되는 디지털 코드의 값에 따라 부하 커패시터의 용량이 가변됨으로써, 램프 전압의 기울기가 가변되는 지연 셀이 적용될 수 있다. Referring to FIG. 14, the first delay cell 110d, the second delay cell 120d, and the third delay cell 130d may have a fixed delay amount (i.e., a delay amount when the code is '0000') And the delay amount can be linearly increased according to the code value. The unit delay amount of the first delay cell 110d may be equal to the difference between the minimum delay amount and the maximum delay amount of the second delay cell 120d and the unit delay amount of the second delay cell 120d may be equal to the third delay The difference between the minimum delay amount and the maximum delay amount of the cell 130d. Accordingly, the first delay cell 110d, the second delay cell 120d, and the third delay cell 130d can operate in a pipeline. The first delay cell 110d may be a first coarse delay cell, the second delay cell 120d may be a second coarse delay cell, and the third delay cell 130d may be a fine delay cell. In the embodiment, the capacity of the load capacitor is varied in the third delay cell 130d according to the value of the received digital code described with reference to FIGS. 11 and 12, so that a delay cell in which the slope of the ramp voltage is variable can be applied have.

도 15는 본 개시의 실시예에 따른 DTC의 동작 방법을 나타내는 흐름도이다.15 is a flow chart illustrating a method of operating the DTC according to an embodiment of the present disclosure;

도 15는 적어도 두 개 의 지연 셀을 포함하는 DTC의 동작 방법을 나타낸다. 15 shows a method of operation of a DTC including at least two delay cells.

우선, 제1 지연 셀이 디지털 코드의 적어도 하나의 상위 비트에 기초하여 입력 클럭을 제1 지연량 만큼 지연시킨 제1 클럭을 생성할 수 있다(S10). First, a first delay cell may generate a first clock that delays an input clock by a first delay amount based on at least one higher bit of the digital code (S10).

이후, 제2 지연 셀이 디지털 코드의 적어도 하나의 하위 비트에 기초하여 제1 클럭을 제2 지연량 만큼 지연시킨 제2 클럭을 생성할 수 있다(S20). 제2 지연 셀의 커버 범위는 제1 지연 셀의 단위 지연량과 동일하거나 적을 수 있다. 이에 따라 DTC에 구비되는 제1 지연 셀 및 제2 지연 셀은 디지털 코드의 대응하는 적어도 하나의 비트에 응답하여 파이프라인 동작을 수행할 수 있다. Thereafter, the second delay cell may generate a second clock that delays the first clock by a second delay amount based on at least one lower bit of the digital code (S20). The coverage of the second delay cell may be equal to or less than the unit delay of the first delay cell. The first delay cell and the second delay cell included in the DTC can thereby perform the pipeline operation in response to the corresponding at least one bit of the digital code.

도 16은 DTC의 지연 셀의 동작 방법을 나타내는 흐름도이다. 도 16의 지연 셀의 동작 방법은 도 15의 S10 단계, 즉 캐스케이드 구조의 DTC의 코어스 지연 셀의 동작에 적용되거나 또는 일 단 구조의 DTC의 동작 방법에 적용될 수 있다. 16 is a flowchart showing a method of operating the delay cell of the DTC. The operation method of the delay cell of FIG. 16 can be applied to the operation of the step S10 of FIG. 15, that is, the operation of the coalesced delay cell of the DTC of the cascade structure or the operation method of the DTC of the single structure.

도 16을 참조하면, 지연 셀은 디지털 코드에 따른 프리차지 전압을 생성할 수 있다(S110). 예컨대, 지연 셀 내부에 구비되는 디지털-아날로그 컨버터가 디지털 코드를 기초로 프리차지 전압을 생성할 수 있으며, 프리차지 전압의 레벨은 디지털 코드의 값에 따라 가변될 수 있다. Referring to FIG. 16, the delay cell may generate a precharge voltage according to a digital code (S110). For example, a digital-to-analog converter provided inside the delay cell may generate a pre-charge voltage based on a digital code, and the level of the pre-charge voltage may vary according to the value of the digital code.

지연 셀은 프리차지 전압을 기초로 제1 노드에 연결된 부하 커패시터를 프리차지할 수 있다(S120). 지연 셀은 프리차지 구간에 부하 커패시터를 프리차지할 수 있다. 부하 커패시터가 프리차지됨에 따라, 제1 노드의 전압 레벨이 프리차지 전압의 레벨로 설정될 수 있다. The delay cell may precharge the load capacitor connected to the first node based on the precharge voltage (S120). The delay cell can precharge the load capacitor during the precharge period. As the load capacitor is precharged, the voltage level of the first node can be set to the level of the precharge voltage.

지연 셀은 입력 클럭에 응답하여, 전류 소스가 연결된 제2 노드의 전압 레벨을 설정할 수 있다(S130). 이에 따라 전류 소스가 정상적으로 기준 전류를 생성할 수 있다. 실시예에 있어서, 지연 셀은 상기 제2 노드의 전압 레벨을 기 설정된 제어 전압 레벨로 설정할 수 있다. In response to the input clock, the delay cell may set the voltage level of the second node to which the current source is connected (S130). Thus, the current source can normally generate the reference current. In an embodiment, the delay cell may set the voltage level of the second node to a predetermined control voltage level.

이후, 지연 셀은 부하 커패시터로부터 기준 전류에 기초한 일정한 전류를 디스차지할 수 있다(S140). 전류 소스가 부하 커패시터로부터 기준 전류에 기초한 일정한 전류를 디스차지할 수 있다. S130 단계에서, 전류 소스가 정상적으로 기준 전류를 생성할 수 있도록 설정된 바, S140 단계에서, 부하 커패시터로부터 디스차지되는 전류의 양은 가변되지 않고 일정하게 유지될 수 있다. 제1 노드의 전압 레벨이 일정한 기울기로 감소될 수 있다. Thereafter, the delay cell may discharge a constant current based on the reference current from the load capacitor (S140). The current source may discharge a constant current based on the reference current from the load capacitor. In step S130, the current source is normally set to generate the reference current, and in step S140, the amount of current to be discharged from the load capacitor can be kept constant without being varied. The voltage level of the first node can be reduced to a constant slope.

지연 셀은 제1 노드의 전압 레벨을 기준 전압의 레벨과 비교하고, 비교 결과를 출력 클럭으로서 생성할 수 있다(S150). The delay cell may compare the voltage level of the first node with the level of the reference voltage and generate the comparison result as the output clock (S150).

부하 커패시터로부터 디스차지되는 전류의 양이 일정하게 유지되지 못하면 지연 셀의 선형성이 감소될 수 있다. 도 16의 DTC의 지연 셀의 동작 방법에 따르면, 지연 셀은 부하 커패시터로부터 기준 전류에 기초한 전류가 디스차지되기 전에 전류 소스가 정상적으로 기준 전류를 생성하도록 설정함으로써, DTC의 선형성을 향상시킬 수 있다. If the amount of current discharged from the load capacitor is not kept constant, the linearity of the delay cell can be reduced. According to the operation method of the delay cell of the DTC of FIG. 16, the delay cell can improve the linearity of the DTC by setting the current source to generate the reference current normally before the current based on the reference current is discharged from the load capacitor.

도 17은 본 개시의 실시예에 따른 완전 디지털 위상 동기 루프를 나타내는 블록도이다.17 is a block diagram illustrating a fully digital phase locked loop according to an embodiment of the present disclosure;

도 17을 참조하면, 완전 디지털 위상 동기 루프(200)(이하, ADPLL)는 fractional-N PLL일 수 있다. ADPLL(200)은 기준 클럭(CK_REF)에 동기된 발진 클럭(CK_DCO)을 사용하는 다양한 종류의 회로에 적용될 수 있다. Referring to FIG. 17, the fully digital phase-locked loop 200 (hereinafter ADPLL) may be a fractional-N PLL. The ADPLL 200 can be applied to various kinds of circuits using the oscillation clock CK _DCO synchronized with the reference clock CK _REF .

ADPLL(200)은 DTC(210), 타임-디지털 컨버터(220)(이하 TDC라고 함), 디지털 로우 패스 필터(230), 디지털 전압 제어 발진기(240)(이하, DVCO라고 함), 멀티 계수 분주기(250) 및 델타-시그마 모듈레이터(260)(이하, DSM이라고 함)를 포함할 수 있다. The ADPLL 200 includes a DTC 210, a time-to-digital converter 220 (hereinafter referred to as TDC), a digital low pass filter 230, a digital voltage controlled oscillator 240 (hereinafter referred to as DVCO) Cycle 250 and a delta-sigma modulator 260 (hereinafter referred to as DSM).

TDC(220)는 수신되는 클럭과 피드백 클럭(CK_FB)을 비교하여, 위상 및 주파수 차이를 감지하고, 이러한 차이를 업 신호 또는 다운 신호로서 출력할 수 있다. 디지털 로우 패스 필터(230)는 TDC(220)로부터의 출력을 적분 함으로써, TDC(220)로부터의 출력 중 낮은 대역의 신호를 필터링할 수 있다. DVCO(240)는 디지털 로우 패스 필터(230)로부터의 출력에 기초하여 발진 클럭(CK_DCO)을 생성할 수 있다. The TDC 220 can compare the received clock with the feedback clock (CK _FB ), detect the phase and frequency difference, and output the difference as an up signal or a down signal. The digital low-pass filter 230 can filter the low-band signal of the output from the TDC 220 by integrating the output from the TDC 220. [ The DVCO 240 can generate the oscillation clock CK _DCO based on the output from the digital low-pass filter 230. [

멀티 계수 분주기(250)는 발진 클럭(CK_DCO)을, 설정된 분주비에 따라 분주하여 피드백 클럭(CK_FB)을 생성할 수 있다. 한편, ADPLL(200)의 시간-평균 분주비는 정수가 아닌 분수로 설정될 수 있다. 멀티 계수 분주기(250)는 발진 클럭(CK_DCO)을 정수의 분주비로 분주하되, 매 루프마다 변경되는 정수 분주비에 따라 피드백 클럭(CK_FB)을 분주함으로써, 분수의 시간-평균 분주비를 만족할 수 있다. 멀티 계수 분주기(250)는, 매 피드백 루프마다, DSM(260)의 제어 하에 설정된 정수 분주비에 따라 발진 클럭(CK_DCO)을 분주할 수 있다. 단위 시간 동안 정수 분주비가 변경됨에 따라, 시간-평균 분주비는 정수가 아닌 분수값을 가질 수 있다. The multi-factor divider 250 can generate the feedback clock CK _FB by dividing the oscillation clock CK _DCO according to the set division ratio. On the other hand, the time-averaged division ratio of the ADPLL 200 may be set to a non-integer fraction. The multi-counting frequency divider 250 divides the oscillation clock CK _DCO into integer division ratios, and divides the feedback clock CK _FB according to the integer division ratios changed for each loop, so that the time- Can be satisfied. The multi-factor divider 250 can divide the oscillation clock CK _DCO in accordance with an integer division ratio set under the control of the DSM 260 for each feedback loop. As the integer division ratio changes over a unit time, the time-averaged division ratio can have a non-integer fractional value.

DSM(260)은 멀티 계수 분주기(250)에 정수 분주비를 제공할 수 있다. 예를 들어, 멀티 계수 분주기(250)가, N-2, N-1, N, N+1, N+2 (이때, N은 정수) 중 하나의 분주비로 발진 클럭(CK_DCO)을 분주할 수 있도록 설정된 경우, DSM(260)은 시간-평균 분주비가 원하는 값을 가질 수 있도록 정수 분주비 N-2, N-1, N, N+1, N+2를 매 루프마다 랜덤하게 선택하고, 선택된 정수 분주비를 멀티 계수 분주기(250)에 제공할 수 있다. The DSM 260 may provide an integer division ratio in the multi-factor divider 250. [ For example, when the multi-count divider 250 divides the oscillation clock CK _{DCO by} one of N-2, N-1, N, N + 1, and N + 2 The DSM 260 randomly selects the integer division ratios N-2, N-1, N, N + 1, N + 2 for each loop so that the time-averaged division ratio can have a desired value , And provide the selected integer division ratio to the multi-factor divider 250. [

한편, 정수 분주비의 변화에 따른 위상 오차를 TDC(220)가 처리하기 위해서는 TDC(220)의 시간-해상도 및 커버 범위가 넓어야 한다. 이때, TDC(220)의 비선형성은 루프 동작에 따라 증가될 수 있으며, ADPLL(200)의 동작 특성을 열화시킬 수 있다.On the other hand, in order for the TDC 220 to process the phase error according to the change in the integer division ratio, the time-resolution and coverage of the TDC 220 must be wide. At this time, the non-linearity of the TDC 220 can be increased according to the loop operation, and the operating characteristics of the ADPLL 200 can be deteriorated.

따라서, 본 개시의 실시예에 따른 ADPLL(200)은 DTC(210)를 포함할 수 있으며, DTC(210)는 기준 클럭(CK_REF)을 지연시킴으로써, 정수 분주비의 변화에 따른 위상 오차를 보상할 수 있다. DTC(210)는 기준 클럭(CK_REF)을 지연시킨 지연 클럭을 TDC(220)에 제공할 수 있다. Accordingly, the ADPLL 200 according to the embodiment of the present disclosure can include the DTC 210, and the DTC 210 delays the reference clock CK _REF , thereby compensating for the phase error due to the change in the integer division ratio can do. The DTC 210 may provide the TDC 220 with a delayed clock that has delayed the reference clock CK _REF .

이때, DSM(260)은 정수 분주비의 변화에 따른 위상 오차를 반영한 디지털 코드(CD)를 생성하고, 이를 DTC(210)에 제공할 수 있다. DTC(210)는 매 루프마다 DSM(260)으로부터 제공되는 디지털 코드(CD)에 따라 설정된 지연량 만큼 기준 클럭(CK_REF)을 지연시켜 출력함으로써, 정수 분주비의 변화에 따른 위상 오차의 일부를 보상할 수 있다.At this time, the DSM 260 generates a digital code (CD) reflecting the phase error according to the change of the integer division ratio, and can provide the digital code CD to the DTC 210. The DTC 210 delays the reference clock CK _REF by a delay amount set in accordance with the digital code CD provided from the DSM 260 for each loop and outputs a part of the phase error corresponding to the change in the integer division ratio You can compensate.

도 1 내지 16을 참조하여 설명한 본 개시의 실시예들에 따른 DTC 중 하나가 ADPLL(200)의 DTC(210)로서 적용될 수 있다. DTC(210)의 선형성이 높으므로, ADPLL(200)의 동작 특성이 향상될 수 있다. One of the DTCs according to the embodiments of the present disclosure described with reference to FIGS. 1-16 may be applied as the DTC 210 of the ADPLL 200. [ Since the linearity of the DTC 210 is high, the operating characteristics of the ADPLL 200 can be improved.

도 18은 본 개시의 실시예에 따른 무선 통신 장치를 나타내는 블록도이다.18 is a block diagram illustrating a wireless communication apparatus according to an embodiment of the present disclosure;

무선 통신 장치(300)는 디지털 신호 처리기(310), DAC(320), ADC(330), RFIC(Radio Frequency Integrated Circuit)(340), 프런트 엔드 모듈(350) 및 안테나(ANT)를 포함할 수 있다. The wireless communication device 300 may include a digital signal processor 310, a DAC 320, an ADC 330, a Radio Frequency Integrated Circuit (RFIC) 340, a front end module 350 and an antenna ANT have.

디지털 신호 처리기(310)는 송신하고자 하는 정보 또는 수신 정보를 포함하는 신호를 설정된 통신 방식에 따라 처리할 수 있다. 예컨대 디지털 신호 처리기(310)는 OFDM(Orthogonal Frequency Division Multiplexing), OFDMA(Orthogonal Frequency Division Multiple access), WCDMA(Wideband Code Multiple Access), HSPA+(High Speed Packet Access+) 등의 통신 방식에 따라 신호를 처리할 수 있다. The digital signal processor 310 can process a signal including information to be transmitted or reception information according to a set communication method. For example, the digital signal processor 310 processes a signal according to a communication scheme such as Orthogonal Frequency Division Multiplexing (OFDM), Orthogonal Frequency Division Multiple Access (OFDMA), Wideband Code Multiple Access (WCDMA), or High Speed Packet Access + .

DAC(320)는 송신하고자 하는 정보를 포함하는 디지털 신호를 아날로그 신호로 변환할 수 있으며, 변환된 송신 신호를 RFIC(340)에 제공할 수 있다. The DAC 320 can convert a digital signal including information to be transmitted into an analog signal and provide the converted transmission signal to the RFIC 340.

ADC(330)는 RFIC(340)로부터 수신되는 아날로그 신호를 디지털 신호로 변환하고, 변환된 디지털 신호를 디지털 신호 처리기(310)에 제공할 수 있다. The ADC 330 may convert an analog signal received from the RFIC 340 into a digital signal and provide the digital signal processor 310 with the converted digital signal.

RFIC(340)는 DAC(320)로부터 수신된 기저대역의 송신 신호의 주파수를 상향 변환하여 RF 신호를 생성할 수 있다. 또한, 수신되는 RF 신호의 주파수를 하향 변환하여 기저대역 신호를 생성할 수 있다. 이러한 주파수 변환을 위하여, RFIC(340)는 PLL(342) 및 믹서(341)를 포함할 수 있다. 믹서(341)는 PLL(342)에서 출력되는 클럭을 기초로 송신 신호의 주파수를 상향 변환하거나 또는 수신 신호의 주파수를 하향 변환할 수 있다. The RFIC 340 may up convert the frequency of the baseband transmission signal received from the DAC 320 to generate an RF signal. Further, the baseband signal can be generated by down-converting the frequency of the received RF signal. For this frequency conversion, the RFIC 340 may include a PLL 342 and a mixer 341. The mixer 341 may up-convert the frequency of the transmission signal or down-convert the frequency of the reception signal based on the clock output from the PLL 342.

PLL(342)은 도 1 내지 16을 참조하여 설명한 본 개시의 실시예들에 따른 DTC 중 하나를 포함할 수 있다. 무선 통신 장치(300)에서 사용되는 PLL(342)은 기준 클럭을 기초로 다양한 대역의 주파수 신호를 생성할 수 있다. 따라서, PLL(342)은 fractional-N PLL일 수 있으며, DTC(343)를 포함할 수 있다. 예컨대, 도 17의 ADPLL(200)이 PLL(342)에 적용될 수 있으며, DTC(343)는 도 1 내지 16을 참조하여 설명한 본 개시의 실시예들에 따른 DTC 중 하나를 포함할 수 있다. PLL 342 may include one of the DTCs according to embodiments of the present disclosure described with reference to FIGS. The PLL 342 used in the wireless communication device 300 can generate frequency signals of various bands based on the reference clock. Thus, the PLL 342 may be a fractional-N PLL and may include a DTC 343. For example, the ADPLL 200 of FIG. 17 may be applied to the PLL 342 and the DTC 343 may include one of the DTCs according to the embodiments of the present disclosure described with reference to FIGS. 1-16.

프런트 엔드 모듈(350)은 증폭기, 듀플렉서 등을 포함할 수 있다. 프런트 엔드 모듈(350)은 RFIC(340)로부터 제공되는 RF 송신 신호를 증폭하고, 증폭된 신호를 안테나(ANT)를 통해 송신할 수 있다. 실시예에 있어서, 무선 통신 장치(300)는 복수의 안테나(ANT)를 포함할 수 있으며, 프런트 엔드 모듈(350)은 RF 송신 신호를 주파수 대역별로 분리하여 대응하는 안테나(ANT)로 제공할 수 있다. The front end module 350 may include an amplifier, a duplexer, and the like. The front end module 350 may amplify the RF transmission signal provided from the RFIC 340 and transmit the amplified signal via the antenna ANT. In an embodiment, the wireless communication device 300 may include a plurality of antennas ANT, and the front end module 350 may separate the RF transmission signals into frequency bands and provide them to corresponding antennas ANT have.

한편, 본 실시예에서, DTC(343)가 RFIC(340)에 구비되는 PLL(342)에 적용되는 것으로 도시되었으나, 이는 예시적인 설명일 뿐이며, DTC(343)는 기준 클럭을 기초로 생성되는 발진 클럭을 이용하는 다른 구성 요소들에도 적용될 수 있다. Although the DTC 343 is shown as being applied to the PLL 342 included in the RFIC 340 in the present embodiment, the DTC 343 is an example of the oscillation generated based on the reference clock, It can also be applied to other components that use clocks.

도 19는 본 개시의 실시예에 따른 IoT 기기의 일 구현예를 나타내는 블록도이다.19 is a block diagram showing an embodiment of an IoT device according to an embodiment of the present disclosure.

도 19를 참조하면, IoT 기기(400)는 애플리케이션 프로세서(410), 송수신기(420), 메모리(430), 디스플레이(440), 센서(460) 및 입출력 장치(450)를 구비할 수 있다. 19, the IoT device 400 may include an application processor 410, a transceiver 420, a memory 430, a display 440, a sensor 460, and an input / output device 450.

IoT 기기(400)는 외부와 통신하기 위한 송수신기(420)를 포함할 수 있다. 송수신기(420)는 예를 들어, 유선 근거리 통신망(Local Area Network; LAN), 블루투스(Bluetooth), Wi-fi(Wireless Fidelity), Zigbee와 같은 무선 근거리 통신 인터페이스, PLC(Power Line Communication) 또는 3G (3rd Generation), LTE (Long Term Evolution) 등 이동 통신망(Mobile cellular network)에 접속 가능한 모뎀 통신 인터페이스일 수 있다. 송수신기(420)는 전술한 본 개시의 실시예들에 따른 DTC를 포함하는 ADPLL, 예컨대, 도 17의 ADPLL(200)을 구비할 수 있다. 이에 따라 송수신기(420)의 송수신 특성이 향상되고, 소비 전류가 감소될 수 있다.The IoT device 400 may include a transceiver 420 for communicating with the outside. The transceiver 420 may be a wireless local area network (LAN), a wireless local area network (LAN), a Bluetooth, a wireless fidelity (Wi-fi) 3rd Generation), and LTE (Long Term Evolution), which can be connected to a mobile cellular network. The transceiver 420 may include an ADPLL, such as the ADPLL 200 of FIG. 17, that includes a DTC according to the embodiments of the present disclosure discussed above. Thus, the transmission / reception characteristics of the transceiver 420 can be improved, and the consumption current can be reduced.

애플리케이션 프로세서(410; AP)는 IoT 기기(400)의 전반적인 동작 및 IoT 기기(400)의 구성들의 동작을 제어할 수 있다. 애플리케이션 프로세서(410)는 다양한 연산을 수행할 수 있다. 실시예에 따라, 애플리케이션 프로세서(410)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. The application processor 410 (AP) may control the overall operation of the IO T device 400 and the operation of the configurations of the IoT device 400. The application processor 410 may perform various operations. According to an embodiment, the application processor 410 may include one processor core (Single Core) or a plurality of processor cores (Multi-Core).

센서(460)는 예를 들어, 이미지를 센싱하는 이미지 센서일 수 있다. 센서(460) 애플리케이션 프로세서(410)에 연결되어, 생성된 이미지 정보를 애플리케이션 프로세서(410)로 전송할 수 있다. 센서(460)는 신체 정보(biometric information)를 감지하는 바이오 센서일 수 있다. 센서(460)는 조도(illuminance) 센서, 음향 센서, 가속도 센서 등과 같은 임의의 센서일 수 있다.The sensor 460 may be, for example, an image sensor that senses an image. The sensor 460 may be coupled to the application processor 410 and may transmit the generated image information to the application processor 410. The sensor 460 may be a biosensor for sensing biometric information. The sensor 460 may be any sensor, such as an illuminance sensor, an acoustic sensor, an acceleration sensor, or the like.

디스플레이(440)는 IoT 기기(400)의 내부 상태정보를 표시할 수 있다. 디스플레이(440)는 터치센서(미도시)를 포함할 수 있다. 또한, 디스플레이(440)는 사용자 인터페이스(user interface)를 위한 입력 또는 출력기능 및 외관을 포함할 수 있다. 사용자는 터치센서 및 사용자 인터페이스를 통하여 IoT 기기(400)를 제어할 수 있다.The display 440 may display internal state information of the IoT device 400. Display 440 may include a touch sensor (not shown). Display 440 may also include an input or output function and appearance for a user interface. The user can control the IoT device 400 through the touch sensor and the user interface.

입출력 장치(450)는 터치패드, 키패드, 입력 버튼 등과 같은 입력 수단 및 디스플레이, 스피커 등과 같은 출력 수단을 포함할 수 있다.The input / output device 450 may include input means such as a touch pad, a keypad, an input button and the like, and output means such as a display, a speaker, and the like.

메모리(memory, 430)는 IoT 기기(400)를 제어하는 제어 명령어코드, 제어 데이터 또는 사용자 데이터를 저장할 수 있다. 메모리(430)는 휘발성 메모리(volatile memory) 또는 불휘발성 메모리(nonvolatile memory) 중 적어도 하나를 포함할 수 있다. The memory 430 may store control command codes, control data, or user data for controlling the IOT device 400. [ The memory 430 may include at least one of a volatile memory or a nonvolatile memory.

IoT 기기(400)는 내부 전력 공급을 위하여 배터리를 내장하거나 외부에서 전력을 공급받는 전원 공급부를 더 포함할 수 있다. 또한 IoT 기기(400)는 저장 장치를 더 포함할 수 있다. 저장 장치는 하드디스크(HDD), 솔리드 스테이트 디스크(SSD, Solid State Disk), eMMC(embedded Multi Media Card), UFS(Universal Flash Storage)와 같은 불휘발성 매체일 수 있다. 저장 장치는 입출력 장치(450)를 통해 제공된 사용자의 정보 및 센서(460)를 통해 수집된 센싱 정보들을 저장할 수 있다. The IoT device 400 may further include a power supply unit for internal power supply or internal power supply for external power supply. The IoT device 400 may further include a storage device. The storage device may be a nonvolatile medium such as a hard disk (HDD), a solid state disk (SSD), an embedded multi media card (eMMC), or a universal flash storage (UFS). The storage device may store the information of the user provided through the input / output device 450 and the sensing information collected through the sensor 460.

IoT 기기(400)는 낮은 소비 전력이 요구된다. 전술한 IoT 기기(400)의 상기 구성 요소들, 예컨대 애플리케이션 프로세서(410), 송수신기(420), 메모리(430), 디스플레이(440), 센서(460) 및 입출력 장치(450) 중 적어도 일부에서 주파수 합성 회로가 사용될 수 있으며, 주파수 합성 회로는 본 개시의 실시예들에 따른 DTC를 구비할 수 있다. 이에 따라, 주파수 합성 회로의 선형성이 향상될 수 있으며, IoT 기기(400)의 소비 전력이 감소될 수 있다. The IoT device 400 requires low power consumption. At least some of the components of the IoT device 400 described above, such as the application processor 410, the transceiver 420, the memory 430, the display 440, the sensor 460 and the input / output device 450, Synthesis circuitry may be used and the frequency synthesis circuitry may comprise a DTC according to embodiments of the present disclosure. Thus, the linearity of the frequency synthesizing circuit can be improved, and the power consumption of the IoT device 400 can be reduced.

본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present disclosure has been described with reference to the embodiments shown in the drawings, it is to be understood that various modifications and equivalent embodiments may be made by those skilled in the art without departing from the scope and spirit of the present invention. Accordingly, the true scope of protection of the present disclosure should be determined by the technical idea of the appended claims.

100, 100a, 100b, 100d: 디지털-타임 컨버터 10, 10a: 디지털-아날로그 컨버터
20, 20a, 20b, 20c: 램프 생성기 30, 30a: 비교기100, 100a, 100b, 100d: digital-time converter 10, 10a: digital-analog converter
20, 20a, 20b, 20c: lamp generator 30, 30a: comparator

Claims

A digital-to-analog converter for generating a pre-charge voltage corresponding to a value of the digital code;
Charging the capacitor connected to the first node based on the precharge voltage and responsive to the transition of the input clock to charge or discharge the capacitor based on the reference current provided by the current source, A ramp generator for generating a ramp signal; And
And a comparator for generating an output clock based on the ramp voltage,
Wherein the lamp generator comprises:
A first switching circuit providing a first current path between a second node connected to the current source and the first node; And
And a second switching circuit for providing a second current path from the power supply voltage to the second node.

The method according to claim 1,
Wherein a start level of the ramp voltage is varied according to a value of the digital code, and a slope of the ramp voltage is constant.

The method according to claim 1,
And the second switching circuit is turned on prior to the first switching circuit to set the voltage level of the second node so that the current source can generate the reference voltage.

The method according to claim 1,
Wherein the first switching circuit includes a first transistor connected between the first node and the second node,
And the second switching circuit includes a second transistor connected between the power supply voltage and the second node.

5. The method of claim 4,
The first switching circuit further comprises a first switching control circuit responsive to a delay clock delaying the input clock to provide a first turn-on voltage to a gate of the first transistor,
The second switching circuit further comprises a second switching control circuit responsive to the input clock for providing the first turn-on voltage to a gate of the second transistor.

6. The method of claim 5,
Wherein the structure of said second switching control circuit is the same as that of said first switching control circuit.
Wherein the first transistor and the second transistor operate in a saturation region when the first transistor and the second transistor are turned on in response to the first turn-on voltage.

The method of claim 3,
The first switching circuit further comprises a first switching control circuit responsive to a delay clock delaying an input clock to provide a first turn-on voltage to a gate of the first transistor,
The second switching circuit further comprises a second switching control circuit responsive to the input clock for providing a second turn-on voltage to the gate of the second transistor,
Wherein the ramp generator amplifies the difference between the voltage level of the second node and the level of the control voltage so that the voltage level of the second node is equal to the level of the control voltage and outputs the amplified difference to the second turn- Further comprising an amplifier for outputting the voltage as a voltage.

The digital-to-analog converter according to claim 1,
R-2R ladder network. &Lt; Desc / Clms Page number 13 >

A first delay cell for generating a first clock by delaying an input clock by a first delay amount based on at least one upper bit of the digital code; And
And a second delay cell for generating a second clock by delaying the first clock by a second delay amount based on at least one lower bit of the digital code,
Wherein the first delay cell comprises:
A first digital-to-analog converter for generating a precharge voltage corresponding to the value of the at least one higher bit;
A first ramp voltage generating unit that generates a first ramp voltage whose level changes from a level of the precharge voltage to a first slope based on the precharge voltage and outputs the ramp voltage through a first output node, 1 lamp generator; And
And a first comparator for comparing the level of the first ramp voltage with a level of a first reference voltage and generating a comparison result as the first clock.

The digital-to-time converter according to claim 9, wherein a difference between a maximum delay amount and a minimum delay amount of the second delay cell is equal to a unit delay amount of the first delay cell.