KR20180087682A - Semiconductor device - Google Patents
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Abstract
Description
실시예는 반도체 소자에 관한 것이다.Embodiments relate to semiconductor devices.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.Semiconductor devices including compounds such as GaN and AlGaN have many merits such as wide and easy bandgap energy, and can be used variously as light emitting devices, light receiving devices, and various diodes.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. Particularly, a light emitting device such as a light emitting diode or a laser diode using a semiconductor material of Group 3-5 or 2-6 group semiconductors can be applied to various devices such as a red, Blue, and ultraviolet rays. By using fluorescent materials or combining colors, it is possible to realize a white light beam with high efficiency. Also, compared to conventional light sources such as fluorescent lamps and incandescent lamps, low power consumption, , Safety, and environmental friendliness.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.In addition, when a light-receiving element such as a photodetector or a solar cell is manufactured using a semiconductor material of Group 3-5 or Group 2-6 compound semiconductor, development of a device material absorbs light of various wavelength regions to generate a photocurrent , It is possible to use light in various wavelength ranges from the gamma ray to the radio wave region. It also has advantages of fast response speed, safety, environmental friendliness and easy control of device materials, so it can be easily used for power control or microwave circuit or communication module.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Accordingly, the semiconductor device can be replaced with a transmission module of an optical communication means, a light emitting diode backlight replacing a cold cathode fluorescent lamp (CCFL) constituting a backlight of an LCD (Liquid Crystal Display) display device, White light emitting diodes (LEDs), automotive headlights, traffic lights, and gas and fire sensors. In addition, semiconductor devices can be applied to high frequency application circuits, other power control devices, and communication modules.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.In particular, a light emitting device that emits light in the ultraviolet wavelength range can be used for curing, medical use, and sterilization by curing or sterilizing action.
종래 반도체 소자는 활성층에서 생성된 광이 활성층의 상부 방향 이외에 측면이나 하부 방향으로도 진행될 수 있다. 따라서, 반도체 소자에서 방출된 광의 광 진행 경로가 길어지거나 발광구조물 내부에서 흡수되는 문제가 있다.In the conventional semiconductor device, the light generated in the active layer may proceed in the side or lower direction in addition to the upper direction of the active layer. Therefore, there is a problem that the light propagation path of the light emitted from the semiconductor device is lengthened or absorbed inside the light emitting structure.
실시예는 광 추출 효율이 향상된 반도체 소자를 제공한다.The embodiment provides a semiconductor device with improved light extraction efficiency.
실시예는 광 출력이 향상되고, 동작 전압이 감소하는 반도체 소자를 제공한다.Embodiments provide a semiconductor device with improved light output and reduced operating voltage.
실시예는 신뢰성이 향상된 반도체 소자를 제공한다.The embodiment provides a semiconductor device with improved reliability.
본 발명의 일 실시예에 따른 반도체 소자는 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층, 상기 제2 도전형 반도체층 및 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 배치되는 제1 리세스; 및 상기 제1 도전형 반도체층을 관통하는 제2 리세스를 포함하는 복수개의 발광 구조물; 상기 제1 리세스에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층의 하부에 배치되는 반사층;을 포함한다.A semiconductor device according to an embodiment of the present invention includes a first conductive semiconductor layer, a second conductive semiconductor layer, an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer, Type semiconductor layer and a first recess disposed through a part of the first conductivity type semiconductor layer through the active layer; And a second recess penetrating the first conductive semiconductor layer; A first electrode disposed in the first recess and electrically connected to the first conductive semiconductor layer; And a reflective layer disposed under the second conductive type semiconductor layer.
상기 제2 리세스는 단차부를 포함할 수 있다.The second recess may include a stepped portion.
상기 단차부의 폭은 상기 제2 전극에 인접한 단차부의 일단에서 상기 단차부에 인접한 노출된 제2 리세스의 일단까지의 폭의 비는 1:1.3 내지 1:10일 수 있다.The width of the stepped portion may be 1: 1.3 to 1:10, and the ratio of the width from one end of the stepped portion adjacent to the second electrode to the one end of the exposed second recessed portion adjacent to the stepped portion may be 1: 1.3 to 1:10.
상기 제2 전극의 상면과 상기 단차부 사이의 거리는 상기 제2 전극의 상면과 상기 제1 전극이 상기 제1 도전형 반도체층과 접하는 면 사이의 거리와 동일할 수 있다.The distance between the upper surface of the second electrode and the stepped portion may be the same as the distance between the upper surface of the second electrode and the surface of the first electrode contacting the first conductive type semiconductor layer.
상기 반사층의 두께는 0.5㎛ 내지 1㎛일 수 있다.The thickness of the reflective layer may be 0.5 탆 to 1 탆.
상기 반사층과 전기적으로 연결되는 제2 전극패드를 포함할 수 있다.And a second electrode pad electrically connected to the reflective layer.
상기 제2 도전형 반도체층과 상기 반사층 사이에 배치되는 제2 전극을 더 포함할 수 있다.And a second electrode disposed between the second conductive semiconductor layer and the reflective layer.
상기 반사층은 상기 제2 전극과 전기적으로 연결될 수 있다.The reflective layer may be electrically connected to the second electrode.
상기 제1 리세스 및 상기 제1 전극의 하부에 배치되는 접합층을 더 포함할 수 있다.And a bonding layer disposed under the first recess and the first electrode.
상기 접합층의 하부에 배치되고 상기 접합층과 전기적으로 연결되는 기판을 더 포함할 수 있다.And a substrate disposed under the bonding layer and electrically connected to the bonding layer.
실시예에 따른 전자 디바이스는 반도체 소자; 및 상기 반도체 소자를 수용하는 케이스를 포함한다.An electronic device according to an embodiment includes: a semiconductor element; And a case accommodating the semiconductor element.
실시예에 따르면, 반도체 소자는 광 추출 효율이 향상될 수 있다.According to the embodiment, the semiconductor device can improve the light extraction efficiency.
또한, 광 출력이 향상될 수 있다.Further, the light output can be improved.
또한, 신뢰성이 향상된 반도체 소자를 제공할 수 있다.In addition, a semiconductor device with improved reliability can be provided.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.The various and advantageous advantages and effects of the present invention are not limited to the above description, and can be more easily understood in the course of describing a specific embodiment of the present invention.
도 1은 실시예에 따른 반도체 소자의 평면도이고,
도 2는 도 1의 AA' 방향으로 실시예에 따른 반도체 소자의 단면도이고,
도 3은 도 2에서 두께 및 거리를 설명하기 위한 단면도이고,
도 4는 도 3에서 D의 확대도이고,
도 5는 도 1의 일부 확대도이고,
도 6a 내지 도 6f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 도면이다.1 is a plan view of a semiconductor device according to an embodiment,
FIG. 2 is a cross-sectional view of the semiconductor device according to the embodiment in the direction AA 'of FIG. 1,
3 is a cross-sectional view for explaining thickness and distance in Fig. 2,
Fig. 4 is an enlarged view of D in Fig. 3,
Fig. 5 is a partially enlarged view of Fig. 1,
6A to 6F are views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
본 실시예들은 다른 형태로 변형되거나 여러 실시예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시예로 한정되는 것은 아니다. The embodiments may be modified in other forms or various embodiments may be combined with each other, and the scope of the present invention is not limited to each embodiment described below.
특정 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다. Although not described in the context of another embodiment, unless otherwise described or contradicted by the description in another embodiment, the description in relation to another embodiment may be understood.
예를 들어, 특정 실시예에서 구성 A에 대한 특징을 설명하고 다른 실시예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.For example, if the features of configuration A are described in a particular embodiment, and the features of configuration B are described in another embodiment, even if the embodiment in which configuration A and configuration B are combined is not explicitly described, It is to be understood that they fall within the scope of the present invention.
실시예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiments, in the case where one element is described as being formed "on or under" another element, the upper (upper) or lower (lower) or under are all such that two elements are in direct contact with each other or one or more other elements are indirectly formed between the two elements. Also, when expressed as "on or under", it may include not only an upward direction but also a downward direction with respect to one element.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention.
도 1은 실시예에 따른 반도체 소자의 평면도이고, 도 2는 도 1의 AA' 방향으로 실시예에 따른 반도체 소자의 단면도이다.FIG. 1 is a plan view of a semiconductor device according to an embodiment, and FIG. 2 is a cross-sectional view of a semiconductor device according to an embodiment in a direction AA 'in FIG.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 소자는 복수 개의 발광구조물을 포함할 수 있다. 발광구조물의 수는 다양하게 적용될 수 있으며, 이에 따라 반도체 소자의 크기도 변형될 수 있다. Referring to FIG. 1, a semiconductor device according to an embodiment of the present invention may include a plurality of light emitting structures. The number of the light emitting structures can be variously applied, and accordingly, the size of the semiconductor device can be modified.
도 2를 살펴보면, 실시예에 따른 반도체 소자는 복수 개의 발광구조물(120), 제1 절연층(130), 반사층(140), 제2 절연층(150), 접합층(160), 기판(170)을 포함할 수 있다.2, a semiconductor device according to an embodiment includes a plurality of
발광구조물(120)은 제1 도전형 반도체층(122), 제2 도전형 반도체층(124), 제1 도전형 반도체층(122)과 제2 도전형 반도체층(124) 사이에 배치되는 활성층(123) 및 제2 도전형 반도체층(124), 활성층(123)을 관통하여 제1 도전형 반도체층(122)의 일부 영역까지 배치되는 제1 리세스(125) 및 제1 도전형 반도체층(122)을 관통하는 제2 리세스(126)를 포함할 수 있다.The
실시예에 따른 발광구조물(120)은 자외선 파장대의 광을 생성할 수 있다.The
예시적으로 발광구조물(120)은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수도 있고, 심자외선 파장대의 광(UV-C)을 방출할 수 있다. 자외선 파장대는 발광구조물(120)의 Al의 조성비에 의해 결정될 수 있다.For example, the
예시적으로, 근자외선 파장대의 광(UV-A)는 320nm 내지 420nm 범위의 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 파장을 가질 수 있다.Illustratively, the near ultraviolet light (UV-A) may have a wavelength in the range of 320 to 420 nm, the far ultraviolet light (UV-B) may have a wavelength in the range of 280 nm to 320 nm, The light of the wavelength band (UV-C) may have a wavelength in the range of 100 nm to 280 nm.
제1 도전형 반도체층(122)은 발광구조물(120)의 상부에 배치될 수 있다. 제1 도전형 반도체층(122)은 활성층(123)과 인접 배치된 제1-2 도전형 반도체층(122b)과 제1-2 도전형 반도체층(122b) 상에 배치되는 제1-1 도전형 반도체층(122a)을 포함할 수 있다.The first
제1-1 도전형 반도체층(122a)과 제1-2 도전형 반도체층(122b)은 Al 조성이 서로 다를 수 있다. 일예로, 제 1-1 도전형 반도체층(122a)은 Al 조성이 높은 층일 수 있으며, 제1-2 도전형 반도체층(122b)은 Al 조성이 낮은 층일 수 있다. 제1-1 도전형 반도체층(122a)의 하면은 제1 전극(182)의 상면과 접촉하여 전기적으로 연결될 수 있다.The first-conductivity-
제1 도전형 반도체층(122)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 반도체층(122)에 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(122)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(122)은 n형 반도체층일 수 있다.The first
제1-1 도전형 반도체층(122a)은 Al의 조성이 55% 내지 70%일 수 있고, 제1-2 도전형 반도체층(122b)은 Al의 조성이 40% 내지 55%일 수 있다. 제1-2 도전형 반도체층(122b)은 활성층(123)과 인접 배치될 수 있다.The composition of the first conductivity
활성층(123)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(124) 사이에 배치될 수 있다. 활성층(123)은 제1 도전형 반도체층(122)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(124)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(123)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.The
활성층(123)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(123)의 구조는 이에 한정하지 않는다. 활성층(123)은 Al을 포함할 수 있다.The
제2 도전형 반도체층(124)은 활성층(123)의 하부에 배치될 수 있다. 제2 도전형 반도체층(124)은 제2 전극(186)과 전기적으로 연결될 수 있다.The second
제2 도전형 반도체층(124)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있다. 그리고 제2 도전형 반도체층(124)에 제2 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(124)은 Inx5Aly2Ga1-x5-y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(124)은 p형 반도체층일 수 있다.The second
제1 리세스(125)는 제2 도전형 반도체층(124) 및 활성층(123)을 관통하여 제1 도전형 반도체층(122)의 일부 영역까지 배치될 수 있다. 제1 리세스(125)는 발광 구조물 내에서 적어도 하나 이상일 수 있다. 제1 전극(182)은 제1 리세스(125)의 내부에 배치되며, 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다. The
제2 리세스(126)는 제1 도전형 반도체층(122)를 관통하도록 배치될 수 있다. 제2 리세스(126)는 발광 구조물(120) 내에서 적어도 하나 이상일 수 있다. 제2 리세스과 제1 리세스(125) 사이에 제2 전극(186)이 배치될 수 있다.The
제2 리세스(126)는 단차부(126a)를 포함할 수 있다. 제2 전극(186)의 상면과 단차부(126a) 사이의 거리는 제2 전극(186)의 상면과 제1 전극(182)이 제1 도전형 반도체층(122)에 접하는 면 사이의 거리와 동일할 수 있다. 이러한 구성은 메사 식각이 동일하게 수행되기 때문일 수 있다. 다만, 이에 한정되는 것은 아니다. The
제2 리세스(126) 내부에는 반사층(140)이 배치될 수 있으며, 반사층(140)의 상면은 발광구조물(120)의 상면과 동일한 면을 형성할 수 있다.A
제2 리세스(126)는 제1 도전형 반도체층(122)을 구조적으로 분리할 수 있다. 이러한 구성에 의하여, 활성층(123)에서 생성된 광이 제1 도전형 반도체층(122)에서 이동하는 경로가 감소되어 이동에 따른 광 손실이 감소하여 광추출 효율이 향상될 수 있다.The
제1 절연층(130)은 발광구조물(120)의 하부로부터 제1 리세스(125) 내부 및 제2 리세스(126) 내부로 연장되어 배치될 수 있다. 제1 절연층(130)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(124)을 전기적으로 분리할 수 있다.The first insulating
제1 절연층(130)의 두께는 0.1㎛ 내지 0.7㎛일 수 있으나, 이에 한정되는 것은 아니다. 제1 절연층(130)의 두께가 0.1㎛ 이하이면 전기적 신뢰성이 약화될 수 있다. 반대로 제1 절연층(130)의 두께가 0.7㎛ 이상이면 반사층(140)과 제1 절연층(130)의 열팽창계수(CTE) 차이 또는 반사층(140)과 제1 절연층(130) 사이의 열응력에 의해 반사층(140)이 박리나 크랙을 유발할 수 있고, 반도체 소자의 전기적 신뢰성이 악화되거나 광 추출 효율이 저하되는 문제점을 야기할 수 있다.The thickness of the first insulating
제1 절연층(130)은 실리콘 옥사이드(Silcon oxide, SiOx), 실리콘나이트라이드(Silicon Nitride, SixNy), 알루미늄옥사이드(Aluminum Oxide, AlxOy) 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제1 절연층(130)은 발광구조물(120)보다 낮은 굴절률을 갖는 물질로 배치될 수 있다. The first insulating
반사층(140)은 제1 절연층(130)과 제2 도전형 반도체층(124)의 하부에 배치될 수 있다. 반사층(140)은 제2 도전형 반도체층(124)과 전기적으로 연결될 수 있다. 또한, 반사층(140)은 제2 전극(186)을 덮고, 제2 전극(186)과 전기적으로 연결될 수 있다.The
반사층(140)은 제2 도전형 반도체층(124)의 하면으로부터 제1 리세스(125)의 일부 영역까지 연장되어 배치될 수 있다. 또한, 반사층(140)은 제2 도전형 반도체층(124)의 하면으로부터 제2 리세스(126) 내부까지 연장되어 배치될 수 있다.The
반사층(140)은 제2 도전형 반도체층(124)의 하면에 배치되어 활성층(123)에서 방출되는 광을 발광구조물(120)의 상부로 반사할 수 있다. 반사층(140)은 제1 리세스(125) 및 제2 리세스(126) 내부로 연장되어 활성층(123)에서 방출되는 광을 발광구조물(120)의 상부로 반사시켜 광이 외부로 빠져나가는 것을 차단할 수 있다. 따라서 반사층(140)은 반도체 소자가 방출하는 광속을 향상시킬 수 있고, 반도체 소자의 지향각을 제어할 수 있다.The
반사층(140)이 제1 리세스(125)의 일부 영역까지 연장되어 배치되는 경우, 반사층(140)은 제1 리세스(125) 내부에 배치되는 제1 전극(182) 및 접합층(160)과 직접 접촉하지 않도록 배치될 수 있다. 따라서 반사층(140)은 제1 리세스(125)의 측면 및 상면으로 방출되는 광을 발광구조물(120)의 상부로 반사할 수 있다. The
반사층(140)은 제1 전극(182) 및 접합층(160)과 직접 접촉하는 경우, 제1 전극(182)과 제2 전극(186)이 단락될 수 있다. 또한, 제1 전극(182)과 접합층(160)이 단락될 수도 있다. 이로 인해, 발광구조물(120)에 전류가 주입되지 않기 때문에 반도체 소자는 오작동할 수 있다. The
따라서, 제1 리세스(125)의 상부의 일부 영역까지 배치된 반사층(140)과 제1 전극(182) 사이의 최단 거리는 1㎛ 내지 15㎛이내인 이격 거리를 가질 수 있다. 여기서, 이격 거리는 X축 방향(X-1, X2축 방향)의 길이일 수 있다. 반사층(140)과 제1 전극(182) 사이의 거리가 1㎛미만일 경우, 반사층(140)과 제1 전극(182) 사이의 거리를 확보하기 위한 공정 마진이 부족하여 반도체 소자의 수율이 저하될 수 있다. 반사층(140)과 제1 전극(182)이 이격 거리를 갖지 못할 경우 제1 전극(182)과 반사층(140)이 전기적으로 연결되어 반도체 소자가 오작동할 수 있다. Therefore, the shortest distance between the
또한, 반도체 소자가 장시간 동작할 때, 반사층(140)의 원자 이송 현상(migration)에 의한 제1 전극(182)과 반사층(140)의 단락 문제가 발생할 수 있다. 반사층(140)과 제1 전극(182) 사이의 거리가 15㎛초과일 경우 제1 리세스(125)의 상부의 면적이 커지기 때문에 발광구조물(120)의 활성층(123)의 면적이 줄어들어 발광구조물(120) 및 반도체 소자가 방출하는 광속이 저하될 수 있다. In addition, when the semiconductor device is operated for a long time, the
또한, 반사층(140)은 제2 전극패드(146)와 전기적으로 연결될 수 있다. 이러한 구성에 의하여, 제2 전극패드(146)로부터 공급받은 전원은 반사층(140) 및 제2 전극(186)을 통해 제2 도전형 반도체로 제공될 수 있다. 반사층(140)의 두께는 0.03㎛ 내지 1㎛ 또는 0.8㎛ 내지 1㎛ 일 수 있다.In addition, the
반사층(140)은 자외선 파장대에서 반사율이 높은 물질이 선택될 수 있다. 반사층(140)은 도전성 물질을 포함할 수 있다. 예시적으로 반사층(140)은 Al 등을 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.As the
제2 절연층(150)은 반사층(140)과 제1 리세스(125) 하부에 배치될 수 있다. 제2 절연층(150)은 접합층(160), 기판(170)을 반사층(140)과 전기적으로 절연시킬 수 있다. 제2 절연층(150)의 두께는 0.5㎛ 내지 1㎛일 수 있으나, 이에 한정되는 것은 아니다.The second
제2 절연층(150)의 두께는 0.5㎛ 보다 작으면 반도체 소자의 동작 시 전기적 신뢰성이 악화될 수 있다. 제2 절연층(150)의 두께가 1㎛ 이상이면 공정시 소자에 가해지는 압력이나 열적 스트레스에 의하여 반도체 소자의 신뢰성이 저하되고, 광 추출 효율이 저하되는 문제점을 야기할 수 있다.If the thickness of the second insulating
접합층(160)은 제2 절연층(150)의 하부나 제1 전극(182)의 하부에 배치될 수 있다. 접합층(160)은 제1 전극(182)과 전기적으로 연결될 수 있다. 접합층(160)과 반사층(140) 사이에는 제2 절연층(150)이 배치될 수 있다. 제2 절연층(150)은 반사층(140)과 접합층(160)이 전기적으로 분리될 수 있도록 배치될 수 있다. 접합층(160)은 발광구조물(120)의 하부에 배치되는 기판(170)과 발광구조물(120)을 접합할 수 있다.The
접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리 중 적어도 하나를 포함할 수 있다.The
기판(170)은 접합층(160) 하부에 배치될 수 있다. 기판(170)은 금속 등의 도전성 물질로 구성될 수 있다. 기판(170)은 접합층(160)과 전기적으로 연결될 수 있다. 예시적으로 기판(170)은 금속 또는 반도체 물질을 포함할 수 있다. 기판(170)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다. The
기판(170)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄 중 적어도 하나를 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.The
제1 전극(182)은 제1 리세스(125)의 내부에 배치될 수 있다. 그리고 제1 전극(182)은 제1-2 도전형 반도체층(122b) 하면에 접하도록 배치될 수 있다. 이러한 구성에 의하여, 반도체 소자는 비교적 원활한 전류 주입 특성을 확보할 수 있다. 제1-1 도전형 반도체층(122a)은 Al의 조성이 높아 제1-2 도전형 반도체층(122b)에 비해 전류 확산 특성 및 전류 주입 특성이 상대적으로 낮을 수 있기 때문에 제1 전극(182)은 제1-2 도전형 반도체층(122b)의 하면에 배치될 수 있다. The
제1 전극(182)은 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다. 제1 전극(182)의 두께는 0.2㎛ 내지 0.3㎛일 수 있다. 다만, 이에 한정되는 것은 아니다. The
제1 전극(182)의 두께는 제1 절연층(130)의 두께보다 얇을 수 있다. 제1 절연층(130)은 제1 전극(182)을 일부 덮을 수 있다. 또한, 제1 전극(182)과 제1 절연층(130)는 일부 이격된 공간을 형성할 수 있다. 제1 절연층(130)과 제1 전극(182)의 이격된 공간에 대한 이격 최단 거리는 0.3㎛ 내지 0.5㎛일 수 있다. 이격 최단 거리가 0.3㎛미만일 경우, 이격 최단 거리에 배치되는 제2 절연층(150)이 배치되기 위한 거리가 너무 좁기 때문에 제2 절연층(150)이 배치되기 어려울 수 있다. 이에 따라, 제2 절연층(150)에 크랙이나 박리가 발생할 수 있다. 반도체 소자의 신뢰성이 저하될 수 있다.The thickness of the
이격 최단 거리가 0.5㎛를 초과하는 경우 제1 리세스(125)의 면적이 너무 넓어지기 때문에 발광구조물(120)의 활성층(123)의 면적이 감소하여 발광구조물(120)에서 방출하는 광속이 저하될 수 있다. 제1 전극(182)의 두께는 제1 절연층(130)의 두께의 40% 내지 80%일 수 있다.The area of the
제1 전극(182)의 두께는 제1 절연층(130)의 두께의 40% 내지 80%일 수 있다. 제1 전극(182)의 두께가 제1 절연층(130)의 두께의 40% 미만인 경우 하부 전극층을 배치할 때 발생하는 스텝 커버리지 특성 저하에 의한 박리 및 크랙 등의 문제점이 발생할 수 있다. The thickness of the
제1 전극(182)의 두께가 제1 절연층(130)의 두께의 80% 초과인 경우, 제2 절연층(140)이 제1 절연층(130)과 제1 전극(182) 사이의 이격 거리 내에 배치될 수 있다. 이 때, 제2 절연층(140)의 갭필(Gap-fill) 특성이 저하되어, 제2 절연층(140)에 크랙이나 박리가 발생할 수 있다.If the thickness of the
제2 전극(186)은 제2 도전형 반도체층(124)과 반사층(140) 사이에 배치될 수 있다. 제2 전극(186)은 반사층(140)과 전기적으로 연결될 수 있다. 그리고 제2 전극(186)은 반사층(140)을 통해 제2 전극패드(146)와 전기적으로 연결될 수 있다. The
제2 전극패드(146)와 발광구조물(120) 사이의 거리는 5㎛ 내지 30㎛일 수 있다. 5㎛보다 작으면 공정 마진을 확보하기 어렵고, 30㎛보다 크면 전체 소자에서 제2 전극패드(146)가 배치되는 면적이 넓어져, 활성층(123)의 면적이 줄어들고 광량이 줄어들 수 있다. The distance between the
제2 전극패드(146)의 볼록부의 높이는 활성층(124)보다 높을 수 있다. 따라서 제2 전극패드(146)는 활성층(124)에서 소자의 수평방향으로 방출되는 광을 상부로 반사하여 광 추출효율을 향상시키고, 지향각을 제어할 수 있다.The height of the convex portion of the
제1 전극(182)과 제2 전극(186)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.The first and
제2 전극패드(146)는 도전성 물질로 이루어질 수 있다. 제2 전극패드(146)는 단층 또는 다층구조를 가질 수 있으며, 티타늄(Ti), 니켈(Ni), 은(Ag) 및 금(Au) 중 하나를 포함할 수 있다. 예시적으로 제2 전극패드(146)는 Ti/Ni/Ti/Ni/Ti/Au의 구조를 가질 수 있다.The
제2 전극패드(146)는 중앙 부분이 함몰되어 상면이 오목부와 볼록부를 가질 수 있다. 상면의 오목부에는 와이어(미도시)가 본딩될 수 있다. 따라서, 접착 면적이 넓어져 제2 전극패드(146)와 와이어가 더 견고히 본딩될 수 있다.The central portion of the
제2 전극패드(146)는 광을 반사하는 작용을 할 수 있으므로, 제2 전극패드(146)는 발광구조물(120)과 가까울수록 광 추출효율이 향상될 수 있다. Since the
발광구조물(120)의 상부면에는 요철이 형성될 수 있다. 이러한 요철은 발광구조물(120)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 자외선 파장에 따라 평균 높이가 다를 수 있으며, UV-C의 경우 300 nm 내지 800 nm 정도의 높이를 갖고, 평균 500 nm 내지 600 nm 정도의 높이를 가질 때 광 추출 효율이 향상될 수 있다.Irregularities may be formed on the upper surface of the
도 3은 도 2에서 두께 및 거리를 설명하기 위한 단면도이다.3 is a cross-sectional view for explaining thickness and distance in Fig.
도 3을 참조하면, 제1 리세스(125) 내에서 제1 전극(182)과 제1-2 도전형 반도체층(122b)이 접촉하는 면에서 발광구조물(120)의 상면까지의 거리인 제1 거리(h1)는 300㎚ 내지 500㎚일 수 있다. Referring to FIG. 3, the distance between the
제1 거리(h1)는 제1 리세스(125) 제1 리세스(125)의 상면에서 발광 구조물(120)의 상면까지의 최단 거리일 수 있다. The first distance h1 may be the shortest distance from the top surface of the
제1 전극(182)과 제1 도전형 반도체층(122)이 접촉하는 표면은 제1-1 도전형 반도체층(122a)과 제 1-2 도전형 반도체층(122b)의 경계면과 동일한 면일 수도 있으나 반드시 이에 한정하지 않는다.The surface where the
제1 거리(h1)가 300㎚보다 작으면, 제1 도전형 반도체층(122)의 두께가 얇아져 전류 스프레딩이 저하될 수 있다. 이로 인하여, 반도체 소자의 광속이 저하될 수 있다. If the first distance h1 is less than 300 nm, the thickness of the first conductivity
제1 거리(h1)가 500㎚보다 크면 제1 도전형 반도체층(122)에 다수의 광이 갇힐 수 있다. 이로 인해, 반도체 소자의 광 세기가 낮아질 수 있다.If the first distance h1 is greater than 500 nm, the first conductivity
제2 도전형 반도체층(124)의 하부에서 제1 리세스(125) 상면 사이의 거리인 제2 거리(h2)는 0.7㎛ 내지 1㎛일 수 있다. The second distance h2, which is the distance between the lower surface of the second conductivity
제2 거리(h2)가 0.7㎛보다 작으면 제1 도전형 반도체층(122)의 두께가 너무 얇아 전류 확산 특성이 저하되어 발광구조물(120)에 주입되는 전류의 균일도가 저하될 수 있고, 제1 리세스(125) 주변으로 전류 또는 열이 집중되어 반도체 소자의 전기적, 광학적 특성 및 신뢰성이 저하될 수 있다.If the second distance h2 is less than 0.7 mu m, the thickness of the first conductivity
이와 달리, 제2 거리(h2)가 1㎛보다 크면 발광구조물(120) 내에서 활성층(123)으로부터 방출되는 광의 경로가 길어지고 발광구조물(120) 내부에서 흡수되는 광량이 많아져 반도체 소자의 광속이 저하될 수 있다. If the second distance h2 is greater than 1 mu m, the path of light emitted from the
그리고 발광구조물(120)의 하부면과 발광구조물(120)의 하부면에서 연장되는 제2 리세스(126) 사이의 각도(θ1)는 90° 내지 120°일 수 있다. 제2 리세스(126)와 발광구조물(120)의 하면 사이의 제1 각도(θ1)가 120°를 초과하는 경우, 제2 리세스(126)의 상면의 폭이 너무 좁아 반사층(140)을 배치할 때 갭필(Gap-fill)특성이 저하될 수 있다.The angle θ1 between the lower surface of the
제2 리세스(126)는 단차부(126a)를 포함할 수 있다. 단차부(126a)에서 발광구조물(120)의 하면까지의 높이(h3)는 제1 리세스(125)의 상면에서 발광구조물(120)의 하면까지의 높이(h2)와 동일할 수 있다. The
제1 리세스(125) 및 제2 리세스(126)는 반도체 공정이 적용될 경우, 건식 식각 또는 습식 식각을 통해 배치할 수 있다. 발광구조물(120)을 관통하는 제2 리세스(126)를 반도체 공정을 통해 배치하는 경우, 발광구조물(120)의 두께가 두껍기 때문에 여러 단계의 공정을 거쳐 제2 리세스(126)가 배치될 수 있다. 따라서, 단차부(126a)에서 발광구조물(120)의 하면까지의 높이(h3)와 제1 리세스(125)의 상면에서 발광구조물(120)의 높이(h2)가 같을 경우, 복수의 식각 공정을 통해 제1 리세스(125) 및 제2 리세스(126)를 배치하여 공정 수를 줄일 수 있다. 그리고 수율 및 반도체 소자의 원가를 절감할 수 있다.The
그리고 제1 각도(θ1)는 90° 내지 120°일 수 있다. 여기서, 제1 각도(θ1)는 발광구조물(120)의 하부면과 발광구조물(120)의 하부면에서 연장된 제2 리세스(126) 사이의 각도일 수 있다. 다만, 이에 한정되는 것은 아니다.And the first angle [theta] 1 may be 90 [deg.] To 120 [deg.]. The first angle? 1 may be an angle between the lower surface of the
제2 각도(θ2)는 90° 내지 120°일 수 있다. 여기서, 제2 각도(θ2)는 제1 방향(X1, X2축 방향) 또는 제2 리세스(126)가 포함하는 단차부(126a) 중 어느 하나와 단차부(126a)에서 발광구조물(120) 상면과 접하고 제2 리세스(126)로 연장된 제1 도전형 반도체층(122)의 측면이 이루는 각도일 수 있다. The second angle [theta] 2 may be 90 [deg.] To 120 [deg.]. Here, the second angle (θ2) is a light-emitting structure in the first direction, either with the step portions (126a) of the (X 1, X 2 axis direction) or a second recess step portion (126a) containing a 126 ( 120 and the side surfaces of the first
제2 각도(θ2)가 120°를 초과하는 경우, 제2 리세스(126)의 상면의 폭이 너무 좁아 반사층(140)을 배치할 때 갭필(Gap-fill)특성이 저하될 수 있다.When the second angle? 2 exceeds 120, the width of the upper surface of the
제1 각도(θ1)와 제2 각도(θ2)는 동일할 수 있고, 서로 상이할 수 있다. 발광구조물(120)의 지향각은 제1 각도(θ1)와 제2 각도(θ2)를 동일하거나 서로 상이하게 조절하여 제어될 수 있다.The first angle? 1 and the second angle? 2 may be the same or different from each other. The directivity angle of the
제1-1 도전형 반도체층(122a)에서 Al의 조성이 높아지면 전류 분산 효과가 약해질 수 있다. 따라서, 각각의 제1 전극(182)의 인근지점에만 전류가 분산되며 제1 전극(182)의 중심부에서 거리가 먼 지점에서는 전류밀도가 급격히 낮아질 수 있다. 따라서, 유효 발광 영역이 좁아질 수 있다.When the composition of Al in the first-conductivity-
제1 전극(182)이 배치된 영역인 저전류밀도영역은 전류밀도가 낮아서 발광에 거의 기여하지 못할 수 있다. 따라서, 실시예는 전류밀도가 낮은 영역에 반사층(140)을 형성하여 광 추출 효율을 향상시킬 수 있다. The low current density region in which the
그러나, 저전류밀도영역의 전체면적에 반사층(140)을 형성하는 것은 비효율적이다. 따라서, 반사층(140)을 형성할 영역만을 남기고 나머지 영역에는 제1 전극(182)을 가능한 조밀하게 배치하는 것이 광 출력을 높이는데 유리할 수 있다. 다만, 이러한 구성에 한정되는 것은 아니다.However, it is inefficient to form the
또한, 제1 리세스(125)와 제2 리세스(126) 사이에 배치되는 제2 도전형 반도체층(124)의 하부면의 최단 길이(L1)은 10㎛ 내지 35㎛일 수 있다. The shortest length L1 of the lower surface of the second conductivity
제2-1 리세스(126)에 형성된 단차부(126a)에서 인접한 제2-2 리세스(126)의 단차부(126a)까지의 최단 거리(L3)는 45㎛ 내지 100㎛일 수 있다. The shortest distance L3 from the
노출된 제2-1 리세스(126)의 상면의 중심부에서 인접한 제2-2 리세스(126)의 상면 중심부까지의 최단 거리(L2)는 50㎛ 내지 110㎛일 수 있다.The shortest distance L2 from the central portion of the upper surface of the exposed second-1-
그리고 제1 영역에서 배치된 상기 제2 도전형 반도체층(124) 사이의 최단 거리(L4)는 9㎛이상 74㎛이하일 수 있다. 여기서, 제1 영역은 제2 리세스(126) 및/또는 반사층(140)이 발광구조물(120)의 상면을 관통하여 노출되는 영역이며, 제2 리세스(126) 및/또는 반사층(140)이 발광구조물(120)의 상면으로 노출되는 면은 복수 개의 제1 영역(S1)을 구획하는 경계면일 수 있다. 이에, 발광구조물(120)은 복수 개의 제1 영역(S1)으로 구획될 수 있다.제2 리세스(126)는 제1 도전형 반도체층(122)을 관통하여 배치될 수 있다. 또한, 발광구조물(120)의 상면은 제2 리세스(126) 내부에 배치된 제1 절연층(130)의 상면과 동일한 면을 이룰 수 있다. The shortest distance L4 between the second conductive type semiconductor layers 124 disposed in the first region may be 9 占 퐉 or more and 74 占 퐉 or less. Here, the first region is a region where the
도 4는 도 3에서 D의 확대도이다.4 is an enlarged view of D in Fig.
도 4를 참조하면, 제2 리세스(126)는 제1 도전형 반도체층(122)을 관통하도록 배치될 수 있다. 그리고 제1 절연층(130)과 반사층(140)은 노출되는 면을 가질 수 있다. 이러한 구성에 의하여, 인접한 발광 구조물 사이에서 제1 도전형 반도체층(122)은 구조적으로 분리될 수 있다.Referring to FIG. 4, the
제2 리세스(126)는 앞서 말한 바와 같이 단차부(126a)를 포함할 수 있다. 단차부(126a)의 폭(L5)은 0.5㎛ 내지 3㎛일 수 있다. 단차부(126a)는 인접한 발광구조물(120) 사이에 배치된 제2 리세스(126)의 제1 방향으로의 중심을 기준으로 대칭 형성될 수 있다. The
도 4a에서 제2 리세스(120)의 제1 방향으로의 중심을 기준으로 x1 방향측과 x2 방향측에 동일한 단차부(126a)가 배치되는 것을 도시하였으나, 예시적으로 x1 방향측과 x2 방향측에 배치되는 단차부(126a)의 폭이 상이할 수 있다. In FIG. 4A, the
그리고 활성층(123)에서 방출되는 광은 발광구조물(120) 내의 단차부(126a)에서 산란이 일어날 수 있다. 이에, 발광구조물(120) 내부에서 발생하는 내부 전반사 확률이 낮아지고, 반도체 소자의 광효율이 향상될 수 있다. The light emitted from the
단차부(126a)의 폭(L5)은 제2 전극(186)에 인접한 단차부(186)의 일단에서 단차부(186)의 타단으로부터 연장된 제2 리세스(126)의 일단까지의 폭(L6)의 비는 1:1.3 내지 1:10일 수 있다.The width L 5 of the stepped
단차부(126a)의 폭(L5)은 상기 제2 전극(186)에 인접한 단차부(186)의 일단에서 단차부(126a)에 인접한 노출된 제2 리세스(126)의 일단까지의 폭(L6)의 비는 보다 작은 경우에 단차부(126a)의 폭(L5)이 감소하여 광의 산란에 의한 광효율 향상이 감소하는 한계가 존재한다. 또한, 전극을 통해 전류가 주입되는 거리가 길어져 활성층(122에서 전자와 정공의 최적 결합이 이루어지지 않아 광효율이 저하되는 문제점도 존재한다.The width L 5 of the stepped
단차부(126a)의 폭(L5)은 상기 제2 전극(186)에 인접한 단차부(186)의 일단에서 단차부(126a)에 인접한 노출된 제2 리세스(126)의 일단까지의 폭(L6)의 비는 1:10보다 큰 경우에 발광영역의 면적이 감소(활성층 감소)되어 광효율의 저하가 발생하는 한계가 존재한다. 또한, 발광영역이 감소하여 전류밀도가 증가하기에 반도체 소자의 신뢰성의 낮아지는 한계도 존재한다.The width L 5 of the stepped
표 1을 참조하면, 단차부(126a)의 폭(L5)은 상기 제2 전극(186)에 인접한 단차부(186)의 일단에서 단차부(126a)에 인접한 노출된 제2 리세스(126)의 일단까지의 폭(L6)의 비가 1:1.3 내지 1:10인 경우에 광효율이 89% 이상으로 나타난다.Referring to Table 1, the width L 5 of the
이와 달리, 단차부(126a)의 폭(L5)은 상기 제2 전극(186)에 인접한 단차부(186)의 일단에서 단차부(126a)에 인접한 노출된 제2 리세스(126)의 일단까지의 폭(L6)의 비가 1:1.3보다 작거나, 1:10보다 큰 경우 광 효율이 80% 보다 작은 것으로 나타난다.The width L 5 of the
여기서, 광효율은 단차부(126a)의 폭(L5)은 상기 제2 전극(186)에 인접한 단차부(186)의 일단에서 단차부(126a)에 인접한 노출된 제2 리세스(126)의 일단까지의 폭(L6)의 비가 1:5인 경우에 발광 구조물(140)의 상면으로 출사하는 광을 100%로 했을 때 발광 구조물(120) 상면으로 출사하는 광의 비율이다.Here, the light efficiency is such that the width L 5 of the
이로써, 실시예의 반도체 소자는 제1 도전형 반도체층(122)이 인접한 발광구조물(120)의 제1 도전형 반도체층과 연결되지 않고 구조적으로 분리되어 광의 이동 경로가 적어 광 소실이 감소하며, 단차부(126a)에서 광이 산란하여 광 추출 효율을 크게 향상시킬 수 있다.Thus, in the semiconductor device of the embodiment, the first conductivity
도 5는 도 1의 일부 확대도이다.5 is a partially enlarged view of Fig.
도 5를 참조하면, 반도체 소자는 제2 리세스(126)에 의해 구획되는 복수 개의 제1영역(S1)을 포함할 수 있다. 제1 전극(182) 및 제2 전극(186)은 제1영역(S1)에 각각 배치될 수 있다. 제1영역(S1)은 육각형, 팔각형, 사각형 등과 같은 다각 형상이거나 곡률을 포함하는 형상일 수 있다. 다만, 이에 한정되지 않는다.Referring to FIG. 5, the semiconductor device may include a plurality of first regions S1 defined by a
반도체 소자는 제1 리세스(125) 내부에서 제1 도전형 반도체층이 드러나는 영역인 제2 영역(S2)을 포함할 수 있다. 제2영역(S2)은 육각형, 팔각형, 사각형 등과 같은 다각 형상이거나 곡률을 포함하는 형상일 수 있다. 다만, 이에 한정되지 않는다. 제2 영역(S2) 내에 제1 전극(182)이 배치될 수 있다. 제1 영역(S1)과 제2 영역(S2)의 면적 비는 1:0.1이상 내지 1:0.4이하일 수 있다.The semiconductor device may include a second region S2 that is a region where the first conductive semiconductor layer is exposed in the
여기서, 제2 영역(S2)는 제1 리세스(125)에 의해 구획되는 영역일 수 있다.Here, the second region S2 may be a region partitioned by the
제1 영역과 제2 영역의 면적비가 1:0.1 미만인 경우, 제1 리세스(125) 내부에 배치되는 제1 전극(182)의 면적이 좁아져 동작 전압이 상승하는 문제점이 발생할 수 있다.If the area ratio between the first region and the second region is less than 1: 0.1, the area of the
그리고 제1 영역과 제2 영역의 면적비가 1:0.4를 초과하는 경우, 활성층(123) 및 제2 도전형 반도체층의 면적이 좁아지기 때문에 발광구조물에서 발광하는 광속이 저하되는 문제점이 발생할 수 있다.If the area ratio between the first region and the second region is more than 1: 0.4, the area of the
도 6a 내지 도 6f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 도면이다.6A to 6F are views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 6a 내지 도 6f를 참고하면, 성장 기판(1) 상에 발광구조물을 배치하는 단계, 발광구조물의 일부 영역을 제거하여 제1 리세스 및 제2 리세스를 배치하는 단계, 제1 리세스 내부에 제1 전극, 제2 도전형 반도체층 상면에 제2 전극, 제1 절연층을 형성하는 단계, 제1 절연층 상에 반사층을 배치하는 단계, 반사층 상에 제2 절연층을 배치하는 단계, 제2 절연층 상에 접합층을 배치하는 단계, 접합층 상에 기판(170)을 배치하는 단계를 포함할 수 있다. 다음으로, 성장 기판(1)을 분리하고, 제1 도전형 반도체층을 소정의 두께 범위로 식각하는 단계를 포함할 수 있다.6A to 6F, the method includes the steps of disposing the light emitting structure on the
도 6a를 참조하면, 제1 도전형 반도체층(122), 활성층(123) 및 제2 도전형 반도체층(124)은 성장 기판(1) 상에 순차로 배치하여, 발광구조물(120)을 제작할 수 있다.6A, the first
제1 도전형 반도체층(122)은 성장 기판(1)과 접하는 제1-1 도전형 반도체층(122a)과 제1-1 도전형 반도체층(122a) 상에 배치되는 제1-2 도전형 반도체층(122b)을 포함하도록 형성할 수 있다. 제1-1 도전형 반도체층(122a)은 제1-2 도전형 반도체층(122b) 보다 Al의 조성이 높을 수 있다.The first conductivity
제 1 도전형 반도체층과 기판(170) 사이에 버퍼층(미도시)이 더 구비될 수 있다. 버퍼층(미도시)은 제 1 도전형 반도체층(122), 활성층(123) 및 제 2 도전형 반도체층(124)과 기판(170) 사이의 격자 부정합을 완화할 수 있다. 버퍼층은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 버퍼층에는 도펀트가 도핑될 수도 있으나, 이에 한정하지 않는다.A buffer layer (not shown) may be further provided between the first conductivity type semiconductor layer and the
제1 도전형 반도체층(122), 활성층(123) 및 제2 도전형 반도체층(124)은 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성할 수 있으며, 이에 한정하지 않는다.The first conductive
도 6b를 참조하면, 1차 식각으로 제2 도전형 반도체층(124), 활성층(123) 및 제1 도전형 반도체층(122)의 일부를 제거할 수 있다. 식각은 제1 도전형 반도체층(122)의 일부까지 이루어질 수 있다. 식각으로 제2 도전형 반도체층(124), 활성층(123) 및 제1 도전형 반도체층(122)은 노출될 수 있다.Referring to FIG. 6B, a part of the second conductivity
도 6c를 참조하면, 2차 식각으로 제1-1 도전형 반도체층(122a)의 상면까지 제1 도전형 반도체층(122)의 일부를 제거할 수 있다. 2차 식각은 제1-1 도전형 반도체층(122a)의 일부까지 이루어질 수 있다. 이로 인해, 성장 기판(1)은 노출되지 않는다. 2차 식각은 제1-1 도전형 반도체층(122a)의 하부 영역의 일부까지 노출할 수 있다. 1차 식각 및 2차 식각을 통해, 제1 도전형 반도체층(122), 활성층(123) 및 제2 도전형 반도체층(124)이 노출될 수 있다. 발광구조물(120)은 2번의 메사 식각된 구조일 수 있다.Referring to FIG. 6C, a part of the first conductive
도 6d를 참조하면, 제1 절연층(130)은 제1 도전형 반도체층(122), 활성층(123) 및 제2 도전형 반도체층(124) 상에 위치할 수 있다. 제1 전극(182)은 제1-2 도전형 반도체층(122b)와 접하는 면 상에 증착할 수 있다. 그리고 제2 전극(186)은 제2 도전형 반도체층(124) 상부에 증착할 수 있다.Referring to FIG. 6D, the first insulating
또한, 제1 전극(182) 및 제2 전극(186)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 등과 같은 불투명 금속으로 형성될 수 있다. 이 경우 제1 전극(182)의 면적만큼 발광면적이 작아지므로 제1 전극(182)의 크기는 작게 형성하는 것이 바람직할 수 있다. The
제1 전극(182) 및 제2 전극(186)을 형성하는 방법은 스퍼터링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다. 제1 전극(182) 및 제2 전극(186) 형성시 반사층과 오믹층을 더 형성할 수 있다. The
제1 리세스(125)는 제1 전극(182)과 제2 전극(186) 사이에 형성되고, 제2 리세스(126)는 2차 식각에 의해 노출된 제1-1 도전형 반도체층(122a)에서 제2 도전형 반도체층(124)의 노출된 상면 사이에 형성될 수 있다.The
제1 전극(182) 및 제2 전극(186)은 제1 전극(182)과 제2 전극(186)은 오믹전극일 수 있다. 제1 전극(182)과 제2 전극(186)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.The
반사층(140)은 제2 리세스(126), 제2 전극(186) 상에 형성될 수 이다. 다만, 반사층(140)은 제1 전극(182)과 전기적으로 분리될 수 있다. 반사층(140)은 제2 전극(186)을 하부에 배치되고, 제2 전극(186)과 전기적으로 연결될 수 있다. The
제2 절연층(150)은 반사층(140), 제1 리세스(125) 하부에 배치될 수 있다. 이러한 구성에 의하여, 반사층(140)과 제1 전극(182)은 전기적으로 절연될 수 있다.The second
도 6e를 참조하면, 접합층(160)은 제2 절연층(150)의 하부에 배치될 수 있다. 그리고 접합층(160)은 제2 절연층(150)의 하부 및 제1 전극(182)의 하부에 배치될 수 있으며, 제1 전극(182)과 전기적으로 연결될 수 있다. Referring to FIG. 6E, the
그리고 접합층(160) 상면에 기판(170)을 형성할 수 있다. 그리고 성장 기판(1)은 제거할 수 있다. 기판(170)을 제거하는 방법은 특별히 제한되지 않는다. 일예로, LLO(Laser Lift-Off) 공정으로 성장 기판(1)을 제거할 수 있으나, 이에 한정되는 것은 아니다. The
접합층(160)은 발광구조물(120)의 하부에 배치되는 기판(170)과 발광구조물(120)을 접합할 수 있다The
도 6f를 참조하면, 식각에 따라 제1 절연층(130)의 상면과 발광구조물(120)의 상면은 다양한 배치관계를 이룰 수 있다. 먼저, 제1 절연층(130)은 발광구조물(120)의 상면과 동일한 면을 이룰 수 있다.Referring to FIG. 6F, the upper surface of the first insulating
즉, 식각을 통해 발광구조물(120)의 상면과 반사층(140)의 상면은 동일한 면을 이루어 평탄한 면을 형성할 수 있다. 다만, 실제 공정에서 제1 절연층(130)이 일부 남아 제1 절연층(130)을 보호할 수 있다.That is, the upper surface of the
반도체 소자는 패키지로 구성되어, 수지(resin), 레지스트(resist), SOD 또는 SOG의 경화용으로 사용될 수 있다. 또는, 반도체 소자는 치료용 의료용으로 사용되거나 공기 청정기나 정수기 등의 살균에 사용될 수도 있다.The semiconductor device is constituted by a package and can be used for curing resin, resist, SOD or SOG. Alternatively, the semiconductor device may be used for therapeutic medical use or for sterilizing air purifiers, water purifiers, and the like.
또한, 반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.Further, the semiconductor device may be used as a light source of an illumination system, or as a light source of a video display device or a lighting device. That is, semiconductor devices can be applied to various electronic devices arranged in a case to provide light. Illustratively, when a semiconductor device and an RGB phosphor are mixed and used, white light with excellent color rendering (CRI) can be realized.
상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.The above-described semiconductor device is composed of a light emitting device package and can be used as a light source of an illumination system, for example, as a light source of a video display device or a lighting device.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.When used as a backlight unit of a video display device, it can be used as an edge type backlight unit or as a direct-type backlight unit. When used as a light source of a lighting device, it can be used as a regulator or a bulb type. It is possible.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.The light emitting element includes a laser diode in addition to the light emitting diode described above.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.The laser diode may include the first conductivity type semiconductor layer, the active layer and the second conductivity type semiconductor layer having the above-described structure, like the light emitting element. Then, electro-luminescence (electroluminescence) phenomenon in which light is emitted when an electric current is applied after bonding the p-type first conductivity type semiconductor and the n-type second conductivity type semiconductor is used, And phase. That is, the laser diode can emit light having one specific wavelength (monochromatic beam) with the same phase and in the same direction by using a phenomenon called stimulated emission and a constructive interference phenomenon. It can be used for optical communication, medical equipment and semiconductor processing equipment.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시예는 이에 국한되지 않는다.As the light receiving element, a photodetector, which is a kind of transducer that detects light and converts the intensity of the light into an electric signal, is exemplified. As such a photodetector, a photodiode (e.g., a PD with a peak wavelength in a visible blind spectral region or a true blind spectral region), a photodiode (e.g., a photodiode such as a photodiode (silicon, selenium), a photoconductive element (cadmium sulfide, cadmium selenide) , Photomultiplier tube, phototube (vacuum, gas-filled), IR (Infra-Red) detector, and the like.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다. In addition, a semiconductor device such as a photodetector may be fabricated using a direct bandgap semiconductor, which is generally excellent in photo-conversion efficiency. Alternatively, the photodetector has a variety of structures, and the most general structure includes a pinned photodetector using a pn junction, a Schottky photodetector using a Schottky junction, and a metal-semiconductor metal (MSM) photodetector have.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.The photodiode, like the light emitting device, may include the first conductivity type semiconductor layer having the structure described above, the active layer, and the second conductivity type semiconductor layer, and may have a pn junction or a pin structure. The photodiode operates by applying reverse bias or zero bias. When light is incident on the photodiode, electrons and holes are generated and a current flows. At this time, the magnitude of the current may be approximately proportional to the intensity of the light incident on the photodiode.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. A photovoltaic cell or a solar cell is a type of photodiode that can convert light into current. The solar cell, like the light emitting device, may include the first conductivity type semiconductor layer, the active layer and the second conductivity type semiconductor layer having the above-described structure.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.In addition, it can be used as a rectifier of an electronic circuit through a rectifying characteristic of a general diode using a p-n junction, and can be applied to an oscillation circuit or the like by being applied to a microwave circuit.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.In addition, the above-described semiconductor element is not necessarily implemented as a semiconductor, and may further include a metal material as the case may be. For example, a semiconductor device such as a light receiving element may be implemented using at least one of Ag, Al, Au, In, Ga, N, Zn, Se, P, or As, Or may be implemented using a doped semiconductor material or an intrinsic semiconductor material.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.
120: 발광구조물
122: 제1 도전형 반도체층
122a: 제1-1 도전형 반도체층
122b: 제1-2 도전형 반도체층
123: 활성층
124: 제2 도전형 반도체층
125: 제1 리세스
126: 제2 리세스
130: 제1 절연층
140: 반사층
146: 제2 전극 패드
150: 제2 절연층
160: 접합층
170: 기판
182: 제1 전극
186: 제2 전극120: light emitting structure
122: a first conductivity type semiconductor layer
122a: the 1-1-conductivity type semiconductor layer
122b: a first-conductivity-type semiconductor layer
123: active layer
124: second conductive type semiconductor layer
125: 1st recess
126: Second recess
130: first insulating layer
140: reflective layer
146: second electrode pad
150: second insulating layer
160: bonding layer
170: substrate
182: first electrode
186: second electrode
Claims (11)
상기 제1 리세스에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및
상기 제2 도전형 반도체층의 하부에 배치되는 반사층;을 포함하는 반도체 소자.
An active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer, the second conductivity type semiconductor layer, and the active layer, the first conductivity type semiconductor layer, the second conductivity type semiconductor layer, A first recess disposed to a partial region of the one conductivity type semiconductor layer; And a second recess penetrating the first conductive semiconductor layer;
A first electrode disposed in the first recess and electrically connected to the first conductive semiconductor layer; And
And a reflective layer disposed under the second conductive type semiconductor layer.
상기 제2 리세스는 단차부를 포함하는 반도체 소자.
The method according to claim 1,
And the second recess includes a stepped portion.
상기 단차부의 폭은 상기 제2 전극에 인접한 단차부의 일단에서 상기 단차부에 인접한 노출된 제2 리세스의 일단까지의 폭의 비는
3. The method of claim 2,
The width of the stepped portion is set such that the ratio of the width from one end of the stepped portion adjacent to the second electrode to one end of the exposed second recess adjacent to the stepped portion
상기 제2 전극의 상면과 상기 단차부 사이의 거리는 상기 제2 전극의 상면과 상기 제1 전극이 상기 제1 도전형 반도체층과 접하는 면 사이의 거리와 동일한 반도체 소자.
3. The method of claim 2,
Wherein a distance between an upper surface of the second electrode and the stepped portion is equal to a distance between an upper surface of the second electrode and a surface of the first electrode in contact with the first conductive type semiconductor layer.
상기 반사층의 두께는 0.5㎛ 내지 1㎛인 반도체 소자.
The method according to claim 1,
Wherein the thickness of the reflective layer is 0.5 占 퐉 to 1 占 퐉.
상기 반사층과 전기적으로 연결되는 제2 전극패드를 포함하는 반도체 소자.
The method according to claim 1,
And a second electrode pad electrically connected to the reflective layer.
상기 제2 도전형 반도체층과 상기 반사층 사이에 배치되는 제2 전극을 더 포함하는 반도체 소자.
The method according to claim 1,
And a second electrode disposed between the second conductivity type semiconductor layer and the reflective layer.
상기 반사층은 상기 제2 전극과 전기적으로 연결되는 반도체 소자.
The method according to claim 1,
And the reflective layer is electrically connected to the second electrode.
상기 제1 리세스 및 상기 제1 전극의 하부에 배치되는 접합층을 더 포함하는 반도체 소자.
The method according to claim 1,
And a bonding layer disposed under the first recess and the first electrode.
상기 접합층의 하부에 배치되고 상기 접합층과 전기적으로 연결되는 기판을 더 포함하는 반도체 소자.
10. The method of claim 9,
And a substrate disposed under the bonding layer and electrically connected to the bonding layer.
상기 반도체 소자를 수용하는 케이스를 포함하는 전자 디바이스.A semiconductor element according to any one of claims 1 to 10; And
And a case accommodating the semiconductor element.
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