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KR20180068172A - A HEMT and manufacturing method thereof - Google Patents

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KR20180068172A
KR20180068172A KR1020160169835A KR20160169835A KR20180068172A KR 20180068172 A KR20180068172 A KR 20180068172A KR 1020160169835 A KR1020160169835 A KR 1020160169835A KR 20160169835 A KR20160169835 A KR 20160169835A KR 20180068172 A KR20180068172 A KR 20180068172A
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layer
source electrode
electrode pad
drain electrode
field plate
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KR1020160169835A
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Inventor
이상민
최철순
송명근
정연국
구황섭
김현제
정희석
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(주)웨이비스
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Publication date
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Abstract

The present invention relates to a high electron mobility transistor and a manufacturing method thereof. The high electron mobility transistor includes a channel layer, a barrier layer and a protection layer which are successively stacked on the upper side of a substrate, and a source electrode, a drain electrode and gate electrode in contact with a lower layer of the protection layer exposed through an opening part of the protection layer. The high electron mobility transistor includes a passivation layer located on the front sides of the upper sides of the protection layer and the gate electrode to expose the upper sides of the source electrode and the drain electrode, a source electrode pad and a drain electrode pad located on the upper sides of the source electrode and the drain electrode, respectively, and an electroplating field plate connected to the source electrode pad and extended to the passivation layer on the gate electrode. Accordingly, the present invention can improve reliability by preventing the generation of a crack.

Description

고전자이동도 트랜지스터 및 그 제조방법{A HEMT and manufacturing method thereof}≪ Desc / Clms Page number 1 > HEMT and manufacturing method thereof <

본 발명은 고전자이동도 트랜지스터 및 그 제조방법에 관한 것으로, 더 상세하게는 필드 플레이트의 신뢰성을 높일 수 있는 고전자이동도 트랜지스터 및 그 제조방법에 관한 것이다.Field of the Invention [0002] The present invention relates to a high electron mobility transistor and a method of manufacturing the same, and more particularly, to a high electron mobility transistor and a method of manufacturing the same.

일반적으로 GaN, AlGaN, InGaN 등의 질화물계 반도체 재료는 넓은 에너지 밴드 갭과 하이 피크 포화 전자 속도 값을 가지는 것으로, 고전자이동도 트랜지스터와 같이 고전력 고주파 무선통신 응용 분야에 사용되고 있다.In general, nitride semiconductor materials such as GaN, AlGaN, and InGaN have wide energy bandgaps and high peak saturation electron velocity values and are used in high power radio frequency communication applications such as high electron mobility transistors.

고전자이동도 트랜지스터가 고전력에서 동작하기 위해서는 항복전압을 상승시킬 필요가 있으며, 이를 위하여 필드 플레이트(field plate)의 적용이 제안되었다.In order for a high electron mobility transistor to operate at high power, it is necessary to increase the breakdown voltage. For this purpose, application of a field plate has been proposed.

예를 들어 대한민국 등록특허 10-1170730호(2012년 7월 27일 등록, 향상된 필드 플레이트를 갖는 반도체 장치)에는 필드 플레이트가 적용된 고전자이동도 트랜지스터가 기재되어 있다.For example, Korean Patent No. 10-1170730 (registered July 27, 2012, a semiconductor device having an improved field plate) describes a high electron mobility transistor to which a field plate is applied.

위의 등록특허 10-1170730호에서는 3000Å 정도의 두께로 금속을 증착하여 게이트 전극에 접속되는 필드 플레이트를 제조한다는 기재를 하고 있다.In the above-mentioned Patent No. 10-1170730, it is described that a metal plate is deposited to a thickness of about 3000 Å to manufacture a field plate connected to the gate electrode.

위의 게이트 전극에 접속되는 필드 플레이트와는 다르게 소스 전극에 연결되어 게이트 전극의 상부를 지나는 필드 플레이트를 고려할 수 있으며, 이와 같이 소스 전극에 접속되어 게이트 전극의 상부를 지나는 필드 플레이트는 대한민국 등록특허 10-1057439호(2011년 8월 10일 등록, 복수의 필드 플레이트를 갖는 광대역갭 트랜지스터)에 기재되어 있다.A field plate connected to the source electrode and connected to the source electrode, and a field plate connected to the source electrode and passing through the upper portion of the gate electrode, -1057439 (registered August 10, 2011, a wide band gap transistor having a plurality of field plates).

위의 등록특허 10-1057439호에 기재된 바와 같이 소스 전극과 게이트 전극을 형성한 후, 소스 전극과 게이트 전극을 덮는 절연층인 스페이서층(또는 패시베이션층)을 형성한다.After the source electrode and the gate electrode are formed as described in the above-mentioned Japanese Patent No. 10-1074349, a spacer layer (or a passivation layer) which is an insulating layer covering the source electrode and the gate electrode is formed.

그리고 스페이서층의 일부를 오픈하여 소스 전극의 일부를 노출시킨 후, 금속을 증착하여 소스 전극의 노출된 영역에 접촉되고, 스페이서층의 상면을 따라 게이트 전극의 상부 측 영역을 덮는 필드 플레이트를 형성한다.A part of the source electrode is exposed by opening a part of the spacer layer and then a metal is deposited to contact the exposed region of the source electrode to form a field plate covering the upper side region of the gate electrode along the upper surface of the spacer layer .

이때 필드 플레이트가 형성되는 스페이서층은, 게이트 전극이 형성된 영역이 돌출된 단차부를 가지는 것이며, 따라서 필드 플레이트 역시 그 단차를 따라 단차진 형상으로 형성된다.At this time, the spacer layer in which the field plate is formed has a stepped portion where the region where the gate electrode is formed is protruded, so that the field plate is also formed in a stepped shape along the stepped portion.

그러나 스퍼터링 등 증착법에 의해 증착되는 금속층은 두께를 두껍게 증착하는데 시간이 많이 소요되는 문제점이 있었다. However, there is a problem that a metal layer deposited by a deposition method such as sputtering requires a long time to deposit a thick metal layer.

또한 상기 스페이서층과 같이 단차가 형성된 영역에서 금속막을 증착할 때, 평탄한 부분에 비해 단차의 측면측에 증착되는 금속막이 더 얇게 증착되며, 따라서 증착 두께의 차이에 의한 응력의 차이로 인하여 크랙이 발생 가능성이 매우 높다.Also, when a metal film is deposited in a stepped region such as the spacer layer, the metal film deposited on the side of the step is thinner than the flat portion, and cracks are generated due to the difference in the stress due to the difference in the deposition thickness The possibility is very high.

도 1은 종래 스퍼터링 방법으로 증착한 필드 플레이트에 크랙이 발생한 단면 도이다.FIG. 1 is a cross-sectional view showing a crack generated in a field plate deposited by a conventional sputtering method.

이처럼 크랙이 발생하면 고전자이동도 트랜지스터의 특성이 변화되며, 신뢰성 및 내구성이 저하되는 문제점이 있었다.When such a crack is generated, the characteristics of the high electron mobility transistor are changed, and reliability and durability are deteriorated.

상기와 같은 문제점을 감안한 본 발명이 해결하고자 하는 기술적 과제는, 필드 플레이트 형성시 게이트 전극에 의한 단차부에 증착되는 금속의 두께를 균일하게 형성할 수 있는 고전자이동도 트랜지스터 및 그 제조방법을 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to provide a high electron mobility transistor capable of uniformly forming a thickness of a metal deposited on a stepped portion by a gate electrode when forming a field plate, and a method of manufacturing the same. .

또한 본 발명이 해결하고자 하는 다른 기술적 과제는, 필드 플레이트와 소스 및 드레인 콘택을 동시에 형성할 수 있는 고전자이동도 트랜지스터 및 그 제조방법을 제공함에 있다.Another object of the present invention is to provide a high electron mobility transistor capable of simultaneously forming a field plate, a source and a drain contact, and a manufacturing method thereof.

아울러 본 발명이 해결하고자 하는 다른 기술적 과제는, 필드 플레이트의 박리를 방지하여 신뢰성과 내구성을 향상시킬 수 있는 고전자이동도 트랜지스터 및 그 제조방법을 제공함에 있다.Another object of the present invention is to provide a high electron mobility transistor and a method of manufacturing the same, which can improve reliability and durability by preventing peeling of a field plate.

그리고 본 발명이 해결하고자 하는 다른 기술적 과제는, 필드 플레이트의 형성시 형성 영역을 정의하는 포토레지스트 패턴의 두께를 정의하여, 공정의 안정성을 확보할 수 있는 고전자이동도 트랜지스터 및 그 제조방법을 제공함에 있다.Another object of the present invention is to provide a high electron mobility transistor and a method of manufacturing the same, which can secure the stability of the process by defining the thickness of the photoresist pattern defining the formation region when forming the field plate .

상기와 같은 과제를 해결하기 위한 본 발명의 일 측면에 따른 고전자이동도 트랜지스터는, 기판의 상부에 순차적층되는 채널층, 장벽층 및 보호층과, 보호층의 개구 부분을 통해 노출되는 보호층의 하부층에 접촉되는 소스 전극, 드레인 전극 및 게이트 전극을 포함하는 고전자이동도 트랜지스터에 있어서, 상기 소스 전극과 상기 드레인 전극의 상부를 노출시키도록 상기 보호층 및 게이트 전극의 상부 전면에 위치하는 패시베이션층과, 상기 소스 전극과 상기 드레인 전극 각각의 상부에 위치하는 소스 전극 패드와 드레인 전극 패드와, 상기 소스 전극 패드에 연결되어 상기 게이트 전극 상의 상기 패시베이션층 상부로 연장된 전기도금 필드 플레이트를 포함한다.According to an aspect of the present invention, there is provided a high electron mobility transistor including a channel layer, a barrier layer and a protective layer successively layered on a substrate, a protection layer exposed through an opening of the protection layer, And a source electrode, a drain electrode, and a gate electrode which are in contact with a lower layer of the gate electrode, the source electrode, the drain electrode, and the drain electrode, A source electrode pad and a drain electrode pad located on top of the source electrode and the drain electrode, respectively, and an electroplating field plate connected to the source electrode pad and extending over the passivation layer on the gate electrode .

본 발명의 일실시 예에 따르면, 상기 필드 플레이트의 두께는 상기 소스 전극 패드 및 상기 드레인 전극 패드의 두께와 동일한 것일 수 있다.According to an embodiment of the present invention, the thickness of the field plate may be the same as the thickness of the source electrode pad and the drain electrode pad.

본 발명의 일실시 예에 따르면, 상기 필드 플레이트의 두께는 상기 소스 전극 패드 및 상기 드레인 전극 패드의 두께보다 얇은 것일 수 있다.According to an embodiment of the present invention, the thickness of the field plate may be thinner than the thickness of the source electrode pad and the drain electrode pad.

본 발명의 일실시 예에 따르면, 상기 소스 전극 패드 및 상기 드레인 전극 패드 각각은, 적어도 하부와 상부로 구성되며, 적어도 상기 하부는 전기도금된 것일 수 있다.According to an embodiment of the present invention, each of the source electrode pad and the drain electrode pad is composed of at least a lower portion and an upper portion, and at least the lower portion may be electroplated.

본 발명의 일실시 예에 따르면, 상기 필드 플레이트는, 상기 게이트 전극에 의해 단차부가 형성된 상기 패시베이션층 상에 위치하며, 상기 패시베이션층의 단차부의 측면부에서 측면방향으로의 도금 두께와 단차부의 평탄부에서 수직방향으로의 도금 두께가 균일한 것일 수 있다.According to an embodiment of the present invention, the field plate is disposed on the passivation layer formed with the stepped portion by the gate electrode, and the plating thickness in the lateral direction in the side surface portion of the step portion of the passivation layer, The plating thickness in the vertical direction may be uniform.

본 발명의 일실시 예에 따르면, 상기 필드 플레이트와 상기 소스 전극 패드 및 상기 드레인 전극 패드의 하부에 시드층을 더 포함하며, 상기 시드층은 하부로부터 박리방지층과 성장층이 적층된 것일 수 있다.According to an embodiment of the present invention, a seed layer may be further formed under the field plate, the source electrode pad, and the drain electrode pad, and the seed layer may be formed by stacking the anti-peeling layer and the growth layer from below.

본 발명의 다른 측면에 따른 고전자이동도 트랜지스터 제조방법은, a) 기판에 채널층, 장벽층, 보호층, 소스 전극 및 드레인 전극, 게이트 전극을 형성하는 단계와, b) 상기 a) 단계의 결과물 상에 패시베이션층을 형성한 후, 상기 소스 전극과 드레인 전극의 상부 일부를 노출시키는 단계와, c) 상기 b) 단계의 결과물 상에 시드층을 형성하는 단계와, d) 상기 시드층상에 포토레지스트 패턴을 형성하여 상기 소스 전극과 드레인 전극의 상부에 위치하는 시드층의 일부와, 상기 소스 전극의 상부에 위치하는 시드층으로부터 상기 게이트 전극의 상부측으로 연장되는 시드층의 일부를 노출시키는 단계와, e) 상기 포토레지스트 패턴을 마스크로 사용하는 전기도금 공정으로 상기 노출된 시드층의 상에 적어도 필드 플레이트를 형성하는 단계를 포함할 수 있다.A method of manufacturing a high electron mobility transistor according to another aspect of the present invention includes the steps of: a) forming a channel layer, a barrier layer, a protective layer, a source electrode and a drain electrode, and a gate electrode on a substrate; b) Exposing a top portion of the source and drain electrodes after forming a passivation layer on the resultant; c) forming a seed layer on the result of step b); d) Forming a resist pattern and exposing a part of the seed layer located above the source electrode and the drain electrode and a part of the seed layer extending from the seed layer located above the source electrode to the upper side of the gate electrode; and e) forming at least a field plate on the exposed seed layer by an electroplating process using the photoresist pattern as a mask.

본 발명의 일실시 예에 따르면, 상기 e) 단계는 상기 필드 플레이트와 상기 소스 전극의 상부측에 위치하는 소스 전극 패드 및 드레인 전극의 상부측에 위치하는 드레인 전극 패드를 동시에 형성할 수 있다.According to an embodiment of the present invention, the step e) may simultaneously form the source electrode pad located on the upper side of the field plate and the source electrode, and the drain electrode pad located on the upper side of the drain electrode.

본 발명의 일실시 예에 따르면, 상기 필드 플레이트의 두께는, 상기 포토레지스트 패턴 두께의 75 내지 85%인 것일 수 있다.According to an embodiment of the present invention, the thickness of the field plate may be 75 to 85% of the thickness of the photoresist pattern.

본 발명의 일실시 예에 따르면, 상기 e) 단계에서는 상기 필드 플레이트와 동시에 하부 소스 전극 패드 및 하부 드레인 전극 패드를 형성하고, 이후의 공정에서 상기 하부 소스 전극 패드 및 상기 하부 드레인 전극 패드 각각의 상부에 상부 소스 전극 패드 및 상부 드레인 전극 패드를 형성할 수 있다.According to an embodiment of the present invention, in the step e), the lower source electrode pad and the lower drain electrode pad are formed simultaneously with the field plate, and in the subsequent process, the lower source electrode pad and the lower drain electrode pad An upper source electrode pad and an upper drain electrode pad may be formed.

본 발명 고전자이동도 트랜지스터 및 그 제조방법은, 도금공정을 이용하여 단차부의 평탄부 및 측면부의 필드 플레이트 두께를 균일하게 형성하여 크랙 발생을 방지함으로써, 신뢰성을 향상시킴과 아울러 고전자이동도 트랜지스터의 수명 단축을 방지할 수 있는 효과가 있다.The high electron mobility transistor and the method of manufacturing the same according to the present invention improve the reliability by preventing the occurrence of cracks by uniformly forming the field plate thickness of the flat portion and the side portion of the step portion by using the plating process, It is possible to prevent shortening of the life of the battery.

아울러 본 발명 고전자이동도 트랜지스터 및 그 제조방법은, 상대적으로 짧은 공정시간 내에 3㎛ 이상의 금속막의 형성이 가능하여 필드 플레이트와 함께 소스 전극 패드 및 드레인 전극 패드를 동시에 형성할 수 있어, 제조공정을 단순화할 수 있는 효과가 있다.In addition, the high electron mobility transistor of the present invention and the method of manufacturing the same can form a metal film of 3 m or more in a relatively short process time, so that a source electrode pad and a drain electrode pad can be formed simultaneously with a field plate, There is an effect that can be simplified.

그리고 본 발명 고전자이동도 트랜지스터 및 그 제조방법은, 소스 전극 패드 및 드레인 전극 패드와 함께 형성되거나 또는 단독으로 형성되는 필드 플레이트의 박리를 방지할 수 있는 시드층을 제공함으로써, 필드 플레이트가 하부층으로부터 박리되는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.The present invention also provides a high electron mobility transistor and a method of manufacturing the same, wherein the field plate is formed with a source electrode pad and a drain electrode pad or by providing a seed layer capable of preventing peeling of a field plate formed singly, It is possible to prevent peeling and improve the reliability of the device.

또한 본 발명 고전자이동도 트랜지스터 및 그 제조방법은, 필드 플레이트 형성시 바람직한 포토레지스트의 두께를 정의하여, 공정의 신뢰성과 반복성을 확보할 수 있는 효과가 있다.Further, the inventive high electron mobility transistor and its manufacturing method have the effect of securing the reliability and repeatability of the process by defining the preferable thickness of the photoresist in forming the field plate.

도 1은 종래 증착법으로 형성된 필드 플레이트에서 크랙이 발생한 상태의 단면 사진이다.
도 2는 본 발명의 제1실시 예에 따른 고전자이동도 트랜지스터의 단면 구성도이다.
도 3a 내지 도 3f는 본 발명의 제1실시 예에 따른 고전자이동도 트랜지스터의 제조공정 수순 단면 구성도이다.
도 4는 본 발명의 제2실시 예에 따른 고전자이동도 트랜지스터의 단면 구성도이다.
도 5a 내지 도 5f는 본 발명의 제2실시 예에 따른 고전자이동도 트랜지스터의 제조공정 수순 단면 구성도이다.1 is a cross-sectional photograph of a field plate formed by a conventional vapor deposition method in a state where a crack is generated.
2 is a cross-sectional view of a high electron mobility transistor according to a first embodiment of the present invention.
FIGS. 3A to 3F are cross-sectional views illustrating a process of manufacturing a high electron mobility transistor according to a first embodiment of the present invention.
4 is a cross-sectional view of a high electron mobility transistor according to a second embodiment of the present invention.
FIGS. 5A to 5F are cross-sectional views illustrating a process for manufacturing a high electron mobility transistor according to a second embodiment of the present invention.

이하, 본 발명 고전자이동도 트랜지스터 및 그 제조방법에 대하여 첨부한 도면을 참조하여 상세히 설명한다. 특히 본 발명의 특징적인 구성과 작용이 명확하게 나타날 수 있도록 설명되는 도면은 단순화될 수 있으며, 실제 소자의 각 층의 두께의 비와 도면상의 비에는 차이가 있을 수 있다.BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, a high electron mobility transistor and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. In particular, the drawings illustrating the characteristic configuration and operation of the present invention can be simplified, and there may be a difference between the ratio of the thickness of each layer of actual devices and the ratio of the layers.

본 발명의 실시 예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 제공되는 것이며, 아래에 설명되는 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것은 아니다. 오히려, 이들 실시 예는 본 발명을 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are provided to explain the present invention more fully to those skilled in the art, and the embodiments described below can be modified into various other forms, The scope of the present invention is not limited to the following embodiments. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art.

본 명세서에서 사용된 용어는 특정 실시 예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는"포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.　The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a", "an," and "the" include plural forms unless the context clearly dictates otherwise. Also, " comprise "and / or" comprising "when used herein should be interpreted as specifying the presence of stated shapes, numbers, steps, operations, elements, elements, and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various elements, regions and / or regions, it should be understood that these elements, components, regions, layers and / Do. These terms do not imply any particular order, top, bottom, or top row, and are used only to distinguish one member, region, or region from another member, region, or region. Thus, the first member, region or region described below may refer to a second member, region or region without departing from the teachings of the present invention.

이하, 본 발명의 실시 예들은 본 발명의 실시 예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시 예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings schematically showing embodiments of the present invention. In the figures, for example, variations in the shape shown may be expected, depending on manufacturing techniques and / or tolerances. Accordingly, embodiments of the present invention should not be construed as limited to any particular shape of the regions illustrated herein, including, for example, variations in shape resulting from manufacturing.

제1실시 예First Embodiment

도 2는 본 발명의 제1실시 예에 따른 고전자이동도 트랜지스터의 단면 구성도이다.2 is a cross-sectional view of a high electron mobility transistor according to a first embodiment of the present invention.

도 2를 참조하면 본 발명의 제1실시 예에 따른 고전자이동도 트랜지스터는, 기판(10)과, 상기 기판(10) 상부에 형성된 채널층(11)과, 상기 채널층(11) 상부에 형성된 장벽층(12)과, 상기 장벽층(12)의 상부에 형성되며 상기 장벽층(12)의 일부를 선택적으로 노출시키는 보호층(13)과, 상기 보호층(13)의 오픈 영역을 통해 상기 장벽층(12)에 접하는 소스 전극(20), 드레인 전극(30) 및 게이트 전극(40)과, 상기 소스 전극(20)과 드레인 전극(30)의 상면이 노출되도록 게이트 전극(40) 및 보호층(13)의 상부전면에 위치하는 패시베이션층(50)과, 상기 노출된 소스 전극(20)과 드레인 전극(30)의 상부 전면에 위치함과 아울러 상기 소스 전극(20)으로부터 연장되어 상기 게이트 전극(40)의 상부측에 패시베이션층(50)의 상부까지 연장되는 시드층(60)과, 상기 시드층(60) 상에 각각 형성되는 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)로 구성된다.2, a high electron mobility transistor according to a first embodiment of the present invention includes a substrate 10, a channel layer 11 formed on the substrate 10, A protective layer 13 formed on the barrier layer 12 and selectively exposing a part of the barrier layer 12 and a protective layer 13 formed on the open region of the protective layer 13, A source electrode 20 and a drain electrode 30 in contact with the barrier layer 12 and a gate electrode 40 and a gate electrode 40 and a gate electrode 40 are formed to expose the upper surfaces of the source electrode 20 and the drain electrode 30, A passivation layer 50 located on the upper surface of the passivation layer 13 and a passivation layer 50 located on the upper surface of the exposed source electrode 20 and the drain electrode 30 and extending from the source electrode 20, A seed layer 60 extending to an upper portion of the passivation layer 50 on the upper side of the gate electrode 40 and a seed layer 60 formed on the seed layer 60 It consists of a field plate 70, a source electrode pad 80 and a drain electrode pad 90.

이때 필드 플레이트(70)와 소스 전극 패드(80) 및 드레인 전극 패드(90)는 모두 동시에 형성된 것으로 한다. 특히 필드 플레이트(70)와 소스 전극 패드(80)는 일체로 구성된 것이지만 설명의 편의상 소스 전극(20) 상부 영역을 소스 전극 패드(80)로 정의하고, 그 외의 영역을 필드 플레이트(70)로 정의한다.At this time, the field plate 70, the source electrode pad 80, and the drain electrode pad 90 are formed simultaneously. The field plate 70 and the source electrode pad 80 are integrally formed. However, for convenience of description, the upper region of the source electrode 20 is defined as the source electrode pad 80, and the other region is defined as the field plate 70 do.

상기 기판(10)은 SiC, 사파이어 등 알려진 재질을 사용할 수 있으며, 채널층(11)은 GaN 등의 질화물계 반도체층이며, 장벽층(12)은 AlGaN 등의 질화물계 반도체층일 수 있다. 이때 채널층(11)과 장벽층(12)은 서로 다른 질화물계 반도체층인 것으로 한다. 또한 채널층(11)의 형성시 시드층을 사용할 수 있으나 도면에는 생략하였다. The channel layer 11 may be a nitride-based semiconductor layer such as GaN, and the barrier layer 12 may be a nitride-based semiconductor layer such as AlGaN. The substrate 10 may be made of a known material such as SiC or sapphire. Here, the channel layer 11 and the barrier layer 12 are made of different nitride-based semiconductor layers. A seed layer may be used for forming the channel layer 11, but is not shown in the figure.

상기 장벽층(12)의 상부 일부에 위치하는 보호층(13)은 장벽층(12)의 표면 트랩을 중화시키는 역할을 하는 것으로 SiN 등의 질화물계 반도체층을 사용할 수 있다. The protective layer 13 located in the upper part of the barrier layer 12 serves to neutralize the surface traps of the barrier layer 12 and may be a nitride based semiconductor layer such as SiN.

상기 보호층(13)은 장벽층(12)의 상부 전면에 증착된 후, 패터닝되어 상기 장벽층(12)의 일부를 선택적으로 노출시키는 패턴을 형성할 수 있다. 이때 노출되는 장벽층(12)은 소스 영역과 드레인 영역 상에 위치하는 것으로 하며, 그 노출된 장벽층(12)에는 소스 전극(20)과 드레인 전극(30)이 접하도록 각각 형성된다.The protective layer 13 may be deposited on the entire upper surface of the barrier layer 12 and then patterned to form a pattern selectively exposing a portion of the barrier layer 12. The exposed barrier layer 12 is formed on the source region and the drain region, and the source electrode 20 and the drain electrode 30 are formed on the exposed barrier layer 12, respectively.

상기 소스 전극(20)과 드레인 전극(30)은 상호 소정 거리 이격된 위치에 배치되어 있으며, 각각의 형상에 대하여 본 발명에서는 단순화하여 도시하였지만 일부가 주변의 보호층(13)의 상부일부를 덮어 하부의 장벽층(12)이 노출되는 것을 방지할 수 있는 구조 등 다양한 구조로 변형이 가능하다.Although the source electrode 20 and the drain electrode 30 are spaced apart from each other by a predetermined distance and each shape is simplified in the present invention, And a structure capable of preventing the lower barrier layer 12 from being exposed.

상기 소스 전극(20)과 드레인 전극(30) 사이의 보호층(13)의 일부를 패터닝하여 그 하부의 장벽층(12)을 노출시키고, 그 장벽층(12)에 게이트 전극(40)을 형성한다.A portion of the protective layer 13 between the source electrode 20 and the drain electrode 30 is patterned to expose the underlying barrier layer 12 and a gate electrode 40 is formed in the barrier layer 12 do.

이와 같이 기판(10), 채널층(11), 장벽층(12), 보호층(13)으로 이루어지는 기판영역에 소스 전극(20), 드레인 전극(30) 및 게이트 전극(40)을 구성하여 기본적인 고전자이동도 트랜지스터의 구조를 완성한다.The source electrode 20, the drain electrode 30 and the gate electrode 40 are formed in the substrate region composed of the substrate 10, the channel layer 11, the barrier layer 12 and the protective layer 13, Thereby completing the structure of a high electron mobility transistor.

그 다음, 상기 구조의 상부 전면에 패시베이션층(50)을 형성한 후 패터닝하여 상기 소스 전극(20)의 상부와 드레인 전극(30)의 상부를 선택적으로 노출시킨다. 상기 패시베이션층(50)으로는 SiN 등의 질화물계 반도체층을 사용할 수 있다.Then, a passivation layer 50 is formed on the upper surface of the structure and then patterned to selectively expose the upper portion of the source electrode 20 and the upper portion of the drain electrode 30. [ As the passivation layer 50, a nitride-based semiconductor layer such as SiN may be used.

그 다음, 상기 구조의 전면에 시드층(60)을 형성한다.Then, a seed layer 60 is formed on the entire surface of the structure.

상기 게이트 전극(40)의 상부측으로 연장된 시드층(60)의 일부는 그 상부에 필드 플레이트(70)가 형성되며, 소스 전극(20)과 드레인 전극(30) 각각의 상부에 위치하는 시드층(60)의 상부에는 소스 전극 패드(80)와 드레인 전극 패드(90)가 각각 위치하게 된다.A portion of the seed layer 60 extending to the upper side of the gate electrode 40 is formed with a field plate 70 thereon and a seed layer 60 is formed on the source electrode 20 and the drain electrode 30, The source electrode pad 80 and the drain electrode pad 90 are respectively located on the upper surface of the substrate 60.

상기 시드층(60)은 금속인 소스 전극(20)과 드레인 전극(30) 및 절연층인 패시베이션층(50)과의 견고한 층간접합을 위한 박리방지층(61)과, 상기 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)의 성장을 위한 성장층(62)을 포함한다. 상기 박리방지층(61)은 바람직하게 Ti층이며 80 내지 120Å의 범위에서 증착법으로 형성된 것이고, 성장층(62)의 재질은 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)의 재질과 동일한 재질로 한다.The seed layer 60 includes a peeling prevention layer 61 for solid interlayer bonding between the metal source electrode 20 and the drain electrode 30 and the passivation layer 50 which is an insulating layer, And a growth layer 62 for growth of the source electrode pad 80 and the drain electrode pad 90. The anti-peeling layer 61 is preferably a Ti layer and is formed by evaporation in the range of 80 to 120 angstroms. The material of the growth layer 62 is the field plate 70, the source electrode pad 80, and the drain electrode pad 90, Of the same material.

상기 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)는 각각 금(Au)으로 형성되거나, 니켈(Ni), 구리(Cu) 등으로 형성될 수 있으며, 따라서 성장층(62)도 위에 나열된 금, 니켈, 구리 등으로 형성될 수 있다. 성장층(62)의 두께는 400 내지 600Å의 두께로 형성한다.The field plate 70, the source electrode pad 80 and the drain electrode pad 90 may be formed of gold (Au), nickel (Ni), copper (Cu) or the like, 62 may also be formed of gold, nickel, copper, or the like listed above. The thickness of the growth layer 62 is 400 to 600 angstroms.

상기 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)는 모두 도금법에 의해 동시에 형성되는 것으로 한다. 상기 소스 전극 패드(80)와 드레인 전극 패드(90)는 고전류가 흐르게 되는 것으로, 그 두께가 적어도 3㎛ 이상인 것으로 한다. 이와 같은 두께의 소스 전극 패드(80)와 드레인 전극 패드(90)를 스퍼터링법으로 증착하는 경우 공정 시간이 매우 많이 소요되며, 도금법으로 형성하여 공정시간을 단축할 수 있다.The field plate 70, the source electrode pad 80, and the drain electrode pad 90 are all formed simultaneously by a plating method. The source electrode pad 80 and the drain electrode pad 90 are formed to have a high current flow and have a thickness of at least 3 탆 or more. When the source electrode pad 80 and the drain electrode pad 90 having such a thickness are deposited by sputtering, the process time is very long and the plating process can be performed to shorten the process time.

또한 도 1에서 필드 플레이트(70)의 하부에 위치하는 패시베이션층(50)은 게이트 전극(40)에 의해 단차가 형성된다. 그러나 패시베이션층(50)의 단차 부분에 전기도금으로 형성되는 필드 플레이트(70)는 그 두께가 두꺼워 단차의 영향을 무시할 수 있으며, 단차의 영향에 의한 응력차가 발생하지 않아 크랙의 발생을 방지할 수 있다.1, a stepped portion is formed by the gate electrode 40 in the passivation layer 50 located under the field plate 70. However, since the thickness of the field plate 70 formed by electroplating in the stepped portion of the passivation layer 50 is thick, the influence of the step can be neglected, and the stress difference due to the influence of the step is not generated, have.

이와 같이 크랙 발생을 방지할 수 있는 제조방법에 대해서는 아래에서 설명되는 본 발명의 제1실시 예에 따른 고전자이동도 트랜지스터 제조방법을 통해 좀 더 상세히 설명하기로 한다.A manufacturing method capable of preventing the occurrence of cracks will be described in more detail with reference to the method of manufacturing a high electron mobility transistor according to the first embodiment of the present invention described below.

도 3a 내지 도 3f는 본 발명의 제1실시 예에 따른 고전자이동도 트랜지스터 제조공정 수순 단면 구성도이다.FIGS. 3A to 3F are cross-sectional views illustrating a process for manufacturing a high electron mobility transistor according to a first embodiment of the present invention.

먼저, 도 3a에 도시한 바와 같이 기판(10) 상에 채널층(11), 채널층(11) 상에 장벽층(12)을 순차 형성하고, 보호층(13)을 장벽층(12)의 상부 전면에 증착한 후 패터닝하여 장벽층(12)의 일부를 노출시킨 후, 장벽층(12)에 접하는 소스 전극(20)과 드레인 전극(30)을 형성한다.First, as shown in FIG. 3A, a channel layer 11 and a barrier layer 12 are sequentially formed on the substrate 10, and the protective layer 13 is formed on the barrier layer 12 A source electrode 20 and a drain electrode 30 which are in contact with the barrier layer 12 are formed after a part of the barrier layer 12 is exposed.

그 다음, 다시 상기 소스 전극(20)과 드레인 전극(30) 사이의 보호층(13) 일부를 제거한 후, 그 보호층(13)의 제거로 노출되는 소스 전극(20)과 드레인 전극(30) 사이의 장벽층(12)에 접하는 게이트 전극(40)을 형성한다. 소스 전극(20)과 게이트 전극(40)을 별도로 형성하는 이유는 소스 전극(20)과 드레인 전극(30)은 오믹 접촉이며, 게이트 전극(40)은 쇼트키 접촉으로 그 성질에 차이가 있기 때문이다. 이와 같은 제조과정은 통상의 알려진 고전자이동도 트랜지스터의 제조과정을 따르는 것으로 한다.A part of the protective layer 13 between the source electrode 20 and the drain electrode 30 is removed and then the source electrode 20 and the drain electrode 30 exposed by the removal of the protective layer 13 are removed. The gate electrode 40 contacting the barrier layer 12 is formed. The reason why the source electrode 20 and the gate electrode 40 are separately formed is that the source electrode 20 and the drain electrode 30 are in ohmic contact and the gate electrode 40 is in Schottky contact, to be. Such a fabrication process follows a conventional fabrication process of a high electron mobility transistor.

필요에 따라서 상기 소스 전극(20)과 드레인 전극(30)이 접하는 장벽층(12)에는 이온을 주입하여 이온주입층을 형성하여 소스 전극(20)과 드레인 전극(30)이 장벽층(12)과의 접촉면에 오믹 접촉이 더 용이하게 형성되도록 할 수 있다.The source electrode 20 and the drain electrode 30 may contact the barrier layer 12 by implanting ions into the barrier layer 12 to contact the source electrode 20 and the drain electrode 30, So that the ohmic contact can be more easily formed on the contact surface with the electrode.

그 다음, 도 3b에 도시한 바와 같이 상기 도 3a의 결과물의 상부 전면에 패시베이션층(50)을 증착한다. 상기 패시베이션층(50)은 절연막이며 하부의 보호층(13)과 동일한 재질로 형성하는 것이 바람직하다. 특히 SiN을 증착하여 형성할 수 있다.Next, as shown in FIG. 3B, a passivation layer 50 is deposited on the upper surface of the resultant structure of FIG. 3A. The passivation layer 50 is preferably an insulating layer and may be formed of the same material as the lower protective layer 13. Especially by depositing SiN.

그 다음, 상기 증착된 패시베이션층(50)을 패터닝하여 상기 소스 전극(20)과 드레인 전극(30)의 상부를 노출시킨다. 이때 노출되는 소스 전극(20)과 드레인 전극(30)의 영역은 상부 전체일 수 있고, 공정 마진을 고려하여 다른 영역의 노출을 방지하기 위하여 소스 전극(20)과 드레인 전극(30)의 상면 중앙 일부 영역만이 노출되도록 할 수 있다.Then, the deposited passivation layer 50 is patterned to expose the upper portions of the source electrode 20 and the drain electrode 30. The source electrode 20 and the drain electrode 30 may be exposed at the upper portion of the upper surface of the source electrode 20 and the drain electrode 30 in order to prevent exposure of other regions in consideration of the process margin. Only a few areas can be exposed.

그 다음, 도 3c에 도시한 바와 같이 상기 구조의 상부 전면에 시드층(60)을 형성한다. 상기 시드층(60)의 형성은 박리방지층(61)과 성장층(62)을 순차적으로 증착하여 형성할 수 있다.Then, as shown in FIG. 3C, a seed layer 60 is formed on the upper surface of the structure. The seed layer 60 may be formed by sequentially depositing the anti-peeling layer 61 and the growth layer 62.

상기 박리방지층(61)은 하부층, 특히 패시베이션층(50)과 층간접합성이 우수한 재질을 증착하여 형성하며, 그 재질의 예로 Ti를 예로 들 수 있다. 상기 박리방지층(61)은 80 내지 120Å의 두께로 증착된다. 80Å 미만의 두께에서는 박리 방지의 효과가 저하될 수 있으며, 120Å의 두께를 초과하는 경우 양호한 박리 방지의 효과를 얻을 수 있으나 공정시간이 상대적으로 많이 소요된다.The anti-peeling layer 61 is formed by depositing a material having excellent interlayer bonding with the lower layer, particularly, the passivation layer 50, and examples of the material include Ti. The anti-peeling layer 61 is deposited to a thickness of 80 to 120 ANGSTROM. When the thickness is less than 80 ANGSTROM, the effect of preventing peeling may be deteriorated. When the thickness exceeds 120 ANGSTROM, a good peeling prevention effect may be obtained, but a relatively long process time is required.

박리방지층(61)의 상부에 성장층(62)을 증착한다. 상기 성장층(62)의 재질은 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)의 재질과 동일한 재질로 한다. 예를 들어 금(Au), 니켈(Ni), 구리(Cu)를 사용할 수 있다.A growth layer 62 is deposited on the anti-peeling layer 61. The growth layer 62 is made of the same material as that of the field plate 70, the source electrode pad 80, and the drain electrode pad 90. For example, gold (Au), nickel (Ni), and copper (Cu) may be used.

성장층(62)은 그 상부에 균일한 박막의 성장을 확보하기 위하여 400 내지 600Å의 두께로 증착하는 것이 바람직하다. 400Å미만에서는 이후 성장될 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)의 균일한 도금 성장이 어려울 수 있으며, 600Å을 초과하는 경우 상대적으로 공정시간이 더 소요된다.The growth layer 62 is preferably deposited to a thickness of 400 to 600 ANGSTROM in order to ensure uniform thin film growth thereon. If the thickness is less than 400 ANGSTROM, it may be difficult to uniformly grow the field plate 70, the source electrode pad 80 and the drain electrode pad 90 to be grown thereafter. If the thickness exceeds 600 ANGSTROM, the process time may be relatively long.

그 다음, 도 3d에 도시한 바와 같이 시드층(60)의 상부 전면에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 시드층(60)의 일부를 노출시키는 포토레지스트(PR) 패턴을 형성한다. 구체적으로 포토레지스트(PR) 패턴에 의해 노출되는 시드층(60)의 일부는 소스 전극(20)과 드레인 전극(30) 각각의 상부에 위치하는 시드층(60)과, 상기 소스 전극(20) 상의 시드층(60)으로부터 게이트 전극(40)의 상부측 패시베이션층(50) 상으로 연장되는 시드층(60)의 일부를 포함한다.3D, a photoresist PR is applied to the entire upper surface of the seed layer 60, exposed and developed to form a photoresist (PR) pattern exposing a part of the seed layer 60 do. A part of the seed layer 60 exposed by the photoresist (PR) pattern includes a seed layer 60 located on each of the source electrode 20 and the drain electrode 30, And a portion of the seed layer 60 extending from the seed layer 60 on the gate electrode 40 onto the upper passivation layer 50 of the gate electrode 40.

상기 게이트 전극(40)의 상부측 패시베이션층(50) 상에서 노출되는 시드층(60)의 일부는 적어도 게이트 전극(40)을 덮는 것으로 한다. 이때 게이트 전극(40) 상의 패시베이션층(50) 상에서 노출된 시드층(60)과 드레인 전극(30) 상에 노출된 시드층(60) 사이의 일부 영역에는 포토레지스트(PR) 패턴에 의해 노출되지 않는 시드층(60) 영역이 존재한다.A part of the seed layer 60 exposed on the upper passivation layer 50 of the gate electrode 40 covers at least the gate electrode 40. At this time, a portion of the seed layer 60 exposed on the passivation layer 50 on the gate electrode 40 and the exposed portion of the seed layer 60 on the drain electrode 30 are not exposed by the photoresist (PR) pattern There is an unused seed layer 60 region.

그 다음, 도 3e에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 마스크로하는 전기도금법으로 노출된 시드층(60) 상부에 금속을 도금하여 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)를 형성한다.3E, metal is plated on top of the seed layer 60 exposed by the electroplating method using the photoresist (PR) pattern as a mask to form the field plate 70, the source electrode pad 80, Drain electrode pads 90 are formed.

이때 전기도금에 사용되는 도금액은 논시안계 약알칼리성 도금액을 사용한다. 금 도금액 중 알려진 논시안계 도금액은 Electroplating engineer of Japan Ltd.사의 MICROFAB Au660, MICROFAB Au3151 등이 있으며, 이러한 논시안계 도금액은 포토레지스트(PR) 패턴에 손상을 최소화하여 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)를 노출된 시드층(60) 상에 안정적으로 형성할 수 있다.At this time, the plating solution used for the electroplating is a weak alkaline plating solution. Among the gold plating solutions, known non-aceanic plating solutions include MICROFAB Au660 and MICROFAB Au3151 manufactured by Electroplating Engineer of Japan Ltd. The noncyanine plating solution minimizes the damage to the photoresist (PR) pattern, 80 and the drain electrode pad 90 can be stably formed on the exposed seed layer 60.

전기도금에서 고려되어야 할 부분으로 도금액의 순환 유량과 전류값이며, 순환 유량과 전류값을 명시하지 않더라도 본 발명의 실시 예를 참고하여 당업자 수준에서 반복 실험으로 적당한 순환 유량과 전류값을 용이하게 찾을 수 있다.The circulating flow rate and the current value of the plating solution should be taken into consideration in the electroplating. Even if the circulating flow rate and the current value are not specified, referring to the embodiment of the present invention, .

또한 상기 포토레지스트(PR) 패턴의 높이와 상기 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)의 두께(높이)는 상당한 관련이 있으며, 형성하고자 하는 필드 플레이트(70) 등의 두께에 비하여 포토레지스트(PR) 패턴의 높이는 더 높게 형성되어야 한다. The height of the photoresist pattern and the thickness (height) of the field plate 70, the source electrode pad 80 and the drain electrode pad 90 are significantly related to each other, The height of the photoresist (PR) pattern must be made higher than the thickness of the photoresist (PR) pattern.

바람직하게, 상기 필드 플레이트(70)의 두께(높이)는 포토레지스트(PR) 패턴 두께(높이)의 75 내지 85%가 되도록 한다.Preferably, the thickness (height) of the field plate 70 is 75 to 85% of the photoresist (PR) pattern thickness (height).

이와 같은 높이의 차는 포토레지스트(PR)를 사이에 두고 인접하게 위치하는 영역(예를 들어 필드 플레이트(70)의 일측 단부와 드레인 전극 패드(90))이 서로 전기적으로 연결되는 것을 방지하기 위함이다.Such a difference in height is for preventing the region adjacent to the photoresist PR (for example, one end of the field plate 70 and the drain electrode pad 90) from being electrically connected to each other .

상기 필드 플레이트(70) 등의 두께가 포토레지스트(PR) 패턴 두께의 85%를 초과하는 경우 공정 중 필드 플레이트(70)와 드레인 전극 패드(90)가 서로 전기적으로 연결될 가능성이 있으며, 필드 플레이트(70)의 두께가 포토레지스트(PR) 패턴 두께의 75% 미만인 경우에는 상대적으로 포토레지스트(PR) 패턴의 두께가 불필요하게 두꺼워지며, 특히 포토레지스트(PR) 패턴의 하단의 형상 파악이 더 어려워지는 문제점이 발생할 수 있다. If the thickness of the field plate 70 or the like exceeds 85% of the thickness of the photoresist pattern PR, there is a possibility that the field plate 70 and the drain electrode pad 90 are electrically connected to each other, 70 is less than 75% of the thickness of the photoresist (PR) pattern, the thickness of the photoresist (PR) pattern becomes unnecessarily large, and the shape of the bottom of the photoresist (PR) Problems may arise.

통상 상기 소스 전극 패드(80)와 드레인 전극 패드(90)는 고전압 환경에서도 안정적인 동작이 가능하도록 3㎛ 이상의 두께로 형성됨이 바람직하다.In general, the source electrode pad 80 and the drain electrode pad 90 are preferably formed to a thickness of 3 탆 or more to enable stable operation in a high-voltage environment.

그 다음, 도 3f에 도시한 바와 같이 포토레지스트(PR) 패턴을 모두 제거하고, 상기 소스 전극 패드(80)와 필드 플레이트(70) 및 드레인 전극 패드(90)의 사이 영역에서 노출된 시드층(60)을 제거한다. 이후의 공정에서는 패시베이션층 등을 더 증착하게 되며, 이는 일반적인 고전자이동도 트랜지스터의 제조방법을 따르는 것으로 본 발명에서는 설명을 생략한다.Then, the photoresist (PR) pattern is removed as shown in FIG. 3F, and the seed layer exposed in the region between the source electrode pad 80 and the field plate 70 and the drain electrode pad 90 60) is removed. In the subsequent steps, a passivation layer or the like is further deposited, which follows a conventional method of manufacturing a high electron mobility transistor, and a description thereof is omitted in the present invention.

이와 같이 제조되는 본 발명의 제1실시 예에 따른 본 발명은 필드 플레이트를 전기도금법으로 형성하여 게이트 전극(40)에 의해 형성되는 단차를 따라 형성되는 필드 플레이트(70)의 두께를 균일하게 형성할 수 있어, 응력 차에 의한 크랙 발생을 방지하고, 신뢰성을 향상시킬 수 있게 된다.According to the first embodiment of the present invention thus manufactured, the field plate is formed by electroplating to uniformly form the thickness of the field plate 70 formed along the step formed by the gate electrode 40 So that the occurrence of cracks due to the stress difference can be prevented and the reliability can be improved.

또한 소스 전극 패드(80) 및 드레인 전극 패드(90)를 필드 플레이트(70)와 동시에 형성함으로써, 제조공정을 단순화할 수 있어 생산성을 높이고 제조비용을 절감할 수 있다.In addition, since the source electrode pad 80 and the drain electrode pad 90 are formed simultaneously with the field plate 70, the manufacturing process can be simplified, and productivity and manufacturing cost can be reduced.

그리고 전기도금으로 필드 플레이트(70)를 형성할 때, 그 필드 플레이트(70)의 두께와 선택적 도금이 가능하도록 형성되는 포토레지스트(PR) 패턴의 두께에 대한 관계를 특정하여 불량의 발생을 방지하여 수율 저하를 방지할 수 있으며, 공정의 안정성을 확보할 수 있다.When the field plate 70 is formed by electroplating, the relationship between the thickness of the field plate 70 and the thickness of the photoresist (PR) pattern formed so as to enable selective plating can be specified to prevent the occurrence of defects The yield can be prevented from lowering, and the stability of the process can be secured.

제2실시 예Second Embodiment

도 4는 본 발명의 제2실시 예에 따른 고전자이동도 트랜지스터의 단면 구성도이다.4 is a cross-sectional view of a high electron mobility transistor according to a second embodiment of the present invention.

도 4를 참조하면 본 발명의 제2실시 예에 따른 고전자이동도 트랜지스터는, 상기 도 2를 참조하여 설명한 제1실시 예에 따른 고전자이동도 트랜지스터와 다른 구성은 모두 동일하며, 필드 플레이트(70)의 두께가 소스 전극 패드(80) 및 드레인 전극 패드(90)의 두께에 비하여 더 얇은 것에 차이가 있다.Referring to FIG. 4, the high electron mobility transistor according to the second embodiment of the present invention is the same as the high mobility transistor according to the first embodiment described with reference to FIG. 2, 70 are thinner than the thickness of the source electrode pad 80 and the drain electrode pad 90.

이와 같은 구조의 차이는 본 발명의 제2실시 예에 따른 고전자이동도 트랜지스터는 필드 플레이트(70)에 인가되는 전위차가 소스 전극 패드(80) 및 드레인 전극 패드(90)의 그것에 비하여 더 작다는 점을 고려한 것으로, 이때 필드 플레이트(70)의 두께는 3000 내지 7000Å의 두께가 되도록 하는 것이 바람직하다.The difference in structure is that the high electron mobility transistor according to the second embodiment of the present invention has a potential difference applied to the field plate 70 is smaller than that of the source electrode pad 80 and the drain electrode pad 90 It is preferable that the thickness of the field plate 70 is in the range of 3000 to 7000 angstroms.

이처럼 소스 전극 패드(80)의 두께에 비하여 더 얇은 필드 플레이트(70) 역시 전기도금법으로 형성된 것으로, 앞서 상세히 설명한 바와 같이 게이트 전극(40)에 의해 발생되는 단차부의 측면부에서 성장되는 두께와 평탄부에서 성장되는 두께가 균일하며, 응력차에 의한 크랙 발생을 방지할 수 있다.The field plate 70, which is thinner than the thickness of the source electrode pad 80, is also formed by the electroplating method. The thickness of the field plate 70, which is grown at the side surface of the stepped portion generated by the gate electrode 40, The thickness to be grown is uniform, and cracks due to the stress difference can be prevented.

이처럼 단차부에서 응력차에 의한 크랙 발생을 방지할 수 있음은, 아래의 본 발명의 제2실시 예에 따른 고전자이동도 트랜지스터 제조방법을 통해 좀 더 상세히 설명한다.The prevention of the cracking due to the stress difference at the stepped portion will be explained in more detail through the method of manufacturing the high electron mobility transistor according to the second embodiment of the present invention.

도 5a 내지 도 5f는 본 발명의 제2실시 예에 따른 고전자이동도 트랜지스터의 제조공정 수순 단면도이다. 5A to 5F are cross-sectional views illustrating a high-electron mobility transistor according to a second embodiment of the present invention.

도 5a를 참고하면 기판(10)의 상부에 순차적으로 채널층(11), 장벽층(12) 및 보호층(13)을 형성한 후, 패터닝하여 장벽층(12)의 일부를 노출시키고, 장벽층(12)에 접하는 소스 전극(20)과 드레인 전극(30)을 형성한다. 이때 소스 전극(20)의 하부에는 선택적으로 이온주입층을 더 형성할 수 있다.5A, a channel layer 11, a barrier layer 12, and a protective layer 13 are sequentially formed on a substrate 10 and then patterned to expose a part of the barrier layer 12, A source electrode 20 and a drain electrode 30 which are in contact with the layer 12 are formed. At this time, an ion-implanted layer may be selectively formed under the source electrode 20.

그 다음, 다시 상기 소스 전극(20)과 드레인 전극(30) 사이의 보호층(13) 일부를 제거한 후, 그 보호층(13)의 제거로 노출되는 소스 전극(20)과 드레인 전극(30) 사이의 장벽층(12)에 접하는 게이트 전극(40)을 형성한다.A part of the protective layer 13 between the source electrode 20 and the drain electrode 30 is removed and then the source electrode 20 and the drain electrode 30 exposed by the removal of the protective layer 13 are removed. The gate electrode 40 contacting the barrier layer 12 is formed.

그 다음, 도 5b에 도시한 바와 같이 소스 전극(20), 드레인 전극(30), 게이트 전극(40) 및 보호층(13)의 상부 전면에 패시베이션층(50)을 증착한다. 5B, a passivation layer 50 is deposited on the entire upper surface of the source electrode 20, the drain electrode 30, the gate electrode 40, and the passivation layer 13. Then, as shown in FIG.

그 다음, 상기 증착된 패시베이션층(50)을 패터닝하여 상기 소스 전극(20)과 드레인 전극(30)의 상부를 노출시킨다. 이때 노출되는 소스 전극(20)과 드레인 전극(30)의 영역은 상부 전체일 수 있고, 공정 마진을 고려하여 다른 영역의 노출을 방지하기 위하여 상면 중앙 일부 영역만이 노출되도록 할 수 있다.Then, the deposited passivation layer 50 is patterned to expose the upper portions of the source electrode 20 and the drain electrode 30. At this time, the exposed region of the source electrode 20 and the drain electrode 30 may be the entire upper portion, and only a partial region of the upper surface central portion may be exposed in order to prevent exposure of other regions in consideration of the process margin.

그 다음, 도 5c에 도시한 바와 같이 상기 노출된 소스 전극(20), 드레인 전극(30) 및 패시베이션층(50)의 상부 전면에 박리방지층(61)과 성장층(62)을 순차 증착하여 시드층(60)을 형성한다. 5C, the anti-peeling layer 61 and the growth layer 62 are sequentially deposited on the entire upper surfaces of the exposed source electrode 20, the drain electrode 30, and the passivation layer 50, Layer 60 is formed.

상기 박리방지층(61)은 Ti를 사용하여 80 내지 120Å의 두께로 증착할 수 있다. 또한 성장층(62)은 필드 플레이트(70)의 재질과 동일한 재질로 한다. 예를 들어 금(Au), 니켈(Ni), 구리(Cu)를 사용하여 400 내지 600Å의 두께로 증착할 수 있다.The anti-peeling layer 61 may be deposited to a thickness of 80 to 120 ANGSTROM using Ti. The growth layer 62 is made of the same material as that of the field plate 70. For example, gold (Au), nickel (Ni), and copper (Cu) to a thickness of 400 to 600 angstroms.

그 다음, 도 5d에 도시한 바와 같이 시드층(60)의 상부 전면에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 시드층(60)의 일부를 노출시키는 포토레지스트(PR) 패턴을 형성한다. 구체적으로 포토레지스트(PR) 패턴에 의해 노출되는 시드층(60)의 일부는 소스 전극(20)과 드레인 전극(30)의 상부에 위치하는 시드층(60)과, 상기 소스 전극(20) 상의 시드층(60)으로부터 게이트 전극(40)의 상부측 패시베이션층(50) 상으로 연장되는 시드층(60)의 일부를 포함한다.5D, a photoresist PR is applied on the entire upper surface of the seed layer 60, exposed and developed to form a photoresist (PR) pattern exposing a part of the seed layer 60 do. Part of the seed layer 60 exposed by the photoresist (PR) pattern includes a seed layer 60 located above the source electrode 20 and the drain electrode 30, And a portion of the seed layer 60 extending from the seed layer 60 onto the upper passivation layer 50 of the gate electrode 40.

상기 게이트 전극(40)의 상부측 패시베이션층(50) 상에서 노출되는 시드층(60)의 일부는 적어도 게이트 전극(40)을 덮는 것으로 하며, 포토레지스트(PR)의 두께는 필드 플레이트(70)의 두께보다 두꺼우며, 필드 플레이트(70)의 두께가 포토레지스트(PR) 두께의 75 내지 85%가 되어야 하는 이유는 앞에서 설명한 바와 같다.A part of the seed layer 60 exposed on the passivation layer 50 on the upper side of the gate electrode 40 covers at least the gate electrode 40 and the thickness of the photoresist PR is larger than the thickness of the field plate 70. [ And the thickness of the field plate 70 should be 75 to 85% of the thickness of the photoresist (PR) as described above.

그 다음, 상기 포토레지스트(PR) 패턴을 마스크로하는 전기도금법으로 노출된 시드층(60) 상부에 금속을 도금하여 필드 플레이트(70)와, 하부 소스 전극 패드(81) 및 하부 드레인 전극 패드(91)를 동시에 형성한다.Then, metal is plated on the seed layer 60 exposed by an electroplating method using the photoresist (PR) pattern as a mask to form a field plate 70, a lower source electrode pad 81 and a lower drain electrode pad 91 are simultaneously formed.

상기 하부 소스 전극 패드(81)와 필드 플레이트(70)는 일체로 형성된 것이지만, 설명의 편의를 위하여 소스 전극(20)의 상부에 위치하는 영역을 하부 소스 전극 패드(81)로 정의하고, 그 외의 영역을 필드 플레이트(70)로 정의한다.The lower source electrode pad 81 and the field plate 70 are integrally formed. However, for convenience of description, the upper region of the source electrode 20 is defined as the lower source electrode pad 81, The area is defined as the field plate (70).

이때 전기도금에 사용되는 도금액은 논시안계 약알칼리성 도금액을 사용한다. At this time, the plating solution used for the electroplating is a weak alkaline plating solution.

전기도금에서 고려되어야 할 부분으로 도금액의 순환 유량과 전류값이며, 순환 유량과 전류값을 명시하지 않더라도 본 발명의 실시 예를 참고하여 당업자 수준에서 반복 실험으로 적당한 순환 유량과 전류값을 용이하게 찾을 수 있다.The circulating flow rate and the current value of the plating solution should be taken into consideration in the electroplating. Even if the circulating flow rate and the current value are not specified, referring to the embodiment of the present invention, .

이처럼 전기도금으로 형성된 필드 플레이트(70)는 상기 게이트 전극(40) 상부측의 패시베이션층(50)을 덮으며, 게이트 전극(40)에 의해 발생되는 패시베이션층(50)의 단차부에서도 두께 균일성을 유지하여 응력차가 발생되지 않는다. The field plate 70 formed by the electroplating covers the passivation layer 50 on the upper side of the gate electrode 40 and the thickness uniformity in the step of the passivation layer 50 generated by the gate electrode 40 So that a stress difference is not generated.

즉, 상기 패시베이션층(50)은 기판(10)과 수직 방향으로 위치하는 측면부(51)와 그 측면부(51)의 저부와 상부에서 기판(10)과 수평방향으로 연장되는 평탄부(52)를 포함하는 구성이다. 상기 도금법으로 형성되는 필드 플레이트(70)는 상기 측면부(51)의 측면 방향으로 성장되는 두께(d1)와 평탄부(52)의 상면 방향으로 성장되는 두께(d2)의 균일도를 보장할 수 있으며, 따라서 응력의 차이에 의한 크랙 발생을 방지할 수 있다. 여기서 균일도는 d1과 d2가 완전히 동일하다는 의미와 함께 오차범위 또는 수용범위 내에서 균일하다는 것을 뜻한다. 오차범위 또는 수용범위는 최대 5%인 것으로 할 수 있다.That is, the passivation layer 50 includes a side surface portion 51 positioned in a direction perpendicular to the substrate 10 and a flat portion 52 extending in a horizontal direction from the substrate 10 at a bottom portion and an upper portion of the side surface portion 51 . The field plate 70 formed by the plating method can ensure uniformity of the thickness d1 of the side surface portion 51 in the lateral direction and the thickness d2 of the flat portion 52 in the top surface direction, Therefore, occurrence of a crack due to a difference in stress can be prevented. Here, uniformity means that d1 and d2 are completely equal, and that they are uniform within an error or acceptance range. The error range or acceptance range can be up to 5%.

그 다음, 도 5e에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 모두 제거한 후, 다시 포토레지스트(PR1)를 도포하고 노광 및 현상하여 상기 하부 소스 전극 패드(81)와 하부 드레인 전극 패드(91)를 선택적으로 노출시키는 패턴을 형성하고, 노출된 하부 소스 전극 패드(81)와 하부 드레인 전극 패드(91) 각각의 상부에 상부 소스 전극 패드(82)와 상부 드레인 전극 패드(92)를 형성한다.5E, the photoresist PR1 is applied again, exposed and developed to form the lower source electrode pad 81 and the lower drain electrode pad 91 And an upper source electrode pad 82 and an upper drain electrode pad 92 are formed on the exposed lower source electrode pad 81 and the lower drain electrode pad 91, respectively .

이때 상부 소스 전극 패드(82)와 상부 드레인 전극 패드(92)는 전기도금법으로 형성될 수 있으며, 스퍼터링 등의 다른 증착법으로도 형성될 수 있다.At this time, the upper source electrode pad 82 and the upper drain electrode pad 92 may be formed by an electroplating method, or may be formed by another deposition method such as sputtering.

도면은 전기도금법으로 형성되는 것에 한정된 것이며, 상부 소스 전극 패드(82)와 상부 드레인 전극 패드(92)의 형성을 위한 금속층을 증착한 후, 패터닝하여 형성하는 경우 또는 리프트 오프 방법으로 형성하는 경우에는 도 5e의 도면과는 차이가 있을 수 있다.In the case where the metal layer for forming the upper source electrode pad 82 and the upper drain electrode pad 92 is deposited and then patterned or formed by a lift-off method, And may be different from the view of Fig. 5E.

그 다음, 도 5f에 도시한 바와 같이 포토레지스트(PR1) 패턴을 모두 제거하고, 상기 상부 소스 전극 패드(82)와 필드 플레이트(70) 및 상부 드레인 전극 패드(92)의 사이 영역에서 노출된 시드층(60)을 제거한다. Then, the photoresist PR1 pattern is removed as shown in FIG. 5F, and the seeds exposed in the region between the upper source electrode pad 82 and the field plate 70 and the upper drain electrode pad 92 are removed, The layer 60 is removed.

이와 같은 방법으로 소스 전극 패드(80)와 드레인 전극 패드(90)를 하부와 상부로 나누어 형성할 수 있다. 여기서 적어도 하부 소스 전극 패드(81)와 하부 드레인 전극 패드(91)는 전기도금에 의해 형성되는 특징이 있다. 두께가 3㎛ 이상인 소스 전극 패드(80)와 드레인 전극 패드(90)의 적어도 일부를 전기 도금에 의해 형성하기 때문에 일반적인 증착법을 사용하는 방법에 비하여 공정시간을 단축할 수 있다.In this way, the source electrode pad 80 and the drain electrode pad 90 can be divided into a lower portion and an upper portion. At least the lower source electrode pad 81 and the lower drain electrode pad 91 are formed by electroplating. Since at least a part of the source electrode pad 80 and the drain electrode pad 90 having a thickness of 3 m or more is formed by electroplating, the process time can be shortened compared to a method using a general deposition method.

이처럼 본 발명의 제2실시 예에 따른 고전자이동도 트랜지스터 및 그 제조방법은, 필드 플레이트(70)를 전기도금법으로 형성하여 게이트 전극(40)에 의해 형성되는 단차를 따라 형성되는 필드 플레이트(70)의 두께를 균일하게 형성할 수 있어, 응력차에 의한 크랙 발생을 방지하고, 신뢰성을 향상시킬 수 있게 된다.As described above, the high electron mobility transistor and the method of manufacturing the same according to the second embodiment of the present invention include a field plate 70 formed by electroplating and formed along a step formed by the gate electrode 40 Can be uniformly formed, thereby preventing cracks due to the stress difference and improving reliability.

또한 소스 전극 패드(80) 및 드레인 전극 패드(90)의 적어도 일부를 전기도금법으로 형성하여, 일반적인 전극 패드 제조방법인 증착법에 비하여 공정 시간을 단축할 수 있다.Also, at least a part of the source electrode pad 80 and the drain electrode pad 90 may be formed by an electroplating method, so that the processing time can be shortened as compared with the conventional deposition method of the electrode pad manufacturing method.

그리고 전기도금으로 필드 플레이트(70)를 형성할 때, 그 필드 플레이트(70)의 두께와 선택적 도금이 가능하도록 형성되는 포토레지스트(PR) 패턴의 두께에 대한 관계를 특정하여 불량의 발생을 방지하여 수율 저하를 방지할 수 있으며, 공정의 안정성을 확보할 수 있다.When the field plate 70 is formed by electroplating, the relationship between the thickness of the field plate 70 and the thickness of the photoresist (PR) pattern formed so as to enable selective plating can be specified to prevent the occurrence of defects The yield can be prevented from lowering, and the stability of the process can be secured.

본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정, 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention will be.

10:기판 11:채널층
12:장벽층 13:보호층
20:소스 전극 30:드레인 전극
40:게이트 전극 50:패시베이션층
60:시드층 61:박리방지층
62:성장층 70:필드 플레이트
80:소스 전극 패드 81:하부 소스 전극 패드
82:상부 소스 전극 패드 90:드레인 전극 패드
91:하부 드레인 전극 패드 92:상부 드레인 전극 패드10: substrate 11: channel layer
12: barrier layer 13: protective layer
20: source electrode 30: drain electrode
40: gate electrode 50: passivation layer
60: Seed layer 61: Peel prevention layer
62: Growth layer 70: Field plate
80: source electrode pad 81: lower source electrode pad
82: upper source electrode pad 90: drain electrode pad
91: lower drain electrode pad 92: upper drain electrode pad

Claims (10)

기판의 상부에 순차적층되는 채널층, 장벽층 및 보호층과, 보호층의 개구 부분을 통해 노출되는 보호층의 하부층에 접촉되는 소스 전극, 드레인 전극 및 게이트 전극을 포함하는 고전자이동도 트랜지스터에 있어서,
상기 소스 전극과 상기 드레인 전극의 상부를 노출시키도록 상기 보호층 및 게이트 전극의 상부 전면에 위치하는 패시베이션층;
상기 소스 전극과 상기 드레인 전극 각각의 상부에 위치하는 소스 전극 패드와 드레인 전극 패드; 및
상기 소스 전극 패드에 연결되어 상기 게이트 전극 상의 상기 패시베이션층의 상부측으로 연장된 전기도금 필드 플레이트를 포함하는 고전자이동도 트랜지스터.A high electron mobility transistor including a source electrode, a drain electrode and a gate electrode which are in contact with a lower layer of a protective layer exposed through an opening portion of the protective layer and a channel layer, a barrier layer and a protective layer sequentially layered on the substrate, As a result,
A passivation layer disposed on the upper surface of the passivation layer and the gate electrode to expose the upper portion of the source electrode and the drain electrode;
A source electrode pad and a drain electrode pad located above the source electrode and the drain electrode, respectively; And
And an electroplating field plate coupled to the source electrode pad and extending to an upper side of the passivation layer on the gate electrode. 제1항에 있어서,
상기 필드 플레이트의 두께는 상기 소스 전극 패드 및 상기 드레인 전극 패드의 두께와 동일한 것을 특징으로 하는 고전자이동도 트랜지스터.The method according to claim 1,
Wherein a thickness of the field plate is equal to a thickness of the source electrode pad and the drain electrode pad. 제1항에 있어서,
상기 필드 플레이트의 두께는 상기 소스 전극 패드 및 상기 드레인 전극 패드의 두께보다 얇은 것을 특징으로 하는 고전자이동도 트랜지스터.The method according to claim 1,
Wherein a thickness of the field plate is thinner than a thickness of the source electrode pad and the drain electrode pad. 제3항에 있어서,
상기 소스 전극 패드 및 상기 드레인 전극 패드 각각은,
적어도 하부와 상부로 구성되며,
적어도 상기 하부는 전기도금된 것을 특징으로 하는 고전자이동도 트랜지스터.The method of claim 3,
Wherein each of the source electrode pad and the drain electrode pad includes:
At least a lower portion and an upper portion,
Wherein at least the bottom is electroplated. 제3항 또는 제4항에 있어서,
상기 필드 플레이트는,
상기 게이트 전극에 의해 단차부가 형성된 상기 패시베이션층 상에 위치하며,
상기 패시베이션층의 단차부의 측면부에서 측면방향으로의 도금 두께와 단차부의 평탄부에서 수직방향으로의 도금 두께가 균일한 것을 특징으로 하는 고전자이동도 트랜지스터.The method according to claim 3 or 4,
The field plate
A gate electrode disposed on the passivation layer having a stepped portion,
Wherein the plating thickness in the lateral direction of the step portion of the step portion of the passivation layer and the thickness of the plating in the vertical direction of the flat portion of the step portion are uniform. 제1항에 있어서,
상기 필드 플레이트와 상기 소스 전극 패드 및 상기 드레인 전극 패드의 하부에 시드층을 더 포함하며,
상기 시드층은 하부로부터 박리방지층과 성장층이 적층된 것을 특징으로 하는 고전자이동도 트랜지스터.The method according to claim 1,
Further comprising a seed layer under the field plate, the source electrode pad, and the drain electrode pad,
Wherein the seed layer is formed by laminating the anti-peeling layer and the growth layer from below. a) 기판에 채널층, 장벽층, 보호층, 소스 전극 및 드레인 전극, 게이트 전극을 형성하는 단계;
b) 상기 a) 단계의 결과물 상에 패시베이션층을 형성한 후, 상기 소스 전극과 드레인 전극의 상부 일부를 노출시키는 단계;
c) 상기 b) 단계의 결과물 상에 시드층을 형성하는 단계;
d) 상기 시드층상에 포토레지스트 패턴을 형성하여 상기 소스 전극과 드레인 전극의 상부에 위치하는 시드층의 일부와, 상기 소스 전극의 상부에 위치하는 시드층으로부터 상기 게이트 전극의 상부측으로 연장되는 시드층의 일부를 노출시키는 단계;
e) 상기 포토레지스트 패턴을 마스크로 사용하는 전기도금 공정으로 상기 노출된 시드층의 상에 적어도 필드 플레이트를 형성하는 단계; 및
f) 노출된 시드층을 제거하는 단계를 포함하는 고전자이동도 트랜지스터 제조방법.a) forming a channel layer, a barrier layer, a protective layer, a source electrode and a drain electrode, and a gate electrode on a substrate;
b) exposing a top portion of the source and drain electrodes after forming a passivation layer on the result of step a);
c) forming a seed layer on the result of step b);
d) forming a photoresist pattern on the seed layer to form a part of the seed layer located above the source electrode and the drain electrode and a seed layer extending from the seed layer located above the source electrode to the upper side of the gate electrode, Exposing a portion of the substrate;
e) forming at least a field plate on the exposed seed layer by an electroplating process using the photoresist pattern as a mask; And
f) removing the exposed seed layer. 제7항에 있어서,
상기 e) 단계는,
상기 필드 플레이트와 상기 소스 전극의 상부측에 위치하는 소스 전극 패드 및 드레인 전극의 상부측에 위치하는 드레인 전극 패드를 동시에 형성하는 것을 특징으로 하는 고전자이동도 트랜지스터 제조방법.8. The method of claim 7,
The step e)
Wherein the field plate and the source electrode pad located on the upper side of the source electrode and the drain electrode pad located on the upper side of the drain electrode are formed at the same time. 제7항에 있어서,
상기 필드 플레이트의 두께는,
상기 포토레지스트 패턴 두께의 75 내지 85%인 것을 특징으로 하는 고전자이동도 트랜지스터 제조방법.8. The method of claim 7,
The thickness of the field plate,
Wherein the thickness of the photoresist pattern is 75 to 85% of the thickness of the photoresist pattern. 제7항에 있어서,
상기 e) 단계에서는 상기 필드 플레이트와 동시에 하부 소스 전극 패드 및 하부 드레인 전극 패드를 형성하고,
이후의 공정에서 상기 하부 소스 전극 패드 및 상기 하부 드레인 전극 패드 각각의 상부에 상부 소스 전극 패드 및 상부 드레인 전극 패드를 형성하는 것을 특징으로 하는 고전자이동도 트랜지스터 제조방법.8. The method of claim 7,
In the step e), a lower source electrode pad and a lower drain electrode pad are formed simultaneously with the field plate,
Wherein the upper source electrode pad and the upper drain electrode pad are formed on the lower source electrode pad and the lower drain electrode pad, respectively, in a subsequent step.
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