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KR20180009858A - 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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KR20180009858A
KR20180009858A KR1020160091561A KR20160091561A KR20180009858A KR 20180009858 A KR20180009858 A KR 20180009858A KR 1020160091561 A KR1020160091561 A KR 1020160091561A KR 20160091561 A KR20160091561 A KR 20160091561A KR 20180009858 A KR20180009858 A KR 20180009858A
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강종석
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엘지디스플레이 주식회사
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Abstract

본 발명은 저온 다결정 실리콘 박막 트랜지스터의 오프-전류는 억제하고, 온-전류 및 전하 유동성을 향상시킨 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판, 반도체 층, 게이트 절연막, 게이트 전극, 중간 절연막, 보호막 그리고 보조 전극을 포함한다. 반도체 층은, 기판 위에 배치되며 채널 층, 소스 영역, 드레인 영역, 소스 저 농도 영역 및 드레인 저 농도 영역을 포함한다. 채널 층은, 반도체 층의 중심부에 정의된다. 소스 영역은, 채널 층의 일측변에 정의된다. 드레인 영역은, 채널 층의 타측변에 정의된다. 소스 저 농도 영역은, 채널 층과 소스 영역 사이에 정의된다. 드레인 저 농도 영역은, 채널 층과 드레인 영역 사이에 정의된다. 보조 전극은, 보호막 위에서 소스 저 농도 영역을 덮되, 드레인 저 농도 영역과는 중첩하지 않는다.

Description

평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 {Thin Film Transistor Substrate For Flat Panel Display And Method For Manufacturing The Same}
본 발명은 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 저온 다결정 실리콘 박막 트랜지스터(혹은, 'Low Temperature PolySilicon Thin Film Transistor; LTPS TFT')의 오프-전류(혹은 'Off Current')는 억제하고, 온-전류(혹은, 'On Current') 및 전하 유동성(혹은, 'Mobility')을 향상한 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 평판 표시장치에는 액정 표시장치(Liquid Crystal Display, LCD), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 및 전계 발광 표시장치(Electro-Luminescence device, EL) 등이 있다. 특히, 저온 다결정 실리콘(Low Temperature Poly Silicon; LTPS)을 채널 층으로 사용한 고품질의 평판 표시장치가 각광을 받고 있다.
도 1은 종래 기술에 의한 LTPS(Low Temperature Poly-Silicon: 저온 다결정 실리콘) 채널 층을 갖는 능동소자인 박막 트랜지스터를 이용한 유기발광 다이오드 표시장치(Organic Light Emitting Diode Display: OLED)의 구조를 나타내는 평면도이다. 도 2는 도 1에서 절취선 II-II'로 자른 단면으로 종래 기술에 의한 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다.
도 1 및 2를 참조하면, 유기발광 다이오드 표시장치는 박막 트랜지스터 기판과 캡(ENC)을 포함한다. 박막 트랜지스터 기판은 투명 기판(SUB) 위에 형성된 표시 소자들을 포함한다. 기판(SUB)의 표면에는 박막 트랜지스터(ST, DT) 및 박막 트랜지스터(ST, DT)와 연결되어 구동되는 유기발광 다이오드(OLE)가 형성되어 있다. 박막 트랜지스터 기판과 대향하여 유기 접합층(POLY)을 사이에 두고 캡(ENC)이 면 합착되어 있다. 박막 트랜지스터 기판은 스위칭 박막 트랜지스터(ST), 스위칭 박막 트랜지스터(ST)와 연결된 구동 박막 트랜지스터(DT), 구동 박막 트랜지스터(DT)에 접속된 유기발광 다이오드(OLE)를 포함한다.
스위칭 박막 트랜지스터(ST)는 투명 기판(SUB) 위에서 게이트 배선(GL)과 데이터 배선(DL)이 교차하는 부위에 배치된다. 스위칭 박막 트랜지스터(ST)는 화소를 선택하는 기능을 한다. 스위칭 박막 트랜지스터(ST)는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 게이트 전극(SG)은 게이트 배선(GL)에서 분기 혹은 돌출된 구조를 갖는다. 반도체 층(SA)은 게이트 절연막(GI)을 사이에 두고 게이트 전극(SG)과 중첩되어 있다. 소스 전극(SS)은 중간 절연막(IN) 위에 배치되며, 데이터 배선(DL)에서 분기 혹은 돌출된 구조를 갖는다. 드레인 전극(SD)은 소스 전극(SS)과 일정 거리 이격하여 마주보도록 배치되어 있다.
구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 애노드 전극(ANO)을 구동하는 역할을 한다. 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체층(DA), 구동 전류 전송 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 박막 트랜지스터(DT)의 드레인 전극(DD)은 유기발광 다이오드(OLE)의 애노드 전극(ANO)과 연결되어 있다.
도 2에서는 일례로, 탑 게이트(Top Gate) 구조의 박막 트랜지스터를 도시하였다. 이 경우, 스위칭 박막 트랜지스터(ST)의 반도체 층(SA) 및 구동 박막 트랜지스터(DT)의 반도체 층(DA)들이 기판(SUB) 위에 먼저 형성되고, 그 위를 덮는 게이트 절연막(GI) 위에 게이트 전극들(SG, DG)이 반도체 층들(SA, DA)의 중심부에 중첩되어 있다. 반도체 층들(SA, DA)의 양 측면에는 콘택홀을 통해 소스 전극들(SS, DS) 및 드레인 전극들(SD, DD)이 연결된다. 소스 전극(SS, DS) 및 드레인 전극(SD, DD)들은 게이트 전극들(SG, DG)을 덮는 중간 절연막(IN) 위에 형성된다.
또한, 화소 영역이 배치되는 표시 영역의 외주부에는, 각 게이트 배선(GL)의 일측 단부에 형성된 게이트 패드(GP), 각 데이터 라인(DL)의 일측 단부에 형성된 데이터 패드(DP), 그리고 각 구동 전류 전송 배선(VDD)의 일측 단부에 형성된 구동 전류 패드(VDP)가 배치된다. 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)가 형성된 기판(SUB) 위에 보호막(PAS)이 전면 도포되어 있다.
게이트 패드(GP), 데이터 패드(DP), 구동 전류 패드(VDP), 그리고, 구동 박막 트랜지스터(DT)의 드레인 전극(DD)을 노출하는 콘택홀들이 형성되어 있다. 기판(SUB) 중에서 표시 영역 위에는 평탄화 막(PL)이 도포되어 있다. 평탄화 막(PL)은 유기발광 다이오드(OLE)를 구성하는 유기물질을 평탄한 평면 상태에서 도포하기 위해 기판 표면의 거칠기를 균일하게 하는 기능을 한다.
평탄화 막(PL) 위에는 콘택홀을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 접촉하는 애노드 전극(ANO)이 형성된다. 또한, 평탄화 막(PL)이 도포되지 않은 표시 영역의 외주부에서도, 보호막(PAS)에 형성된 콘택홀들을 통해 노출된 게이트 패드(GP), 데이터 패드(DP) 그리고 구동 전류 패드(VDP) 위에 형성된 게이트 패드 단자(GPT), 데이터 패드 단자(DPT) 그리고 구동 전류 패드 단자(VDPT)가 각각 형성되어 있다. 표시 영역 내에서 특히 화소 영역을 제외한 기판(SUB) 위에 뱅크(BA)가 형성되어 있다. 그리고, 뱅크(BA)의 일부 상부에는 스페이서(SP)가 더 형성되어 있을 수 있다.
상기와 같은 구조를 갖는 박막 트랜지스터 기판 위에 스페이서(SP)를 사이에 두고 일정 간격을 유지하여 캡(ENC)이 합착된다. 박막 트랜지스터 기판과 캡(ENC)은 그 사이에 유기 접합층(POLY)을 개재하여 완전 밀봉 합착하도록 하는 것이 바람직하다. 게이트 패드(GP) 및 게이트 패드 단자(GPT) 그리고 데이터 패드(DP) 및 데이터 패드 단자(DPT)는 캡(ENC) 외부에 노출되어 각종 연결 수단을 통해 외부에 설치되는 장치와 연결된다.
이와 같이, 능동 구동형 평판 표시장치는 매트릭스 배열을 갖는 화소 영역에 박막 트랜지스터가 하나씩 할당되어 형성된 박막 트랜지스터 기판을 구비한다. 능동 구동형 평판 표시장치는 박막 트랜지스터의 특성에 의해 표시 특성 및 품질이 결정된다. 경우에 따라서는, NPN 접합 구조를 갖는 n-MOS 형 박막 트랜지스터를, 또는 PNP 접합 구조를 갖는 p-MOS 형 박막 트랜지스터를 구비할 수 있다.
박막 트랜지스터는, ON 상태에서는 소스 전극에서 드레인 전극으로 전류가 흐르고, OFF 상태에서는 소스 전극과 드레인 전극 사이에 전류를 차단하는 스위칭 소자이다. 박막 트랜지스터의 성능 혹은 특성을 평가함에 있어서, 게이트 전압에 따른 온 전류(On-Current)량과 오프 전류(Off-Current)량으로 평가한다. 바람직하게는, 박막 트랜지스터의 특성 중에서 OFF 상태에서 전류가 발생하지 않는 것이 바람직하다. 하지만, n-MOS 형 및 p-MOS 형 모두에서 OFF 전류가 허용치 이상으로 증가하는 경우가 발생할 수 있다.
박막 트랜지스터에서 OFF 전류 안정화를 확보하기 위해, n-MOS 형 박막 트랜지스터의 경우, 오믹 접촉 영역과 채널 층 사이에 저 농도 도핑 영역(Lightly Doped Domain: LDD)을 더 포함한 구조를 갖는다. 도 3은 n-MOS 형 박막 트랜지스터를 구비한 평판형 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.
도 3을 참조하면, 게이트 절연막(GI)을 사이에 두고 게이트 전극(G)과 중첩하는 반도체 층의 중심부 영역이 채널 층(A)이다. 그리고, 채널 층(A) 양 측면으로 소스 전극(S) 또는 드레인 전극(D)과 각각 오믹 접촉을 이루는 오믹 영역들(Sn+, Dn+)이 형성되어 있다. n-MOS 형 박막 트랜지스터의 경우, 채널 층(A)은 p형 반도체 물질을, 오믹 영역들(Sn+, Dn+)은 n형 불순물이 고 농도 포함된 반도체 물질로 이루어진다. 이러한 구조에서, OFF 전류 특성을 안정화하기 위해, 채널 층(A)과 오믹 영역들(n+) 사이에, n형 불순물이 상대적으로 낮은 농도가 주입된, 저 농도 도핑 영역들(Sn-, Dn-)을 형성한다.
저 농도 도핑 영역(Sn-, Dn-)은 상대적으로 오믹 영역들(Sn+, Dn+)보다 저항 값이 크다. 그 결과, OFF 상태, 즉 게이트 전극(G)에 음의 전압이 걸린 경우, 캐리어(carrier)인 전자가 드레인 전극(D)에 연결된 오믹 영역들(Sn+, Dn+)에서 채널 층(A)으로 이동할 때, 버퍼 영역인 저 농도 도핑 영역(Sn-, Dn-)에 의해 전류의 흐름이 방해 받는다. 즉, OFF 전류를 억제하거나, 확연히 감소시켜 소자 신뢰성을 향상할 수 있다.
평판 표시장치들이 점점 고밀도화가 이루어지면서, 화소의 크기도 작아지고, 화소의 밀도도 높아지고 있다. 따라서, 동일 기판 내에 만들어지는 박막 트랜지스터의 개수들로 급격히 증가하고 있다. 박막 트랜지스터의 개수가 증가하면, 하나의 배선에 연결된 박막 트랜지스터의 개수도 증가한다. 따라서, 배선에 부하가 더 많이 걸리고, 배선의 저항에 따라 박막 트랜지스터의 작동이 민감해진다. 즉, 약간의 변화에도 박막 트랜지스터의 성능이 갑자기 저하되는 문제가 발생할 수 있다.
특히, 앞에서 설명한 바와 같이, LTPS 채널층을 사용하는 박막 트랜지스터 기판의 경우, 오프-전류 특성을 개선하는 효과를 얻을 수 있다. 하지만, LDD 영역에 의한 저항 증가로 인해, 온-전류(On-Current) 특성과 이동도(Mobility)가 저하되는 문제가 발생할 수 있다. 즉, LTPS 박막 트랜지스터가 On되는 경우에서 정 방향으로 흐르는 전류가 저하되거나, 전하의 이동도가 저하되어, 데이터 전압을 정상적으로 전달하지 못하는 경우가 발생할 수 있다.
LTPS 채널 층을 사용하는 박막 트랜지스터들이 다수 개 배치된 박막 트랜지스터 기판에서, 오프-전류 특성을 개선하기 위해 저 농도 도핑 영역이 추가되어 있다. 하지만, 초 고밀도 평판 표시장치가 개발됨에 따라, 저 농도 도핑 영역이 온-전류 특성 및 이동도 저하라는 부작용을 야기하고 있다. 이러한 문제점들을 방지하기 위해, LTPS 채널 층을 사용하는 박막 트랜지스터에서 또 다른 구조적인 개선이 요구되고 있다.
본 발명의 목적은 종래 기술의 문제점들을 해결하고자 안출 된 발명으로서, 오프-전류는 억제하고, 온-전류 및 전하 유동성을 향상시킨 다결정 반도체를 포함하는 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은, 반도체 소자의 작동 상태에 따라 저항 값을 최적화하는 저 농도 도핑 영역을 구비한 박막 트랜지스터 기판을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판, 반도체 층, 게이트 절연막, 게이트 전극, 중간 절연막, 보호막 그리고 보조 전극을 포함한다. 반도체 층은, 기판 위에 배치되며 채널 층, 소스 영역, 드레인 영역, 소스 저 농도 영역 및 드레인 저 농도 영역을 포함한다. 채널 층은, 반도체 층의 중심부에 정의된다. 소스 영역은, 채널 층의 일측변에 정의된다. 드레인 영역은, 채널 층의 타측변에 정의된다. 소스 저 농도 영역은, 채널 층과 소스 영역 사이에 정의된다. 드레인 저 농도 영역은, 채널 층과 드레인 영역 사이에 정의된다. 게이트 절연막은, 반도체 층을 덮는다. 게이트 전극은, 게이트 절연막 위에서 채널 층과 중첩한다. 중간 절연막은, 게이트 전극을 덮는다. 보호막은 중간 절연막을 덮는다. 보조 전극은, 보호막 위에서 소스 저 농도 영역을 덮되, 드레인 저 농도 영역과는 중첩하지 않는다.
일례로, 중간 절연막 및 보호막 사이에 배치되는 소스 전극 및 드레인 전극을 더 포함한다. 소스 전극은, 중간 절연막을 관통하는 소스 콘택홀을 통해 소스 영역에 연결된다. 드레인 전극은, 중간 절연막을 관통하는 드레인 콘택홀을 통해 드레인 영역에 연결된다.
일례로, 보조 전극은, 보호막 및 중간 절연막을 관통하는 게이트 콘택홀을 통해 게이트 전극과 연결된다.
일례로, 보조 전극의 일측 끝단은, 소스 영역과 소스 저 농도 영역 사이에 정의된 제1 경계부와 일치한다. 보조 전극의 타측 끝단은, 게이트 전극과 드레인 저 농도 영역 사이에 정의된 제2 경계부와 일치한다.
일례로, 보조 전극의 일측 끝단은, 소스 영역과 소스 저 농도 영역 사이에 정의된 제1 경계부에서 소스 영역 쪽으로 일정 거리 이격되어 위치한다. 보조 전극의 타측 끝단은, 게이트 전극과 드레인 저 농도 영역 사이에 정의된 제2 경계부에서 게이트 전극 쪽으로 일정 거리 이격되어 위치한다.
일례로, 반도체 층은, 다결정 반도체 물질을 포함한다.
본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 다결정 반도체 층에서 채널 층과 오믹 접촉층 사이에 저 농도 도핑 영역을 더 구비하고 있음으로 하여, 오프-전류를 억제하여 소자의 특성을 안정화할 수 있다. 또한, 저 농도 도핑 영역의 상부에 게이트 전극과 연결된 보조 금속이 중첩됨으로써, 유도 전하를 발생하여 저 농도 도핑 영역의 저항 특성을 경우에 따라 능동적으로 변화할 수 있다. 채널 층이 온(On) 상태일 때는 저 농도 도핑 영역의 저항을 낮추어 온-전류량을 증가시키는 반면, 오프(Off) 상태일 때는 저 농도 도핑 영역의 저항을 높여 오프-전류량을 억제한다. 그 결과, 박막 트랜지스터의 동작 특성을 향상할 수 있다. 본 발명에 의한 박막 트랜지스터 기판을 구비하는 평판 표시장치는, 고속 구동이 가능하며, 더 좋은 품질의 영상을 제공한다.
도 1은 종래 기술에 의한 능동소자인 박막 트랜지스터를 이용한 유기발광 다이오드 표시장치의 구조를 나타내는 평면도.
도 2는 도 1에서 절취선 I-I'로 자른 단면으로 종래 기술에 의한 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 3은 n-MOS 형 박막 트랜지스터를 구비한 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 4는 본 발명에 의한 n-MOS 형 박막 트랜지스터를 구비한 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 5a 내지 5i는 본 발명의 일 실시 예에 의한 n-MOS 형 박막 트랜지스터를 구비한 평판 표시장치용 박막 트랜지스터 기판의 제조 공정을 나타내는 단면도들.
도 6은 저 농도 영역(Low Doping Domain)의 유무에 따른 반도체 소자의 특성을 나타내는 그래프.
도 7은 본 발명에 의한 소스 저 농도 영역과 중첩하는 보조 전극의 유무에 따른 반도체 소자의 특성을 나타내는 그래프.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지된 내용 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하, 도 4를 참조하여, 본 발명에 대해 설명한다. 도 4는 본 발명에 의한 n-MOS 형 박막 트랜지스터를 구비한 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.
도 4를 참조하면, 본 발명에 의한 LTPS 소자를 포함하는 박막 트랜지스터 기판은, 기판(SUB) 위에 형성된 탑-게이트(Top-Gate) 구조의 박막 트랜지스터를 포함한다. 기판(SUB) 위에는 다수 개의 화소 영역들이 매트릭스 방식으로 배치될 수 있다. 이 경우, 각 화소에는 탑-게이트(Top-Gate) 구조의 박막 트랜지스터를 적어도 하나 포함할 수 있다.
기판(SUB) 위에 반도체 층이 형성되어 있다. 반도체 층은, 중앙부의 채널 층(A), 소스 영역(Sn+), 드레인 영역(Dn+), 소스 저 농도 영역(Sn-) 및 드레인 저 농도 영역(Dn-)을 포함한다. 채널 층(A)은 반도체 층의 중앙 영역에 정의된다. 소스 영역(Sn+)과 드레인 영역(Dn+)은, 채널 층(A)의 양 측변에 배치되어 서로 대향하는 구조를 가지며, 채널 층(A)을 통해 연결된다. 또한, 채널 층(A)과 소스 영역(Sn+) 사이에는 소스 저 농도 영역(Sn-)이, 채널 층(A)과 드레인 영역(Dn+) 사이에는 드레인 저 농도 영역(Dn-)이 배치되어 있다.
반도체 층 위에는 게이트 절연막(GI)이 기판(SUB) 전체를 덮도록 적층되어 있다. 반도체 층 위에는 게이트 전극(G)이 배치되어 있다. 게이트 전극(G)은 채널 층(A)과 일치하는 모양을 갖는 것이 바람직하다. 즉, 반도체 층에서 게이트 전극(G)과 중첩하는 영역이 채널 층(A)으로 정의된다.
게이트 전극(G) 위에는 중간 절연막(IN)이 기판(SUB) 전체를 덮도록 적층되어 있다. 중간 절연막(IN) 위에는 데이터 배선(DL), 소스 전극(S) 및 드레인 전극(D)이 형성되어 있다. 소스 전극(S)은 중간 절연막(IN) 및 게이트 절연막(GI)을 관통하는 소스 콘택홀(SH)을 통해 소스 영역(Sn+)과 접촉한다. 드레인 전극(D)은 중간 절연막(IN) 및 게이트 절연막(GI)을 관통하는 드레인 콘택홀(DH)을 통해 드레인 영역(Dn+)과 접촉한다. 소스 전극(S)과 드레인 전극(D)은 게이트 전극(G)을 중심으로 양측변에 서로 이격하여 배치된 구조를 갖는다. 또한, 소스 전극(S)은 데이터 배선(DL)에서 분기되거나 연결되어 있다.
소스 영역(Sn+) 및 드레인 영역(Dn+)은 각각 소스 전극(S) 및 드레인 전극(D)들이 반도체 물질이 오믹 접촉을 이루도록 하기 위한 것이다. 즉, 반도체 물질에 불순물을 고 농도로 도핑하여 도체 성질을 갖도록 함으로써, 금속 물질인 소스 전극(S) 및 드레인 전극(D)과 반도체 물질 사이에서 접촉 저항을 낮추기 위한 영역들이다. 따라서, 소스 영역(Sn+) 및 드레인 영역(Dn+)을 오믹 접촉층(Ohmic Contact Layer)라고 부르기도 한다.
소스 전극(S) 및 드레인 전극(D) 위에는 보호막(PAS)이 기판(SUB) 전체를 덮도록 적층되어 있다. 보호막(PAS) 위에는 보조 전극(AM)이 형성되어 있다. 보조 전극(AM)은 소스 영역(Sn+)을 덮되, 드레인 영역(Dn+)은 덮지 않도록 배치되어 있다. 보조 전극(AM)은 게이트 전극(G)을 완전히 덮도록 배치될 수 있다. 도면에서는, 보조 전극(AM)이 게이트 전극(G)보다 큰 크기를 갖고 완전히 덮는 구조를 개시하고 있다. 하지만, 보조 전극(AM)은 게이트 전극(G)보다 작은 크기를 갖고, 게이트 전극(G)의 일부만을 덮을 수도 있다. 어떠한 경우라도, 보조 전극(AM)은 소스 영역(Sn+)을 덮는 구조를 갖는 것이 바람직하다.
또한, 보조 전극(AM)은 게이트 전극(G)과 전기적으로 연결되어 있다. 예를 들어, 게이트 전극(G)을 덮는 보호막(PAS) 및 중간 절연막(IN)을 관통하는 게이트 콘택홀(GH)을 통해, 게이트 전극(G)과 접촉할 수 있다.
채널 층(A)과 소스 영역(Sn+) 및 드레인 영역(Dn+) 사이에, 소스 저 농도 영역(Sn-)과 드레인 저 농도 영역(Dn-)이 각각 존재하여, 채널이 오프(Off)된 경우, 드레인 전극(D)에서 박막 트랜지스터(T)를 통해 소스 전극(S)으로 빠져 나가는 전류량, 즉 오프-전류량을 억제할 수 있다.
도 6은 저 농도 영역(Low Doping Domain)의 유무에 따른 반도체 소자의 특성을 나타내는 그래프이다. 도 6을 참조하면, 저 농도 영역이 없는 LTPS 박막 트랜지스터의 특성은 점선으로 표시하였다. 온-전류 특성은 우수한 반면, 오프-전류 특성을 보면, 역 전류가 점차 증가하는 것을 알 수 있다. 즉, 박막 트랜지스터가 오프된 상태에서 누설 전류가 발생할 수 있다는 것을 보여준다.
반면에, 저 농도 영역을 구비한 LTPS 박막 트랜지스터의 특성은 실선으로 표시하였다. 오프-전류 특성이 안정화된 것을 볼 수 있다. 즉, 박막 트랜지스터가 오프된 상태에서 누설 전류가 거의 발생하지 않는 것을 알 수 있다.
하지만, 이와 같은 구조에서, 채널이 온(On)된 경우, 소스 전극(S)에서 드레인 전극(D)으로 전달되는 전류 역시 방해를 받는다. 즉, 온-전류량 혹은 전하 이동도가 저하되는 문제가 발생할 수 있다. 도 6에서 실선으로 표시한 저 농도 영역을 구비한 LTPS 박막 트랜지스터의 온-전류 특성이, 점선으로 표시한 저 농도 영역이 없는 LTPS 박막 트랜지스터의 온-전류 특성보다 저하된 것을 알 수 있다. 즉, 저 농도 영역의 존재로 인해, 오프(Off)시 누설 전류를 억제할 수 있는 반면, 온시 전류 흐름에도 방해가 발생하는 것을 알 수 있다.
이러한 특성 저하 문제를 해결하고자, 본 발명에서는, 게이트 전극(G) 상부에 보조 전극(AM)을 배치하고, 보조 전극(AM)에 게이트 전극을 인가함으로써 저 농도 영역의 저항을 게이트 전압에 따라 변동시킬 수 있다. 좀 더 구체적으로 설명하면, 게이트 온(Gate-On) 신호가 발생할 때, 게이트 전극(G)에 (+) 전압이 인가된다. 이 때, 보조 전극(AM)에도 게이트 전극(G)과 동일하게 (+) 전압이 인가된다.
본 발명에서는, 보조 전극(AM)이 소스 저 농도 영역(Sn+)과 중첩되어 있으므로, 소스 저 농도 영역(Sn+)에는 (-) 전하들이 유도됨으로써 저항이 감소된다. 즉, 게이트 온 신호시에는, 소스 저 농도 영역(Sn+)에 저항이 감소되어, 온-전류가 증가 혹은 전하 이동도가 증가한다.
한편, 게이트 오프(Gate-Off) 신호가 발생할 때, 게이트 전극(G)에 (-) 전압이 인가된다. 이 때, 보조 전극(AM)에도 게이트 전극(G)과 동일하게 (-) 전압이 인가된다. 보조 전극(AM)이 소스 저 농도 영역(Sn+)과 중첩되어 있으므로, 소스 저 농도 영역(Sn+)에는 (+) 전하들이 유도됨으로써 저항이 증가된다.
이와 같이, 보조 전극(AM)이 소스 영역(Sn+)과 중첩되어 있음으로 하여, 온-전류 특성이 개선되는 효과를 얻을 수 있다. 또한, 오프-전류 특성 역시 더 좋아지는 효과를 얻을 수 있다.
도 7은, 본 발명에 의한 소스 저 농도 영역과 중첩하는 보조 전극의 유무에 따른 반도체 소자의 특성을 나타내는 그래프이다. 도 7에서 보조 전극(Aux Metal)을 구비하지 않은 경우는 점선으로 나타내었다. 도 7에서 점선 그래프는 도 6에서의 실선 그래프와 동일한 것이다. 즉, 점선은 저 농도 영역을 구비한 LTPS 박막 트랜지스터의 특성을 나타낸다. 도 7에서 보조 전극(Aux Metal)을 구비한 경우는 실선으로 나타내었다. 도 7에서와 같이, 보조 전극(AM)이 소스 저 농도 영역(Sn+)와 중첩하는 경우, 오프-전류 특성은 우수한 상태를 그대로 유지하면서, 온-전류 특성이 향상되는 것을 알 수 있다.
본 발명의 주요 특징 중의 하나가 보조 전극(AM)이 드레인 영역(Dn+)과는 중첩되지 않는다는 데 있다. 보조 전극(AM)이 드레인 영역(Dn+)과 중첩되지 않아야 하는 이유에 대해서는 아래에서 설명한다.
예를 들어, 보조 전극(AM)이 드레인 영역(Dn+)과 중첩된다면, 드레인 영역(Dn+)과 드레인 저 농도 영역(Dn-) 사이에 PN 결합이 발생하여, 전류가 증가한다. 그 결과, 오프-전류량이 증가하여 오프-전류 특성이 열화되는 문제가 발생할다. 따라서, 드레인 영역(Dn+)은 보조 전극(AM)과 중첩되지 않는 것이 바람직하다.
다시 설명하면, 온-전류 특성은, 소스 저 농도 영역(Sn-)에 의한 영향성이 크고, 오프-전류 특성은, 드레인 저 농도 영역(Dn-)에 의한 영향성이 크다. 따라서, 온-전류 특성을 개선하기 위해서는, 소스 저 농도 영역(Sn-)에 게이트 신호에 따라 저항 값을 변동할 수 있는 수단을 추가하는 것이 바람직하다. 본 발명에서는, 소스 저 농도 영역(Sn-) 상부에 게이트 전극(G)과 동일한 신호가 인가되는 보조 전극(AM)을 중첩함으로써, 소스 저 농도 영역(Sn-)의 저항 값을 조절한다.
또한, 보조 전극(AM)은 게이트 전극(G)과 동일한 신호를 받는데, 소스 전극(S)과 너무 가까울 경우, 게이트-소스 사이의 기생 용량이 발생할 수 있다. 이를 방지하기 위해, 보조 전극(AM)은 보호막(PAS) 위에 형성하는 것이 바람직하다. 즉, 보조 전극(AM)과 소스 전극(S) 사이에는 보호막(PAS)이 개재되어 있어, 기생 용량의 발생을 억제할 수 있다.
보조 전극(AM)의 크기 및 위치는 소스 저 농도 영역(Sn-)과는 중첩하되, 드레인 저 농도 영역(Dn-)과는 중첩하지 않아야 한다. 따라서, 도 4에 도시한 바와 같이, 보조 전극(AM)의 크기는 제1 경계선(B1)과 제2 경계선(B2) 사이에서 결정하는 것이 바람직하다. 제1 경계선(B1)은, 소스 영역(Sn+)과 소스 저 농도 영역(Sn-) 사이의 경계선이다. 제2 경계선(B2)은, 게이트 전극(G)과 드레인 저 농도 역(Dhn-) 사이의 경계선이다.
예를 들어, 보조 전극(AM)은 게이트 전극(G)보다 크기가 크고, 제1 경계선(B1)과 제2 경계선(B2) 사이 공간에 대응하는 폭을 가질 수 있다. 또는, 보조 전극(AM)은 게이트 전극(G)보다 크기가 작되, 제1 경계선(B1)에 한쪽 변이 배치되고, 다른쪽 변은 게이트 전극(G) 위의 어느 지점에 배치될 수 있다. 도 4에서는 가장 바람직한 크기 및 배치 위치를 갖는 보조 전극(AM)의 형상을 나타내었다.
이하, 도 5a 내지 5i를 참조하여, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판을 제조하는 공정을 설명한다. 도 5a 내지 5i는 본 발명의 일 실시 예에 의한 n-MOS 형 박막 트랜지스터를 구비한 평판 표시장치용 박막 트랜지스터 기판의 제조 공정을 나타내는 단면도들이다.
투명 유리 혹은 투명 플라스틱 기판(SUB) 위에 반도체 물질을 박막 형태로 증착한다. 예를 들어, 아몰퍼스 실리콘(amorphous-silicon)을 증착한 후, 450℃ 정도의 저온 공정으로 열 처리하여 다결정 실리콘(Poly-silicon)으로 만든다. 제1 마스크 공정으로 반도체 박막을 패턴하여 반도체 층(SE)을 형성한다. 반도체 층(SE)이 형성된 기판(SUB)의 전체 표면 위에 절연물질을 증착하여 게이트 절연막(GI)을 형성한다. (도 5a)
게이트 절연막(GI) 위에 게이트 금속 물질을 증착하여 게이트 금속 박막(MG)을 형성한다. 게이트 절연막(GI)과 게이트 금속 박막(MG)은 연속 증착 공정으로 형성할 수 있다. 게이트 금속 박막(MG) 위에 포토레지스트를 도포한다. 제2 마스크를 이용하여 노광 및 현상 공정으로 포토레지스트를 패턴하여 포토 패턴(PR)을 형성한다. 예를 들어, 포토 패턴(PR)은 반도체 층(SE)의 중간 영역과 중첩하는 섬 모양을 갖는 것이 바람직하다. 여기서, 반도체 층(SE)에서 포토 패턴(PR)과 중첩하는 영역이 채널 층으로 정의된다. (도 5b)
포토 패턴(PR)을 마스크로 하여, 게이트 금속 물질(MG)을 패턴하여 게이트 전극(G)을 형성한다. 도면으로 도시하지 않았지만, 게이트 전극(G)을 연결하는 게이트 배선을 더 형성할 수 있다. 이 때, 약간의 과식각 공정을 이용하여, 게이트 전극(G)은 포토 패턴(PR) 아래에서 언더 컷(Under cut)이 발생하도록 형성하는 것이 바람직하다. 즉, 포토 패턴(PR)의 경계선보다 게이트 전극(G)이 안쪽으로 더 파고 들어간 형상을 갖도록 형성하는 것이 바람직하다. 포토 패턴(PR)을 마스크로 하여, 고 농도 불순물(n+)을 반도체 층(SE)에 도핑한다. 그 결과, 고 농도 불순물(n+)이 도핑된 반도체 층(SE)은 소스 영역(Sn+)과 드레인 영역(Dn+)으로 정의된다. 소스 영역(Sn+)과 드레인 영역(Dn+)은 불순물이 도핑되지 않은 반도체 층(SE)의 중앙 영역을 가운데 두고 마주보고 있으며, 서로 분리되어 있다. (도 5c)
스트립 공정으로 포토 패턴(PR)을 제거한다. 게이트 전극(G)을 마스크로 하여, 저 농도 불순물(n-)을 반도체 층(SE)에 도핑한다. 저 농도 불순물(n-)은 게이트 전극(G)이 가리고 있는 반도체 층(SE)의 중앙 영역을 제외한 반도체 층(SE)에 모두 도핑된다. 그 결과, 게이트 전극(G)과 소스 영역(Sn+)의 사이에는 소스 저 농도 영역(Sn-)이, 게이트 전극(G)과 드레인 영역(Dn+) 사이에는 드레인 저 농도 영역(Dn-)이 형성된다. 이 때, 소스 영역(Sn+) 및 드레인 영역(Dn+)에도 저 농도 불순물(n-)이 도핑되지만, 이미 고 농도 불순물이 도핑된 상태이어서, 저 농도 불순물(n-)은 영향을 주지 않는다. 게이트 전극(G)을 마스크로 하여 저 농도 불순물(n-)을 도핑하고 난 후, 불순물이 도핑되지 않고, 순수 반도체 상태를 유지하는 영역, 즉 반도체 층(SE)의 중앙 영역은 채널 층(A)으로 정의된다. 채널 층(A)은 게이트 전극(G)과 동일한 크기를 갖고, 게이트 전극(G)과 정렬되어 정의된다. (도 5d)
게이트 전극(G)과 게이트 절연막(GI) 위에 절연 물질을 증착하여 중간 절연막(IN)을 형성한다. 제3 마스크 공정으로 중간 절연막(IN)과 게이트 절연막(GI)을 패턴하여, 소스 콘택홀(SH)과 드레인 콘택홀(DH)을 형성한다. 소스 콘택홀(SH)은 소스 영역(Sn+)의 일부를 노출하고, 드레인 콘택홀(DH)은 드레인 영역(Dn+)의 일부를 노출한다. (도 5e)
콘택홀들(SH, DH)이 형성된 기판(SUB) 전체 표면위에 금속 물질을 증착한다. 제4 마스크 공정으로 금속 물질을 패턴하여, 소스 전극(S), 드레인 전극(D) 및 데이터 배선(DL)을 형성한다. 소스 전극(S)은 소스 콘택홀(SH)을 통해 소스 영역(Sn+)과 접촉한다. 드레인 전극(D)은 드레인 콘택홀(DH)을 통해 드레인 영역(Dn+)과 접촉한다. 데이터 배선(DL)은 소스 전극(S)을 연결한다. (도 5f)
소스 전극(S) 및 드레인 전극(D)이 형성된 기판(SUB) 전체 표면에 절연 물질을 증착하여 보호막(PAS)을 형성한다. 제5 마스크 공정으로 보호막(PAS)을 패턴하여 화소 콘택홀(PH)을 형성한다. 화소 콘택홀(PH)은 드레인 전극(D)의 일부를 노출한다. 이 때, 보호막(PAS) 및 중간 절연막(IN)을 패턴하여, 게이트 콘택홀(GH)을 형성한다. 게이트 콘택홀(GH)은 게이트 전극(G)의 일부를 노출한다. 화소 콘택홀(PH)과 게이트 콘택홀(GH)은 연속 식각 공정으로 형성할 수 있다. (도 5g)
보호막(PAS) 위에 금속 물질을 증착하고, 제6 마스크 공정으로 패턴하여 보조 전극(AM)을 형성한다. 보조 전극(AM)은 게이트 콘택홀(GH)을 통해 게이트 전극(G)과 접촉한다. 특히, 보조 전극(AM)은 소스 저 농도 영역(Sn-)을 완전히 덮되, 드레인 저 농도 영역(Dn-)과는 중첩하지 않는 크기와 모양을 갖는 것이 바람직하다. 예를 들어, 보조 전극(AM)의 소스 전극(S)쪽 끝단은 소스 영역(Sn+)과 소스 저 농도 영역(Sn-) 사이에 정의한 제1 경계선(B1)과 일치하는 것이 바람직하다. 혹은, 제1 경계선(B1)보다 소스 영역(Sn+) 쪽으로 넘어갈 수 있다. 반면에, 보조 전극(AM)의 드레인 전극(D)쪽 끝단은 게이트 전극(G)과 드레인 저 농도 영역(Dn-) 사이에 정의한 제2 경계선(B2)과 일치하는 것이 바람직하다. 특히, 제2 경계선(B2)을 넘어 드레인 저 농도 영역(Dn-)의 일부와 중첩하지 않도록 하는 것이 바람직하다. 따라서, 공정 오차를 감안한다면, 보조 전극(AM)의 드레인 전극(D)쪽 끝단은 제2 경계선(B2)에서 공정 오차만큼 게이트 전극(G) 쪽으로 이격되는 것이 바람직하다.
보조 전극(AM)을 형성하기 위한 마스크는 별도의 마스크를 사용할 수도 있다. 제조 공정상의 편의를 위해, 게이트 전극(G)을 형성하는 공정인 제2 마스크 공정에서 사용한 마스크를 그대로 사용할 수 있다. 예를 들어, 포토 패턴(PR)을 형성하는 데 사용한 마스크를 사용하되 드레인 저 농도 영역(Dn-)과 중첩하지 않도록 편향(쉬프트: Shift)시켜 배치한 후, 보조 전극(AM)을 패턴할 수 있다. 도 5c를 참조하면, 포토 패턴(PR)용 마스크는 반도체 층(SE)에서 소스 저 농도 영역(Sn-)에서 드레인 저 농도 영역(Dn-)을 모두 덮는 크기를 갖는다. 따라서, 포토 패턴(PR)용 마스크를 드레인 저 농도 영역(Dn-)을 완전히 노출하도록 소스 전극(S) 쪽으로 이동하여 배치하여 포토레지스트를 형성한다. 보조 전극(AM)을 패턴할 때도, 도 5c에서 처럼 과 식각을 수행함으로써, 소스 저 농도 영역(Sn-)은 모두 덮되, 드레인 저 농도 영역(Dn-)과는 중첩하지 않도록 형성한다. (도 5h)
보조 전극(AM)이 형성된 기판(SUB) 위에 투명 도전 물질을 도포하고, 제7 마스크 공정으로 패턴하여, 화소 전극(PXL)을 형성한다. 화소 전극(PXL)은 화소 콘택홀(PH)을 통해 드레인 전극(D)과 접촉한다. 본 발명에 의한 박막 트랜지스터 기판을 유기발광 다이오드 표시장치에 적용할 경우, 화소 전극(PXL)은 애노드 전극이 될 수 있다. (도 5i)
여기서, 편의상 보조 전극(AM)과 화소 전극(PXL)을 별도의 공정으로 형성하는 것으로 설명하였다. 하지만, 보조 전극(AM)과 화소 전극(PXL)은 하나의 마스크 공정으로 형성할 수도 있다. 예를 들어, 투명 도전 물질과 금속 물질을 연속으로 증착한 후, 하프-톤 마스크로 패턴하여, 보조 전극(AM)은 투명 도전 물질과 금속 물질이 적층된 구조를 갖고, 화소 전극(PXL)은 투명 도전 물질만 갖도록 형성할 수 있다.
본 발명에서는 LTPS 박막 트랜지스터의 구조를 중심으로 설명하였다. LTPS 박막 트랜지스터는 액정 표시장치에서, 액정을 구동하는 데 필요한 전압을 전달해주는 박막 트랜지서터에 적용할 수 있다. 또한, 유기발광 다이오드 표시장치에서는 화소를 선택하는 스위칭 박막 트랜지스터 혹은 애노드 전극을 구동하는 구동 박막 트랜지스터에 적용할 수 있다. 또 다른 예로, 평판 표시장치의 표시 영역에 배치되는 박막 트랜지스터 외에도, 비 표시 영역에서 게이트 구동부 혹은 데이터 구동부에서 LTPS 박막 트랜지스터가 적용될 수 있다. 이와 같이 평판 표시장치의 여러 부분에서 적용되는 LTPS 박막 트랜지스터에 본 발명에 의한 보조 전극을 추가 구성함으로써, 온-전류 특성 및 오프-전류 특성을 모두 우수한 성능을 갖도록 할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
ST: 스위칭 박막 트랜지스터 DT: 구동 박막 트랜지스터
GL: 게이트 배선 DL: 데이터 배선
VDD: 구동 전류 배선
GI: 게이트 절연막 IN: 절연막
PAS: 보호막 PL: 평탄화 막
OL: 유기층 OLE: 유기발광 다이오드
POLY: 유기 합착막 ENC: 캡
PR: 포토레지스트 AM: 보조 전극
G: 게이트 전극: A: (반도체) 채널 층
S: 소스 전극 D: 드레이 전극
T: 박막 트랜지스터 PXL: 화소 전극
Sn+: 소스 오믹 영역 Dn+: 드레인 오믹 영역
Sn-: 소스 저 농도 도핑 영역 Dn-: 드레인 저 농도 도핑 영역

Claims (6)

  1. 기판;
    상기 기판 위에 배치되며, 중심부에 정의된 채널 층; 상기 채널 층의 일측변에 정의된 소스 영역; 상기 채널 층의 타측변에 정의된 드레인 영역; 상기 채널 층과 상기 소스 영역 사이에 정의된 소스 저 농도 영역; 및 상기 채널 층과 상기 드레인 영역 사이에 정의된 드레인 저 농도 영역을 포함하는 반도체 층;
    상기 반도체 층을 덮는 게이트 절연막;
    상기 게이트 절연막 위에서 상기 채널 층과 중첩하는 게이트 전극;
    상기 게이트 전극을 덮는 중간 절연막;
    상기 중간 절연막을 덮는 보호막; 그리고
    상기 보호막 위에서 상기 소스 저 농도 영역을 덮되, 상기 드레인 저 농도 영역과는 중첩하지 않는 보조 전극을 포함하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 중간 절연막 및 상기 보호막 사이에 배치되며,
    상기 중간 절연막을 관통하는 소스 콘택홀을 통해 상기 소스 영역에 연결된 소스 전극; 그리고
    상기 중간 절연막을 관통하는 드레인 콘택홀을 통해 상기 드레인 영역에 연결된 드레인 전극을 더 포함하는 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 보조 전극은 상기 보호막 및 상기 중간 절연막을 관통하는 게이트 콘택홀을 통해 상기 게이트 전극과 연결된 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 보조 전극은,
    일측 끝단은, 상기 소스 영역과 상기 소스 저 농도 영역 사이에 정의된 제1 경계부와 일치하고,
    타측 끝단은, 상기 게이트 전극과 상기 드레인 저 농도 영역 사이에 정의된 제2 경계부와 일치하는 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 보조 전극은,
    일측 끝단은, 상기 소스 영역과 상기 소스 저 농도 영역 사이에 정의된 제1 경계부에서 상기 소스 영역 쪽으로 일정 거리 이격되어 위치하고,
    타측 끝단은, 상기 게이트 전극과 상기 드레인 저 농도 영역 사이에 정의된 제2 경계부에서 상기 게이트 전극 쪽으로 일정 거리 이격되어 위치하는 박막 트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 반도체 층은, 다결정 반도체 물질을 포함하는 박막 트랜지스터 기판.
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