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KR20170030122A - 전력용 반도체 소자 - Google Patents

전력용 반도체 소자 Download PDF

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KR20170030122A
KR20170030122A KR1020150126928A KR20150126928A KR20170030122A KR 20170030122 A KR20170030122 A KR 20170030122A KR 1020150126928 A KR1020150126928 A KR 1020150126928A KR 20150126928 A KR20150126928 A KR 20150126928A KR 20170030122 A KR20170030122 A KR 20170030122A
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trench
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trench structure
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electrodes
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나광호
송승욱
김용훈
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매그나칩 반도체 유한회사
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Abstract

본 발명은 전력용 반도체 소자에 관한 것으로, 구체적으로는 커패시턴스(Capacitance)에 영향을 주는 게이트 구조를 각각 상부/하부로 분리하고 상부/하부 중 어느 하나를 채널 영역이 없는 게이트 구조를 형성하여 게이트-컬렉터 커패시턴스 성분을 최소화하였으며, 그에 따라 스위칭 지연 시간이 줄어들고, 스위칭 효율을 최대화 할 수 있는 전력용 반도체 소자에 관한 것이다.

Description

전력용 반도체 소자{Power Semiconductor Device}
본 발명은 전력용 반도체 소자에 관한 것으로, 구체적으로는 커패시턴스(Capacitance)에 영항을 주는 게이트 구조를 분리 구조(split poly)로 구성함으로써 필요 없는 게이트 영역을 최소화하여 커패시턴스 성분을 최소화하는 전력용 반도체 소자에 관한 것이다.
파워 일렉트로닉스(Power Electronics: 전력 전자공학) 분야에 있어서는, 전원기기의 소형화·고성능화가 강력히 요구되고 있다. 이 요구를 받아 전력용 반도체 장치에서는 고내압·대전류화와 더불어, 저손실화나 저노이즈화에 대한 성능 개선이 이루어지고 있다.
이에 따라 도출된 전력용 반도체 소자가 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor, IGBT)이다. 얇게 구현된 드리프트 영역은 온 저항 손실을 줄여주고, P형 컬렉터 영역의 농도 조절 및 소수 캐리어 이동시간 제어를 통해 스위칭 속도의 조절을 통해 고주파 제품 구현이 가능하며, 1200V 이상의 고 내압과 모듈 적용시 수백 암페어 구현이 가능하다.
특히, 전체 반도체 셀의 셀 밀도(cell density)를 높이기 위하여 게이트 폴리(gate poly)를 트렌치 구조로 적용하는 기술 또한 활발히 개발되고 있다. 다만, 이와 같이 트렌치 구조를 적용한 전력용 반도체 소자는 트렌치 게이트(Trench Gate)의 특성상 커패시턴스가 기존 전력용 반도체 소자 대비 큰 편으로서 이를 해결하기 위하여 다양한 기술들이 적용되었으나, 다양한 종래 기술들은 모두 트렌치 구조가 갖는 한계점을 해결하지는 못한 문제점이 있었다.
[US 5,801,417] 1998년 09월 01일 등록, Self-aligned power MOSFET device with recessed gate and source [US 8,441,046] 2013년 05월 14일 등록, Topside structures for an insulated gate bipolar transistor (IGBT) device to achieve improved device performances [US 9,048,282] 2015년 06월 02일 등록, Dual-gate trench IGBT with buried floating P-type shield
본 발명은 트렌치 게이트 구조로 인해 기인되는 전력용 반도체 소자의 커패시턴스를 종래 대비 크게 감소시킬 수 있는 전력용 반도체 소자를 제공하고자 한다.
또한, 종래의 전력용 반도체 소자에 비해 스위칭 성능이 향상된 전력용 반도체 소자를 제공하고자 한다.
본 발명의 실시예에 따른 전력용 반도체 소자는 제1 도전형의 드리프트 영역, 제1 도전형의 웰 영역, 제2 도전형의 바디 영역 및 제2 도전형의 컨택 영역이 형성된 기판; 상기 기판에 형성되고 상기 드리프트 영역까지 연장되어 형성된 복수의 트렌치 구조; 상기 트렌치 구조의 외측에 형성된 제1 도전형의 소스 영역; 상기 트렌치 구조의 상부에 형성된 절연층; 상기 기판의 상부에 형성된 에미터 금속층; 및 상기 기판 하부에 형성된 드레인 금속층; 상기 복수의 트렌치 구조는, 가로 방향으로 일정 간격 이격되어 형성된 제1, 제2, 제3 및 제4 트렌치 구조를 포함하고, 상기 각각의 트렌치 구조에 전기적으로 분리된 상부 전극 및 하부 전극을 포함하며, 상기 소스 영역은 상기 제1 및 제4 트렌치의 양측에 형성되고, 상기 제2 및 제 3 트렌치의 양측에는 형성되지 않는 것을 특징으로 한다.
상기 제1 및 제4 트렌치 구조의 상부 전극은 게이트 패드와 전기적으로 연결되고, 상기 제2 및 제3 트렌치 구조의 상부 전극은 상기 에미터 금속층과 전기적으로 연결될 수 있다.
상기 제1 및 제4 트렌치 구조의 하부 전극은 상기 에미터 금속층과 전기적으로 연결되고, 상기 제2 및 제3 트렌치 구조의 하부 전극은 상기 게이트 패드와 전기적으로 연결될 수 있다.
상기 제1 내지 제4 트렌치 구조의 모든 하부 전극은 상기 에미터 금속층과 전기적으로 연결될 수 있다.
상기 기판의 상부면으로부터 상기 웰 영역이 형성된 깊이는, 상기 기판의 상부면으로부터 상기 트렌치 구조의 상부 전극의 깊이보다 깊고, 상기 트렌치 구조의 하부 전극의 깊이보다 작게 형성될 수 있다.
상기 기판의 상부면으로부터 상기 웰 영역은 상기 트렌치 구조의 상부 전극 및 하부 전극과 중첩될 수 있다.
상기 기판의 상부면으로부터 상기 바디 영역이 형성된 깊이는, 상기 기판의 상부면으로부터 상기 트렌치 구조의 상부 전극이 형성된 깊이보다 작을 수 있다.
상기 컨택 영역의 불순물 농도는 상기 바디 영역의 불순물 농도보다 크고, 상기 웰 영역의 불순물 농도는 상기 드리프트 영역의 불순물 농도보다 클 수 있다.
상기 제1, 제2, 제3, 제4 트렌치 구조의 상부 및 하부 전극의 배치는 상기 제2 및 제3 트렌치 구조 사이의 기준면을 통해 좌/우 대칭일 수 있다.
상기 제1, 제2, 제3, 제4 트렌치 구조의 상부 및 하부 전극은 모두 폴리 실리콘으로 형성될 수 있다.
상기 상부 전극의 길이가 상기 하부 전극의 길이보다 작게 형성될 수 있다.
상기 드리프트 영역은 고농도 및 저농도 에피층을 포함하고, 상기 고농도 에피층을 필드 스탑층으로 사용할 수 있다.
본 발명에 따른 전력용 반도체 소자는 트렌치 게이트 구조를 분리 구조(split poly)로 구성함으로써 종래 대비 게이트 커패시턴스를 크게 감소시킬 수 있다는 효과가 있다.
또한, 본 발명에 따른 전력용 반도체 소자는 상기와 같은 기술 구성을 통해 종래 대비 스위칭 성능을 향상시킬 수 있다는 효과가 있다.
도 1은 본 발명의 일 예에 따른 전력용 반도체 소자를 나타낸 도면,
도 2는 본 발명의 다른 예에 따른 전력용 반도체 소자를 나타낸 도면,
도 3은 본 발명의 일 예에 따른 전력용 반도체 소자의 커페시턴스를 나타낸 도면,
도 4는 IGBT 트랜지스터 소자의 커패시턴스를 나타낸 도면,
도 5는 본 발명의 일 예에 따른 전력용 반도체 소자의 스위칭 성능을 나타낸 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, "제1 도전형" 및 "제2 도전형"이라는 용어는 N 또는 P 형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 이하, 본 발명의 일실시예에서는 제1 도전형이 N형이고, 제2 도전형이 P형인 경우를 예시하여 설명한다.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 예에 따른 전력용 반도체 소자를 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명에 따른 전력용 반도체 소자는 게이트 트렌치(gate trench) 구조를 채택하고 있으며, 종래의 기술과 달리 상기 트렌치 구조 내 구별되는 상부 전극 및 하부 전극을 구비하고, 이중 어느 하나의 전극에만 게이트 전압이 인가되는 구성을 갖는다.
또한, 실시예에 따라 상기 트렌치 구조의 상부 전극 및 하부 전극 모두에 에미터 전압이 인가될 수 있으며, 이와 같은 트렌치 구조는 더미 트렌치(dummy trench)로 명명될 수 있다. 상기 기술 구성에 대해서는 도 2를 통해 상세히 설명한다.
이와 같은 트렌치 구조가 형성되는 기판에는 하부 영역부터 상부 영역 방향으로 N형 드리프트 영역(10), N형 웰 영역(20), P형 바디 영역(30), P+형 컨택 영역(40)이 형성된다. 상기 각각의 영역은 층 구조로 형성될 수 있으며, 바람직하게는 도 1에 도시된 바와 같이 상기 기판의 상부면으로부터 각 영역의 저면까지의 거리가 거의 일정하도록 형성될 수 있다.
본 발명에 따른 전력용 반도체 소자는 다양한 반도체 기판에 기반하여 구성된다. 상기 기판으로는 N형 또는 P형 불순물이 도핑된 에피(EPI) 웨이퍼가 적용될 수 있다. 가령 에피 웨이퍼로는 대구경 웨이퍼 생산에 유리한 초크랄스키(Cz) 기법에 의해 생산된 Cz 웨이퍼 또는 테스트 웨이퍼 위에 에피층이 성장된 웨이퍼가 해당될 수 있다. 또는 약하게 도핑된 N형 에피층을 가진 웨이퍼를 사용할 수 있다.
상기 N형 드리프트 영역(10)은 서로 다른 농도를 갖는 두 개의 에피층으로 구성된 에피 웨이퍼일 수 있다. 이 경우 불순물 농도가 높은 에피층은 필드 스탑 층(도시되지 않음)으로 동작하고, 상기 필드 스탑층 상부에 형성되며 상기 필드 스탑층보다 불순물 농도가 낮은 에피층은 N형 드리프트 영역(10)으로 동작할 수 있다.
트렌치 구조(51, 52, 53, 54)는 상기와 같은 기판의 상부면으로부터 일정 깊이로 형성된다. 상기 트렌치 구조(51, 52, 53, 54)는 가로 방향으로 일정 간격 이격되며 복수개로 형성될 수 있으며, 각 트렌치 구조간 이격 거리는 본 발명을 통해 확보하고자 하는 전력용 반도체 소자의 스펙(spec)에 따라 달리 설정될 수 있다.
상기 트렌치 구조(51, 52, 53, 54)는 보다 구체적으로 트렌치(51-54), 상부 전극(62, 64, 66, 68), 하부 전극(61, 63, 65, 67), 게이트 절연막(75)을 포함할 수 있다.
본 발명에 적용 가능한 바람직한 실시예에서, 전력용 반도체 소자는 도 1과 같이 4개의 트렌치 구조(51, 52, 53, 54)를 포함할 수 있다. 상기 4개의 트렌치 구조는, 본 발명에 대한 설명의 편의를 위해, 가로 방향으로 제1 트렌치 구조(51), 제2 트렌치 구조(52), 제3 트렌치 구조(53) 및 제4 트렌치 구조(54)라 명명한다.
도 1에 따른 실시예에서, 제1 트렌치 구조(51) 및 제4 트렌치 구조(54)는 상부 전극(62, 68)이 게이트 전압과 전기적으로 연결되고 하부 전극(61, 67)이 에미터 전압과 전기적으로 연결된다. 여기서 상부 전극(62, 68) 및 하부 전극(61, 67)은 모두 폴리 실리콘으로 형성되기 때문에, 상부 전극(62, 68)을 상부 게이트(G) 폴리, 하부 전극(61, 67)을 하부 에미터(E) 폴리로 부를 수 있다. 그래서 제1 트렌치 구조(51) 및 제4 트렌치 구조(54)의 상부 전극(62, 68)은 상부 게이트(G) 폴리가 된다. 에미터 전압과 전기적으로 연결된 하부 전극(61, 67)은 하부 에미터(E) 폴리가 된다. 상기 하부 에미터 폴리(61, 67)는 에미터 금속층(92)과 전기적으로 연결되고, 그라운드 전압을 가질 수 있다. 만약 에미터 금속층(92)과 전기적으로 연결되면, 에미터 금속층(92)에 인가된 전압만큼 하부 에미터 폴리(61, 67)에 전달된다. 에미터 금속층(92)이 그라운드 전압으로 잡혀 있기 때문에 하부 에미터 폴리(61, 67)는 그라운드 전압으로 설정된다. 그리고 상부 게이트 전극(62, 68)은 게이트 패드(도시 되지 않음)와 전기적으로 연결되어, 게이트 패드에 인가된 전압만큼 게이트 전극(62, 68)에 전달된다.
상기 상부 전극(62, 68) 및 하부 전극(61, 67)에 게이트 전압 및 에미터 전압이 인가되기 위하여 다양한 기술 구성이 적용될 수 있다. 일 예로, 상기 전력용 반도체 소자가 형성된 반도체 셀의 에지(edge) 영역을 통해 상기 상부 전극(62, 68) 및 하부 전극(61, 67)에 게이트 전압 및 에미터 전압을 각각 인가할 수 있다.
상기 제1 트렌치 구조(51) 및 제4 트렌치 구조(54)와 달리, 제2 트렌치 구조(52) 및 제3 트렌치 구조는(53) 상부 전극(64, 66)이 에미터 전압과 전기적으로 연결되고 하부 전극(63, 65)이 게이트 전압과 전기적으로 연결된다. 에미터 전압과 전기적으로 연결된 상부 전극(64, 66)은 상부 에미터 폴리가 된다. 그리고 게이트 전압과 전기적으로 연결된 하부 전극(63, 65)은 하부 게이트 폴리가 된다. 상기 상부 전극(64, 66) 및 하부 전극(63, 65)에 에미터 전압 및 게이트 전압이 각각 인가되기 위해서는 다양한 기술 구성이 적용될 수 있다.
여기서, 상부 전극(62, 64, 66, 68) 및 하부 전극(61, 63, 65, 67)으로는 다양한 소재의 물질이 적용될 수 있으며, 일 예로 상부 전극(62, 64, 66, 68) 및 하부 전극(61, 63, 65, 67)으로는 N+형 불순물로 도핑된 폴리 실리콘(poly silicon) 또는 금속 물질이 적용될 수 있다.
상기 트렌치 내부의 상부 전극(62, 64, 66, 68) 및 하부 전극(61, 63, 65, 67)은, 도 1과 같이, 하부 전극(61, 63, 65, 67)은 상부면의 중심이 오목한 모양을 갖고 상부 전극(62, 64, 66, 68)의 하부면은 상기 하부 전극의 모양에 대응하여 물결파 모양(wave 모양)으로 형성될 수 있다.
또는, 상부 전극(62, 64, 66, 68) 및 하부 전극(61, 63, 65, 67)은 사각형의 모양으로 구성되고, 상부 전극(62, 64, 66, 68)의 하부면과 하부 전극(61, 63, 65, 67)의 상부면이 서로 마주하는 형태로 구성될 수도 있다. 이와 같은 상부 전극(62, 64, 66, 68)은 상기 기판의 상부면으로부터 일정 깊이로 형성되고, 하부 전극(61, 63, 65, 67)은 상기 상부 전극(62, 64, 66, 68)의 하부면과 일정 간격 이격되어 상기 트렌치의 하부 방향으로 형성된다.
상기 상부 전극(62, 64, 66, 68) 및 하부 전극(61, 63, 65, 67)의 각각의 길이는, 전력용 반도체 소자의 스펙(spec)에 따라 달리 설정될 수 있다. 이에 따라, 일 예에서는, 도 1과 같이, 상부 전극(62, 64, 66, 68)의 길이가 하부 전극(62, 64, 66, 68)의 길이보다 작게 형성될 수도 있으며, 다른 예에서는 상부 전극(62, 64, 66, 68)의 길이가 하부 전(62, 64, 66, 68)극의 길이와 같게 형성될 수도 있다. 또 다른 예에서는, 상기 상부 전극(62, 64, 66, 68)의 길이가 하부 전극(62, 64, 66, 68)의 길이보다 크게 형성될 수도 있다.
먼저, 트렌치는 상기 기판의 상부면(표면)으로부터 일정 깊이로 형성된다. 여기서, 상기 트렌치는 다양한 깊이로 형성될 수 있으며, 도 1에 도시된 바와 같이, 상기 트렌치는 상기 웰 영역(20)의 저면보다도 큰 깊이로 형성될 수 있다. 그리고 상기 기판의 상부면으로부터 상기 웰 영역이 형성된 깊이는, 상기 트렌치 구조의 상부 전극의 깊이보다 깊고, 상기 트렌치 구조의 하부 전극보다 작게 형성된다. 또한 N형 웰 영역(20)이 트렌치 구조의 상부 전극과 트렌치 구조의 하부 전극에 중첩되어 형성된다. 이렇게 함으로써, N형 웰 영역(20)이 없을 때와 비교해서, N형 드리프트 영역(10)의 농도보다 높은 N형 웰 영역(20)에 의해 Vce 값이 더 낮아지는 효과를 가져올 수 있다.
도 1에 도시된 바와 같이, 상기 상부 전극(62, 64, 66, 68)이 형성된 깊이는 상기 바디 영역이 형성된 깊이보다 같거나 크게 형성된다. 이는 채널 영역이 상부 전극에만 형성하기 위함이다. 그래서 게이트-컬렉터 커패시턴스(CGC 또는 CCG)가 발생한다. 하부 전극에는 채널 영역이 형성되지 않음으로 인해 게이트-컬렉터 커패시턴스가 형성되지 않는 이점이 있다.
상부 전극(62, 68)이 게이트 전압과 전기적으로 연결된 제1 트렌치 구조(51) 및 제4 트렌치 구조(54)의 외측에는 N+형 소스 영역(70)이 형성된다. 상기 소스 영역(70)은 상기 웰 영역(20) 및 드리프트 영역(10)의 불순물 농도보다 높은 불순물 농도로 형성될 수 있다.
여기서, 상기 N+ 소스 영역(70)은 상기 제1 트렌치 구조(51) 및 제4 트렌치 구조(54)의 좌/우측 외측면에 접촉하도록 형성되며, 상기 P형 바디 영역(30)내 형성된다. 그렇게 함으로써, 상기 N+ 고농도 소스 영역(70)과 N형 웰 영역(20) 사이에 위치한 P형 바디 영역(30) 내에 채널 영역이 형성된다. 게이트 전압이 일정 전압 이상 인가되면 턴-온(turn-on)이 되어, 채널 영역이 N형으로 인버젼되고, 에이터 금속층(92)으로부터 주입된 전자들(electron carriers)이 P형 바디 영역을 통과하게 된다. 그래서 에이터 금속층(92)에서 컬렉터 영역(미도시)으로 전자들이 이동한다.
그러나 상부 전극 중에서 에미터 전압과 전기적으로 연결된 제2 및 제3 트렌치 구조(52, 53)의 양측에는 상기 N+ 소스 영역(70)이 형성되지 않는다. 그렇게 함으로써 채널 영역이 형성되지 못하도록 한다.
상기 트렌치의 내부면에는 상부 전극(62, 64, 66, 68) 및 하부 전극(61, 63, 65, 67)이 높이 방향으로 일정 간격 이격되어 형성되고, 실리콘 산화막 등의 게이트 절연막(75)은 상기 트렌치(51-54)의 내부면 등에 형성되어 상기 상부 전극과 하부 전극을 전기적으로 분리시키도록 형성된다.
이와 같이 형성된 트렌치 구조의 상부면에는 절연막(80)이 형성된다. 상기 절연막(80)은 트렌치 내부의 절연층과 동일한 소재로 구성될 수 있으며, 상기 기판의 상부면(표면)의 일부를 덮는 형태로 형성될 수 있다.
에미터 금속층(92)은 상기 기판의 상부면 및 절연층(80)의 상부에 형성된다. 다시 말해, 상기 에미터 금속층(92)은 상기 기판의 상부에 형성되어 컨택 영역(40) 및 소스 영역(70)과 전기적으로 연결되도록 형성된다.
드레인 금속층(95)은 상기 기판 하부에 형성된다. 바람직하게는, 상기 드리프트 영역(10)의 하부에는 세로 방향으로 N+ 필드 스탑층(미도시), P+ 콜렉터 층(미도시) 및 드레인 금속층(95)이 순서대로 형성될 수 있다.
상기 필드 스탑층은 에미터 금속층으로부터 형성되는 전계(electric field)가 더 이상 P+ 콜렉터 층에 뻗어나가지 않도록 막아주는 역할을 한다. 만약, 필드 스탑층이 없게 되면, 전계가 더 깊게 아래 방향으로 형성됨으로써 PN 다이오드를 형성할 수 없어 고용량의 전류에 사용되는 IGBT 기능을 제대로 발휘할 수 없다. 또는 에미터 금속층으로부터 형성된 전계(electric field)가 P+ 콜렉터 층에 영향을 미치지 않도록 하기 위해서는 드리프트 영역의 두께를 매우 두껍게 해야 한다. 이 경우, 낮은 불순물 농도로 도핑된 드리프트 영역에 의해 저항이 증가하게 되는 단점이 발생한다.
도 1에 따른 실시예에서는 외각에 형성된 제1 트렌치 구조(51) 및 제4 트렌치 구조(54)가 서로 동일하고, 상대적으로 내부 영역에 형성된 제2 트렌치 구조(52) 및 제3 트렌치 구조(53)가 서로 동일하게 형성되며, 제1 트렌치 구조(51)와 제2 트렌치 구조(52)의 상부 전극 및 하부 전극에 인가되는 전압들이 서로 상이한 기술 구성을 개시하고 있다. 다만, 이는 일 예에 불과하며, 본 발명에 따른 전력용 반도체 소자는 제1 트렌치 구조(51) 및 제4 트렌치 구조(54) 사이 영역에 제2 트렌치 구조(52)와 동일한 트렌치 구조가 하나만 형성될 수도 있으며, 또는 제2 트렌치 구조와 동일한 트렌치 구조가 3개 이상 형성될 수도 있다.
다시 말해, 도 1에서는 4개의 트렌치 구조가 형성되는 실시예를 도시하고 있으나, 다른 실시예에서는 3개 또는 5개 이상의 트렌치 구조가 형성되고 맨 좌측 및 맨 우측에 형성된 트렌치 구조는 도 1의 제1 트렌치 구조(또는 제4 트렌치 구조)와 동일하고, 나머지 트렌치 구조는 도 1의 제2 트렌치 구조(또는 제3 트렌치 구조)와 동일하게 형성될 수 있다.
그리고 A-A' 선을 기준으로 양쪽이 대칭되는 구조를 가지고 있다. 즉, 상기 제1, 제2, 제3, 제4 트렌치 구조에서 상부 및 하부 전극의 배치는 상기 제2 및 제3 트렌치 구조 사이의 기준면(A-A')을 통해 좌/우 대칭이다. 상부 전극 및 하부 전극을 채우고 있는 게이트 폴리 및 에미터 폴리의 배치가 기준선에서 볼 때 서로 대칭인 것이다. 대칭성을 가지고 있을 때 반도체 소자의 신뢰도 및 안정성이 높아진다.
본 발명에 따른 전력용 반도체 소자는 상기와 같은 기술 구성을 통해 게이트 트렌치를 분리 구조(split poly)로 형성함으로써 불필요한 게이트 영역을 최소화할 수 있고, 이를 통해 전력용 반도체 소자의 커패시턴스 성분을 작게 만들 수 있다.
그리고 도 1에서 하부 게이트 폴리(63, 65) 구조가 있으므로 하부 게이트 폴리에 (+)가 인가되면 게이트 폴리(63, 65)의 아래 영역의 N형 드리프트 영역이 축적 모드(accumulation mode)가 되어 N형 농도가 증가하여 Vsat이 약간 낮아지는 효과가 있다.
이하, 도 2에서는 도 1과 다른 전력용 반도체 소자의 구조를 도시한다.
도 2는 본 발명의 다른 예에 따른 전력용 반도체 소자를 나타낸 도면이다.
도 2에 도시된 바와 같이, 본 발명의 다른 예에 따른 전력용 반도체 소자는 도 1에 도시된 전력용 반도체 소자와 유사한 구조를 갖는다. 즉, 도 2에 도시된 전력용 반도체 소자 또한, 기판에는 하부 영역부터 상부 영역 방향으로 N형 드리프트 영역(110), N형 웰 영역(120), P형 바디 영역(130), P+형 컨택 영역(140)이 형성된다. 상기 각각의 영역은 층 구조로 형성될 수 있으며, 바람직하게는 도 2에 도시된 바와 같이 상기 기판의 상부면으로부터 각 영역의 저면까지의 거리가 거의 일정하도록 형성될 수 있다.
또한, 상기 기판에는 가로 방향으로 4개의 트렌치 구조(151, 152, 153, 154)가 형성되고, 각각의 트렌치 구조는 각각 상부 전극(162, 164, 166, 168) 및 하부 전극(161, 163, 165, 167)을 포함한다. 또한, 게이트 절연막(175)은 상기 트렌치의 내부면 등에 형성되어 상기 상부 전극과 하부 전극을 분리시키도록 형성된다.
또한, 상기 트렌치 구조의 상부에는 절연층(180)이 형성되고, 상기 절연층(180) 및 상기 기판의 상부에는 에미터 금속층(192)이 형성되고, 상기 기판 하부에는 드레인 금속층(195)이 형성된다.
다만, 도 2의 실시예는 제2 트렌치 구조(152) 및 제3 트렌치 구조(153)의 하부 전극에 인가되는 전압이 게이트 전압이 아닌 에미터 전압이라는 차이점을 갖는다.
즉, 도 2의 실시예에서 모든 트렌치 구조(151, 152, 153, 154)의 하부 전극(161, 163, 165, 167)에는 에미터 전압이 인가된다. 이에 따라, 제2 트렌치 구조(152) 및 제3 트렌치 구조(153)의 상부 전극(164, 166) 및 하부 전극(163, 165)에는 모두 에미터 전압이 인가되게 된다. 즉, 제2 트렌치 구조(152) 및 제3 트렌치 구조(153)는 게이트 트렌치로 동작하는 제1 트렌치 구조(151) 및 제4 트렌치 구조(154)와 달리, 더미 트렌치(dummy trench)로 동작하게 된다.
상기 에미터 폴리(163, 164, 165, 166)는 에미터 금속층(192)과 전기적으로 연결되고, 그라운드 전압을 가질 수 있다. 만약 에미터 금속층(192)과 전기적으로 연결되면, 에미터 금속층(192)에 인가된 전압만큼 에미터 폴리(163-166)에 전달된다. 에미터 금속층(192)이 그라운드 전압으로 잡혀 있기 때문에 에미터 폴리(161-166)는 그라운드 전압으로 설정된다. 그리고 게이트 폴리(162, 168)는 게이트 패드(도시 되지 않음)와 전기적으로 연결되어, 게이트 패드에 인가된 전압만큼 게이트 전극(162, 168)에 전달된다.
그리고 상기 기판의 상부면으로부터 상기 N형 웰 영역(120)이 형성된 깊이는 상기 기판의 상부면으로부터 상기 트렌치 구조의 상부 전극(162, 164, 166, 168)의 깊이보다 깊고 상기 트렌치 구조의 하부 전극(161, 163, 165, 167) 의 깊이보다 작게 형성되는 것을 특징으로 한다. 또한, N형 웰 영역(120)이 트렌치 구조의 상부 전극과 트렌치 구조의 하부 전극에 중첩되어 형성된다. 이렇게 함으로써 N형 드리프트 영역(110)의 농도보다 높은 N형 웰 영역(120)에 의해 Vce 값이 더 낮아지는 효과를 가져올 수 있다.
도 2에서 하부의 폴리가 게이트 폴리가 없기 때문에, Vsat 특성이 도 1에 비해 약간 상승한다. 그러나 상부 전극(164, 166)이 에미터 금속층(192)와 연결되어, 더 이상 게이트 전극 역할을 수행하지 못한다. 그래서 게이트-컬렉터(gate-collector) 커패시턴스가 존재하지 않는다. 게이트-컬렉터 커패시턴스가 모두 제거되었기 때문에 도 2의 구조가 도 1에 비해 스위칭 속도는 빨라진다. Delay time 에 기여하는 커패시턴스 값이 작아졌기 때문이다.
상부 전극(162, 168)이 게이트 전압과 전기적으로 연결된 제1 트렌치 구조(151) 및 제4 트렌치 구조(154)의 외측에는 N+형 소스 영역(70)이 형성된다. 여기서, 상기 N+ 소스 영역(170)은 상기 제1 트렌치 구조(151) 및 제4 트렌치 구조(154)의 좌/우측 외측면에 접촉하도록 형성되며, 상기 P형 바디 영역(130) 내 형성된다. 그렇게 함으로써, 상기 N+ 고농도 소스 영역(170)과 N형 웰 영역(120) 사이에 위치한 P형 바디 영역(130) 내에 채널 영역이 형성된다. 게이트 전압이 일정 전압 이상 인가되면 턴-온(turn-on)이 되어, 채널 영역이 N형으로 인버젼되고, 에이터 금속층으로부터 주입된 전자들(electron carriers)이 P형 바디 영역을 통과하게 된다. 그래서 에이터 금속층(192)에서 컬렉터 영역(도시 되지 않음)으로 전자들이 이동한다.
그러나 상부 전극 중에서 에미터 전압과 전기적으로 연결된 제2 및 제3 트렌치 구조(152, 153)의 양측에는 상기 N+ 소스 영역(170)이 형성되지 않는다. 그렇게 함으로써 제2 및 제3 트렌치 구조(152, 153)의 양측에 존재하는 P형 바디 영역(130) 내에 채널 영역이 형성되지 못하도록 한다.
그리고 도 2에서 B-B' 선을 기준으로 양쪽이 대칭되는 구조를 가지고 있다. . 즉, 상기 제1, 제2, 제3, 제4 트렌치 구조에서 상부 및 하부 전극의 배치는 상기 제2 및 제3 트렌치 구조 사이의 기준면(B-B')을 통해 좌/우 대칭이다. 상부 전극 및 하부 전극을 채우고 있는 게이트 폴리 및 에미터 폴리의 배치가 기준선에서 볼 때 서로 대칭인 것이다. 대칭성을 가지고 있을 때 반도체 소자의 신뢰도 및 안정성이 높아진다.
이하, 도 3 및 도 5를 통해 본 발명에 따른 전력용 반도체 소자의 특성에 대하여 상세히 설명한다.
도 3은 본 발명의 일 예에 따른 전력용 반도체 소자의 커페시턴스를 나타낸 도면이고, 도 4는 IGBT 트랜지스터 소자의 커패시턴스를 나타낸 도면이다.
먼저, 본 발명에 따른 전력용 반도체 소자의 커패시턴스는 도 3에 도시된 바와 같이 C1 내지 C7로 나타낼 수 있다.
여기서, 반도체 소자의 커패시턴스 성능을 의미하는 Cies(input Capacitance), Coes(Output Capacitance), Cres(Reverse Transfer Capacitance)는 (C1, C3, C4, C6), (C2, C5), (C7)에 해당되는 커패시턴스 값을 갖는다. 즉, Cies는 C1, C3, C4 및 C6를 포함하는 커패시턴스 값이고, Coes는 C7를 포함하는 커패시턴스 값이고, Cres는 C2 및 C5를 포함하는 커패시턴스 값이다.
상기 커패시턴스 값들을 도 4에 도시된 커패시턴스 값으로 나타내면 하기의 수학식 1 내지 3과 같이 나타낼 수 있다. 여기서, Cies는 전력용 반도체 소자의 콜렉터를 에미터에 쇼트(short)시킨 상태에서 입력단(input terminal)의 커패시턴스 값을 의미하고, Coes는 전력용 반도체 소자의 게이트를 에미터 쇼트시킨 상태에서 출력단(output terminal)의 커패시턴스 값을 의미하고, Cres는 전력용 반도체 소자의 콜렉터와 게이트 단 사이의 커패시턴스를 의미한다.
Figure pat00001
Figure pat00002
Figure pat00003
입력 커패시턴스(input capacitance)의 충전되는 속도에 의해서 스위칭 성능이 결정된다. 입력 커패시턴스가 작을수록 스위칭 속도는 빨라진다.
본 발명에서는 스플릿 폴리 게이트 (Split Poly gate) 구조를 적용하여 불필요한 영역의 게이트-컬렉터 사이의 커패시턴스, CCG를 제거함으로써 스위칭 속도가 빨라지는 효과를 얻을 수 있다. 수학식1, 2, 3 모두 CGC 값이 들어가 있기 때문에 Cies=CGE, Coes=CCE 만 남게 되고, Cres는 아예 제거된다. 그래서 스위칭 속도는 상당히 빨라질 수 있다.
도 5는 본 발명의 일 예에 따른 전력용 반도체 소자의 스위칭 성능을 나타낸 도면이다.
도 5에 도시된 바와 같이, Td(on)는 Ic 콜렉터 전류가 정격 전류의 10%까지 상승이 되는 시간이며, Tri는 Ic 콜렉터 전류가 정격 전류의 10%에서 90%까지 상승 되는 시간을 의미한다.
Td(off)는 Td(on)과 반대로 Ic 콜렉터 전류가 정격 전류에서 90%까지 줄어드는 시간이며, Tfi는 Ic 콜렉터 전류가 정격 전류의 90%지점에서 10%까지 줄어드는 시간을 의미한다.
도 1, 2의 구조의 경우, 전반적으로 게이트-컬렉터 커패시턴스 값이 일부 제거 되었기 때문에, 도 5에서 td(on)과 td(off) 값이 작아지는 효과가 발생한다. 즉 td(on)과 td(off) 시간에는 게이트 커패시턴스에 의해 딜레이 타임(delay time)이 들어갈 수 있다. 도 1 및 도 2에서 모두 게이트 커패시턴스 성분을 줄였기 때문에 딜레이 타임이 작아진다. 그런데 도 2가 도 1에 비해 게이트 커패시턴스 성분이 더 작기 때문에, 스위칭 로스(loss)를 줄이는 측면에서는 도 2의 구조가 바람직하다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
10, 110: 드리프트 영역
20, 120: 웰 영역
30, 130: 바디 영역
40, 140: 컨택 영역
51, 151: 제1 트렌치 구조
52, 152: 제2 트렌치 구조
53, 153: 제3 트렌치 구조
54, 1544: 제4 트렌치 구조
61, 161: 제1 트렌치 구조의 하부 전극
62, 162: 제1 트렌치 구조의 상부 전극
63, 163: 제2 트렌치 구조의 하부 전극
64, 164: 제2 트렌치 구조의 상부 전극
65, 165: 제3 트렌치 구조의 하부 전극
66, 166: 제3 트렌치 구조의 상부 전극
67, 167: 제4 트렌치 구조의 하부 전극
68, 168: 제4 트렌치 구조의 상부 전극
70, 170: 소스 영역
75, 185: 게이트 절연막
80, 180: 절연층
92, 192: 에미터 금속층
95, 195: 드레인 금속층

Claims (12)

  1. 제1 도전형의 드리프트 영역, 제1 도전형의 웰 영역, 제2 도전형의 바디 영역 및 제2 도전형의 컨택 영역이 형성된 기판;
    상기 기판에 형성되고 상기 드리프트 영역까지 연장되어 형성된 복수의 트렌치 구조;
    상기 트렌치 구조의 외측에 형성된 제1 도전형의 소스 영역;
    상기 트렌치 구조의 상부에 형성된 절연층;
    상기 기판의 상부에 형성된 에미터 금속층; 및
    상기 기판 하부에 형성된 드레인 금속층;
    상기 복수의 트렌치 구조는,
    가로 방향으로 일정 간격 이격되어 형성된 제1, 제2, 제3 및 제4 트렌치 구조를 포함하고,
    상기 각각의 트렌치 구조에 전기적으로 분리된 상부 전극 및 하부 전극을 포함하며,
    상기 소스 영역은 상기 제1 및 제4 트렌치의 양측에 형성되고, 상기 제2 및 제 3 트렌치의 양측에는 형성되지 않는 것을 특징으로 하는 전력용 반도체 소자.
  2. 제 1항에 있어서,
    상기 제1 및 제4 트렌치 구조의 상부 전극은 게이트 패드와 전기적으로 연결되고,
    상기 제2 및 제3 트렌치 구조의 상부 전극은 상기 에미터 금속층과 전기적으로 연결되는 것을 특징으로 하는 전력용 반도체 소자.
  3. 제 2항에 있어서,
    상기 제1 및 제4 트렌치 구조의 하부 전극은 상기 에미터 금속층과 전기적으로 연결되고,
    상기 제2 및 제3 트렌치 구조의 하부 전극은 상기 게이트 패드와 전기적으로 연결되는 것을 특징으로 하는 전력용 반도체 소자.
  4. 제 2항에 있어서,
    상기 제1 내지 제4 트렌치 구조의 모든 하부 전극은 상기 에미터 금속층과 전기적으로 연결되는 것을 특징으로 하는 전력용 반도체 소자.
  5. 제 1항에 있어서,
    상기 기판의 상부면으로부터 상기 웰 영역이 형성된 깊이는,
    상기 기판의 상부면으로부터 상기 트렌치 구조의 상부 전극의 깊이보다 깊고, 상기 트렌치 구조의 하부 전극의 깊이보다 작게 형성되는 것을 특징으로 하는 전력용 반도체 소자.
  6. 제 1항에 있어서,
    상기 기판의 상부면으로부터 상기 웰 영역은 상기 트렌치 구조의 상부 전극 및 하부 전극과 중첩되는 것을 특징으로 하는 전력용 반도체 소자.
  7. 제 1항에 있어서,
    상기 기판의 상부면으로부터 상기 바디 영역이 형성된 깊이는,
    상기 기판의 상부면으로부터 상기 트렌치 구조의 상부 전극이 형성된 깊이보다 작은 것을 특징으로 하는 전력용 반도체 소자.
  8. 제 1항에 있어서,
    상기 컨택 영역의 불순물 농도는 상기 바디 영역의 불순물 농도보다 크고,
    상기 웰 영역의 불순물 농도는 상기 드리프트 영역의 불순물 농도보다 큰 것을 특징으로 하는 전력용 반도체 소자.
  9. 제 1항에 있어서,
    상기 제1, 제2, 제3, 제4 트렌치 구조의 상부 및 하부 전극의 배치는 상기 제2 및 제3 트렌치 구조 사이의 기준면을 통해 좌/우 대칭인 것을 특징으로 하는 전력용 반도체 소자.
  10. 제 1항에 있어서,
    상기 제1, 제2, 제3, 제4 트렌치 구조의 상부 및 하부 전극은 모두 폴리 실리콘으로 형성되는 것을 특징으로 하는 전력용 반도체 소자.
  11. 제 1항에 있어서,
    상기 상부 전극의 길이가 상기 하부 전극의 길이보다 작게 형성되는 것을 특징으로 하는 전력용 반도체 소자.
  12. 제 1항에 있어서,
    상기 드리프트 영역은 고농도 및 저농도 에피층을 포함하고, 상기 고농도 에피층을 필드 스탑층으로 사용하는 것을 특징으로 하는 전력용 반도체 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102100857B1 (ko) * 2018-11-21 2020-04-14 현대오트론 주식회사 전력 반도체 소자

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105226090B (zh) * 2015-11-10 2018-07-13 株洲中车时代电气股份有限公司 一种绝缘栅双极晶体管及其制作方法
US10032728B2 (en) * 2016-06-30 2018-07-24 Alpha And Omega Semiconductor Incorporated Trench MOSFET device and the preparation method thereof
JP6540906B2 (ja) * 2016-10-17 2019-07-10 富士電機株式会社 半導体装置
JP7061954B2 (ja) * 2018-11-07 2022-05-02 三菱電機株式会社 半導体装置
CN111916502B (zh) * 2019-05-09 2023-02-03 中国科学院微电子研究所 一种具有高掺杂层的分裂栅功率mosfet器件及其制备方法
JP7447769B2 (ja) * 2020-11-13 2024-03-12 三菱電機株式会社 半導体素子、半導体装置
CN114093930B (zh) * 2021-11-18 2023-09-19 江苏芯长征微电子集团股份有限公司 能抑制开关震荡的功率半导体器件及其制备方法
CN114628247A (zh) * 2022-05-12 2022-06-14 北京芯可鉴科技有限公司 Igbt器件的制造方法及igbt器件
CN115377213B (zh) * 2022-10-25 2023-02-28 烟台台芯电子科技有限公司 一种沟槽型半导体装置及其制作方法
CN115881776A (zh) * 2022-12-14 2023-03-31 上海功成半导体科技有限公司 功率器件及其制作方法和电子器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353456A (ja) * 2001-05-29 2002-12-06 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2008103683A (ja) * 2006-08-03 2008-05-01 Infineon Technologies Austria Ag 省スペース型のエッジ構造を有する半導体素子
JP2014027182A (ja) * 2012-07-27 2014-02-06 Toshiba Corp 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4528460B2 (ja) * 2000-06-30 2010-08-18 株式会社東芝 半導体素子
JP2004241413A (ja) 2003-02-03 2004-08-26 Toshiba Corp 半導体装置
JP5122762B2 (ja) * 2006-03-07 2013-01-16 株式会社東芝 電力用半導体素子、その製造方法及びその駆動方法
US8390058B2 (en) * 2009-06-12 2013-03-05 Aplha and Omega Semiconductor Incorporated Configurations and methods for manufacturing devices with trench-oxide-nano-tube super-junctions
DE112010005271B4 (de) 2010-02-16 2015-04-09 Toyota Jidosha Kabushiki Kaisha Bipolare Halbleitervorrichtungen
CN102792448B (zh) 2010-03-09 2015-09-09 富士电机株式会社 半导体器件
JP5216801B2 (ja) 2010-03-24 2013-06-19 株式会社東芝 半導体装置
DE102011079747A1 (de) * 2010-07-27 2012-02-02 Denso Corporation Halbleitervorrichtung mit Schaltelement und Freilaufdiode, sowie Steuerverfahren hierfür
JP5580150B2 (ja) * 2010-09-09 2014-08-27 株式会社東芝 半導体装置
US8441046B2 (en) 2010-10-31 2013-05-14 Alpha And Omega Semiconductor Incorporated Topside structures for an insulated gate bipolar transistor (IGBT) device to achieve improved device performances
US9666666B2 (en) * 2015-05-14 2017-05-30 Alpha And Omega Semiconductor Incorporated Dual-gate trench IGBT with buried floating P-type shield
US8946002B2 (en) * 2012-07-24 2015-02-03 Semiconductor Components Industries, Llc Method of forming a semiconductor device having a patterned gate dielectric and structure therefor
US9761702B2 (en) * 2014-02-04 2017-09-12 MaxPower Semiconductor Power MOSFET having planar channel, vertical current path, and top drain electrode
US9281368B1 (en) * 2014-12-12 2016-03-08 Alpha And Omega Semiconductor Incorporated Split-gate trench power MOSFET with protected shield oxide
US10038089B2 (en) * 2015-12-02 2018-07-31 HUNTECK SEMICONDUCTOR (SHANGHAI) CO., Ltd SGT MOSFET with adjustable CRSS and CISS

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353456A (ja) * 2001-05-29 2002-12-06 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2008103683A (ja) * 2006-08-03 2008-05-01 Infineon Technologies Austria Ag 省スペース型のエッジ構造を有する半導体素子
JP2014027182A (ja) * 2012-07-27 2014-02-06 Toshiba Corp 半導体装置

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
[US 5,801,417] 1998년 09월 01일 등록, Self-aligned power MOSFET device with recessed gate and source
[US 8,441,046] 2013년 05월 14일 등록, Topside structures for an insulated gate bipolar transistor (IGBT) device to achieve improved device performances
[US 9,048,282] 2015년 06월 02일 등록, Dual-gate trench IGBT with buried floating P-type shield

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102100857B1 (ko) * 2018-11-21 2020-04-14 현대오트론 주식회사 전력 반도체 소자

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Publication number Publication date
US10096700B2 (en) 2018-10-09
US20170069741A1 (en) 2017-03-09
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