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KR20170001238A - 계단형 기판을 포함하는 반도체 패키지 - Google Patents

계단형 기판을 포함하는 반도체 패키지 Download PDF

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KR20170001238A
KR20170001238A KR1020150090940A KR20150090940A KR20170001238A KR 20170001238 A KR20170001238 A KR 20170001238A KR 1020150090940 A KR1020150090940 A KR 1020150090940A KR 20150090940 A KR20150090940 A KR 20150090940A KR 20170001238 A KR20170001238 A KR 20170001238A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
substrate
semiconductor
chip
recess
Prior art date
Application number
KR1020150090940A
Other languages
English (en)
Inventor
이규원
문기일
한철우
Original Assignee
에스케이하이닉스 주식회사
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Filing date
Publication date
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Priority to US14/882,557 priority patent/US9515052B1/en
Priority to CN201521055801.4U priority patent/CN205231038U/zh
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Abstract

본 발명은 반도체 패키지를 개시한다. 개시된 본 발명에 따른 반도체 패키지는, 제1면 및 상기 제1면에 대향하는 제2면을 가지며 상기 제1면에 리세스가 형성된 기판; 상기 리세스의 저면에 플립 칩 본딩된 제1반도체칩; 상기 기판의 제2면 부분에 플립 칩 본딩된 제2반도체칩; 상기 제1반도체칩과 직교하도록 상기 기판의 제1면 및 제1반도체칩 상에 배치된 제3반도체칩; 및 상기 제3반도체칩 상에 배치된 제4반도체칩;을 포함할 수 있다.

Description

계단형 기판을 포함하는 반도체 패키지{Semiconductor package including step type substrate}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는, 계단형 기판을 포함하는 반도체 패키지에 관한 것이다.
전자 제품이 더 작고 및 고기능화됨에 따라, 요구된 기능을 충족시키기 위하여 고용량을 갖는 반도체칩이 필요로 하게 되었고, 또한, 작은 크기의 전자 제품에 더 많은 수의 반도체칩들을 실장 할 필요가 있게 되었다.
그런데, 고용량을 갖는 반도체칩을 제조하거나 한정된 공간 내에 더 많은 수의 반도체칩들을 실장하는 기술들은 그 한계에 부딪히게 되었기 때문에, 최근의 추세는 하나의 패키지 내에 더 많은 수의 반도체칩들을 내장하는 방향으로 진행되고 있다.
이와 관련하여, 하나 이상의 반도체칩들을 내장하면서도 패키지의 전체 두께를 증가시키지 않고 전기적 특성을 개선하기 위한 다양한 기술들이 개발되고 있다.
본 발명의 실시 예는 계단형 기판을 포함하는 반도체 패키지를 제공한다.
실시 예에 따른 반도체 패키지는, 제1면 및 상기 제1면에 대향하는 제2면을 가지며 상기 제1면에 리세스가 형성된 기판; 상기 리세스의 저면에 플립 칩 본딩된 제1반도체칩; 상기 기판의 제2면 부분에 플립 칩 본딩된 제2반도체칩; 상기 제1반도체칩과 직교하도록 상기 기판의 제1면 및 제1반도체칩 상에 배치된 제3반도체칩; 및 상기 제3반도체칩 상에 배치된 제4반도체칩;을 포함할 수 있다.
실시 예에 따른 반도체 패키지가 적용된 전자 시스템은, 버스에 의해 결합된 컨트롤러, 인터페이스, 입출력장치 및 메모리장치를 포함하고, 상기 컨트롤러 및 메모리장치는, 제1면 및 상기 제1면에 대향하는 제2면을 가지며 상기 제1면에 리세스가 형성된 기판; 상기 리세스의 저면에 플립 칩 본딩된 제1반도체칩; 상기 기판의 제2면 부분에 플립 칩 본딩된 제2반도체칩; 상기 제1반도체칩과 직교하도록 상기 기판의 제1면 및 제1반도체칩 상에 배치된 제3반도체칩; 및 상기 제3반도체칩 상에 배치된 제4반도체칩;을 구비한 반도체 패키지를 포함할 수 있다.
실시 예에 따른 반도체 패키지를 포함하는 메모리 카드는, 반도체 패키지를 포함하는 메모리; 및 상기 메모리를 제어하는 메모리 컨트롤러;를 포함하고, 상기 반도체 패키지는, 제1면 및 상기 제1면에 대향하는 제2면을 가지며 상기 제1면에 리세스가 형성된 기판; 상기 리세스의 저면에 플립 칩 본딩된 제1반도체칩; 상기 기판의 제2면 부분에 플립 칩 본딩된 제2반도체칩; 상기 제1반도체칩과 직교하도록 상기 기판의 제1면 및 제1반도체칩 상에 배치된 제3반도체칩; 및 상기 제3반도체칩 상에 배치된 제4반도체칩;을 포함할 수 있다.
본 발명에 따른 반도체 패키지는 칩을 교차 적층하기 때문에 비 대칭적인 구조로 인해 패키지가 한쪽 방향으로 휘는 현상을 억제할 수 있다.
또한, 본 발명에 따른 반도체 패키지는 기판이나 외부연결단자가 차지하는 두께를 최대한 배제하고, 칩 두께가 패키지 두께를 결정하도록 설계되므로 얇은 패키지를 구현할 수 있다.
도 1은 실시 예에 따른 반도체 패키지에서 봉지부재를 제외하고 도시한 평면도이다.
도 2는 실시 예에 따른 반도체 패키지를 도시한 저면도이다.
도 3은 도 1의 A-A' 선에 따라 도시한 실시 예에 따른 반도체 패키지의 단면도이다.
도 4a 내지 도 4f는 실시 예에 다른 반도체 패키지의 제조방법을 설명하기 위한 공정별 단면도이다.
도 5는 실시 예에 따른 반도체 패키지를 도시한 단면도이다.
도 6은 다양한 실시 예에 따른 반도체 패키지를 적용한 전자 시스템의 블록도이다.
도 7은 다양한 실시 예에 따른 반도체 패키지를 포함하는 메모리 카드의 블록도이다.
본 발명의 실시 예는 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상세히 설명하는 실시 예로 한정되는 것으로 해석되어서는 안 된다. 즉, 본 발명의 실시 예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 상세하게 설명하기 위해 제공되는 것이다. 따라서, 도면에서의 구성요소의 형상 등은 보다 명확한 설명을 강조하기 위해 과장되어 표현될 수 있으며, 각 도면에서 동일한 부재는 동일한 참조부호로 나타낸다.
이하, 첨부된 도면들을 참조하여 다양한 실시 예들을 상세하게 설명하도록 한다.
도 1 내지 도 3을 참조하면, 실시 예에 따른 반도체 패키지(100)는 기판(10), 반도체칩들(20, 30, 40, 50), 제1 내지 제3 범프들(62, 64, 66), 본딩와이어(68), 봉지부재(80) 및 외부접속전극(90)을 포함할 수 있다. 또한, 실시 예에 따른 반도체 패키지(100)는 접착부재(70)를 더 포함할 수 있다.
상기 기판(10)은, 예를 들어, 다층 구조의 인쇄회로기판일 수 있다. 기판(10)은 평면상으로 볼 때 대체로 사각 플레이트 형상을 가질 수 있다. 기판(10)은 상면에 해당하는 제1면(10a) 및 제1면(10a)에 대향하고 하면에 해당하는 제2면(10b)을 가질 수 있다. 기판(10)은 단면상으로 계단형 모양을 갖도록 그의 제1면(10a)에 리세스(R)를 가질 수 있다. 리세스(R)는 평면상으로 볼 때 제1방향(X)의 길이가 제1방향(X)과 직교하는 제2방향(Y)의 길이보다 짧은 직사각 모양일 수 있다. 리세스(R)는 기판(10)의 제1면(10a) 중앙부에 제2방향(Y)으로 연장하는 형태로 형성될 수 있다. 실시 예에서, 제1방향은 X방향이고, 제2방향은 Y방향일 수 있다.
기판(10)은 리세스(R)의 저면에 배열된 복수의 제1본드핑거들(12) 및 제1면(10a)에 배열된 복수의 제3 및 제4 본드핑거들(12, 14, 15), 그리고, 제2면(10b)에 배열된 제2본드핑거들(13)을 포함할 수 있다. 기판(10)은 제2면(10b)에 배열된 복수의 볼랜드들(16)을 포함할 수 있다. 실시 예에서, 제1본드핑거들(12)은 리세스(R)의 저면 중 제1방향(X)으로 양측 가장자리에서 제2방향(Y)을 따라 배열되도록 형성될 수 있다. 제2본드핑거들(13)은 제1본드핑거들(12)과 대향하는 기판(10)의 제2면(10b) 부분에 배열되도록 형성될 수 있다. 제3본드핑거들(14)은 제1방향(X)으로 리세스(R)에 인접한 기판(10)의 제1면(10a) 부분에 제2방향(Y)을 따라 배열되도록 형성될 수 있다. 제4본드핑거들(15)은 기판(10)의 제1면(10a)에서 제3본드핑거들(14)의 외측에 제2방향(Y)을 따라 배열되도록 형성될 수 있다. 볼랜드들(16)은 기판(10)의 제2면(10b)에서 제2본드핑거들(13) 외측에 복수 열로, 예를 들어 제1방향(X)으로 기판(10)의 제2면(10b)의 양측 가장자리 각각에 2열로 배열될 수 있다.
도시되지 않았으나, 기판(10)은 리세스(R)의 저면을 포함한 제1면(10a) 및 제2면(10b)에 각각 형성된 회로패턴 및 그의 내부에 형성된 비아패턴을 포함할 수 있으며, 따라서, 제1 내지 제4 본드핑거들(12, 13, 14, 15)은 회로패턴들의 끝 부분들일 수 있고, 제1 내지 제4 본드핑거들(12, 13, 14, 15)과 볼랜드들(16)은 회로패턴들 및 비아패턴들에 의해 상호 전기적으로 연결될 수 있다. 또한, 기판(10)은 제1면(10a) 및 제2면(10b) 상에 각각 회로패턴들을 덮고, 반면, 제1 내지 제4 본드핑거들(12, 13, 14, 15) 및 볼랜드들(16)을 노출하도록 형성된 솔더레지스트를 포함할 수 있다.
상기 제1반도체칩(20)은 액티브 면(20a) 및 액티브 면(20a)에 대향하는 후면(20b)을 가질 수 있다. 제1반도체칩(20)은 액티브 면(20a)의 제1방향(X)으로 양측 가장자리에 제2방향(Y)을 따라 배열된 복수의 제1본딩패드들(22)을 포함할 수 있다. 제1반도체칩(20)은 그의 액티브 면(20a)이 리세스(R)의 저면과 마주하도록 배치될 수 있다. 제1반도체칩(20)은 제1본딩패드들(22)이 제1본드핑거들(12)과 전기적으로 연결되도록 제1본딩패드들(22) 상에 형성된 제1범프(62)를 매개로 하여 플립 칩 본딩될 수 있다.
실시 예에서, 제1반도체칩(20)은, 평면상으로 볼 때 리세스(R)에 대응하는 모양, 즉, 제1방향(X)의 길이보다 제2방향(Y)의 길이가 더 긴 직사각 모양을 가질 수 있다. 제1반도체칩(20)은 메모리 칩, 특히, 모바일용 메모리 칩일 수 있다.
상기 제2반도체칩(30)은 액티브 면(30a) 및 액티브 면(30a)에 대향하는 후면(30b)을 가질 수 있다. 제2반도체칩(30)은 액티브 면(30a)의 제1방향(X)으로 양측 가장자리에 제2방향(Y)을 따라 배열된 복수의 제2본딩패드들(32)을 포함할 수 있다. 제2반도체칩(30)은 그의 액티브 면(30a)이 기판(10)의 제2면(10b)과 마주하도록 배치될 수 있다. 제2반도체칩(30)은 제2본딩패드들(32)이 제2본드핑거들(32)과 전기적으로 연결되도록 제2본딩패드들(32) 상에 형성된 제2범프(64)를 매개로 하여 플립 칩 본딩될 수 있다.
실시 예에서, 제2반도체칩(30)은 대체로 제1반도체칩(20)과 동일 모양 및 크기를 가질 수 있다. 제2반도체칩(30)은 기판(10)의 제2면(10b)에 배치될 수 있다. 이러한 제2반도체칩(30)은 제1반도체칩(30)과 동일하게 메모리 칩일 수 있다.
상기 제3반도체칩(40)은 액티브 면(40a) 및 액티브 면(40a)에 대향하는 후면(40b)을 가질 수 있다. 제3반도체칩(40)은 액티브 면(40a)의 제1방향(X)으로 양측 가장자리에 제2방향(Y)을 따라 배열된 복수의 제3본딩패드들(42)을 포함할 수 있다. 제3반도체칩(40)은 액티브 면(40a)이 기판(10)의 제1면(10a) 및 제1반도체칩(20)의 후면(20b)과 마주하도록 배치될 수 있다. 제3반도체칩(40)은 제3본딩패드들(42)이 제3본드핑거들(14)과 전기적으로 연결되도록 제3본딩패드들(42) 상에 형성된 제3범프(66)를 매개로 하여 플립 칩 본딩될 수 있다.
실시 예에서, 제3반도체칩(40)은 평면상으로 볼 때 제1방향(X)의 길이가 제2방향(Y)의 길이보다 훨씬 더 큰 직사각 모양을 가질 수 있다. 제3반도체칩(40)은 제1반도체칩(20)과 직교하는 형태로 배치될 수 있다. 제1반도체칩(20)은 기판(10)의 리세스(R) 내에 배치되고, 제3반도체칩(40)은 제1반도체칩(10) 및 기판(10)의 제1면(10a) 상에 실장된다. 교차 적층되는 제1반도체칩(20)의 제1방향(X) 길이와 제2반도체칩(30)의 제1방향(X) 길이가 서로 상이하지만, 제1반도체칩(20)의 제1방향(X) 경계면보다 돌출된 제2반도체칩(30)의 일부분이 기판(10)에 직접적으로 지지되므로 오버행 구조가 형성되지 않는다. 제3반도체칩(40)은 메모리 칩일 수 있다.
상기 제4반도체칩(50)은 액티브 면(50a) 및 액티브 면(50a)에 대향하는 후면(50b)을 가질 수 있다. 제4반도체칩(50)은 액티브 면(40a)의 제1방향(X)으로 양측 가장자리에 제2방향(Y)을 따라 배열된 복수의 제4본딩패드들(52)을 포함할 수 있다. 제4반도체칩(50)은 그의 후면(50b)이 제3반도체칩(40)의 후면(40b)과 마주하도록 접착부재(72)를 매개로 하여 제3반도체칩(40)의 후면(40b) 상에 배치될 수 있다. 제4반도체칩(50)의 제4본딩패드들(42)은 본딩와이어들(68)에 의해 기판(10)의 제4본드핑거들(15)과 전기적으로 연결될 수 있다. 본딩와이어들(68)은 실시 예에 따른 반도체 패키지(100)의 전체 두께를 고려하여 그 루프가 조절될 수 있다.
실시 예에서, 제4반도체칩(50)은 제3반도체칩(40)과 대체로 동일 크기 및 형상을 가질 수 있다. 즉, 제4반도체칩(50)은 평면상으로 볼 때 제1방향(X)의 길이가 제2방향(Y)의 길이보다 더 긴 직사각 모양을 가질 수 있으며, 제1반도체칩(20)과 직교하도록 배치될 수 있다. 제4반도체칩(50)은 메모리 칩일 수 있다.
상기 접착부재(70)는 제3반도체칩(40)의 후면(30b) 상에 제4반도체칩(50)을 부착하기 위한 것으로, 접착 테이프 또는 접착 페이스트를 포함할 수 있다. 접착부재(70)의 두께는 실시 예에 따른 반도체 패키지(100)의 전체 두께를 고려하여 적절히 조절될 수 있다.
상기 봉지부재(80)는 에폭시 몰딩 컴파운드(Epoxy Molding Compund)를 포함할 수 있다. 이러한 봉지부재(80)는 제1반도체칩(20), 제3반도체칩(40) 및 제4반도체칩(50)과 제4연결부재들(68)을 덮도록 기판(10)의 제1면(10a) 상에 형성될 수 있고, 또한, 제2반도체칩(30)을 덮도록 기판(10)의 제2면(10b) 일부분 상에 형성될 수 있다. 이때, 기판(10)의 제1면(10a) 상에 형성된 봉지부재(80)는 제1반도체칩(20)이 배치된 리세스(R)를 채우도록 형성될 수 있다.
상기 외부접속전극들(90)은 솔더 볼을 포함할 수 있으며, 기판(10)의 제2면(10b)에 배열된 볼랜드들(16) 상에 각각 형성될 수 있다. 솔더 볼을 포함하는 외부접속전극들(90)은, 예를 들어, 기판(10)의 볼랜드들(16) 상에 각각 플럭스를 도팅한 상태에서, 솔더 볼을 부착하고, 부착된 솔더 볼을 리플로우하는 것에 의해 형성될 수 있다.
실시 예에서, 솔더 볼의 높이는 실시 예에 따른 반도체 패키지를 외부 회로, 즉, 시스템 보드에의 실장 시 제2반도체칩(30) 및 이를 둘러싸는 봉지부재(80)가 간섭을 일으키지 않는 범위가 될 수 있다. 다시 말해, 솔더 볼은 기판(10)의 제2면(10b) 상에 형성된 봉지부재(80)의 두께와 같거나 더 큰 높이를 갖도록 형성될 수 있다.
전술한 바와 같은 실시 예에 따른 반도체 패키지는 계단형 기판의 위, 아래에 각각에 제1 및 제2 반도체칩들을 플립 칩 본딩하고, 제3 및 제4 반도체칩들을 계단형 기판의 위쪽에 적층하여 구현된다. 따라서, 실시 예에 따른 반도체 패키지는 모든 반도체칩들이 오버행 구조 없이 기판 또는 다른 칩에 견고하게 지지되어 구조적으로 매우 안정적일 수 있다.
또한, 실시 예에 따른 반도체 패키지는 제1반도체칩이 기판의 리세스 내에 배치된 구조를 가지므로, 예를 들어, 동일 두께의 기판상에 네 개의 반도체칩들을 수직 적층한 구조의 패키지와 비교해서 상대적으로 얇은 패키지를 구현할 수 있다.
전술한 실시 예에 따른 반도체 패키지는 다음과 같은 공정들을 통해 제조될 수 있다.
도 4a를 참조하면, 제1면(10a) 및 제1면(10a)에 대향하는 제2면(10b)을 갖고, 상기 제1면(10a)의 중앙부에 리세스(R)가 형성된 기판(10)이 마련된다. 전술한 바와 같이, 리세스(R)는 평면상으로 볼 때 제1방향의 길이보다 제1방향과 직교하는 제2방향의 길이가 훨씬 긴 모양을 가질 수 있다. 기판(10)은 리세스(R)의 저면에 배열된 복수의 제1본드핑거들(12), 상기 제1본드핑거들(12)과 대응하는 기판(10)의 제2면(10b) 부분에 배열된 제2본드핑거들(13), 리세스(R)에 인접한 제1면(10a) 부분에 배열된 제3본드핑거들(14) 및 제3본드핑거들(14) 외측의 제1면(10a) 부분에 배열된 제4본드핑거들(15)을 포함할 수 있다. 기판(10)은 제2본드핑거들(13) 외측의 제2면(10b) 부분에 배열된 볼랜드들(16)을 포함할 수 있다.
도시되지 않았으나, 기판(10)은 리세스(R)의 저면을 포함한 제1면(10a) 및 제2면(10b)에 각각 형성된 회로패턴들 및 그의 내부에 형성된 비아패턴들을 포함할 수 있으며, 또한, 제1면(10a) 및 제2면(10b) 상에 각각 제2 내지 제4 본드핑거들(13, 14, 15) 및 볼랜드들(16)을 노출하도록 형성된 솔더레지스트들을 포함할 수 있다.
도 4b를 참조하면, 제1반도체칩(20)이 기판(10)의 리세스(R)의 저면에 플립 칩 본딩 방식에 따라 배치된다. 제1반도체칩(20)은 기판(10)의 리세스(R)와 유사한 모양을 갖되, 평면상으로 볼 때 리세스(R)보다 작은 크기를 가질 수 있다. 제1반도체칩(20)은 그의 액티브 면(20a)의 양측 가장자리에 배열된 제1본딩패드들(22)을 포함할 수 있으며, 각 제1본딩패드들(22) 상에 형성된 제1범프(62)에 의해 기판(10)의 리세스(R) 내에 물리적으로 부착되고, 그리고, 그의 제1본딩패드들(22)이 기판(10)의 제1본드핑거들(12)과 전기적으로 연결된다.
제2반도체칩(30)이 기판(10)의 제2면(10b) 상에 플립 칩 본딩 방식에 따라 배치된다. 제2반도체칩(30)은 제1반도체칩(20)과 대체로 동일 모양을 가질 수 있다. 제2반도체칩(30)은 그의 액티브 면(30a)의 양측 가장자리에 배열된 제2본딩패드들(32)을 포함할 수 있으며, 각 제2본딩패드들(22) 상에 형성된 제2범프(64)에 의해 리세스(R)에 대응하는 기판(10)의 제2면(10b) 부분 상에 물리적으로 부착되고, 그리고, 그의 제2본딩패드들(32)이 기판(10)의 제2본드핑거들(13)과 전기적으로 연결된다.
도 4c를 참조하면, 제3반도체칩(40)이 제1반도체칩(20) 및 기판(10)의 제1면(10a) 상에 플립 칩 본딩 방식에 따라 배치된다. 제3반도체칩(40)은 평면상으로 볼 때 제1방향의 길이가 제1방향과 직교하는 제2방향의 길이보다 훨씬 큰 모양을 가질 수 있으며, 제1반도체칩(20)과 교차되게 배치될 수 있다. 제3반도체칩(40)은 그의 액티브 면(40a)의 양측 가장자리에 배열된 제3본딩패드들(42)을 포함할 수 있으며, 각 제3본딩패드들(42) 상에 형성된 제3범프(66)에 의해 기판(10)의 제1면(10a)에 물리적으로 부착되고, 그리고, 그의 제3본딩패드들(42)이 기판(10)의 제3본드핑거들(14)과 전기적으로 연결된다.
도 4d를 참조하면, 제4반도체칩(50)이 제3반도체칩(40) 상에 페이스-업 타입으로 배치된다. 제4반도체칩(50)은 대체로 제3반도체칩(40)과 동일 모양을 가질 수 있다. 제4반도체칩(50)은 그의 액티브 면(50a)의 양측 가장자리에 배열된 제4본딩패드들(52)을 포함할 수 있다. 이러한 제4반도체칩(50)은 접착부재(70)를 매개로 하여 제3반도체칩(40) 상에 물리적으로 고정된다. 제4반도체칩(50)의 제4본딩패드들(42)과 기판(10)의 제4본드핑거들(15)은 본딩와이어들(68)에 의해 전기적으로 연결된다.
도 4e를 참조하면, 몰딩 공정을 통해 제1반도체칩(20), 제3반도체칩(40) 및 제4반도체칩(50)과 본딩와이어들(68)을 덮도록, 그리고, 제2반도체칩(30)을 덮도록 기판(10)의 제1면(10a) 전체 및 리세스(R)에 대향하는 기판(10)의 제2면(10b) 일부분 상에 봉지부재(80)가 형성된다. 몰딩 공정이 진행되는 동안, 봉지부재(80) 물질이 제1반도체칩(20)이 배치된 리세스(R)에 매립되고, 또한, 기판(10)과 제1반도체칩(20) 및 제3반도체칩(40) 사이 공간, 그리고, 기판(10)의 제2면(10b)과 제2반도체칩(30) 사이 공간에 매립된다.
도 4f를 참조하면, 기판(10)의 제2면(10b) 가장자리에 배열된 볼랜드들(16) 상에 플럭스가 도팅된 후, 플럭스가 도팅된 각 볼랜드 상에 솔더 볼이 부착되며, 그리고나서, 부착된 솔더 볼들에 대한 리플로우 공정이 진행되어 제볼랜드들(16) 상에 솔더 볼로 이루어진 외부접속전극들(90)이 형성되고, 이 결과로서, 실시 예에 따른 반도체 패키지(100)의 제조가 완성된다.
도 5를 참조하면, 실시 예에 따른 반도체 패키지(200)는 기판(10), 반도체칩들(20, 30, 40, 50), 제1 및 제2 범프들(62, 64), 제1 및 제2 본딩와이어들(67, 69), 봉지부재(80) 및 외부접속전극(90)을 포함할 수 있다. 또한, 실시 예에 따른 반도체 패키지(100)는 제1 및 제2 접착부재들(72, 74)을 더 포함할 수 있다.
상기 기판(10)은 상면에 해당하는 제1면(10a) 및 제1면(10a)에 대향하고 하면에 해당하는 제2면(10b)을 가질 수 있다. 기판(10)은 제1면(10a)에 리세스(R)를 가질 수 있다. 기판(10)은 제1면(10a) 및 리세스(R)의 저면에 배열된 복수의 제1, 제3 및 제4 본드핑거들(12, 14, 15), 그리고, 그의 제2면(10b)에 배열된 제2본드핑거들(13)을 포함할 수 있다. 기판(10)은 제2면(10b)에 배열된 복수의 볼랜드들(16)을 포함할 수 있다. 실시 예에서, 제3본드핑거들(14)의 위치는 기판(10)의 제1면(10a)에서 제3반도체칩(40)이 배치될 부분의 외측 부분일 수 있다.
도시되지 않았으나, 기판(10)은 리세스(R)의 저면을 포함한 제1면(10a) 및 제2면(10b)에 각각 형성된 회로패턴 및 그의 내부에 형성된 비아패턴을 포함할 수 있으며, 또한, 제1면(10a) 및 제2면(10b) 상에 제2 내지 제4 본드핑거들(13, 14, 15) 및 볼랜드들(16)을 노출하도록 형성된 솔더레지스트를 포함할 수 있다.
상기 제1반도체칩(20)은 액티브 면(20a) 및 액티브 면(20a)에 대향하는 후면(20b)을 가질 수 있다. 제1반도체칩(20)은 액티브 면(20a)의 양측 가장자리에 배열된 복수의 제1본딩패드들(22)을 포함할 수 있다. 제1반도체칩(20)은 제1본딩패드들(22) 상에 형성된 제1범프(62)를 매개로 하여 리세스(R)의 저면에 플립 칩 본딩될 수 있다.
상기 제2반도체칩(30)은 액티브 면(30a) 및 액티브 면(30a)에 대향하는 후면(30b)을 가질 수 있다. 제2반도체칩(30)은 액티브 면(30a)의 양측 가장자리에 배열된 복수의 제2본딩패드들(32)을 포함할 수 있다. 제2반도체칩(30)은 제2본드핑거들(32) 상에 형성된 제2범프(64)를 매개로 하여 기판(10)의 제2면(10b)에 플립 칩 본딩될 수 있다.
상기 제3반도체칩(40)은 액티브 면(40a) 및 액티브 면(40a)에 대향하는 후면(40b)을 가질 수 있다. 제3반도체칩(40)은 액티브 면(40a)의 양측 가장자리에 배열된 복수의 제3본딩패드들(42)을 포함할 수 있다. 제3반도체칩(40)은 후면(40b)이 제1반도체칩(20)의 액티브 면(20a) 및 기판(10)의 제1면(10a)과 마주하도록 배치될 수 있다. 제3반도체칩(40)은 제1반도체칩(20)과 교차하도록 제1접착부재(72)를 매개로 하여 기판(10) 및 제1반도체칩(20) 상에 배치될 수 있다.
상기 제4반도체칩(50)은 액티브 면(50a) 및 액티브 면(50a)에 대향하는 후면(50b)을 가질 수 있다. 제4반도체칩(50)은 액티브 면(40a)의 양측 가장자리에 배열된 복수의 제4본딩패드들(52)을 포함할 수 있다. 제4반도체칩(50)은 후면(50b)이 제3반도체칩(40)의 액티브 면(40a)과 마주하도록 제2접착부재(74)를 매개로 하여 제3반도체칩(40) 상에 배치될 수 있다. 제4반도체칩(50)은 제3반도체칩(40)과 대체로 동일 크기 및 형상을 가질 수 있다. 제4반도체칩(50)은 제1반도체칩(20)과 직교하도록 배치될 수 있다.
상기 제1범프들(62)은 기판(10)의 제1본드핑거들(12)과 제1반도체칩(20)의 제1본딩패드들(22) 사이를 전기적으로 연결할 수 있다. 상기 제2범프들(64)은 기판(10)의 제2본드핑거들(13)과 제2반도체칩(30)의 제2본딩패드들(32) 사이를 전기적으로 연결할 수 있다. 상기 제1본딩와이어들(67)은 기판(10)의 제3본드핑거들(14)과 제3반도체칩(40)의 제3본딩패드들(42) 사이를 전기적으로 연결할 수 있다. 제2본딩와이어들(69)은 기판(10)의 제4본드핑거들(15)과 제4반도체칩(50)의 제4본딩패드들(52) 사이를 전기적으로 연결할 수 있다.
상기 제1 및 제2 접착부재(72, 74)는 접착 테이프 또는 접착 페이스트를 포함할 수 있다. 특히, 제2접착부재(74)는 기판(10)의 제3본드핑거들(14)과 제3반도체칩(40)의 제3본딩패드들(42)을 전기적으로 연결하는 제1본딩와이어(67)의 와이어 루프를 고려한 충분한 두께를 가질 수 있다. 예를 들어, 제2접착부재(74)는 PWBL(Penetrate Wafer Backside Lamination) 필름일 수 있다.
반면, 도시되지 않았으나, 실시 예에 따른 반도체 패키지(200)는 제1본딩와이어들(67)의 와이어 루프 확보를 위해 제3반도체칩(40)과 제4반도체칩(50) 사이에 개재되는 스페이서를 포함할 수 있다.
상기 봉지부재(80)는 에폭시 몰딩 컴파운드를 포함할 수 있으며, 제1, 제3 및 제4 반도체칩들(20, 40, 50)과 제1 및 제2 본딩와이어들(67, 69)을 덮도록 기판(10)의 제1면(10a) 상에 형성될 수 있고, 또한, 봉지부재(80)는 제2반도체칩(30)을 덮도록 기판(10)의 제2면(10b) 일부분 상에 형성될 수 있다. 또한, 봉지부재(80)는 제1반도체칩(20)이 배치된 리세스(R)를 채우도록 형성될 수 있다.
상기 외부접속전극들(90)은 솔더 볼을 포함할 수 있으며, 기판(10)의 제2면(10b)에 배열된 볼랜드들(16) 상에 형성될 수 있다.
상술한 반도체 패키지는 다양한 종류의 반도체 장치들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 6은 다양한 실시 예들에 따른 반도체 패키지를 적용한 전자 시스템의 블록도이다.
도시된 바와 같이, 전자 시스템(1000)은 컨트롤러(1100), 입출력장치(1200) 및 메모리장치(1220)를 포함할 수 있다. 컨트롤러(1100), 입출력장치(1200) 및 메모리장치(1220)는 데이터들이 이동하는 통로를 제공하는 버스(1500)를 통하여 결합될 수 있다.
예를 들어, 컨트롤러(1100)는 적어도 하나의 마이크로프로세서, 디지털신호프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리소자들 중에서 적어도 어느 하나를 포함할 수 있다. 컨트롤러(1100) 및 메모리장치(1220)는 다양한 실시 예들에 따른 반도체 패키지를 포함할 수 있다. 입출력장치(1200)는 키패드, 키보드 및 표시 장치 등에서 선택된 적어도 하나를 포함할 수 있다.
메모리장치(1220)는 데이터 및/또는 컨트롤러(1100)에 의해 실행되는 명령어 등을 저장할 수 있다. 메모리장치(1220)는 디램과 같은 휘발성 메모리 소자 및/또는 플래시 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 예컨대, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1000)은 대용량의 데이터를 플래시 메모리 시스템에 안정적으로 저장할 수 있다.
이와 같은 전자 시스템(1000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1400)를 더 포함할 수 있다. 인터페이스(1400)는 유무선 형태일 수 있다. 예컨대, 인터페이스(1400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
한편, 도시하지 않았으나, 전자 시스템(1000)은 응용 칩셋, 카메라 이미지 프로세서, 그리고, 입출력 장치 등을 더 포함할 수 있다.
전자 시스템(1000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예를 들어, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 스마트폰(smart phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 및 정보 전송/수신 시스템 중 어느 하나일 수 있다.
전자 시스템(1000)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(1000)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000, LTE(Long Term Evolution), Wibro(Wireless Broadband Internet)과 같은 통신 시스템에서 사용될 수 있다.
도 7은 다양한 실시 예에 따른 반도체 패키지를 포함하는 메모리 카드의 블록도이다. 도시된 바와 같이, 다양한 실시 예에 따른 반도체 패키지는 메모리 카드(2000)의 형태로 제공될 수 있다. 일례로, 메모리 카드(2000)는 비휘발성 메모리 소자와 같은 메모리(2100) 및 메모리 컨트롤러(2200)를 포함할 수 있다. 메모리(2100) 및 메모리 컨트롤러(2200)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다.
메모리(2100)는 전술한 다양한 실시 예들에 따른 반도체 패키지가 적용된 비휘발성 메모리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 메모리 컨트롤러(2200)는 호스트(2300)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 메모리(2100)를 제어할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
10: 기판 12,13,14,15: 본드핑거
16: 볼랜드 R: 리세스
20: 제1반도체칩 22: 제1본딩패드
30: 제2반도체칩 32: 제2본딩패드
40: 제3반도체칩 42: 제3본딩패드
50: 제4반도체칩 52: 제4본딩패드
62: 제1범프 64: 제2범프
66: 제3범프 67: 제1본딩와이어
68: 본딩와이어 69: 제2본딩와이어
70: 접착부재 72: 제1접착부재
74: 제2접착부재 80: 봉지부재
90: 외부접속전극 100,200: 반도체 패키지

Claims (20)

  1. 제1면 및 상기 제1면에 대향하는 제2면을 가지며, 상기 제1면에 리세스가 형성된 기판;
    상기 리세스의 저면에 플립 칩 본딩된 제1반도체칩;
    상기 기판의 제2면에 플립 칩 본딩된 제2반도체칩;
    상기 제1반도체칩과 직교하도록 상기 기판의 제1면 및 제1반도체칩 상에 배치된 제3반도체칩; 및
    상기 제3반도체칩 상에 배치된 제4반도체칩;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 기판은 상기 리세스의 저면에 배열된 제1본드핑거들, 상기 제2면에 배열된 제2본드핑거들, 상기 리세스 외측의 제1면 부분에 배열된 제3본드핑거들, 및 상기 제3본드핑거들 외측의 제1면 부분에 배열된 제4본드핑거들을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 기판은 그의 제2면에서 상기 제2본드핑거들 외측 부분들에 배열된 볼랜드들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 리세스는 평면상으로 볼 때 제1방향의 길이보다 상기 제1방향과 직교하는 제2방향의 길이가 더 긴 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제1 내지 제4 반도체칩들은 각각 액티브 면 및 상기 액티브 면에 대향하는 후면을 가지며, 그리고, 각 액티브 면들의 양측 가장자리에 배열된 제1 내지 제4 본딩패드들을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제1반도체칩과 제2반도체칩은 평면상으로 볼 때 상기 리세스와 대응하게 제1방향의 길이보다 상기 제1방향과 직교하는 제2방향의 길이가 더 길고, 대체로 서로 동일한 크기 및 모양을 갖는 것을 특징으로 하는 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 제3반도체칩과 제4반도체칩은 제1방향의 길이가 상기 제1방향과 직교하는 제2방향의 길이보다 더 길고, 대체로 서로 동일한 크기 및 모양을 갖는 것을 특징으로 하는 반도체 패키지.
  8. 제 5 항에 있어서,
    상기 제3반도체칩은 그의 액티브 면이 상기 기판의 제1면 및 상기 제1반도체칩의 후면과 마주하도록 상기 기판의 제1면 상에 플립 칩 본딩되고,
    상기 제4반도체칩은 그의 후면이 상기 제3반도체칩의 후면과 마주하도록 배치된 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 기판과 상기 제1 내지 제3 반도체칩들 사이를 전기적으로 연결하는 제1 내지 제3 범프들; 및
    상기 기판과 상기 제4반도체칩 사이를 전기적으로 연결하는 본딩와이어;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 제3반도체칩의 후면과 상기 제4반도체칩의 후면 사이에 개재된 접착부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 5 항에 있어서,
    상기 제3반도체칩은 그의 후면이 상기 기판의 제1면 및 상기 제1반도체칩의 후면과 마주하도록 배치되고,
    상기 제4반도체칩은 그의 후면이 상기 제3반도체칩의 액티브 면과 마주하도록 배치된 것을 특징으로 하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 기판과 상기 제1 및 제2 반도체칩들 사이를 전기적으로 연결하는 제1 및 제2 범프들; 및
    상기 기판과 상기 제3 및 제4 반도체칩 사이를 전기적으로 연결하는 제1 및 제2 본딩와이어들;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 11 항에 있어서,
    상기 기판의 제1면 및 제1반도체칩의 후면과 상기 제3반도체칩의 후면 사이에 개재된 제1접착부재; 및
    상기 제3반도체칩의 액티브 면과 상기 제4반도체칩의 후면 사이에 개재된 제2접착부재;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제2접착부재는 PWBL 필름을 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 1 항에 있어서,
    상기 제1, 제3 및 제4 반도체칩들을 덮도록 기판의 제1면 상에 형성되고, 그리고, 상기 제2반도체칩을 덮도록 상기 기판의 제2면 상에 형성된 봉지부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 봉지부재는 상기 기판의 제1면 상에는 전체적으로 형성되고, 상기 기판의 제2면 상에는 일부분에만 형성된 것을 특징으로 하는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 봉지부재는 상기 제1반도체칩이 배치된 리세스를 매립하도록 형성된 것을 특징으로 하는 반도체 패키지.
  18. 제 3 항에 있어서,
    상기 기판의 제2면에 배열된 볼랜드들 상에 형성된 외부접속전극을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 외부접속전극은 솔더볼을 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 제 19 항에 있어서,
    상기 솔더볼의 높이는 상기 기판의 제2면 상에 형성된 봉지부재의 두께와 같거나 큰 것을 특징으로 하는 반도체 패키지.
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