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KR20160074398A - 반도체 장치 - Google Patents

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KR20160074398A
KR20160074398A KR1020150174630A KR20150174630A KR20160074398A KR 20160074398 A KR20160074398 A KR 20160074398A KR 1020150174630 A KR1020150174630 A KR 1020150174630A KR 20150174630 A KR20150174630 A KR 20150174630A KR 20160074398 A KR20160074398 A KR 20160074398A
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KR
South Korea
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insulating material
material layer
semiconductor chip
layer
semiconductor device
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KR1020150174630A
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요시히코 이케모토
시게노리 사와치
후미히코 다니구치
아키오 가쓰마타
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가부시키가이샤 제이디바이스
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Publication date
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Abstract

지지체로서 금속 평판을 사용했을 경우에 있어서도 금속 평판에 있어서의 와전류의 발생을 저감하고, 반도체 장치의 RF 회로의 Q값을 향상시킨 반도체 장치의 제공. 금속 평판(1)과, 상기 금속 평판(1)의 한쪽의 주면에 형성된 제1 절연 재료층(4a)과, 제1 절연 재료층(4a)의 표면에 접착층(3)을 개재하여 소자 회로면을 위로하여 탑재된 반도체 칩(2)과, 반도체 칩(2) 및 그 주변을 밀봉하는 제2 절연 재료층(4b)과, 제2 절연 재료층(4b) 내에 마련되고, 일부가 상기 반도체 칩(2)의 주변 영역에 연장된 배선층(5)과, 제2 절연 재료층(4b) 내에 마련되고, 반도체 칩(2)의 소자 회로면의 전극(22)과 배선층(5)을 접속하는 도전부(6)와, 배선층(5) 상에 형성된 외부 전극(7)을 구비하는 것을 특징으로 하는 반도체 장치.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 대형의 패널 스케일로 박막 배선 공정 및 조립 공정을 행하는, 패널 스케일 팬-아웃 패키지(Panel scale Fan-out package) 구조를 가지는 반도체 장치에 관한 것이다.
최근의 전자 기기의 고기능화 및 경박 단소화(輕薄短小化)의 요구에 수반하여, 전자 부품의 고밀도 집적화, 나아가서는 고밀도 실장화가 진행되고 있고, 이들 전자 기기에 사용되는 반도체 장치는 종래보다 더 소형화가 진행되고 있다.
LSI 유닛이나 IC 모듈과 같은 반도체 장치를 제조하는 방법으로서는, 우선, 유지판 위에, 전기 특성 시험에서 양품(양품)으로 판정된 반도체 칩의 복수개를, 소자 회로면을 아래로 하여 소정의 배열로 배치하여 붙인 후, 그 위에, 예를 들면 수지 시트를 배치하고 가열·가압하여 몰드한 후 복수개의 반도체 칩을 일괄하여 수지 밀봉하고, 다음에, 유지판을 벗겨서, 수지 밀봉체를 소정의 형상(예를 들면 원형)으로 절단·가공한 후, 수지 밀봉체에 매립된 반도체 칩의 소자 회로면 상에 절연 재료층을 형성하고, 이 절연 재료층에 반도체 칩의 전극 패드의 위치에 맞추어서 개구를 형성한 후, 절연 재료층의 위에 배선층을 형성함과 함께, 개구 내에 반도체 칩의 전극 패드와 접속하는 도전부(비아(via)부)를 형성하고, 다음에, 솔더-레지스트층의 형성, 외부 전극 단자인 땜납 볼의 형성을 순서대로 행한 후, 반도체 칩을 1개씩 절단하여 개별화하여 반도체 장치를 완성하는 방법이 있다(예를 들면, 특허문헌 1 참조).
그러나, 이와 같이 하여 얻어지는 종래의 반도체 장치에 있어서는, 복수개의 반도체 칩을 일괄하여 수지 밀봉할 때에, 수지가 경화에 의해 수축하고, 또한 그 수축량이 반드시 설계대로 되지 않기 때문에, 반도체 칩의 배열 위치에 따라서는, 수지 경화 후의 위치가 설계 위치로부터 어긋나는 일이 있고, 이 위치 차이가 생긴 반도체 칩에서는, 절연 재료층의 개구에 형성되는 비아부와 반도체 칩의 전극 패드에 위치 차이가 생기기 때문에, 접속 신뢰성이 저하된다고 하는 문제가 있었다.
이 과제를 해결한 반도체 장치가 특허문헌 2에 기재되어 있다.
이 장치의 기본적인 구조를 도 8에 나타낸다.
반도체 장치(20)는, 금속으로부터 구성되는 지지판(금속 평판)(1)을 구비하고 있고, 그 한쪽의 주면(主面)에, 반도체 칩(2)이 소자 회로면(표측면(表側面))을 위로하여 배치되고, 소자 회로면과 반대측의 면(이측면(離側面))이 접착제(3)에 의해 금속 평판(1)에 고착되어 있다. 그리고, 금속 평판(1)의 주면 전체에는, 반도체 칩(2)의 소자 회로면을 덮도록 하여 절연 재료층(4)이 1층만 형성되어 있다. 이 단층의 절연 재료층(4) 위에는, 구리 등의 도전성 금속으로 이루어지는 배선층(5)이 형성되어 있고, 그 일부는 반도체 칩(2)의 주변 영역에까지 인출되고 있다. 또한, 반도체 칩(2)의 소자 회로면 상에 형성된 절연 재료층(4)에는, 반도체 칩(2)의 전극 패드(도시하지 않음)와 배선층(5)을 전기적으로 접속하는 도전부(비아부)(6)가 형성되어 있다. 이 도전부(6)는, 배선층(5)과 일괄하여 형성되어서 일체화되어 있다. 또한, 배선층(5)의 소정의 위치에는 외부 전극인 땜납 볼(7)이 복수개 형성되어 있다. 또한, 절연 재료층(4)의 위, 및 땜납 볼(7)의 접합부를 제외한 배선층(5)의 위에는, 배선 보호층(솔더-레지스트층)(8)이 형성되어 있다.
이 장치는 최근, 더욱 요구가 높아지고 있는 전자 부품의 고밀도화, 경박 단소화에 크게 공헌하는 것이다.
일본 공개특허공보 2003-197662호 일본 공개특허공보 2010-219489호
특허문헌 2에 기재의 것으로는 제조 공정 내에 있어서의 반도체 장치의 휨을 저감하기 위해서, 지지체로서 SUS나 42알로이 등으로 이루어지는 두꺼운 경질의 금속 평판을 사용하고 있다.
그리고, 상기 금속 평판에서, 최근의 LSI에서는, 그 내부 탑재 소자로서, MOS 트랜지스터, 바이폴러 트랜지스터 등의 능동 소자 외에, 저항, 콘덴서, 인덕터 등의 수동 소자를 형성하는 것이 중요해지고 있다.
그러나, 금속 평판은, LSI 칩 상에 형성되는 RF 회로, 예를 들면 LNA(Low Noise Amplifier)나 VCO(Voltage Controlled Oscillator)로 사용되는 인덕터의 특성을 악화시키고, 디바이스의 성능을 저하하는 문제가 있다. 금속 평판을 금속 이외의 재료로 하는 선택도 있지만, 방열 특성이나 PKG의 휨이 악화되기 때문에, 경질의 금속을 사용하고 있는 것이 현재의 상태이다.
본 발명은, 지지체로서 금속 평판을 사용해도 금속 평판에 있어서의 와전류의 발생을 저감하고, 반도체 장치의 RF 회로의 Q값을 향상시킨 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명자들은, 예의 검토를 진행시킨 결과, 지지체로서의 금속 평판과 반도체 칩의 사이에 절연 재료를 개재시키는 것으로 상기 과제를 해결할 수 있는 것을 발견하여 본 발명을 완성했다.
즉, 본 발명은 이하에 기재하는 바와 같다.
(1) 금속 평판과,
상기 금속 평판의 한쪽의 주면에 형성된 제1 절연 재료층과,
상기 제1 절연 재료층의 표면에 접착층을 개재하여 소자 회로면을 위로 하여 탑재된 반도체 칩과,
상기 반도체 칩 및 그 주변을 밀봉하는 제2 절연 재료층과,
상기 제2 절연 재료층 내에 마련되고, 일부가 상기 반도체 칩의 주변 영역에 연장된 배선층과,
제2 절연 재료층 내에 마련되고, 상기 반도체 칩의 소자 회로면의 전극과 상기 배선층을 접속하는 도전부와,
상기 배선층 상에 형성된 외부 전극을 구비한 것을 특징으로 하는 반도체 장치.
(2) 금속 평판과,
상기 금속 평판의 한쪽의 주면에 형성된 제1 절연 재료층과,
반도체 칩과,
상기 반도체 칩 및 그 주변을 밀봉하는 제2 절연 재료층과,
상기 제2 절연 재료층 내에 마련되고, 일부가 상기 반도체 칩의 주변 영역에 연장된 배선층과,
상기 제2 절연 재료층 내에 마련되고, 상기 반도체 칩의 소자 회로면의 전극과 상기 배선층을 접속하는 도전부와,
상기 절연 재료층 내에 마련되고, 상기 배선층에 전기 접속하고 있는 금속 비아를 포함하는 반도체 장치로서,
상기 반도체 칩은 복수개로 이루어지고,
금속 평판에 가장 가까운 반도체 칩은 소자 회로면을 위로하여 접착층을 개재하여 상기 제1 절연 재료층의 표면에 고착되어 있고,
그 외의 반도체 칩은 소자 회로면을 상기 금속 박막 배선층 측을 향하여 상기 제2 절연 재료층을 형성하는 절연 재료를 개재하여 적층되어 있는 것을 특징으로 하는 반도체 장치.
(3) 상기 복수의 반도체 칩은, 반도체 칩의 RF 회로의 위치가 인접하는 반도체 칩과 중첩되지 않게 배치되어 있는 것을 특징으로 하는 상기 (2)에 기재된 반도체 장치.
(4) 상기 제1 절연 재료층의 두께가 20μm 이상인 것을 특징으로 하는 상기 (1) ~ (3)의 어느 하나에 기재된 반도체 장치.
(5) 상기 제1 절연 재료층이 2층 이상의 절연 재료층으로 이루어지는 것을 특징으로 하는 상기 (1) ~ (4)의 어느 하나에 기재된 반도체 장치.
(6) 상기 금속 평판은 상기 반도체 칩에 대향하는 부분이 오목 형상부를 가지고 있고, 상기 오목 형상부에 제1 절연 재료가 충전되어 있는 것을 특징으로 하는 상기 (1) ~ (4)의 어느 하나에 기재된 반도체 장치.
본 발명의 반도체 장치는 이하에 기재하는 바와 같은 효과를 가질 수 있다.
·금속판을 이용한 반도체 장치의 RF 회로(인덕터 등)의 Q값을 향상시킬 수 있다.
도 1은 본 발명의 실시형태 1의 반도체 장치의 단면도이다.
도 2는 본 발명의 실시형태 1의 반도체 장치의 다른 형태를 나타내는 단면도이다.
도 3은 금속 평판과 반도체 칩의 사이에 있는 절연 재료층의 두께와 Q값과의 관계를 나타내는 도이다.
도 4는 본 발명의 실시형태 2의 반도체 장치의 단면도이다.
도 5는 본 발명의 실시형태 3의 반도체 장치의 단면도이다.
도 6은 본 발명의 실시형태 4의 반도체 장치의 단면도이다.
도 7은 본 발명의 실시형태 5의 반도체 장치의 단면도이다.
도 8은 종래의 반도체 장치의 단면도이다.
도 9는 종래의 반도체 장치에 있어서의 RF 회로가 발생하는 자속(磁束)의 작용을 설명하는 도이다.
이하, 본 발명을 실시하기 위한 형태에 대해서 설명한다. 다만, 이하의 기재에서는 실시형태를 도면에 근거하여 설명하는데, 이들 도면은 도해를 위해서 제공되는 것이며, 본 발명은 이들 도면에 나타난 것으로 한정되는 것은 아니다.
우선, 종래의 반도체 장치를 나타내는 도 9에 근거하여, 반도체 장치에 있어서의 RF 회로의 성능이 저하하는 원인에 대해서 설명한다.
이하에서는, 반도체 기판으로서 Si 기판을 사용하고, RF 회로로서 인덕터를 사용했을 경우를 예로 들어서 설명한다.
반도체 장치를 동작시키면 인덕터(23)에 전류가 흐른다.
인덕터(23)에 전류가 흐르면 도면의 화살표에 나타내는 자속(자계)(M)이 발생한다.
발생한 자속(M)이 Si 기판(21) 내에 들어가면 Si는 반도체이기 때문에, Si 기판(21) 내에 화살표로 나타내는 제1의 와전류(C1)가 발생하고 제1의 전력 손실이 일어난다.
또한, 마찬가지로 금속 평판(1)에도 자속이 걸리기 때문에, 제2의 와전류(C2)가 발생하고 제2의 전력 손실이 일어난다.
반도체 칩(2)이 얇을수록, 금속 평판(1)이 인덕터(23)와 가까워져서 금속 평판(1)에 와전류가 발생하기 쉬워지고 전력 손실이 커진다. 대형의 패널 스케일로 박막 배선 공정 및 조립 공정을 행하는, 패널 스케일 팬-아웃 패키지 구조를 가지는 반도체 장치에 있어서는 반도체 칩(2)의 두께는 50μm 두께로 얇기 때문에 와전류가 발생하기 쉽다.
상기와 같이 인덕터(23)가 발생하는 자속(M)에 의해서 Si 기판(21) 및 금속 평판(1)에서 와전류(C1, C2)가 발생하여 전력 손실이 커지고, 지지체로서 금속 평판을 이용하지 않는 반도체 장치에 비해서 인덕터의 특성을 나타내는 Q값을 저하시켜 버린다.
Q값은 인덕터의 성능 지표의 하나이며, 인덕터에 있어서 발생하는 전력 손실의 정도를 나타내는 것이다. Q값이 클수록 인덕터의 전력 손실이 적고 고성능인 인덕터라고 말할 수 있다. Q값의 향상은 고주파의 신호를 처리하는 집적 회로(RF IC)의 성능 향상에 매우 중요하다. 특히 저소비 전력이 요구되는 휴대 전화 등의 기기에 있어서는 인덕터의 Q값이 약간 개선하는 것에 의해서도, 소비 전류를 큰 폭으로 저감할 수 있기 때문에, Q값이 높은 고성능인 인덕터가 필요하게 된다.
본 발명의 반도체 장치에 있어서는, 반도체 장치에 있어서의 지지체로서의 금속 평판과 이 금속 평판에 의해서 지지되는 반도체 칩의 사이에 절연 재료층을 개재시키는 것에 의해서, 반도체 장치에 구비되어 있는 인덕터의 Q값의 저하를 방지하는 것이다.
(실시형태 1)
도 1은 본 발명에 관한 반도체 장치의 실시형태를 나타내는 종단면도이다.
도 1에 나타난 반도체 장치(20)는, 금속 평판(1), 반도체 칩(2), 절연 재료층(4a), 절연 재료층(4b), 배선층(5), 도전부(6) 및 외부 전극(7)을 구비하고 있다.
반도체 칩(2)은 실리콘 기판(21), 전극(22), 인덕터(23), 패시베이션막(24)을 가진다. 패시베이션막(24)은 반도체를 불순물의 침입으로부터 보호하는 기능을 가지고, 예를 들면, 산화실리콘막(SiO2), 질화실리콘막(SiN), 폴리이미드막(PI)으로 형성되어 있다.
금속 평판(1)의 한쪽의 주면(主面)은 그 전체면에 제1 절연 재료층(4a)이 형성되어 있다.
이 제1 절연 재료층(4a)의 표면에 반도체 칩(2)의 소자 회로면과 반대측의 면이 접착제(3)에 의해서 고착되어 있다.
제1 절연 재료층(4a)의 표면에 고착된 반도체 칩(2)의 소자 회로면 상 및 금속 평판(1)의 주면 상에 연접(連接)하여 제2 절연 재료층(4b)이 형성되어 있다.
반도체 칩(2)의 소자 회로면에 배치된 전극(22) 상의 제2 절연 재료층(4b)에는 개구가 형성되어 있다. 이 개구 내에는 반도체 칩의 전극(22)과 접속되도록 도전부(6)가 형성되어 있다. 이 도전부(6)는, 상기 제2 절연 재료층(4b) 상에 형성되고, 일부가 반도체 칩(2)의 주변 영역에 연장된 배선층(5)과 전기적으로 접속되어 있다.
또한, 배선층(5)은 외부 전극(7)과 전기적으로 접속되어 있다.
그리고, 절연 재료층(4b)의 위, 및 외부 전극(7)의 접합부를 제외한 배선층(5)의 위에는, 배선 보호층(8)이 형성되어 있다. 배선 보호층(8)은 절연 재료층(4b)의 절연 재료와 동종의 재료로 형성해도 좋고, 다른 종류의 재료로 형성해도 좋다.
도 2는 도 1에 나타낸 반도체 장치에 있어서, 제1 절연 재료층(4a)의 두께를 보다 크게 한 것이다.
제1 절연 재료층(4a)의 두께를 보다 크게 하는 것으로써, 인덕터(23)와 금속 평판(1)과의 거리가 멀어지고, 인덕터(23)가 발생하는 자속에 의해서 금속 평판(1)에 발생하는 와전류가 적어지고, 인덕터의 Q값의 저하를 방지할 수 있다.
도 3의 (a)은 도 2에 나타낸 반도체 장치에 있어서, 제1 절연 재료층(4a)의 두께를 변화시켰을 때의 주파수와 Q값과의 관계를 나타낸 그래프이며, 도 2의 (b)는 그 부분 확대도이다. 또한, 종래예는 제1 절연 재료층(4a)을 마련하지 않은 것이다.
도 3에 나타난 결과로부터, 제1 절연 재료층(4a)을 마련하는 것에 의해서, 종래의 것보다 Q값이 향상하는 것, 및 제1 절연 재료층(4a)의 두께가 증가함에 따라서 Q값이 향상하는 것, 즉 전력 손실이 작아지는 것을 알 수 있다. 제1 절연 재료층(4a)을 마련하는 것에 의해서, 인덕터(23)와 금속 평판(1)과의 거리가 멀어지고, 인덕터(23)가 발생하는 자속에 의해서 금속 평판(1)에 발생하는 와전류가 적어지기 때문에 인덕터의 Q값을 저하시키는 일이 없기 때문이다.
또한, 도 3의 (b)에 나타내는 바와 같이, 제1 절연 재료층(4a)의 두께를 20μm 이상으로 하는 것으로써 종래예에 대해서 5% 이상의 Q값의 향상 효과가 얻어지는 것을 알 수 있다.
(실시형태 2)
도 4는, 본 발명의 실시형태 2의 반도체 장치의 단면도이다.
도 4는 도 1에 나타낸 반도체 장치에 있어서, 제1 절연 재료층(4a)을 절연 재료층(4a1) 및 절연 재료층(4a2)의 2층으로부터 구성한 것이다. 또한, 절연 재료층을 3층 이상으로 해도 좋다. 또한, 복수층의 절연 재료층의 각각은 동종의 재료라도 다른 종류의 재료라도 좋다. 복수층의 절연 재료층을 이용하는 것에 의해서 제1 절연 재료층의 두께를 두껍게 할 수 있고, 인덕터(23)와 금속 평판(1)과의 거리가 멀어지고, 인덕터(23)가 발생하는 자속에 의해서 금속 평판(1)에 발생하는 와전류가 적어지고, 인덕터의 Q값의 저하를 방지할 수 있다.
(실시형태 3)
도 5는, 본 발명의 실시형태 3의 반도체 장치의 단면도이다.
본 실시 형태의 반도체 장치의 구성은 도 1에 나타낸 반도체 장치에 있어서 금속 평판의 구조를 변경한 것이다.
도 5에 나타내는 바와 같이 금속 평판(1)의 반도체 칩(2)에 대향하는 측의 면에 오목 형상부(11)가 형성되어 있다. 이 오목 형상부(11)에 제1 절연 재료가 충전되면, 제1 절연 재료층(4a)의 두께가 오목 형상부(11)의 깊이 분만큼 증가하고, 금속 평판(1)과 반도체 칩(2)과의 거리가 더 멀어진다. 이 때문에, 본 실시 형태의 반도체 장치는 도 2에 나타낸 반도체 장치에 비해서 반도체 장치 전체의 두께를 증가시키는 일 없이 와전류의 발생을 보다 효과적으로 억제할 수 있다.
(실시형태 4)
도 6은, 본 발명의 실시형태 4의 반도체 장치의 단면도이다.
본 실시 형태의 반도체 장치는, 2개의 반도체 칩(2)(제1 반도체 칩(2a) 및 제2 반도체 칩(2b))이 적층·배치된 구조를 가진다.
실시형태 1에서 나타낸 것과 마찬가지로 금속 평판(1)의 한쪽의 주면에 제1 절연 재료층(4a)이 형성되어 있다.
이 제1 절연 재료층(4a)의 표면에 제1 반도체 칩(2a)의 소자 회로면과 반대측의 면이 접착제(3a)에 의해서 고착되어 있다.
제1 절연 재료층(4a)의 표면에 고착된 반도체 칩(2a)의 소자 회로면 상 및 금속 평판(1)의 주면 상에 연접하여 제2 절연 재료층(4b1)이 형성되고, 반도체 칩(2a)이 밀봉되어 있다.
반도체 칩(2a)의 소자 회로면에 배치된 전극(22) 상의 제2 절연 재료층(4b1)에는 개구가 형성되어 있다. 이 개구 내에는 반도체 칩(2a)의 전극(22)과 접속되도록 도전부(6a)가 형성되고, 이 도전부(6a)는, 상기 제2 절연 재료층(4b1) 상에 형성되고, 일부가 반도체 칩(2)의 주변 영역에 연장된 제1 배선층(5a)과 전기적으로 접속되어 있다.
또한, 제2 절연 재료층(4b1)의 표면에는 제2 반도체 칩(2b)이 소자 회로면과 반대측의 면이 접착제(3b)에 의해서 고착되어 있다.
그리고, 반도체 칩(2b)의 소자 회로면 상, 제2 절연 재료층(4b1)의 표면, 및 후술하는 층간 비아부(10)의 접속부를 제외한 제1의 배선층(5a)의 위에는, 제2 절연 재료층(4b2)이 형성되어 있다.
또한, 제2 절연 재료층(4b1)의 재료와 제2 절연 재료층(4b2)의 재료는 동종의 것이라도 좋고 다른 종류의 것이라도 좋다.
반도체 칩(2b)의 소자 회로면에 배치된 전극(22) 상의 제2 절연 재료층(4b2)에는 개구가 형성되어 있다. 이 개구 내에는 반도체 칩(2b)의 전극(22)과 접속되도록 도전부(6b)가 형성되고, 이 도전부(6b)는, 상기 제2 절연 재료층(4b2) 상에 형성되고, 일부가 반도체 칩(2b)의 주변 영역에 연장된 제2 배선층(5b)과 전기적으로 접속되어 있다.
또한, 제2의 반도체 칩(2b)의 주변 영역에 있어서는, 제2 절연 재료층(4b2)에 개구가 형성되고, 이 개구 내에 제1 배선층(5a)과 제2 배선층(5b)을 전기적으로 접속하는 층간 비아부(10)가 형성되어 있다. 또한, 제2 배선층(5b)의 소정의 위치에는, 땜납 볼 등의 외부 전극(7)이 형성되어 있고, 제2 절연 재료층(4b2)의 위 및 외부 전극(7)의 접합부를 제외한 제2 배선층(5b)의 위에는, 배선 보호층(8)이 형성되어 있다.
또한, 제2 절연 재료층(4b1)의 위 및 층간 비아부(10)의 접속부를 제외한 제1 배선층(5a)의 위에는, 층간 절연 보호막을 마련해도 좋다.
이와 같이 구성되는 실시형태 4에 있어서는, 도 1에 나타낸 반도체 장치와 마찬가지로 Q값의 향상 효과가 얻어진다
또한, 2개의 반도체 칩(2a, 2b)이 적층·배치된 구조를 하고 있으므로, 각 반도체 칩(2)의 전극과 배선층과의 접속 신뢰성이 높고, 전극의 미세화에의 대응이 가능한 반도체 장치를, 높은 수율로 염가로 얻을 수 있다.
또한, 본 실시 형태에 있어서도, 실시형태 3에 있어서와 마찬가지로, 금속 평판(1)의 반도체 칩(2)에 대향하는 측의 면에 오목 형상부(11)를 형성하고, 이 오목 형상부(11)에 제1 절연 재료가 충전되어도 좋다. 이와 같이 하는 것으로써 제1 절연 재료층(4a)의 두께를 오목 형상부(11)의 깊이 분만큼 증가시켜서, 금속 평판(1)과 반도체 칩(2)과의 거리가 더 멀어지게 하고, 와전류의 발생을 보다 효과적으로 억제할 수 있다.
또한, 실시형태 4에서는 2개의 반도체 칩(2)을 적층·배치한 구조를 나타냈는데, 3개 이상의 반도체 칩이 적층·배치된 구조라도 좋다. 3개 이상의 반도체 칩의 적층 구조에서는, 제2의 배선층(5b)의 위에, 상기한 제2의 반도체 칩(2b)과 제2의 절연 재료층(4), 제2의 배선층(5b) 및 적층간 비아부(10)의 적층 구조와 마찬가지의 구조가, 반도체 칩의 수만큼 중첩된다. 그리고, 최상층의 배선층 상에 배선 보호층이 형성됨과 함께 소정의 위치에 외부 전극(7)이 형성되어서, 반도체 장치가 완성된다.
(실시형태 5)
도 7은, 본 발명의 실시형태 5의 반도체 장치의 단면도이다.
상기 실시형태 4의 반도체 장치에 있어서는 제1 반도체 칩(2a)과 제2 반도체 칩(2b)이 수평 방향으로 중첩된 상태로 배치되어 있다. 그러나, 이러한 배치로 하면 도 6에 나타낸 바와 같이, 제1 반도체 칩 내에 마련된 인덕터(23)가 발생하는 자속에 의해서 제2 반도체 칩(2b)의 Si 기판 내에 제3의 와전류(C3)가 발생하고 제3의 전력 손실이 일어난다.
도 7에 상기 실시형태 4에 있어서의 제3의 와전류(C3)의 발생을 방지하는 것을 가능하게 한 실시형태 5의 반도체 장치를 나타낸다.
도 7에 나타내는 반도체 장치에 있어서는 제1 반도체 칩(2a)의 인덕터(23)의 수평 위치와 제2 반도체 칩(2b)의 수평 위치가 중첩되지 않는 배치로 한 것이다.
이와 같이 배치하는 것으로써 제1 반도체 칩(2a)의 인덕터(23)가 발생하는 자속은 제2 반도체 칩(2b)의 Si 기판 내에 제3의 와전류가 발생하는 일이 없다. 이 때문에, 실시형태 3의 반도체 장치는 실시형태 2의 반도체 장치에 비해서 인덕터의 Q값이 향상한다.
1: 금속 평판
2: 반도체 칩
2a: 제1 반도체 칩
2b: 제2 반도체 칩
21: 실리콘 기판
22: 전극
23: RF 회로(인덕터)
24: 패시베이션막
3, 3a, 3b: 접착층
4: 절연 재료층
4a: 제1 절연 재료층
4b1, 4b2: 제2 절연 재료층
5: 배선층
5a: 제1 배선층
5b: 제2 배선층
6, 6a, 6b: 도전부
7: 외부 전극, 땜납 볼
8: 배선 보호층
10: 층간 비아부
11: 오목 형상부
20: 반도체 장치
C1: 제1의 와전류
C2: 제2의 와전류
C3: 제3의 와전류
M: 자속

Claims (6)

  1. 금속 평판과,
    상기 금속 평판의 한쪽의 주면(主面)에 형성된 제1 절연 재료층과,
    상기 제1 절연 재료층의 표면에 접착층을 개재하여 소자 회로면을 위로하여 탑재된 반도체 칩과,
    상기 반도체 칩 및 그 주변을 밀봉하는 제2 절연 재료층과,
    상기 제2 절연 재료층 내에 마련되고, 일부가 상기 반도체 칩의 주변 영역에 연장된 배선층과,
    제2 절연 재료층 내에 마련되고, 상기 반도체 칩의 소자 회로면의 전극과 상기 배선층을 접속하는 도전부와,
    상기 배선층 상에 형성된 외부 전극를 구비한 것을 특징으로 하는 반도체 장치.
  2. 금속 평판과,
    상기 금속 평판의 한쪽의 주면에 형성된 제1 절연 재료층과,
    반도체 칩과,
    상기 반도체 칩 및 그 주변을 밀봉하는 제2 절연 재료층과,
    상기 제2 절연 재료층 내에 마련되고, 일부가 상기 반도체 칩의 주변 영역에 연장된 배선층과,
    상기 제2 절연 재료층 내에 마련되고, 상기 반도체 칩의 소자 회로면의 전극과 상기 배선층을 접속하는 도전부와,
    상기 절연 재료층 내에 마련되고, 상기 배선층에 전기 접속하고 있는 금속 비아를 포함하는 반도체 장치로서,
    상기 반도체 칩은 복수개로 이루어지고,
    금속 평판에 가장 가까운 반도체 칩은 소자 회로면을 위로하여 접착층을 개재하여 상기 제1 절연 재료층의 표면에 고착되어 있고,
    그 외의 반도체 칩은 소자 회로면을 상기 금속 박막 배선층 측을 향하여 상기 제2 절연 재료층을 형성하는 절연 재료를 개재하여 적층되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 복수의 반도체 칩은, 반도체 칩의 RF 회로의 위치가 인접하는 반도체 칩과 중첩되지 않게 배치되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제1 절연 재료층의 두께가 20μm 이상인 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제1 절연 재료층이 2층 이상의 절연 재료층으로 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 금속 평판은 상기 반도체 칩에 대향하는 부분이 오목 형상부를 가지고 있고, 상기 오목 형상부에 제1 절연 재료가 충전되어 있는 것을 특징으로 하는 반도체 장치.
KR1020150174630A 2014-12-18 2015-12-09 반도체 장치 KR20160074398A (ko)

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