KR20160031416A - 동적으로 바이어스되는 기저대역 전류 증폭기를 위한 장치 및 방법 - Google Patents
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Abstract
본 발명은 동적으로 바이어스되는 기저대역 전류 증폭기에 관한 것이다. 본 발명의 동적으로 바이어스되는 기저대역 전류 증폭기는 양의 출력 및 음의 출력을 갖는 입력 인터페이스, 출력 버스를 갖는 제어기, 제1 입력, 제2 입력, 제어 입력, 양의 출력 및 음의 출력을 갖는 가변 저항 네트워크, 제1 입력, 제2 입력, 제3 입력, 제1 출력, 그리고 제2 출력을 갖는 증폭기 스테이지, 제1 입력, 제2 입력, 제3 입력, 그리고 출력을 갖는 하이브리드 차동 포락선 검출기 및 전파 정류기, 입력, 제1 출력 및 제2 출력을 갖는 트랜스컨덕터, 제1 입력, 제2 입력, 그리고 제3 입력을 갖는 제1 가변 트랜지스터, 제1 입력, 제2 입력, 그리고 제3 입력을 갖는 제2 가변 트랜지스터, 제1 입력, 제2 입력, 그리고 제3 입력을 갖는 제3 가변 트랜지스터, 그리고 제1 입력, 제2 입력, 그리고 제3 입력을 갖는 제4 가변 트랜지스터를 포함한다.
Description
본 발명은 동적으로 바이어스되는 기저대역 전류 증폭기에 관한 것으로, 더 상세하게는 바이어스 전류가 신호 스윙에 기반하여 자동으로 조절되어 전력 효율을 향상시키는 전류 증폭기에 관한 것이다.
무선 통신의 분야에서 사용되는 전자 시스템은 2세대(2G), 3세대(3G), 4세대(4G) 셀룰러 무선 집적 회로, 와이파이, 블루투스, 지그비 무선 집적 회로 등을 포함한다. 이러한 시스템은 수신기에서 무선 주파수(RF, Radio Frequency) 다운-컨버터의 후단에 또는 송신기에서 무선 주파수 업-컨버터의 전단에 위치하는 기저대역 섹션을 포함한다.
기저대역 섹션은 동상(in-phase) 스트림(I-스트림) 및 직각위상(quadrature-phase) 스트림(Q-스트림)의 두 개의 경로들로 구성된다.
집적된 다중-모드 다중-대역 송신기는 작은 집적 회로 면적을 차지하고 높은 전력 효율을 유지하면서, 출력 전력, 스펙트럴 재성장(spectral regrowth), 스퓨리어스 방사(spurious emission), 대역외 잡음(out-of-band noise), 이득 범위(gain range)와 연관된 다양한 스펙을 만족하여야 한다. 이러한 송신기는 4G LTE의 경우에 높은 PAPR (Peak-to-Average-Power-Ratio) 뿐 아니라 2G GMSK (Gaussian Minimum Shift Keying)에서도 일정한 포락신호(envelope signal)을 처리할 것이 요구되며, OFDM (Orthogonal Frequency Division Multiplexing) 및 복잡한 변소 스킴의 사용은 PAPR이 6dB에 이르도록 하고 있다.
4G LTE20에서, 기저대역 신호는 18MHz의 채널이 180kHz 대역폭의 100 개의 자원블록(RB, Resource Block)에 의해 차지(100RB/전체RB)되는 광대역, 또는 신호 전력의 모두가 하나의 RB에 집중되는 협대역 중 하나일 수 있다. 신호 또는 적은 수의 RB가 채널 외곽에 인접하여 전송되면, 송신기의 비선형성은 인접한 대역에서 3차(third-order) 및 고차(higher-order) 카운터-상호변조 프로덕트(counter-intermodulation product)의 생성을 유발하며, 송신기가 스퓨리어스 방사 스펙을 만족하지 못할 수 있다.
이러한 스펙을 만족하기 위하여 다양한 아키텍처가 제안된 바 있다. 수동-믹서(passive-mixer) 플러스 구동 증폭기(DA, Drive Amplifier) 기반의 아키텍처에서, DA는 수동-믹서에 의해 생성되는 CIM을 악화시킨다. CIM3는 전류-모드 전력-믹서를 이용하는 것에 의해 DA를 제거함으로써 향상될 수 있다. 그러나, 이러한 전통적인 전력-믹서 기반의 송신기는 클래스-A 모드, 즉 고정된 바이어스 전류로 바이어스된다.
고정-바이어스 시스템에서, 신호경로 회로는 피크 신호 스윙을 선형적으로 통과시킬 수 있을 정도로 충분히 높은 고정된 전류로 바이어스된다. PAPR이 상승함에 따라, 피크 신호 스윙은 적은 빈도로 발생하며, 고정된 바이어스 전류 시스템은 항상 발생하지는 않는 피크 신호 스윙을 처리할 수 있도록 준비함에 따라 불필요하게 전력을 낭비한다.
포락선-추적(ET, Envelope-Tracking)은 RF 전력 증폭기(PA)/구동 증폭기(DA)를 적응적으로 바이어스하는데에 사용되는 기술이다. ET PA는 RF 신호의 포락선을 추적하는 전력-공급 전압을 생성하기 위한 빠르고 선형적은 공급 변조기를 필요로한다. 위상 및 포락선 경로들의 지연들은 낮은 EVM (Error Vector Magnitude) 및 높은 선형성을 유지하기 위해 정합되어야(matched) 하며, 추가 회로를 필요로한다. 포락선-추적은 DA의 바이어스 전류를 변화함으로써 구현될 수 있다. 이 경우, 바이어스 전류는 RF 신호를 제곱(squaring)하는 것에 의해 RF 포락선으로부터 유도될 수 있다. 또한, 포락선 추적 방법은, 포락선 생성의 선형성 및 공급 변조 회로가 전력 증폭기/구동 증폭기의 선형성에 직접적으로 영향을 주는 싱글-엔드(single-end) 기술이다.
ET 방법은, 느리게 변화하는 포락선을 갖는 I-Q 조합된 그리고 업-변환된 RF 신호를 처리하는 RF 회로에 적용된다. 또한, IQ 업-변환기에서, 개별 I 및 Q 기저대역 신호 스트림은 RF 포락선보다 더 임의적인 신호 스윙 변화를 갖는다. 실질적으로, 각 I 및 Q 스트림은 RF 포락선과 비교하여 더 큰 PAPR을 갖는다. 예를 들어, 2G GMSK 신호의 RF 포락선이 일정한 반면, 그 기저의 I 및 Q 스트림은 3dB의 PAPR을 갖는다.
연관 분야에서, 정류(rectification) 회로 및 포락선 검출 회로는 서로 다른 회로 디자인을 갖는 별도의 회로들이며, 하나는 정류(rectification)를 수행하고 다른 하나는 포락선 검출을 수행한다. 연관 분야에서, 정류 및 포락선 검출을 모두 수행하는 회로는 개시된 바 없다. 또한, 정류 회로 및 포락선 검출 회로는 싱글-엔드 입력을 수신하며, 싱글-엔드 출력 전압을 제공한다.
본 발명은 상술된 문제 및 단점을 해결하기 위한 것이다.
본 발명은 동적으로 바이어스되며 전력 효율적인 기저대역 전류 증폭기를 제공한다.
본 발명은 전압 입력 인터페이스 또는 전류 입력 인터페이스 중 하나를 갖는, 동적으로 바이어스되는 기저대역 전류 증폭기를 제공한다.
본 발명은 하이브리드 차동 포락선 검출기 및 전파(full-wave) 정류기를 사용하여 차동 전압 스윙에 기반한 동적인 전류를 생성하는 동적으로 바이어스되는 기저대역 전류 증폭기를 제공하며, 동적인 전류는 기저대역 전류 증폭기를 바이어스하는데에 사용된다.
본 발명은 입력 신호 및 노이즈가 필터링되는 동적으로 바이어스되는 기저대역 전류 증폭기를 제공한다.
본 발명은 필터, 전류, 트랜지스터 사이즈 및 커패시터 사이즈가 각각 디지털적으로 프로그램 가능한 동적으로 바이어스되는 기저대역 전류 증폭기를 제공한다.
본 발명의 실시 예들에 따르면, 포락선 검출 모드 또는 전파 정류 모드로 동작하는 전류 증폭기가 제공된다.
도 1은 본 발명의 실시 예들에 따른 동적으로 바이어스되는 기저대역 전류 증폭기의 회로도이다.
도 2는 본 발명의 실시 예들에 따른 도 1의 입력 인터페이스의 회로도이다.
도 3은 본 발명의 실시 예들에 따른 도 1의 가변 트랜지스터의 회로도이다.
도 4는 본 발명의 실시 예들에 따른 도 1의 가변 저항 네트워크의 회로도이다.
도 5는 본 발명의 실시 예들에 따른 필터를 포함하는 도 1의 가변 저항 네트워크의 회로도이다.
도 6은 본 발명의 실시 예들에 따른 전류 입력 인터페이스에 대한 필터를 포함하는 도 1의 가변 저항 네트워크의 회로도이다.
도 7은 본 발명의 실시 예들에 따른 도 1의 하이드리드 차동 포락선 검출기 및 전파 정류기의 회로도이다.
도 8은 본 발명의 실시 예들에 따른 도 7의 가변 커패시터의 회로도이다.
도 9a는 본 발명의 실시 예들에 따른 도 1의 트랜스컨덕터의 회로도이다.
도 9b는 본 발명의 실시 예들에 따른 고정된 오프셋 전류를 갖는 도 1의 트랜스컨덕터의 회로도이다.
도 10은 본 발명의 실시 예들에 따른 동적으로 바이어스되는 기저대역 전류 증폭기의 회로도이다.
도 11은 본 발명의 실시 예들에 따른 필터를 포함하는 동적으로 바이어스되는 기저대역 전류 증폭기의 회로도이다.
도 12는 본 발명의 실시 예들에 따른 동적으로 바이어스되는 송신기의 회로도이다.
도 13은 본 발명의 실시 예들에 따른 동적으로 바이어스되는 기저대역 전류 증폭기의 회로도이다.
도 14는 본 발명의 실시 예들에 따른 도 13의 하이브리드 포락선 검출기 및 전파 정류기의 회로도이다.
도 15는 본 발명의 실시 예들에 따른 도 13의 가변 트랜지스터의 회로도이다.
도 16은 본 발명의 실시 예들에 따른 도 13의 가변 커패시터의 회로도이다.
도 17은 본 발명의 실시 예들에 따른 도 13의 트랜스컨덕터의 회로도이다.
도 2는 본 발명의 실시 예들에 따른 도 1의 입력 인터페이스의 회로도이다.
도 3은 본 발명의 실시 예들에 따른 도 1의 가변 트랜지스터의 회로도이다.
도 4는 본 발명의 실시 예들에 따른 도 1의 가변 저항 네트워크의 회로도이다.
도 5는 본 발명의 실시 예들에 따른 필터를 포함하는 도 1의 가변 저항 네트워크의 회로도이다.
도 6은 본 발명의 실시 예들에 따른 전류 입력 인터페이스에 대한 필터를 포함하는 도 1의 가변 저항 네트워크의 회로도이다.
도 7은 본 발명의 실시 예들에 따른 도 1의 하이드리드 차동 포락선 검출기 및 전파 정류기의 회로도이다.
도 8은 본 발명의 실시 예들에 따른 도 7의 가변 커패시터의 회로도이다.
도 9a는 본 발명의 실시 예들에 따른 도 1의 트랜스컨덕터의 회로도이다.
도 9b는 본 발명의 실시 예들에 따른 고정된 오프셋 전류를 갖는 도 1의 트랜스컨덕터의 회로도이다.
도 10은 본 발명의 실시 예들에 따른 동적으로 바이어스되는 기저대역 전류 증폭기의 회로도이다.
도 11은 본 발명의 실시 예들에 따른 필터를 포함하는 동적으로 바이어스되는 기저대역 전류 증폭기의 회로도이다.
도 12는 본 발명의 실시 예들에 따른 동적으로 바이어스되는 송신기의 회로도이다.
도 13은 본 발명의 실시 예들에 따른 동적으로 바이어스되는 기저대역 전류 증폭기의 회로도이다.
도 14는 본 발명의 실시 예들에 따른 도 13의 하이브리드 포락선 검출기 및 전파 정류기의 회로도이다.
도 15는 본 발명의 실시 예들에 따른 도 13의 가변 트랜지스터의 회로도이다.
도 16은 본 발명의 실시 예들에 따른 도 13의 가변 커패시터의 회로도이다.
도 17은 본 발명의 실시 예들에 따른 도 13의 트랜스컨덕터의 회로도이다.
이하에서, 첨부된 도면들을 참조하여 본 발명의 실시 예들이 상세하게 설명된다. 동일한 구성 요소들은 서로 다른 도면들에 도시되더라도 동일한 참조 번호로 참조된다. 후술되는 설명에서, 상세한 구성은 본 발명의 실시 예들의 전체적인 이해를 돕기 위하여 제공된다. 따라서, 당업자가 후술되는 실시 예들을 본 발명의 기술적 사상으로부터 괴리되지 않은 상태에서 다양하게 변경 가능함은 자명하다. 또한, 잘 알려진 기능 및 구성들은 설명의 간결성을 위하여 생략된다. 후술되는 용어들은 본 발명에서 정의된 기능에 따라 고려되며, 사용자 또는 사용자의 의도에 따라 달라질 수 있다. 따라서, 용어들의 정의는 상세한 설명의 전체를 고려하여 정해져야 한다.
본 기재는 첨부된 도면들을 참조하여 설명되는 실시 예들 중에서 다양한 변형을 가질 수 있다. 그러나, 본 발명의 기술적 사상은 실시 예들에 한정되지 않으며, 모든 형태의 응용 및 변경을 포함할 수 있다.
제1, 제2 등과 같은 서수들을 포함하는 용어들이 다양한 구성 요소들을 설명하기 위하여 사용되지만, 구성 요소들은 해당 용어들에 의해 한정되지 않는다. 본 기재의 용어들은 구성 요소들을 구분하기 위하여 사용될 뿐이다. 예를 들어, 본 발명의 기술적 사상으로부터 괴리되지 않으면서, 제1 구성 요소는 제2 구성 요소로 참조될 수 있다. 마찬가지로, 제2 구성 요소는 제1 구성 요소로 참조될 수 있다. 여기에서, "그리고/또는"은 연관된 용어들의 하나 또는 그 이상의 모든 조합들을 포함한다.
여기에 사용되는 용어들은 본 발명의 실시 예들을 설명하기 위한 목적으로만 사용되며, 본 발명을 한정할 의도로 사용되지 않는다. 구체적으로 기재되어 있지 않는 한, 단수형은 복수형을 포함한다. 본 기재에서, "포함한다" 또는 "갖는다"는 용어는 다른 구성의 존재 또는 가능성을 배제하지 않는다.
다르게 정의되지 않으면, 여기에 사용되는 모든 용어들은 당업자에 의해 통상적으로 이해되는 것과 동일한 의미를 갖는다. 이러한 용어들은 통상적인 의미를 가지며, 이상적인 또는 지나치게 넓은 범위로 해석되지 않는다.
후술되는 실시 예들에서 CMOS (Complementary Metal Oxide Semiconductor) FET (Field Effect Transistor), 예를 들어 NMOS 또는 NFET, 또는 PMOS 또는 PFET의 용어들이 사용되지만, 본 발명은 해당 용어들에 한정되지 않는다. 본 발명의 기술적 사상은 다른 기술들, 예를 들어 FinFET, GaAs, InGaAs 등의 반도체 장치들에도 동일하게 적용될 수 있다.]
본 발명의 실시 예들은 동적으로 바이어스되는 기저대역 전류 증폭기를 제공한다. 기저대역 전류 증폭기를 동적으로 바이어스함으로써, 본 발명의 실시 예들은 전류 증폭기가 피크 스윙 신호를 처리하도록 항상 바이어스하지 않는 것에 의해, 더 적은 전력을 소모한다. 또한, 본 발명의 실시 예들에 따른 회로는 별도의 분리된 회로들로 구현된 등가적인 기능들과 비교하여 집적 회로에서 더 적은 면적을 차지한다.
전력-믹서 아키텍처에서, 전압-전류(V2I)의 출력에서 증폭되고 필터링된 기저대역의 I 및 Q 전류들이 활성화된 더블-밸런스(double-balanced) 믹서로 제공된다. 이러한 아키텍처에서, V2I 변환기의 개별적인 I 및 Q 기저대역 블록들이 동적으로 바이어스되면, 밸룬(balun)의 센터탭에 연결된 전원(예를 들어, VDD) 노드로부터의 전체적인 직류(DC) 전력 소비가 감소된다. 동적으로 조절되는 바이어스 전류를 이용하여, 평균 출력 DC 전류가 감소되고, 전력 효율이 더 향상된다.
도 1은 본 발명의 실시 예들에 따른 동적으로 바이어스되는 기저대역 전류 증폭기(100)의 회로도이다.
도 1을 참조하면, 동적으로 바이어스되는 기저대역 전류 증폭기(100)는 입력 인터페이스(103), 가변 저항 네트워크(105), 제1 차동 증폭기(107), 제2 차동 증폭기(109), 제어기(111), 하이브리드 차동 포락선 검출기 및 전파(full-wave) 정류기(113), 트랜스컨덕터(115), 제1 가변 트랜지스터(117), 제2 가변 트랜지스터(119), 제3 가변 트랜지스터(121), 그리고 제4 가변 트랜지스터(123)를 포함한다.
입력 인터페이스(103)는 차동 입력 전압을 제공하는 전압 타입 또는 차동 입력 전류를 제공하는 전류 타입 중 하나로 선택될 수 있다. 전압 타입 입력 인터페이스(103)는 기저대역 증폭기, 필터, 디지털-아날로그 변환기(DAC), 믹서 다운-변환기 등을 포함하며, 차동 출력 전압을 생성할 수 있다. 전류 타입 입력 인터페이스는 기저대역 증폭기, 필터, DAC, 믹서 다운-변환기 등을 포함하며, 차동 출력 전류를 생성할 수 있다. 전류 타입 입력 인터페이스(103)는 도 2에 도시되며, 아래에서 더 상세하게 설명된다.
도 1에서, 가변 저항 네트워크(105)는 입력 인터페이스(103)의 양의 차동 출력에 연결된 양의 입력, 입력 인터페이스(103)의 음의 차동 출력에 연결된 음의 입력, 양의 출력 및 음의 출력을 갖는다. 가변 저항 네트워크(105)는 전압 입력 타임 및 전류 입력 타입일 수 있다. 도 4 및 도 5에서 두 개의 전압 입력 타입 가변 저항 네트워크들(105)이 도시되며, 상세하게 설명된다. 도 6에서 전류 입력 타임 가변 저항 네트워크(105)가 도시되며, 상세하게 설명된다.
도 1에서, 제1 차동 증폭기(107)는 가변 저항 네트워크(105)의 음의 출력에 연결된 양의 입력, 공통 모드 전압(Vcm)을 수신하는 음의 입력, 그리고 출력을 갖는다.
제2 차동 증폭기(109)는 가변 저항 네트워크(105)의 양의 출력에 연결된 양의 입력, 공통 모드 전압(Vcm)을 수신하는 음의 입력, 그리고 출력을 갖는다.
제어기(111)는 가변 저항 네트워크(105), 하이브리드 차동 포락선 검출기 및 전파 정류기(113), 제1 가변 트랜지스터(117), 제2 가변 트랜지스터(119), 제3 가변 트랜지스터(121), 그리고 제4 가변 트랜지스터(123)에 연결된다. 제어기(111)는 가변 저항 네트워크(105) 내의 구성 요소들의 값들을 제어하고, 하이브리드 차동 포락선 검출기 및 전파 정류기(113)가 포락선 검출 모드 또는 전파 정류 모드에 있는지 제어하고, 제1 가변 트랜지스터(117) 및 제2 가변 트랜지스터(119)가 출력 전류를 생성하도록 제어하고, 그리고 제3 가변 트랜지스터(121) 및 제4 가변 트랜지스터(123)가 출력 전류를 미러링(mirroring)하도록 제어한다.
하이브리드 차동 포락선 검출기 및 전파 정류기(113)는 제어기(111)로부터 제어 입력을 수신하는 제1 입력, 입력 인터페이스(103)의 양의 출력에 연결된 제2 입력, 입력 인터페이스(103)의 음의 출력에 연결된 제3 입력, 그리고 트랜스컨덕터(115)의 입력에 연결된 출력을 갖는다. 하이브리드 차동 포락선 검출기 및 전파 정류기(113)는 출력에서 전압(Vout)을 생성한다.
트랜스컨덕터(115)는 하이브리드 차동 포락선 검출기 및 전파 정류기(113)의 출력에 연결된 입력, 제1 출력 및 제2 출력을 갖는다. 트랜스컨덕터(115)는 하이브리드 차동 포락선 검출기 및 전파 정류기(113)의 출력 전압을 전류, 예를 들어 동적 바이어스 전류(Idynamic)로 변환한다. 동적 바이어스 전류(Idynamic)는 사용자에 의해 설정되는 전압(Vbias)의 값에 의해 설정되는 고정된 오프셋 전류 및 사용자에 의해 설정되는 PFET 트랜지스터(M92)에 대한 PFET 트랜지스터들(M87, M98)의 사이즈(예를 들어, 미러링 비율)에 의해 설정되는 Idynamic의 동적 부분의 진폭의 두 가지 부분들로 구성되며, 도 9a를 참조하여 상세하게 설명된다.
전력을 절약하기 위하여, 고정된 오프셋 전류는 감소되고, Idynamic의 동적 부분의 진폭은 증가된다. 반대로, 더 높은 선형성을 제공하기 위하여, 고정된 오프셋 전류는 증가되고, Idynamic의 동적 부분의 진폭은 감소되며, 이는 전력 소비를 증가시킨다. Vbias를 감소시키는 것은 고정된 오프셋 전류를 증가시킨다. Idynamic의 동적 부분의 진폭은 PFET 트랜지스터(M92)에 대한 PFET 트랜지스터들(M97, M98)의 미러링 비율을 증가시키는 것에 의해 증가된다.
제1 가변 트랜지스터(117)는 제어기(111)로부터 제어 신호를 수신하는 제어 입력, 제1 차동 증폭기(107)의 출력에 연결된 입력, 그리고 트랜스컨덕터(115)의 제1 출력에 연결된 입력을 갖는다. 제1 가변 트랜지스터(117), 제2 가변 트랜지스터(119), 제3 가변 트랜지스터(121), 그리고 제4 가변 트랜지스터(123)은 도 3에 도시되며, 더 상세하게 설명된다.
도 1에서, 제2 가변 트랜지스터(119)는 제어기(111)로부터 제어 신호를 수신하는 제어 입력, 제2 차동 증폭기(109)의 출력에 연결된 입력, 그리고 트랜스컨덕터(115)의 제2 출력에 연결된 입력을 갖는다.
제3 가변 트랜지스터(121)는 제어기(111)로부터 제어 신호를 수신하는 제어 입력, 제1 차동 증폭기(107)의 출력에 연결되는 입력, 그리고 출력을 갖는다.
제4 가변 트랜지스터(123)는 제어기(111)로부터 제어 신호를 수신하는 제어 입력, 제2 차동 증폭기(109)의 출력에 연결된 입력 및 출력을 갖는다.
제3 가변 트랜지스터(121) 및 제4 가변 트랜지스터(123)는 Idynamic을 증폭하여, 평균 DC 전류가 동적이지 않은 전류(즉, 고정된 바이어스 전류)를 증폭한 때보다 작아지도록 한다.
도 2는 본 발명의 실시 예들에 따른 입력 공통 모드 전압이 Vcm이 되도록 하는 공통 모드 피드백 회로를 포함하는 도 1의 입력 인터페이스(103)의 회로도이다.
도 2를 참조하면, 입력 인터페이스(103)는 전류 타입 입력 인터페이스이다. 입력 인터페이스(103)는 차동 증폭기(201), 제1 NFET 트랜지스터(M1), 제2 NFET 트랜지스터(M2), 전류-출력 구동 회로(203), 그리고 보상/평균 회로(205)를 포함한다.
차동 증폭기(201)는 Vcm을 수신하는 음의 입력, 보상/평균 회로(205)의 출력에 연결된 양의 입력, 그리고 제1 NFET 트랜지스터(M1)의 게이트에 연결된 출력을 갖는다.
제1 NFET 트랜지스터(M1)는 접지 전위(예를 들어, Vss)에 연결된 소스, 차동 증폭기(201)의 출력에 연결된 게이트, 그리고 전류-출력 구동 회로(203)의 제1 출력 및 보상/평균 회로(205)의 제1 입력에 연결된 드레인을 갖는다. 제1 NFET 트랜지스터(M1)의 드레인은 입력 인터페이스(103)의 양의 출력이다.
제2 NFET 트랜지스터(M2)는 접지 전위(예를 들어, Vss)에 연결된 소스, 차동 증폭기(201)의 출력에 연결된 게이트, 그리고 전류-출력 구동 회로(203)의 제2 출력 및 보상/평균 회로(205)의 제2 입력에 연결된 드레인을 갖는다. 제2 NFET 트랜지스터(M2)의 드레인은 입력 인터페이스(103)의 음의 출력이다.
도 3은 본 발명의 실시 예들에 따른 가변 트랜지스터(예를 들어, 도 1의 제1, 제2, 제3 및 제4 가변 트랜지스터들(117, 119, 121, 123) 및 도 7에서 후술되는 가변 트랜지스터(703))의 회로도이다.
도 3을 참조하면, 각 가변 트랜지스터들(117, 119, 121, 123)은 n개의 NFET 트랜지스터들(M31, M33, ..., M35) 및 n개의 스위치들(301, 303, ..., 305)을 포함한다. 그러나, 본 발명의 실시 예들에 따른 가변 트랜지스터들(117, 119, 121, 123)은 도 3에 도시된 바와 같이 구성되며 NFET 트랜지스터들을 사용하는 것으로 한정되지 않는다. 다른 타입의 트랜지스터들 및 배열들이 가능하며, 일 예가 도 15에 도시된다.
입력은 n개의 스위치들(301, 303, ..., 305) 각각의 제1 입력 터미널에 연결된다. n개의 스위치들(301, 303, ..., 305) 각각의 제2 입력 터미널은 접지 전위(예를 들어, Vss)에 연결된다. n개의 NFET 트랜지스터들(M31, M33, ..., M35) 각각의 게이트는 스위치들(301, 303, ..., 305) 중 하나의 출력 터미널에 연결된다. n개의 NFET 트랜지스터들(M31, M33, ..., M35) 각각의 소스는 접지 전위(예를 들어, Vss)에 연결된다. n개의 NFET 트랜지스터들(M31, M33, ..., M35) 각각의 드레인은 함께 연결되어, 가변 저항 트랜지스터들(117, 119, 121, 123)의 드레인 입력을 형성한다.
제어기(111)로부터의 n개의 제어 비트들을 수신하는 n개의 입력들을 갖는 제어 입력 버스는 n개의 스위치들(301, 303, ..., 305)에 연결되어, n개의 스위치들(301, 303, ..., 305) 각각의 제어 입력은 제어기(111)로부터의 n개의 제어 비트들 중 하나를 수신하며, 이는 입력 또는 접지 전위(예를 들어, Vss) 중 하나가 n개의 NFET 트랜지스터들(M31, M33, ..., M35)의 게이트들 중 하나에 인가되도록 한다. n개의 NFET 트랜지스터들(M31, M33, ..., M35) 중 하나의 게이트에 입력을 인가하는 것은 대응하는 NFET 트랜지스터를 턴-온 하며, n개의 NFET 트랜지스터들(M31, M33, ..., M35) 중 하나의 게이트에 접지 전위(예를 들어, Vss)를 인가하는 것은 대응하는 NFET 트랜지스터를 턴-오프 한다.
제어기(111)로부터 수신되는 제어 비트들은 NFET 트랜지스터들(M31, M33, ..., M35) 중 어느 것이 턴-온 되고 턴-오프 되는지 결정한다. 턴-온되는 NFET 트랜지스터들의 수 및 턴-온되는 NFET 트랜지스터들의 사이즈들은 가변 트랜지스터들(117, 119, 121, 123)이 싱크(sink)할 수 있는 전류를 결정한다. n개의 NFET 트랜지스터들(M31, M33, ..., M35)의 사이즈들은 동일할 수 있으며, 서로 다를 수 있다. 사이즈들이 서로 다르면, 그 차이는 미리 정해진 패턴(예를 들어, 정확도를 위한 사다리 패턴)을 따를 수 있다.
도 4는 본 발명의 실시 예들에 따른 도 1의 가변 저항 네트워크(105)의 회로도이다.
도 4를 참조하면, 가변 저항 네트워크(105)는 전압 타입 입력 인터페이스(103)를 연결하기 위한 것이며, 제1 가변 저항(401) 및 제2 가변 저항(403)을 포함한다. 제1 가변 저항(401)은 가변 저항 네트워크(105)의 양의 입력 및 양의 출력 사이에 연결된다. 제2 가변 저항 네트워크(403)는 가변 저항 네트워크(105)의 음의 입력 및 음의 출력 사이에 연결된다. 제1 가변 저항(401) 및 제2 가변 저항(403)은 입력 전압을 입력 전류로 변환한다.
도 5는 본 발명의 실시 예들에 따른 필터를 포함하는 도 1의 가변 저항 네트워크(105)의 회로도이다.
도 5를 참조하면, 가변 저항 네트워크(105)는 전압 타입 입력 인터페이스(103)를 연결하기 위한 것이며, 제1 가변 저항(501), 제1 가변 커패시터(503), 제2 가변 저항(505), 제2 가변 커패시터(507), 제3 가변 저항(509) 및 제4 가변 저항(511)을 포함한다. 제1 가변 저항(501)의 제1단은 가변 저항 네트워크(105)의 양의 입력에 연결된다. 제1 가변 저항(501)의 제2단은 제1 가변 커패시터(503)의 제2단 및 제3 가변 저항(509)의 제1단에 연결된다. 제1 가변 커패시터(503)의 제2단은 접지 전위(예를 들어, Vss)에 연결되며, 제3 가변 저항(509)의 제2단은 가변 저항 네트워크(105)의 양의 출력에 연결된다. 제2 가변 저항(505)의 제1단은 가변 저항 네트워크(105)의 음의 입력에 연결된다. 제2 가변 저항(505)의 제2단은 제2 가변 커패시터(507)의 제1단 및 제4 가변 저항(511)의 제1단에 연결된다. 제2 가변 커패시터(507)의 제2단은 접지 전위(예를 들어, Vss)에 연결되며, 제4 가변 저항(511)의 제2단은 가변 저항 네트워크(105)의 음의 출력에 연결된다.
제1 가변 저항(501) 및 제1 가변 커패시터(503)는 RC 필터를 형성한다. 제2 가변 저항(505) 및 제2 가변 커패시터(507)는 RC 필터를 형성한다. 낮은 대역폭 신호들을 처리할 때에(예를 들어, 기저대역 대역폭이 100kHz인 2G), RC 필터의 폴(pole)은 필터 대역폭을 감소시키도록 이동되며, 이는 저항 및 커패시터 값들을 증가시키는 것에 의해 이행된다. 높은 대역폭 신호들(예를 들어, 기저대역 대역폭이 1.92MHz인 3G 또는 기저대역 대역폭이 9MHz인 4G LTE20)을 처리할 때에, RC 필터의 폴은 필터 대역폭은 더 큰 대역폭 신호를 통과시킬 수 있도록 이동되며, 이는 커패시터 값을 감소시키는 것에 의해 이행된다. 본 발명의 실시 예들은 RC 필터들을 사용하는 것으로 한정되지 않으며, 대체 가능한 다른 구성들이 사용될 수 있다.
도 6은 본 발명의 실시 예들에 따른 전류 입력 인터페이스를 위한 필터를 포함하는 가변 저항 네트워크(105)의 회로도이다.
도 6을 참조하면, 가변 저항 네트워크(105)는 전류 타입 입력 인터페이스(103)를 연결하기 위한 것이며, 제1 가변 저항(601), 제2 가변 저항(603), 제3 가변 저항(605), 제1 가변 커패시터(607), 그리고 제2 가변 커패시터(609)를 포함한다. 제1 가변 저항(601)은 가변 저항 네트워크(105)의 양의 입력 및 양의 출력 사이에 연결된다. 제2 가변 저항(603)은 가변 저항 네트워크(105)의 음의 입력 및 음의 출력 사이에 연결된다. 제3 가변 저항(605)은 가변 저항 네트워크(105)의 양의 입력 및 음의 입력 사이에 연결된다. 제1 가변 커패시터(607)의 제1단은 가변 저항 네트워크(105)의 양의 입력에 연결된다. 제1 가변 커패시터(607)의 제2단은 접지 전위(예를 들어, Vss)에 연결된다. 제2 가변 커패시터(609)의 제1단은 가변 저항 네트워크(105)의 음의 입력에 연결된다. 제2 가변 커패시터(609)의 제2단은 접지 전위(예를 들어, Vss)에 연결된다.
제3 가변 저항(605), 제1 가변 커패시터(607) 및 제2 가변 커패시터(609)는 필터 네트워크를 형성한다. 본 발명의 실시 예들은 도 6에 도시된 네트워크로 한정되지 않으며, 적절한 필터 네트워크가 사용될 수 있다.
도 7은 본 발명의 실시 예들에 따른 도 1의 하이브리드 차동 포락선 검출기 및 전파 정류기(113)의 회로도이다. 동적으로 바이어스되는 기저대역 전류 증폭기(100)의 입력에서 생성되는 전압은, 차동 입력 전압 스윙에 기반한 동적 전류를 생성하는 하이브리드 차동 포락선 검출기 및 전파 정류기(113)에 의해 감지된다. 동적 전류는 도 9b에 도시되는 바와 같이 전류 변환기에 대한 전압의 입력을 바이어스하도록 고정된 오프셋 전류와 조합될 수 있다.
도 7을 참조하면, 하이브리드 차동 포락선 검출기 및 전파 정류기(113)는 제1 PFET 트랜지스터(M71), 제2 PFET 트랜지스터(M72), 제 NFET 트랜지스터(M73), 제2 NFET 트랜지스터(M74), 제3 NFET 트랜지스터(M75), 제4 NFET 트랜지스터(M76), 제5 NFET 트랜지스터(M77), 가변 트랜지스터(703), 그리고 가변 커패시터(705)를 포함한다. 그러나, 본 발명의 실시 예들은 도 7에 도시된 바와 같이 NFET 트랜지스터들 및 PFET 트랜지스터들을 포함하는 하이브리드 차동 포락선 검출기 및 전파 정류기(113)로 한정되지 않는다. 다른 타입의 트랜지스터들 및 배열들이 가능하며, 일 예가 도 14에 도시되어 있다. 본 발명의 실시 예들에 따른 하이브리드 차동 포락선 검출기 및 전파 정류기(113)는 PFET 만으로, NFET 만으로, 또는 CMOS, NMOS, PMOS, 바이폴라, FinPET, GaAs, InGaAs 등과 같은 다른 적절한 트랜지스터들을 이용하여 구현될 수 있다.
제1 PFET 트랜지스터(M71)는 전원 전압(예를 들어, VDD)에 연결된 소스, 그리고 자신의 드레인, 제2 PFET 트랜지스터(M72)의 게이트, 제1 NFET 트랜지스터(M73)의 드레인 및 제2 NFET 트랜지스터(M74)의 드레인에 연결된 게이트를 갖는다.
제2 PFET 트랜지스터(M72)는 전원 전압(예를 들어, VDD)에 연결된 소스, 제1 PFET 트랜지스터(M71)의 게이트에 연결된 게이트, 그리고 제3 NFET 트랜지스터(M75)의 드레인 및 제1 NFET 트랜지스터(M77)의 게이트에 연결된 드레인을 갖는다.
제1 NFET 트랜지스터(M73)는 제1 PFET 트랜지스터(M71)의 드레인, 제2 NFET 트랜지스터(M74)의 드레인, 제1 PFET 트랜지스터(M71)의 드레인 및 게이트, 그리고 제2 PFET 트랜지스터(M72)의 게이트에 연결된 드레인을 갖는다. 제1 NFET 트랜지스터(M73)의 소스는 제2 NFET 트랜지스터(M74)의 소스, 제3 NFET 트랜지스터(M75)의 소스, 그리고 제4 FET 트랜지스터(M76)의 드레인에 연결된다. 제1 NFET 트랜지스터(M73)의 게이트는 하이브리드 차동 포락선 검출기 및 전파 정류기(113)의 양의 터미널이며, 양의 차동 입력 전압(예를 들어, VIN,P)을 수신한다.
제2 NFET 트랜지스터(M74)는 제1 PFET 트랜지스터(M71)의 드레인 및 게이트, 제2 PFET 트랜지스터(M72)의 게이트, 그리고 제1 NFET 트랜지스터(M73)의 드레인에 연결된 드레인을 갖는다. 제2 NFET 트랜지스터(M74)의 소스는 제1 NFET 트랜지스터(M73)의 소스, 제3 NFET 트랜지스터(M75)의 소스, 그리고 제4 NFET 트랜지스터(M76)의 드레인에 연결된다. 제2 NFET 트랜지스터(M74)의 게이트는 하이브리드 차동 포락선 검출기 및 전파 정류기(113)의 음의 터미널이며, 음의 차동 입력 전압(예를 들어, VIN,N)을 수신한다.
제3 NFET 트랜지스터(M75)는 제1 NFET 트랜지스터(M73)의 소스, 제2 NFET 트랜지스터(M74)의 소스, 그리고 제4 NFET 트랜지스터(M76)의 드레인에 연결된 소스를 갖는다. 제3 NFET 트랜지스터(M75)의 드레인은 제2 PFET 트랜지스터(M72)의 드레인 및 제5 NFET 트랜지스터(M77)의 게이트에 연결된다. 제3 NFET 트랜지스터(M75)의 게이트는 제5 NFET 트랜지스터(M77)의 소스, 가변 트랜지스터(703)의 드레인, 그리고 가변 커패시터(705)의 제1 터미널 입력에 연결된다. 하이브리드 차동 포락선 검출기 및 전파 정류기(113)의 출력 전압(예를 들어, VOUT)은 제3 NFET 트랜지스터(M75)의 게이트에서 나타난다.
제4 NFET 트랜지스터(M76)는 접지 전위(예를 들어, Vss)에 연결되는 소스, 그리고 제1 NFET 트랜지스터(M73)의 소스, 제2 NFET 트랜지스터(M74)의 소스 및 제3 NFET 트랜지스터(M75)의 소스에 연결되는 드레인을 갖는다. 제4 NFET 트랜지스터(M76)의 게이트는 제1 바이어스 전압(예를 들어, VB1)을 수신하며, 제4 NFET 트랜지스터(M76)의 사이즈와 연관되어 하이브리드 차동 포락선 검출기 및 전파 정류기(113)의 입력단에 대한 바이어스 전류(Ibias)를 생성한다.
제5 NFET 트랜지스터(M77)는 전원 전압(VDD)에 연결된 드레인을 갖는다. 제5 NFET 트랜지스터(M77)의 게이트는 제2 PFET 트랜지스터(M72)의 드레인 및 제3 NFET 트랜지스터(M75)의 드레인에 연결된다. 제5 NFET 트랜지스터(M77)의 소스는 제3 NFET 트랜지스터(M75)의 게이트, 가변 트랜지스터(703)의 드레인 입력 및 가변 커패시터(705)의 제1 터미널 입력에 연결된다. 하이브리드 차동 포락선 검출기 및 전파 정류기(113)의 출력 전압(VOUT)은 제5 NFET 트랜지스터(M77)의 소스에 나타난다.
제어기(111)의 출력은 가변 트랜지스터(703)의 제어 입력 버스 및 가변 커패시터(705)의 제어 입력 버스에 연결된다. 제어기(111)는 가변 트랜지스터(703)의 유효 사이즈(예를 들어, 폭) 및 가변 커패시터(705)의 유효 커패시턴스를 제어한다.
가변 트랜지스터(703)는 제2 바이어스 전압(VB2)을 수신하는 게이트 입력, 제어기(111)에 연결되는 제어 입력 버스, 그리고 제3 NFET 트랜지스터(M75)의 게이트, 제5 NFET 트랜지스터(M77)의 소스 및 가변 커패시터(705)의 제1 터미널에 연결되는 드레인 입력을 갖는다. 하이브리드 차동 포락선 검출기 및 전파 정류기(113)의 출력 전압(VOUT)은 가변 트랜지스터(703)의 드레인 입력에서 나타난다.
가변 커패시터(705)는 제어기(111)에 연결되는 제어 입력 버스, 그리고 제3 NFET 트랜지스터(M75)의 게이트, 제5 NFET 트랜지스터(M77)의 소스 및 가변 트랜지스터(703)의 소스에 연결되는 터미널을 갖는다. 하이브리드 차동 포락선 검출기 및 전파 정류기(113)의 출력 전압(VOUT)은 가변 커패시터(705)의 제1 터미널에서 나타난다. 또는, 가변 커패시터(705)의 제2 터미널은 접지 전위가 아닌 미리 정해진 직류(DC)에 연결될 수 있다.
실시 예로서, 제1 NFET 트랜지스터(M73), 제2 NFET 트랜지스터(M74), 그리고 제3 NFET 트랜지스터(M75)는 동일한 사이즈(예를 들어, 폭)을 가질 수 있다. 따라서, VIN,P 또는 VIN,N 중 하나가 VOUT보다 크면, 제3 NFET 트랜지스터(M75)는 턴-오프 되고, 제5 NFET 트랜지스터(M77)의 게이트의 전압이 상승하여 제5 NFET 트랜지스터(M77)를 턴-온 할 수 있다. 이후에, 충전 전류(Icharge)가 제5 NFET 트랜지스터(M77)의 소스로부터 흘러, 가변 커패시터(705)의 유효 커패시턴스를 충전할 수 있다.
VIN,P 또는 VIN,N 중 하나가 VOUT보다 작으면, 제3 NFET 트랜지스터(M75)가 턴-온 되고, 제5 NFET 트랜지스터(M77)가 턴-오프 되며, 이는 가변 커패시터(705)의 유효 커패시턴스의 전압(VOUT)이 가변 트랜지스터(703)를 통해 방전 전류(Idiascharge)로서 방전되게 한다.
제5 NFET 트랜지스터(M77)가 턴-오프된 때에 VOUT이 방전되는 비율은 수학식 1로 주어진다.
제5 NFET 트랜지스터(M77)가 턴-온된 때에 VOUT이 상승하는 비율은 수학식 2로 주어진다.
Idischarge의 값은 가변 트랜지스터(703)의 유효 사이즈에 의해서만 제어되며, 가변 트랜지스터(703)의 유효 사이즈는 Idischarge의 값을 조절하기 위해 조절될 수 있다. 또한, Icharge의 값은 VOUT 그리고 VIN,P 및 VIN,N 중 최대값 사이의 상대적인 차이에 의존한다.
하이브리드 차동 포락선 검출기 및 전파 정류기(113)의 높은 루프 이득은, VOUT 및 VIN,P 또는 VIN,N의 피크 전압 사이의 정적인 차이를 작게 유지한다. 따라서, VIN,P 및 VIN,N의 DC 전압이 VIN,DC이고, VIN,P 및 VIN,N이 VIN,AC로 스윙하는 경우, VOUT의 최대 전압 스윙은 VIN,DC 및 VIN,AC의 합이다. VIN,P 및 VIN,N 모두가 VIN,DC와의 교차점에 근접하면, 제1 NFET 트랜지스터(M73), 제2 NFET 트랜지스터(M74) 및 제3 NFET 트랜지스터(M75) 각각은 Ibias/4, Ibias/4 및 Ibias/2를 공급한다. 제1 NFET 트랜지스터(M73), 제2 NFET 트랜지스터(M74) 및 제3 NFET 트랜지스터(m75)는 동일한 사이즈 및 동일한 소스 전압을 가지므로, 제3 NFET 트랜지스터(M75)에서 생성된 게이트-소스 전압은 VIN,DC보다 크다. 따라서, VOUT은 VIN,DC보다 조금 더(예를 들어, 50mV 내지 100mV 정도) 크다.
커패시턴스의 유효값 및 방전 전류(Idischarge)는 VOUT이 VIN,P 및 VIN,N 중 더 큰 전압을 어떻게 근사하게 추적하는지 결정한다. 유효 커패시턴스 값을 낮은 값(예를 들어, 0.1pF) 및 높은 값(예를 들어, 10pF) 사이에서 변환함으로써, 하이브리드 차동 포락선 검출기 및 전파 정류기(113)의 모드는 전파 정류기로부터 차동 포락선 검출기로 변환될 수 있다.
커패시턴스가 0.1pF인 때에, VOUT은 VIN,P 및 VIN,N 중 더 큰 것을 정확히 추적하며, 하이브리드 차동 포락선 검출기 및 전파 정류기(113)는 전파 정류기로 기능한다. 예를 들어,VOUT은 VIN,P 및 VIN,N 중 더 큰 것이 전파 정류된 형태일 수 있다. 커패시턴스가 작으면, VOUT 노드는 빠르게 충전 및 방전된다.
커패시턴스가 10pF인 때에, VOUT은 VIN,P 및 VIN,N 중 피크를 느리게 추적하며, 하이브리드 차동 포락선 검출기 및 전-파형 정류기(113)는 차동 포락선 검출기로 기능한다. 예를 들어, VOUT은 VIN,P 및 VIN,N 중 더 큰 것의 피크가 검출된 형태일 수 있다. 커패시턴스가 크면, VOUT은 느리게 충전 및 방전되며, 하이브리드 차동 포락선 검출기 및 전-파형 정류기(113)의 모드를 전파 정류기로부터 차동 포락선 검출기(예를 들어, 피크 검출기)로 전환한다.
실시 예로서, 하이브리드 차동 포락선 검출기 및 전-파형 정류기(113)는 단일 톤(예를 들어, 9MHz를 중심으로 한 180kHz 폭의 신호), 둘 또는 그 이상의 톤들의 조합, 하나의 자원 블록의 폭을 갖는 4G LTE 시스템의 신호 등과 같은 협대역 입력 신호들에 대해 포락선 검출 모드로 전환되며, 가변 트랜지스터(703)는 Idischarge가 16uA가 되도록 제어기(111)에 의해 제어된다.
실시 예로서, 하이브리드 차동 포락선 검출기 및 전-파형 정류기(113)는 2G GMSK 입력 신호, 2G EDGE (Enhanced Data rates for Global system for mobile communication Evolution) 입력 신호, 3G WCDMA (Wideband Code Division Multiple Access) 입력 신호, 전체 자원 블록들의 폭을 갖는 4G LTE 입력 신호와 같은 광대역 입력 신호들에 대해 전차 정류기 모드로 변환되며, 가변 트랜지스터(703)는 Idischarge가 20uA가 되도록 제어기(1110에 의해 제어된다.
도 8은 본 발명의 실시 예들에 따른 도 7의 가변 커패시터(705)의 회로도이다.
도 8을 참조하면, 가변 커패시터(705)는 n개의 커패시터들(C81, C83, ..., C85) 및 n개의 스위치들(801, 803, ..., 805)을 포함한다. 그러나, 본 발명의 실시 예들은 도 8에 도시된 가변 커패시터(705)로 한정되지 않는다. 다른 배열들(예를 들어, 직렬, 직렬 및 병렬 등)이 사용될 수 있다.
n개의 커패시터들(C81, C83, ..., C85) 각각의 제1 터미널은 n개의 스위치들(801, 803, ..., 805) 각각의 제1 입력 터미널에 연결된다. n개의 커패시터들(C81, C83, ..., C85) 각각의 제2 입력 터미널은 접지 전위(VSS)에 연결된다. n개의 스위치들(801, 803, ..., 805) 각각의 제2 입력 터미널은 함께 연결되어 가변 커패시터(705)의 터미널을 형성한다. 또는, n개의 커패시터들(C81, C83, ..., C85) 각각의 제2 터미널은 접지 전위(VSS)가 아닌 DC 전압에 연결될 수 있다.
제어기(111)로부터 n개의 입력 비트들을 수신하는 n개의 입력들을 갖는 제어 입력 버스는 n개의 스위치들(801, 803, ..., 805)에 각각 연결되며, n개의 스위치들(801, 803, ..., 805) 각각의 입력이 제어기(111)로부터의 n개의 제어 비트들 중 하나를 수신하여 n개의 커패시터들(C81, C83, ..., C85) 중 하나가 가변 커패시터(705)의 터미널과 연결되거나 연결되지 않도록 한다.
제어기(111)로부터 수신되는 제어 비트들은 n개의 커패시터들(C81, C83, ..., C85) 중 어느 것이 가변 커패시터(705)의 터미널에 연결되는지 결정한다. 가변 커패시터(705)의 터미널에 연결되는 커패시터들의 수와 사이즈들 및 Idischarge는 VOUT이 VIN,P 및 VIN,N 중 더 큰 것을 얼마나 근사하게 추적하는지 결정할 수 있다. n개의 커패시터들(C81, C83, ..., C85)의 사이즈들은 동일할 수 있으며, 서로 다를 수 있다. 사이즈들이 서로 다르면, 차이는 미리 정해진 패턴(예를 들어, 더 큰 정확도를 위한 사다리 패턴)에 따를 수 있다.
도 9a는 출력 전압을 출력 전압이 비례하는 출력 전류로 변환하기 위한 본 발명의 실시 예들에 따른 도 1의 트랜스컨덕터(115)의 회로도이다.
도 9a를 참조하면, 트랜스컨덕터(115)는 다이오드-연결된(diode-connected) 부하들을 갖는 소스-감쇄(source-degenerated) 차동 증폭기일 수 있다. 트랜스컨덕터(115)는 제1 PFET 트랜지스터(M91), 제2 PFET 트랜지스터(M92), 제 PFET 트랜지스터(M97), 제4 PFET 트랜지스터(M98), 제1 NFET 트랜지스터(M93), 제2 NFET 트랜지스터(M94), 저항(R91), 제3 NFET 트랜지스터(M95), 그리고 제4 NFET 트랜지스터(M96)를 포함한다. 다른 타입의 트랜지스터들 및 배열이 가능하며, 일 예가 도 17에 도시된다.
제1 PFET 트랜지스터(M91)는 전원 전압(VDD)에 연결된 소스 및 그것의 드레인 및 제1 NFET 트랜지스터(M93)의 드레인이 연결된 게이트를 가지며, 제1 PFET 트랜지스터(M91)는 다이오드로 연결된다. 제2 PFET 트랜지스터(M92)는 전원 전압(VDD)에 연결된 소스 및 그것의 드레인, 제2 NFET 트랜지스터(M94)이 드레인, 제3 PFET 트랜지스터(M97)의 게이트, 그리고 제4 PFET 트랜지스터(M98)의 게이트에 연결된 게이트를 가지며, 제2 PFET 트랜지스터(M92)는 다이오드로 연결된다. 제1 NFET 트랜지스터(M93)는 제1 PFET 트랜지스터(M91)의 드레인 및 게이트에 연결되는 드레인, 기준 전압(VBASE)를 수신하는 게이트, 그리고 저항(R91)의 제1단 및 제3 NFET 트랜지스터(M95)의 드레인에 연결되는 소스를 갖는다. 제2 NFET 트랜지스터(M94)는 제3 PFET 트랜지스터(M97)의 게이트, 제4 PFET 트랜지스터(M98)의 게이트 및 제2 PFET 트랜지스터(M92)의 드레인 및 게이트에 연결되는 드레인을 갖는다. 제2 NFET 트랜지스터(M94)는 VOUT을 수신하는 게이트 및 저항(R91)의 제2단 및 제4 NFET 트랜지스터(M96)의 드레인에 연결되는 소스를 갖는다. 제3 NFET 트랜지스터(M95)는 제1 NFET 트랜지스터(M93) 및 저항(R91)의 제1단에 연결되는 드레인을 갖는다. 제3 NFET 트랜지스터(M95)는 바이어스 전압(VB3)을 수신하는 게이트 및 접지 전위(VSS)에 연결되는 소스를 갖는다. 제4 NFET 트랜지스터(M96)는 제2 NFET 트랜지스터(M94)의 소스 및 저항(R91)의 제2단에 연결되는 드레인을 갖는다. 제4 NFET 트랜지스터(M96)는 바이어스 전압(VB3)을 수신하는 게이트 및 접지 전위(VSS)에 연결되는 소스를 갖는다. 제3 PFET 트랜지스터(M97)는 전원 전압(VDD)에 연결되는 소스 및 제2 PFET 트랜지스터(M92)의 게이트 및 드레인, 제4 PFET 트랜지스터(M98)의 게이트, 그리고 제2 NFET 트랜지스터(M94)의 드레인에 연결되는 게이트를 갖는다. IOUT은 제2 PFET 트랜지스터(M92)의 드레인에서 나타나며, VOUT에 비례한다. Idynamic은 제3 PFET 트랜지스터(M97)의 드레인 및 제4 PFET 트랜지스터(M98)의 드레인에서 나타나며, 제3 PFET 트랜지스터(M97)의 드레인에서의 Idynamic은 제3 PFET 트랜지스터(M97)의 사이즈를 제2 PFET 트랜지스터(M92)의 사이즈로 나눈 것의 IOUT 배일 수 있다. 제4 PFET 트랜지스터(M98)의 드레인에서의 Idynamic은 제4 PFET 트랜지스터(M98)의 사이즈를 제2 PFET 트랜지스터(M92)의 사이즈로 나눈 것의 IOUT 배일 수 있다.
VBASE는 외부로부터 인가되거나 또는 DAC를 이용하여 내부적으로 생성될 수 있다. VBASE를 변화시키는 것은 IOUT 대 VOUT 곡선의 절편(intercept)을 변화시킨다. 또한, 제2 PFET 트랜지스터(M92)의 사이즈에 대한 제3 PFET 트랜지스터(M97)의 사이즈의 비율 및 제2 PFET 트랜지스터(M92)의 사이즈에 대한 제4 PFET 트랜지스터(M98)의 사이즈의 비율을 변화시킴으로써, Idynamic 대 Vout 곡선의 기울기가 변화될 수 있다.
도 9b는 출력 전압을 출력 전압과 비례하는 출력 전류로 변환하기 위한 본 발명의 실시 예들에 따른 도 1의 트랜스컨덕터(115)의 회로도이다.
도 9b를 참조하면, 트랜스컨덕터(115)는 고정된 오프셋 전류를 트랜스컨덕터(115)의 각 출력에 제공하기 위한 추가적인 제5 PFET 트랜지스터(M99) 및 제6 PFET 트랜지스터(M100)를 제외하면, 도 9a의 트랜스컨덕터(105)와 동일하다. 제5 PFET 트랜지스터(M99)는 전원 전압(VDD)에 연결된 소스, 제5 PFET 트랜지스터(M99)의 사이즈와 함께 오프셋 전류를 설정하는 오프셋 전압(VOS)을 수신하는 게이트, 그리고 제3 PFET 트랜지스터(M97)의 드레인에 연결된 드레인을 갖는다. 제6 PFET 트랜지스터(M100)는 전원 전압(VDD)에 연결된 소스, 제6 PFET 트랜지스터(M100)와 함께 오프셋 전류를 설정하는 오프셋 전압(VOS)을 수신하는 게이트, 그리고 제4 PFET 트랜지스터(M100)의 드레인에 연결된 드레인을 갖는다.
도 10은 본 발명의 실시 예들에 따른 동적으로 바이어스되는 기저대역 전류 증폭기(1000)의 회로도이다.
도 10을 참조하면, 도 1의 제1 차동 증폭기(107) 및 제2 차동 증폭기(109)가 완전 차동 증폭기(1001)로 대체되는 것을 제외하면, 동적으로 바이어스되는 기저대역 전류 증폭기(1000)는 도 1의 동적으로 바이어스되는 기저대역 전류 증폭기(100)와 동일하다. 따라서, 도 1 및 도 10에서 공통되는 구성 요소들에 대한 설명은 생략되며, 완전 차동 증폭기(1001) 및 이에 대한 연결들이 설명된다.
완전 차동 증폭기(1001)는 가변 저항 네트워크(105)의 음의 출력에 연결된 양의 입력, 가변 저항 네트워크(105)의 양의 출력에 연결된 음의 입력, 공통 모드 전압(VCM)을 수신하는 입력, 그리고 양의 출력 및 음의 출력을 갖는다.
제1 가변 트랜지스터(117)는 제어기(111)로부터의 제어 신호를 수신하는 제어 입력, 완전 차동 증폭기(1001)의 양의 출력에 연결되는 입력, 그리고 트랜스컨덕터(115)의 제1 출력에 연결되는 입력을 갖는다.
제2 가변 트랜지스터(119)는 제어기(111)로부터 제어 신호를 수신하는 제어 입력, 완전 차동 증폭기(1001)의 음의 출력에 연결되는 입력, 그리고 트랜스컨덕터(115)의 제2 출력에 연결되는 입력을 갖는다.
제3 가변 트랜지스터(121)는 제어기(111)로부터 제어 신호를 수신하는 제어 입력, 완전 차동 증폭기(1001)의 양의 출력에 연결되는 입력 및 출력을 갖는다.
제4 가변 트랜지스터(123)는 제어기(111)로부터 제어 신호를 수신하는 제어 입력, 완전 차동 증폭기(1001)의 음의 출력에 연결되는 입력, 그리고 출력을 갖는다.
도 11은 본 발명의 실시 예들에 따른 동적으로 바이어스되는 기저대역 전류 증폭기(1100)의 회로도이다.
도 11을 참조하면, 제1 필터(125)가 제1 차동 증폭기(107) 및 제3 가변 트랜지스터(121)의 사이에 연결되고 제2 필터(127)가 제2 차동 증폭기(109) 및 제4 가변 트랜지스터(123) 사이에 연결되는 것을 제외하면, 동적으로 바이어스되는 기저대역 전류 증폭기(1100)는 도 1의 동적으로 바이어스되는 기저대역 전류 증폭기(100)와 동일하다. 따라서, 도 1 및 도 11에서 동일한 구성 요소들의 설명은 생략되며, 제1 필터(125), 제2 필터(127) 및 이들의 연결들에 대한 설명들이 후술된다.
제1 필터(125)는 제1 차동 증폭기(107)의 출력에 연결되는 입력 및 제3 가변 트랜지스터(121)의 입력에 연결되는 출력을 갖는다.
제2 필터(127)는 제2 차동 증폭기(109)의 출력에 연결되는 입력 및 제4 가변 트랜지스터(123)의 입력에 연결되는 출력을 갖는다.
제1 필터(125) 및 제2 필터(127)는 각각 RC 필터일 수 있다. 그러나, 본 발명의 실시 예들은 RC 필터로 한정되지 않는다. 적절한 임의의 필터가 제1 필터(125) 및 제2 필터(127)로 사용될 수 있다.
도 12는 본 발명의 실시 예들에 따른 동적으로 바이어스되는 기저대역 전류 증폭기(1200)의 회로도이다.
도 12를 참조하면, 추가적인 RF 업-변환기(1201), RF 전력 증폭기(1203) 및 안테나(1205)를 제외하면, 동적으로 바이어스되는 기저대역 전류 증폭기(1200)는 도 1의 동적으로 바이어스되는 기저대역 전류 증폭기(100)와 동일하다. 따라서, 도 1 및 도 12에서 동일한 구성 요소들의 설명은 생략되며, RF 업-변환기(1201), RF 전력 증폭기(1203), 안테나(1205) 및 이들의 연결들에 대한 설명이 후술된다.
RF 업-변환기(1201)의 바이어스 전류는 하이브리드 차동 포락선 검출기 및 전파 정류기(113)를 이용하여 현상적인(instantaneous) 기저대역 신호에 기반하여 동적으로 조절된다.
RF 업-변환기(1201)는 제3 가변 트랜지스터(120)의 출력과 연결되는 제1 입력, 제4 가변 트랜지스터(123)의 출력과 연결되는 제2 입력 및 출력을 갖는다.
RF 전력 증폭기(1203)는 RF 업-변환기(1201)의 출력과 연결되는 입력 및 출력을 갖는다.
안테나(1205)는 RF 전력 증폭기(1203)의 출력에 연결되는 입력을 갖는다.
도 13은 본 발명의 실시 예들에 따른 동적으로 바이어스되는 기저대역 전류 증폭기(1300)의 회로도이다.
도 13을 참조하면, NFET 트랜지스터들이 PFETS 트랜지스터들로 치환되는 것을 제외하면, 동적으로 바이어스되는 기저대역 전류 증폭기(1300)는 도 1의 동적으로 바이어스되는 기저대역 전류 증폭기(100)와 동일하다.
도 13에서, 동적으로 바이어스되는 기저대역 전류 증폭기(1300)는 입력 인터페이스(1303), 가변 저항 네트워크(1305), 제1 차동 증폭기(1307), 제2 차동 증폭기(1309), 제어기(1311), 하이브리드 차동 포락선 검출기 및 전파 정류가(1313), 트랜스컨덕터(1315), 제1 가변 트랜지스터(1317), 제2 가변 트랜지스터(1319), 제3 가변 트랜지스터(1321), 그리고 제4 가변 트랜지스터(1323)를 포함한다.
입력 인터페이스(1303)는 양의 차동 출력 및 음의 차동 출력을 갖는다.
가변 저항 네트워크(1305)는 입력 인터페이스(1303)의 양의 차동 입력에 연결되는 양의 입력, 입력 인터페이스(1303)의 음의 차동 출력에 연결되는 음의 입력, 양의 출력, 그리고 음의 출력을 갖는다.
제1 차동 증폭기(1307)는 가변 저항 네트워크(1305)의 음의 출력에 연결된 양의 입력, 공통 모드 전압(Vcm)을 수신하는 음의 입력, 그리고 출력을 갖는다.
제2 차동 증폭기(1309)는 가변 저항 네트워크(1305)의 양의 출력에 연결된 양의 입력, 공통 모드 전압(Vcm)을 수신하는 음의 입력, 그리고 출력을 갖는다.
제어기(1311)는 가변 저항 네트워크(1305), 하이브리드 차동 포락선 검출기 및 전파 정류기(1313), 제1 가변 트랜지스터(1317), 제2 가변 트랜지스터(1319), 제3 가변 트랜지스터(1321), 그리고 제4 가변 트랜지스터(1323)에 연결된다. 제어기(1311)는 가변 저항 네트워크(1305) 내의 구성 요소들의 값들을 제어하고, 하이브리드 차동 포락선 검출기 및 전파 정류기(1313)가 포락선 검출 모드 또는 전파 정류 모드에 있는지 제어하고, 제1 가변 트랜지스터(1317) 및 제2 가변 트랜지스터(1319)가 출력 전류를 생성하도록 제어하고, 그리고 제3 가변 트랜지스터(1321) 및 제4 가변 트랜지스터(1323)가 출력 전류를 미러링(mirroring)하도록 제어한다.
하이브리드 차동 포락선 검출기 및 전파 정류기(1313)는 제어기(1311)로부터 제어 입력을 수신하는 제1 입력, 입력 인터페이스(1303)의 양의 출력에 연결된 제2 입력, 입력 인터페이스(1303)의 음의 출력에 연결된 제3 입력, 그리고 트랜스컨덕터(1315)의 입력에 연결된 출력을 갖는다. 하이브리드 차동 포락선 검출기 및 전파 정류기(1313)는 출력에서 전압(Vout)을 생성한다.
트랜스컨덕터(1315)는 하이브리드 차동 포락선 검출기 및 전파 정류기(1313)의 출력에 연결된 입력, 제1 출력 및 제2 출력을 갖는다. 트랜스컨덕터(1315)는 하이브리드 차동 포락선 검출기 및 전파 정류기(1313)의 출력 전압을 전류로 변환한다.
제1 가변 트랜지스터(1317)는 제어기(1311)로부터 제어 신호를 수신하는 제어 입력, 제1 차동 증폭기(1307)의 출력에 연결된 입력, 그리고 트랜스컨덕터(1315)의 제1 출력에 연결된 입력을 갖는다.
제2 가변 트랜지스터(1319)는 제어기(1311)로부터 제어 신호를 수신하는 제어 입력, 제2 차동 증폭기(1309)의 출력에 연결된 입력, 그리고 트랜스컨덕터(1315)의 제2 출력에 연결된 입력을 갖는다.
제3 가변 트랜지스터(1321)는 제어기(1311)로부터 제어 신호를 수신하는 제어 입력, 제1 차동 증폭기(1307)의 출력에 연결되는 입력, 그리고 출력을 갖는다.
제4 가변 트랜지스터(1323)는 제어기(1311)로부터 제어 신호를 수신하는 제어 입력, 제2 차동 증폭기(1309)의 출력에 연결된 입력 및 출력을 갖는다.
도 14는 도 7의 것과 다른 구성이 사용된, 본 발명의 실시 예들에 따른 도 13의 하이브리드 차동 포락선 검출기 및 전파 정류기(1313)의 회로도이다. 예를 들어, PFET 풀업 트랜지스터들 대신에 NFET 풀다운 트랜지스터들이, NFET 입력 트랜지스터들 대신에 PFET 입력 트랜지스터들이, 그리고 PFET 충전 트랜지스터 대신에 PFET 방전 트랜지스터가 사용된다.
도 14를 참조하면, 하이브리드 차동 포락선 검출기 및 전파 정류기(1313)는 제1 NFET 트랜지스터(M161), 제2 NFET 트랜지스터(M162), 제1 PFET 트랜지스터(M163), 제2 PFET 트랜지스터(M164), 제3 PFET 트랜지스터(M165), 제4 PFET 트랜지스터(M166), 제5 PFET 트랜지스터(M167), 가변 트랜지스터(1403), 그리고 가변 커패시터(1405)를 포함한다.
제1 NFET 트랜지스터(M161)은 접지 전위(VSS)에 연결된 소스, 그리고 그것의 드레인, 제2 NFET 트랜지스터(M162)의 게이트, 제1 PFET 트랜지스터(M163)의 드레인, 그리고 제2 PFET 트랜지스터(164)의 드레인에 연결된 게이트를 갖는다.
제2 NFET 트랜지스터(M162)는 접지 전위(VSS)에 연결된 소스, 제1 NFET 트랜지스터(M161)의 게이트에 연결된 게이트, 그리고 제3 PFET 트랜지스터(M165)의 드레인 및 제5 PFET 트랜지스터(M167)의 게이트에 연결된 드레인을 갖는다.
제1 PFET 트랜지스터(M163)는 제1 NFET 트랜지스터(M161)의 드레인에 연결된 드레인 및 제2 PFET 트랜지스터(M164)의 소스, 제3 PFET 트랜지스터(M165)의 소스, 그리고 제4 PFET 트랜지스터(M166)의 드레인에 연결된 소스를 갖는다. 제1 PFET 트랜지스터(M163)의 게이트는 하이브리드 차동 포락선 검출기 및 전파 정류기(1313)의 양의 터미널이며, 양의 차동 입력 전압(VIN,P)을 수신한다.
제2 PFET 트랜지스터(M164)는 제1 NFET 트랜지스터(M161)의 드레인에 연결된 드레인 및 제1 PFET 트랜지스터(M163)의 소스, 제3 PFET 트랜지스터(M165)의 소스,그리고 제4 PFET 트랜지스터(M166)의 드레인에 연결된 소스를 갖는다. 제2 PFET 트랜지스터(M164)의 게이트는 하이브리드 차동 포락선 검출기 및 전파 정류기(1313)의 음의 터미널이며, 음의 차동 입력 전압(VIN,N)을 수신한다.
제3 PFET 트랜지스터(M165)는 제1 PFET 트랜지스터(M163)의 소스, 제2 PFET 트랜지스터(M164)의 소스, 그리고 제4 PFET 트랜지스터(M166)의 드레인에 연결된 소스를 갖는다. 제3 PFET 트랜지스터(M165)의 드레인은 제2 NFET 트랜지스터(M162)의 드레인 및 제5 PFET 트랜지스터(M167)의 게이트에 연결된다. 제3 PFET 트랜지스터(M165)의 게이트는 제5 PFET 트랜지스터(M167)의 소스, 가변 트랜지스터(1403)의 드레인 입력, 그리고 가변 커패시터(1405)의 제1 터미널 입력에 연결된다. 하이브리드 차동 포락선 검출기 및 전파 정류기(1313)의 출력 전압(VOUT)은 제3 PFET 트랜지스터(M165)의 게이트에 나타난다.
제4 PFET 트랜지스터(M166)는 전원 전압(VDD)에 연결된 소스 및 제1 PFET 트랜지스터(M163)의 소스, 제2 PFET 트랜지스터(M164)의 소스, 그리고 제3 PFET 트랜지스터(M165)의 소스에 연결된 드레인을 갖는다. 제4 PFET 트랜지스터(M166)의 게이트는 제4 PFET 트랜지스터(M166)의 사이즈와 함께 하이브리드 차동 포락선 검출기 및 전파 정류기(1313)의 입력 스테이지에 대한 바이어스 전류(Ibias)를 생성하는 제1 바이어스 전압(VB1)을 수신한다.'
제5 PFET 트랜지스터(M167)는 접지 전위(VSS)에 연결된 드레인을 갖는다. 제5 PFET 트랜지스터(M167)의 게이트는 제2 NFET 트랜지스터(M162)의 드레인 및 제3 PFET 트랜지스터(M165)의 드레인에 연결된다. 제5 PFET 트랜지스터(M167)의 소스는 제3 PFET 트랜지스터(M165)의 게이트, 가변 트랜지스터(1403)의 드레인 출력 및 가변 커패시터(1405)의 제1 터미널 입력에 연결된다. 하이브리드 차동 포락선 검출기 및 전파 정류기(1313)의 출력 전압(VOUT)은 제5 PFET 트랜지스터(M167)의 소스에서 나타난다.
제어기(1311)는 가변 트랜지스터(1403)의 제어 입력 버스 및 가변 커패시터(1405)의 제어 입력 버스에 연결된다. 제어기(1311)는 가변 트랜지스터(1403)의 유효 사이즈(예를 들어, 폭) 및 가변 커패시터(1405)의 유효 커패시턴스를 제어한다.
가변 트랜지스터(1403)는 제2 바이어스 전압(VB2)을 수신하는 게이트 입력, 제어기(1311)에 연결되는 제어 입력 버스, 그리고 제3 PFET 트랜지스터(M165)의 게이트, 제5 PFET 트랜지스터(M167)의 소스, 그리고 가변 커패시터(1405)의 제1 터미널에 연결되는 드레인 출력을 갖는다. 하이브리드 차동 포락선 검출기 및 전파 정류기(1313)의 출력 전압(VOUT)은 가변 트랜지스터(1403)의 드레인 출력에서 나타난다.
가변 커패시터(1405)는 제어기(1311)와 연결된 제어 입력 버스, 제3 PFET 트랜지스터(M165)의 게이트, 제5 PFET 트랜지스터(M167)의 소스, 그리고 가변 트랜지스터(1403)의 드레인 출력에 연결되는 터미널을 갖는다. 하이브리드 차동 포락선 검출기 및 전파 정류기(1313)의 출력 전압(VOUT)은 가변 커패시터(1405)의 제1 터미널에서 나타난다. 또는, 가변 커패시터(1405)의 제2 터미널은 미리 정해진 DC 전압과 연결될 수 있다.
도 15는 본 발명의 실시 예들에 따른 도 13의 가변 트랜지스터들(1319, 1321, 1323) 및 도 14의 가변 트랜지스터(1403)의 회로도이다. 도 15를 참조하면, 가변 트랜지스터(1319, 1321, 1323, 1403)는 n개의 PFET 트랜지스터들(M171, M173, ..., M175) 및 n개의 스위치들(1501, 1503, ..., 1505)을 포함한다.
바이어스 전압(VB2)은 n개의 스위치들(1501, 1503, ..., 1505) 각각의 제1 입력 터미널에 연결된다. n개의 스위치들(1501, 1503, ..., 1505) 각각의 제2 입력 터미널은 전원 전압(VDD)에 연결된다. n개의 PFET 트랜지스터들(M171, M173, ..., M175) 각각의 게이트는 스위치들(1501, 1503, ..., 1505) 중 하나의 출력 터미널에 연결된다. n개의 PFET 트랜지스터들(M171, M173, ..., M175) 각각의 소스는 전원 전압(VDD)에 연결된다. n개의 PFET 트랜지스터들(M171, M173, ..., M175) 각각의 드레인은 함께 연결되어, 가변 저항 트랜지스터들(117, 119, 121, 123)의 드레인 입력을 형성한다.
제어기(1311)로부터의 n개의 제어 비트들을 수신하는 n개의 입력들을 갖는 제어 입력 버스는 n개의 스위치들(1501, 1503, ..., 1505)에 연결되어, n개의 스위치들(1501, 1503, ..., 1505) 각각의 제어 입력은 제어기(111)로부터의 n개의 제어 비트들 중 하나를 수신하며, 이는 바이어스 전압(VB2) 또는 전원 전압(VDD) 중 하나가 n개의 PFET 트랜지스터들(M171, M173, ..., M175)의 게이트들 중 하나에 인가되도록 한다. n개의 PFET 트랜지스터들(M171, M173, ..., M175) 중 하나의 게이트에 바이어스 전압(VB2)을 인가하는 것은 대응하는 PFET 트랜지스터를 턴-온 하며, n개의 PFET 트랜지스터들(M171, M173, ..., M175) 중 하나의 게이트에 전원 전압을(VDD)을 인가하는 것은 대응하는 PFET 트랜지스터를 턴-오프 한다.
제어기(111)로부터 수신되는 제어 비트들은 PFET 트랜지스터들(M171, M173, ..., M175) 중 어느 것이 턴-온 되고 턴-오프 되는지 결정한다. 턴-온되는 PFET 트랜지스터들의 수 및 턴-온되는 PFET 트랜지스터들의 사이즈들은 Idischarge를 결정한다. n개의 PFET 트랜지스터들(M171, M173, ..., M175)의 사이즈들은 동일할 수 있으며, 서로 다를 수 있다. 사이즈들이 서로 다르면, 그 차이는 미리 정해진 패턴(예를 들어, 정확도를 위한 사다리 패턴)을 따를 수 있다.
도 16은 본 발명의 실시 예들에 따른 도 13의 가변 커패시터(1405)의 회로도이다.
도 16을 참조하면, 가변 커패시터(1405)는 n개의 커패시터들(C181, C183, ..., C185) 및 n개의 스위치들(1601, 1603, ..., 1605)을 포함한다.
n개의 커패시터들(C181, C183, ..., C185) 각각의 제1 터미널은 n개의 스위치들(1601, 1603, ..., 1605) 각각의 제1 입력 터미널에 연결된다. n개의 커패시터들(C181, C183, ..., C185) 각각의 제2 입력 터미널은 전원 전압(VDD)에 연결된다. n개의 스위치들(1601, 1603, ..., 1605) 각각의 제2 입력 터미널은 함께 연결되어 가변 커패시터(705)의 터미널을 형성한다. 또는, n개의 커패시터들(C181, C183, ..., C185) 각각의 제2 터미널은 전원 전압(VDD)이 아닌 DC 전압에 연결될 수 있다.
제어기(1311)로부터 n개의 입력 비트들을 수신하는 n개의 입력들을 갖는 제어 입력 버스는 n개의 스위치들(1601, 1603, ..., 1605)에 각각 연결되며, n개의 스위치들(1601, 1603, ..., 1605) 각각의 입력이 제어기(1311)로부터의 n개의 제어 비트들 중 하나를 수신하여 n개의 커패시터들(C181, C183, ..., C185) 중 하나가 가변 커패시터(705)의 터미널과 연결되거나 연결되지 않도록 한다.
제어기(1311)로부터 수신되는 제어 비트들은 n개의 커패시터들(C181, C183, ..., C185) 중 어느 것이 가변 커패시터(1405)의 터미널에 연결되는지 결정한다. 가변 커패시터(1405)의 터미널에 연결되는 커패시터들의 수와 사이즈들 및 Idischarge는 VOUT이 VIN,P 및 VIN,N 중 더 큰 것을 얼마나 근사하게 추적하는지 결정할 수 있다. n개의 커패시터들(C181, C183, ..., C185)의 사이즈들은 동일할 수 있으며, 서로 다를 수 있다. 사이즈들이 서로 다르면, 차이는 미리 정해진 패턴(예를 들어, 더 큰 정확도를 위한 사다리 패턴)에 따를 수 있다.
도 17은 출력 전압을 출력 전압에 비례하는 출력 전류로 변환하기 위한 본 발명의 실시 예에 따른 트랜스컨덕터(1315)의 회로도이다.
도 17을 참조하면, 트랜스컨덕터(1315)는 제1 NFET 트랜지스터(M191), 제2 NFET 트랜지스터(M197), 제3 NFET 트랜지스터(M197), 제4 NFET 트랜지스터(M198), 제1 PFET 트랜지스터(M193), 제2 PFET 트랜지스터(M194), 저항(R191), 제3 PFET 트랜지스터(M195), 그리고 제4 PFET 트랜지스터(M196)를 포함한다.
제1 NFET 트랜지스터(M191)는 접지 전위(VSS)에 연결된 소스 및 그것의 드레인과 제1 PFET 트랜지스터(M193)의 드레인에 연결된 게이트를 가지며, 제1 NFET 트랜지스터(M191)는 다이오드로 연결된다. 제2 NFET 트랜지스터(M192)는 접지 전위(VSS)에 연결된 소스 및 그것의 드레인, 제2 PFET 트랜지스터(M194)의 드레인, 제3 NFET 트랜지스터(M197)의 게이트, 그리고 제4 NFET 트랜지스터(M198)의 게이트에 연결된 게이트를 가지며, 제2 NFET 트랜지스터(M192)는 다이오드로 연결된다. 제1 PFET 트랜지스터(M193)는 제1 NFET 트랜지스터(M191)의 드레인 및 게이트에 연결된 드레인, 기준 전압(VBASE)을 수신하는 게이트, 그리고 저항(R191)의 제1단 및 제3 PFET 트랜지스터(M195)의 드레인에 연결된 소스를 갖는다. 제2 PFET 트랜지스터(M194)는 제3 PFET 트랜지스터(M197)의 게이트 및 제2 NFET 트랜지스터(M192)의 드레인 및 게이트와 연결된 드레인을 갖는다. 제2 PFET 트랜지스터(M194)는 VOUT을 수신하는 게이트 및 저항(R191)의 제2ks 및 제4 PFET 트랜지스터(M196)의 드레인에 연결된 소스를 갖는다. 제3 PFET 트랜지스터(M195)는 제1 PFET 트랜지스터(M193)의 소스 및 저항(R191)의 제1단에 연결되는 드레인을 갖는다. 제3 PFET 트랜지스터(M195)는 바이어스 전압(VB3)을 수신하는 게이트 및 전원 전압(VDD)에 연결된 소스를 갖는다. 제4 PFET 트랜지스터(M196)는 제2 PFET 트랜지스터(M194)의 소스 및 저항(R191)의 제2단에 연결된 드레인을 갖는다. 제4 PFET 트랜지스터(M196)는 바이어스 전압(VB3)을 수신하는 게이트 및 전원 전압(VDD)에 연결된 소스를 갖는다. 제3 NFET 트랜지스터(M197)는 접지 전위(VSS)에 연결된 소스 및 제2 NFET 트랜지스터(M192)의 게이트 및 드레인, 제4 NFET 트랜지스터(M198)의 게이트, 그리고 제2 PFET 트랜지스터(M194)의 드레인에 연결되는 게이트를 갖는다. IOUT은 제2 NFET 트랜지스터(M92)의 드레인에서 나타나며, VOUT에 비례한다. Idynamic은 제3 NFET 트랜지스터(M197)의 드레인에서 나타나며, 제3 NFET 트랜지스터(M197)의 사이즈를 제2 NFET 트랜지스터(M192)의 사이즈로 나눈 것의 IOUT 배일 수 있다. Idynamic은 제4 NFET 트랜지스터(M198)의 드레인에서 나타나며, 제4 NFET 트랜지스터(M198)의 사이즈를 제2 NFET 트랜지스터(M192)의 사이즈로 나눈 것의 IOUT 배일 수 있다.
VBASE는 외부로부터 인가되거나 DAC를 이용하여 내부적으로 생성될 수 있다. VBASE를 변화시키는 것은 IOUT 대 VOUT 곡선의 절편(intercept)을 변화시킨다. 또한, 제2 NFET 트랜지스터(M192)의 사이즈에 대한 제3 NFET 트랜지스터(M197)의 사이즈의 비율 및 제2 NFET 트랜지스터(M192)의 사이즈에 대한 제4 NFET 트랜지스터(M198)의 사이즈의 비율을 변화시킴으로써, Idynamic 대 Vout 곡선의 기울기가 변화될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 동적으로 바이어스되는 기저대역 전류 증폭기
103; 입력 인터페이스 201; 차동 증폭기
M1; 제1 NFET 트랜지스터 M2 제2 NFET 트랜지스터
203; 전류-출력 구동 회로 205; 보상/평균 회로
105; 가변 저항 네트워크 401; 제1 가변 저항
403; 제2 가변 저항 501; 제1 가변 저항
503; 제1 가변 커패시터 505; 제2 가변 저항
507; 제2 가변 커패시터 509; 제3 가변 저항
511; 제4 가변 저항 601; 제1 가변 저항
603; 제2 가변 저항 605; 제3 가변 저항
607; 제1 가변 커패시터 609; 제2 가변 커패시터
107; 제1 차동 증폭기 109; 제2 차동 증폭기
111; 제어기
113; 하이브리드 차동 포락선 검출기 및 전파 정류기
M71; 제1 PFET 트랜지스터 M72; 제2 PFET 트랜지스터
M73; 제 NFET 트랜지스터 M74; 제2 NFET 트랜지스터
M75; 제3 NFET 트랜지스터 M76; 제4 NFET 트랜지스터
M77; 제5 NFET 트랜지스터 703; 가변 트랜지스터
705; 가변 커패시터(705) 115; 트랜스컨덕터
117; 제1 가변 트랜지스터 119; 제2 가변 트랜지스터
121; 제3 가변 트랜지스터 123; 제4 가변 트랜지스터
103; 입력 인터페이스 201; 차동 증폭기
M1; 제1 NFET 트랜지스터 M2 제2 NFET 트랜지스터
203; 전류-출력 구동 회로 205; 보상/평균 회로
105; 가변 저항 네트워크 401; 제1 가변 저항
403; 제2 가변 저항 501; 제1 가변 저항
503; 제1 가변 커패시터 505; 제2 가변 저항
507; 제2 가변 커패시터 509; 제3 가변 저항
511; 제4 가변 저항 601; 제1 가변 저항
603; 제2 가변 저항 605; 제3 가변 저항
607; 제1 가변 커패시터 609; 제2 가변 커패시터
107; 제1 차동 증폭기 109; 제2 차동 증폭기
111; 제어기
113; 하이브리드 차동 포락선 검출기 및 전파 정류기
M71; 제1 PFET 트랜지스터 M72; 제2 PFET 트랜지스터
M73; 제 NFET 트랜지스터 M74; 제2 NFET 트랜지스터
M75; 제3 NFET 트랜지스터 M76; 제4 NFET 트랜지스터
M77; 제5 NFET 트랜지스터 703; 가변 트랜지스터
705; 가변 커패시터(705) 115; 트랜스컨덕터
117; 제1 가변 트랜지스터 119; 제2 가변 트랜지스터
121; 제3 가변 트랜지스터 123; 제4 가변 트랜지스터
Claims (10)
- 동적으로 바이어스되는 기저대역 전류 증폭기에 있어서:
양의 출력 및 음의 출력을 갖는 입력 인터페이스;
출력 버스를 갖는 제어기;
상기 입력 인터페이스의 상기 양의 출력에 연결되는 제1 입력, 상기 입력 인터페이스의 상기 음의 출력에 연결되는 제2 입력, 상기 제어기의 상기 출력 버스에 연결되는 제어 입력, 양의 출력 및 음의 출력을 갖는 가변 저항 네트워크;
공통 모드 신호를 수신하는 제1 입력, 상기 가변 저항 네트워크의 상기 양의 출력에 연결되는 제2 입력, 상기 가변 저항 네트워크의 상기 음의 출력에 연결되는 제3 입력, 제1 출력, 그리고 제2 출력을 갖는 증폭기 스테이지;
상기 제어기의 상기 출력 버스와 연결되는 제1 입력, 상기 입력 인터페이스의 상기 양의 출력과 연결되는 제2 입력, 상기 입력 인터페이스의 상기 음의 출력과 연결되는 제3 입력, 그리고 출력을 갖는 하이브리드 차동 포락선 검출기 및 전파 정류기;
상기 하이브리드 차동 포락선 검출기 및 전파 정류기의 상기 출력에 연결되는 입력, 제1 출력 및 제2 출력을 갖는 트랜스컨덕터;
상기 제어기의 상기 출력 버스에 연결되는 제1 입력, 상기 증폭기 스테이지의 상기 제1 출력에 연결되는 제2 입력, 그리고 상기 트랜스컨덕터의 상기 제1 출력에 연결되는 제3 입력을 갖는 제1 가변 트랜지스터;
상기 제어기의 상기 출력 버스에 연결되는 제1 입력, 상기 증폭기 스테이지의 상기 제2 출력에 연결되는 제2 입력, 그리고 상기 트랜스컨덕터의 상기 제2 출력에 연결되는 제3 입력을 갖는 제2 가변 트랜지스터;
상기 제어기의 상기 출력 버스에 연결되는 제1 입력, 상기 증폭기 스테이지의 상기 제1 출력에 연결되는 제2 입력, 그리고 제3 입력을 갖는 제3 가변 트랜지스터; 그리고
상기 제어기의 상기 출력 버스에 연결되는 제1 입력, 상기 증폭기 스테이지의 상기 제2 출력에 연결되는 제2 입력, 그리고 제3 입력을 갖는 제4 가변 트랜지스터를 포함하는 동적으로 바이어스되는 기저대역 전류 증폭기. - 제1 항에 있어서,
상기 입력 인터페이스는 전압 입력 인터페이스 및 전류 입력 인터페이스 중에서 선택되고,
상기 전류 입력 인터페이스는,
공통 모드 전압을 수신하는 음의 입력, 양의 입력, 그리고 출력을 갖는 차동 증폭기;
상기 차동 증폭기의 상기 출력에 연결된 게이트, 접지 전위에 연결된 소스, 그리고 드레인을 갖는 제1 NFET (N-channel Field Effect Transistor);
상기 차동 증폭기의 상기 출력에 연결된 게이트, 접지 전위에 연결된 소스, 그리고 드레인을 갖는 제2 NFET;
상기 제1 NFET의 드레인에 연결된 제1 출력 및 상기 제2 NFET의 드레인에 연결된 제2 출력을 갖는 전류-출력 구동 회로; 그리고
상기 제1 NFET의 드레인과 상기 제2 NFET의 드레인 사이에 연결되는 보상/평균 회로를 포함하는 동적으로 바이어스되는 기저대역 전류 증폭기. - 제1 항에 있어서,
상기 제1, 제2, 제3 및 제4 가변 트랜지스터들 각각은,
복수의 스위치들; 그리고
복수의 NFET을 포함하고,
상기 복수의 스위치들 각각은 접지 전위에 연결된 제1 입력, 각 가변 트랜지스터의 제1 입력에 연결되는 제2 입력, 각 가변 트랜지스터의 제2 입력에 연결된 제3 입력, 그리고 출력을 포함하고,
상기 복수의 NFET 각각은 접지 전위에 연결된 소스, 상기 복수의 스위치들 중 하나의 출력에 연결된 게이트, 그리고 각 가변 트랜지스터의 제3 입력에 연결된 드레인을 갖는 동적으로 바이어스되는 기저대역 전류 증폭기. - 제1 항에 있어서,
상기 가변 저항 네트워크는 제1 가변 저항 네트워크, 제2 가변 저항 네트워크, 및 제3 가변 저항 네트워크로부터 선택되고,
상기 제1 가변 저항 네트워크는 상기 제1 입력 및 상기 양의 출력 사이의 제1 가변 저항 및 상기 제2 입력 및 상기 음의 출력 사이의 제2 가변 저항을 포함하고,
상기 제2 가변 저항 네트워크는 상기 제1 입력 및 상기 양의 출력 사이에 직렬 연결된 두 개의 가변 저항들 사이의 연결 및 접지 전위 사이의 가변 커패시터, 그리고 직렬로 연결된 또 다른 두 개의 저항들 사이의 연결 및 접지 전위 사이의 연결 사이의 또 다른 가변 커패시터를 포함하고,
상기 제3 다변 저항 네트워크는 상기 제1 입력 및 상기 양의 출력 사이의 제1 가변 저항, 상기 제1 입력 및 접지 전위 사이의 제1 가변 커패시터, 상기 제2 입력 및 상기 음의 출력 사이의 제2 가변 저항, 상기 제2 입력 및 접지 전위 사이의 제2 가변 커패시터, 그리고 상기 제1 입력 및 상기 제2 입력 사이의 제3 가변 저항을 포함하는 동적으로 바이어스되는 기저대역 전류 증폭기. - 제1 항에 있어서,
상기 하이브리드 차동 포락선 검출기 및 전파 정류기는,
전원 전압에 연결된 소스, 게이트, 그리고 상기 게이트에 연결된 드레인을 갖는 제1 PFET (P-channel Field Effect Transistor);
전원 전압에 연결된 소스, 상기 제1 PFET의 상기 게이트에 연결된 게이트, 그리고 드레인을 갖는 제2 PFET;
소스, 제1 입력 전압을 수신하는 게이트, 그리고 상기 제1 PFET의 상기 드레인에 연결된 드레인을 갖는 제1 NFET (N-channel Field Effect Transistor);
상기 제1 NFET의 상기 소스에 연결된 소스, 제2 입력 전압을 수신하는 게이트, 그리고 상기 제1 NFET의 상기 드레인에 연결된 드레인을 갖는 제2 NFET;
상기 제1 NFET의 상기 소스에 연결된 소스, 출력 전압이 나타나는 게이트, 그리고 상기 제2 PFET의 상기 드레인에 연결된 드레인을 갖는 제3 NFET;
접지 전위에 연결된 소스, 제1 바이어스 전압을 수신하는 게이트, 그리고 상기 제1 NFET의 상기 소스에 연결된 드레인을 갖는 제4 NFET;
상기 제3 NFET의 상기 게이트에 연결된 소스, 상기 제2 PFET의 상기 드레인에 연결된 게이트, 그리고 전원 전압에 연결된 드레인을 갖는 제5 NFET;
제2 바이어스 전압을 수신하는 입력, 상기 제어기의 상기 출력 버스에 연결된 입력 버스, 그리고 상기 제3 NFET의 상기 게이트에 연결된 드레인 입력을 갖는 가변 트랜지스터; 그리고
상기 제어기의 상기 출력 버스에 연결되는 입력 버스, 그리고 상기 제3 NFET의 상기 게이트에 연결된 출력 터미널을 갖는 가변 커패시터를 포함하고,
상기 가변 트랜지스터는,
복수의 제1 스위치들; 그리고
복수의 제1 NFET을 포함하고,
상기 복수의 제1 스위치들 각각은 접지 전위에 연결된 제1 입력, 상기 제2 바이어스 전압을 수신하는 제2 입력, 상기 입력 버스에 연결된 제3 입력, 그리고 출력을 갖고,
상기 복수의 제1 NFET 각각은 접지 전위에 연결된 소스, 상기 복수의 제1 스위치들 중 하나의 출력에 연결된 게이트, 그리고 상기 드레인 입력에 연결된 드레인을 갖고,
상기 가변 커패시터는,
복수의 제2 스위치들; 그리고
복수의 제2 커패시터들을 포함하고,
상기 복수의 제2 스위치들 각각은, 상기 입력 버스에 연결된 제1 입력, 제2 입력, 그리고 상기 출력 터미널에 연결된 출력을 갖고,
상기 복수의 제2 커패시터들 각각은 접지 전위에 연결된 제1 터미널, 그리고 상기 복수의 제2 스위치들 중 하나의 제2 입력에 연결된 제2 터미널을 갖는 동적으로 바이어스되는 기저대역 전류 증폭기. - 제1 항에 있어서,
상기 트랜스컨덕터는,
전원 전압에 연결되는 소스, 게이트, 그리고 상기 게이트에 연결되는 드레인을 갖는 제3 PFET;
전원 전압에 연결되는 소스, 게이트, 그리고 상기 게이트에 연결되는 드레인을 갖는 제4 PFET;
전원 전압에 연결되는 소스, 상기 제4 PFET의 게이트에 연결되는 게이트, 그리고 동적 바이어스 전류가 나타나는 드레인을 갖는 제5 PFET;
소스, 기준 전압을 수신하는 게이트, 그리고 상기 제3 PFET의 상기 드레인에 연결된 드레인을 갖는 제6 NFET;
소스, 출력 전압을 수신하는 게이트, 그리고 상기 제4 PFET의 상기 드레인에 연결되는 드레인을 갖는 제7 NFET;
상기 제6 NFET의 상기 드레인에 연결된 제1 터미널 및 상기 제7 NFET의 상기 드레인에 연결된 제2 터미널을 갖는 저항;
접지 전위에 연결된 소스, 제3 바이어스 전압을 수신하는 게이트, 그리고 상기 제6 NFET의 상기 소스에 연결된 드레인을 갖는 제8 NFET; 그리고
접지 전위에 연결되는 소스, 상기 제3 바이어스 전압을 수신하는 게이트, 그리고 상기 제7 NFET의 상기 소스에 연결된 드레인을 갖는 제9 NFET을 포함하는 동적으로 바이어스되는 기저대역 전류 증폭기. - 제1 항에 있어서,
상기 증폭기 스테이지는 제1 차동 증폭기 및 제2 차동 증폭기의 조합과 완전 차동 증폭기로부터 선택되는 동적으로 바이어스되는 기저대역 전류 증폭기. - 제1 항에 있어서,
상기 증폭기 스테이지의 상기 제1 출력 및 상기 제3 가변 트랜지스터의 상기 제2 입력 사이의 제1 필터; 그리고
상기 증폭기 스테이지의 상기 제2 입력 및 상기 제4 가변 트랜지스터의 상기 제2 입력 사이의 제2 필터를 더 포함하는 동적으로 바이어스되는 기저대역 전류 증폭기. - 제1 항에 있어서,
상기 제3 가변 트랜지스터의 상기 제3 입력에 연결된 제1 출력, 상기 제4 가변 트랜지스터의 상기 제3 입력에 연결된 제2 출력, 그리고 출력을 갖는 RF (Radio Frequency) 업-변환기;
상기 RF 업-변환기의 상기 출력에 연결된 입력 및 출력을 갖는 전력 증폭기; 그리고
상기 전력 증폭기의 상기 출력에 연결된 입력을 갖는 안테나를 더 포함하는 동적으로 바이어스되는 기저대역 전류 증폭기. - 동적으로 바이어스되는 기저대역 전류 증폭기에 있어서:
양의 출력 및 음의 출력을 갖는 입력 인터페이스;
출력 버스를 갖는 제어기;
상기 입력 인터페이스의 상기 양의 출력에 연결된 제1 입력, 상기 입력 인터페이스의 상기 음의 출력에 연결된 제2 입력, 상기 제어기의 상기 출력 버스에 연결된 제어 입력, 양의 출력 및 음의 출력을 갖는 가변 저항 네트워크;
공통 모드 신호를 수신하는 제1 입력, 상기 가변 저항 네트워크의 상기 양의 출력에 연결된 제2 입력, 상기 가변 저항 네트워크의 상기 음의 출력에 연결된 제3 입력, 제1 출력 및 제2 출력을 갖는 증폭기 스테이지;
상기 제어기의 상기 출력 버스에 연결된 제1 입력, 상기 입력 인터페이스의 상기 양의 출력에 연결된 제2 입력, 상기 입력 인터페이스의 상기 음의 출력에 연결된 제3 입력, 그리고 출력을 갖는 하이브리드 차동 포락선 검출기 및 전파 정류기;
상기 하이브리드 차동 포락선 검출기 및 전파 정류기의 상기 출력에 연결된 입력, 제1 입력 및 제2 입력을 갖는 트랜스컨덕터;
상기 제어기의 상기 출력 버스에 연결된 제1 입력, 상기 증폭기 스테이지의 상기 제1 출력에 연결된 제2 입력, 그리고 상기 트랜스컨덕터의 상기 제1 입력에 연결된 출력을 갖는 제1 가변 트랜지스터;
상기 제어기의 상기 제어 버스에 연결된 제1 입력, 상기 증폭기 스테이지의 상기 제2 출력에 연결된 제2 입력, 그리고 상기 트랜스컨덕터의 상기 제2 입력에 연결된 출력을 갖는 제2 가변 트랜지스터;
상기 제어기의 상기 출력 버스에 연결된 제1 입력, 상기 증폭기 스테이지의 상기 제1 출력에 연결된 제2 입력, 그리고 출력을 갖는 제3 가변 트랜지스터; 그리고
상기 제어기의 상기 출력 버스에 연결된 제1 입력, 상기 증폭기 스테이지의 상기 제2 출력에 연결된 제2 입력, 그리고 출력을 갖는 제4 가변 저항 트랜지스터를 포함하는 동적으로 바이어스되는 기저대역 전류 증폭기.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112311344A (zh) * | 2019-07-31 | 2021-02-02 | 硅谷实验室公司 | 隔离器产品的接收机中间可变增益级 |
| KR20220085787A (ko) * | 2019-10-10 | 2022-06-22 | 탈레스 Dis 디자인 서비스시스 Sas | 하나의 조정 루프로 다중 전력 공급원 출력 전압을 생성하기 위한 전자 시스템 |
| KR20220100782A (ko) * | 2021-01-09 | 2022-07-18 | 금오공과대학교 산학협력단 | 트랜스듀서 어플리케이션을 위한 Class-B 증폭기를 지원하는 포스트 전압 부스트 회로 |
| KR102715727B1 (ko) * | 2024-02-27 | 2024-10-11 | 주식회사 유니컨 | 복조 장치 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9559646B2 (en) * | 2014-09-10 | 2017-01-31 | Samsung Electronics Co., Ltd | Apparatus and method for dynamically biased baseband current amplifier |
| US10171034B2 (en) | 2016-04-08 | 2019-01-01 | Mediatek Inc. | Phase-rotated harmonic-rejection mixer apparatus |
| US10009050B2 (en) * | 2016-05-26 | 2018-06-26 | Mediatek Singapore Pte. Ltd. | Quadrature transmitter, wireless communication unit, and method for spur suppression |
| US10848108B2 (en) * | 2016-10-14 | 2020-11-24 | Telefonaktiebolaget Lm Ericsson (Publ) | Power amplifier |
| US10033364B1 (en) * | 2017-05-31 | 2018-07-24 | Silicon Laboratories Inc. | Low power compact peak detector with improved accuracy |
| KR102454811B1 (ko) * | 2017-07-18 | 2022-10-13 | 삼성전기주식회사 | 옵셋 제거 기능이 개선된 엔벨로프-추적 전류 바이어스 회로 및 파워 증폭 장치 |
| US11387743B2 (en) * | 2017-07-20 | 2022-07-12 | Panasonic Intellectual Property Management Co., Ltd. | Power supply device and control method for stably operating a device when a frequency of an input power supply fluctuates |
| KR102743743B1 (ko) * | 2019-01-25 | 2024-12-17 | 삼성전자주식회사 | 신호를 증폭하기 위한 전자 회로를 포함하는 장치 |
| IT202100007844A1 (it) * | 2021-03-30 | 2022-09-30 | St Microelectronics Srl | Circuito rivelatore di inviluppo, circuito ricevitore e dispositivo isolatore galvanico corrispondenti |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040085217A (ko) * | 2002-02-21 | 2004-10-07 | 에릭슨 인크. | 동적 증폭기 임피던스 보상하는 전류 변조기 |
| US20140184336A1 (en) * | 2012-12-28 | 2014-07-03 | Peregrine Semiconductor Corporation | Amplifier Dynamic Bias Adjustment for Envelope Tracking |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554957A (en) | 1993-12-17 | 1996-09-10 | Imp, Inc. | Programmable function current mode signal module |
| US5977829A (en) | 1997-11-18 | 1999-11-02 | Harris Corporation | Low distortion current feedback amplifier with dynamic biasing |
| US6008698A (en) | 1998-05-18 | 1999-12-28 | Omnipoint Corporation | Amplifier with dynamically adaptable supply current |
| US6816003B2 (en) | 2000-02-04 | 2004-11-09 | The Trustees Of Columbia University In The City Of New York | Circuits with dynamic biasing |
| US6684064B2 (en) | 2000-03-29 | 2004-01-27 | Interdigital Technology Corp. | Dynamic bias for RF power amplifiers |
| US6504432B1 (en) | 2001-03-30 | 2003-01-07 | Xilinx, Inc. | Tunable, dynamic, and self-biasing differential amplifier and application thereof |
| US6580324B2 (en) * | 2001-09-12 | 2003-06-17 | Agere Systems, Inc. | Apparatus, method and system for common-mode stabilization in circuits having differential operation |
| US6831517B1 (en) | 2002-12-23 | 2004-12-14 | Intersil Americas, Inc. | Bias-management system and method for programmable RF power amplifier |
| US7095256B1 (en) | 2003-07-17 | 2006-08-22 | Massachusetts Institute Of Technology | Low-power wide dynamic range envelope detector system and method |
| DE102006044530A1 (de) | 2006-09-21 | 2008-04-24 | Qimonda Ag | Vorrichtung und Verfahren zur Strommessung bzw. Stromverstärkung |
| US7492223B2 (en) * | 2006-12-06 | 2009-02-17 | Broadcom Corporation | Method and system for a highly efficient power amplifier utilizing dynamic biasing and predistortion |
| US7729683B2 (en) * | 2007-02-26 | 2010-06-01 | Broadcom Corporation | Method and system for power amplifier (PA) with on-package matching transformer |
| US8416898B1 (en) | 2009-06-11 | 2013-04-09 | Altera Corporation | Techniques for decision feedback equalization that reduce variations in the tap weight |
| JP5493738B2 (ja) | 2009-11-10 | 2014-05-14 | 富士電機株式会社 | 力率改善型スイッチング電源装置 |
| JP5573454B2 (ja) | 2009-11-26 | 2014-08-20 | 富士電機株式会社 | 力率改善型スイッチング電源装置 |
| US8587377B2 (en) | 2010-12-13 | 2013-11-19 | Skyworks Solutions, Inc. | Apparatus and methods for biasing a power amplifier |
| US20130043953A1 (en) | 2011-08-21 | 2013-02-21 | Rio Systems Ltd. | Methods, circuits and systems for regulating the output power of a transmission system |
| US9559646B2 (en) * | 2014-09-10 | 2017-01-31 | Samsung Electronics Co., Ltd | Apparatus and method for dynamically biased baseband current amplifier |
-
2015
- 2015-08-05 US US14/819,088 patent/US9559646B2/en active Active
- 2015-09-07 KR KR1020150126426A patent/KR102504037B1/ko active IP Right Grant
-
2017
- 2017-01-30 US US15/419,668 patent/US10008984B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040085217A (ko) * | 2002-02-21 | 2004-10-07 | 에릭슨 인크. | 동적 증폭기 임피던스 보상하는 전류 변조기 |
| US20140184336A1 (en) * | 2012-12-28 | 2014-07-03 | Peregrine Semiconductor Corporation | Amplifier Dynamic Bias Adjustment for Envelope Tracking |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112311344A (zh) * | 2019-07-31 | 2021-02-02 | 硅谷实验室公司 | 隔离器产品的接收机中间可变增益级 |
| KR20210112287A (ko) * | 2019-07-31 | 2021-09-14 | 스카이워크스 솔루션즈, 인코포레이티드 | 격리기 제품을 위한 수신기 중간 가변 이득 스테이지 |
| KR20220085787A (ko) * | 2019-10-10 | 2022-06-22 | 탈레스 Dis 디자인 서비스시스 Sas | 하나의 조정 루프로 다중 전력 공급원 출력 전압을 생성하기 위한 전자 시스템 |
| KR20220100782A (ko) * | 2021-01-09 | 2022-07-18 | 금오공과대학교 산학협력단 | 트랜스듀서 어플리케이션을 위한 Class-B 증폭기를 지원하는 포스트 전압 부스트 회로 |
| KR102715727B1 (ko) * | 2024-02-27 | 2024-10-11 | 주식회사 유니컨 | 복조 장치 |
Also Published As
| Publication number | Publication date |
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